本発明は、半導体装置及びその製造方法に関し、特にチャネル領域に応力を印加する構成の半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device configured to apply stress to a channel region and a manufacturing method thereof.
半導体装置の高速化及び高集積化に伴い、トランジスタ形状の微細化が進められた。しかし、微細なレジストマスクを形成するためのリソグラフィー装置は高価であり、微細化における半導体装置のコストパフォーマンスが悪化している。 As semiconductor devices have been increased in speed and integration, transistor shapes have been miniaturized. However, a lithography apparatus for forming a fine resist mask is expensive, and the cost performance of the semiconductor device in miniaturization is deteriorated.
そのため、微細化以外に、トランジスタのソースドレイン領域に歪みを生成するための歪み発生層を形成し、半導体装置の動作を高速化する方法が検討されている。例えば、ＰＭＯＳトランジスタにおいては、シリコン（Ｓｉ）原子よりも格子間隔が大きいゲルマニウム（Ｇｅ）をソース・ドレイン領域に導入して歪み発生層を形成する方法が報告されている（例えば、特許文献１を参照。）。ゲルマニウムを導入することにより、チャネル領域のＳｉ格子に圧縮歪を加えることができ、正孔の移動度が向上するため、ＰＭＯＳトランジスタの動作を高速化できる。 Therefore, in addition to miniaturization, a method for forming a strain generation layer for generating strain in a source / drain region of a transistor to increase the operation speed of a semiconductor device has been studied. For example, in a PMOS transistor, a method of forming a strain generating layer by introducing germanium (Ge) having a lattice spacing larger than that of silicon (Si) atoms into a source / drain region has been reported (for example, see Patent Document 1). reference.). By introducing germanium, compressive strain can be applied to the Si lattice in the channel region and hole mobility is improved, so that the operation of the PMOS transistor can be speeded up.
一方、ＮＭＯＳトランジスタにおいては、Ｓｉ原子より格子間隔の小さい炭素（Ｃ）をソース・ドレイン領域に導入して歪み発生層を形成する方法が報告されている（例えば、特許文献２を参照。）。炭素を導入することにより、チャネル領域のＳｉ格子に引っ張り歪みを加えることができ、電子の移動度が向上するため、ＮＭＯＳトランジスタの動作を高速化させることができる。 On the other hand, in the NMOS transistor, a method for forming a strain generating layer by introducing carbon (C) having a lattice spacing smaller than that of Si atoms into a source / drain region has been reported (see, for example, Patent Document 2). By introducing carbon, tensile strain can be applied to the Si lattice in the channel region and the electron mobility is improved, so that the operation of the NMOS transistor can be speeded up.
炭素をソース・ドレイン領域に導入して、歪みを生成する層を形成する方法としては、次の２つが知られている（例えば、特許文献２、非特許文献１及び非特許文献２を参照。）。１つ目は、シラン系のシリコンソースガスと、モノメチルシラン等の炭素ソースガスとを用いて、ソース・ドレイン領域をくり貫いて形成したリセス部に選択的にエピタキシャル成長させる方法である。２つ目は、炭素をソース・ドレイン領域にイオン注入して９００℃程度の熱処理にて固相成長させ、シリコンと炭素を結合させる方法である。
しかしながら、前記従来の歪み発生層を形成することにより半導体装置の動作を高速化する方法には以下のような問題がある。半導体装置の製造プロセスには多くの熱処理工程がある。例えば、トランジスタのソース・ドレイン領域に注入されたホウ素又は砒素等の不純物を活性化するためには熱処理が必要である。また、フォトレジストを除去するためのアッシング及びソースドレイン領域のシリサイド化においても熱処理が行われる。このような熱処理により、例えばシリコンと炭素との結合が切断され、格子間に緩和が生じ、歪み発生層が十分に機能しなくなる。 However, the conventional method for increasing the operation speed of the semiconductor device by forming the strain generating layer has the following problems. There are many heat treatment steps in the manufacturing process of a semiconductor device. For example, heat treatment is required to activate impurities such as boron or arsenic implanted in the source / drain regions of the transistor. Also, heat treatment is performed in ashing for removing the photoresist and silicidation of the source / drain regions. By such heat treatment, for example, the bond between silicon and carbon is cut, relaxation occurs between the lattices, and the strain generation layer does not function sufficiently.
歪み発生層に緩和が生じると、チャネル領域のＳｉ格子に対する歪も緩和されるため、トランジスタの動作を高速化させることができない。 When relaxation occurs in the strain generation layer, strain on the Si lattice in the channel region is also reduced, so that the operation of the transistor cannot be accelerated.
また、ウェハ面内において歪み発生層における炭素含有量が均一となるように形成しても、高温の熱処理を行うと、ウェハの中央部ほどシリコンと炭素の結合が切れやすく、緩和が生じるためウェハ面内においてトランジスタの特性にばらつきが生じる。 Even if the carbon content in the strain generation layer is uniform in the wafer surface, if the heat treatment is performed at a high temperature, the bond between silicon and carbon tends to be broken at the center of the wafer, resulting in relaxation. Variations in transistor characteristics occur in the plane.
本発明は、前記従来の問題を解決し、歪み発生層に緩和が生じにくい半導体装置を実現できるようにすることを目的とする。 An object of the present invention is to solve the conventional problems and to realize a semiconductor device in which the strain generation layer is less likely to be relaxed.
前記の目的を達成するため、本発明は半導体装置を、歪み発生層と、炭素含有ＳｉＯ２膜からなる断面Ｌ字状の内側サイドウォールとを備えた構成とする。In order to achieve the above object, according to the present invention, a semiconductor device includes a strain generation layer and an inner sidewall having an L-shaped cross section made of a carbon-containing SiO2 film.
具体的には、 本発明に係る半導体装置は、半導体基板の上に形成されたゲート電極と、ゲート電極の両側面上に形成され、断面Ｌ字状の内側サイドウォールと、半導体基板におけるゲート電極の両側方の領域に埋め込まれた歪み発生層とを備え、内側サイドウォールは、５×１０19／ｃｍ3以上の炭素を含む炭素含有シリコン酸化膜からなり、歪み発生層は、１％以上の炭素を含む炭素含有シリコンエピタキシャル層を有することを特徴とする。Specifically, a semiconductor device according to the present invention includes a gate electrode formed on a semiconductor substrate, inner sidewalls having an L-shaped cross section formed on both side surfaces of the gate electrode, and a gate electrode in the semiconductor substrate. A strain generating layer embedded in regions on both sides of the inner side wall, the inner side wall is made of a carbon-containing silicon oxide film containing carbon of 5 × 1019 / cm3 or more, and the strain generating layer is made of 1% or more A carbon-containing silicon epitaxial layer containing carbon is provided.
本発明の半導体装置は、５×１０19／ｃｍ3以上の炭素を含む炭素含有シリコン酸化膜からなる断面Ｌ字状の内側サイドウォールを備えている。このため、不純物の活性化等の熱処理工程において、歪み発生層から炭素が脱離することを抑えることができる。従って、歪み発生層の応力が緩和されにくく、半導体装置の駆動速度の向上効果が大きい半導体装置を実現できる。また、歪み発生層からの炭素の脱離がばらつくことを抑えることもでき、ウェハ面内における半導体装置の特性のばらつきを抑えることができる。The semiconductor device of the present invention includes an inner sidewall having an L-shaped cross section made of a carbon-containing silicon oxide film containing carbon of 5 × 1019 / cm3 or more. For this reason, it is possible to suppress the desorption of carbon from the strain generation layer in a heat treatment step such as impurity activation. Therefore, it is possible to realize a semiconductor device in which the stress of the strain generation layer is hardly relaxed and the effect of improving the driving speed of the semiconductor device is large. In addition, it is possible to suppress the detachment of carbon from the strain generation layer, and it is possible to suppress variation in characteristics of the semiconductor device in the wafer surface.
本発明の半導体装置は、歪み発生層の上部に形成されたシリサイド層をさらに備え、歪み発生層は、炭素含有シリコンエピタキシャル層の上に形成されたシリコンゲルマニウム層を有し、シリコンゲルマニウム層は、ゲルマニウム含有量が３％以上且つ１０％以下であってもよい。 The semiconductor device of the present invention further includes a silicide layer formed on the strain generation layer, the strain generation layer has a silicon germanium layer formed on the carbon-containing silicon epitaxial layer, and the silicon germanium layer is The germanium content may be 3% or more and 10% or less.
本発明に係る半導体装置の製造方法は、半導体基板の上にゲート電極を形成する工程（ａ）と、半導体基板におけるゲート電極の両側方の領域にリセス部を形成する工程（ｂ）と、リセス部に１％以上の炭素を含む炭素含有シリコンエピタキシャル層をエピタキシャル成長させる工程（ｃ）と、炭素含有シリコンエピタキシャル層の上に、５×１０19／ｃｍ3以上の炭素を含む炭素含有シリコン酸化膜を形成する工程（ｄ）と、ゲート電極の両側方の領域に、ソースドレイン用不純物イオンを注入する工程（ｅ）と、炭素含有シリコンエピタキシャル層が炭素含有シリコン酸化膜により覆われた状態で、ソースドレイン用不純物イオンを熱処理により活性化してソースドレイン領域を形成する工程（ｆ）とを備えていることを特徴とする。The method of manufacturing a semiconductor device according to the present invention includes a step (a) of forming a gate electrode on a semiconductor substrate, a step (b) of forming a recess in regions on both sides of the gate electrode in the semiconductor substrate, A step (c) of epitaxially growing a carbon-containing silicon epitaxial layer containing 1% or more of carbon in a portion, and a carbon-containing silicon oxide film containing 5 × 1019 / cm3 or more of carbon on the carbon-containing silicon epitaxial layer In the step (d) of forming, the step (e) of implanting source / drain impurity ions into regions on both sides of the gate electrode, and the carbon-containing silicon epitaxial layer covered with the carbon-containing silicon oxide film, And (f) forming a source / drain region by activating the impurity ions for drain by heat treatment.
本発明の半導体装置の製造方法は、炭素含有シリコンエピタキシャル層が炭素含有シリコン酸化膜により覆われた状態で、ソースドレイン用不純物イオンを熱処理により活性化してソースドレイン領域を形成する工程を備えている。このため、歪み発生層である炭素含有シリコンエピタキシャル層から熱処理の際に炭素が脱離することを抑えることができる。従って、歪み発生層の応力が緩和しにくく、半導体装置の駆動速度を向上させる効果が大きい半導体装置の製造方法を実現できる。また、ウェハ面内において炭素の脱離がばらつくことを抑える効果も得られる。従って、ウェハ面内における特性のばらつきが小さい半導体装置の製造方法を実現できる。 The method for manufacturing a semiconductor device of the present invention includes a step of forming source / drain regions by activating the source / drain impurity ions by heat treatment in a state where the carbon-containing silicon epitaxial layer is covered with a carbon-containing silicon oxide film. . For this reason, it is possible to suppress the desorption of carbon from the carbon-containing silicon epitaxial layer that is the strain generation layer during the heat treatment. Therefore, it is possible to realize a method for manufacturing a semiconductor device, in which the stress of the strain generation layer is difficult to relax and the effect of improving the driving speed of the semiconductor device is great. In addition, an effect of suppressing the detachment of carbon in the wafer surface can be obtained. Therefore, it is possible to realize a method for manufacturing a semiconductor device with small variations in characteristics in the wafer plane.
本発明の半導体装置の製造方法は、工程（ｃ）よりも後で且つ工程（ｄ）よりも前に、ゲート電極の両側方の領域にエクステンション用不純物イオンを注入する工程（ｇ）と、工程（ｄ）よりも後で且つ工程（ｅ）よりも前に、エクステンション用不純物イオンを熱処理により活性化してエクステンション領域を形成する工程（ｈ）とをさらに備えていてもよい。 The semiconductor device manufacturing method of the present invention includes a step (g) of implanting extension impurity ions into regions on both sides of the gate electrode after the step (c) and before the step (d), A step (h) of forming extension regions by activating the extension impurity ions by heat treatment may be further provided after (d) and before step (e).
本発明の半導体装置の製造方法は、工程（ｅ）よりも後で且つ工程（ｆ）よりも前に、炭素含有シリコンエピタキシャル層の上に、内部応力が５００ＭＰａ以上の引っ張り応力を有する引っ張り応力絶縁膜を形成する工程（ｉ）をさらに備え、工程（ｆ）では、炭素含有シリコンエピタキシャル層が、炭素含有シリコン膜及び引っ張り応力絶縁膜に覆われた状態で熱処理を行ってもよい。 The method for manufacturing a semiconductor device of the present invention includes a tensile stress insulation having an internal stress of 500 MPa or more on the carbon-containing silicon epitaxial layer after the step (e) and before the step (f). The method may further include a step (i) of forming a film, and in the step (f), the carbon-containing silicon epitaxial layer may be heat-treated while being covered with the carbon-containing silicon film and the tensile stress insulating film.
本発明の半導体装置の製造方法は、工程（ａ）では、Ｎ型のゲート電極とＰ型のゲート電極を形成し、工程（ｃ）では、リセス部のうち、Ｎ型のゲート電極の側方に形成されたリセス部には、炭素含有シリコン酸化膜を形成し、Ｐ型のゲート電極の側方に形成されたリセス部には、ゲルマニウムを１０％以上含むシリコンゲルマニウム層を形成し、工程（ｅ）よりも後で且つ工程（ｆ）よりも前に、炭素含有シリコンエピタキシャル層の上に、内部応力が５００ＭＰａ以上の引っ張り応力を有する引っ張り応力絶縁膜を形成し、シリコンゲルマニウム層を覆う内部応力が１０００ＭＰａ以上の圧縮応力を有する圧縮応力絶縁膜を形成する工程（ｉ）をさらに備え、工程（ｆ）では、炭素含有シリコンエピタキシャル層が、炭素含有シリコン膜及び引っ張り応力絶縁膜に覆われ、シリコンゲルマニウム層が圧縮応力絶縁膜に覆われた状態で熱処理を行ってもよい。 In the manufacturing method of the semiconductor device of the present invention, an N-type gate electrode and a P-type gate electrode are formed in the step (a), and in the step (c), the side of the N-type gate electrode in the recess portion is formed. A carbon-containing silicon oxide film is formed on the recess formed in the step, and a silicon germanium layer containing 10% or more of germanium is formed in the recess formed on the side of the P-type gate electrode. After e) and before step (f), an internal stress covering the silicon germanium layer is formed on the carbon-containing silicon epitaxial layer by forming a tensile stress insulating film having a tensile stress of 500 MPa or more on the internal stress. The method further includes a step (i) of forming a compressive stress insulating film having a compressive stress of 1000 MPa or more, and in the step (f), the carbon-containing silicon epitaxial layer is a carbon-containing silicon film. Covered with fine tensile stress insulating film, the silicon germanium layer may be subjected to heat treatment in a state of being covered by the compressive stress insulation layer.
本発明の半導体装置の製造方法は、工程（ｃ）よりも後で且つ工程（ｄ）よりも前に、炭素含有シリコンエピタキシャル層の上に、ゲルマニウム濃度が３％以上且つ１０％以下のシリコンゲルマニウム層と、炭素濃度及びゲルマニウム濃度が０．１％以下のシリコンエピタキシャル層とを形成する工程（ｊ）と、工程（ｆ）よりも後に、シリコンエピタキシャル層をシリサイド化する工程（ｋ）とをさらに備えていることが好ましい。 In the method for manufacturing a semiconductor device of the present invention, silicon germanium having a germanium concentration of 3% or more and 10% or less is formed on the carbon-containing silicon epitaxial layer after step (c) and before step (d). A step (j) of forming a layer and a silicon epitaxial layer having a carbon concentration and a germanium concentration of 0.1% or less, and a step (k) of siliciding the silicon epitaxial layer after the step (f) It is preferable to provide.
本発明に係る半導体装置及びその製造方法によれば、歪み発生層に緩和が生じにくい半導体装置を実現できる。 According to the semiconductor device and the manufacturing method thereof according to the present invention, it is possible to realize a semiconductor device in which relaxation is hardly generated in the strain generation layer.
（第１の実施形態）
本発明の第１の実施形態について図面を参照して説明する。図１は、第１の実施形態に係る半導体装置の断面構成を示している。本実施形態の半導体装置Ｎ型のＭＩＳ（金属−絶縁膜−半導体）トランジスタを備えている。ＭＩＳトランジスタは、シリコン（Ｓｉ）等からなる半導体基板１１の上にゲート絶縁膜１３を介在して形成されたゲート電極１５と、ゲート電極１５の両側面上に形成されたサイドウォール１７と、半導体基板１１におけるゲート電極１５の両側方に形成された歪み発生層１９と、エクステンション領域２１と、ソースドレイン領域２３とを有している。(First embodiment)
A first embodiment of the present invention will be described with reference to the drawings. FIG. 1 shows a cross-sectional configuration of the semiconductor device according to the first embodiment. The semiconductor device of this embodiment includes an N-type MIS (metal-insulating film-semiconductor) transistor. The MIS transistor includes a gate electrode 15 formed on a semiconductor substrate 11 made of silicon (Si) or the like with a gate insulating film 13 interposed therebetween, sidewalls 17 formed on both side surfaces of the gate electrode 15, and a semiconductor. The substrate 11 has a strain generation layer 19 formed on both sides of the gate electrode 15, an extension region 21, and a source / drain region 23.
ゲート絶縁膜１３は、シリコン酸化（ＳｉＯ2）膜とすればよく、ハフニウム酸化膜（ＨｆＯ2）、ハフニウムシリコン酸窒化膜（ＨｆＳｉＯＮ）、ジルコニウム酸化膜（ＺｒＯ2）又はランタン酸化膜（ＬａＯ2）等の高誘電体（ｈｉｇｈ−ｋ）膜としてもよい。The gate insulating film 13 may be a silicon oxide (SiO2 ) film, such as a hafnium oxide film (HfO2 ), a hafnium silicon oxynitride film (HfSiON), a zirconium oxide film (ZrO2 ), or a lanthanum oxide film (LaO2 ). High dielectric (high-k) films such as
ゲート電極１５は、ポリシリコン膜とすればよく、チタン窒化膜（ＴｉＮ）又はタンタル窒化膜（ＴａＮ）等の金属膜とポリシリコン膜との積層膜としてもよい。また、ポリシリコン膜にはイオン注入により不純物イオンを注入すればよい。 The gate electrode 15 may be a polysilicon film, and may be a laminated film of a metal film such as a titanium nitride film (TiN) or a tantalum nitride film (TaN) and a polysilicon film. Further, impurity ions may be implanted into the polysilicon film by ion implantation.
サイドウォール１７は、ＳｉＯ2からなるオフセットサイドウォール１７Ａと、断面Ｌ字状の内側サイドウォール１７Ｂと、窒化シリコン（ＳｉＮ）からなる外側サイドウォール１７Ｃとを有している。内側サイドウォール１７Ｂは、炭素を１×１０19atoms／ｃｍ3以上含むＳｉＯ2膜（炭素含有ＳｉＯ2膜）からなる。The sidewall 17 has an offset sidewall 17A made of SiO2 , an inner sidewall 17B having an L-shaped cross section, and an outer sidewall 17C made of silicon nitride (SiN). The inner side wall 17B is made of an SiO2 film (carbon-containing SiO2 film) containing 1 × 1019 atoms / cm3 or more of carbon.
歪み発生層１９は、半導体基板１１に形成されたリセス部にエピタキシャル成長させたシリコン膜（シリコンエピタキシャル層）であり、炭素を１％以上含む。これにより、ゲート電極１５の下側に形成されるチャネル領域にゲート長方向の引っ張り応力歪みを加えることができる。 The strain generation layer 19 is a silicon film (silicon epitaxial layer) epitaxially grown in a recess formed in the semiconductor substrate 11 and contains 1% or more of carbon. Thereby, tensile stress strain in the gate length direction can be applied to the channel region formed below the gate electrode 15.
エクステンション領域２１は半導体基板１１におけるゲート電極１５の側方に形成されている。ソースドレイン領域２３はサイドウォール１７の側方におけるエクステンション領域２１よりも深い位置に形成されている。エクステンション領域２１及びソースドレイン領域２３の少なくとも一部は歪み発生層１９に形成されている。 The extension region 21 is formed on the side of the gate electrode 15 in the semiconductor substrate 11. The source / drain region 23 is formed at a position deeper than the extension region 21 on the side of the sidewall 17. At least a part of the extension region 21 and the source / drain region 23 is formed in the strain generation layer 19.
第１の実施形態の半導体装置は、内側サイドウォール１７Ｂが１×１０19atoms／ｃｍ3以上の濃度の炭素を含む炭素含有ＳｉＯ2膜である。このため、後で述べるように、歪み発生層１９においてシリコンと炭素との結合が切断されにくく、歪み発生層１９に緩和が生じにくい。このため、Ｎ型ＭＩＳトランジスタの動作速度を大きく向上することができる。In the semiconductor device of the first embodiment, the inner sidewall 17B is a carbon-containing SiO2 film containing carbon at a concentration of 1 × 1019 atoms / cm3 or more. For this reason, as will be described later, the bond between silicon and carbon is not easily broken in the strain generation layer 19, and the strain generation layer 19 is less likely to be relaxed. For this reason, the operating speed of the N-type MIS transistor can be greatly improved.
以下に、第１の実施形態に係る半導体装置の製造方法について図面を参照して説明する。まず、図２（ａ）に示すように、Ｓｉ等からなる半導体基板１１の上に絶縁膜３１と導電膜３３とマスク膜３５とを順次形成する。 A method for manufacturing a semiconductor device according to the first embodiment will be described below with reference to the drawings. First, as shown in FIG. 2A, an insulating film 31, a conductive film 33, and a mask film 35 are sequentially formed on a semiconductor substrate 11 made of Si or the like.
絶縁膜３１はＳｉからなる半導体基板１１を水蒸気中又は酸素雰囲気において酸化して形成すればよい。また、ハフニウム酸化膜（ＨｆＯ2）、ハフニウムシリコン酸窒化膜（ＨｆＳｉＯＮ）、ジルコニウム酸化膜（ＺｒＯ2）又はランタン酸化膜（ＬａＯ2）等のｈｉｇｈ−ｋ材料を用いて形成してもよい。The insulating film 31 may be formed by oxidizing the semiconductor substrate 11 made of Si in water vapor or in an oxygen atmosphere. Alternatively, a high-k material such as a hafnium oxide film (HfO2 ), a hafnium silicon oxynitride film (HfSiON), a zirconium oxide film (ZrO2 ), or a lanthanum oxide film (LaO2 ) may be used.
導電膜３３は、ポリシリコン膜とすればよい。また、チタン窒化膜（ＴｉＮ）又はタンタル窒化膜（ＴａＮ）等のメタル材料の上にポリシリコン膜が形成された積層膜としてもよい。ポリシリコン中にはイオン注入を行い、Ｎ型とＰ型のゲート電極を作り分ければよい。本実施形態においては、Ｎ型トランジスタを例に説明を行う。導電膜３３の高さは１５０ｎｍ程度とすればよい。 The conductive film 33 may be a polysilicon film. Alternatively, a laminated film in which a polysilicon film is formed on a metal material such as a titanium nitride film (TiN) or a tantalum nitride film (TaN) may be used. Ions may be implanted into the polysilicon to form N-type and P-type gate electrodes separately. In this embodiment, an N-type transistor will be described as an example. The height of the conductive film 33 may be about 150 nm.
マスク膜３５は、テトラエトキシシラン（ＴＥＯＳ）をシリコンソースとする減圧化学気相堆積（減圧ＣＶＤ）法により形成すればよく、膜厚は５０ｎｍ程度とすればよい。 The mask film 35 may be formed by a low pressure chemical vapor deposition (low pressure CVD) method using tetraethoxysilane (TEOS) as a silicon source, and the film thickness may be about 50 nm.
次に、図２（ｂ）に示すように、絶縁膜３１、導電膜３３及びマスク膜３５を選択的にエッチングし、ゲート絶縁膜１３、ゲート電極１５及びマスク膜３５ａを形成する。ゲート電極１５は例えば最小のゲート幅が４０ｎｍとなるようにすればよい。 Next, as shown in FIG. 2B, the insulating film 31, the conductive film 33, and the mask film 35 are selectively etched to form the gate insulating film 13, the gate electrode 15, and the mask film 35a. For example, the gate electrode 15 may have a minimum gate width of 40 nm.
次に、図２（ｃ）に示すように、ゲート電極１５及びマスク膜３５ａを覆うように厚さが１０ｎｍ程度のＳｉＯ2膜を形成した後、異方性ドライエッチングを行うことにより、オフセットサイドウォール１７Ａを形成する。オフセットサイドウォール１７ＡとなるＳｉＯ2膜は、シラン又はジクロロシランをシリコンソースとする減圧ＣＶＤ法により形成すればよい。Next, as shown in FIG. 2C, an SiO2 film having a thickness of about 10 nm is formed so as to cover the gate electrode 15 and the mask film 35a, and then anisotropic dry etching is performed to thereby form an offset side. A wall 17A is formed. The SiO2 film to be the offset sidewall 17A may be formed by a low pressure CVD method using silane or dichlorosilane as a silicon source.
次に、図３（ａ）に示すように、ＳｉＯ2膜とＳｉＮ膜とを順次形成した後、異方性ドライエッチングを行うことにより、ＳｉＯ2膜３７ＡとＳｉＮ膜３７Ｂとを有するプレサイドウォール３７を形成する。この場合のＳｉＯ2膜３７Ａは、準常圧ＣＶＤ法を用いて形成すればよい。また、ＳｉＮ膜は減圧ＣＶＤ法により形成すればよい。なお、フッ酸によるエッチング速度が、ＳｉＯ2膜３７Ａ、マスク膜３５ａ、オフセットサイドウォール１７Ａの順に小さくなるようにする。Next, as shown in FIG. 3A, a SiO2 film and a SiN film are sequentially formed, and then anisotropic dry etching is performed to thereby obtain a pre-side wall having the SiO2 film 37A and the SiN film 37B. 37 is formed. The SiO2 film 37A in this case may be formed using a quasi-atmospheric pressure CVD method. Further, the SiN film may be formed by a low pressure CVD method. The etching rate with hydrofluoric acid is made to decrease in the order of the SiO2 film 37A, the mask film 35a, and the offset sidewall 17A.
次に、図３（ｂ）に示すように、四フッ化炭素（ＣＦ4）とオゾン（Ｏ3）とを用いて、半導体基板１１の露出部分を等方的にエッチングして、リセス部１１ａを形成する。なお、半導体基板１１におけるゲート電極１５の両側方にリセス部１１ａが形成できれば、等方的なエッチングに代えて異方性エッチングを用いて形成してもよい。また、リセス部１１ａを形成する必要がない部分には、ＳｉＯ2等からなる保護膜を形成しておけばよい。Next, as shown in FIG. 3B, the exposed portion of the semiconductor substrate 11 is isotropically etched using carbon tetrafluoride (CF4 ) and ozone (O3 ) to form the recess portion 11a. Form. In addition, as long as the recessed part 11a can be formed in the both sides of the gate electrode 15 in the semiconductor substrate 11, you may form using anisotropic etching instead of isotropic etching. Further, a protective film made of SiO2 or the like may be formed in a portion where the recess portion 11a does not need to be formed.
次に、図３（ｃ）に示すように、リセス部１１ａに炭素を１％以上含む結晶性のＳｉ層（炭素含有シリコンエピタキシャル層）をエピタキシャル成長させることにより、歪み発生層１９を形成する。歪み発生層１９の形成においては、トリシラン（Ｓｉ3Ｈ8）、ジクロロシラン（ＳｉＨ2Ｃｌ2）又はモノシラン（ＳｉＨ4）等のシラン系のガスをシリコン源として用い、モノメチルシラン（ＣＨ3ＳｉＨ3）又はジメチルシラン（（ＣＨ3）2ＳｉＨ2）等を炭素源として用いればよい。フォスヒン（ＰＨ3）を同時に流し、リンをドープしてもよい。なお、Ｐ型トランジスタを形成する場合には、ゲルマン（ＧｅＨ4）を用いて、炭素含有のシリコンゲルマニウム結晶膜からなる歪み発生層を形成すれば、Ｎ型トランジスタだけでなくＰ型トランジスタの特性も向上させることができる。Next, as shown in FIG. 3C, a strain generation layer 19 is formed by epitaxially growing a crystalline Si layer (carbon-containing silicon epitaxial layer) containing 1% or more of carbon in the recess portion 11a. In the formation of the strain generation layer 19, a silane-based gas such as trisilane (Si3 H8 ), dichlorosilane (SiH2 Cl2 ), or monosilane (SiH4 ) is used as a silicon source, and monomethylsilane (CH3 SiH3). ) Or dimethylsilane ((CH3 )2 SiH2 ) or the like may be used as the carbon source. Phosphine (PH3 ) may be flowed simultaneously to dope phosphorus. In the case of forming a P-type transistor, if a strain generating layer made of a carbon-containing silicon germanium crystal film is formed using germane (GeH4 ), not only the N-type transistor but also the characteristics of the P-type transistor can be obtained. Can be improved.
シリコン結晶面が剥き出しとなっているリセス部１１ａ以外の部分には、アモルファスシリコンが形成されるおそれがある。アモルファスシリコンの形成を防ぐためには、塩酸ガス（ＨＣｌ）又は塩素ガス（Ｃｌ2）等のエッチングガスをチャンバ内に同時に流せばよい。この際には、チャンバー内の圧力を、アモルファスシリコンが塩素原子と反応して気化する蒸気圧及び温度に設定する。例えば、チャンバー温度を７００℃とし、チャンバー内圧力を約１３００Ｐａ（１０Ｔｏｒｒ）とすればよい。また、エピタキシャル膜とアモルファス膜とのエッチング選択比が、１：１０以上となる条件にする。Amorphous silicon may be formed in a portion other than the recess portion 11a where the silicon crystal surface is exposed. In order to prevent the formation of amorphous silicon, an etching gas such as hydrochloric acid gas (HCl) or chlorine gas (Cl2 ) may be simultaneously flowed into the chamber. At this time, the pressure in the chamber is set to a vapor pressure and a temperature at which amorphous silicon reacts with chlorine atoms and vaporizes. For example, the chamber temperature may be set to 700 ° C. and the pressure in the chamber may be set to about 1300 Pa (10 Torr). Further, the etching selectivity between the epitaxial film and the amorphous film is set to a condition of 1:10 or more.
歪み発生層１９を形成する際には、まず、８００℃程度の水素雰囲気中で、リセス面に付着した有機物又は自然酸化膜を除去する水素還元処理を行うことが好ましい。炭素含有シリコンエピタキシャル層を形成する場合に、有機物又は自然酸化膜等がＳｉ表面に存在すると、成長初期段階にアモルファス層が生成される。このため、エッチングガスを同時に流す選択エピタキシャル成長条件においては、まったくエピタキシャル成長できないことがある。さらに、炭素含有シリコンエピタキシャル層の成長を促進するために、厚さが３ｎｍ程度の炭素を含まないシリコンエピタキシャル層をまず形成してもよい。この場合には、水素還元処理を行う８００℃程度からシリコンエピタキシャル成長を行う６５０℃程度まで降温する間に、７２５℃程度の温度において、シラン又はジクロロシラン等を用いてエピタキシャル成長を行えばよい。 When the strain generation layer 19 is formed, first, it is preferable to perform a hydrogen reduction treatment for removing an organic substance or a natural oxide film adhering to the recess surface in a hydrogen atmosphere at about 800 ° C. When the carbon-containing silicon epitaxial layer is formed, if an organic substance or a natural oxide film is present on the Si surface, an amorphous layer is generated at the initial stage of growth. For this reason, epitaxial growth may not be possible at all under selective epitaxial growth conditions in which an etching gas is simultaneously supplied. Furthermore, in order to promote the growth of the carbon-containing silicon epitaxial layer, a silicon epitaxial layer not containing carbon having a thickness of about 3 nm may be formed first. In this case, the epitaxial growth may be performed using silane or dichlorosilane at a temperature of about 725 ° C. while the temperature is lowered from about 800 ° C. for performing the hydrogen reduction treatment to about 650 ° C. for performing the silicon epitaxial growth.
次に、図４（ａ）に示すように、プレサイドウォール３７及びマスク膜３５ａを除去する。この場合、ＳｉＮ膜３７Ｂは熱リン酸により除去し、ＳｉＯ2膜３７Ａは０．２５％のフッ酸により除去すればよい。マスク膜３５ａは、プレサイドウォール３７を除去した後、２％のフッ酸により除去すればよい。ＳｉＯ2膜３７Ａ、マスク膜３５ａ及びオフセットサイドウォール１７Ａのフッ酸に対するエッチングレートが異なるため、オフセットサイドウォール１７Ａを残すことができる。Next, as shown in FIG. 4A, the pre-side wall 37 and the mask film 35a are removed. In this case, the SiN film 37B may be removed with hot phosphoric acid, and the SiO2 film 37A may be removed with 0.25% hydrofluoric acid. The mask film 35a may be removed with 2% hydrofluoric acid after the pre-side wall 37 is removed. Since the etching rates of the SiO2 film 37A, the mask film 35a, and the offset sidewall 17A with respect to hydrofluoric acid are different, the offset sidewall 17A can be left.
続いて、ゲート電極１５及びオフセットサイドウォール１７Ａをマスクとして、イオン注入を行い、エクステンション領域２１を形成する。イオン注入は、例えば、リンを３．０ｋｅＶの注入電圧で注入すればよい。なお、エクステンション領域２１の拡散を防ぐため、ボロン等を注入した後、リンの注入を行ってもよい。なお、Ｐ型トランジスタにおいては、ボロンを０．５ｋｅＶの注入電圧で注入すればよい。 Subsequently, ion implantation is performed using the gate electrode 15 and the offset sidewall 17A as a mask to form the extension region 21. For the ion implantation, for example, phosphorus may be implanted at an implantation voltage of 3.0 keV. Note that phosphorus may be implanted after boron or the like is implanted in order to prevent the extension region 21 from diffusing. In a P-type transistor, boron may be implanted with an implantation voltage of 0.5 keV.
次に、図４（ｂ）に示すように、厚さが５ｎｍ程度の炭素を５×１０19atoms／ｃｍ3以上含む炭素含有ＳｉＯ2膜３９をゲート電極１５を覆うように形成する。炭素含有ＳｉＯ2膜３９の形成方法については、後で詳しく述べる。続いて、エクステンション領域２１の活性化を行う。エクステンション領域２１の活性化は、まず、１０５０℃程度のスパイクアニールによって、注入種の活性化及び拡散長の固定を行う。続いて、レーザーアニールによって１２００℃〜１３００℃でミリセカンド単位の熱処理を行い、活性化率を向上させる。なお、スパイクアニールは省くことが可能で、レーザーアニール単独の方が、エクステンション注入の拡散を防止することができる。Next, as shown in FIG. 4B, a carbon-containing SiO2 film 39 containing 5 × 1019 atoms / cm3 or more of carbon having a thickness of about 5 nm is formed so as to cover the gate electrode 15. A method for forming the carbon-containing SiO2 film 39 will be described in detail later. Subsequently, the extension region 21 is activated. The extension region 21 is activated by first activating the implanted species and fixing the diffusion length by spike annealing at about 1050 ° C. Subsequently, heat treatment is performed in units of millisecond at 1200 ° C. to 1300 ° C. by laser annealing to improve the activation rate. Spike annealing can be omitted, and laser annealing alone can prevent diffusion of extension implantation.
次に、ＳｉＮ膜を２５ｎｍ程度成膜する。ＳｉＮ膜は、低温で成膜が可能なＡＬＤ法又は減圧ＣＶＤ法等を用いて形成することが好ましい。ＡＬＤ法の場合には、シリコンソースガスにジクロロシラン（ＤＣＳ）を用い、窒素ソースにリモートプラズマ処理したアンモニア（ＮＨ3）を用いればよい。減圧ＣＶＤ法の場合には、シリコンソースにビス（３級ブチルアミノ）シラン（ＢＴＢＡＳ）、窒素ソースにアンモニアを用いればよい。Next, a SiN film is formed to a thickness of about 25 nm. The SiN film is preferably formed using an ALD method or a low pressure CVD method that can be formed at a low temperature. In the case of the ALD method, dichlorosilane (DCS) may be used as a silicon source gas, and ammonia (NH3 ) subjected to remote plasma treatment may be used as a nitrogen source. In the case of the low pressure CVD method, bis (tertiarybutylamino) silane (BTBAS) may be used for the silicon source and ammonia may be used for the nitrogen source.
続いて、図４（ｃ）に示すように、ドライエッチングによりＳｉＮ膜をエッチングして外側サイドウォール１７Ｃを形成する。この際に炭素含有ＳｉＯ2膜３９は、エッチング阻止層として機能する。続いて、炭素含有ＳｉＯ2膜３９を残した状態でイオン注入を行いソースドレイン領域２３を形成する。Ｎ型トランジスタの場合には、砒素を３０ｋｅＶの注入電圧で注入すればよい。注入電圧は、残存する炭素含有ＳｉＯ2膜３９の膜厚によって調整する。Subsequently, as shown in FIG. 4C, the outer side wall 17C is formed by etching the SiN film by dry etching. At this time, the carbon-containing SiO2 film 39 functions as an etching prevention layer. Subsequently, ion implantation is performed with the carbon-containing SiO2 film 39 left to form the source / drain region 23. In the case of an N-type transistor, arsenic may be implanted with an implantation voltage of 30 keV. The injection voltage is adjusted by the thickness of the remaining carbon-containing SiO2 film 39.
この後、炭素含有ＳｉＯ2膜３９が残存した状態で、ソースドレイン領域２３の活性化を行う。ソースドレイン領域２３の活性化はエクステンション領域２１の活性化と同様にして行えばよい。Thereafter, the source / drain region 23 is activated with the carbon-containing SiO2 film 39 remaining. The activation of the source / drain region 23 may be performed in the same manner as the activation of the extension region 21.
活性化は、歪み発生層１９の上方が応力絶縁膜により覆われた状態で行ってもよい。応力絶縁膜は、内部応力が５００ＭＰａ以上の引っ張り応力を有する引っ張り応力絶縁膜とすればよく、例えば、厚さが５０ｎｍ程度のＳｉＮ膜を用いればよい。これにより、熱処理の際に歪み発生層１９の収縮が抑えられ、歪み発生層においてシリコン−炭素の結合が切れにくくなる。 The activation may be performed in a state where the strain generation layer 19 is covered with a stress insulating film. The stress insulating film may be a tensile stress insulating film having a tensile stress with an internal stress of 500 MPa or more. For example, a SiN film having a thickness of about 50 nm may be used. Thereby, the shrinkage of the strain generating layer 19 is suppressed during the heat treatment, and the silicon-carbon bond is hardly broken in the strain generating layer.
また、シリコンゲルマニウム層からなるＰ型のトランジスタを形成する場合には、内部応力が１０００ＭＰａ以上の圧縮応力を有する圧縮応力絶縁膜を、歪み発生層の上に形成して熱処理を行えば、Ｎ型トランジスタと同様に特性を向上させることができる。 When a P-type transistor composed of a silicon germanium layer is formed, if a compressive stress insulating film having a compressive stress with an internal stress of 1000 MPa or more is formed on the strain generation layer and heat treatment is performed, an N-type transistor is formed. The characteristics can be improved like a transistor.
次に、図５（ａ）に示すように、異方性のドライエッチングを用いて炭素含有ＳｉＯ2膜３９における歪み発生層１９及びゲート電極１５の上に形成された部分を除去して、炭素含有ＳｉＯ2膜３９から内側サイドウォール１７Ｂを形成する。Next, as shown in FIG. 5A, the portion formed on the strain generation layer 19 and the gate electrode 15 in the carbon-containing SiO2 film 39 is removed by using anisotropic dry etching to remove carbon. The inner sidewall 17B is formed from the containing SiO2 film 39.
次に、ソースドレイン領域２３の上部及びゲート電極１５の上部を常法によりシリサイド化してシリサイド層２５を形成する。その後、リン酸を用いてゲート電極１５の側壁上に形成された外側サイドウォール１７Ｃを除去し、厚さが５０ｎｍのＳｉＮ膜からなるコンタクトエッチストッパ膜４１を形成する。この時、内側サイドウォール１７Ｂが残るようにリン酸の処理時間を調節する。コンタクトエッチストッパ膜４１は、高い内部応力を持つＳｉＮ膜を用いることが好ましい。例えば、Ｎ型トランジスタ上には、１５００ＭＰａ以上の引っ張り応力を持つＳｉＮ膜を形成すればよい。また、Ｐ型トランジスタ上には２０００ＭＰａ以上の圧縮応力を持つＳｉＮ膜を形成すればよい。 Next, the silicide layer 25 is formed by siliciding the upper portion of the source / drain region 23 and the upper portion of the gate electrode 15 by a conventional method. Thereafter, the outer side wall 17C formed on the side wall of the gate electrode 15 is removed using phosphoric acid, and a contact etch stopper film 41 made of a SiN film having a thickness of 50 nm is formed. At this time, the treatment time of phosphoric acid is adjusted so that the inner side wall 17B remains. The contact etch stopper film 41 is preferably an SiN film having a high internal stress. For example, a SiN film having a tensile stress of 1500 MPa or more may be formed on the N-type transistor. Further, a SiN film having a compressive stress of 2000 MPa or more may be formed on the P-type transistor.
続いて、準常圧ＣＶＤを用いて、厚さが５００ｎｍ程度のＳｉＯ2膜からなる層間膜４３を成膜した後、ＣＭＰ（化学機械的研磨）によって平坦化を行い、リソグラフィーとドライエッチングによってコンタクトホールを形成する。ドライエッチングは、層間膜４３をエッチングする第１のエッチングと、コンタクトエッチングストッパ膜４１をエッチングする第２のエッチングとを行う。第２のエッチングでは、シリサイド化された歪み発生層１９が露出する。この際に、エッチングガスに酸素が含まれていると、シリサイド層２５が酸化され高抵抗になると共に、歪み発生層１９に酸素が拡散し、歪み発生層１９の緩和が起こりやすくなる。このため、第２のエッチングは、酸素を含まないエッチングガスを用いて行うことが好ましい。この後、図５（ｂ）に示すようにコンタクトプラグ４５を形成する。さらに、必要に応じて配線層形等を形成する。なお、外側サイドウォール１７Ｃの除去は必要に応じて行えばよい。Subsequently, an interlayer film 43 made of a SiO2 film having a thickness of about 500 nm is formed by using quasi-atmospheric CVD, followed by planarization by CMP (chemical mechanical polishing), and contact by lithography and dry etching. A hole is formed. In the dry etching, a first etching for etching the interlayer film 43 and a second etching for etching the contact etching stopper film 41 are performed. In the second etching, the silicided strain generation layer 19 is exposed. At this time, if oxygen is contained in the etching gas, the silicide layer 25 is oxidized to have high resistance, and oxygen diffuses into the strain generation layer 19, so that the strain generation layer 19 is easily relaxed. Therefore, the second etching is preferably performed using an etching gas that does not contain oxygen. Thereafter, contact plugs 45 are formed as shown in FIG. Further, a wiring layer type or the like is formed as necessary. The outer side wall 17C may be removed as necessary.
エクステンション領域２１及びソースドレイン領域２３の活性化の際には、瞬間的に１０００℃以上の高温に曝される。レーザーアニールやフラッシュアニール等のミリセックアニールにおいては、熱処理の時間は僅かである。しかし、この場合においても、歪み発生層１９の緩和が生じる。以下に、歪み発生層１９の緩和が発生する原理について説明する。 When the extension region 21 and the source / drain region 23 are activated, they are instantaneously exposed to a high temperature of 1000 ° C. or higher. In millisec annealing such as laser annealing and flash annealing, the heat treatment time is short. However, even in this case, the strain generation layer 19 is relaxed. Hereinafter, the principle of the relaxation of the strain generation layer 19 will be described.
本実施形態において示した条件により形成した歪み発生層１９は、エピタキシャル成長させた直後の炭素含有量を２次イオン質量分析（ＳＩＭＳ）により求めると、５×１０20atoms／ｃｍ3以上であった。また、Ｘ線回折装置（ＸＲＤ）による結晶格子の平均距離の測定とベガード則により求めた濃度換算は１％以上であった。しかし、形成した歪み発生層が熱に曝されると、歪み発生層から炭素が脱離してしまう。The strain generation layer 19 formed under the conditions shown in the present embodiment was 5 × 1020 atoms / cm3 or more when the carbon content immediately after epitaxial growth was determined by secondary ion mass spectrometry (SIMS). Moreover, the conversion of the density | concentration calculated | required by the measurement of the average distance of the crystal lattice by X-ray diffractometer (XRD) and the Vegard law was 1% or more. However, when the formed strain generating layer is exposed to heat, carbon is detached from the strain generating layer.
図６は、歪み発生層１９と同じ炭素含有シリコンエピタキシャル層からのＣＨ3+の脱離を昇温脱離分析（ＴＤＳ）により測定した結果を示している。３００℃付近から格子間に存在する炭素が脱離し、メチル系ガスとして脱ガスが始まり、さらに、７００℃以上から脱ガス量が増え、シリコン原子と結合している炭素が脱離していることがわかる。FIG. 6 shows the result of measuring the desorption of CH3+ from the same carbon-containing silicon epitaxial layer as the strain generation layer 19 by temperature programmed desorption analysis (TDS). The carbon existing between the lattices is desorbed from around 300 ° C., degassing starts as a methyl-based gas, and the degassing amount increases from 700 ° C. or higher, and the carbon bonded to the silicon atoms is desorbed. Recognize.
図７は、窒素雰囲気において８００℃で３０秒間の熱処理を行った場合の炭素含有シリコンエピタキシャル層の深さ方向の炭素濃度を、ＳＩＭＳにより測定した結果を示している。表面付近の炭素濃度の低下が大きく、表面付近では、格子間の炭素だけでなく、炭素原子とシリコン原子との結合が切断され、炭素が脱離していることがわかる。 FIG. 7 shows the result of SIMS measurement of the carbon concentration in the depth direction of the carbon-containing silicon epitaxial layer when heat treatment is performed at 800 ° C. for 30 seconds in a nitrogen atmosphere. The decrease in the carbon concentration near the surface is large, and it can be seen that not only the interstitial carbon but also the bond between the carbon atom and the silicon atom is broken and the carbon is desorbed near the surface.
このように、シリコン結晶格子と結合している炭素が脱離することにより、歪み発生層の歪の緩和が生じる。さらに、炭素の脱離は、ウェハ面内で大きくばらつく。図８は、熱処理前後の炭素濃度と、ウェハ面内の位置との関係を示している。熱処理前の炭素濃度は均一であるが、熱処理後には、ウェハの中心部において炭素の脱離が大きい。これは、ウェハの中心部においては、歪み発生層の緩和がより進むことを意味している。従って、ウェハ面内において、トランジスタの駆動速度のばらつきが大きくなる。 As described above, the carbon bonded to the silicon crystal lattice is desorbed, thereby relaxing the strain of the strain generation layer. Furthermore, carbon desorption varies widely within the wafer plane. FIG. 8 shows the relationship between the carbon concentration before and after the heat treatment and the position in the wafer surface. The carbon concentration before the heat treatment is uniform, but after the heat treatment, desorption of carbon is large at the center of the wafer. This means that the strain generation layer is further relaxed at the center of the wafer. Accordingly, the variation in the driving speed of the transistor increases in the wafer plane.
しかし、本実施形態においては、歪み発生層１９の上を炭素含有ＳｉＯ2膜が覆った状態で熱処理を行っている。このため、歪み発生層１９からの炭素の脱離を抑え、歪み発生層１９の緩和を抑えることができる。また、ウェハ面内におけるトランジスタの駆動速度のばらつきを小さくすることも可能となる。However, in this embodiment, the heat treatment is performed with the carbon-containing SiO2 film covering the strain generation layer 19. For this reason, desorption of carbon from the strain generation layer 19 can be suppressed, and relaxation of the strain generation layer 19 can be suppressed. In addition, it is possible to reduce the variation in the driving speed of the transistors in the wafer surface.
図９は歪み発生層１９の上に炭素含有ＳｉＯ2膜を形成した場合と形成していない場合とにおいて、歪み発生層１９の緩和をＸ線解析（ＸＲＤ）により測定した結果を示している。図９において、炭素含有ＳｉＯ2膜を形成した場合の方がピーク幅が小さくなっている。これはつまり、炭素含有ＳｉＯ2膜を形成することにより、歪み発生層の緩和が抑えられることを示している。FIG. 9 shows a result of measuring relaxation of the strain generation layer 19 by X-ray analysis (XRD) when the carbon-containing SiO2 film is formed on the strain generation layer 19 and when it is not formed. In FIG. 9, the peak width is smaller when the carbon-containing SiO2 film is formed. In other words, this indicates that the relaxation of the strain generation layer can be suppressed by forming the carbon-containing SiO2 film.
炭素含有ＳｉＯ2膜は、減圧ＣＶＤ法又はＡＬＤ（Atomic Layer Deposition）法を用いて形成すればよい。減圧ＣＶＤ法により炭素含有ＳｉＯ2膜を形成する場合には、シリコンソースガスにＢＴＢＡＳを用い、酸化ソースガスに酸素（Ｏ2）を用い、４５０℃〜５５０℃程度の温度で成膜すればよい。このような条件において形成した炭素含有ＳｉＯ2膜は、５×１０21atoms／ｃｍ3程度の炭素を含有しており、歪み発生層の緩和を十分に抑えることが可能である。The carbon-containing SiO2 film may be formed using a low pressure CVD method or an ALD (Atomic Layer Deposition) method. When the carbon-containing SiO2 film is formed by the low pressure CVD method, BTBAS is used as the silicon source gas, oxygen (O2 ) is used as the oxidation source gas, and the film may be formed at a temperature of about 450 ° C. to 550 ° C. . The carbon-containing SiO2 film formed under such conditions contains about 5 × 1021 atoms / cm3 of carbon and can sufficiently suppress relaxation of the strain generation layer.
一方、ＡＬＤ法を用いて炭素含有ＳｉＯ2膜を形成する場合には、図１０に示すように４５０℃以下、好ましくは４００℃以下の温度で成膜することが好ましい。図１０は、成膜温度と、膜中の炭素含有量との関係を示している。成膜温度が４５０℃を越えると、炭素含有量が５×１０19atoms／ｃｍ3以下となるため、熱処理時に歪み発生層からの炭素の外方拡散が生じやすくなる。On the other hand, when the carbon-containing SiO2 film is formed using the ALD method, it is preferable to form the film at a temperature of 450 ° C. or lower, preferably 400 ° C. or lower, as shown in FIG. FIG. 10 shows the relationship between the film formation temperature and the carbon content in the film. When the film formation temperature exceeds 450 ° C., the carbon content becomes 5 × 1019 atoms / cm3 or less, and therefore, out diffusion of carbon from the strain generation layer is likely to occur during heat treatment.
なお、炭素含有ＳｉＯ2膜に代えてアモルファス炭素層をＣＶＤ法等により形成してもよい。炭素含有ＳｉＯ2膜を用いた場合には、アッシング及び洗浄を行うことにより簡単に除去できるというメリットがある。Instead of the carbon-containing SiO2 film, an amorphous carbon layer may be formed by a CVD method or the like. When the carbon-containing SiO2 film is used, there is an advantage that it can be easily removed by ashing and cleaning.
図１１は、従来のトランジスタと、歪み発生層の上に炭素含有ＳｉＯ2膜を形成したトランジスタとの駆動能力を比較して示している。歪み発生層の上に炭素含有ＳｉＯ2膜を形成していない従来のトランジスタにおいては、オフ電流値が２００ｐＡの場合におけるオン電流値が５８０μＡであった。一方、歪み発生層の上に炭素含有ＳｉＯ2膜を形成した本実施形態のトランジスタにおいては、オン電流値が６３０μＡとなり、駆動能力が向上した。さらに、ソースドレイン領域の熱処理の前に１７００ＭＰａの引っ張り応力を有するＳｉＮ膜を形成した場合には、オン電流値が６６０μＡとなり、さらに駆動能力を向上できた。FIG. 11 shows a comparison of driving capability between a conventional transistor and a transistor in which a carbon-containing SiO2 film is formed on a strain generation layer. In the conventional transistor in which the carbon-containing SiO2 film is not formed on the strain generation layer, the on-current value when the off-current value is 200 pA is 580 μA. On the other hand, in the transistor of this embodiment in which the carbon-containing SiO2 film was formed on the strain generation layer, the on-current value was 630 μA, and the driving capability was improved. Further, when a SiN film having a tensile stress of 1700 MPa was formed before the heat treatment of the source / drain region, the on-current value was 660 μA, and the driving ability could be further improved.
（第２の実施形態）
以下に、本発明の第２の実施形態について図面を参照して説明する。図１２は、第２の実施形態に係る半導体装置の断面構成を示している。図１２において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。(Second Embodiment)
The second embodiment of the present invention will be described below with reference to the drawings. FIG. 12 shows a cross-sectional configuration of the semiconductor device according to the second embodiment. In FIG. 12, the same components as those in FIG.
図１２に示すように、第２の実施形態の半導体装置は、歪み発生層４９が炭素含有シリコンエピタキシャル層４９Ａと、シリコンゲルマニウム層４９Ｂとを有している。 As shown in FIG. 12, in the semiconductor device of the second embodiment, the strain generating layer 49 has a carbon-containing silicon epitaxial layer 49A and a silicon germanium layer 49B.
炭素含有シリコンエピタキシャル層４９Ａは、炭素を１％以上含有する。炭素含有シリコンエピタキシャル層４９Ａの上面は、半導体基板１１の主面よりも１０ｎｍ〜３０ｎｍ程度下に位置する。シリコンゲルマニウム層４９Ｂは、厚さが１ｎｍ〜１０ｎｍ程度であり、ゲルマニウム含有量が３％〜１０％である。 The carbon-containing silicon epitaxial layer 49A contains 1% or more of carbon. The upper surface of the carbon-containing silicon epitaxial layer 49 </ b> A is located about 10 nm to 30 nm below the main surface of the semiconductor substrate 11. The silicon germanium layer 49B has a thickness of about 1 nm to 10 nm and a germanium content of 3% to 10%.
ひずみ発生層４９の上部はシリサイド化され、シリサイド層２５が形成されている。シリサイド層２３は、シリコンゲルマニウム層４９Ｂの上に形成された、炭素及びゲルマニウムの含有量が０．１％以下のシリコンエピタキシャル層をシリサイド化して形成する。 The upper part of the strain generation layer 49 is silicided to form a silicide layer 25. The silicide layer 23 is formed by siliciding a silicon epitaxial layer formed on the silicon germanium layer 49B and containing 0.1% or less of carbon and germanium.
炭素含有シリコンエピタキシャル層へは、ニッケル等の金属が拡散しやすい。炭素含有シリコンエピタキシャル層を直接シリサイド化すると、炭素と比べて原子半径が大きいニッケルが結晶格子中に侵入し、炭素含有エピタキシャル層が有する引っ張り応力の効果が低下するおそれがある。しかり、本実施形態の半導体装置は、シリサイド層２５と炭素含有シリコンエピタキシャル層４９Ａとの間にシリコンゲルマニウム層４９Ｂを有している。このため、炭素含有シリコンエピタキシャル層４９Ａへのニッケル等の侵入を低減し、歪み発生層４９の引っ張り応力の低下を抑えることができる。また、シリサイド層２５の異常成長を防ぐこともでき、シリサイド層２５が高抵抗化することを防止できる。 Metals such as nickel are likely to diffuse into the carbon-containing silicon epitaxial layer. When the carbon-containing silicon epitaxial layer is directly silicidated, nickel having a larger atomic radius than carbon penetrates into the crystal lattice, which may reduce the tensile stress effect of the carbon-containing epitaxial layer. In fact, the semiconductor device of this embodiment includes a silicon germanium layer 49B between the silicide layer 25 and the carbon-containing silicon epitaxial layer 49A. For this reason, the penetration | invasion of nickel etc. to the carbon containing silicon epitaxial layer 49A can be reduced, and the fall of the tensile stress of the strain generation layer 49 can be suppressed. Further, abnormal growth of the silicide layer 25 can be prevented, and the silicide layer 25 can be prevented from increasing in resistance.
但し、シリコンゲルマニウム層４９Ｂのゲルマニウム濃度が高くなったり、厚さが厚くなったりすると大きな圧縮応力が生じる。このため、シリコンゲルマニウム層４９Ｂのゲルマニウム含有量は３％〜１０％程度とすることが好ましい。また、厚さは１ｎｍ〜１０ｎｍとすることが好ましい。 However, when the germanium concentration of the silicon germanium layer 49B is increased or the thickness is increased, a large compressive stress is generated. For this reason, the germanium content of the silicon germanium layer 49B is preferably about 3% to 10%. The thickness is preferably 1 nm to 10 nm.
以下に、第２の実施形態に係る半導体装置の製造方法について図面を参照して説明する。半導体基板１１にリセス部１１ａを形成するまでの工程は、第１の実施形態と同じであるため説明を省略する。 A method for manufacturing a semiconductor device according to the second embodiment will be described below with reference to the drawings. Since the process until the recess portion 11a is formed on the semiconductor substrate 11 is the same as that in the first embodiment, the description thereof is omitted.
図１３（ａ）に示すように、半導体基板１１にリセス部１１ａを形成した後、炭素の含有量が１％以上である炭素含有シリコンエピタキシャル層４９Ａを６５０℃程度の温度で成長させる。炭素含有シリコンエピタキシャル層４９Ａは、リセス部１１ａを完全に埋めるのではなく、深さが１０ｎｍ〜３０ｎｍ程度のリセス部が残存するようにすることが好ましい。なお、炭素含有シリコンエピタキシャル層４９Ａの成長条件等は、第１の実施形態と同じにすればよい。 As shown in FIG. 13A, after forming the recess portion 11a in the semiconductor substrate 11, a carbon-containing silicon epitaxial layer 49A having a carbon content of 1% or more is grown at a temperature of about 650 ° C. The carbon-containing silicon epitaxial layer 49 </ b> A preferably does not completely fill the recess 11 a but leaves a recess having a depth of about 10 nm to 30 nm. Note that the growth conditions and the like of the carbon-containing silicon epitaxial layer 49A may be the same as those in the first embodiment.
次に、図１３（ｂ）に示すように、炭素含有シリコンエピタキシャル層４９Ａの上にシリコンゲルマニウム層４９Ｂを１ｎｍ〜１０ｎｍ成長させる。シリコンゲルマニウム層４９Ｂは、７００℃程度の温度でゲルマンを用いて成長させればよい。 Next, as shown in FIG. 13B, a silicon germanium layer 49B is grown on the carbon-containing silicon epitaxial layer 49A by 1 nm to 10 nm. The silicon germanium layer 49B may be grown using germane at a temperature of about 700 ° C.
次に、図１３（ｃ）に示すように、シリコンゲルマニウム層４９Ｂの上に厚さが１０ｎｍ〜３０ｎｍのシリコンエピタキシャル層４９Ｃを成長させて、歪み発生層４９を形成する。シリコンエピタキシャル層４９Ｃは、７２５℃程度の温度でシラン等を用いて成長させればよい。シリコンエピタキシャル層４９Ｃは、炭素の含有量及びゲルマニウムの含有量が０．１％以下となるようにすることが好ましい。 Next, as shown in FIG. 13C, a strain generation layer 49 is formed by growing a silicon epitaxial layer 49C having a thickness of 10 nm to 30 nm on the silicon germanium layer 49B. The silicon epitaxial layer 49C may be grown using silane or the like at a temperature of about 725 ° C. It is preferable that the silicon epitaxial layer 49C has a carbon content and a germanium content of 0.1% or less.
次に、図１４（ａ）に示すように、プレサイドウォール３７を除去した後、ゲート電極１５及びオフセットサイドウォール１７Ａをマスクとしてイオン注入を行いエクステンション領域２１を形成する。続いて、歪み発生層４９を覆うように炭素含有ＳｉＯ2膜３９を形成した後、熱処理を行い注入したエクステンション領域２１の活性化を行う。Next, as shown in FIG. 14A, after the pre-sidewall 37 is removed, ion implantation is performed using the gate electrode 15 and the offset sidewall 17A as a mask to form the extension region 21. Subsequently, after the carbon-containing SiO2 film 39 is formed so as to cover the strain generation layer 49, the implanted extension region 21 is activated by heat treatment.
次に、図１４（ｂ）に示すように、ＳｉＮからなる外側サイドウォール１７Ｃを形成した後、イオン注入を行い、ソースドレイン領域２３を形成する。続いて、歪み発生層４９が炭素含有ＳｉＯ2膜３９に覆われた状態で、熱処理を行い、注入したソースドレイン領域２３の活性化を行う。Next, as shown in FIG. 14B, after forming the outer sidewall 17C made of SiN, ion implantation is performed to form the source / drain region 23. Subsequently, heat treatment is performed in a state where the strain generation layer 49 is covered with the carbon-containing SiO2 film 39, and the implanted source / drain region 23 is activated.
次に、図１４（ｃ）に示すように、炭素含有ＳｉＯ2膜３９における歪み発生層４９及びゲート電極１５の上に形成された部分を除去して、炭素含有ＳｉＯ2膜３９から内側サイドウォール１７Ｂを形成する。続いて、シリコンエピタキシャル層４９Ｃの上に、ニッケル層（図示せず）を堆積した後、熱処理を行うことにより、シリコンエピタキシャル層４９Ｃをシリサイド化して、シリサイド層２５を形成する。なお、ニッケルは、白金を５％程度含有していてもよい。Next, as shown in FIG. 14C, the portion of the carbon-containing SiO2 film 39 formed on the strain generation layer 49 and the gate electrode 15 is removed, and the inner sidewall is removed from the carbon-containing SiO2 film 39. 17B is formed. Subsequently, after a nickel layer (not shown) is deposited on the silicon epitaxial layer 49C, the silicon epitaxial layer 49C is silicided to form the silicide layer 25 by performing heat treatment. Nickel may contain about 5% of platinum.
以上のような方法に代えて、次のようにして歪み発生層４９を形成してもよい。まず、炭素含有シリコンエピタキシャル層を６０ｎｍ程度成長させた後、シリコンエピタキシャル層を１０ｎｍ程度成長させる。続いて、シリコンエピタキシャル層の深さ５ｎｍ〜１０ｎｍの位置に濃度ピークが形成されるようにゲルマニウムイオンをイオン注入する。その後、９００℃程度の熱処理を行うことにより、シリコンゲルマニウム層を固相成長させる。 Instead of the above method, the strain generation layer 49 may be formed as follows. First, after a carbon-containing silicon epitaxial layer is grown about 60 nm, a silicon epitaxial layer is grown about 10 nm. Subsequently, germanium ions are ion-implanted so that a concentration peak is formed at a depth of 5 nm to 10 nm of the silicon epitaxial layer. Thereafter, a silicon germanium layer is solid-phase grown by performing a heat treatment at about 900 ° C.
なお、本実施形態において、シリコンエピタキシャル層４９Ｃが完全にシリサイド化されている例を示したが、シリコンエピタキシャル層４９Ｃの上部のみがシリサイド化されていてもよい。 In the present embodiment, the silicon epitaxial layer 49C is completely silicided. However, only the upper portion of the silicon epitaxial layer 49C may be silicided.
本発明に係る半導体製造装置及び半導体装置の製造方法は、歪み発生層に緩和が生じにくい半導体装置を実現でき、チャネル領域に応力を印加する構成の半導体装置及びその製造方法等として有用である。 INDUSTRIAL APPLICABILITY The semiconductor manufacturing apparatus and the semiconductor device manufacturing method according to the present invention can realize a semiconductor device in which the strain generation layer does not easily relax, and is useful as a semiconductor device configured to apply stress to the channel region, a manufacturing method thereof, and the like.
１１ 半導体基板
１１ａ リセス部
１３ ゲート絶縁膜
１５ ゲート電極
１７ サイドウォール
１７Ａ オフセットサイドウォール
１７Ｂ 内側サイドウォール
１７Ｃ 外側サイドウォール
１９ 歪み発生層
２１ エクステンション領域
２３ ソースドレイン領域
２５ シリサイド層
３１ 絶縁膜
３３ 導電膜
３５ マスク膜
３５ａ マスク膜
３７ プレサイドウォール
３７Ａ ＳｉＯ2膜
３７Ｂ ＳｉＮ膜
３９ 炭素含有ＳｉＯ2膜
４９ 歪み発生層
４９Ａ 炭素含有シリコンエピタキシャル層
４９Ｂ シリコンゲルマニウム層
４９Ｃ シリコンエピタキシャル層DESCRIPTION OF SYMBOLS 11 Semiconductor substrate 11a Recessed part 13 Gate insulating film 15 Gate electrode 17 Side wall 17A Offset side wall 17B Inner side wall 17C Outer side wall 19 Strain generation layer 21 Extension region 23 Source / drain region 25 Silicide layer 31 Insulating film 33 Conductive film 35 Mask Film 35a Mask film 37 Pre-sidewall 37A SiO2 film 37B SiN film 39 Carbon-containing SiO2 film 49 Strain generation layer 49A Carbon-containing silicon epitaxial layer 49B Silicon germanium layer 49C Silicon epitaxial layer
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007325769AJP2009147265A (en) | 2007-12-18 | 2007-12-18 | Semiconductor device and manufacturing method thereof |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007325769AJP2009147265A (en) | 2007-12-18 | 2007-12-18 | Semiconductor device and manufacturing method thereof |
| Publication Number | Publication Date |
|---|---|
| JP2009147265Atrue JP2009147265A (en) | 2009-07-02 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007325769APendingJP2009147265A (en) | 2007-12-18 | 2007-12-18 | Semiconductor device and manufacturing method thereof |
| Country | Link |
|---|---|
| JP (1) | JP2009147265A (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009290069A (en)* | 2008-05-30 | 2009-12-10 | Renesas Technology Corp | Semiconductor device, and method of manufacturing the same |
| JP2011108737A (en)* | 2009-11-13 | 2011-06-02 | Hitachi Kokusai Electric Inc | Substrate processing apparatus, method of manufacturing semiconductor device, and film forming method |
| JP2013511159A (en)* | 2009-12-21 | 2013-03-28 | インテル コーポレイション | Semiconductor device having doped epitaxial region and method for manufacturing the same |
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| US10074717B2 (en) | 2015-04-14 | 2018-09-11 | Samsung Electronics Co., Ltd. | Semiconductor devices and methods of manufacturing the same |
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