JP2009088081A - Field effect transistor using group III nitride semiconductor - Google Patents

Abstract

Translated fromJapanese

【課題】 ノーマリオフ動作の半導体素子で、高耐圧と大電流の両立を図ったノーマリオフ型のIII族窒化物半導体を用いた電界効果トランジスタを提供する。
【解決手段】 MOSFET１００は、基板１０１上に形成されたp型GaN層の半導体層１０３と、チャネル領域１０３ａ上にゲート酸化膜１０５を介して形成されたゲート電極１０８と、ソース電極１０６及びドレイン電極１０７とを備える。チャネル領域１０３ａの両側にコンタクト領域１１０,１１１が形成され、ゲート電極１０８とドレイン電極１０７の間にリサーフ領域１１２が形成されている。リサーフ領域１１２の厚さを30nm以上100nm以下の範囲内に設定することによって高耐圧と大電流の両立を得ることができる。
【選択図】 図１PROBLEM TO BE SOLVED: To provide a field effect transistor using a normally-off type group III nitride semiconductor which is a normally-off semiconductor element and achieves both high breakdown voltage and large current.
MOSFET 100 includes a semiconductor layer 103 of a p-type GaN layer formed on a substrate 101, a gate electrode 108 formed on a channel region 103a via a gate oxide film 105, a source electrode 106, and a drain electrode. 107. Contact regions 110 and 111 are formed on both sides of the channel region 103 a, and a resurf region 112 is formed between the gate electrode 108 and the drain electrode 107. By setting the thickness of the RESURF region 112 within the range of 30 nm or more and 100 nm or less, it is possible to obtain both high breakdown voltage and large current.
[Selection] Figure 1

Description

Translated fromJapanese

本発明は、ノーマリオフ型のIII族窒化物半導体を用いた電界効果トランジスタ、特に高キャリア移動度と高耐圧を両立した電界効果トランジスタに関する。The present invention relates to a field effect transistor using a normally-off group III nitride semiconductor, and more particularly, to a field effect transistor having both high carrier mobility and high breakdown voltage.

III族窒化物半導体に代表される化合物系ワイドバンドギャップ半導体は、高い絶縁破壊電圧、飽和キャリア移動度、熱伝導度等、現在半導体材料として主流であるシリコンと比べて優れた物性を持つため、高温環境下、大パワーあるいは高周波用の半導体デバイスの材料としての利用が注目されている。また、例えばIII族窒化物半導体を用いた半導体デバイスとして、AlGaN/GaN系ヘテロ接合電界効果トランジスタ（HFET：Heterojunction Field Effect Transistor）は、ピエゾ電界によって発生する、ヘテロ構造の界面の2次元電子ガスによって高いキャリア密度と電子移動度を持つ。このHFETは、低いオン抵抗や高速スイッチング特性、高温動作可能といった特徴を持つためハイパワースイッチング素子としての応用に好適である。（非特許文献１）  Compound-based wide band gap semiconductors typified by group III nitride semiconductors have superior physical properties compared to silicon, which is currently the mainstream semiconductor material, such as high breakdown voltage, saturated carrier mobility, and thermal conductivity. Attention has been focused on the use as a material for semiconductor devices for high power or high frequency in a high temperature environment. For example, as a semiconductor device using a group III nitride semiconductor, an AlGaN / GaN heterojunction field effect transistor (HFET) is generated by a two-dimensional electron gas at the interface of the heterostructure generated by a piezoelectric field. High carrier density and electron mobility. This HFET has features such as low on-resistance, high-speed switching characteristics, and high-temperature operation, and thus is suitable for application as a high-power switching element. (Non-Patent Document 1)

通常のAlGaN/GaN HFETは、ゲートに電圧が印加されていなくても電流が流れ、ゲートに負の電圧を印加することで電流が遮断されるノーマリオン型のデバイスである。しかし、パワースイッチング素子においては、デバイスが壊れたときの安全確保のためゲートにバイアスが印加されていないときには電流が流れず、ゲートに正の電圧が印加されることによって電流が流れるノーマリオフ型のデバイスが好ましい。A normal AlGaN / GaN HFET is a normally-on type device in which current flows even when no voltage is applied to the gate, and the current is interrupted by applying a negative voltage to the gate. However, in a power switching element, a normally-off type device in which current does not flow when a bias is not applied to the gate and a positive voltage is applied to the gate to ensure safety when the device breaks. Is preferred.

ノーマリオフ型のデバイス構造として、MOS（Metal Oxide Semiconductor ）FET構造がある。図６は、従来のMOSFET構造の断面概略図である。このMOSFETにおいては、p-GaNからなる動作層２０３と、該動作層のチャネル領域２０３ａの両側に形成されたｎ^＋-ＧａＮからなるコンタクト領域２１０、２１１が形成されている。また、該コンタクト領域上にソース電極２０６、ドレイン電極２０７がそれぞれ形成され、チャネル領域上には、ゲート絶縁膜２０５を介してゲート電極２０８が形成されている。更に、チャネル領域には、ゲート絶縁膜のドレイン側端部からドレイン側コンタクト層にかけて、電界集中を緩和する電界緩和（RESURF：Reduced SURface Field）領域２１２が形成されている。As a normally-off type device structure, there is a MOS (Metal Oxide Semiconductor) FET structure. FIG. 6 is a schematic cross-sectional view of a conventional MOSFET structure. In this MOSFET, anoperation layer 203 made of p-GaN andcontact regions 210 and 211 made of n⁺ -GaN formed on both sides of thechannel region 203a of the operation layer are formed. Asource electrode 206 and adrain electrode 207 are formed on the contact region, respectively, and agate electrode 208 is formed on the channel region with agate insulating film 205 interposed therebetween. Further, an electric field relaxation (RESURF: Reduced SURface Field)region 212 is formed in the channel region from the drain side end portion of the gate insulating film to the drain side contact layer.

ここで、電界緩和領域は、オフ時（ゼロ・ゲートバイアス時）にドレイン電圧が上昇した場合でも、ゲート近傍の電界集中を緩和し、絶縁破壊を防止する機能を有する。
M. Kuraguchi et al., Normally-off GaN-MISFET with well-controlled threshold voltage, International Workshop on Nitride Semiconductors 2006 (IWN2006), Oct. 22-27, 2006, Kyoto, Japan, WeED1-4Here, the electric field relaxation region has a function of relaxing electric field concentration in the vicinity of the gate and preventing dielectric breakdown even when the drain voltage rises at the time of off (at the time of zero gate bias).
M. Kuraguchi et al., Normally-off GaN-MISFET with well-controlled threshold voltage, International Workshop on Nitride Semiconductors 2006 (IWN2006), Oct. 22-27, 2006, Kyoto, Japan, WeED1-4

上記の様に、電界緩和領域を有するMOSFETにおいても、電界緩和領域のシートキャリア濃度が高すぎると、ゲート絶縁膜のドレイン側の表面端部近傍で絶縁破壊を起こしやすくなり、また、シートキャリア濃度が低すぎると、ドレイン側コンタクト領域のゲート側端部の表面近傍で絶縁破壊を起こしやすくなるため、シートキャリア濃度の厳密な制御が求められる。  As described above, even in a MOSFET having an electric field relaxation region, if the sheet carrier concentration in the electric field relaxation region is too high, dielectric breakdown is likely to occur near the surface end portion on the drain side of the gate insulating film, and the sheet carrier concentration Is too low, dielectric breakdown tends to occur in the vicinity of the surface of the gate side end of the drain side contact region, so that strict control of the sheet carrier concentration is required.

更に、シートキャリア濃度を所望の濃度に制御しても、シート抵抗を十分低くすることができず、十分なドレイン電流を得られないという問題があった。  Furthermore, there is a problem that even if the sheet carrier concentration is controlled to a desired concentration, the sheet resistance cannot be sufficiently lowered and a sufficient drain current cannot be obtained.

本願発明は、上記の課題を解決するためになされたものであり、ゲート・オフ時にドレインに過剰な電圧が印加された場合等であっても絶縁破壊を起こしにくく、また十分なドレイン電流を得ることができるIII族窒化物半導体からなるノーマリオフ型のMOSFETを提供することを目的とする。  The present invention has been made in order to solve the above-described problems. Even when an excessive voltage is applied to the drain when the gate is turned off, the dielectric breakdown is unlikely to occur, and a sufficient drain current is obtained. An object of the present invention is to provide a normally-off type MOSFET made of a group III nitride semiconductor.

上記の目的を達成するために、本発明の第１の態様に係る電界効果トランジスタは、
チャネル領域を備えた第一の導電型の動作層と、
該動作層のチャネル領域の両側に形成された第二の導電型のドレイン電極側コンタクト領域及びソース電極側コンタクト領域と、
該コンタクト領域上に形成されたソース電極およびドレイン電極と、
前記チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と
を有するIII族窒化物系化合物半導体からなるMOS型電界効果トランジスタにおいて、
チャネル領域内に、前記ドレイン電極側コンタクト領域に隣接して形成された第二の導電型の電界緩和領域を備え、
該電界緩和領域は、厚さが３０ｎｍ以上、100ｎｍ以下であることを特徴とする。In order to achieve the above object, a field effect transistor according to the first aspect of the present invention includes:
An operating layer of a first conductivity type with a channel region;
A drain electrode side contact region and a source electrode side contact region of the second conductivity type formed on both sides of the channel region of the operating layer;
A source electrode and a drain electrode formed on the contact region;
In a MOS field effect transistor comprising a group III nitride compound semiconductor having a gate electrode formed on the channel region via a gate insulating film,
In the channel region, comprising an electric field relaxation region of the second conductivity type formed adjacent to the drain electrode side contact region,
The electric field relaxation region has a thickness of 30 nm to 100 nm.

また、本発明の第２の態様に係る電界効果トランジスタは、第1の態様に係る電界効果トランジスタであって、前記電界緩和領域のシートキャリア密度が、１×１０^１２ｃｍ^−２以上、５×１０^１３ｃｍ^−２以下であることを特徴とする。The field effect transistor according to the second aspect of the present invention is the field effect transistor according to the first aspect, wherein the sheet carrier density of the electric field relaxation region is 1 × 10¹² cm⁻² or more, 5 × 10¹³ cm⁻² or less.

また、本発明に係る電界効果トランジスタは、第1または第2の態様に係る電界効果トランジスタであって、前記ドレイン電極側コンタクト領域及び前記ソース電極側コンタクト領域は、厚さが３０ｎｍ以上、100ｎｍ以下であることを特徴とする。The field effect transistor according to the present invention is the field effect transistor according to the first or second aspect, wherein the drain electrode side contact region and the source electrode side contact region have a thickness of 30 nm or more and 100 nm or less. It is characterized by being.

本発明によれば、耐圧特性に優れ、かつ大電流用途に適したノーマリオフ型の電界効果型トランジスタを実現することができる。特に、III族窒化物半導体としてGaNを用いたGaN系電界効果型トランジスタは、従来のSi系電子デバイスと比較し、高耐圧、低オン抵抗が実現でき、デバイスの小型化や低損失化に大きく貢献することができる。  According to the present invention, it is possible to realize a normally-off type field effect transistor that has excellent breakdown voltage characteristics and is suitable for large current applications. In particular, GaN field-effect transistors using GaN as a group III nitride semiconductor can achieve higher breakdown voltage and lower on-resistance than conventional Si-based electronic devices, greatly reducing device size and loss. Can contribute.

（第1実施形態）
本発明の第1実施形態に係るIII族窒化物半導体を用いた電界効果トランジスタを図１に基づいて説明する。この電界効果トランジスタは、ノーマリオフ型のMOSFETである。(First embodiment)
A field effect transistor using a group III nitride semiconductor according to a first embodiment of the present invention will be described with reference to FIG. This field effect transistor is a normally-off type MOSFET.

MOSFETは、図１に示すように、基板と、基板上に形成されたp−GaNからなる半導体動作層１０３と、該半導体動作層の一部であって、チャネル領域１０３ａの両側に形成されたn‐GaNからなるコンタクト領域１１０、１１１と、該コンタクト領域に対してオーミック接触するソース電極１０６及びドレイン電極１０７と、前記チャネル領域上にゲート絶縁膜１０５を介して形成されるゲート電極１０８とを備えている。更に本発明に係るMOSFETは、チャネル領域の、ゲート電極直下のドレイン側端部からドレイン側コンタクト領域の間に、リサーフ領域１１２を備えている。As shown in FIG. 1, the MOSFET is formed on the substrate, thesemiconductor operation layer 103 made of p-GaN formed on the substrate, and a part of the semiconductor operation layer, on both sides of thechannel region 103a. Contactregions 110 and 111 made of n-GaN, asource electrode 106 and adrain electrode 107 that are in ohmic contact with the contact region, and agate electrode 108 formed on the channel region with agate insulating film 105 interposed therebetween. I have. Furthermore, the MOSFET according to the present invention includes aRESURF region 112 between the drain side end of the channel region immediately below the gate electrode and the drain side contact region.

基板の材料としては、サファイアの他に、Si、SiC、ZnO等が使用することができる。半導体動作層は、Mg等のp型不純物を所定量ドープしたGaNを基板上にエピタキシャル成長して形成される。この時、p-GaN動作層は、基板に直接成長させてもよく、また、バッファ層を介して成長させても良い。  As a material for the substrate, Si, SiC, ZnO or the like can be used in addition to sapphire. The semiconductor operation layer is formed by epitaxially growing GaN doped with a predetermined amount of p-type impurities such as Mg on the substrate. At this time, the p-GaN operation layer may be grown directly on the substrate or may be grown via the buffer layer.

コンタクト領域は、p-GaNである動作層に例えばSi等のn型不純物をイオン注入法によってドープして形成した、電子濃度（5x10¹⁹ cm^-3程度）のn^＋GaN領域である。このコンタクト領域は、イオン注入法の他、選択再成長や不純物の熱拡散等によっても形成することができる。The contact region is an n⁺ GaN region having an electron concentration (about 5 × 10¹⁹ cm⁻³ ) formed by doping an operation layer of p-GaN with an n-type impurity such as Si by ion implantation. This contact region can be formed not only by ion implantation but also by selective regrowth or thermal diffusion of impurities.

電界緩和領域は、デバイスの耐圧を高めるために、チャネル領域の、ゲート絶縁膜のドレイン側端部近傍からドレイン側コンタクト領域の間に形成されるｎ^ーGaN領域である。この電界緩和領域は、リサーフ（RESURF：REdued SURface Field）領域とも呼ばれ、動作層の表面の電界集中を緩和し、絶縁破壊を抑制するものである。The electric field relaxation region is an n^- GaN region formed between the vicinity of the drain side end of the gate insulating film and the drain side contact region in the channel region in order to increase the breakdown voltage of the device. This electric field relaxation region is also referred to as a RESURF (REDUed SURface Field) region, which relaxes electric field concentration on the surface of the operation layer and suppresses dielectric breakdown.

ここで、電界緩和領域の厚さは、30nm以上、100ｎｍ以下である。電界緩和領域の厚さが100ｎｍより厚いと、電界緩和領域の単位体積あたりのキャリア濃度が小さくなり、シート抵抗が増加してしまう。また、電界緩和領域の厚さが、30ｎｍよりも薄いと、電流経路の断面積が小さくなり、導電率が減少し、抵抗が増大してしまう。  Here, the thickness of the electric field relaxation region is 30 nm or more and 100 nm or less. When the thickness of the electric field relaxation region is greater than 100 nm, the carrier concentration per unit volume of the electric field relaxation region is reduced, and the sheet resistance is increased. On the other hand, if the thickness of the electric field relaxation region is smaller than 30 nm, the cross-sectional area of the current path is reduced, the conductivity is reduced, and the resistance is increased.

イオン注入法によって不純物をドーピングする場合、1回のイオン注入では、不純物の濃度は、厚さ方向に対して正規分布に近い分布となることが知られている。電界緩和領域をイオン注入法で形成する場合の厚さとは、不純物のピーク濃度を基準として、濃度が1桁減少した点から表面までの厚さをいう。  In the case of doping an impurity by an ion implantation method, it is known that the concentration of the impurity becomes a distribution close to a normal distribution in the thickness direction in one ion implantation. The thickness when the electric field relaxation region is formed by the ion implantation method is the thickness from the point where the concentration is reduced by one digit with respect to the peak concentration of the impurity to the surface.

図２は、図１で説明したGaN系MOSFET１００における電流経路の各抵抗を示した模式図である。リサーフ領域の無いNR(Non-RESURF)型MOSFETのオン抵抗R_NRは，ソース電極とコンタクト領域（n+型GaN層）の間に存在する抵抗成分R_conと、チャネル抵抗R_chと、ドレイン電極とコンタクト領域（n+型GaN層）の間に存在する抵抗成分R_conとの直列抵抗である。一方，リサーフ領域１１２を有するRESURF型MOSFETであるGaN系MOSFET１００のオン抵抗は，NR型MOSFETのオン抵抗R_NRにリサーフ領域１１２の抵抗成分R_RESが足された値である。FIG. 2 is a schematic diagram showing each resistance of the current path in the GaN-basedMOSFET 100 described in FIG. The on-resistance R_NR of an NR (Non-RESURF) MOSFET without a RESURF region is the resistance component R_con existing between the source electrode and the contact region (n + type GaN layer), the channel resistance R_ch, and the drain electrode This is the series resistance with the resistance component R_con existing between the contact regions (n + type GaN layer). On the other hand, the ON resistance of the GaN-basedMOSFET 100, which is a RESURF type MOSFET having theRESURF region 112, is a value obtained by adding the resistance component R_RES of theRESURF region 112 to the ON resistance RNR of the_NR MOSFET.

NR(Non-RESURF)型MOSFETのドレイン電流I_dは次の式で表される。

W_chおよびL_chはそれぞれ，チャネル幅およびチャネル長である。μ_NRは，NR型MOSFETにおける移動度である。つまり，ソース/ドレインのコンタクト部とチャネルで抵抗の影響を受けた後の移動度である。C_oxは単位面積当たりの酸化膜容量である。V_g，V_th，およびV_dsはそれぞれ，ゲート電圧，しきい値電圧，およびドレイン電圧である。ε₀とε_oxは，それぞれ真空の誘電率と酸化膜の比誘電率である。また、d_oxはゲート酸化膜の膜厚である。The drain current I_d of the NR (Non-RESURF) MOSFET is expressed by the following equation.

W_ch and L_ch are the channel width and channel length, respectively._μNR is the mobility in the NR MOSFET. That is, the mobility after the influence of resistance at the source / drain contact portion and channel. C_ox is the oxide film capacity per unit area. V_g , V_th , and V_ds are a gate voltage, a threshold voltage, and a drain voltage, respectively. ε₀ and ε_ox are the dielectric constant of the vacuum and the relative dielectric constant of the oxide film, respectively. D_ox is the thickness of the gate oxide film.

RESURF型MOSFETであるGaN系MOSFET１００のドレイン電流I_d,RESは次の式で表される。

但し，L_RESはリサーフ長（リサーフ領域１１２の長さ）である。R_RES,sheetはリサーフ領域１１２のシート抵抗である。The drain current I_{d, RES} of the GaN-basedMOSFET 100 which is a RESURF type MOSFET is expressed by the following equation.

However, L_RES is the RESURF length (the length of the RESURF region 112). R_{RES, sheet} is the sheet resistance of theRESURF region 112.

図３に、リサーフ領域１１２のシートキャリア濃度と耐圧の関係を示す。図３に示す結果より，シートキャリア濃度を1x10¹² cm^-2以上、5x10¹³ cm^-2以下とした場合，高い耐圧が得られていることが分かる。FIG. 3 shows the relationship between the sheet carrier concentration in theRESURF region 112 and the breakdown voltage. From the results shown in FIG. 3, it can be seen that when the sheet carrier concentration is 1 × 10¹² cm⁻² or more and 5 × 10¹³ cm⁻² or less, a high breakdown voltage is obtained.

次に、本願発明に係るIII族窒化物系化合物半導体からなる電界効果トランジスタの製造工程について説明する。
（結晶成長工程）
シリコン基板上に、有機金属気相成長（MOCVD）法によってp型GaNをエピタキシャル成長する。p型ドーパントとして、１×１０^１５ｃｍ^−３から５×１０^１７ｃｍ^−３程度のMgをドーピングする。
（素子分離）
p型層表面にフォトレジストを塗布し、露光工程を経て、素子分離用のパターニングを施す。次に、ICP、RIE等のドライエッチング装置を用いてp型層をエッチングし、その後フォトレジストをアセトン等の有機溶剤で除去することによって素子分離を行なう。
（イオン注入工程）
SiO₂等からなる第1マスク層を形成する。次に、フォトリソグラフィ等で第1マスク層にコンタクト層形成用の開口を形成する。次に、第１マスク層の開口部に、Si等のｎ型ドーパントをイオン注入し、ソース側及びドレイン側のコンタクト層であるｎ^＋領域を形成する。その後、第１マスク層をフッ酸系水溶液によって除去する。
次に、SiO₂等からなる第２マスク層を形成し、同様の工程を行なうことによってｎ型の電界緩和領域（RESURF領域）を形成する。尚、電界緩和領域の形成する場合のイオン注入では、加速電圧を所定の値に設定することによって、電界緩和領域の厚さを３０ｎｍ以上、１００ｎｍ以下となるようにｎ型ドーパントを注入する。
次に、SiO_２等からなる第３マスク層を形成する。次に、素子中のドーパントの活性化のため、N雰囲気中、1200度で10秒間の熱アニールを行なう。次に、第3マスク層をフッ酸系水溶液によって除去する。
（電極形成工程）
フォトリソグラフィ等により、上記イオン注入工程によって形成したソース側及びドレイン側のコンタクト領域の間のチャネル領域上に、SiO_２等からなる絶縁膜を形成する。次に、上記コンタクト領域上にTi/Al等、n⁺GaNにオーミック接触するソース電極及びドレイン電極を形成する。
次に、上記絶縁膜上にポリシリコン（ｐｏｌｙ−Ｓｉ）、Ａｕ、Ｐｔ、Ｎｉまたは、これらの金属の合金等からなるゲート電極を形成する。Next, a manufacturing process of a field effect transistor made of a group III nitride compound semiconductor according to the present invention will be described.
(Crystal growth process)
P-type GaN is epitaxially grown on a silicon substrate by metal organic chemical vapor deposition (MOCVD). As the p-type dopant, Mg of about 1 × 10¹⁵ cm⁻³ to 5 × 10¹⁷ cm⁻³ is doped.
(Element isolation)
A photoresist is applied to the surface of the p-type layer, and an element separation patterning is performed through an exposure process. Next, the p-type layer is etched using a dry etching apparatus such as ICP or RIE, and then the element is separated by removing the photoresist with an organic solvent such as acetone.
(Ion implantation process)
A first mask layer made of SiO₂ or the like is formed. Next, an opening for forming a contact layer is formed in the first mask layer by photolithography or the like. Next, an n-type dopant such as Si is ion-implanted into the opening of the first mask layer to form n⁺ regions that are contact layers on the source side and the drain side. Thereafter, the first mask layer is removed with a hydrofluoric acid aqueous solution.
Next, a second mask layer made of SiO₂ or the like is formed, and an n-type electric field relaxation region (RESURF region) is formed by performing the same process. In the ion implantation for forming the electric field relaxation region, the n-type dopant is implanted so that the thickness of the electric field relaxation region is not less than 30 nm and not more than 100 nm by setting the acceleration voltage to a predetermined value.
Next, a third mask layer made of SiO₂ or the like is formed. Next, in order to activate the dopant in the device, thermal annealing is performed at 1200 ° C. for 10 seconds in an N atmosphere. Next, the third mask layer is removed with a hydrofluoric acid aqueous solution.
(Electrode formation process)
An insulating film made of SiO₂ or the like is formed on the channel region between the source-side and drain-side contact regions formed by the ion implantation step by photolithography or the like. Next, a source electrode and a drain electrode that are in ohmic contact with n⁺ GaN, such as Ti / Al, are formed on the contact region.
Next, a gate electrode made of polysilicon (poly-Si), Au, Pt, Ni, an alloy of these metals, or the like is formed on the insulating film.

以上の工程により、本願発明に係るIII族窒化物系化合物半導体を製造することができる。
尚、本願発明に係るIII族窒化物系化合物半導体からなる電界効果トランジスタは、上記の実施の形態に限定されることなく、本願発明の要旨を逸脱しない範囲で、様々な方法を採用することができる。Through the above steps, the group III nitride compound semiconductor according to the present invention can be manufactured.
The field effect transistor comprising a group III nitride compound semiconductor according to the present invention is not limited to the above embodiment, and various methods can be adopted without departing from the gist of the present invention. it can.

例えば、ソース電極側コンタクト領域に存在するドナーイオン(正電荷)とチャネル領域のアクセプタイオン（負電荷）によって、ソース領域及びチャネル領域に空乏層を生成するが，ソース電極側コンタクト領域が厚いと相対的にドナーイオンが増加し，その分チャネル領域のアクセプタイオンが必要となる。その結果，チャネル領域のキャリアである正孔が減少し，しきい値電圧が低下する。
しかし，コンタクト領域が浅すぎると，コンダクタンスが減少し，抵抗が増加する。その結果，オン抵抗が増加する。
このため、図4に示すように、ソース電極側コンタクト領域及び／またはドレイン電極側コンタクト領域は、リサーフ領域と同様に厚さを30ｎｍ以上100ｎｍ以下とすることが更に好ましい。For example, a donor ion (positive charge) present in the source electrode side contact region and an acceptor ion (negative charge) in the channel region generate a depletion layer in the source region and the channel region. As a result, donor ions increase, and accordingly, acceptor ions in the channel region are required. As a result, the number of holes, which are carriers in the channel region, decreases, and the threshold voltage decreases.
However, if the contact area is too shallow, the conductance decreases and the resistance increases. As a result, the on-resistance increases.
Therefore, as shown in FIG. 4, it is more preferable that the source electrode side contact region and / or the drain electrode side contact region have a thickness of 30 nm to 100 nm, similarly to the RESURF region.

また、電界緩和領域は、本願発明の第1実施形態のように、同じシートキャリア濃度で単独に形成されているものに限らず、図５に示すように、厚さを変えずにシートキャリア濃度の異なる複数の電界緩和領域１２１、１２２を設けることによって更に電界集中を緩和することができるため、より好ましい。このとき、複数の電界緩和領域のシートキャリア濃度は、ゲート側からドレイン側へ向かって順に高くなるようにする。  Further, the electric field relaxation region is not limited to the one formed with the same sheet carrier concentration as in the first embodiment of the present invention, and the sheet carrier concentration without changing the thickness as shown in FIG. The electric field concentration can be further relaxed by providing a plurality of electricfield relaxation regions 121 and 122 having different values. At this time, the sheet carrier concentration in the plurality of electric field relaxation regions is made to increase in order from the gate side to the drain side.

また、コンタクト層及び電界緩和領域は、イオン注入法に限らず、選択再成長等によって形成してもよい。このとき例えば、コンタクト領域および電界緩和領域を形成する部分を30ｎｍから100ｎｍエッチングした後、シートキャリア濃度が1x10¹² cm^-2以上、5x10¹³ cm^-2以下となるように選択再成長し、その後イオン注入法によって、不純物を所定濃度注入することによってコンタクト層を形成してもよい。Further, the contact layer and the electric field relaxation region are not limited to the ion implantation method, and may be formed by selective regrowth or the like. At this time, for example, after etching the portion forming the contact region and the electric field relaxation region from 30 nm to 100 nm, selective regrowth is performed so that the sheet carrier concentration is 1 × 10¹² cm⁻² or more and 5 × 10¹³ cm⁻² or less, and then ions are formed. The contact layer may be formed by implanting impurities at a predetermined concentration by an implantation method.

本発明の第１実施形態に係るMOSFETの断面概略図である。1 is a schematic cross-sectional view of a MOSFET according to a first embodiment of the present invention.本発明の第１実施形態に係るMOSFETにおける電流経路の各抵抗成分を示した模式図である。It is the schematic diagram which showed each resistance component of the current pathway in MOSFET which concerns on 1st Embodiment of this invention.本発明の第1実施形態に係るMOSFETの電界緩和領域のシートキャリア濃度と耐圧の関係を示すグラフである。4 is a graph showing the relationship between the sheet carrier concentration and the breakdown voltage in the electric field relaxation region of the MOSFET according to the first embodiment of the present invention.本発明の第１の変形例に係るMOSFETの断面外略図である。6 is a schematic cross-sectional view of a MOSFET according to a first modification of the present invention.本発明の第２の変形例に係るMOSFETの断面外略図である。6 is a schematic cross-sectional view of a MOSFET according to a second modification of the present invention.従来技術に係るMOSFETの断面外略図である。FIG. 4 is a schematic cross-sectional view of a MOSFET according to the prior art.

符号の説明Explanation of symbols

１０１ 基板
１０３ ｐ−ＧａＮ層
１０３ａ チャネル領域
１０５ ゲート絶縁膜
１０６ ソース電極
１０７ ドレイン電極
１０８ ゲート電極
１１０ ソース電極側コンタクト領域
１１１ ドレイン電極側コンタクト領域
１１２ リサーフ領域101 Substrate 103 p-GaN layer103a Channel region 105Gate insulating film 106Source electrode 107Drain electrode 108Gate electrode 110 Source electrodeside contact region 111 Drain electrodeside contact region 112 RESURF region

Claims (3)

Translated fromJapanese

チャネル領域を備えた第一の導電型の動作層と、
該チャネル領域の両側に形成された第二の導電型のドレイン電極側コンタクト領域及びソース電極側コンタクト領域と、
該コンタクト領域上に形成されたソース電極およびドレイン電極と、
前記チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と
を有するIII族窒化物半導体からなる電界効果トランジスタにおいて、
チャネル領域内に、前記ドレイン電極側コンタクト領域に隣接して形成された第二の導電型の電界緩和領域を備え、該電界緩和領域は、厚さが３０ｎｍ以上、100ｎｍ以下であることを特徴とするIII族窒化物半導体を用いた電界効果トランジスタ。An operating layer of a first conductivity type with a channel region;
A drain electrode side contact region and a source electrode side contact region of the second conductivity type formed on both sides of the channel region;
A source electrode and a drain electrode formed on the contact region;
In a field effect transistor made of a group III nitride semiconductor having a gate electrode formed on the channel region via a gate insulating film,
In the channel region, an electric field relaxation region of a second conductivity type formed adjacent to the drain electrode side contact region is provided, and the electric field relaxation region has a thickness of 30 nm to 100 nm. Field effect transistor using group III nitride semiconductor. 前記電界緩和領域のシートキャリア密度は、１×１０^１２ｃｍ^−２以上、５×１０^１３ｃｍ^−２以下であることを特徴とする請求項１に記載の電界効果トランジスタ。2. The field effect transistor according to claim 1, wherein the electric field relaxation region has a sheet carrier density of 1 × 10¹² cm⁻² or more and 5 × 10¹³ cm⁻² or less. 前記ドレイン電極側コンタクト領域及び／または前記ソース電極側コンタクト領域は、厚さが３０ｎｍ以上、100ｎｍ以下であることを特徴とする請求項1または請求項2に記載の電界効果トランジスタ。  3. The field effect transistor according to claim 1, wherein the drain electrode side contact region and / or the source electrode side contact region has a thickness of 30 nm or more and 100 nm or less.

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