JP2009081452A

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Publication number: JP2009081452A
Application number: JP2008293564A
Authority: JP
Inventors: Hidemiki Tomita; 英幹富田; Shigeki Obayashi; 茂樹大林; Yoshiyuki Ishigaki; 佳之石垣
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2008-11-17
Filing date: 2008-11-17
Publication date: 2009-04-16

Abstract

【課題】半導体記憶装置、特に、ＳＲＡＭのゲート配線形成にあたって、ゲート形状を複雑に変形させることなく転写及び加工マージンを確保する。
【解決手段】半導体記憶装置は、第１組及び第２組のドライバトランジスタ１１、ロードトランジスタ１２及びアクセストランジスタ１３とを備えたメモリセルが配列されたメモリセルアレーと、前記各メモリセルに接続され、第１方向に沿って配置されたワードラインと、前記第１方向と直交する第２方向に沿って配置されたビットラインと、第１組の前記ドライバトランジスタ１１と前記ロードトランジスタ１２とを接続する長方形状の第１ゲート配線と、前記アクセストランジスタ１３と接続する第２ゲート配線と、前記第１ゲート配線と第２組の前記ドライバトランジスタ１１と前記ロードトランジスタ１２とを接続する第１コネクタと、前記第２ゲート配線と前記ワードラインとを接続する第２コネクタと、を備える。
【選択図】図１In forming a gate wiring of a semiconductor memory device, in particular, an SRAM, a transfer and a processing margin are ensured without complicatedly changing the gate shape.
A semiconductor memory device includes a memory cell array in which memory cells each including a first set and a second set of driver transistors, a load transistor, and an access transistor are arranged, and is connected to each of the memory cells. The word line arranged along the first direction, the bit line arranged along the second direction perpendicular to the first direction, and the first set of the driver transistor 11 and the load transistor 12 are connected. A rectangular first gate wiring, a second gate wiring connected to the access transistor 13, a first connector connecting the first gate wiring, the second set of the driver transistor 11, and the load transistor 12. And a second connector for connecting the second gate line and the word line.
[Selection] Figure 1

Description

Translated fromJapanese

本発明は、半導体記憶装置、特にＳＲＡＭに関する。 The present invention relates to a semiconductor memory device, particularly an SRAM.

ＳＲＡＭは、電源が入った状態ではリフレッシュ動作が不要であり、使いやすいが、一つのメモリセルを構成する素子数が多く占有面積が大きくなってしまうので、セル面積の縮小化が求められている。例えば、特開平９−２７０４６８号公報（米国特許第５７４４８４４号）や、特開平１０−１７８１１０号公報（米国特許第５９３０１６３号）には、一つのセルがビットライン方向よりワードライン方向に長く構成されたセルレイアウト例が示されている。このうち、特開平１０−１７８１１０号公報に記載のＳＲＡＭの平面構成について図１６及び図１１７に示す。図１６は、このＳＲＡＭの一つのメモリセルに関する平面図である。また、図１７は、図１６の一つのメモリセルに相当する等価回路図である。このようにビットライン方向の長さを短くすることによって高速化を図ると共に、活性層とゲート配線のレイアウトが基本的に直線に近い単純な形状とし、セル面積の縮小化が行われている。 An SRAM does not require a refresh operation when the power is turned on and is easy to use. However, since the number of elements constituting one memory cell is large and the occupied area is large, the cell area is required to be reduced. . For example, in Japanese Patent Laid-Open No. 9-270468 (US Pat. No. 5,744,844) and Japanese Patent Laid-Open No. 10-178110 (US Pat. No. 5,930,163), one cell is configured to be longer in the word line direction than in the bit line direction. An example cell layout is shown. Among these, FIG. 16 and FIG. 117 show the planar configuration of the SRAM described in JP-A-10-178110. FIG. 16 is a plan view of one memory cell of this SRAM. FIG. 17 is an equivalent circuit diagram corresponding to one memory cell of FIG. In this manner, the length in the bit line direction is shortened to increase the speed, and the layout of the active layer and the gate wiring is basically a simple shape close to a straight line, and the cell area is reduced.

また、微細化の点では、露光装置において光の干渉によって、ウエハ上のレジストパターンが歪む現象（光近接効果）が顕著となる。さらに、エッチング過程においてもマイクロローディング効果によるエッチング後のパターン歪みが発生している。なお、このマイクロローディング効果とは、粗密差の大きいパターンをマッチングしていくと、深さ方向に対してエッチングレートが下がっていく現象である。近年、これらのパターン歪みを最小化するために、フォトリソグラフィ過程でのマスクパターンをあらかじめＣＡＤ技術で自動補正しておく光近接効果補正（ＯＰＣ）の技術が開発され、利用されている。 In terms of miniaturization, a phenomenon (optical proximity effect) that the resist pattern on the wafer is distorted due to light interference in the exposure apparatus becomes significant. Further, even after the etching process, pattern distortion after etching due to the microloading effect occurs. The microloading effect is a phenomenon in which the etching rate decreases with respect to the depth direction when matching patterns with large density differences. In recent years, in order to minimize these pattern distortions, an optical proximity effect correction (OPC) technique in which a mask pattern in a photolithography process is automatically corrected in advance by a CAD technique has been developed and used.

通常、ゲート配線にコンタクトホールを形成してコンタクトをとる場合には、フォトリソグラフィ時のぶれを想定して転写マージン及び加工マージン等のカバーマージンを設ける必要がある。このためにゲート配線のうち、コンタクトホールを形成する箇所はカバーマージン分だけ幅を大きくして変形させたりする必要があった。また、ゲート配線自体の幅を微細化していく場合にも一部分の幅を太くする必要があるため、十分な微細化が困難となっていた。 Normally, when a contact hole is formed in a gate wiring to make a contact, it is necessary to provide a cover margin such as a transfer margin and a processing margin in consideration of blurring during photolithography. For this reason, it is necessary to change the portion of the gate wiring where the contact hole is to be formed by increasing the width by the cover margin. Further, when the width of the gate wiring itself is reduced, it is necessary to increase the width of a part of the gate wiring.

また、上記の光近接効果補正（ＯＰＣ）技術によるＯＰＣパターンを入れ込んで微細化を進めようとすると、ゲート配線が複雑に配列されていると、縦横方向の各方向で光近接効果補正のためのマージンを設ける必要があった。このため、十分な微細化が行えないため、メモリセル面積の十分な縮小ができず、微細化の阻害要因となっていた。 Further, if an attempt is made to reduce the size by inserting an OPC pattern by the optical proximity effect correction (OPC) technique, if the gate wirings are arranged in a complicated manner, the optical proximity effect correction is performed in each of the vertical and horizontal directions. It was necessary to provide a margin. For this reason, since sufficient miniaturization cannot be performed, the memory cell area cannot be sufficiently reduced, which has been an obstacle to miniaturization.

そこで、本発明の目的は、半導体記憶装置、特に、ＳＲＡＭのゲート配線形成にあたって、ゲート形状を複雑に変形させることなく転写及び加工マージンを確保することである。 Therefore, an object of the present invention is to secure a transfer and processing margin without complicatedly changing the gate shape when forming a gate wiring of a semiconductor memory device, particularly, an SRAM.

本発明に係る半導体記憶装置は、第１組及び第２組のドライバトランジスタ、ロードトランジスタ及びアクセストランジスタとを備えたメモリセルが半導体基板上に２次元配列されたメモリセルアレーと、
前記２次元配置された各メモリセルに接続され、第１方向に沿って互いに平行に配置された複数のワードラインと、
前記各メモリセルに接続され、前記第１方向と直交する第２方向に沿って互いに平行に配置された複数のビットラインと、
第１組の前記ドライバトランジスタと前記ロードトランジスタとを接続し、直線状の側辺を有する長方形状の第１ゲート配線と、
前記アクセストランジスタと接続され、直線状の側辺を有する長方形状の第２ゲート配線と、
前記第１ゲート配線と、第２組の前記ドライバトランジスタと前記ロードトランジスタとを接続する第１コネクタと、
前記第２ゲート配線と前記ワードラインとを接続する第２コネクタと
を備えたことを特徴とする。A semiconductor memory device according to the present invention includes a memory cell array in which memory cells each including a first set and a second set of driver transistors, a load transistor, and an access transistor are two-dimensionally arranged on a semiconductor substrate;
A plurality of word lines connected to the two-dimensionally arranged memory cells and arranged parallel to each other along a first direction;
A plurality of bit lines connected to each of the memory cells and arranged in parallel to each other along a second direction orthogonal to the first direction;
A rectangular first gate line connecting the first set of the driver transistor and the load transistor and having a straight side;
A rectangular second gate line connected to the access transistor and having a straight side;
A first connector connecting the first gate line, a second set of the driver transistor and the load transistor;
A second connector for connecting the second gate line and the word line is provided.

また、本発明に係る半導体記憶装置は、前記半導体記憶装置であって、前記第１及び第２ゲート配線は、長手方向がアクセストランジスタのゲート幅方向にわたって延在するようにそれぞれ配列されていることを特徴とする。 The semiconductor memory device according to the present invention is the semiconductor memory device, wherein the first and second gate wirings are arranged so that a longitudinal direction extends in a gate width direction of the access transistor. It is characterized by.

さらに、本発明に係る半導体記憶装置は、前記半導体記憶装置であって、前記第１及び第２ゲート電極は、それぞれの長手方向が前記第１方向に沿って互いに平行に配列されていることを特徴とする。 Furthermore, the semiconductor memory device according to the present invention is the semiconductor memory device, wherein the first and second gate electrodes are arranged in parallel with each other in the longitudinal direction along the first direction. Features.

またさらに、本発明に係る半導体記憶装置は、前記半導体記憶装置であって、前記第１方向で互いに隣接する前記第１ゲート配線と前記第２ゲート配線との間の間隔は、実質的に同一であることを特徴とする。 Still further, the semiconductor memory device according to the present invention is the semiconductor memory device, wherein a distance between the first gate wiring and the second gate wiring adjacent to each other in the first direction is substantially the same. It is characterized by being.

また、本発明に係る半導体記憶装置は、前記半導体記憶装置であって、前記第２方向で隣接する前記第１ゲート配線と前記第２ゲート配線との間の間隔は、実質的に同一であることを特徴とする。 The semiconductor memory device according to the present invention is the semiconductor memory device, wherein a distance between the first gate line and the second gate line adjacent in the second direction is substantially the same. It is characterized by that.

さらに、本発明に係る半導体記憶装置は、前記半導体記憶装置であって、前記第１及び第２ゲート電極は、実質的に同一長の短辺を有することを特徴とする。 Further, the semiconductor memory device according to the present invention is the semiconductor memory device, wherein the first and second gate electrodes have short sides having substantially the same length.

またさらに、本発明に係る半導体記憶装置は、前記半導体記憶装置であって、前記第１ゲート配線と前記第２ゲート配線とは、基板に平行な面への投影形状が互いに実質的に同一であることを特徴とする。 Furthermore, the semiconductor memory device according to the present invention is the semiconductor memory device, wherein the first gate wiring and the second gate wiring have substantially the same projected shape on a plane parallel to the substrate. It is characterized by being.

また、本発明に係る半導体記憶装置は、前記半導体記憶装置であって、前記第１及び第２ゲート配線に関して、所定の対称点について点対称に構成されていることを特徴とする。 The semiconductor memory device according to the present invention is the semiconductor memory device, wherein the first and second gate lines are configured to be point-symmetric with respect to a predetermined symmetry point.

さらに、本発明に係る半導体記憶装置は、前記半導体記憶装置であって、前記第１及び第２ゲート配線は、長辺／短辺の値が５以上であることを特徴とする。 Furthermore, the semiconductor memory device according to the present invention is the semiconductor memory device, wherein the first and second gate wirings have a long side / short side value of 5 or more.

またさらに、本発明に係る半導体記憶装置は、前記半導体記憶装置であって、前記第１及び第２ゲート配線の短辺の長さは、０．１５μｍ以下であることを特徴とする。 Still further, the semiconductor memory device according to the present invention is the semiconductor memory device, wherein a length of a short side of the first and second gate wirings is 0.15 μm or less.

また、本発明に係る半導体記憶装置は、前記半導体記憶装置であって、前記第１及び第２コネクタは、タングステン・ダマシンからなることを特徴とする。 The semiconductor memory device according to the present invention is the semiconductor memory device, wherein the first and second connectors are made of tungsten damascene.

本発明に係る半導体記憶装置は、第１組及び第２組のドライバトランジスタ、ロードトランジスタ及びアクセストランジスタとを備えたメモリセルが半導体基板上に２次元配列されたメモリセルアレーと、
前記２次元配置された各メモリセルに接続され、第１方向に沿って互いに平行に配置された複数のワードラインと、
前記各メモリセルに接続され、前記第１方向と直交する第２方向に沿って互いに平行に配置された複数のビットラインと、
第１組の前記ドライバトランジスタと前記ロードトランジスタとを接続する第１ゲート配線と、
前記アクセストランジスタと接続されている第２ゲート配線と、
を備え、
前記第１及び第２ゲート電極は、それぞれの長手方向が互いに平行に配列されたことを特徴とする。A semiconductor memory device according to the present invention includes a memory cell array in which memory cells each including a first set and a second set of driver transistors, a load transistor, and an access transistor are two-dimensionally arranged on a semiconductor substrate;
A plurality of word lines connected to the two-dimensionally arranged memory cells and arranged parallel to each other along a first direction;
A plurality of bit lines connected to each of the memory cells and arranged in parallel to each other along a second direction orthogonal to the first direction;
A first gate line connecting the first set of the driver transistor and the load transistor;
A second gate line connected to the access transistor;
With
The first and second gate electrodes may be arranged in parallel with each other in the longitudinal direction.

本発明に係る半導体記憶装置は、第１組及び第２組のドライバトランジスタ、ロードトランジスタ及びアクセストランジスタとを備えたメモリセルが半導体基板上に２次元配列されたメモリセルアレーと、
前記２次元配置された各メモリセルに接続され、第１方向に沿って互いに平行に配置された複数のワードラインと、
前記各メモリセルに接続され、前記第１方向と直交する第２方向に沿って互いに平行に配置された複数のビットラインと、
第１組の前記ドライバトランジスタと前記ロードトランジスタとを接続する第１ゲート配線と、
前記アクセストランジスタと接続されている第２ゲート配線と、
を備え、
前記第１方向又は前記第２方向のうち、少なくとも一つの方向において互いに隣接する前記第１ゲート配線と前記第２ゲート配線との間の間隔は、実質的に同一であることを特徴とする。A semiconductor memory device according to the present invention includes a memory cell array in which memory cells each including a first set and a second set of driver transistors, a load transistor, and an access transistor are two-dimensionally arranged on a semiconductor substrate;
A plurality of word lines connected to the two-dimensionally arranged memory cells and arranged parallel to each other along a first direction;
A plurality of bit lines connected to each of the memory cells and arranged in parallel to each other along a second direction orthogonal to the first direction;
A first gate line connecting the first set of the driver transistor and the load transistor;
A second gate line connected to the access transistor;
With
An interval between the first gate line and the second gate line adjacent to each other in at least one of the first direction and the second direction is substantially the same.

本発明に係る半導体記憶装置は、第１組及び第２組のドライバトランジスタ、ロードトランジスタ及びアクセストランジスタとを備えたメモリセルが半導体基板上に２次元配列されたメモリセルアレーと、
前記２次元配置された各メモリセルに接続され、第１方向に沿って互いに平行に配置された複数のワードラインと、
前記各メモリセルに接続され、前記第１方向と直交する第２方向に沿って互いに平行に配置された複数のビットラインと、
第１組の前記ドライバトランジスタと前記ロードトランジスタとを接続する第１ゲート配線と、
前記アクセストランジスタと接続されている第２ゲート配線と、
を備え、
前記第１ゲート配線と前記第２ゲート配線とは、基板に平行な面への投影形状が互いに実質的に同一であることを特徴とする。A semiconductor memory device according to the present invention includes a memory cell array in which memory cells each including a first set and a second set of driver transistors, a load transistor, and an access transistor are two-dimensionally arranged on a semiconductor substrate;
A plurality of word lines connected to the two-dimensionally arranged memory cells and arranged parallel to each other along a first direction;
A plurality of bit lines connected to each of the memory cells and arranged in parallel to each other along a second direction orthogonal to the first direction;
A first gate line connecting the first set of the driver transistor and the load transistor;
A second gate line connected to the access transistor;
With
The first gate line and the second gate line may have substantially the same projected shape on a plane parallel to the substrate.

また、本発明に係る半導体記憶装置は、前記半導体記憶装置であって、前記第１ゲート配線と、第２組の前記ドライバトランジスタと前記ロードトランジスタとを接続する第１コネクタと、
前記第２ゲート配線と前記ワードラインとを接続する第２コネクタと
をさらに備えることを特徴とする。The semiconductor memory device according to the present invention is the semiconductor memory device, wherein the first gate line, a first connector for connecting the second set of the driver transistor and the load transistor,
And a second connector connecting the second gate line and the word line.

本発明に係る半導体記憶装置の製造方法は、半導体基板を準備する半導体基板準備工程と、
前記半導体基板の所定箇所に素子分離用酸化膜を形成する素子分離酸化膜形成工程と、
前記半導体基板の所定箇所にイオン注入して、Ｐウエル領域、Ｎウエル領域、Ｐウエル領域を第１方向に順に配列するように前記各ウエル領域を形成するウエル領域形成工程と、
前記半導体基板上にゲート酸化膜を堆積させた後、ゲート配線用のポリシリコン配線層を堆積させるポリシリコン配線層形成工程と、
前記ポリシリコン配線層を介して前記半導体基板にイオン注入して、ドライバトランジスタ、ロードトランジスタ及びアクセストランジスタを作成するトランジスタ形成工程と、
前記ポリシリコン配線層のパターニングを行って、前記ドライバトランジスタとロードトランジスタとを接続する第１ゲート配線と前記アクセストランジスタと接続されている第２ゲート配線を形成するゲート配線形成工程と、
平坦化絶縁膜を堆積させ、コネクタ用マスクで平坦化絶縁膜をエッチングするコネクタ用溝形成工程と、
前記コネクタ用溝にタングステンを堆積させ、平坦化して前記溝内にタングステンを残して第１及び第２コネクタを形成するタングステン・ダマシン工程と、
平坦化絶縁膜を堆積させ、スタックビアホール用の孔を開け、タングステンを埋め込み、スタックビアホール以外のタングステンを除去してスタックビアホールを形成するスタックビアホール形成工程と、
全面に第１金属層を堆積させ、第１金属配線用マスクによって所定箇所以外の前記第１金属層を除去して、第１金属配線を形成する第１金属配線形成工程と、
層間絶縁膜を堆積させ、第１ビアホールの孔を開け、タングステンを埋め込み、それ以外のタングステンをエッチングで除去して第１ビアホールを形成する第１ビアホール形成工程と、
第２金属層を堆積させ、所定箇所以外の前記第２金属層を除去して、第２金属配線を形成する第２金属配線工程と
を含み
前記第１及び第２ゲート配線は、前記第１方向に平行な長手方向を有し、直線状の側辺を有する長方形状であることを特徴とする。A method for manufacturing a semiconductor memory device according to the present invention includes a semiconductor substrate preparation step of preparing a semiconductor substrate,
An element isolation oxide film forming step of forming an element isolation oxide film at a predetermined position of the semiconductor substrate;
A well region forming step of forming each of the well regions by ion-implanting into a predetermined portion of the semiconductor substrate and sequentially arranging a P well region, an N well region, and a P well region in a first direction;
A polysilicon wiring layer forming step of depositing a polysilicon wiring layer for gate wiring after depositing a gate oxide film on the semiconductor substrate;
A transistor forming step of ion-implanting into the semiconductor substrate through the polysilicon wiring layer to create a driver transistor, a load transistor and an access transistor;
A gate wiring forming step of patterning the polysilicon wiring layer to form a first gate wiring connecting the driver transistor and the load transistor and a second gate wiring connected to the access transistor;
A connector groove forming step of depositing a planarization insulating film and etching the planarization insulation film with a connector mask;
A tungsten damascene process in which tungsten is deposited in the connector groove and planarized to leave the tungsten in the groove to form first and second connectors;
A stack via hole forming step of depositing a planarization insulating film, opening a hole for a stack via hole, filling tungsten, removing tungsten other than the stack via hole to form a stack via hole;
A first metal wiring forming step of depositing a first metal layer on the entire surface, removing the first metal layer except for a predetermined portion with a first metal wiring mask, and forming a first metal wiring;
A first via hole forming step of depositing an interlayer insulating film, opening a hole of a first via hole, embedding tungsten, and removing the other tungsten by etching to form a first via hole;
A second metal wiring step of depositing a second metal layer and removing the second metal layer except for a predetermined portion to form a second metal wiring. The first and second gate wirings include the first metal wiring A rectangular shape having a longitudinal direction parallel to the direction and having straight side edges.

本発明に係る半導体記憶装置によれば、この第１ゲート配線及び第２ゲート配線は、ノッチ部や突起部のない直線状の側辺を有する長方形状を有し、直線状にレイアウトされている。これによって、精度良く第１及び第２ゲート配線を形成できるので、メモリセルを構成する各トランジスタの特性を安定化させることができる。そこで、半導体記憶装置として、安定した特性を得ることができる。また、この半導体記憶装置では、ローカル・インタ・コネクタ（ＬＩＣ）を用いて各ゲート配線とのコンタクトをとっている。即ち、各ゲート配線とのコンタクトは、ゲート配線上に直接形成したビアホールを介してコンタクトをとるのではなく、タングステン・ダマシンによって形成されたローカル・インタ・コネクタ（ＬＩＣ）によってコンタクトをとっている。このようにＬＩＣを利用することによって、各ゲート配線形成にあたってコンタクト用のカバーマージンを設ける必要がなく、規則正しい長方形状のゲート配線をレイアウトすることができる。また、第１ゲート配線と第２ゲート配線とを互いに平行にレイアウトしているので、フォトリソグラフィによってゲート配線を形成する工程において、干渉によるパターン歪みを抑制することができる。そこで、フォトリソグラフィにおける光近接効果を抑制することができる。 According to the semiconductor memory device of the present invention, the first gate wiring and the second gate wiring have a rectangular shape having a straight side with no notch or protrusion, and are laid out in a straight line. . As a result, the first and second gate wirings can be formed with high accuracy, and the characteristics of the transistors constituting the memory cell can be stabilized. Therefore, stable characteristics can be obtained as a semiconductor memory device. In this semiconductor memory device, a contact with each gate wiring is made using a local interconnector (LIC). That is, the contact with each gate wiring is not made through a via hole directly formed on the gate wiring but by a local interconnector (LIC) formed by tungsten damascene. By using LIC in this way, it is not necessary to provide a contact cover margin when forming each gate wiring, and a regular rectangular gate wiring can be laid out. In addition, since the first gate wiring and the second gate wiring are laid out in parallel with each other, pattern distortion due to interference can be suppressed in the step of forming the gate wiring by photolithography. Therefore, the optical proximity effect in photolithography can be suppressed.

また、本発明に係る半導体記憶装置によれば、第１及び第２ゲート配線の長手方向がアクセストランジスタのゲート幅方向にわたって延在するようにそれぞれ配列されているので、各ゲート配線の長手方向をメモリセルの長辺と一致させることができる。 According to the semiconductor memory device of the present invention, since the longitudinal directions of the first and second gate wirings are arranged so as to extend over the gate width direction of the access transistor, the longitudinal direction of each gate wiring is determined. It can coincide with the long side of the memory cell.

さらに、本発明に係る半導体記憶装置によれば、前記第１及び第２ゲート電極は、それぞれの長手方向が前記第１方向に沿って互いに平行に配列されているので、各ゲート配線の長手方向をメモリセルの長辺と一致させることができる。 Furthermore, according to the semiconductor memory device of the present invention, since the first and second gate electrodes are arranged in parallel with each other along the first direction, the longitudinal direction of each gate wiring Can coincide with the long side of the memory cell.

またさらに、本発明に係る半導体記憶装置によれば、第１ゲート配線と第２ゲート配線との長手方向（第１方向）における間隔（ピッチ）を実質的に等しくしている。これにより、フォトリソグラフィ時において、光近接効果の発生を抑制することができるので、光近接効果補正（ＯＰＣ）のためにゲート配線の形状を変形させる必要がなくなる。そこで、転写マージン不足からくる歩留まり低下を招かないようにすることができる。また、転写解像度を向上させることができる。さらに、これによって得られる各トランジスタの特性を均一化、安定化できるので、半導体記憶装置として、安定した特性を得ることができる。 Furthermore, according to the semiconductor memory device of the present invention, the distance (pitch) in the longitudinal direction (first direction) between the first gate wiring and the second gate wiring is made substantially equal. Thus, the occurrence of the optical proximity effect can be suppressed during photolithography, so that it is not necessary to change the shape of the gate wiring for the optical proximity effect correction (OPC). Therefore, it is possible to prevent a decrease in yield resulting from a transfer margin shortage. Further, the transfer resolution can be improved. Furthermore, since the characteristics of the transistors obtained thereby can be made uniform and stable, stable characteristics can be obtained as a semiconductor memory device.

また、本発明に係る半導体記憶装置によれば、第２方向で隣接する第１ゲート配線と第２ゲート配線との間の間隔をそれぞれ実質的に同一としているので、フォトリソグラフィにおいてさらに光近接効果を抑制することができる。そこで、転写マージン不足からくる歩留まり低下を招かないようにすることができる。また、転写解像度を向上させることができる。さらに、これによって得られる各トランジスタの特性を均一化、安定化できるので、半導体記憶装置として、安定した特性を得ることができる。 In addition, according to the semiconductor memory device of the present invention, since the distance between the first gate line and the second gate line adjacent in the second direction is substantially the same, the optical proximity effect is further increased in photolithography. Can be suppressed. Therefore, it is possible to prevent a decrease in yield resulting from a transfer margin shortage. Further, the transfer resolution can be improved. Furthermore, since the characteristics of the transistors obtained thereby can be made uniform and stable, stable characteristics can be obtained as a semiconductor memory device.

さらに、本発明に係る半導体記憶装置によれば、第１及び第２ゲート電極は、実質的に同一長さの短辺を有するので、フォトリソグラフィにおいてさらに光近接効果を抑制することができる。そこで、転写マージン不足からくる歩留まり低下を招かないようにすることができる。また、転写解像度を向上させることができる。 Furthermore, according to the semiconductor memory device of the present invention, since the first and second gate electrodes have short sides having substantially the same length, the optical proximity effect can be further suppressed in photolithography. Therefore, it is possible to prevent a decrease in yield resulting from a transfer margin shortage. Further, the transfer resolution can be improved.

またさらに、本発明に係る半導体記憶装置によれば、第１ゲート配線と第２ゲート配線とは、基板に平行な面への投影形状が互いに実質的に同一とすることによって、層間を埋め込む間隔が一様に保てる。そこで、層間絶縁膜として、たれ性の良いＢＰＳＧ膜だけでなく、ＮＳＧ膜、ＰＳＧ膜等の比較的たれ性の良くない材料を利用することもできる。これによって材料選択の自由度が得られ、コストを低減できる。さらに、ＣＭＰの加工難度、設定する誘電率、ボイド発生の難易、ソフトエラー等の条件に応じて層間絶縁膜の材料を選択できる。 Still further, according to the semiconductor memory device of the present invention, the first gate wiring and the second gate wiring have the same projection shape onto the plane parallel to the substrate, so that the gap between the layers is embedded. Can be kept uniform. Therefore, as the interlayer insulating film, not only a BPSG film having good sagging properties but also a material having relatively poor sagging properties such as an NSG film and a PSG film can be used. This provides a degree of freedom in material selection and can reduce costs. Furthermore, the material of the interlayer insulating film can be selected according to conditions such as the difficulty of CMP processing, the dielectric constant to be set, the difficulty of generating voids, and soft errors.

また、本発明に係る半導体記憶装置によれば、第１及び第２ゲート配線に関して、所定の対称点について点対称に構成されているので、所定の対称点を中心にしてマスクを回転させて使用することができる。 In addition, according to the semiconductor memory device of the present invention, the first and second gate wirings are configured to be point-symmetric with respect to a predetermined symmetry point, so that the mask is rotated around the predetermined symmetry point for use. can do.

さらに、本発明に係る半導体記憶装置によれば、第１及び第２ゲート配線の長辺（Ｌ）／短辺（Ｗ）のアスペクト比ｘは５以上である。このようにゲート配線のアスペクト比を５以上とすることで、転写時のパターン飛びなどの欠陥発生数を大幅に減少させることができる。 Furthermore, according to the semiconductor memory device of the present invention, the aspect ratio x of the long side (L) / short side (W) of the first and second gate wirings is 5 or more. Thus, by setting the aspect ratio of the gate wiring to 5 or more, it is possible to greatly reduce the number of defects such as pattern skipping during transfer.

またさらに、本発明に係る半導体記憶装置によれば、第１及び第２ゲート配線の短辺の長さが０．１５μｍ以下であるので、各メモリセルを微細化することができる。 Furthermore, according to the semiconductor memory device of the present invention, each of the memory cells can be miniaturized because the length of the short side of the first and second gate lines is 0.15 μm or less.

また、本発明に係る半導体記憶装置によれば、第１及び第２ローカル・インタ・コネクタは、タングステン・ダマシンからなるので、ゲート配線とのコンタクトをとるためのコンタクトマージンを必要としない。これによって、ゲート配線形成時にはコンタクト用のマージンのためにゲート配線の形状を変形させる必要がない。 Further, according to the semiconductor memory device of the present invention, the first and second local interconnectors are made of tungsten damascene, so that no contact margin is required for making contact with the gate wiring. Thus, it is not necessary to change the shape of the gate wiring for the contact margin when forming the gate wiring.

本発明に係る半導体記憶装置によれば、前記第１及び第２ゲート電極は、それぞれの長手方向が互いに平行に配列されているので、ゲート配線の形成を簡易化できる。これにより製造工程を簡略化できる。 According to the semiconductor memory device of the present invention, since the longitudinal directions of the first and second gate electrodes are arranged in parallel with each other, the formation of the gate wiring can be simplified. Thereby, a manufacturing process can be simplified.

本発明に係る半導体記憶装置によれば、第１方向又は第２方向のうち、少なくとも一つの方向において隣接する第１ゲート配線と第２ゲート配線との間の間隔をそれぞれ実質的に同一としているので、フォトリソグラフィにおいて光近接効果を抑制することができる。そこで、転写マージン不足からくる歩留まり低下を招かないようにすることができる。また、転写解像度を向上させることができる。さらに、これによって得られる各トランジスタの特性を均一化、安定化できるので、半導体記憶装置として、安定した特性を得ることができる。 According to the semiconductor memory device of the present invention, the distance between the first gate line and the second gate line adjacent in at least one of the first direction and the second direction is substantially the same. Therefore, the optical proximity effect can be suppressed in photolithography. Therefore, it is possible to prevent a decrease in yield resulting from a transfer margin shortage. Further, the transfer resolution can be improved. Furthermore, since the characteristics of the transistors obtained thereby can be made uniform and stable, stable characteristics can be obtained as a semiconductor memory device.

本発明に係る半導体記憶装置によれば、第１ゲート配線と第２ゲート配線とは、基板に平行な面への投影形状が互いに実質的に同一とすることによって、層間を埋め込む間隔が一様に保てる。そこで、層間絶縁膜として、たれ性の良いＢＰＳＧ膜だけでなく、ＮＳＧ膜、ＰＳＧ膜等の比較的たれ性の良くない材料を利用することもできる。これによって材料選択の自由度が得られ、コストを低減できる。さらに、ＣＭＰの加工難度、設定する誘電率、ボイド発生の難易、ソフトエラー等の条件に応じて層間絶縁膜の材料を選択できる。 According to the semiconductor memory device of the present invention, the first gate wiring and the second gate wiring have the same projected shape onto the plane parallel to the substrate, so that the spacing between the embedded layers is uniform. I can keep it. Therefore, as the interlayer insulating film, not only a BPSG film having good sagging properties but also a material having relatively poor sagging properties such as an NSG film and a PSG film can be used. This provides a degree of freedom in material selection and can reduce costs. Furthermore, the material of the interlayer insulating film can be selected according to conditions such as the difficulty of CMP processing, the dielectric constant to be set, the difficulty of generating voids, and soft errors.

また、本発明に係る半導体記憶装置によれば、第１及び第２ゲート配線にコンタクトホールを直接設けることなく、第１及び第２コネクタによってコンタクトをとっている。そこで、各ゲート配線にはコンタクトをとるためのコンタクトマージンを必要としない。これによって、ゲート配線形成時にはコンタクトマージンのためにゲート配線の形状を変形させる必要がない。 According to the semiconductor memory device of the present invention, the first and second connectors are contacted without directly providing contact holes in the first and second gate lines. Therefore, a contact margin for making contact with each gate wiring is not required. Accordingly, it is not necessary to change the shape of the gate wiring for the contact margin when forming the gate wiring.

本発明に係る半導体記憶装置の製造方法によれば、ノッチ部や突起部のない直線状の側辺を有する長方形状の第１及び第２ゲート配線を形成することができる。さらに、第１及び第２ゲート配線をワードラインの長手方向に沿って規則正しくレイアウトすることができる。これによって、この半導体記憶装置を構成するドライバトランジスタ、アクセストランジスタ等のトランジスタ特性を安定化及び均一化させることができる。そこで、半導体記憶装置としての安定した特性を得ることができる。 According to the method for manufacturing a semiconductor memory device of the present invention, the first and second gate wirings having a rectangular shape having a straight side having no notch or protrusion can be formed. Further, the first and second gate lines can be regularly laid out along the longitudinal direction of the word line. Thereby, transistor characteristics such as driver transistors and access transistors constituting the semiconductor memory device can be stabilized and made uniform. Therefore, stable characteristics as a semiconductor memory device can be obtained.

本発明の実施の形態に係る半導体記憶装置及びその製造方法について、添付図面を用いて以下に説明する。なお、図面では実質的に同一の部材には同一符号を付している。 A semiconductor memory device and a manufacturing method thereof according to embodiments of the present invention will be described below with reference to the accompanying drawings. In the drawings, substantially the same members are denoted by the same reference numerals.

実施の形態１．
本発明の実施の形態１に係る半導体記憶装置及びその製造方法について、図１から図１１を用いて説明する。まず、半導体記憶装置について、図１から図７を用いて説明する。この半導体記憶装置は、図１の回路図に示すように、２組のドライバトランジスタ１１、ロードトランジスタ１２、アクセストランジスタ１３を備えるメモリセル１０が２次元配列されたメモリセルアレーを備える。この半導体記憶装置は、６つのトランジスタを有するタイプのＳＲＡＭである。このうち一つのメモリセル１０の配線について、図１を用いて説明する。このメモリセル１０では、２種類のゲート配線を有している。即ち、ドライバトランジスタ１１とロードトランジスタ１２とを接続する第１ゲート配線３ａ、３ｂと、アクセストランジスタ１３とワードラインＷＬとを接続している第２ゲート配線３ｃ、３ｄとを備えている。この第１ゲート配線３ａ、３ｂ及び第２ゲート配線３ｃ、３ｄは、図２の平面図に示すように、ノッチ部や突起部のない直線状の側辺を有する長方形状であって、長手方向がアクセストランジスタ１３のゲート幅方向にわたって互いに平行にレイアウトされている。さらに具体的には、各ゲート配線３は、ワードラインの長手方向に平行にレイアウトされている。これによって、精度良く第１及び第２ゲート配線３ａ、３ｂ、３ｃ、３ｄを形成できるので、各トランジスタの特性を安定化させることができる。そこで、半導体記憶装置として、安定した特性を得ることができる。なお、ワードラインの長手方向を第１方向とする。また、この第１方向に直交する方向を第２方向とする。Embodiment 1 FIG.
A semiconductor memory device and a manufacturing method thereof according toEmbodiment 1 of the present invention will be described with reference to FIGS. First, a semiconductor memory device will be described with reference to FIGS. As shown in the circuit diagram of FIG. 1, the semiconductor memory device includes a memory cell array in whichmemory cells 10 including two sets ofdriver transistors 11,load transistors 12, andaccess transistors 13 are two-dimensionally arranged. This semiconductor memory device is a type of SRAM having six transistors. The wiring of one of thememory cells 10 will be described with reference to FIG. Thismemory cell 10 has two types of gate wiring. That is,first gate wirings 3a and 3b for connecting thedriver transistor 11 and theload transistor 12 and second gate wirings 3c and 3d for connecting theaccess transistor 13 and the word line WL are provided. As shown in the plan view of FIG. 2, thefirst gate wirings 3a and 3b and the second gate wirings 3c and 3d have a rectangular shape having straight sides without notches or protrusions, and have a longitudinal direction. Are laid out parallel to each other across the gate width direction of theaccess transistor 13. More specifically, eachgate wiring 3 is laid out parallel to the longitudinal direction of the word line. As a result, the first andsecond gate wirings 3a, 3b, 3c, and 3d can be formed with high accuracy, and the characteristics of each transistor can be stabilized. Therefore, stable characteristics can be obtained as a semiconductor memory device. The longitudinal direction of the word line is the first direction. The direction orthogonal to the first direction is the second direction.

なお、特開２０００−１２４３３２号公報、特開２０００−２０８６４３号公報、特開２０００−３１２９８号公報には、直線的に配置されたゲート配線を備えたＳＲＡＭが記載されている。しかし、これらの公報に記載されたＳＲＡＭでは、いずれもゲート配線に直接コンタクトホールを形成してコンタクトをとっており、実際にはゲート配線にコンタクトをとるためのカバーマージンが必要となるためゲート配線は変形したり、余分な幅を設けられている。このため、本発明のようにノッチ部や突起部のない直線状の側辺を有する長方形状のゲート配線は得られない。ここで「ノッチ部」とは、切り欠きや凹部をいう。したがって、「直線状」とは、実質的な直線をなしていることをいう。 Note that Japanese Patent Application Laid-Open Nos. 2000-124332, 2000-208643, and 2000-31298 describe SRAMs having gate wirings arranged linearly. However, in all of the SRAMs described in these publications, a contact hole is directly formed in the gate wiring to make a contact, and a cover margin for actually contacting the gate wiring is required. Is deformed or provided with extra width. For this reason, a rectangular gate wiring having a straight side with no notch or protrusion as in the present invention cannot be obtained. Here, the “notch portion” means a notch or a recess. Therefore, “linear” means that a substantially straight line is formed.

また、この半導体記憶装置では、米国特許第５５４１４２７号に記載されているローカル・インタ・コネクタ（ＬＩＣ）を用いて各ゲート配線とのコンタクトをとっている。即ち、各ゲート配線とのコンタクトは、ゲート配線上に直接形成したビアホールを介してコンタクトをとるのではなく、タングステン・ダマシンによって形成されたローカル・インタ・コネクタ（ＬＩＣ）によってコンタクトをとっている。このようにＬＩＣを利用することによって、各ゲート配線形成にあたってコンタクト用のカバーマージンを設ける必要がなく、ノッチ部や突起部のない直線状の側辺を有する長方形状のゲート配線をレイアウトすることができる。また、第１ゲート配線３ａ、３ｂと第２ゲート配線３ｃ、３ｄとを互いに平行にレイアウトしているので、フォトリソグラフィによってゲート配線を形成する工程において、干渉によるパターン歪みを抑制することができる。そこで、フォトリソグラフィにおける光近接効果を抑制することができる。これによって、ゲート配線を微細化することができる。 Further, in this semiconductor memory device, a contact is made with each gate wiring using a local interconnector (LIC) described in US Pat. No. 5,541,427. That is, the contact with each gate wiring is not made through a via hole directly formed on the gate wiring but by a local interconnector (LIC) formed by tungsten damascene. By using the LIC in this way, it is not necessary to provide a cover margin for contact when forming each gate wiring, and it is possible to lay out a rectangular gate wiring having a straight side without a notch or a protrusion. it can. In addition, since thefirst gate wirings 3a and 3b and the second gate wirings 3c and 3d are laid out in parallel with each other, pattern distortion due to interference can be suppressed in the step of forming the gate wiring by photolithography. Therefore, the optical proximity effect in photolithography can be suppressed. Thereby, the gate wiring can be miniaturized.

さらに、この半導体記憶装置の構成について説明する。この半導体記憶装置は、図１の等価回路図に示すように、１つのメモリセル１０に第１組及び第２組のドライバトランジスタ１１、ロードトランジスタ１２、アクセストランジスタ１３を備えたＳＲＡＭである。また、一つのメモリセル１０は、図１及び図２に示すようにワードラインＷＬの長手方向がビットラインＢＩＴの長手方向よりも長い構成を有している。なお、図２は、各ゲート配線３ａ、３ｂ、３ｃ、３ｄと各ローカル・インタ・コネクタ（ＬＩＣ）５ａ、５ｂ、５ｃ、５ｄとの接続を中心に示す平面図である。ドライバトランジスタ１１とロードトランジスタ１２とを接続する第１ゲート配線３ａ、３ｂは、それぞれダマシンプロセスによるタングステン（Ｗ）の第１ローカル・インタ・コネクタ（ＬＩＣ）５ａ、５ｂによって、同一メモリセル中のもう一組のドライバトランジスタ１１及びロードトランジスタ１２とコンタクトをとっている。また、アクセストランジスタ１３と接続された第２ゲート配線３ｃ、３ｄは、それぞれ第２ＬＩＣ５ｃ、５ｄによってワードラインとコンタクトをとっている。なお、メモリセル内のインバータのクロスカップル配線は、ＬＩＣを用いて配線され、ビットラインは第２金属配線、ＶＤＤ線は第２金属配線、ＧＮＤ線は第２金属配線で形成されている。 Further, the configuration of this semiconductor memory device will be described. As shown in the equivalent circuit diagram of FIG. 1, this semiconductor memory device is an SRAM that includes a first set and a second set ofdriver transistors 11, aload transistor 12, and anaccess transistor 13 in onememory cell 10. Further, as shown in FIGS. 1 and 2, eachmemory cell 10 has a configuration in which the longitudinal direction of the word line WL is longer than the longitudinal direction of the bit line BIT. FIG. 2 is a plan view showing the connection between thegate wirings 3a, 3b, 3c and 3d and the local interconnectors (LIC) 5a, 5b, 5c and 5d. Thefirst gate wirings 3a and 3b connecting thedriver transistor 11 and theload transistor 12 are connected to each other in the same memory cell by the first local interconnectors (LIC) 5a and 5b of tungsten (W) by the damascene process, respectively. A set ofdriver transistor 11 andload transistor 12 is in contact. The second gate lines 3c and 3d connected to theaccess transistor 13 are in contact with the word lines by the second LICs 5c and 5d, respectively. Note that the cross-couple wiring of the inverter in the memory cell is formed by using LIC, the bit line is formed by the second metal wiring, the VDD line is formed by the second metal wiring, and the GND line is formed by the second metal wiring.

さらに、この半導体記憶装置の半導体基板１の基板面から垂直方向の構成について、図３から図７を用いて説明する。このうち、図３から図６は、図２の各切断線に沿って切断した断面図である。まず、この半導体記憶装置の半導体基板１には、図３のワードラインの長手方向（第１方向）に沿った断面図に示すように、Ｐウエル領域、Ｎウエル領域、Ｐウエル領域が第１方向に沿って順に形成されている。さらに、アクセストランジスタ１３、ロードトランジスタ１２、ドライバトランジスタ１１が、素子分離酸化膜（ＳＴＩ）で互いに分離されて形成されている。この半導体基板１上に、ドライバトランジスタ１１とロードトランジスタ１２とを接続するポリシリコンからなる第１ゲート配線３ｂが第１方向に沿って延在している。また、ポリシリコンからなる第２ゲート配線３ｃは、アクセストランジスタ１３上に第１方向に沿って直線上に延在している。この第１及び第２ゲート配線３ｂ、３ｃは、図３に示すように、その上に堆積させた層間絶縁膜に設けられたローカル・インタ・コネクタ用溝に埋め込まれたタングステンからなる第１及び第２ローカル・インタ・コネクタ５ｂ、５ｃによってコンタクトをとっている。さらに、図４に示すように、ＬＩＣはスタックビアホールによって第１金属配線層に接続されている。また、図５に示すように、タングステンからなる第１ＬＩＣ５ｂ、５ａが埋め込まれている。さらに、図６に示すように、ゲート配線３とＬＩＣ５との接続では、マスクずれが起きた場合にもサイドウオール幅分のずれを許容できる。また、この半導体記憶装置の配線に関する構成を図７の平面図に示す。なお、この図７では、上面から層間絶縁膜を除いて配線に関する構成のみを示している。 Further, the configuration in the direction perpendicular to the substrate surface of thesemiconductor substrate 1 of this semiconductor memory device will be described with reference to FIGS. Among these, FIGS. 3 to 6 are cross-sectional views taken along the cutting lines of FIG. First, as shown in the cross-sectional view along the longitudinal direction (first direction) of the word line in FIG. 3, thesemiconductor substrate 1 of this semiconductor memory device has a first P well region, an N well region, and a P well region. It is formed in order along the direction. Further, anaccess transistor 13, aload transistor 12, and adriver transistor 11 are formed separated from each other by an element isolation oxide film (STI). On thesemiconductor substrate 1, a first gate wiring 3b made of polysilicon for connecting thedriver transistor 11 and theload transistor 12 extends along the first direction. The second gate wiring 3c made of polysilicon extends on theaccess transistor 13 in a straight line along the first direction. As shown in FIG. 3, the first and second gate wirings 3b and 3c are formed of tungsten embedded in a trench for a local interconnector provided in an interlayer insulating film deposited thereon. Contacts are made by the secondlocal interconnectors 5b and 5c. Furthermore, as shown in FIG. 4, the LIC is connected to the first metal wiring layer by a stack via hole. Further, as shown in FIG. 5,first LICs 5b and 5a made of tungsten are embedded. Further, as shown in FIG. 6, in the connection between thegate wiring 3 and theLIC 5, even when a mask shift occurs, a shift corresponding to the sidewall width can be allowed. Further, the configuration relating to the wiring of this semiconductor memory device is shown in the plan view of FIG. In FIG. 7, only the configuration related to the wiring is shown by removing the interlayer insulating film from the upper surface.

次に、この半導体記憶装置の製造方法について、図８から図１１を用いて説明する。この半導体記憶装置は、以下の工程によって作製される。
（１）半導体基板１を準備する。
（２）半導体基板１の所定箇所に素子分離用酸化膜（ＳＴＩ：Shallow Trench Isolation）２を形成する。
（３）所定箇所にイオン注入して、ウエル領域を形成する。この場合、図８に示すように、半導体基板１上にＰウエル領域、Ｎウエル領域、Ｐウエル領域を順に配列するように各ウエル領域を順に形成する。なお、この配列方向を第１方向とする。この第１方向は、一つのメモリセル１０の長辺方向になる。
（４）ゲート酸化膜を堆積させた後、ゲート配線となるポリシリコン配線層３を堆積させる。
（５）次いでイオン注入してトランジスタ１１、１２、１３を作成する。
（６）その後、パターニングを行う（図８）。これによって第１ゲート配線３ａ、３ｂ及び第２ゲート配線３ｃ、３ｄを形成する。この第１ゲート配線３ａ、３ｂは、図８に示すように、ドライバトランジスタ１１とロードトランジスタ１２とを接続し、第１方向に沿って直線状に配置されている。また、第２ゲート配線３ｃ、３ｄは、アクセストランジスタ１３に接続され、第１方向に沿って直線状に配置されている。それぞれのゲート配線３はノッチ部や突起部のない直線状の側辺を有する長方形状であり、規則正しく配置されている。このためパターニングにおいて、微細化の精度を向上させることができる。Next, a method for manufacturing this semiconductor memory device will be described with reference to FIGS. This semiconductor memory device is manufactured by the following steps.
(1) Thesemiconductor substrate 1 is prepared.
(2) An element isolation oxide film (STI: Shallow Trench Isolation) 2 is formed at a predetermined location of thesemiconductor substrate 1.
(3) Ion implantation is performed at a predetermined location to form a well region. In this case, as shown in FIG. 8, each well region is formed in order so that a P well region, an N well region, and a P well region are arranged in order on thesemiconductor substrate 1. This arrangement direction is defined as a first direction. The first direction is the long side direction of onememory cell 10.
(4) After depositing a gate oxide film, apolysilicon wiring layer 3 to be a gate wiring is deposited.
(5) Next, ions are implanted to formtransistors 11, 12, and 13.
(6) Thereafter, patterning is performed (FIG. 8). Thereby, thefirst gate wirings 3a and 3b and the second gate wirings 3c and 3d are formed. As shown in FIG. 8, thefirst gate wirings 3a and 3b connect thedriver transistor 11 and theload transistor 12, and are arranged in a straight line along the first direction. The second gate wirings 3c and 3d are connected to theaccess transistor 13 and arranged in a straight line along the first direction. Each of thegate wirings 3 has a rectangular shape having a straight side with no notches and protrusions and is regularly arranged. For this reason, in patterning, the precision of miniaturization can be improved.

（７）サイドウオール４を形成する。
（８）イオン注入により、ソースＳ及びドレインＤを形成する。
（９）ＣｏＳｉ_２層を形成する。
（１０）エッチングストッパ膜を堆積させる。
（１１）平坦化絶縁膜６ａを堆積させる。
（１２）ローカル・インタ・コネクタＬＩＣ（Local Inter Connect）用マスクで平坦化絶縁膜６ａをエッチングする。このとき、エッチングをエッチングストッパで止める。
（１３）平坦化絶縁膜６ａをエッチングして露出させたエッチングストッパ膜を除去し、ＬＩＣ用溝とする。
（１４）ＬＩＣ用溝にタングステン（Ｗ）を堆積させ、次いで、平坦化し、溝内にのみタングステンを残し（Ｗダマシン法）、タングステンＬＩＣ５を形成する。第１ＬＩＣ５ａ、５ｂ及び第２ＬＩＣ５ｃ、５ｄを形成することができる。このＬＩＣ５ａ、５ｂ、５ｃ、５ｄを介してゲート配線とのコンタクトをとることができるので、コンタクト用のマージンを設けるためゲート配線の形状を変形させる必要がない。なお、第１ＬＩＣ５ａ、５ｂについてのダマシン法は、配線のみを形成するシングルダマシン法を用いることができる。
（１５）平坦化絶縁膜６ｂを堆積させる。
（１６）スタックビアホール７用の孔を開ける。
（１７）タングステンＬＩＣ５部分とスタックビアホール７以外のタングステンを除去する（図９）。これによって第２ゲート配線３ｃ、３ｄから第２ＬＩＣ５ｃ、５ｄを介してワードラインＷＬへの接続用のスタックビアホール７を形成することができる。(7) Thesidewall 4 is formed.
(8) Source S and drain D are formed by ion implantation.
(9) A CoSi₂ layer is formed.
(10) Deposit an etching stopper film.
(11) Deposit the planarization insulating film 6a.
(12) The planarization insulating film 6a is etched with a mask for a local interconnector (LIC). At this time, etching is stopped by an etching stopper.
(13) The etching stopper film exposed by etching the planarization insulating film 6a is removed to form a groove for LIC.
(14) Tungsten (W) is deposited in the groove for LIC and then flattened, leaving tungsten only in the groove (W damascene method) to form tungsten LIC5. Thefirst LICs 5a and 5b and the second LICs 5c and 5d can be formed. Since the contact with the gate wiring can be made through theLICs 5a, 5b, 5c and 5d, it is not necessary to change the shape of the gate wiring in order to provide a margin for contact. The damascene method for thefirst LICs 5a and 5b can be a single damascene method in which only wiring is formed.
(15) Deposit the planarization insulating film 6b.
(16) Open a hole for the stacked viahole 7.
(17) Tungsten other than thetungsten LIC 5 portion and the stacked viahole 7 is removed (FIG. 9). As a result, the stack viahole 7 for connection from the second gate wiring 3c, 3d to the word line WL via the second LIC 5c, 5d can be formed.

（１８）全面に第１金属層８を堆積させる。
（１９）第１金属配線用マスクによって所定箇所以外の第１金属層８を除去する。これによって、図１０に示すように、第１金属配線８からなるワードラインＷＬを形成することができる。
（２０）層間絶縁膜６ｃを堆積させる。
（２１）第１ビアホール１４の孔を開ける。
（２２）第１ビアホール１４内にタングステンを埋め込み、それ以外のタングステンをエッチングで除去する（図１０）。これにより、第１金属配線８からさらに上層への電気的接続を形成することができる。(18) Thefirst metal layer 8 is deposited on the entire surface.
(19) Thefirst metal layer 8 other than the predetermined portion is removed by the first metal wiring mask. As a result, as shown in FIG. 10, a word line WL made of thefirst metal wiring 8 can be formed.
(20) Deposit an interlayer insulating film 6c.
(21) Open the first viahole 14.
(22) Tungsten is buried in the first viahole 14, and the other tungsten is removed by etching (FIG. 10). Thereby, an electrical connection from thefirst metal wiring 8 to the upper layer can be formed.

（２３）第２金属層９を堆積させ、所定箇所以外の第２金属層９を除去する。これにより、第２金属配線９からなるビットライン、ＶＤＤ線、ＧＮＤ線、を形成することができる。
（２４）層間絶縁膜６ｄを堆積させる。
（２５）第２ビアホールの孔をエッチングで開ける。
（２６）第２ビアホール内にタングステンを埋め込み、それ以外のタングステンをエッチングで除去する。
（２７）第３金属配線層１５を堆積させ、所定箇所以外の第３金属配線層１５を除去する（図１１）。(23) Thesecond metal layer 9 is deposited, and thesecond metal layer 9 other than the predetermined portion is removed. Thereby, a bit line, a VDD line, and a GND line made of thesecond metal wiring 9 can be formed.
(24) An interlayer insulating film 6d is deposited.
(25) Opening the second via hole by etching.
(26) Tungsten is buried in the second via hole, and other tungsten is removed by etching.
(27) The thirdmetal wiring layer 15 is deposited, and the thirdmetal wiring layer 15 other than the predetermined portion is removed (FIG. 11).

以上の工程によって、上記半導体記憶装置を得ることができる。この半導体記憶装置の製造方法では、ノッチ部や突起部のない直線状の側辺を有する長方形状の第１及び第２ゲート配線３を備えた半導体記憶装置を作製することができる。さらに、第１及び第２ゲート配線３をワードラインの長手方向に沿って規則正しくレイアウトすることができる。これによって、この半導体記憶装置を構成するドライバトランジスタ１１、ロードトランジスタ１２、アクセストランジスタ１３等のトランジスタ特性を安定化及び均一化させることができる。そこで、半導体記憶装置としての安定した特性を得ることができる。 Through the above steps, the semiconductor memory device can be obtained. In this method of manufacturing a semiconductor memory device, it is possible to manufacture a semiconductor memory device including the first andsecond gate wirings 3 having a rectangular shape having straight sides with no notches and protrusions. Furthermore, the first andsecond gate lines 3 can be regularly laid out along the longitudinal direction of the word lines. Thereby, transistor characteristics such as thedriver transistor 11, theload transistor 12, and theaccess transistor 13 constituting the semiconductor memory device can be stabilized and made uniform. Therefore, stable characteristics as a semiconductor memory device can be obtained.

実施の形態２．
本発明の実施の形態２に係る半導体記憶装置について、図１２から１４における４つのメモリセルの構成を示す平面図を用いて説明する。この半導体記憶装置は、実施の形態１に係る半導体記憶装置と比較すると、図１２の平面図に示すように、第１ゲート配線３ａ、３ｂと第２ゲート配線３ｃ、３ｄとの長手方向における間隔（ピッチ）ｄ１を実質的に等しくしている点で相違する。これにより、フォトリソグラフィ工程において、光近接効果の発生を抑制することができるので、光近接効果補正（ＯＰＣ）のためにゲート配線の形状を変形させる必要がなくなる。そこで、転写マージン不足によって生じる歩留まり低下を招かないようにすることができる。また、転写解像度を向上させることができる。Embodiment 2. FIG.
A semiconductor memory device according to the second embodiment of the present invention will be described with reference to plan views showing configurations of four memory cells in FIGS. Compared with the semiconductor memory device according to the first embodiment, this semiconductor memory device has a distance in the longitudinal direction between thefirst gate wirings 3a and 3b and the second gate wirings 3c and 3d, as shown in the plan view of FIG. The difference is that (pitch) d1 is substantially equal. Accordingly, since the occurrence of the optical proximity effect can be suppressed in the photolithography process, it is not necessary to change the shape of the gate wiring for the optical proximity effect correction (OPC). Therefore, it is possible to prevent a decrease in yield caused by a transfer margin shortage. Further, the transfer resolution can be improved.

なお、この半導体記憶装置は、図１３の平面図に示すように、４つのメモリセルが一つの繰返しユニットとして構成されている。即ち、メモリセル１０ａとメモリセル１０ｂとは、ゲート配線の構成について互いに鏡面対称性を有している。また、メモリセル１０ａとメモリセル１０ｃとも互いに鏡面対称性を有している。従って、メモリセル１０ａとメモリセル１０ｄとは同一のゲート配線の構成を有し、メモリセル１０ｂとメモリセル１０ｃとは同一のゲート配線の構成を有する。なお、繰返しユニットは上記の場合に限定されず、ゲート配線の構成を適宜選択して複数のメモリセルを含む繰返しユニットを構成してもよい。 In this semiconductor memory device, as shown in the plan view of FIG. 13, four memory cells are configured as one repeating unit. That is, the memory cell 10a and thememory cell 10b have mirror symmetry with respect to the configuration of the gate wiring. Also, the memory cell 10a and the memory cell 10c have mirror symmetry with respect to each other. Therefore, the memory cell 10a and thememory cell 10d have the same gate wiring configuration, and thememory cell 10b and the memory cell 10c have the same gate wiring configuration. Note that the repeating unit is not limited to the above case, and a repeating unit including a plurality of memory cells may be configured by appropriately selecting the configuration of the gate wiring.

また、この半導体装置の別の場合として、図１４の平面図に示すように、一つのメモリセル１０ａのゲート配線の構成をそのまま繰返しユニットとしてメモリセルアレーが構成されていてもよい。この場合、各メモリセル１０ｂ、１０ｃ、１０ｄは、メモリセル１０ａと同一のゲート配線の構成を有する。 As another case of this semiconductor device, as shown in the plan view of FIG. 14, a memory cell array may be configured by using the gate wiring configuration of one memory cell 10a as it is as a repeating unit. In this case, each of thememory cells 10b, 10c, and 10d has the same gate wiring configuration as that of the memory cell 10a.

実施の形態３．
本発明の実施の形態３に係る半導体記憶装置について説明する。この半導体記憶装置は、実施の形態２に係る半導体記憶装置と比較すると、第１ゲート配線３ａ、３ｂと第２ゲート配線３ｃ、３ｄとにおいて、長手方向の各ゲート配線の長さ及び間隔が実質的に等しいことに加えて、さらに長手方向に垂直方向（第２方向）の各ゲート配線の幅及び間隔が実質的に等しい点で相違する。これにより、フォトリソグラフィ工程において、光近接効果を抑制することができるので、この光近接効果補正（ＯＰＣ）のためにゲート配線の形状を変形させる必要がなくなる。そこで、転写マージン不足によって生じる歩留まり低下を招かないようにすることができる。また、規則的なレイアウトパターンを用いることで超解像技術を利用して高精度に転写することができる。Embodiment 3 FIG.
A semiconductor memory device according to the third embodiment of the present invention will be described. Compared with the semiconductor memory device according to the second embodiment, this semiconductor memory device has substantially the same length and interval between thefirst gate wirings 3a and 3b and the second gate wirings 3c and 3d in the longitudinal direction. In addition to being equal to each other, the gate wiring in the direction perpendicular to the longitudinal direction (second direction) is substantially equal in width and interval. Thereby, the optical proximity effect can be suppressed in the photolithography process, so that it is not necessary to change the shape of the gate wiring for the optical proximity effect correction (OPC). Therefore, it is possible to prevent a decrease in yield caused by a transfer margin shortage. Further, by using a regular layout pattern, it is possible to transfer with high accuracy using a super-resolution technique.

また、第１及び第２ゲート配線の長さ、幅等を実質的に同一にし、各ゲート配線間の間隔を同一にすることによって、層間を埋め込む間隔が一様に保てる。そこで、層間絶縁膜として、たれ性の良いＢＰＳＧ膜だけでなく、ＮＳＧ膜、ＰＳＧ膜等の比較的たれ性の良くない材料を利用することもできる。これによって材料選択の自由度が得られ、コストを低減できる。さらに、ＣＭＰの加工難度、設定する誘電率、ボイド発生の難易、ソフトエラー等の条件に応じて層間絶縁膜の材料を選択できる。 Further, by making the length and width of the first and second gate wirings substantially the same and by making the spacings between the gate wirings the same, the spacing between the layers can be kept uniform. Therefore, as the interlayer insulating film, not only a BPSG film having good sagging properties but also a material having relatively poor sagging properties such as an NSG film and a PSG film can be used. This provides a degree of freedom in material selection and can reduce costs. Furthermore, the material of the interlayer insulating film can be selected according to conditions such as the difficulty of CMP processing, the dielectric constant to be set, the difficulty of generating voids, and soft errors.

実施の形態４．
本発明の実施の形態４に係る半導体記憶装置について図１５のグラフを用いて説明する。この図１５は、ゲート配線の幅（短辺Ｗ）を０．１５μｍとする場合において、ゲート配線のアスペクト比ｘと発生欠陥数との実験的に得られた関係を示している。この半導体記憶装置は、第１及び第２ゲート配線の長辺（Ｌ）／短辺（Ｗ）のアスペクト比ｘが５以上である。このようにゲート配線のアスペクト比を５以上とすることで、図１５に示すように、転写時のパターン飛びなどの欠陥発生数を大幅に減少させることができる。Embodiment 4 FIG.
A semiconductor memory device according toEmbodiment 4 of the present invention will be described with reference to the graph of FIG. FIG. 15 shows an experimentally obtained relationship between the aspect ratio x of the gate wiring and the number of defects generated when the width (short side W) of the gate wiring is 0.15 μm. In this semiconductor memory device, the aspect ratio x of the long side (L) / short side (W) of the first and second gate wirings is 5 or more. In this way, by setting the aspect ratio of the gate wiring to 5 or more, as shown in FIG. 15, the number of defects such as pattern skipping during transfer can be greatly reduced.

本発明の実施の形態１に係る半導体記憶装置の１つのメモリセルに相当する等価回路を示す回路図である。1 is a circuit diagram showing an equivalent circuit corresponding to one memory cell of a semiconductor memory device according to a first embodiment of the present invention.本発明の実施の形態１に係る半導体記憶装置のゲート配線を中心にした構成を示す平面図である。1 is a plan view showing a configuration centering on a gate wiring of a semiconductor memory device according to a first embodiment of the present invention;図２のＡ−Ａ’線に沿った断面図である。FIG. 3 is a cross-sectional view taken along line A-A ′ of FIG. 2.図２のＢ−Ｂ’線に沿った断面図である。FIG. 3 is a cross-sectional view taken along line B-B ′ of FIG. 2.図２のＣ−Ｃ’線に沿った断面図である。FIG. 3 is a cross-sectional view taken along line C-C ′ of FIG. 2.図２のＤ−Ｄ’線に沿った断面図である。FIG. 3 is a sectional view taken along line D-D ′ in FIG. 2.本発明の実施の形態１に係る半導体記憶装置のメモリセルの配線に関する箇所を示す上面からの概念的な平面図である。FIG. 3 is a conceptual plan view from the top showing a portion related to wiring of the memory cell of the semiconductor memory device according to the first embodiment of the present invention.本発明の実施の形態１に係る半導体記憶装置の製造方法において、ゲート配線を形成する工程を示す平面図である。FIG. 10 is a plan view showing a step of forming a gate wiring in the method for manufacturing a semiconductor memory device according to the first embodiment of the present invention.本発明の実施の形態１に係る半導体記憶装置の製造方法において、形成したＬＩＣの接続用のスタックビアホールを形成する工程を示す平面図である。FIG. 6 is a plan view showing a step of forming a stacked via hole for connecting the formed LIC in the method for manufacturing the semiconductor memory device according to the first embodiment of the present invention.本発明の実施の形態１に係る半導体記憶装置の製造方法において、第１ビアホールにタングステンを埋め込み、それ以外のタングステンをエッチングで除去する工程を示す平面図である。FIG. 10 is a plan view showing a process of filling tungsten in the first via hole and removing other tungsten by etching in the method for manufacturing the semiconductor memory device according to the first embodiment of the present invention;本発明の実施の形態１に係る半導体記憶装置の製造方法において、第３金属層を堆積させ、エッチングする工程を示す平面図である。FIG. 10 is a plan view showing a step of depositing and etching a third metal layer in the method for manufacturing a semiconductor memory device according to the first embodiment of the present invention.本発明の実施の形態２に係る半導体記憶装置の４つのメモリセルにおけるゲート配線の形成する工程を示す平面図である。It is a top view which shows the process of forming the gate wiring in four memory cells of the semiconductor memory device based onEmbodiment 2 of this invention.本発明の実施の形態２に係る半導体記憶装置の４つのメモリセルにおけるゲート配線を中心にした構成を示す平面図である。FIG. 6 is a plan view showing a configuration centering on gate wirings in four memory cells of a semiconductor memory device according to a second embodiment of the present invention;本発明の実施の形態２に係る半導体記憶装置の別の場合の４つのメモリセルにおけるゲート配線を中心にした構成を示す平面図である。It is a top view which shows the structure centering on the gate wiring in the four memory cells in another case of the semiconductor memorydevice concerning Embodiment 2 of this invention.本発明の実施の形態４に係る半導体記憶装置におけるゲート配線のアスペクト比と発生する欠陥数との関係を示すグラフである。10 is a graph showing the relationship between the aspect ratio of the gate wiring and the number of defects generated in the semiconductor memory device according to the fourth embodiment of the present invention.従来の半導体記憶装置におけるゲート配線を中心にした構成を示す平面図である。It is a top view which shows the structure centering on the gate wiring in the conventional semiconductor memory device.図１６の半導体記憶装置の１つのメモリセルに相当する等価回路を示す回路図である。FIG. 17 is a circuit diagram showing an equivalent circuit corresponding to one memory cell of the semiconductor memory device of FIG. 16.

符号の説明Explanation of symbols

１半導体基板、２素子分離酸化膜、３ａ、３ｂ、３ｃ、３ｄポリシリコン配線層（ゲート配線層）、４サイドウオール、５ａ、５ｂ、５ｃ、５ｄタングステン配線層（ＬＩＣ配線層）、６ａ、６ｂ、６ｃ層間絶縁膜、７スタックビアホール（タングステン埋め込み）、８第１金属配線層、９第２金属配線層、１０メモリセル、１１ドライバトランジスタ、１２ロードトランジスタ、１３アクセストランジスタ、１４第１ビアホール、１５第３金属配線層、５５ａ、５５ｂ、５５ｃ、５５ｄゲート配線、５７ビアホール、６０メモリセル、６１ドライバトランジスタ、６２ロードトランジスタ、６３アクセストランジスタ1 semiconductor substrate, 2 element isolation oxide film, 3a, 3b, 3c, 3d polysilicon wiring layer (gate wiring layer), 4 side wall, 5a, 5b, 5c, 5d tungsten wiring layer (LIC wiring layer), 6a, 6b 6cInterlayer insulating film 7 Stack via hole (tungsten buried) 8 Firstmetal wiring layer 9 Secondmetal wiring layer 10Memory cell 11Driver transistor 12Load transistor 13Access transistor 14 First viahole 15 Third metal wiring layer, 55a, 55b, 55c, 55d Gate wiring, 57 via hole, 60 memory cell, 61 driver transistor, 62 load transistor, 63 access transistor

Claims

Translated fromJapanese

各トランジスタのゲート電極およびこのゲート電極の側面に形成されたサイドウールの上に形成されたエッチングストッパ膜と、このエッチングストッパ膜の上に形成された層間絶縁膜とを有し、
前記一方のドライバトランジスタの活性領域である第１の活性領域と前記一方のロードトランジスタの活性領域である第２の活性領域とは素子分離膜により隔てられ、
前記他方のドライバトランジスタの活性領域である第３の活性領域と前記他方のロードトランジスタの活性領域である第４の活性領域とは前記素子分離膜により隔てられ、
前記エッチングストッパ膜および前記層間絶縁膜は、
前記他方のドライバトランジスタおよび前記他方のロードトランジスタのゲート電極である他方のインバータゲート電極の端部、前記第１の活性領域、前記第２の活性領域、および前記素子分離膜のそれぞれの上に開口されL字の平面形状をなす第１の溝状開口部分と、
前記一方のドライバトランジスタおよび前記一方のロードトランジスタのゲート電極である一方のインバータゲート電極の端部、前記第３の活性領域、前記第４の活性領域、および前記素子分離膜のそれぞれの上に開口されL字の平面形状をなす第２の溝状開口部分とを有し、
前記他方のインバータゲート電極の端部、前記第１の活性領域、前記第２の活性領域は、前記第１の溝状開口部に埋め込まれた前記第１の金属の第１の部分により接続され、
前記一方のインバータゲート電極の端部、前記第３の活性領域、前記第２の活性領域は、前記第２の溝状開口部に埋め込まれた前記第１の金属の第２の部分により接続された、
請求項１に記載の半導体記憶装置。An etching stopper film formed on the gate electrode of each transistor and the side wool formed on the side surface of the gate electrode; and an interlayer insulating film formed on the etching stopper film;
The first active region which is the active region of the one driver transistor and the second active region which is the active region of the one load transistor are separated by an element isolation film,
A third active region that is an active region of the other driver transistor and a fourth active region that is an active region of the other load transistor are separated by the element isolation film;
The etching stopper film and the interlayer insulating film are
Openings are formed on the ends of the other inverter gate electrode, which is the gate electrode of the other driver transistor and the other load transistor, the first active region, the second active region, and the element isolation film, respectively. A first groove-shaped opening having an L-shaped planar shape;
Openings are formed on ends of one inverter gate electrode which is a gate electrode of the one driver transistor and the one load transistor, the third active region, the fourth active region, and the element isolation film, respectively. And a second groove-shaped opening having an L-shaped planar shape,
The end of the other inverter gate electrode, the first active region, and the second active region are connected by a first portion of the first metal embedded in the first groove-shaped opening. ,
The end portion of the one inverter gate electrode, the third active region, and the second active region are connected by the second portion of the first metal embedded in the second groove-shaped opening. The
The semiconductor memory device according to claim 1.