JP2009064847A - Nonvolatile memory transistor, nonvolatile memory device, and data erasing method of nonvolatile memory transistor - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To provide a nonvolatile memory transistor capable of reducing damage that may be inflicted on a drain-side gate oxide film; a nonvolatile memory device; and a data erasing method of a nonvolatile memory transistor. <P>SOLUTION: In a nonvolatile memory 10, data are erased by applying, to a source 12, a voltage causing avalanche breakdown in a part between α a part (a depletion layer tip Dpp) in the vicinity of a source-side end 15a, of a floating gate electrode 15 in a depletion layer Dp extending from the source 12 to the source-side end 15a of the floating gate electrode 15 below a part 18a of a control gate electrode 18 arranged in parallel with the floating gate electrode 15, and a semiconductor substrate 11. Thereby, the erasure is executed from the source 12 side, whereby damage that may be inflicted on the gate oxide film 14 on the drain 13 side can be reduced as compared with the case where writing and erasure are executed from the drain 13 side. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

Translated fromJapanese

本発明は、いわゆるスプリットゲート構造を有する不揮発性メモリトランジスタ、不揮発性メモリ装置および不揮発性メモリトランジスタのデータ消去方法に関するものである。  The present invention relates to a nonvolatile memory transistor having a so-called split gate structure, a nonvolatile memory device, and a data erasing method of the nonvolatile memory transistor.

スプリットゲート構造を有する不揮発性メモリ（不揮発性メモリトランジスタ）１００は、例えば、図４に示すように、Ｐ型の半導体基板１０１と、この半導体基板１０１上に形成されるゲート酸化膜１０４と、このゲート酸化膜１０４上に形成される浮遊ゲート電極１０５と、この浮遊ゲート電極１０５の上部および側部に酸化膜１０６を介して形成され一部１０８ａが半導体基板１０１のチャネル形成領域Ｃｈ上で浮遊ゲート電極１０５と並んで配置される制御ゲート電極１０８と、を備えている。そして、これに書き込まれたデータを消去する方法としては、例えば、下記特許文献１に開示される「不揮発性半導体記憶装置の消去方法」がある。  A nonvolatile memory (nonvolatile memory transistor) 100 having a split gate structure includes, for example, a P-type semiconductor substrate 101, agate oxide film 104 formed on thesemiconductor substrate 101, and Afloating gate electrode 105 formed on thegate oxide film 104, and apart 108 a formed on the upper and side portions of thefloating gate electrode 105 via theoxide film 106 on the channel formation region Ch of thesemiconductor substrate 101. And acontrol gate electrode 108 arranged in parallel with theelectrode 105. An example of a method for erasing data written therein is a “non-volatile semiconductor memory device erasing method” disclosed inPatent Document 1 below.

なお、図４に示す半導体基板１０１の表面には、ｎ＋拡散層からなるソース１０２とドレイン１０３とがそれぞれ形成されており、これらは半導体基板１０１よりも高い不純物濃度のＰ型領域（図略）でくるまれている。また、ゲート酸化膜１０４は、ソース−ドレイン間の半導体基板１１の表面を覆う厚さ７０Å〜２００Åのトンネル膜として機能する。さらに、酸化膜１０６は、酸化膜−窒化膜−酸化膜の３層構造からなる。  Note that asource 102 and adrain 103 made of n + diffusion layers are respectively formed on the surface of thesemiconductor substrate 101 shown in FIG. 4, and these are P-type regions (not shown) having a higher impurity concentration than thesemiconductor substrate 101. Wrapped in. Thegate oxide film 104 functions as a tunnel film having a thickness of 70 to 200 mm covering the surface of thesemiconductor substrate 11 between the source and drain. Further, theoxide film 106 has a three-layer structure of oxide film-nitride film-oxide film.

このように構成される不揮発性メモリ１００のデータの書込みは、チャネルホットエレクトロン（ＣＨＥ；Channel Hot Electron）またはドレインアバランシェチャネルホットエレクトロン（ＤＡＣＨＥ；Drain Avalanche Channel Hot Electron）と称される現象を用いて行われる。  Data writing in thenonvolatile memory 100 configured as described above is performed using a phenomenon called channel hot electron (CHE) or drain avalanche channel hot electron (DACHE). Is called.

即ち、図４(A) に示すように、例えば、ドレイン１０３に５Ｖ（＝Ｖｄ）を、制御ゲート電極１０８に８Ｖ（＝Ｖcg）を、それぞれ印加し、ソース１０２および半導体基板１１を接地（０Ｖ（＝Ｖｓ，Ｖｂ））して、ドレイン１０３の近傍でのインパクトイオニゼーションにより生じた電子ｅを浮遊ゲート電極１０５に注入する。これにより、ＭＯＳトランジスタとしての不揮発性メモリ１００の閾値電圧Ｖｔが上がるので、データが書き込まれた状態となる。  That is, as shown in FIG. 4A, for example, 5 V (= Vd) is applied to thedrain 103, 8 V (= Vcg) is applied to thecontrol gate electrode 108, and thesource 102 and thesemiconductor substrate 11 are grounded (0 V). (= Vs, Vb)), and electrons e generated by impact ionization in the vicinity of thedrain 103 are injected into thefloating gate electrode 105. As a result, the threshold voltage Vt of thenon-volatile memory 100 as the MOS transistor increases, so that data is written.

これに対してデータの消去は、ホットホール（ＨＨ；Hot Hole）消去と称される方法で行われる。即ち、図４(B) に示すように、制御ゲート電極１０８および半導体基板１０１を接地（０Ｖ（＝Ｖcg，Ｖｂ））し、ソース１０２を開放（Ｏpen(＝Ｖｓ））した状態で、ドレイン１０３と半導体基板１１との間でアバランシェブレークダウンが生じる電圧、例えば８Ｖ（＝Ｖｄ）をドレイン１０３に印加する。これにより発生した高エネルギー状態にあるホール（ホットホール）を浮遊ゲート電極１０５に注入することによって、データの書込みで浮遊ゲート電極１０５に帯電した電子ｅが中和される。これにより、不揮発性メモリ１００の閾値電圧Ｖｔが下がるので、データが消去された状態になる。
特許第２８４８２２３号公報On the other hand, data is erased by a method called hot hole (HH) erasure. That is, as shown in FIG. 4B, in the state where thecontrol gate electrode 108 and thesemiconductor substrate 101 are grounded (0 V (= Vcg, Vb)) and thesource 102 is opened (Open (= Vs)), the drain 103 A voltage at which an avalanche breakdown occurs between thesemiconductor substrate 11 and thesemiconductor substrate 11, for example, 8 V (= Vd) is applied to thedrain 103. By injecting holes (hot holes) generated in this manner into thefloating gate electrode 105, the electrons e charged in thefloating gate electrode 105 during data writing are neutralized. As a result, the threshold voltage Vt of thenonvolatile memory 100 is lowered, so that the data is erased.
Japanese Patent No. 2848223

しかしながら、このような従来の不揮発性メモリ１００によると、上述したように、データの書込みおよび消去は、いずれもドレイン電圧Ｖｄをドレイン１０３に印加する駆動制御を行っているため、不揮発性メモリ１００のデータを書き換えるたびにドレイン１０３の近傍に位置するゲート酸化膜１０４にダメージが集中し易くなるという問題がある。  However, according to such a conventionalnon-volatile memory 100, as described above, since data writing and erasing are both controlled by applying a drain voltage Vd to thedrain 103, thenon-volatile memory 100 There is a problem that damage tends to concentrate on thegate oxide film 104 located in the vicinity of thedrain 103 every time data is rewritten.

また、図５に示すように、不揮発性メモリ１００をマトリックス状に配列するメモリセルアレー１２０を構成した場合には、データの書込みや消去にドレイン電圧Ｖｄを印加する必要上、ビット線（ドレイン線Ｄ１〜Ｄ４）を使用することになるため、データを消去するときにもビット線単位でのまとまり、例えば、ビット線Ｄ１を選択したときには図５に示す一点鎖線内の不揮発性メモリ１００をひとまとまりとして消去する。このため、一般的なＥＥＰＲＯＭと同様にワード単位で消去する仕様要求に応えることができないという問題がある。  Further, as shown in FIG. 5, when thememory cell array 120 in which thenonvolatile memories 100 are arranged in a matrix is configured, it is necessary to apply the drain voltage Vd for data writing and erasing. D1 to D4) are used, so when erasing data, they are grouped in units of bit lines. For example, when the bit line D1 is selected, thenonvolatile memory 100 in the one-dot chain line shown in FIG. 5 is grouped. Erase as. For this reason, there is a problem that it is not possible to meet the specification requirement for erasing in units of words as in a general EEPROM.

本発明は、上述した課題を解決するためになされたものであり、その目的とするところは、ドレイン側のゲート酸化膜に与え得るダメージを軽減し得る不揮発性メモリトランジスタ、不揮発性メモリ装置および不揮発性メモリトランジスタのデータ消去方法を提供することにある。
また、本発明の別の目的は、メモリセルアレーを構成した場合には、ワード単位でまとめてデータを消去し得る不揮発性メモリトランジスタ、不揮発性メモリ装置および不揮発性メモリトランジスタのデータ消去方法を提供することにある。The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a nonvolatile memory transistor, a nonvolatile memory device, and a nonvolatile memory that can reduce damage that can be caused to a gate oxide film on the drain side It is an object of the present invention to provide a data erasing method for a volatile memory transistor.
Another object of the present invention is to provide a non-volatile memory transistor, a non-volatile memory device, and a non-volatile memory transistor data erasing method capable of erasing data in units of words when a memory cell array is configured. There is to do.

上記目的を達成するため、特許請求の範囲に記載の請求項１の不揮発性メモリトランジスタでは、半導体基板と、この半導体基板上に形成されるゲート酸化膜と、このゲート酸化膜上に形成される浮遊ゲート電極と、この浮遊ゲート電極の上部および側部に酸化膜を介して形成され一部が前記半導体基板のチャネル形成領域上で前記浮遊ゲート電極と並んで配置される制御ゲート電極と、を備えた不揮発性メモリトランジスタであって、データの消去過程において、前記浮遊ゲート電極と並んで配置される前記制御ゲート電極の前記一部の下方でソースから前記浮遊ゲート電極のソース側端まで伸びる空乏層における前記浮遊ゲート電極のソース側端近傍と前記半導体基板との間でアバランシェブレークダウンが生じる電圧を前記ソースに印加することを技術的特徴とする。  In order to achieve the above object, in the nonvolatile memory transistor according toclaim 1, the semiconductor substrate, a gate oxide film formed on the semiconductor substrate, and a gate oxide film are formed. A floating gate electrode, and a control gate electrode formed on an upper portion and a side portion of the floating gate electrode via an oxide film, a part of which is arranged alongside the floating gate electrode on a channel formation region of the semiconductor substrate, A non-volatile memory transistor comprising: a depletion extending from a source to a source side end of the floating gate electrode under the part of the control gate electrode arranged alongside the floating gate electrode in a data erasing process A voltage at which an avalanche breakdown occurs between the vicinity of the source side end of the floating gate electrode in the layer and the semiconductor substrate is applied to the source. And technical features that.

特許請求の範囲に記載の請求項２の不揮発性メモリトランジスタでは、前記浮遊ゲート電極の上部には、前記浮遊ゲート電極の上部に形成される前記制御ゲート電極の残部に並んで、前記浮遊ゲート電極に対して容量結合可能な結合電極が形成される請求項１記載の不揮発性メモリトランジスタであって、前記データの消去過程において、前記結合電極には、前記制御ゲート電極、前記ソース、ドレインおよび前記半導体基板のいずれの電位よりも低い電圧が印加されることを技術的特徴とする。  The nonvolatile memory transistor according to claim 2, wherein the floating gate electrode is arranged above the floating gate electrode alongside a remaining portion of the control gate electrode formed on the floating gate electrode. 2. The nonvolatile memory transistor according toclaim 1, wherein a coupling electrode capable of being capacitively coupled is formed in the data erasing process, and the coupling electrode includes the control gate electrode, the source, the drain, and the A technical feature is that a voltage lower than any potential of the semiconductor substrate is applied.

特許請求の範囲に記載の請求項３の不揮発性メモリトランジスタでは、前記浮遊ゲート電極のドレイン側端が、前記ゲート酸化膜を介して前記ドレインと容量結合可能に前記ドレインに重なって位置する請求項１または２記載の不揮発性メモリトランジスタであって、データの消去過程において、前記ドレインには、前記ソースおよび前記制御ゲート電極の電位以下かつ前記半導体基板の電位以上の電圧が印加されることを技術的特徴とする。  3. The nonvolatile memory transistor according to claim 3, wherein a drain side end of the floating gate electrode is positioned to overlap the drain so as to be capacitively coupled to the drain through the gate oxide film. 3. The nonvolatile memory transistor according toclaim 1 or 2, wherein, in the data erasing process, a voltage lower than the potential of the source and the control gate electrode and higher than the potential of the semiconductor substrate is applied to the drain. Characteristic.

特許請求の範囲に記載の請求項４の不揮発性メモリトランジスタでは、請求項１〜３のいずれか一項に記載の不揮発性メモリトランジスタにおいて、データの消去過程において、前記制御ゲート電極には、前記ソースの電位よりも高い電圧が印加されることを技術的特徴とする。  In the nonvolatile memory transistor according to claim 4, the nonvolatile memory transistor according to any one ofclaims 1 to 3, wherein the control gate electrode includes the control gate electrode in the data erasing process. A technical feature is that a voltage higher than the potential of the source is applied.

上記目的を達成するため、特許請求の範囲に記載の請求項５の不揮発性メモリ装置では、請求項１〜４のいずれか一項に記載の不揮発性メモリトランジスタをマトリクス状に複数配置して構成される不揮発性メモリ装置であって、同一の行または列に配置される複数の前記不揮発性メモリトランジスタは、それぞれの前記ソースに接続されるソース電極が同一のソース配線に接続され、かつ、それぞれの前記制御ゲート電極が同一の制御ゲート配線に接続されることを技術的特徴とする。  In order to achieve the above object, the nonvolatile memory device according to claim 5 according to the claims includes a plurality of nonvolatile memory transistors according to any one ofclaims 1 to 4 arranged in a matrix. A plurality of nonvolatile memory transistors arranged in the same row or column, the source electrodes connected to the respective sources are connected to the same source wiring, and The control gate electrode is connected to the same control gate wiring in a technical feature.

上記目的を達成するため、特許請求の範囲に記載の請求項６の不揮発性メモリトランジスタのデータ消去方法では、半導体基板と、この半導体基板上に形成されるゲート酸化膜と、このゲート酸化膜上に形成される浮遊ゲート電極と、この浮遊ゲート電極の上部および側部に酸化膜を介して形成され一部が前記半導体基板のチャネル形成領域上で前記浮遊ゲート電極と並んで配置される制御ゲート電極と、を備えた不揮発性メモリトランジスタのデータ消去方法であって、前記浮遊ゲート電極と並んで配置される前記制御ゲート電極の前記一部の下方においてソースから前記浮遊ゲート電極のソース側端まで伸びる空乏層における前記浮遊ゲート電極のソース側端近傍と前記半導体基板との間でアバランシェブレークダウンが生じる電圧を前記ソースに印加することを技術的特徴とする。  In order to achieve the above object, in the data erasing method for a nonvolatile memory transistor according to claim 6, the semiconductor substrate, a gate oxide film formed on the semiconductor substrate, and the gate oxide film are formed. And a control gate which is formed on the upper and side portions of the floating gate electrode via an oxide film and a part thereof is arranged alongside the floating gate electrode on the channel formation region of the semiconductor substrate. A method for erasing data of a nonvolatile memory transistor comprising an electrode, from a source to a source side end of the floating gate electrode below the part of the control gate electrode arranged side by side with the floating gate electrode A voltage at which an avalanche breakdown occurs between the vicinity of the source side end of the floating gate electrode and the semiconductor substrate in the extending depletion layer And technical features that applied to the source.

特許請求の範囲に記載の請求項７の不揮発性メモリトランジスタのデータ消去方法では、前記浮遊ゲート電極のドレイン側端が、前記ゲート酸化膜を介して前記ドレインと容量結合可能に前記ドレインに重なって位置する請求項６記載の不揮発性メモリトランジスタのデータ消去方法であって、前記ドレインには、前記ソースおよび前記制御ゲート電極の電位以下かつ前記半導体基板の電位以上の電圧が印加されることを技術的特徴とする。  In the data erasing method of the nonvolatile memory transistor according to claim 7, the drain side end of the floating gate electrode overlaps the drain so as to be capacitively coupled to the drain via the gate oxide film. 7. The data erasing method for a non-volatile memory transistor according to claim 6, wherein a voltage lower than the potential of the source and the control gate electrode and higher than the potential of the semiconductor substrate is applied to the drain. Characteristic.

特許請求の範囲に記載の請求項８の不揮発性メモリトランジスタのデータ消去方法では、請求項６または７記載の不揮発性メモリトランジスタのデータ消去方法において、前記制御ゲート電極には、前記ソースの電位よりも高い電圧が印加されることを技術的特徴とする。  The data erasing method of the nonvolatile memory transistor according toclaim 8, wherein the control gate electrode is supplied with a potential of the source from the potential of the source. A technical feature is that a high voltage is applied.

請求項１の発明や請求項６の発明では、データの消去過程において、浮遊ゲート電極と並んで配置される制御ゲート電極の一部の下方でソースから浮遊ゲート電極のソース側端まで伸びる空乏層における浮遊ゲート電極のソース側端近傍（空乏層の先端）と半導体基板との間でアバランシェブレークダウンが生じる電圧をソースに印加する。これにより、アバランシェブレークダウンにより発生した高エネルギー状態にあるホールを浮遊ゲート電極に注入し、データの書込みで浮遊ゲート電極に帯電した電子を中和することができる。  In the invention ofclaim 1 or claim 6, in the data erasing process, a depletion layer extending from the source to the source side end of the floating gate electrode under a part of the control gate electrode arranged side by side with the floating gate electrode A voltage at which an avalanche breakdown occurs between the vicinity of the source side end of the floating gate electrode (tip of the depletion layer) and the semiconductor substrate is applied to the source. Thereby, holes in a high energy state generated by avalanche breakdown are injected into the floating gate electrode, and electrons charged in the floating gate electrode can be neutralized by writing data.

つまり、ドレインに電圧を印加することなく、ソースに電圧を印加することによりデータを消去し得るので、書込みをドレイン側から行っても消去はソース側から行うことが可能になる。したがって、書込みおよび消去をドレイン側から行う場合に比べて、ドレイン側のゲート酸化膜に与え得るダメージを軽減することができる。また、データの消去をソース側から行うことが可能になるので、メモリセルアレーを構成した場合にはワード単位でまとめてデータを消去することができる。  That is, since data can be erased by applying a voltage to the source without applying a voltage to the drain, erasing can be performed from the source side even if writing is performed from the drain side. Therefore, damage that can be caused to the gate oxide film on the drain side can be reduced as compared with the case where writing and erasing are performed from the drain side. Further, since data can be erased from the source side, when a memory cell array is configured, data can be erased collectively in units of words.

請求項２の発明では、データの消去過程において、浮遊ゲート電極に対して容量結合可能な結合電極には、制御ゲート電極、ソース、ドレインおよび半導体基板のいずれの電位よりも低い電圧が印加される。これにより、結合電極に容量的に結合する浮遊ゲート電極の電位を、結合電極の電位とほぼ同様に、制御ゲート電極、ソース、ドレインおよび半導体基板のいずれの電位よりも低い電圧に固定できるので、浮遊ゲートのソース側端の近傍のチャネルの電位をこのような低い電圧に下げられる。したがって、空乏層の浮遊ゲート電極のソース側端近傍（空乏層の先端）と半導体基板との間でアバランシェブレークダウンをより確実に生じさせることができる。また、浮遊ゲート電極の電位を結合電極の電位により制御できるため、これを用いてアバランシェブレークダウンが発生する電圧を調整することが可能となる。  In the data erasing process, a voltage lower than any potential of the control gate electrode, the source, the drain, and the semiconductor substrate is applied to the coupling electrode that can be capacitively coupled to the floating gate electrode. . As a result, the potential of the floating gate electrode capacitively coupled to the coupling electrode can be fixed to a voltage lower than any of the potential of the control gate electrode, the source, the drain, and the semiconductor substrate, almost the same as the potential of the coupling electrode. The potential of the channel near the source side end of the floating gate can be lowered to such a low voltage. Therefore, avalanche breakdown can be more reliably generated between the vicinity of the source side end of the floating gate electrode of the depletion layer (tip of the depletion layer) and the semiconductor substrate. In addition, since the potential of the floating gate electrode can be controlled by the potential of the coupling electrode, it is possible to adjust the voltage at which avalanche breakdown occurs using this.

請求項３の発明や請求項７の発明では、浮遊ゲート電極のドレイン側端が、ゲート酸化膜を介してドレインと容量結合可能にドレインに重なって位置し、ドレインには、ソースおよび制御ゲート電極の電位以下かつ半導体基板の電位以上の電圧が印加される。これにより、浮遊ゲート電極の電位を、ドレインの電位とほぼ同様に、ソースおよび制御ゲート電極の電位以下かつ半導体基板の電位以上に固定できるので、浮遊ゲートのソース側端の近傍のチャネルの電位をこのような電位に下げられる。したがって、空乏層の浮遊ゲートのソース側端近傍と半導体基板との間でアバランシェブレークダウンをより確実に生じさせることができる。また、浮遊ゲート電極の電位をドレインの電位により制御できるため、これを用いてアバランシェブレークダウンが発生する電圧を調整することが可能となる。  In the invention of claim 3 and claim 7, the drain side end of the floating gate electrode is positioned so as to be capacitively coupled with the drain via the gate oxide film, and the drain includes the source and the control gate electrode. A voltage equal to or lower than that of the semiconductor substrate and higher than that of the semiconductor substrate is applied. As a result, the potential of the floating gate electrode can be fixed to be equal to or lower than the potential of the source and control gate electrode and higher than the potential of the semiconductor substrate, almost the same as the potential of the drain. It is lowered to such a potential. Therefore, an avalanche breakdown can be more reliably generated between the vicinity of the source side end of the floating gate of the depletion layer and the semiconductor substrate. In addition, since the potential of the floating gate electrode can be controlled by the potential of the drain, it is possible to adjust the voltage at which avalanche breakdown occurs using this.

請求項４の発明や請求項８の発明では、制御ゲート電極には、ソースの電位よりも高い電圧が印加される。これにより、制御ゲート電極には、アバランシェ電圧よりも高い電圧が印加されるので、空乏層の浮遊ゲート電極のソース側端近傍と半導体基板との間におけるアバランシェブレークダウンの発生を促進することができる。したがって、アバランシェブレークダウンをより一層確実に生じさせることができる。  In the fourth and eighth aspects of the invention, a voltage higher than the source potential is applied to the control gate electrode. Thereby, since a voltage higher than the avalanche voltage is applied to the control gate electrode, it is possible to promote the occurrence of avalanche breakdown between the vicinity of the source side end of the floating gate electrode of the depletion layer and the semiconductor substrate. . Therefore, an avalanche breakdown can be generated more reliably.

請求項５の発明では、同一の行または列に配置される複数の不揮発性メモリトランジスタは、それぞれのソースに接続されるソース電極が同一のソース配線に接続され、かつ、それぞれの制御ゲート電極が同一の制御ゲート配線に接続される。これにより、これらの不揮発性メモリトランジスタに書き込まれたデータを消去する際には、各不揮発性メモリトランジスタに対して、ソース線単位、つまりワード単位でソース電圧を印加することができるので、同一の行または列に配置される複数の不揮発性メモリトランジスタのデータを同時に一括して消去することができる。したがって、ワード単位でまとめてデータを消去することができる。  According to the invention of claim 5, in the plurality of nonvolatile memory transistors arranged in the same row or column, the source electrodes connected to the respective sources are connected to the same source wiring, and the respective control gate electrodes are Connected to the same control gate wiring. Thus, when erasing data written in these nonvolatile memory transistors, the source voltage can be applied to each nonvolatile memory transistor in units of source lines, that is, in units of words. Data of a plurality of nonvolatile memory transistors arranged in a row or column can be erased simultaneously at the same time. Therefore, data can be erased collectively in units of words.

以下、本発明の「半導体記憶装置およびそのデータ消去方法」を適用した不揮発性メモリとそれに記憶されたデータの消去過程の実施形態について図を参照して説明する。まず本実施形態に係る不揮発性メモリ１０の構成を図１に基づいて説明する。なお、図１は、不揮発性メモリ１０の構成例およびその駆動例を示す説明図（図１(A) は書込み過程を示すもの、図１(B) は消去過程を示すもの）で、不揮発性メモリ１０の断面を模式的に示したものである。  Embodiments of a nonvolatile memory to which the “semiconductor memory device and data erasing method thereof” of the present invention are applied and an erasing process of data stored in the nonvolatile memory will be described below with reference to the drawings. First, the configuration of thenonvolatile memory 10 according to the present embodiment will be described with reference to FIG. 1 is an explanatory diagram showing a configuration example and a driving example of the nonvolatile memory 10 (FIG. 1 (A) shows a writing process and FIG. 1 (B) shows an erasing process). 1 schematically shows a cross section of amemory 10.

図１(A) に示すように、不揮発性メモリ１０は、スプリットゲート構造を有する半導体記憶装置で、いわゆるフラッシュメモリのメモリセル（Ｎチャネル型ＭＯＳトランジスタ）に相当するものである。  As shown in FIG. 1A, anonvolatile memory 10 is a semiconductor memory device having a split gate structure, and corresponds to a so-called flash memory memory cell (N-channel MOS transistor).

本実施形態では、例えば、Ｐ導電型の半導体基板（またはＮ導電型の半導体基板の表層部に形成されるＰ導電型のウェル）１１内に対称に形成されるＮ導電型拡散領域（Ｎ＋）のソース１２およびドレイン１３、これらに挟まれてチャネルとして機能し得るチャネル形成領域Ｃｈ、この半導体基板１１の表層（半導体基板上）に形成されるゲート酸化膜１４、このゲート酸化膜１４（７０Å〜２００Åのトンネル膜）上に形成される浮遊ゲート電極１５、制御ゲート電極１８等から構成されている。  In the present embodiment, for example, an N conductivity type diffusion region (N +) formed symmetrically in a P conductivity type semiconductor substrate (or a P conductivity type well formed in a surface layer portion of an N conductivity type semiconductor substrate) 11.Source 12 anddrain 13, a channel formation region Ch sandwiched between them to function as a channel, agate oxide film 14 formed on the surface layer (on the semiconductor substrate) of thesemiconductor substrate 11, and the gate oxide film 14 (70˜ The floatinggate electrode 15 and thecontrol gate electrode 18 are formed on the 200 ト ン ネ ル tunnel film).

浮遊ゲート電極１５は、チャネル形成領域Ｃｈ上のゲート酸化膜１４上のドレイン１３側に片寄って図１の紙面垂直方向に帯状に形成されている。この浮遊ゲート電極１５の周囲は、酸化膜１６で覆われており、これを介して浮遊ゲート電極１５の上部および側部に制御ゲート電極１８が形成されている。なお、この酸化膜１６は、例えば、酸化膜−窒化膜−酸化膜の三層構造のいわゆるＯＮＯ膜で構成されている。  The floatinggate electrode 15 is formed in a band shape in a direction perpendicular to the paper surface of FIG. 1 while being offset toward thedrain 13 side on thegate oxide film 14 on the channel formation region Ch. The periphery of the floatinggate electrode 15 is covered with anoxide film 16, and acontrol gate electrode 18 is formed on the upper and side portions of the floatinggate electrode 15 via theoxide film 16. Theoxide film 16 is formed of, for example, a so-called ONO film having a three-layer structure of oxide film-nitride film-oxide film.

即ち、制御ゲート電極１８は、その一部１８ａが酸化膜１６を介して浮遊ゲート電極１５上の一部を覆うように、またこの一部１８ａに連続して残部１８ｂがソース１２方向に位置する浮遊ゲート電極１５の側部を覆いながらソース１２側のゲート酸化膜１４上に位置するように、それぞれ形成されている。これにより、制御ゲート電極１８と浮遊ゲート電極１５とがチャネル形成領域Ｃｈ上において並んで配置される、スプリットゲート構造をなしている。また、ドレイン１３と浮遊ゲート電極１５とがゲート酸化膜１４を介してオーバラップする（重なる）ように配置されており、電気的に比較的大きな結合容量で容量結合可能に構成されている。  That is, thecontrol gate electrode 18 has apart 18a covering a part on the floatinggate electrode 15 via theoxide film 16, and a remainingpart 18b is located in the direction of thesource 12 continuously to thepart 18a. Each is formed so as to be positioned on thegate oxide film 14 on thesource 12 side while covering the side portion of the floatinggate electrode 15. Thus, a split gate structure is formed in which thecontrol gate electrode 18 and the floatinggate electrode 15 are arranged side by side on the channel formation region Ch. Further, thedrain 13 and the floatinggate electrode 15 are arranged so as to overlap (overlap) with thegate oxide film 14 interposed therebetween, and are configured to be capable of capacitive coupling with a relatively large coupling capacitance.

なお、ドレイン１３をＰ−層でくるむ場合にはポケット１３ａが形成される（図１に示すドレイン１３先端下部の破線）。また、ソース１２にはソース電圧Ｖｓ、ドレイン１３にはドレインＶｄ、制御ゲート電極１８には制御ゲート電圧Ｖcg、をそれぞれ印加可能に配線されている。また半導体基板１１にも基板電圧Ｖｂを印加可能に配線されている。  When thedrain 13 is wrapped with a P− layer, apocket 13a is formed (broken line at the lower end of thedrain 13 shown in FIG. 1). Further, thesource 12 is wired so that the source voltage Vs, thedrain 13 can be drained, and thecontrol gate electrode 18 can be applied with the control gate voltage Vcg. Thesemiconductor substrate 11 is also wired so that the substrate voltage Vb can be applied.

このように不揮発性メモリ１０を構成することにより、例えば、データの書込み過程においては、図１(A) に示すような各電圧がソース１２、ドレイン１３、制御ゲート電極１８および半導体基板１１に印加される。  By configuring thenonvolatile memory 10 in this way, for example, in the data writing process, each voltage as shown in FIG. 1A is applied to thesource 12, thedrain 13, thecontrol gate electrode 18 and thesemiconductor substrate 11. Is done.

即ち、データの書込みにおいては、ソース電圧Ｖｓおよび基板電圧Ｖｂを同電位、例えば０Ｖにするため、ソース１２および半導体基板１１をそれぞれ接地し、基板電圧Ｖｂに対して正の電圧（例えば５Ｖ）をドレイン電圧Ｖｄとしてドレイン１３に印加した状態で、基板電圧Ｖｂに対して正の電圧（例えば８Ｖ）の制御ゲート電圧Ｖcgを制御ゲート電極１８に印加する。  That is, in writing data, in order to set the source voltage Vs and the substrate voltage Vb to the same potential, for example, 0 V, thesource 12 and thesemiconductor substrate 11 are grounded, and a positive voltage (for example, 5 V) is applied to the substrate voltage Vb. A control gate voltage Vcg having a positive voltage (for example, 8 V) with respect to the substrate voltage Vb is applied to thecontrol gate electrode 18 while being applied to thedrain 13 as the drain voltage Vd.

不揮発性メモリ１０を駆動する電圧関係をこのように設定することで、図１(A) に示す太矢印方向にソース１２からドレイン１３に向かって電子ｅが移動し、そのうちの一部の電子ｅが高エネルギー状態にあるホットエレクトロン（ＨＥ；Hot Electron）として、同図に細矢印で示すように浮遊ゲート電極１５に注入される。これにより、ＭＯＳトランジスタとしての不揮発性メモリ１０の閾値電圧Ｖｔが上昇するため、例えばこれをデータが書き込まれた状態と定義することで、データの書込みとなる。  By setting the voltage relationship for driving thenonvolatile memory 10 in this way, electrons e move from thesource 12 to thedrain 13 in the direction of the thick arrow shown in FIG. Is injected into the floatinggate electrode 15 as hot electrons (HE) in a high energy state as indicated by thin arrows in FIG. As a result, the threshold voltage Vt of thenonvolatile memory 10 as the MOS transistor rises. For example, by defining this as a state in which data is written, data is written.

これに対し、データの消去過程においては、図１(B) に示すような各電圧がソース１２、ドレイン１３、制御ゲート電極１８および半導体基板１１に印加される。  On the other hand, in the data erasing process, voltages as shown in FIG. 1B are applied to thesource 12, thedrain 13, thecontrol gate electrode 18 and thesemiconductor substrate 11.

即ち、データの消去においては、ドレイン電圧Ｖｄを例えば０Ｖにするためドレイン１３を接地した状態で、ドレイン電圧Ｖｄに対して正の電圧（例えば８Ｖ）を制御ゲート電圧Ｖcgとして制御ゲート電極１８に印加する。これにより、ソース−ドレイン間のチャネル形成領域Ｃｈにチャネルが形成されるので、そのうえでドレイン電圧Ｖｄに対して正の電圧（例えば８Ｖ）のソース電圧Ｖｓをソース１２に印加し、半導体基板１１には例えば０Ｖを印加する。これにより、ゲート酸化膜１４上に配置された制御ゲート電極１８の一部１８ａの下にあたるチャネル形成領域Ｃｈでは空乏層Ｄｐが形成されてドレイン１３方向および半導体基板１１の高電位方向に伸びる。  That is, in erasing data, a positive voltage (for example, 8 V) with respect to the drain voltage Vd is applied to thecontrol gate electrode 18 as the control gate voltage Vcg while thedrain 13 is grounded to set the drain voltage Vd to 0 V, for example. To do. As a result, a channel is formed in the channel formation region Ch between the source and drain, and then, a source voltage Vs having a positive voltage (for example, 8 V) with respect to the drain voltage Vd is applied to thesource 12. For example, 0V is applied. As a result, a depletion layer Dp is formed in the channel formation region Ch under theportion 18 a of thecontrol gate electrode 18 disposed on thegate oxide film 14 and extends in the direction of thedrain 13 and the high potential direction of thesemiconductor substrate 11.

このとき、浮遊ゲート電極１５は、ドレインに対して電気的に容量結合可能にオーバラップしているので、浮遊ゲート電極１５の電位はドレインの電位（０Ｖ）よりも低い電位に保たれる。つまり、浮遊ゲート電極１５が結合容量を介して実質的に接地されるため、浮遊ゲート電極１５の電位は０Ｖになる。  At this time, since the floatinggate electrode 15 overlaps with the drain so as to be electrically capacitively coupled, the potential of the floatinggate electrode 15 is kept lower than the drain potential (0 V). That is, since the floatinggate electrode 15 is substantially grounded through the coupling capacitance, the potential of the floatinggate electrode 15 becomes 0V.

このため、空乏層Ｄｐの成長を浮遊ゲート電極１５の下で止めるとともに、空乏層Ｄｐの伸展方向先端付近、つまり空乏層の浮遊ゲート電極１５のソース側端１５ａの近傍付近（空乏層先端Ｄｐｐと半導体基板１１との間）αでアバランシェブレークダウンが生じる。このため、アバランシェブレークダウンにより発生した高エネルギー状態にあるホールｈ、つまりホットホール（ＨＨ；Hot Hole）ｈが浮遊ゲート電極１５に注入されると、データの書込みで浮遊ゲート電極１５に帯電した電子ｅが中和されることから、ＭＯＳトランジスタとしての不揮発性メモリ１０の閾値電圧Ｖｔが降下して書き込まれたデータは消去（ホットホール消去）される。  For this reason, the growth of the depletion layer Dp is stopped under the floatinggate electrode 15, and the vicinity of the extension direction of the depletion layer Dp, that is, the vicinity of the sourceside end 15a of the floatinggate electrode 15 of the depletion layer (depletion layer tip Dpp and An avalanche breakdown occurs between α and thesemiconductor substrate 11. For this reason, when a hole h in a high energy state generated by avalanche breakdown, that is, a hot hole (HH) h, is injected into the floatinggate electrode 15, electrons charged in the floatinggate electrode 15 by data writing Since e is neutralized, the written data is erased (hot hole erase) when the threshold voltage Vt of thenonvolatile memory 10 as the MOS transistor drops.

特に、ソース１２に印加されるソース電圧Ｖｓよりも高い電圧を制御ゲート電極１８に印加することにより、チャネルＣｈが形成され易くなるため、浮遊ゲート電極１５のソース側端の近傍（空乏層先端Ｄｐｐと半導体基板１１との間）αでアバランシェブレークダウンをより確実に生じさせることができる。  In particular, since a channel Ch is easily formed by applying a voltage higher than the source voltage Vs applied to thesource 12 to thecontrol gate electrode 18, the vicinity of the source side end of the floating gate electrode 15 (depletion layer tip Dpp) And the semiconductor substrate 11), avalanche breakdown can be generated more reliably.

このように本実施形態に係る不揮発性メモリ１０によると、データの消去過程において、浮遊ゲート電極１５と並んで配置される制御ゲート電極１８の一部１８ａの下方でソース１２から浮遊ゲート電極１５のソース側端１５ａまで伸びる空乏層Ｄｐにおける浮遊ゲート電極１５のソース側端１５ａ近傍（空乏層先端Ｄｐｐ）と半導体基板１１との間αでアバランシェブレークダウンが生じる電圧をソース１２に印加する。これにより、アバランシェブレークダウンにより発生したホットホールｈを浮遊ゲート電極１５に注入することで、データの書込みで浮遊ゲート電極１５に帯電した電子ｅを中和することができる。  As described above, according to thenonvolatile memory 10 according to the present embodiment, in the data erasing process, the floatinggate electrode 15 is connected to the floatinggate electrode 15 from thesource 12 below thepart 18a of thecontrol gate electrode 18 arranged side by side with the floatinggate electrode 15. A voltage at which avalanche breakdown occurs at α between thesemiconductor substrate 11 and the vicinity of the source side end 15 a of the floating gate electrode 15 (depletion layer tip Dpp) in the depletion layer Dp extending to the source side end 15 a is applied to thesource 12. Thereby, by injecting the hot hole h generated by the avalanche breakdown into the floatinggate electrode 15, it is possible to neutralize the electrons e charged in the floatinggate electrode 15 by writing data.

つまり、ドレイン１３にドレイン電圧Ｖｄを印加することなく、ソース１２にソース電圧Ｖｓを印加することによりデータを消去し得るので、書込に過程でデータの書込みをドレイン１３側から行ってもデータの消去はソース１２側から行うことが可能になる。したがって、書込みおよび消去をドレイン１３側から行う場合に比べて、ドレイン１３側のゲート酸化膜１４に与え得るダメージを軽減することができる。  In other words, since the data can be erased by applying the source voltage Vs to thesource 12 without applying the drain voltage Vd to thedrain 13, even if data is written from thedrain 13 side in the process of writing, Erasing can be performed from thesource 12 side. Therefore, damage that can be caused to thegate oxide film 14 on thedrain 13 side can be reduced as compared with the case where writing and erasing are performed from thedrain 13 side.

また、ドレイン１３をＰ−層のポケット１３ａでくるむ構成を採る場合には、書き込み時のチャネルホットエレクトロン（ＣＨＥ）の生成のみを考慮して構成すれば良いため、当該不揮発性メモリ１０の設計を容易にすることが可能となる。  Further, when thedrain 13 is surrounded by the P-layer pocket 13a, it is sufficient to consider only the generation of channel hot electrons (CHE) at the time of writing. It can be made easy.

また、このように不揮発性メモリ１０は、ソース１２側からデータを消去することができることから、例えば、図２に示すように、不揮発性メモリ１０をマトリックス状に配列してメモリセルアレー（不揮発性メモリ装置）を構成しても、複数の不揮発性メモリ１０をワード単位でまとめてデータの消去をすることが可能となる。  Since thenonvolatile memory 10 can erase data from thesource 12 side in this way, for example, as shown in FIG. 2, thenonvolatile memory 10 is arranged in a matrix to form a memory cell array (nonvolatile Even if the memory device is configured, it is possible to erase data by collecting a plurality ofnonvolatile memories 10 in units of words.

即ち、図２に示すように、１６個の不揮発性メモリ１０を４行４列に配置し（図２に示す符号ＭＣ11，ＭＣ12，ＭＣ13，ＭＣ14，ＭＣ21，ＭＣ22，ＭＣ23，ＭＣ24，ＭＣ31，ＭＣ32，ＭＣ33，ＭＣ34，ＭＣ41，ＭＣ42，ＭＣ43，ＭＣ44）、隣り合う不揮発性メモリ１０の、ドレイン１３を行（図２に示す左右方向）に、ソース１２および制御ゲート電極１８を列（図２に示す上下方向）に、それぞれまとめて接続する。  That is, as shown in FIG. 2, 16non-volatile memories 10 are arranged in 4 rows and 4 columns (reference numerals MC11, MC12, MC13, MC14, MC21, MC22, MC23, MC24, MC31, MC32, MC33, MC34, MC41, MC42, MC43, MC44), drains 13 of adjacentnon-volatile memories 10 in rows (left and right direction shown in FIG. 2), andsources 12 andcontrol gate electrodes 18 in columns (upper and lower sides shown in FIG. 2). Direction) and connect them together.

これにより、例えば、１行目に配置されるＭＣ11，ＭＣ12，ＭＣ13，ＭＣ14のそれぞれのドレイン１３にはドレイン線Ｄ１を介してドレイン電圧Ｖｄを印加することができ、また１列目に配置されるＭＣ11，ＭＣ21，ＭＣ31，ＭＣ41のそれぞれのソース１２にはソース線Ｓ１を介してソース電圧Ｖｓを印加することができ、さらに１列目に配置されるＭＣ11，ＭＣ21，ＭＣ31，ＭＣ41のそれぞれの制御ゲート電極１８には制御ゲート線ＣＧ１を介して制御ゲート電圧Ｖcgを印加することができる。なお、ソース線Ｓ１〜Ｓ４はソース配線、制御ゲート線ＣＧ１〜ＣＧ４は制御ゲート線に、それぞれ相当する。  Thereby, for example, the drain voltage Vd can be applied to each drain 13 of MC11, MC12, MC13, and MC14 arranged in the first row via the drain line D1, and arranged in the first column. A source voltage Vs can be applied to eachsource 12 of MC11, MC21, MC31, and MC41 via a source line S1, and each control gate of MC11, MC21, MC31, and MC41 arranged in the first column. A control gate voltage Vcg can be applied to theelectrode 18 via the control gate line CG1. The source lines S1 to S4 correspond to source lines, and the control gate lines CG1 to CG4 correspond to control gate lines, respectively.

このため、図５を参照して説明した従来のメモリセルアレー１２０では、不揮発性メモリ１００のデータを消去する際に、ビット線（ドレイン線Ｄ１〜Ｄ４）単位でのまとまりとして消去する必要があったが、図２に示すメモリセルアレー２０では、不揮発性メモリ１０のソース１２にはソース線Ｓ１を介してワード線（ソース線Ｓ１〜Ｓ４）単位でソース電圧Ｖｓを印加することができる。したがって、同図に示す一点鎖線内の不揮発性メモリ１０のデータをワード単位でまとめて消去することができるので、一般的なＥＥＰＲＯＭと同様、ワード単位で消去する仕様要求に応えることが可能となる。  For this reason, in the conventionalmemory cell array 120 described with reference to FIG. 5, when erasing data in thenonvolatile memory 100, it is necessary to erase the data in units of bit lines (drain lines D1 to D4). However, in thememory cell array 20 shown in FIG. 2, the source voltage Vs can be applied to thesource 12 of thenonvolatile memory 10 in units of word lines (source lines S1 to S4) via the source line S1. Therefore, since the data in thenonvolatile memory 10 within the alternate long and short dash line shown in the figure can be erased collectively in units of words, it is possible to meet the specification requirements for erasing in units of words, as in a general EEPROM. .

なお、図２に示すメモリセルアレー２０では、不揮発性メモリ１０を４行４列に配置したものを例示したが、実際には、このようなメモリセルアレーは、例えば１００万個オーダーの不揮発性メモリ１０で構成され、この場合においてもワード単位でまとめてデータを消去することができる。  In thememory cell array 20 shown in FIG. 2, an example in which thenonvolatile memory 10 is arranged in 4 rows and 4 columns is illustrated. However, in reality, such a memory cell array is, for example, a nonvolatile memory of the order of one million pieces. In this case, data can be erased collectively in units of words.

また、メモリセルアレー２０は、ビット線（ドレイン線Ｄ１〜Ｄ４）およびソース線Ｓ１〜Ｓ４に接続される列選択回路と、ワード線（制御ゲート線ＣＧ１〜ＣＧ４）に接続される行選択回路と、これら選択回路に接続されてデータの書込み時、消去時および読出し時のそれぞれに、ドレイン電圧Ｖｄ、ソース電圧Ｖｓ、制御ゲート電圧Ｖcgおよび基板電圧Ｖｂを制御し得る制御回路と、からなる駆動制御回路によって駆動制御される。  Thememory cell array 20 includes a column selection circuit connected to the bit lines (drain lines D1 to D4) and the source lines S1 to S4, and a row selection circuit connected to the word lines (control gate lines CG1 to CG4). And a control circuit connected to these selection circuits and capable of controlling drain voltage Vd, source voltage Vs, control gate voltage Vcg and substrate voltage Vb at the time of data writing, erasing and reading, respectively. Drive controlled by the circuit.

また、図３に示す不揮発性メモリ１０’のように、制御ゲート電極１８の残部１８ｂに並んで、浮遊ゲート電極１５に対して容量結合可能な結合電極１９を酸化膜１６を介して浮遊ゲート電極１５の上部に形成し、データの消去過程において、制御ゲート電極１８、ソース１２、ドレイン１３および半導体基板１１のいずれの電位よりも低い電圧（例えば−８Ｖ）を結合電極１９の結合電極電圧Ｖcpとして印加しても良い。  Further, as in thenonvolatile memory 10 ′ shown in FIG. 3, acoupling electrode 19 that can be capacitively coupled to the floatinggate electrode 15 is arranged via theoxide film 16 along the remainingportion 18 b of thecontrol gate electrode 18. 15 and a voltage lower than any potential of thecontrol gate electrode 18, thesource 12, thedrain 13, and the semiconductor substrate 11 (for example, −8 V) as the coupling electrode voltage Vcp of thecoupling electrode 19 in the data erasing process. You may apply.

これにより、結合電極１９に容量的に結合する浮遊ゲート電極１５の電位を、結合電極１９の電位とほぼ同様に、制御ゲート電極１８、ソース１２、ドレイン１３および半導体基板１１のいずれの電位よりも低い結合電極電圧Ｖcp（例えば−８Ｖ）に固定できるので、浮遊ゲート電極１５のソース側端１５ａの近傍のチャネル電位をこのような低い電圧に下げられる。したがって、浮遊ゲート電極１５のソース側端１５ａの近傍でアバランシェブレークダウンをより確実に生じさせることができる。  As a result, the potential of the floatinggate electrode 15 capacitively coupled to thecoupling electrode 19 is set to be higher than any of the potentials of thecontrol gate electrode 18, thesource 12, thedrain 13, and thesemiconductor substrate 11 in substantially the same manner as the potential of thecoupling electrode 19. Since it can be fixed to a low coupling electrode voltage Vcp (for example, −8 V), the channel potential in the vicinity of the sourceside end 15a of the floatinggate electrode 15 can be lowered to such a low voltage. Therefore, an avalanche breakdown can be more reliably generated in the vicinity of the sourceside end 15a of the floatinggate electrode 15.

また、この場合、結合電極電圧Ｖcpによって、アバランシェブレークダウンが発生する電圧を調整することが可能となる。さらに、ドレイン１３と浮遊ゲート電極１５とを電気的に容量結合可能にオーバラップさせる構成を採る必要もなくなるうえに、データの消去時にはドレイン電圧Ｖｄを０Ｖに固定することなく開放電圧（電気的に浮かせた状態の電圧）に設定できるので、ラッチアップの発生も防止することができる。  In this case, the voltage at which avalanche breakdown occurs can be adjusted by the coupling electrode voltage Vcp. Further, it is not necessary to adopt a configuration in which thedrain 13 and the floatinggate electrode 15 are overlapped so as to be electrically capacitively coupled, and at the time of erasing data, the drain voltage Vd is not fixed to 0 V (open voltage (electrically). Therefore, the occurrence of latch-up can be prevented.

本発明の一実施形態に係る不揮発性メモリの構成例およびその駆動例を示す説明図で、図１(A) は書込み過程を示すもの、図１(B) は消去過程を示すもの、である。FIG. 1A is a diagram illustrating a configuration example and a driving example of a nonvolatile memory according to an embodiment of the present invention. FIG. 1A illustrates a writing process, and FIG. 1B illustrates an erasing process. .本実施形態に係るメモリセルアレーの構成例を示す回路図で、破線内は一括消去可能な単位の例を示す。In the circuit diagram showing the configuration example of the memory cell array according to the present embodiment, an example of a unit that can be collectively erased is shown in a broken line.本実施形態に係る不揮発性メモリの他の構成例を示す説明図である。It is explanatory drawing which shows the other structural example of the non-volatile memory which concerns on this embodiment.従来の不揮発性メモリの構成例およびその駆動例を示す説明図で、図４(A) は書込み過程を示すもの、図４(B) は消去過程を示すもの、である。4A and 4B are explanatory diagrams showing a configuration example and a driving example of a conventional nonvolatile memory, in which FIG. 4A shows a writing process and FIG. 4B shows an erasing process.従来のメモリセルアレーの構成例を示す回路図で、破線内は一括消去可能な単位の例を示す。FIG. 5 is a circuit diagram showing a configuration example of a conventional memory cell array, and an example of a unit that can be collectively erased is shown within a broken line.

符号の説明Explanation of symbols

１０…不揮発性メモリ（不揮発性メモリトランジスタ）
１１…半導体基板
１２…ソース
１３…ドレイン
１３ａ…ポケット
１４…ゲート酸化膜
１５…浮遊ゲート電極
１５ａ…浮遊ゲート電極のソース側端
１６…酸化膜
１８…制御ゲート電極
１８ａ…制御ゲート電極の一部
１８ｂ…制御ゲート電極の残部
１９…結合電極
２０…メモリセルアレー（不揮発性メモリ装置）
ｅ…電子
ｈ…ホール
Ｃｈ…チャネル形成領域
ＣＧ１〜ＣＧ４…制御ゲート線（制御ゲート配線）
Ｄｐ…空乏層
Ｄｐｐ…空乏層先端
ＭＣ11〜ＭＣ44…メモリセル（不揮発性メモリトランジスタ）
Ｓ１〜Ｓ４…ソース線（ソース配線）
α…空乏層先端と半導体基板との間（空乏層における浮遊ゲート電極のソース側端近傍と半導体基板との間）10: Non-volatile memory (non-volatile memory transistor)
DESCRIPTION OFSYMBOLS 11 ...Semiconductor substrate 12 ...Source 13 ...Drain 13a ...Pocket 14 ...Gate oxide film 15 ... Floatinggate electrode 15a ... Source side end of floatinggate electrode 16 ...Oxide film 18 ...Control gate electrode 18a ... Part ofcontrol gate electrode 18b ... remainder ofcontrol gate electrode 19 ...coupling electrode 20 ... memory cell array (nonvolatile memory device)
e ... electrons h ... holes Ch ... channel formation regions CG1 to CG4 ... control gate lines (control gate lines)
Dp ... depletion layer Dpp ... depletion layer tip MC11 to MC44 ... memory cell (nonvolatile memory transistor)
S1 to S4 ... Source line (source wiring)
α: Between the front end of the depletion layer and the semiconductor substrate (between the vicinity of the source side end of the floating gate electrode in the depletion layer and the semiconductor substrate)

Claims (8)

Translated fromJapanese

半導体基板と、この半導体基板上に形成されるゲート酸化膜と、このゲート酸化膜上に形成される浮遊ゲート電極と、この浮遊ゲート電極の上部および側部に酸化膜を介して形成され一部が前記半導体基板のチャネル形成領域上で前記浮遊ゲート電極と並んで配置される制御ゲート電極と、を備えた不揮発性メモリトランジスタであって、
データの消去過程において、前記浮遊ゲート電極と並んで配置される前記制御ゲート電極の前記一部の下方でソースから前記浮遊ゲート電極のソース側端まで伸びる空乏層における前記浮遊ゲート電極のソース側端近傍と前記半導体基板との間でアバランシェブレークダウンが生じる電圧を前記ソースに印加することを特徴とする不揮発性メモリトランジスタ。A semiconductor substrate, a gate oxide film formed on the semiconductor substrate, a floating gate electrode formed on the gate oxide film, and a part of the floating gate electrode formed on the upper and side portions via an oxide film Is a non-volatile memory transistor comprising a control gate electrode arranged alongside the floating gate electrode on a channel formation region of the semiconductor substrate,
In the data erasing process, the source side end of the floating gate electrode in the depletion layer extending from the source to the source side end of the floating gate electrode below the part of the control gate electrode arranged side by side with the floating gate electrode A non-volatile memory transistor, wherein a voltage causing an avalanche breakdown between a vicinity and the semiconductor substrate is applied to the source. 前記浮遊ゲート電極の上部には、前記浮遊ゲート電極の上部に形成される前記制御ゲート電極の残部に並んで、前記浮遊ゲート電極に対して容量結合可能な結合電極が形成される請求項１記載の不揮発性メモリトランジスタであって、
前記データの消去過程において、前記結合電極には、前記制御ゲート電極、前記ソース、ドレインおよび前記半導体基板のいずれの電位よりも低い電圧が印加されることを特徴とする不揮発性メモリトランジスタ。The coupling electrode capable of being capacitively coupled to the floating gate electrode is formed on the floating gate electrode alongside the remaining portion of the control gate electrode formed on the floating gate electrode. A non-volatile memory transistor,
The nonvolatile memory transistor, wherein a voltage lower than any potential of the control gate electrode, the source, the drain, and the semiconductor substrate is applied to the coupling electrode in the data erasing process. 前記浮遊ゲート電極のドレイン側端が、前記ゲート酸化膜を介して前記ドレインと容量結合可能に前記ドレインに重なって位置する請求項１または２記載の不揮発性メモリトランジスタであって、
データの消去過程において、前記ドレインには、前記ソースおよび前記制御ゲート電極の電位以下かつ前記半導体基板の電位以上の電圧が印加されることを特徴とする不揮発性メモリトランジスタ。3. The nonvolatile memory transistor according to claim 1, wherein a drain side end of the floating gate electrode is positioned to overlap the drain so as to be capacitively coupled to the drain through the gate oxide film,
In the data erasing process, a voltage lower than the potential of the source and the control gate electrode and higher than the potential of the semiconductor substrate is applied to the drain. データの消去過程において、前記制御ゲート電極には、前記ソースの電位よりも高い電圧が印加されることを特徴とする請求項１〜３のいずれか一項に記載の不揮発性メモリトランジスタ。  4. The nonvolatile memory transistor according to claim 1, wherein a voltage higher than a potential of the source is applied to the control gate electrode in a data erasing process. 5. 請求項１〜４のいずれか一項に記載の不揮発性メモリトランジスタをマトリクス状に複数配置して構成される不揮発性メモリ装置であって、
同一の行または列に配置される複数の前記不揮発性メモリトランジスタは、それぞれの前記ソースに接続されるソース電極が同一のソース配線に接続され、かつ、それぞれの前記制御ゲート電極が同一の制御ゲート配線に接続されることを特徴とする不揮発性メモリ装置。A non-volatile memory device configured by arranging a plurality of non-volatile memory transistors according to claim 1 in a matrix,
In the plurality of nonvolatile memory transistors arranged in the same row or column, the source electrodes connected to the sources are connected to the same source wiring, and the control gate electrodes are the same control gate. A non-volatile memory device connected to wiring. 半導体基板と、この半導体基板上に形成されるゲート酸化膜と、このゲート酸化膜上に形成される浮遊ゲート電極と、この浮遊ゲート電極の上部および側部に酸化膜を介して形成され一部が前記半導体基板のチャネル形成領域上で前記浮遊ゲート電極と並んで配置される制御ゲート電極と、を備えた不揮発性メモリトランジスタのデータ消去方法であって、
前記浮遊ゲート電極と並んで配置される前記制御ゲート電極の前記一部の下方においてソースから前記浮遊ゲート電極のソース側端まで伸びる空乏層における前記浮遊ゲート電極のソース側端近傍と前記半導体基板との間でアバランシェブレークダウンが生じる電圧を前記ソースに印加することを特徴とする不揮発性メモリトランジスタのデータ消去方法。A semiconductor substrate, a gate oxide film formed on the semiconductor substrate, a floating gate electrode formed on the gate oxide film, and a part of the floating gate electrode formed on the upper and side portions via an oxide film Is a data erasing method of a nonvolatile memory transistor, comprising: a control gate electrode arranged alongside the floating gate electrode on a channel formation region of the semiconductor substrate,
Near the source side end of the floating gate electrode in the depletion layer extending from the source to the source side end of the floating gate electrode below the part of the control gate electrode arranged side by side with the floating gate electrode, and the semiconductor substrate A method for erasing data in a nonvolatile memory transistor, wherein a voltage causing an avalanche breakdown is applied to the source. 前記浮遊ゲート電極のドレイン側端が、前記ゲート酸化膜を介して前記ドレインと容量結合可能に前記ドレインに重なって位置する請求項６記載の不揮発性メモリトランジスタのデータ消去方法であって、
前記ドレインには、前記ソースおよび前記制御ゲート電極の電位以下かつ前記半導体基板の電位以上の電圧が印加されることを特徴とする不揮発性メモリトランジスタのデータ消去方法。The nonvolatile memory transistor data erasing method according to claim 6, wherein a drain side end of the floating gate electrode is positioned to overlap the drain so as to be capacitively coupled to the drain through the gate oxide film.
A data erasing method for a nonvolatile memory transistor, wherein a voltage lower than the potential of the source and the control gate electrode and higher than a potential of the semiconductor substrate is applied to the drain. 前記制御ゲート電極には、前記ソースの電位よりも高い電圧が印加されることを特徴とする請求項６または７記載の不揮発性メモリトランジスタのデータ消去方法。  8. The data erasing method for a nonvolatile memory transistor according to claim 6, wherein a voltage higher than the potential of the source is applied to the control gate electrode.

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