JP2008052111A - TFT array substrate, inspection method thereof, and display device - Google Patents
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Abstract
Translated fromJapaneseDescription
Translated fromJapaneseこの発明は、発光素子を駆動するＴＦＴが絶縁基板上に形成されたＴＦＴアレイ基板、その検査方法および表示装置に関する。 The present invention relates to a TFT array substrate in which TFTs for driving light emitting elements are formed on an insulating substrate, an inspection method thereof, and a display device.
近年、携帯情報端末やテレビジョン受像機向けに有機ＥＬ（electroluminescence）等を発光素子として用いた表示装置が盛んに開発されている。有機ＥＬ等の発光素子を各画素に備えた自発光型表示装置は、色再現性や視野角などの面から良好な視認性を有し、また動画表示特性にも優れている。 In recent years, display devices using organic EL (electroluminescence) or the like as a light emitting element have been actively developed for portable information terminals and television receivers. A self-luminous display device provided with a light emitting element such as an organic EL in each pixel has good visibility in terms of color reproducibility and viewing angle, and is excellent in moving image display characteristics.
このような表示装置のうちアクティブマトリクス方式のものは、ガラスやフィルムなどの絶縁基板上に形成されたトランジスタ（薄膜トランジスタ（ＴＦＴ（Thin Film Transistor））や有機トランジスタなど）により各画素の発光素子が駆動される。 Among such display devices, the active matrix type is driven by a light emitting element of each pixel by a transistor (such as a thin film transistor (TFT) or an organic transistor) formed on an insulating substrate such as glass or film. Is done.
アクティブマトリクス方式の有機ＥＬ表示装置の画素回路としては種々の方式が提案されている。 Various methods have been proposed as pixel circuits for active matrix organic EL display devices.
図１７は、種々の方式に従う画素回路を説明する図である。
例えば、画素回路に信号電圧を書き込む方式として、図１７（ａ）に示す２トランジスタ方式（ＣＣＧ（Conductance Controlled Grayscale）方式）や、図１７（ｂ）に示す電圧プログラム方式や、画素回路に信号電流を書き込む方式として、図１７（ｃ）示すカレントミラー方式、あるいは図１７（ｄ）に示す電流プログラム方式（カレントコピー方式）等が知られている。FIG. 17 is a diagram illustrating pixel circuits according to various methods.
For example, as a method of writing a signal voltage to the pixel circuit, a two-transistor method (CCG (Conductance Controlled Grayscale) method) shown in FIG. 17A, a voltage program method shown in FIG. As a writing method, a current mirror method shown in FIG. 17C or a current program method (current copy method) shown in FIG. 17D is known.
一方、ＴＦＴ（薄膜トランジスタ）が形成された絶縁基板上に発光素子を成膜する工程における製造コストは比較的高くなるため発光素子の成膜工程後に実施される点灯検査にて、ＴＦＴアレイ基板（特に画素回路を構成するＴＦＴ）に起因する不良を除去することは、生産コスト上多大なロスとなる。 On the other hand, the manufacturing cost in the process of forming the light emitting element on the insulating substrate on which the TFT (thin film transistor) is formed is relatively high. Removing defects caused by TFTs constituting the pixel circuit is a great loss in production cost.
この点で、液晶表示装置に比べ、有機ＥＬ表示装置においては、画素回路の構成が複雑でより多くのＴＦＴを用いる構成であるため、画素回路のＴＦＴ不良が発生する確率が高く、また発光素子を電流駆動する駆動用ＴＦＴの性能に従ってむら等の表示状態が大きく左右されることになる。 In this regard, in the organic EL display device, the pixel circuit has a complicated configuration and uses a larger number of TFTs than the liquid crystal display device. The display state such as unevenness greatly depends on the performance of the driving TFT for driving the current.
このため、発光素子の成膜前のＴＦＴアレイ基板の状態において、画素回路の検査を短時間かつ高精度にて実現可能なＴＦＴアレイ基板の検査方法が必要となってくる。 Therefore, there is a need for a TFT array substrate inspection method that can realize pixel circuit inspection with high accuracy in a short time in the state of the TFT array substrate before the light emitting element is formed.
特許文献１には、ＴＦＴアレイ基板とその検査方法が示されており、各画素回路の駆動用ＴＦＴのドレインには検査容量の一端が接続され、他端が次段のゲート線に接続される。画素部の電源供給線はスイッチを介して電源供給引出し端子に接続される。そして、検査時には駆動用ＴＦＴの出力電流により各画素回路の検査容量を充電し、駆動用ＴＦＴをオフさせた後、電源供給線を充電時とは異なる電位に設定し、各画素回路の駆動用ＴＦＴを順次動作させて検査容量の保持電荷を電源供給線に放電させることにより電源供給線に発生する電圧を電源供給線引出し端子にて検出することで、画素回路の駆動用ＴＦＴの検査を行う方式が示されている。
また、特許文献２には、画素電極に電源またはＧＮＤを接続するコモン配線を２系統に分割し、画素電極と２系統のいずれか一方を接続することにより駆動用ＴＦＴに電流経路を与えるためのスイッチ用ＴＦＴを設けている。そして、ＴＦＴアレイ基板の検査時には、２系統のコモン配線を異なる電位を画素検査毎に交互に切替えて、それぞれ電流供給と電流排出を繰り返しながら画素回路の駆動用ＴＦＴの検査を行う方式が示されている。
上記の特許文献１においては、検査用容量を用いて駆動電流を間接的に検出する場合、検出電圧は電源配線などの電荷読出しに利用する配線の寄生容量の影響を受けるため、十分な検出電圧を得ることができず、検出感度の確保が難しい。検出感度を上げるために検査用容量を大きくすることが考えられるが、画素レイアウト上の制約があるため容量を大きくするにも限界がある。このため、むら等の表示状態に大きく影響する駆動用ＴＦＴの電流出力特性を十分に把握することが難しいという問題がある。 In the above-mentioned
また、各画素の検査用容量の充電電荷を駆動用ＴＦＴにより順次動作させて読み出すので、駆動用ＴＦＴをオフさせた状態でのリーク電流により充電電荷がリークしてしまい、先に電荷を読み出す画素回路と後に読み出す画素回路とでは検出結果が異なるため、精度よく駆動用ＴＦＴの出力特性を把握することが難しいという問題もある。 In addition, since the charge of the inspection capacitor of each pixel is sequentially operated by the driving TFT and read out, the charge charge leaks due to the leakage current when the driving TFT is turned off, and the pixel from which the charge is read first. Since detection results differ between the circuit and the pixel circuit to be read later, there is a problem that it is difficult to accurately grasp the output characteristics of the driving TFT.
また、特許文献２では、２系統コモン配線の電流供給と電流排出を切り替えながら順次駆動用ＴＦＴの出力電流を検出する場合、コモン配線の電位を電流供給／排出のたびに切替える必要があるが、コモン配線は発光素子駆動時に発生する電圧降下を駆動に問題ない程度まで下げるために配線幅を広くしておく必要があることに加え、クロスする他の配線が多いため、寄生容量が大きく、コモン配線の電位を切り替える際に電位が整定するまでに時間がかかるという問題がある。このため、コモン配線の電位整定するまでの待ち時間をいれて検査する必要があり、検査時間にロスが発生するという問題がある。 Further, in
また、特許文献２では、２系統のコモン配線の電位を変化させずに奇数番目の画素を順次検査した後、２系統のコモン配線の電位を入れ替えて偶数番目の画素を順次検査する方法が示されているが、例えば奇数番目の検査が終了して次の奇数番目の検査に移る際、偶数番目の画素を一旦選択する必要があり、この期間は電流検出には使用することができないので、検査時間にロスが生じるという問題がある。
本発明は、高感度で画素回路の検査を実行することができ、また検査時間を短縮することが可能なＴＦＴアレイ基板、その検査方法および表示装置を提供することを目的とする。 An object of the present invention is to provide a TFT array substrate, an inspection method thereof, and a display device capable of executing inspection of a pixel circuit with high sensitivity and reducing the inspection time.
本発明に係るＴＦＦアレイ基板は、絶縁基板と、絶縁基板上に一方向に間隔をおいて配列された複数の信号線と、信号線に交差するように他方向に間隔をおいて配列された複数の走査線と、複数の信号線のうちの一の信号線と複数の走査線の一の走査線とに対応する位置に配置され、一の走査線の走査信号で選択された際の一の信号線の信号に応じた電流を画素電極に供給する画素回路とを備える。画素回路は、ソース電極およびドレイン電極の一方が画素電極に接続され、ソース電極およびドレイン電極の他方が一の信号線に隣接する信号線に接続され、ゲート電極が一の走査線に隣接する走査線に接続される検査用トランジスタを含む。 The TFF array substrate according to the present invention is arranged with an insulating substrate, a plurality of signal lines arranged on the insulating substrate at intervals in one direction, and at intervals in the other direction so as to intersect the signal lines. A plurality of scanning lines are arranged at positions corresponding to one of the plurality of signal lines and one scanning line of the plurality of scanning lines, and are selected when the scanning signal of one scanning line is selected. And a pixel circuit for supplying a current corresponding to the signal of the signal line to the pixel electrode. In a pixel circuit, one of a source electrode and a drain electrode is connected to a pixel electrode, the other of the source electrode and the drain electrode is connected to a signal line adjacent to one signal line, and a gate electrode is connected to one scanning line. Includes a test transistor connected to the line.
本発明に係る別のＴＦＴアレイ基板は、絶縁基板と、絶縁基板上に一方向に間隔をおいて配列された複数の信号線と、信号線に交差するように他方向に間隔をおいて配列された複数の走査線と、複数の信号線のうちの一の信号線と複数の走査線のうちの一の走査線とに対応する位置に設置され、一の走査線の走査信号で選択された際の一の信号線の信号に応じた電流を画素電極に供給する画素回路とを備える。画素回路は、一の走査線に並行するように配設されたテスト信号線と、ソース電極およびドレイン電極の一方が画素電極に接続され、ソース電極およびドレイン電極の他方が一の信号線に隣接する信号線に接続され、ゲート電極が一の走査線に隣接する走査線に接続される検査用トランジスタを含む。 Another TFT array substrate according to the present invention includes an insulating substrate, a plurality of signal lines arranged on the insulating substrate at intervals in one direction, and arranged at intervals in the other direction so as to intersect the signal lines. Installed at positions corresponding to the plurality of scanning lines, one signal line of the plurality of signal lines, and one scanning line of the plurality of scanning lines, and selected by the scanning signal of one scanning line. And a pixel circuit for supplying a current corresponding to the signal of one signal line to the pixel electrode. The pixel circuit includes a test signal line arranged in parallel with one scanning line, one of the source electrode and the drain electrode connected to the pixel electrode, and the other of the source electrode and the drain electrode adjacent to the one signal line. And a testing transistor connected to a scanning line adjacent to one scanning line, and connected to a signal line.
本発明に係る検査方法は、絶縁基板と、絶縁基板上に一方向に間隔をおいて配列された複数の信号線と、信号線に交差するように他方向に間隔をおいて配列された複数の走査線と、複数の信号線のうちの一の信号線と複数の走査線の一の走査線とに対応する位置に配置され、一の走査線の走査信号で選択された際の一の信号線の信号に応じた電流を画素電極に供給する画素回路とを備え、画素回路は、ソース電極およびドレイン電極の一方が画素電極に接続され、ソース電極およびドレイン電極の他方が一の信号線に隣接する信号線に接続され、ゲート電極が一の走査線に隣接する走査線に接続される検査用トランジスタを含む、ＴＦＴアレイ基板を検査するＴＦＴアレイの検査方法であって、互いに隣接する２本の信号線で構成される一対の信号線のうちの一方の信号線に対して信号を供給し、複数の走査線のうちの一本の走査線を活性化して、信号を選択された走査線に対応する画素回路に入力し、検査用トランジスタを介して、一対の信号線のうちの他方の信号線に流れる電流を測定する。 An inspection method according to the present invention includes an insulating substrate, a plurality of signal lines arranged on the insulating substrate at intervals in one direction, and a plurality of signals arranged at intervals in the other direction so as to intersect the signal lines. Are arranged at positions corresponding to one of the plurality of scanning lines, one signal line of the plurality of signal lines, and one scanning line of the plurality of scanning lines, and is selected by the scanning signal of one scanning line. A pixel circuit that supplies a current corresponding to the signal of the signal line to the pixel electrode, and the pixel circuit has one of the source electrode and the drain electrode connected to the pixel electrode, and the other of the source electrode and the drain electrode is one signal line A TFT array inspection method for inspecting a TFT array substrate, including inspection transistors connected to signal lines adjacent to each other and having a gate electrode connected to a scanning line adjacent to one scanning line. A pair of signal lines Supplying a signal to one of the signal lines, activating one of the plurality of scanning lines, and inputting the signal to the pixel circuit corresponding to the selected scanning line; A current flowing in the other signal line of the pair of signal lines is measured through the inspection transistor.
本発明に係る別の検査方法は、絶縁基板と、絶縁基板上に一方向に間隔をおいて配列された複数の信号線と、信号線に交差するように他方向に間隔をおいて配列された複数の走査線と、複数の信号線のうちの一の信号線と複数の走査線の一の走査線とに対応する位置に配置され、一の走査線の走査信号で選択された際の一の信号線の信号に応じた電流を画素電極に供給する画素回路とを備え、画素回路は、一の走査線に並行するように配設されたテスト信号線と、ソース電極およびドレイン電極の一方が画素電極に接続され、ソース電極およびドレイン電極の他方が一の信号線に隣接する信号線に接続され、ゲート電極が一の走査線に隣接する走査線に接続される検査用トランジスタを含む、ＴＦＴアレイ基板を検査するＴＦＴアレイの検査方法であって、互いに隣接する２本の信号線で構成される一対の信号線のうちの一方の信号線に対して信号を供給し、複数の走査線のうちの一本の走査線を活性化して、信号を選択された走査線に対応する画素回路に入力し、検査用トランジスタを介して、一対の信号線のうちの他方の信号線に流れる電流を測定する。 Another inspection method according to the present invention includes an insulating substrate, a plurality of signal lines arranged on the insulating substrate at intervals in one direction, and arranged at intervals in the other direction so as to intersect the signal lines. The plurality of scanning lines are arranged at positions corresponding to one of the plurality of signal lines and one scanning line of the plurality of scanning lines, and are selected by the scanning signal of one scanning line. A pixel circuit that supplies a current corresponding to a signal of one signal line to the pixel electrode, the pixel circuit including a test signal line arranged in parallel with the one scanning line, and a source electrode and a drain electrode Including an inspection transistor in which one is connected to the pixel electrode, the other of the source electrode and the drain electrode is connected to a signal line adjacent to one signal line, and a gate electrode is connected to the scanning line adjacent to one scanning line , TFT array inspection to inspect TFT array substrate A signal is supplied to one signal line of a pair of signal lines composed of two signal lines adjacent to each other, and one of the plurality of scanning lines is activated. Then, the signal is input to the pixel circuit corresponding to the selected scanning line, and the current flowing through the other signal line of the pair of signal lines is measured via the inspection transistor.
本発明に係る表示装置は、絶縁基板と、絶縁基板上に一方向に間隔をおいて配列された複数の信号線と、信号線に交差するように他方向に間隔をおいて配列された複数の走査線と、複数の信号線のうちの一の信号線と複数の走査線の一の走査線とに対応する位置に配置され、一の走査線の走査信号で選択された際の一の信号線の信号に応じた電流を画素電極に供給する画素回路と、複数の信号線を選択的に駆動する信号線駆動部と、複数の走査線を選択的に駆動する走査線駆動部とを備える。画素回路は、ソース電極およびドレイン電極の一方が画素電極に接続され、ソース電極およびドレイン電極の他方が一の信号線に隣接する信号線に接続され、ゲート電極が一の走査線に隣接する走査線に接続される検査用トランジスタを含む。 A display device according to the present invention includes an insulating substrate, a plurality of signal lines arranged on the insulating substrate at intervals in one direction, and a plurality of signals arranged at intervals in the other direction so as to intersect the signal lines. Are arranged at positions corresponding to one of the plurality of scanning lines, one signal line of the plurality of signal lines, and one scanning line of the plurality of scanning lines, and is selected by the scanning signal of one scanning line. A pixel circuit that supplies a current corresponding to the signal of the signal line to the pixel electrode, a signal line driver that selectively drives the plurality of signal lines, and a scanning line driver that selectively drives the plurality of scanning lines. Prepare. In a pixel circuit, one of a source electrode and a drain electrode is connected to a pixel electrode, the other of the source electrode and the drain electrode is connected to a signal line adjacent to one signal line, and a gate electrode is connected to one scanning line. Includes a test transistor connected to the line.
本発明に係る別の表示装置は、絶縁基板と、絶縁基板上に一方向に間隔をおいて配列された複数の信号線と、信号線に交差するように他方向に間隔をおいて配列された複数の走査線と、複数の信号線のうちの一の信号線と複数の走査線の一の走査線とに対応する位置に配置され、一の走査線の走査信号で選択された際の一の信号線の信号に応じた電流を画素電極に供給する画素回路と、複数の信号線を選択的に駆動する信号線駆動部と、複数の走査線を選択的に駆動する走査線駆動部とを備える。画素回路は、一の走査線に並行するように配設されたテスト信号線と、ソース電極およびドレイン電極の一方が画素電極に接続され、ソース電極およびドレイン電極の他方が一の信号線に隣接する信号線に接続され、ゲート電極が一の走査線に隣接する走査線に接続される検査用トランジスタを含む。 Another display device according to the present invention includes an insulating substrate, a plurality of signal lines arranged on the insulating substrate at intervals in one direction, and arranged at intervals in the other direction so as to intersect the signal lines. The plurality of scanning lines are arranged at positions corresponding to one of the plurality of signal lines and one scanning line of the plurality of scanning lines, and are selected by the scanning signal of one scanning line. A pixel circuit that supplies a current corresponding to a signal of one signal line to the pixel electrode, a signal line driver that selectively drives a plurality of signal lines, and a scanning line driver that selectively drives a plurality of scanning lines With. The pixel circuit includes a test signal line arranged in parallel with one scanning line, one of the source electrode and the drain electrode connected to the pixel electrode, and the other of the source electrode and the drain electrode adjacent to the one signal line. And a testing transistor connected to a scanning line adjacent to one scanning line.
本発明のＴＦＴアレイ基板、ＴＦＴアレイ基板の検査方法および表示装置は、画素回路は、ソース電極およびドレイン電極の一方が画素電極に接続され、ソース電極およびドレイン電極の他方が一の信号線に隣接する信号線に接続され、ゲート電極が一の走査線に隣接する走査線に接続される検査用トランジスタを含む構成であるため、隣接する信号線を介して画素電極に流れる電流を検査することができ、検査精度を向上することができる。また、検査用トランジスタを走査する走査線を別途設ける必要がないため、画素回路の構成やレイアウトが容易になり、画素回路面積を縮小することができるとともに、当該画素回路の出力電流の検出と次行または次列の画素回路への信号供給を並行して行えるので、検査時間を短縮することが可能となる。 In the TFT array substrate, the TFT array substrate inspection method, and the display device of the present invention, the pixel circuit has one of the source electrode and the drain electrode connected to the pixel electrode, and the other of the source electrode and the drain electrode is adjacent to one signal line. A gate electrode connected to a scanning line adjacent to one scanning line, and a current flowing in the pixel electrode via the adjacent signal line can be inspected. And inspection accuracy can be improved. In addition, since it is not necessary to separately provide a scanning line for scanning the inspection transistor, the configuration and layout of the pixel circuit can be simplified, the area of the pixel circuit can be reduced, and the detection of the output current of the pixel circuit and Since signal supply to the pixel circuits in the row or the next column can be performed in parallel, the inspection time can be shortened.
以下、この発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰返さない。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In the drawings, the same or corresponding parts are denoted by the same reference numerals, and description thereof will not be repeated.
（実施の形態１）
図１は、本発明の実施の形態１に従うＴＦＴアレイ基板の画素回路領域を示す図である。(Embodiment 1)
FIG. 1 is a diagram showing a pixel circuit region of a TFT array substrate according to the first embodiment of the present invention.
図１を参照して、ここでは、画素回路領域は、行列状に配置された複数の画素回路１を含み、一例として、ここでは、ｎ行２ｍ列の行列状に配置された画素回路１について説明する。画素回路のアドレスＰ（ｋ．ｌ）は、ｋ行目およびｌ列目の画素回路１を指し示すものとする。本例においては、アドレスＰ（１．１）、・・・、Ｐ（１．２ｍ）、・・・、Ｐ（ｎ．２ｍ）が１つずつの画素回路に割り当てられているものとする。 Referring to FIG. 1, here, the pixel circuit region includes a plurality of
なお、ここでは、行に沿って設けられた画素回路１を画素回路行および列に沿って設けられた画素回路１を画素回路列として説明する。 Here, the
本発明の実施の形態１に従う画素回路部は、絶縁基板上に一方向に間隔をおいて配列され、表示する画像に応じた電圧信号を供給するための複数の信号線Ｄ１〜Ｄ２ｍ＋１と、信号線に交差するように他方向に間隔をおいて配列された画素回路１を走査するための複数の走査線Ｇ１〜Ｇｎ＋１とを備える。画素回路１は、複数の信号線のうちの一の信号線と複数の走査線の一の走査線とに対応する位置に配置され、一の走査線の走査信号で選択された際の一の信号線の信号に応じた電流を画素電極に供給する。 The pixel circuit unit according to the first embodiment of the present invention includes a plurality of signal lines D1 to D2m + 1 that are arranged on an insulating substrate at intervals in one direction and supply voltage signals corresponding to an image to be displayed, A plurality of scanning lines G1 to Gn + 1 for scanning the
複数の信号線Ｄ１〜Ｄ２ｍ＋１の各々は、列に沿って設けられ、列に沿って設けられた画素回路の両側にそれぞれ対応して設けられ、かつ隣接する２つの列に沿って設けられた画素回路で共有するように設けられる。また、複数の走査線Ｇ１〜Ｇｎ＋１は、行に沿って設けられた画素回路の両側に一本ずつ設けられ、かつ隣接する２つの行に沿って設けられた画素回路で共有するように設けられる。また、画素回路行にそれぞれ対応して複数の電源供給線ＶＤＤが設けられる。なお、後述するが、信号線Ｄ２ｍ＋１は、検査用の信号線として用いられ、電圧信号は供給されない。 Each of the plurality of signal lines D1 to D2m + 1 is provided along a column, is provided corresponding to both sides of a pixel circuit provided along the column, and is provided along two adjacent columns. Provided to be shared by the circuit. The plurality of scanning lines G1 to Gn + 1 are provided one by one on both sides of the pixel circuit provided along the row, and are provided so as to be shared by the pixel circuits provided along two adjacent rows. . A plurality of power supply lines VDD are provided corresponding to the pixel circuit rows. As will be described later, the signal
ここで、アドレスＰ（１．１）の画素回路１について具体的構成について説明する。その他の画素回路についても同様である。 Here, a specific configuration of the
画素回路１は、薄膜トランジスタ２，４，６と、保持用キャパシタ３とを備える。なお、ここでは、ここでは、発光表示素子として有機ＥＬ素子を用いるものとし、画素回路として、前述した２トランジスタを用いる方式に本発明を適用した場合について説明する。なお、一例として薄膜トランジスタ２（以下、選択用ＴＦＴ２とも称する）は、ＮチャネルＭＯＳトランジスタであり、薄膜トランジスタ４（以下、駆動用ＴＦＴ４とも称する）は、ＰチャネルＭＯＳトランジスタであり、薄膜トランジスタ６（以下、検査用ＴＦＴ６とも称する）は、ＮチャネルＭＯＳトランジスタとする。 The
選択用ＴＦＴ２は、ドレインが対応する信号線Ｄ１と接続され、ソースが保持用キャパシタ３の一端及び駆動用ＴＦＴ４のゲートと接続され、ゲートが対応する走査線Ｇ１と接続される。この対応する行の走査線が活性化されることにより選択ＴＦＴ２は導通する。 The
保持用キャパシタ３の他端は、電源供給線ＶＤＤと接続され、信号線Ｄ１から入力される表示する画像に応じた電圧信号を画像信号として保持用キャパシタ３に保持する。 The other end of the holding
駆動用ＴＦＴ４は、ゲートが保持用キャパシタ３および選択用ＴＦＴ２のソースと接続され、ソースが電源供給線ＶＤＤと接続され、ドレインが有機ＥＬ素子７と結合される画素電極５とそれぞれ接続される。 The driving
ここで、画素電極５の上層には、ＴＦＴアレイ基板の成型工程の後工程である有機ＥＬ成膜工程にて有機ＥＬ膜が形成されるが、有機ＥＬ成膜工程前のＴＦＴアレイ基板の状態では少なくとも有機ＥＬ素子７および画素電極５と反対側の有機ＥＬ素子７と結合されるカソード電極８は存在しないので、本例においては、図中において点線で示している。 Here, an organic EL film is formed on the upper layer of the
保持用キャパシタ３に保持される保持電圧は、駆動用ＴＦＴ４のゲートに印加され、ドレイン側に電流出力経路が形成されたとき、駆動用ＴＦＴ４は保持電圧に応じた駆動電流を供給する。 The holding voltage held in the holding
本構成においては、この駆動用ＴＦＴ４から出力される駆動電流を検査するための電流経路を形成するための検査用ＴＦＴ６が設けられ、そのドレインは画素電極５と接続され、ドレインは隣接する信号線Ｄ２と接続され、ゲートは次行の走査線Ｇ２とそれぞれ接続される。 In this configuration, an inspection TFT 6 for forming a current path for inspecting a drive current output from the
図２は、本発明の実施の形態１に従うＴＦＴアレイ基板全体の構成を示す図である。
図２を参照して、ＴＦＴアレイ基板１４は、図１で説明した複数の画素回路が形成される画素回路領域１２と、画素回路領域１２の周囲に画素回路領域１２を囲むようにして設けられ、後述する有機ＥＬ素子のカソード電極となるいわゆるＩＴＯ（Indium Tin Oxide）等で形成される透明電極とＴＦＴアレイ基板との電気的接続をとるためのカソード配線領域１３（図中で斜線にて示される）と、第１および第２の端子群１０，１１とを備える。第１の端子群１０は、ＴＦＴアレイ基板１４の一辺側（本例においては上辺側）に設けられ、各信号線Ｄ１，Ｄ２，・・・，Ｄ２ｍ，Ｄ２ｍ＋１、電源供給線ＶＤＤおよびカソード配線領域１３と接続されるカソード配線ＣＡＴＨにそれぞれ対応して設けられ、外部との間で配線接続に用いられる複数の端子を含む。第２の端子群１１は、ＴＦＴアレイ基板１４の他の一辺側（本例においては左辺側）に設けられ、各走査線Ｇ１，Ｇ２，・・・，Ｇｎ＋１にそれぞれ対応して設けられ、外部との間で配線接続に用いられる複数の端子を含む。FIG. 2 shows a configuration of the entire TFT array substrate according to the first embodiment of the present invention.
Referring to FIG. 2, the
次に、本発明の実施の形態１に従うＴＦＴアレイ基板１４の検査時の動作について説明する。 Next, an operation at the time of inspection of
まず、複数の画素回路のうち、まず奇数列の画素回路を検査し、これらの検査が終了後、偶数列の検査を実行する。奇数列の検査時には、奇数列の信号線Ｄ１，Ｄ３，・・・，Ｄ２ｍ＋１に対して信号電圧の印加を行うが、偶数列の信号線Ｄ２，Ｄ４，・・・，Ｄ２ｍに対しては信号電圧の印加は行わず、電流検出経路として用いる。また、偶数列の検査時には、偶数列の信号線Ｄ２，Ｄ４，・・・，Ｄ２ｍに対して信号電圧の印加を行うが、奇数列の信号線Ｄ１，Ｄ３，・・・，Ｄ２ｍ＋１に対しては信号電圧の印加は行わず、信号線Ｄ１，Ｄ３，・・・，Ｄ２ｍ＋１は電流検出経路として用いる。 First, among the plurality of pixel circuits, the odd-numbered pixel circuits are first inspected, and after these inspections are completed, the even-numbered column inspection is executed. At the time of inspection of odd columns, a signal voltage is applied to signal lines D1, D3,..., D2m + 1 of odd columns, but signals are applied to signal lines D2, D4,. The voltage is not applied and used as a current detection path. In the even column inspection, the signal voltage is applied to the even column signal lines D2, D4,..., D2m, but the odd column signal lines D1, D3,. No signal voltage is applied, and the signal lines D1, D3,..., D2m + 1 are used as current detection paths.
ここで、画素回路１の電圧印加時（画素書込み時）と電流出力時における信号線の電位状態について説明する。 Here, the potential state of the signal line at the time of voltage application (pixel writing) and current output of the
図３は、駆動用ＴＦＴの特性と有機ＥＬ素子の特性とを説明する図である。
上述した図１に示される画素回路１の駆動用ＴＦＴ４が有機ＥＬ素子７に電流を供給するときには、図３に示されるように駆動用ＴＦＴ４のドレイン電流特性と有機ＥＬ素子７の電圧−電流特性から決まる動作点電位が駆動用ＴＦＴ３のドレイン電位となる。このことから、駆動用ＴＦＴ３の出力電流を検出する画素検査を行う場合、電流出力時のドレイン電位をこの動作点電位付近に設定して検査することにより、実際の有機ＥＬ素子の駆動状態を想定して検査することが可能である。なお、ここでは、駆動用ＴＦＴ４のソースと接続される電源供給線ＶＤＤの電位レベルをＶｄｄとして示している。この電位Ｖｄｄを基点として左側に行くほど駆動用ＴＦＴ４のドレイン・ソース間電圧およびゲート・ソース間電圧の絶対値が大きくなる。FIG. 3 is a diagram for explaining the characteristics of the driving TFT and the characteristics of the organic EL element.
When the driving
しかしながら、この電位と書込み時に信号線から印加される電位とは必ずしも一致しないため、同じ信号線により電圧の印加と出力電流の検出を行うと、電圧印加時から電流検出時で信号線に電位差（図３に示される左上がりの矢印）が発生することになる。信号線には、多数の走査線や電源供給線が交差しているため配線間容量に伴う寄生容量はかなり大きくなり、２インチクラスの有機ＥＬ表示装置で数ｐＦ程度にまで達することになる。 However, since this potential does not necessarily match the potential applied from the signal line at the time of writing, if a voltage is applied and the output current is detected by the same signal line, a potential difference (( The upward arrow shown in FIG. 3 is generated. Since a large number of scanning lines and power supply lines intersect with each other in the signal line, the parasitic capacitance accompanying the inter-wiring capacitance is considerably large, and reaches about several pF in a 2-inch class organic EL display device.
一方、有機ＥＬ素子を駆動する電流値は有機ＥＬ素子の発光効率や要求される表示輝度にも依存するが、同サイズのもので一般的に、１ｕＡ以下の微小な電流となる。例えば信号線の寄生容量を５ｐＦ、上記の信号線に生じる電位差を２Ｖとすると、電流出力時に信号線の電位が整定するまでに要する時間を単純に試算すると、２０μｓ程度となる。 On the other hand, the current value for driving the organic EL element depends on the light emission efficiency of the organic EL element and the required display luminance, but is generally the same size and a very small current of 1 uA or less. For example, assuming that the parasitic capacitance of the signal line is 5 pF and the potential difference generated in the signal line is 2 V, the time required until the potential of the signal line is settled at the time of current output is approximately 20 μs.
この場合、外部の電流検出器により検出を開始するまでに、２０μｓ程度の待ち時間を考慮して検出を開始しないと、正確な電流が計測できないことを意味しており、全画素回路を逐次測定する場合には画素回路数分（例えばＱｕａｒｔｅｒ ＶＧＡ（３２０×２４０ピクセル）クラスのものでも２３万回路）の積算となり、行単位に並列測定できたとしても行数分の積算となり、無視できないレベルとなってくる。 In this case, it means that accurate current cannot be measured unless detection is started in consideration of a waiting time of about 20 μs before detection by an external current detector, and all pixel circuits are sequentially measured. In this case, the integration is performed for the number of pixel circuits (for example, 230,000 circuits for the Quarter VGA (320 × 240 pixels) class). It becomes.
検出器の応答時間なども考慮した時間が１回の検出に要する時間となるが、上記の待ち時間を短縮することは、画素回路の検査の所要時間を短縮する上で極めて重要である。 The time taking into account the response time of the detector is the time required for one detection, but reducing the waiting time is extremely important in reducing the time required for the inspection of the pixel circuit.
図４は、本発明の実施の形態１に従う電流検出器２７の構成を説明する図である。
図４（ａ）を参照して、本発明の実施の形態１に従う電流検出器２７は、入出力端子２０ａ，２０ｂと、電源端子２６と、出力端子２５と、スイッチ２１ａ，２２ｂと、オペアンプ２２と、検出抵抗２４と、基準電圧Ｖｒｅｆを供給する電源２３とを備える。FIG. 4 is a diagram illustrating a configuration of
Referring to FIG. 4A,
入出力端子２０ａは、ＴＦＴアレイ基板１４の奇数列の信号線と電気的に接続され、入出力端子２０ｂは、ＴＦＴアレイ基板１４の偶数列の信号線と電気的に接続される。スイッチ２１ａは、選択信号ＴＳの入力に応答して入出力端子２０ａとノードＮａ０およびＮｂ０のいずれか一方とを電気的に結合する。スイッチ２１ｂは、選択信号ＴＳの入力に応答して入出力端子２０ｂとノードＮａ１およびＮｂ１のいずれか一方とを電気的に結合する。 The input /
例えば、奇数列の画素回路を検査する場合、選択信号ＴＳが「Ｈ」レベルである場合には、スイッチ２１ａにおいては、ノードＮａ０を介して電源端子２６と入出力端子２０ａとを結合する。これにより、電圧源２８から電源端子２６へ供給された所定電圧Ｖｓが、スイッチ２１ａ、入出力端子２０ａを経由して奇数列の信号線へ入力される。 For example, when testing pixel circuits in odd columns, if the selection signal TS is at “H” level, the
スイッチ２１ｂにおいては、ノードＮａ１を介して入出力端子２０ｂとオペアンプ２２の反転入力ノードとが結合され、オペアンプ２２を用いて偶数列の信号線から出力される駆動用ＴＦＴの出力電流を計測する。ここで、オペアンプ２２は、その反転入力ノードと出力ノードとの間に検出抵抗２４を接続して電流検出器を構成する。 In the
一方、偶数列の画素回路を検査する場合、選択信号ＴＳが「Ｌ」レベルである場合には、スイッチ２１ｂにおいては、ノードＮｂ１を介して電源端子２６と入出力端子２０ｂとを結合する。これにより、電圧源２８から電源端子２６へ供給された所定電圧Ｖｓが、スイッチ２１ｂ、入出力端子２０ｂを経由して偶数列の信号線へ入力される。 On the other hand, when inspecting the pixel circuits in the even-numbered columns, if the selection signal TS is at the “L” level, the
スイッチ２１ａにおいては、ノードＮｂ０を介して入出力端子２０ａとオペアンプ２２の反転入力ノードとが結合され、オペアンプ２２を用いて奇数列の信号線から出力される駆動用ＴＦＴの出力電流を計測する。 In the
検出電流は、Ｉ＝（Ｖｒｅｆ−Ｖｏｕｔ）／Ｒにより求められる。ここで、Ｖｒｅｆは、オペアンプの非反転入力ノードに印加する基準電圧、Ｖｏｕｔは、オペアンプの出力電圧、Ｒは、検出抵抗２４の抵抗値とする。 The detection current is obtained by I = (Vref−Vout) / R. Here, Vref is a reference voltage applied to the non-inverting input node of the operational amplifier, Vout is an output voltage of the operational amplifier, and R is a resistance value of the
この回路では、反転入力ノードと非反転入力ノードとが仮想短絡となり、基準電圧Ｖｒｅｆが反転入力ノードにも現れ、非反転入力ノードからみた入力インピーダンスは、Ｒｉｎ＝Ｒ／ＧＡとなり、極めて小さい値となる。なお、ここで、ＧＡは、オペアンプ２２の開ループゲインとする。すなわち、非反転入力ノードまでの配線抵抗を小さくすれば、駆動用ＴＦＴ４からの駆動電流が出力される経路となる信号線の電位を基準電圧Ｖｒｅｆに固定することができる。 In this circuit, the inverting input node and the non-inverting input node are virtually short-circuited, the reference voltage Vref appears also at the inverting input node, and the input impedance viewed from the non-inverting input node is Rin = R / GA, which is an extremely small value. Become. Here, GA is an open loop gain of the
これにより、上記の電流検出器を用いることで、駆動電流が流れる検出側の信号線電位の変動が生じない構成とすることができ、電流検出を開始するまでの待ち時間を短縮することが可能となる。 As a result, by using the current detector described above, it is possible to achieve a configuration in which the detection-side signal line potential through which the drive current flows does not fluctuate, and it is possible to shorten the waiting time until current detection is started. It becomes.
なお、ここで、基準電圧Ｖｒｅｆは、有機ＥＬ素子の電気的特性が予め判っている場合には、図３において説明した画素回路の駆動用ＴＦＴ４により電流供給がなされるときの動作点付近の電圧すなわち画素電極の電位近傍に設定するのが望ましい。これは、駆動用ＴＦＴ４のチャネル長変調やキンク効果の影響により、動作点が移動すると出力される電流も変化するためであり、実際の有機ＥＬ素子を駆動する条件を想定して駆動用ＴＦＴ４の出力電流をより正確に測定するためである。 Here, the reference voltage Vref is a voltage near the operating point when the current is supplied by the driving
図４（ｂ）は、ＴＦＴアレイ基板１４と、電流検出器２７との接続関係を説明する図である。 FIG. 4B is a diagram for explaining the connection relationship between the
図４（ｂ）を参照して、ここでは、ＴＦＴアレイ基板１４において、電圧供給線ＶＤＤ、カソード配線ＣＡＴＨ、信号線Ｄ１〜Ｄ２ｍ＋１とそれぞれ接続される複数の端子が示されており、それぞれ端子ＴＶＤＤ，ＴＣＡＴＨ，ＴＤ１〜ＴＤ２ｍ＋１が示されている。そして、信号線Ｄ１〜Ｄ２ｍ＋１にそれぞれ対応する端子ＴＤ１〜ＴＤ２ｍ＋１と駆動用ＴＦＴ４の駆動電流を測定する電流検出器２７が設けられる。具体的には、奇数列および偶数列の信号線にそれぞれ対応する２つずつの端子毎に対応して電流検出器２７が設けられ、プローバ（図示せず）により対応する奇数列および偶数列に対応する端子と入出力端子２０ａと２０ｂとが接続される。同様にして、奇数列および偶数列の信号線Ｄ３，Ｄ４とそれぞれ接続される端子ＴＤ３，ＴＤ４に対応して電流検出器２７が設けられる。また、信号線Ｄ２ｍ−３，Ｄ２ｍ−２とそれぞれ接続される端子ＴＤ２ｍ−３，ＴＤ２ｍ−２に対応して電流検出器２７が設けられる。また、信号線Ｄ２ｍ−１，Ｄ２ｍとそれぞれ接続される端子ＴＤ２ｍ−１，ＴＤ２ｍに対応して電流検出器２７が設けられる。また、信号線Ｄ２ｍ＋１と接続される端子ＴＤ２ｍ＋１に対応して電流検出器２７が設けられ、この場合には、端子ＴＤ２ｍ＋１は、入出力端子２０ａと接続され、入出力端子２０ｂはオープン状態とされる。 Referring to FIG. 4B, here, in the
後述するが、例えば、奇数列の画素回路を検査する場合、選択信号ＴＳが「Ｈ」レベルである場合には、上述したように電圧源２８から電源端子２６へ供給された所定電圧Ｖｓが入出力端子２０ａを経由して奇数列の信号線へ入力される。具体的には、例えば電流検出器２７の入出力端子２０ａから端子ＴＤ１に入力され、偶数列の信号線に対応する端子ＴＤ２から入出力端子２０ｂに対して駆動用ＴＦＴの出力電流が流れて電流検出器２７において電流が計測される。同様にして端子ＴＤ３，・・・，ＴＤ２ｍ−３，ＴＤ２ｍ−１，ＴＤ２ｍ＋１に所定電圧Ｖｓが入力され、端子ＴＤ４，・・・，ＴＤ２ｍ−２，ＴＤ２ｍから入出力端子２０ｂに対して駆動用ＴＦＴの出力電流が流れて電流検出器２７において電流が計測される。なお、端子ＴＤ２ｍ＋１と接続された電流検出器２７の入出力端子２０ｂは、オープン状態であるため電流は計測されない。 As will be described later, for example, when the pixel circuits in the odd-numbered columns are inspected, when the selection signal TS is at the “H” level, the predetermined voltage Vs supplied from the
一方、偶数列の画素回路を検査する場合、選択信号ＴＳが「Ｌ」レベルである場合には、上述したように電圧源２８から電源端子２６へ供給された所定電圧Ｖｓが入出力端子２０ｂを経由して偶数列の信号線へ入力される。具体的には、例えば電流検出器２７の入出力端子２０ｂから端子ＴＤ２に入力される。この場合、後述するが偶数列の信号線に対応する端子ＴＤ３から入出力端子２０ａに対して駆動用ＴＦＴの出力電流が流れて電流検出器２７において電流が計測される。すなわち、隣接する電流検出器２７を用いて電流が計測される。 On the other hand, when the pixel circuits in the even columns are inspected and the selection signal TS is at the “L” level, the predetermined voltage Vs supplied from the
同様にして端子ＴＤ４，・・・，ＴＤ２ｍ−２，ＴＤ２ｍに所定電圧Ｖｓが入力され、端子ＴＤ５（図示せず），・・・，ＴＤ２ｍ−１，ＴＤ２ｍ＋１から入出力端子２０ａに対して駆動用ＴＦＴの出力電流が流れて隣接する電流検出器２７において電流が計測される。この場合、端子ＴＤ１と接続される電流検出器２７において電流は計測されない。 Similarly, the predetermined voltage Vs is inputted to the terminals TD4,..., TD2m-2, TD2m, and the terminal TD5 (not shown),. The output current of the TFT flows and the current is measured by the adjacent
図５は、本発明の実施の形態１に従う画素回路の検査方式について説明する図である。
図５（ａ）は、奇数列の画素回路に対して検査を実行する場合（奇数列画素の検査）を説明する図である。FIG. 5 is a diagram illustrating a pixel circuit inspection method according to the first embodiment of the present invention.
FIG. 5A is a diagram for explaining a case where inspection is performed on pixel circuits in odd columns (inspection of odd column pixels).
奇数列画素の検査においては、上述したように奇数列の信号線には信号電圧を印加し、奇数列の画素回路の駆動用ＴＦＴから出力される電流を隣接する偶数列（本実施の形態では右隣の偶数列として説明する。）の信号線を経由して検出する。 In the inspection of the odd-numbered columns, as described above, a signal voltage is applied to the signal lines in the odd-numbered columns, and the current output from the driving TFTs of the pixel circuits in the odd-numbered columns is applied to the adjacent even-numbered columns (in this embodiment). It will be detected via the signal line of the even-numbered column on the right.
具体的には、選択信号ＴＳ（「Ｈ」レベル）に従って、電圧源２８から電源端子２６へ供給された所定電圧Ｖｓが入出力端子２０ａを経由して奇数列の信号線Ｄ１，Ｄ３，・・・へ入力される。そして、偶数列の信号線線Ｄ２，Ｄ４，・・・，Ｄ２ｍを介して入出力端子２０ｂに駆動用ＴＦＴの出力電流が流れて電流検出器２７において電流が計測される。 Specifically, in accordance with the selection signal TS (“H” level), the predetermined voltage Vs supplied from the
さて、１行目の画素回路１においては、例えば時刻Ｔ１において、１行目の画素回路を走査する走査線Ｇ１が活性化状態となると、画像信号が奇数列の画素回路に画像信号を供給するための信号線Ｄ１，Ｄ３，・・・，Ｄ２ｍ-１から１行目の画素回路の駆動用ＴＦＴ４のゲートに印加される。なお、右端の信号線Ｄ２ｍ＋１は、右端列の画素回路からの検出電流の読出し経路として用いられるのみであるため、画像信号の印加を行わないようにすることも可能である。 In the
このように、信号書込みの画素アドレスとしては、１行目の画素アドレスＰ（１．１）、Ｐ（１．３）、・・・、Ｐ（１．２ｍ−１）として示される。ここでは、簡略して画素アドレスＰ（１．２ｘ−１）と表記されている。 Thus, pixel addresses for signal writing are indicated as pixel addresses P (1.1), P (1.3),..., P (1.2m−1) in the first row. Here, the pixel address P (1.2x−1) is simply described.
時刻Ｔ２において、次の２行目の画素回路１を走査すべく走査線Ｇ１が非活性レベルとなり走査線Ｇ２が活性化レベルとなると、１行目の画素アドレスＰ（１．２ｘ−１）に対応する画素回路の選択用ＴＦＴ２が非導通となるが保持用キャパシタ３の保持電圧が駆動用ＴＦＴ４のゲートに印加され続ける。 At time T2, when the scanning line G1 becomes the inactive level and the scanning line G2 becomes the activation level to scan the
このとき、次行の走査線Ｇ２の活性化により１行目の画素アドレスＰ（１．２ｘ−１）に対応する画素回路の検査用ＴＦＴ６が導通状態となり、駆動用ＴＦＴ４からの出力電流が隣接する偶数列の信号線へ出力される。 At this time, the activation of the scanning line G2 in the next row causes the inspection TFT 6 of the pixel circuit corresponding to the pixel address P (1.2x-1) in the first row to be in a conductive state, and the output current from the driving
このときの電流検出器２７の出力は同図に示すようになり、時刻Ｔ３から検出電流経路の配線容量に充電された電荷が放電するなどして、過渡電流が流れたのち、出力はあるレベルに整定する。このような過渡状態を経過後、図中矢印にて示すような所定のタイミングで電流検出器２７の出力をサンプリングしたのち、必要に応じてＡ／Ｄ変換処理を行ってデジタル信号に変換した後、パーソナル・コンピュータなどのコントローラに検出結果として送出する。ここでは、１行目の画素アドレスＰ（１．２ｘ−１）に対応する画素回路の検出結果が出力される場合が示されている。具体的には、１行目の画素アドレスＰ（１．１）、Ｐ（１．３）、・・・、Ｐ（１．２ｍ-１）に対応する画素回路である。 The output of the
このとき、外乱ノイズの影響を除去するために、サンプリング点を複数として平均化処理を行うことも可能である。 At this time, in order to remove the influence of disturbance noise, it is possible to perform averaging processing with a plurality of sampling points.
そして、また、時刻Ｔ２において、２行目の画素回路１おいては、２行目の走査線Ｇ２が活性化すると画像信号が信号線Ｄ１，Ｄ３，・・・，Ｄ２ｍ−１から２行目の画素回路の駆動用ＴＦＴ４のゲートに印加される。つまり、信号書込みの画素アドレスは２行目の画素アドレスＰ（２．１）、Ｐ（２．３）、・・・、Ｐ（２．２ｍ−１）として示される。ここでは、簡略して画素アドレス（２．２ｘ−１）と表記されている。 At time T2, in the
そして、上記と同様の動作を順次走査線を活性化レベルとして走査しながら、奇数列の先頭の１行目から最終のｎ行目までの検査を行い、奇数列の画素回路検査が終了する。 Then, the scan from the first row to the last n-th row of the odd-numbered column is performed while sequentially scanning the operation similar to the above with the scanning line as the activation level, and the pixel circuit test of the odd-numbered column is completed.
なお、順次走査線の活性化レベルは操作に従って変化するが、電流検出器２７のスイッチ２１ａ，２１ｂは、選択信号ＴＳ（「Ｈ」レベル）に従って、ノードＮａ０と入出力端子２０ａとを電気的に結合し、ノードＮａ１と入出力端子２０ｂとを電気的に結合した状態を維持し続ける。 Although the activation level of the scanning line sequentially changes according to the operation, the
図５（ｂ）は、偶数列の画素回路に対して検査を実行する場合（偶数列画素の検査）を説明する図である。 FIG. 5B is a diagram illustrating a case where inspection is performed on even-numbered pixel circuits (inspection of even-numbered columns).
偶数列画素の検査においては、上述したように偶数列の信号線には信号電圧を印加し、偶数列の画素回路の駆動用ＴＦＴから出力される電流を隣接する奇数列（本実施の形態では右隣の奇数列として説明する。）の信号線を経由して検出する。 In the even column pixel inspection, as described above, a signal voltage is applied to the even column signal line, and the current output from the driving TFT of the pixel circuit of the even column is adjacent to the odd column (in this embodiment). (This will be described as an odd-numbered column on the right.)
具体的には、選択信号ＴＳ（「Ｌ」レベル）に従って、電圧源２８から電源端子２６へ供給された所定電圧Ｖｓが入出力端子２０ｂを経由して偶数列の信号線Ｄ２，Ｄ４，・・・へ入力される。そして、奇数列の信号線線Ｄ３，Ｄ５，・・・，Ｄ２ｍ＋１を介して入出力端子２０ａに駆動用ＴＦＴの出力電流が流れて電流検出器２７において電流が計測される。なお、左端の奇数列の信号線Ｄ１は、奇数列の画素回路に対する検査の際の画像信号の印加経路として用いられるため、偶数列画素の検査の際には、用いられない。すなわち出力電流は流れない。 Specifically, in accordance with the selection signal TS (“L” level), the predetermined voltage Vs supplied from the
さて、１行目の画素回路１においては、例えば時刻Ｔ１ａにおいて、１行目の画素回路を走査する走査線Ｇ１が活性化状態となると、画像信号が偶数列の画素回路に画像信号を供給するための信号線Ｄ２，Ｄ４，・・・，Ｄ２ｍから１行目の画素回路の駆動用ＴＦＴ４のゲートに印加される。このように、信号書込みの画素アドレスとしては、簡略して１行目の画素アドレスＰ（１．２ｘ）と表記されている。 In the
時刻Ｔ２ａにおいて、次の２行目の画素回路１を走査すべく走査線Ｇ１が非活性レベルとなり走査線Ｇ２が活性化レベルとなると、１行目の画素アドレスＰ（１．２ｘ）に対応する画素回路の選択用ＴＦＴ２が非導通となるが保持用キャパシタ３の保持電圧が駆動用ＴＦＴ４のゲートに印加され続ける。 At time T2a, when the scanning line G1 becomes inactive level and the scanning line G2 becomes active level to scan the
このとき、次行の走査線Ｇ２の活性化により１行目の画素アドレスＰ（１．２ｘ）に対応する画素回路の検査用ＴＦＴ６が導通状態となり、駆動用ＴＦＴ４からの出力電流が隣接する奇数列の信号線へ出力される。 At this time, the activation of the scanning line G2 in the next row causes the inspection TFT 6 of the pixel circuit corresponding to the pixel address P (1.2x) in the first row to be in a conductive state, and the output current from the driving
このときの電流検出器２７の出力は同図に示すようになり、時刻Ｔ３ａから検出電流経路の配線容量に充電された電荷が放電するなどして、過渡電流が流れたのち、出力はあるレベルに整定する。このような過渡状態を経過後、図中矢印にて示すような所定のタイミングで電流検出器２７の出力をサンプリングしたのち、必要に応じてＡ／Ｄ変換処理を行ってデジタル信号に変換した後、パーソナル・コンピュータなどのコントローラに検出結果として送出する。ここでは、１行目の画素アドレスＰ（１．２ｘ）に対応する画素回路の検出結果が出力される場合が示されている。具体的には、１行目の画素アドレスＰ（１．２）、Ｐ（１．４）、・・・、Ｐ（１．２ｍ）に対応する画素回路である。 The output of the
そして、上述したように奇数列の画素回路検査と同様に、順次走査線を活性化レベルとして走査しながら、偶数列の先頭の１行目から最終のｎ行目までの検査を行い、偶数列の画素回路検査が終了する。 Then, as described above, in the same manner as the pixel circuit inspection of the odd-numbered columns, the scanning from the first row to the final n-th row of the even-numbered columns is performed while sequentially scanning the scanning lines as the activation level. This completes the pixel circuit inspection.
そして、コントローラにて、検出電流の検出結果について、所定の閾値レベル以上か否かを判定して、所定の閾値レベル未満であれば画素回路欠陥として判定する。また、全画素回路の電流値のバラツキを算出・判定することにより、より詳細な画素回路の判定を行うことも可能である。さらに、画素回路へ書き込む信号レベルを複数レベルとして検査を行うことも可能である。具体的には、電流検出器の基準電圧を設定することにより検出側の信号線電位を複数レベルとして、画素回路を構成する駆動用ＴＦＴの特性をより詳細に検査し確認することも可能である。 Then, the controller determines whether or not the detection result of the detected current is equal to or higher than a predetermined threshold level, and if it is less than the predetermined threshold level, it is determined as a pixel circuit defect. It is also possible to perform more detailed pixel circuit determination by calculating and determining variations in the current values of all pixel circuits. Further, the inspection can be performed with a plurality of signal levels written to the pixel circuit. Specifically, by setting the reference voltage of the current detector, the signal line potential on the detection side can be set to a plurality of levels, and the characteristics of the driving TFT constituting the pixel circuit can be inspected and confirmed in more detail. .
本発明の実施の形態１に従う検査方式は、順次走査線の活性化レベルは操作に従って変化するが、電流検出器２７のスイッチ２１ａ，２１ｂは、選択信号ＴＳ（「Ｌ」レベル）に従って、ノードＮａ１と入出力端子２０ａとを電気的に結合し、ノードＮａ０と入出力端子２０ｂとを電気的に結合した状態を維持し続ける。 In the inspection method according to the first embodiment of the present invention, the activation level of the scanning line sequentially changes according to the operation, but the
すなわち、当該構成においては、偶数列画素の検査および奇数列画素の検査の各々において、画素回路への書込に使用する信号線と、駆動用ＴＦＴからの出力電流を検出する経路として使用する信号線とが分離されており、信号線の電位変動が生じない方式となっている。したがって、検出側の信号線電位が固定されるため電位の変動により検出電流の整定時間が長くなることを防止して、検査時間のロスを抑制することが可能である。また、画素回路へ信号を供給する信号線と画素回路からの出力電流を検出する信号線と頻繁に切り替えることなく検査することが可能であり、切り替えに伴う検査時間のロスを防ぐことができる。 That is, in this configuration, in each of the even column pixel inspection and the odd column pixel inspection, a signal line used for writing to the pixel circuit and a signal used as a path for detecting an output current from the driving TFT. The lines are separated from each other, and the signal line does not fluctuate. Therefore, since the signal line potential on the detection side is fixed, it is possible to prevent the settling time of the detection current from becoming long due to the fluctuation of the potential, and it is possible to suppress the inspection time loss. Further, inspection can be performed without frequently switching between a signal line for supplying a signal to the pixel circuit and a signal line for detecting an output current from the pixel circuit, and loss of inspection time due to switching can be prevented.
次に、上記のＴＦＴアレイ基板を用いた表示装置としての有機ＥＬ表示パネルを用いた構成について説明する。 Next, a configuration using an organic EL display panel as a display device using the TFT array substrate will be described.
図６は、有機ＥＬ表示パネルの構成を説明する図である。
上述したＥＬ成膜工程前のＴＦＴアレイ基板の状態での画素回路検査にて良品と判定され、有機ＥＬ成膜工程等を経て有機ＥＬ表示パネル３０の形態となっているものとする。FIG. 6 is a diagram illustrating the configuration of the organic EL display panel.
Assume that the pixel circuit inspection in the state of the TFT array substrate before the EL film forming process described above is determined as non-defective, and the organic
表示装置を説明する前に、まずＴＦＴアレイ基板を用いた有機ＥＬ表示パネル３０について説明する。ここでは、ＥＬ素子の発光をＴＦＴアレイ基板とは反対側に取り出して表示するトップエミッション構造として説明する。 Before describing the display device, first, an organic
図７は、有機ＥＬ表示パネル３０の画素部及び端子付近の断面構造図である。
図７を参照して、ガラス等の絶縁基板５０上に下地膜５１が形成されており、その上にアイランド化された半導体層５２が形成されている。半導体層５２の上にはゲート絶縁膜５３を挟んでゲート電極５４が形成されている。半導体層５２のソース側にはゲート絶縁膜５３や層間絶縁膜５７を貫通するコンタクトホール５５ａが形成され、ソース電極５６ａと接続されている。なお、半導体層５２を用いて形成されたトランジスタは、図１の構成の駆動用ＴＦＴ４に対応するものである。あるいは、後述する図１２で説明する電流プログラム方式の画素回路の場合には、画素電極接続用ＴＦＴ１１４に対応するものである。FIG. 7 is a cross-sectional structure diagram in the vicinity of the pixel portion and terminals of the organic
Referring to FIG. 7, a
一方、半導体層５２のドレイン側にも同様のコンタクトホール５５ｂが形成され、ドレイン電極５６ｂと接続されている。ドレイン電極５６ｂと同層にあるソース電極５６ａは保護膜５９やさらに上層の平坦化膜６０を貫通するコンタクトホール５８にて平坦化膜６０上層の画素電極６１と接続される。保護膜５９の上には表面を平坦化するための平坦化膜６０が形成されており、その上層に画素電極等が形成される。画素電極６１の周縁には画素分離膜６２が形成されており、画素分離膜６２を形成後に有機ＥＬ層６３が成膜されている。さらに有機ＥＬ層６３の上にはＩＴＯ等の透明電極６４が形成され、画素エリア周辺にてカソード配線６５と接続がとられる。カソード配線６５はソース電極５６ａやドレイン電極５６ｂと同層にて形成しても良いが、さらにその上層に画素電極６１と同層の金属材料を成膜することも可能である。 On the other hand, a
このカソード配線６５は、図２で説明した画素回路領域１２の周囲に設けられたカソード配線領域１３に設けられるものである。ＴＦＴアレイ基板側の封止部７０は、保護膜５７が最上層に形成されており、透明なカバーガラス６７の周囲は紫外線硬化樹脂などの封止材６８にてＴＦＴアレイ基板と封止されている。 The
再び、図６を参照して、有機ＥＬ表示パネル３０を構成するＴＦＴアレイ基板の上辺側端子１０と接続されるように信号線ドライバＩＣ３１（水平ドライバ）が搭載されたＴＣＰ３６が実装されている。信号線ドライバＩＣ３１は、シフトレジスタ回路３２、ラッチ回路３３、Ｄ／Ａ変換回路３４、バッファ回路３５を含む。 Referring again to FIG. 6, the
また、ＴＦＴアレイ基板３０の左辺側端子１１と接続されるように、走査線ドライバＩＣ３７（垂直ドライバ）が搭載されたＴＣＰ３８が実装されている。 A
次に、表示装置の動作について説明する。
図８は、図６に示される表示装置の動作を説明する図である。Next, the operation of the display device will be described.
FIG. 8 is a diagram for explaining the operation of the display device shown in FIG.
図８を参照して、走査線ドライバＩＣ３７に内蔵されたシフトレジスタ回路（図示せず）にはスタートパルスＳＰＶ及びシフトクロックＣＬＫＶが入力され、順次シフトパルスを発生する。これらの信号に基づいて、走査線を介して画素回路を順次走査する走査信号が生成される。ここでは、時刻Ｔ１０において、スタートパルスＳＰＶの入力に従って所定周期のシフトクロックＣＬＫＶが供給される場合が示されている。 Referring to FIG. 8, a start pulse SPV and a shift clock CLKV are input to a shift register circuit (not shown) built in the scanning
また、信号線ドライバＩＣに内蔵のシフトレジスタ回路３２にも同様にスタートパルスＳＰＨ及びシフトクロックＣＬＫＨが入力され、順次シフトパルスを発生する。このシフトパルスに基づいて、入力されるデジタル画像信号Ｒ［５：０］、Ｇ［５：０］、Ｂ［５：０］がラッチ回路３３にてラッチされる。（ここでは、デジタル画像信号は０〜５番目までの各色６ビットの信号として示している。）
そして、ラッチ回路３３にてラッチされた１行の表示に対応する信号に線順次化されたデジタル画像信号は、Ｄ／Ａ変換回路３４にてアナログ信号に変換され、バッファ回路３５を介して各列の信号線Ｄ１，Ｄ２，・・・，Ｄ２ｍ-１，Ｄ２ｍに供給される。ここでは、時刻Ｔ１０に第１行目の走査線Ｇ１が活性化されて第１行目の画素回路に対して書込みが実行され、時刻Ｔ１１に第２行目の走査線Ｇ２が活性化されて第２行目の画素回路に対して書込みが実行される。以下、同様にして、昇順的に順次上述したように走査線が活性化されて書込みが実行される。Similarly, the start pulse SPH and the shift clock CLKH are similarly input to the
Then, the digital image signal line-sequentially converted into a signal corresponding to the display of one row latched by the
このとき前述したように、各画素回路１においては、対応する信号線からの電圧信号に応じて駆動用ＴＦＴから駆動電流が出力される。ここで、画素電極に電気的に接続された検査用ＴＦＴのゲートを次ラインの走査線に接続した構成としているので、当該走査線が活性化されて、書込みが終了した後、次のラインの走査線が活性化して対応する画素回路への書込みを実行する際に、前のラインの検査用ＴＦＴが導通することになる。このため駆動用ＴＦＴからの駆動電流は隣接する信号線を介して、有機ＥＬ素子よりも出力インピーダンスの低いバッファ回路へと分流することになる。そのため書込みが完了した後、次ラインの書込み期間は有機ＥＬ発光素子への電流が低下する。例えば時刻Ｔ１０に第１行目の走査線Ｇ１を活性化させて第１行目の画素回路に対して書込みを実行した後、時刻Ｔ１１に第２行目の走査線Ｇ２を活性化させた場合、第１行目の画素回路の検査用ＴＦＴが導通することになるので、時刻Ｔ１１から第１行目の画素回路の有機ＥＬ発光素子に対して流れる電流が低下することになる。 At this time, as described above, in each
しかしながら、次ラインの走査が終了後、さらに次の次次ラインの走査に移ると、次ライン走査線は非活性となり、検査用ＴＦＴは非導通となるので、隣接信号線への分流経路は遮断される。具体的には、例えば時刻Ｔ１１に第２行目の走査線Ｇ２を活性化させた後、時刻Ｔ１２に第３行目の走査線Ｇ３を活性化させた場合、第２行目の走査線Ｇ２は被活性化状態に設定される。したがって、時刻Ｔ１２において、第１行目の画素回路の検査用ＴＦＴは非導通状態に設定され、駆動用ＴＦＴの出力電流は再び有機ＥＬ発光素子に対して流れ、所定の発光強度にて発光し、所望の画面表示が行われる。 However, when the next line scan is completed after the next line scan is completed, the next line scan line becomes inactive and the inspection TFT becomes non-conductive, so that the shunt path to the adjacent signal line is cut off. Is done. Specifically, for example, when the second scanning line G2 is activated at time T12 and then the third scanning line G3 is activated at time T12, the second scanning line G2 is activated. Is set to the activated state. Therefore, at time T12, the inspection TFT of the pixel circuit in the first row is set to a non-conductive state, and the output current of the driving TFT flows again to the organic EL light emitting element, and emits light with a predetermined light emission intensity. A desired screen display is performed.
したがって、書込みが終了してから次ライン走査期間中、有機ＥＬ発光素子への電流が低下するため発光強度が低下するが、フレーム期間に比べ極めて短期間であり、電流が低下することによる画面表示への影響は殆どないものと考えられる。 Therefore, during the next line scanning period after the writing is completed, the current to the organic EL light emitting element is reduced, so that the light emission intensity is reduced. However, the screen display is extremely short compared to the frame period, and the current is reduced. It is considered that there is almost no impact on
（実施の形態２）
本発明の実施の形態２に従う構成においては、水平ドライバ回路及び走査線ドライバ回路をＴＦＴアレイ基板に内蔵する形態について説明する。(Embodiment 2)
In the configuration according to the second embodiment of the present invention, a mode in which the horizontal driver circuit and the scanning line driver circuit are built in the TFT array substrate will be described.
図９は本発明の実施の形態２に従うＴＦＴアレイ基板の構成を説明する図である。
図９を参照して、ＴＦＴアレイ基板８０には例えば低温ポリシリコンＴＦＴを用いて水平ドライバ回路８１及び走査線ドライバ回路８９が構成されており、例えば画素回路領域１２の上辺側に水平ドライバ回路８１を、左辺側に走査線ドライバ回路８９が配置される。FIG. 9 is a diagram illustrating a configuration of a TFT array substrate according to the second embodiment of the present invention.
Referring to FIG. 9, a
水平ドライバ回路８１は、実施の形態１における有機ＥＬ表示パネルの構成として説明したのと同様に、シフトレジスタ回路８２、ラッチ回路８３、Ｄ／Ａ変換回路８４、バッファ回路８５とで構成されている。 The
また、水平ドライバ回路８１と画素回路領域１２との間には、水平ドライバ回路８１の出力信号の各信号線への供給を制御する出力制御回路８６が設けられる。 Further, an
出力制御回路８６は、一端が水平ドライバ回路８１の出力端と接続され、他端が画素回路領域１２に設けられる奇数列及び偶数列の信号線にそれぞれ接続されたスイッチ回路８７及び８８を含む。本例においては、一例として奇数列の信号線Ｄ１，Ｄ３，・・・Ｄ２ｍ−１の信号線に対応してスイッチ回路８７が設けられ、偶数列の信号線Ｄ２，Ｄ４，・・・，Ｄ２ｍの信号線に対応してスイッチ回路８８が設けられて、水平ドライバ回路８１から画素回路領域１２への出力信号の供給が制御される。 The
奇数列の信号線に接続されたスイッチ回路８７は、出力イネーブル信号ＯＥoが活性化したときに導通し、また偶数列の信号線に接続されたスイッチ回路８８は出力イネーブル信号ＯＥeが活性化したときに導通する。ここで、右端の信号線Ｄ２ｍ+１は、実施の形態１の構成で説明したように検査時において、右端列の画素回路１からの読出電流を検出する経路を構成するのみで、信号の印加には使用されないため、スイッチ回路８７を接続する必要は無いためここでは、記載されていないがレイアウトパターンの均一性を確保する観点から設けることも可能である。 The
ＴＦＴアレイ基板８０の端部である画素回路領域１２の上辺側には信号入力用端子９０が配置され、水平ドライバ回路８１及び走査線ドライバ回路８９を制御する制御信号やデジタル画像信号Ｒ［５：０］，Ｇ［５：０］，Ｂ［５：０］、出力制御回路８６を制御する出力イネーブル信号ＯＥo、ＯＥeを供給する配線、及び各画素回路１に接続された電源供給線ＶＤＤやカソード配線ＣＡＴＨは信号入力用端子９０と接続されて外部から信号および電圧の供給が実行されるものとする。 A
また、ＴＦＴアレイ基板８０の端部である画素回路領域１２の下辺側には検査用回路９１が内蔵されるとともに複数の検査用端子９４が配置されている。検査用端子９４は、ＴＦＴアレイ基板８０の端部において検査用回路９１と接続され、検査用回路９１を制御するとともに、検査用回路９１を介して流れる電流を外部に供給する。 In addition, an
具体的に説明すると、検査用回路９１は、偶数列の信号線である信号線Ｄ２，Ｄ４，・・・，Ｄ２ｍに一端が接続され、他端が検査用端子９４に接続されたスイッチ回路９２と、奇数列の信号線Ｄ３，Ｄ５，・・・，Ｄ２ｍ＋１に一端が接続され、他端が検査用端子９４に接続されたスイッチ回路９３とを含む。 More specifically, the
スイッチ回路９２は、検査用端子９４を介して外部から入力されるセレクト信号ＳＥＬoに応答して導通し、スイッチ回路９３は、検査用端子９４を介して外部から入力されるセレクト信号ＳＥＬeに応答して導通する。例えば、セレクト信号ＳＥＬo，ＳＥＬeが「Ｈ」レベルに設定された場合に、スイッチ回路９２，９３が導通し、「Ｌ」レベルに設定された場合にスイッチ回路９２，９３が非導通状態に設定されるものとする。 The
図１０は、ＴＦＴアレイ基板８０の検査用端子９４と接続される電流検出器１００の構成を説明する図である。 FIG. 10 is a diagram for explaining the configuration of the
図１０を参照して、本発明の実施の形態２に従う電流検出器１００は、電流検出器２７と比較して、スイッチ２１ａ，２２ｂと、入出力端子２０ａ，２０ｂと、電源端子２６とが削除され、新たに入力端子１０１が設けられた構成である。 Referring to FIG. 10, in
具体的には、電流検出器１００は、入力端子１０１と、出力端子２５と、オペアンプ２２と、検出抵抗２４と、基準電圧Ｖｒｅｆを供給する電源２３とを備える。 Specifically, the
入力端子１０１は、検査用端子９４と接続されてスイッチ９２，９３のいずれか一方を介して奇数列あるいは偶数列に対応する信号線に流れる電流の供給を受ける。 The
例えば、入力端子１０１は、上述したようにセレクト信号ＳＥＬoが「Ｈ」レベルに設定された場合には、スイッチ９２が導通して、奇数列に対応する信号線からの電流の供給を受ける。一方、セレクト信号ＳＥＬeが「Ｈ」レベルに設定された場合には、スイッチ９３が導通して、偶数列に対応する信号線からの電流の供給を受ける。 For example, when the select signal SELo is set to the “H” level as described above, the
そして、図４で説明したのと同様に上述したようにオペアンプ２２を用いて偶数列あるいは奇数列の信号線からの出力電流が計測される。ここで、オペアンプ２２は、その反転入力ノードと出力ノードとの間に検出抵抗２４を接続して電流検出器を構成する。 As described above with reference to FIG. 4, the output current from the signal lines in the even-numbered columns or odd-numbered columns is measured using the
次に、ＴＦＴアレイ基板状態での検査における動作を説明する。
図１１は、本発明の実施の形態２に従う画素回路の検査方式について説明する図である。Next, the operation in the inspection in the TFT array substrate state will be described.
FIG. 11 is a diagram illustrating a pixel circuit inspection method according to the second embodiment of the present invention.
図１１（ａ）は、奇数列の画素回路に対して検査を実行する場合（奇数列画素の検査）を説明する図である。 FIG. 11A is a diagram illustrating a case where inspection is performed on pixel circuits in odd columns (inspection of odd column pixels).
奇数列画素の検査においては、上述したように奇数列の信号線には信号電圧を印加し、奇数列の画素回路の駆動用ＴＦＴから出力される電流を隣接する偶数列（本実施の形態では右隣の偶数列として説明する。）の信号線を経由して検出する。 In the inspection of the odd-numbered column pixels, as described above, a signal voltage is applied to the odd-numbered column signal line, and the current output from the driving TFT of the odd-numbered pixel circuit is supplied to the adjacent even-numbered column (in this embodiment). It will be detected via the signal line of the even-numbered column on the right.
具体的には、上述したように水平ドライバ回路８１を構成するシフトレジスタ回路８２にスタートパルスＳＰＨ及びシフトクロックＣＬＫＨが入力され、順次シフトパルスが上述したように生成される。このシフトパルスに基づいて、入力されるデジタル画像信号Ｒ［５：０］，Ｇ［５：０］，Ｂ［５：０］がラッチ回路８３にてラッチされる。（ここでは、デジタル画像信号は各色６ビットの信号として示している。）
そして、ラッチ回路８３において、ラッチされ、１行の表示に対応する信号に線順次化されたデジタル画像信号がＤ／Ａ変換回路８４にてアナログ信号に変換され、バッファ回路８５を介して水平ドライバ回路８１から出力される。Specifically, the start pulse SPH and the shift clock CLKH are input to the
The digital image signal latched in the
また、上述したように走査線ドライバ回路８９に内蔵されたシフトレジスタ回路（図示せず）にはスタートパルスＳＰＶ及びシフトクロックＣＬＫＶが入力され、順次シフトパルスを発生し、これらをもとに、走査線を介して画素回路を順次走査する走査信号を生成する。 Further, as described above, the start pulse SPV and the shift clock CLKV are input to the shift register circuit (not shown) built in the scanning
そして、本発明の実施の形態２に従う構成においては、奇数列の画素回路を検査する場合、出力イネーブル信号ＯＥoが活性化状態となり、また出力イネーブル信号ＯＥeは非活性状態となる。これに応答して、スイッチ回路８７が導通し、スイッチ回路８８は非導通状態となる。それゆえ、奇数列の信号線Ｄ１，Ｄ３，・・・，Ｄ２ｍ-１には水平ドライバ回路８１から出力される所定の電圧が印加される。また、偶数列の信号線Ｄ２，Ｄ４，・・・，Ｄ２ｍはスイッチ８８を介して水平ドライバ回路８１から切り離されている。 In the configuration according to the second embodiment of the present invention, when the pixel circuits in the odd-numbered columns are inspected, the output enable signal OEo is activated and the output enable signal OEe is deactivated. In response to this, the
一方、セレクト信号ＳＥＬeは、活性化状態となり、検査用回路９１のスイッチ回路９３が導通状態となり偶数列Ｄ２，Ｄ４，・・・，Ｄ２ｍが検査用端子９４を介して上述した電流検出器１００とそれぞれ電気的に接続された状態となる。また、セレクト信号ＳＥＬoは非活性状態であり、奇数列の信号線Ｄ１，Ｄ３，・・・，Ｄ２ｍ+１は検査用端子９４と切り離されている。本例においては、時刻Ｔ０ｂに出力イネーブル信号ＯＥoおよびセレクト信号ＳＥＬeが活性化状態とされ、出力イネーブル信号ＯＥeおよびセレクト信号ＳＥＬoが非活性化状態とされた場合が示されている。 On the other hand, the select signal SELe is activated, the
さて、１行目の画素回路１においては、例えば時刻Ｔ１ｂにおいて、１行目の画素回路を走査する走査線Ｇ１が活性化状態となると、画像信号が奇数列の画素回路に画像信号を供給するための信号線Ｄ１，Ｄ３，・・・，Ｄ２ｍ-１から１行目の画素回路の駆動用ＴＦＴ４のゲートに印加される。なお、右端の信号線Ｄ２ｍ＋１は、右端列の画素回路からの検出電流の読出し経路として用いられるのみであるため、画像信号の印加は行われない構成となっている。 In the
このように、信号書込みの画素アドレスとしては、１行目の画素アドレスＰ（１．１）、Ｐ（１．３）、・・・、Ｐ（１．２ｍ−１）として示される。ここでは、簡略して画素アドレスＰ（１．２ｘ−１）と表記されている。 Thus, pixel addresses for signal writing are indicated as pixel addresses P (1.1), P (1.3),..., P (1.2m−1) in the first row. Here, the pixel address P (1.2x−1) is simply described.
時刻Ｔ２ｂにおいて、次の２行目の画素回路１を走査すべく走査線Ｇ１が非活性レベルとなり走査線Ｇ２が活性化レベルとなると、１行目の画素アドレスＰ（１．２ｘ−１）に対応する画素回路の選択用ＴＦＴ２が非導通となるが保持用キャパシタ３の保持電圧が駆動用ＴＦＴ４のゲートに印加され続ける。 At time T2b, when the scanning line G1 is inactivated and the scanning line G2 is activated to scan the
このとき、次行の走査線Ｇ２の活性化により１行目の画素アドレスＰ（１．２ｘ−１）に対応する画素回路の検査用ＴＦＴ６が導通状態となり、駆動用ＴＦＴ４からの出力電流が隣接する偶数列の信号線へ出力される。 At this time, the activation of the scanning line G2 in the next row causes the inspection TFT 6 of the pixel circuit corresponding to the pixel address P (1.2x-1) in the first row to be in a conductive state, and the output current from the driving
このときの電流検出器１００の出力は同図に示すようになり、時刻Ｔ３ｂから検出電流経路の配線容量に充電された電荷が放電するなどして、過渡電流が流れたのち、出力はあるレベルに整定する。このような過渡状態を経過後、図中矢印にて示すような所定のタイミングで電流検出器１００の出力をサンプリングしたのち、必要に応じてＡ／Ｄ変換処理を行ってデジタル信号に変換した後、パーソナル・コンピュータなどのコントローラに検出結果として送出する。ここでは、１行目の画素アドレスＰ（１．２ｘ−１）に対応する画素回路の検出結果が出力される場合が示されている。具体的には、１行目の画素アドレスＰ（１．１）、Ｐ（１．３）、・・・、Ｐ（１．２ｍ-１）に対応する画素回路である。 The output of the
このとき、外乱ノイズの影響を除去するために、サンプリング点を複数として平均化処理を行うことも可能である。 At this time, in order to remove the influence of disturbance noise, it is possible to perform averaging processing with a plurality of sampling points.
そして、また、時刻Ｔ２ｂにおいて、２行目の画素回路１おいては、２行目の走査線Ｇ２が活性化すると画像信号が信号線Ｄ１，Ｄ３，・・・，Ｄ２ｍ−１から２行目の画素回路の駆動用ＴＦＴ４のゲートに印加される。つまり、信号書込みの画素アドレスは２行目の画素アドレスＰ（２．１）、Ｐ（２．３）、・・・、Ｐ（２．２ｍ−１）として示される。ここでは、簡略して画素アドレス（２．２ｘ−１）と表記されている。 At time T2b, in the
そして、上記と同様の動作を順次走査線を活性化レベルとして走査しながら、奇数列の先頭の１行目から最終のｎ行目までの検査を行い、奇数列の画素回路検査が終了する。 Then, the scan from the first row to the last n-th row of the odd-numbered column is performed while sequentially scanning the operation similar to the above with the scanning line as the activation level, and the pixel circuit test of the odd-numbered column is completed.
図１１（ｂ）は、偶数列の画素回路に対して検査を実行する場合（偶数列画素の検査）を説明する図である。 FIG. 11B is a diagram illustrating a case where inspection is performed on even-numbered pixel circuits (inspection of even-numbered columns).
偶数列画素の検査においては、上述したように偶数列の信号線には信号電圧を印加し、偶数列の画素回路の駆動用ＴＦＴから出力される電流を隣接する奇数列（本実施の形態では右隣の奇数列として説明する。）の信号線を経由して検出する。 In the even column pixel inspection, as described above, a signal voltage is applied to the even column signal line, and the current output from the driving TFT of the pixel circuit of the even column is adjacent to the odd column (in this embodiment). (This will be described as an odd-numbered column on the right.)
具体的には、上述したように水平ドライバ回路８１を構成するシフトレジスタ回路８２にスタートパルスＳＰＨ及びシフトクロックＣＬＫＨが入力され、順次シフトパルスが上述したように生成される。このシフトパルスに基づいて、入力されるデジタル画像信号Ｒ［５：０］，Ｇ［５：０］，Ｂ［５：０］がラッチ回路８３にてラッチされる。（ここでは、デジタル画像信号は各色６ビットの信号として示している。）
そして、ラッチ回路８３において、ラッチされ、１行の表示に対応する信号に線順次化されたデジタル画像信号がＤ／Ａ変換回路８４にてアナログ信号に変換され、バッファ回路８５を介して水平ドライバ回路８１から出力される。Specifically, the start pulse SPH and the shift clock CLKH are input to the
The digital image signal latched in the
また、上述したように走査線ドライバ回路８９に内蔵されたシフトレジスタ回路（図示せず）にはスタートパルスＳＰＶ及びシフトクロックＣＬＫＶが入力され、順次シフトパルスを発生し、これらをもとに、走査線を介して画素回路を順次走査する走査信号を生成する。 Further, as described above, the start pulse SPV and the shift clock CLKV are input to the shift register circuit (not shown) built in the scanning
そして、本発明の実施の形態２に従う構成においては、偶数列の画素回路を検査する場合、出力イネーブル信号ＯＥeが非活性化状態となり、また出力イネーブル信号ＯＥoは活性状態となる。これに応答して、スイッチ回路８８が導通し、スイッチ回路８７は非導通状態となる。それゆえ、偶数列の信号線Ｄ２，Ｄ４，・・・，Ｄ２ｍには水平ドライバ回路８１から出力される所定の電圧が印加される。また、奇数列の信号線Ｄ１，Ｄ３，Ｄ５，・・・，Ｄ２ｍ−１はスイッチ８７を介して水平ドライバ回路８１から切り離されている。 In the configuration according to the second embodiment of the present invention, when inspecting even-numbered pixel circuits, the output enable signal OEe is deactivated and the output enable signal OEo is activated. In response to this, the
一方、セレクト信号ＳＥＬoは、活性化状態となり、検査用回路９１のスイッチ回路９２が導通状態となり偶数列Ｄ３，Ｄ５，・・・，Ｄ２ｍ＋１が検査用端子９４を介して上述した電流検出器１００とそれぞれ電気的に接続された状態となる。また、セレクト信号ＳＥＬeは非活性状態であり、偶数列の信号線Ｄ２，Ｄ４，・・・，Ｄ２ｍは検査用端子９４と切り離されている。本例においては、時刻Ｔ０ｃに出力イネーブル信号ＯＥeおよびセレクト信号ＳＥＬoが活性化状態とされ、出力イネーブル信号ＯＥoおよびセレクト信号ＳＥＬeが非活性化状態とされた場合が示されている。 On the other hand, the select signal SELo is activated, the
さて、１行目の画素回路１においては、例えば時刻Ｔ１ｃにおいて、１行目の画素回路を走査する走査線Ｇ１が活性化状態となると、画像信号が偶数列の画素回路に画像信号を供給するための信号線Ｄ２，Ｄ４，・・・，Ｄ２ｍから１行目の画素回路の駆動用ＴＦＴ４のゲートに印加される。このように、信号書込みの画素アドレスとしては、簡略して１行目の画素アドレスＰ（１．２ｘ）と表記されている。 In the
時刻Ｔ２ｃにおいて、次の２行目の画素回路１を走査すべく走査線Ｇ１が非活性レベルとなり走査線Ｇ２が活性化レベルとなると、１行目の画素アドレスＰ（１．２ｘ）に対応する画素回路の選択用ＴＦＴ２が非導通となるが保持用キャパシタ３の保持電圧が駆動用ＴＦＴ４のゲートに印加され続ける。 At time T2c, when the scanning line G1 becomes inactive level and the scanning line G2 becomes active level to scan the
このとき、次行の走査線Ｇ２の活性化により１行目の画素アドレスＰ（１．２ｘ）に対応する画素回路の検査用ＴＦＴ６が導通状態となり、駆動用ＴＦＴ４からの出力電流が隣接する奇数列の信号線へ出力される。 At this time, the activation of the scanning line G2 in the next row causes the inspection TFT 6 of the pixel circuit corresponding to the pixel address P (1.2x) in the first row to be in a conductive state, and the output current from the driving
このときの電流検出器１００の出力は同図に示すようになり、時刻Ｔ３ｃから検出電流経路の配線容量に充電された電荷が放電するなどして、過渡電流が流れたのち、出力はあるレベルに整定する。このような過渡状態を経過後、図中矢印にて示すような所定のタイミングで電流検出器１００の出力をサンプリングしたのち、必要に応じてＡ／Ｄ変換処理を行ってデジタル信号に変換した後、パーソナル・コンピュータなどのコントローラに検出結果として送出する。ここでは、１行目の画素アドレスＰ（１．２ｘ）に対応する画素回路の検出結果が出力される場合が示されている。具体的には、１行目の画素アドレスＰ（１．２）、Ｐ（１．４）、・・・、Ｐ（１．２ｍ）に対応する画素回路である。 The output of the
そして、上述したように奇数列の画素回路検査と同様に、順次走査線を活性化レベルとして走査しながら、偶数列の先頭の１行目から最終のｎ行目までの検査を行い、偶数列の画素回路検査が終了する。 Then, as described above, in the same manner as the pixel circuit inspection of the odd-numbered columns, the scanning from the first row to the final n-th row of the even-numbered columns is performed while sequentially scanning the scanning lines as the activation level. This completes the pixel circuit inspection.
そして、実施の形態１で説明したのと同様、コントローラにて、検出電流の検出結果について、所定の閾値レベル以上か否かを判定して、所定の閾値レベル未満であれば画素回路欠陥として判定する。また、全画素回路の電流値のバラツキを算出・判定することにより、より詳細な画素回路の判定を行うことも可能である。さらに、画素回路へ書き込む信号レベルを複数レベルとして検査を行うことも可能である。具体的には、電流検出器の基準電圧を設定することにより検出側の信号線電位を複数レベルとして、画素回路を構成する駆動用ＴＦＴの特性をより詳細に検査し確認することも可能である。 Then, as described in the first embodiment, the controller determines whether or not the detection result of the detected current is equal to or higher than a predetermined threshold level, and if it is less than the predetermined threshold level, it is determined as a pixel circuit defect. To do. It is also possible to perform more detailed pixel circuit determination by calculating and determining variations in the current values of all pixel circuits. Further, the inspection can be performed with a plurality of signal levels written to the pixel circuit. Specifically, by setting the reference voltage of the current detector, the signal line potential on the detection side can be set to a plurality of levels, and the characteristics of the driving TFT constituting the pixel circuit can be inspected and confirmed in more detail. .
当該構成のＴＦＴアレイ基板に対して、実施の形態１の図７で説明したようなＥＬ成膜工程等を経た構造にて有機ＥＬ表示パネルとなった場合においても実施の形態１と同様の表示動作により所望の画像表示が行われる。 Even when an organic EL display panel is formed on the TFT array substrate having such a structure through the EL film forming process and the like described in FIG. 7 of the first embodiment, the same display as in the first embodiment is performed. A desired image display is performed by the operation.
なお、実施の形態１および２に従う構成においては、図１７（ａ）に示した２トランジスタ型の画素回路に対して検査用ＴＦＴを用いた構成について説明したが、図１７（ｂ）に示した電圧プログラム型のような電圧書込み型の画素回路についても同様に適用可能である。 In the configuration according to the first and second embodiments, the configuration in which the inspection TFT is used for the two-transistor pixel circuit illustrated in FIG. 17A has been described. However, the configuration illustrated in FIG. The present invention can be similarly applied to a voltage writing type pixel circuit such as a voltage program type.
なお、有機ＥＬ成膜工程等を経て有機ＥＬ表示パネルすなわち表示装置となった後、表示領域の下辺封止領域の外側にて切断することが本構成においては可能である。具体的には、図９で示されるようにＫ−Ｋの箇所（二点鎖線で示す）で切断することにより、検査用回路や検査用端子を切り落としてしまうことにより、有機ＥＬ表示パネルである表示装置の最終形態においては不要なこれらを切断することにより額縁領域が広がることを防止し、小型化することが可能である。 In this configuration, after the organic EL display panel, that is, the display device is obtained through the organic EL film forming process and the like, cutting is performed outside the lower side sealing region of the display region. Specifically, as shown in FIG. 9, an organic EL display panel is obtained by cutting off a test circuit and a test terminal by cutting at a position KK (shown by a two-dot chain line). In the final form of the display device, it is possible to prevent the frame area from expanding by cutting these unnecessary parts and to reduce the size.
（実施の形態３）
本発明の実施の形態３においては、電流書込型の画素回路について、図１７（ｄ）に示した電流プログラム方式を使用したＴＦＴアレイ基板とその検査方法について説明する。(Embodiment 3)
In the third embodiment of the present invention, a TFT array substrate using the current programming method shown in FIG. 17D and an inspection method thereof will be described for a current writing type pixel circuit.
図１２は、本発明の実施の形態３に従うＴＦＴアレイ基板の画素回路領域を示す図である。 FIG. 12 shows a pixel circuit region of the TFT array substrate according to the third embodiment of the present invention.
図１２を参照して、ここでは、画素回路領域は、行列状に配置された複数の画素回路１１０を含み、一例として、ここでは、ｎ行２ｍ列の行列状に配置された画素回路１１０について説明する。画素回路のアドレスＰ（ｋ．ｌ）は、ｋ行目およびｌ列目の画素回路１１０を指し示すものとする。本例においては、アドレスＰ（１．１）、・・・、Ｐ（１．２ｍ）、・・・、Ｐ（ｎ．２ｍ）が１つずつの画素回路に割り当てられているものとする。 Referring to FIG. 12, here, the pixel circuit region includes a plurality of
なお、ここでは、行に沿って設けられた画素回路１１０を画素回路行および列に沿って設けられた画素回路１１０を画素回路列として説明する。 Here, the
本発明の実施の形態１に従う画素回路領域は、表示する画像に応じた電圧信号を供給するための複数の信号線Ｄ１〜Ｄ２ｍ＋１と、画素回路１１０を走査するための複数の走査線Ｇ１ａ，Ｇ１ｂ〜Ｇｎａ，Ｇｎｂとを備える。複数の信号線Ｄ１〜Ｄ２ｍ＋１の各々は、列に沿って設けられ、列に沿って設けられた画素回路の両側にそれぞれ対応して設けられ、かつ隣接する２つの列に沿って設けられた画素回路で共有するように設けられる。また、複数の走査線Ｇ１ａ，Ｇ１ｂ〜Ｇｎａ，Ｇｎｂは、行に沿って設けられた画素回路にそれぞれ対応して２本ずつ設けられ、それぞれ対応する画素回路を挟むようにして一方側および他方側に設けられる。また、画素回路行にそれぞれ対応して複数の電源供給線ＶＤＤが設けられる。なお、上述したように信号線Ｄ２ｍ＋１は、検査用の信号線として用いられ、電圧信号は供給されない。なお、走査線Ｇ１ｂ，Ｇ２ｂ，Ｇｎｂは、他の走査線に並行するように配設され、検査用のために駆動される走査線（テスト信号線）であり、通常の表示時には駆動されないものである。 The pixel circuit area according to the first embodiment of the present invention includes a plurality of signal lines D1 to D2m + 1 for supplying a voltage signal corresponding to an image to be displayed and a plurality of scanning lines G1a and G1b for scanning the
ここで、アドレスＰ（１．１）の画素回路１１０について具体的構成について説明する。その他の画素回路についても同様である。 Here, a specific configuration of the
画素回路１１０は、薄膜トランジスタ１１１〜１１７と、保持用キャパシタ１１３とを備える。なお、ここでは、ここでは、発光表示素子として有機ＥＬ素子を用いるものとし、画素回路として、図１７（ｄ）に示した電流プログラム型画素回路に対して、検査用ＴＦＴ１１７が付加された構成となっている。 The
なお、一例として薄膜トランジスタ１１１（以下、選択用ＴＦＴ１１１とも称する）および薄膜トランジスタ１１２（以下、ダイオード接続用ＴＦＴ１１２とも称する）は、ＮチャネルＭＯＳトランジスタであり、薄膜トランジスタ１１３（以下、駆動用ＴＦＴ１１３とも称する）および薄膜トランジスタ１１４（以下、画素電極接続用ＴＦＴ１１４とも称する）は、ＰチャネルＭＯＳトランジスタであり、薄膜トランジスタ１１７（以下、検査用ＴＦＴ１１７とも称する）は、ＮチャネルＭＯＳトランジスタとする。 As an example, the thin film transistor 111 (hereinafter also referred to as a selection TFT 111) and the thin film transistor 112 (hereinafter also referred to as a diode connection TFT 112) are N-channel MOS transistors, and the thin film transistor 113 (hereinafter also referred to as a driving TFT 113) and the thin film transistor. 114 (hereinafter also referred to as pixel electrode connecting TFT 114) is a P-channel MOS transistor, and thin film transistor 117 (hereinafter also referred to as inspection TFT 117) is an N-channel MOS transistor.
選択用ＴＦＴ１１１のソースは、対応する信号線Ｄ１と接続され、ゲートは走査線Ｇ１ａと接続される。また、ドレインは駆動用ＴＦＴ１１３および画素電極接続用ＴＦＴ１１４の接続ノードＮｔと接続される。また、ダイオード接続用ＴＦＴ１１２のソースは、接続ノードＮｔと接続され、ドレインが保持用キャパシタ１１５の一端および駆動用ＴＦＴ１１３のゲートと接続され、ゲートが対応する走査線Ｇ１ａと接続される。保持用キャパシタ１１５は、一端が駆動用ＴＦＴ１１３のゲートおよびダイオード接続用ＴＦＴ１１２のドレインと接続される。他端が電源電圧ＶＤＤの供給を受ける電源線と接続される。 The source of the
駆動用ＴＦＴ１１３は、ソースが電源電圧ＶＤＤの供給を受ける電源線と接続され、ドレインがノードＮｔと接続され、ゲートがキャパシタ１１５の一端およびダイオード接続用ＴＦＴ１１２のドレインと接続される。画素電極接続用ＴＦＴ１１４は、ソースが接続ノードＮｔと接続され、ドレインが画素電極１１６と接続され、ゲートは走査線Ｇ１ａと接続される。そして、検査用ＴＦＴ１１７は、ドレインが画素電極１１６と接続され、ゲートは走査線Ｇ１ｂと接続され、ソースが隣接する信号線（右隣）と接続される。 The driving
なお、画素電極１１６の上層にはＴＦＴアレイ工程の後工程である有機ＥＬ成膜工程にて有機ＥＬ膜が形成されるが、有機ＥＬ成膜工程前のＴＦＴアレイ基板の状態では少なくとも有機ＥＬ素子７やカソード電極８は存在しないので、図中には点線で示している。 An organic EL film is formed on the
保持用キャパシタ１１５に保持される保持電圧は、駆動用ＴＦＴ１１３のゲートに印加され、ドレイン側に電流出力経路が形成されたとき、駆動用ＴＦＴ１１３は、保持電圧に応じた駆動電流を供給する。 The holding voltage held in the holding
本構成においては、この駆動用ＴＦＴ１１３から出力される駆動電流を検査するための電流経路を形成するための検査用ＴＦＴ１１７が設けられ、そのドレインは画素電極１１６と接続され、ソースは隣接する信号線Ｄ２と接続され、ゲートは走査線Ｇ１ｂと接続される。 In this configuration, an
なお、ＴＦＴアレイ基板は、実施の形態１の図２で説明した構成と同様である。具体的には、画素回路１を画素回路１１０に置換した構成である。図２の構成においては、走査線Ｇ１〜Ｇｎ＋１にそれぞれ対応して第２の端子群１１が設けられる構成について説明したが、本発明の実施の形態３に従う構成は、Ｇ１ａ，Ｇ１ｂ〜Ｇｎａ，Ｇｎｂにそれぞれ対応して第２の端子群１１が設けられる点が異なる。その他の点については、同様であるのでその詳細な説明は繰り返さない。 Note that the TFT array substrate has the same configuration as that described in FIG. 2 of the first embodiment. Specifically, the
また、実施の形態１の図４で説明した電流検出器を用いることにより画素回路の検査を実行することができる。 In addition, the pixel circuit can be inspected by using the current detector described in FIG. 4 of the first embodiment.
図１３は、本発明の実施の形態３に従う画素回路の検査方式について説明する図である。 FIG. 13 is a diagram illustrating a pixel circuit inspection method according to the third embodiment of the present invention.
図１３（ａ）は、奇数列の画素回路に対して検査を実行する場合（奇数列画素の検査）を説明する図である。 FIG. 13A is a diagram illustrating a case where inspection is performed on pixel circuits in odd columns (inspection of odd column pixels).
奇数列画素の検査においては、上述したように奇数列の信号線には信号電圧を印加し、奇数列の画素回路の駆動用ＴＦＴから出力される電流を隣接する偶数列（本実施の形態では右隣の偶数列として説明する。）の信号線を経由して検出する。 In the inspection of the odd-numbered columns, as described above, a signal voltage is applied to the signal lines in the odd-numbered columns, and the current output from the driving TFTs of the pixel circuits in the odd-numbered columns is applied to the adjacent even-numbered columns (in this embodiment). It will be detected via the signal line of the even-numbered column on the right.
具体的には、上述したように選択信号ＴＳ（「Ｈ」レベル）に従って、電圧源２８から電源端子２６へ供給された所定電圧Ｖｓが入出力端子２０ａを経由して奇数列の信号線Ｄ１，Ｄ３，・・・へ入力される。そして、偶数列の信号線線Ｄ２，Ｄ４，・・・，Ｄ２ｍを介して入出力端子２０ｂに駆動用ＴＦＴの出力電流が流れて電流検出器２７において電流が計測される。 Specifically, as described above, in accordance with the selection signal TS (“H” level), the predetermined voltage Vs supplied from the
さて、１行目の画素回路１１０においては、例えば時刻Ｔ１ｄにおいて、１行目の画素回路を走査する走査線Ｇ１ａが活性化状態となると、ダイオード接続用ＴＦＴ１１２が導通し、駆動用ＴＦＴ１１３のゲート−ドレイン間が接続されてダイオード接続状態となる。また、走査線Ｇ１ａが活性化状態となると、選択用ＴＦＴ１１１が導通するため対応する信号線からダイオード接続状態となった駆動用ＴＦＴ１１３のソース−ドレイン間に電流が流れ、ゲート電圧が保持用キャパシタ１１５に保持される。一方、画素電極接続用ＴＦＴ１１４は非導通状態である。画像信号が奇数列の画素回路に画像信号を供給するための信号線Ｄ１，Ｄ３，・・・，Ｄ２ｍ-１から１行目の画素回路の駆動用ＴＦＴ１１３のゲートに印加される。なお、右端の信号線Ｄ２ｍ＋１は、右端列の画素回路からの検出電流の読出し経路として用いられるのみであるため、画像信号の印加を行わないようにすることも可能である。 In the
このように、信号書込みの画素アドレスとしては、１行目の画素アドレスＰ（１．１），Ｐ（１．３），・・・、Ｐ（１．２ｍ−１）として示される。ここでは、簡略して画素アドレスＰ（１．２ｘ−１）と表記されている。 Thus, pixel addresses for signal writing are indicated as pixel addresses P (1.1), P (1.3),..., P (1.2m−1) in the first row. Here, the pixel address P (1.2x−1) is simply described.
時刻Ｔ２ｄにおいて、１行目の画素回路１１０の検出電流を出力するために走査線Ｇ１ａが非活性レベルとなり走査線Ｇ１ｂが活性化レベルとなる。これに伴い、１行目の画素アドレスＰ（１．２ｘ−１）に対応する画素回路の選択用ＴＦＴ１１１およびダイオード接続用ＴＦＴ１１２が非導通となる。一方、画素電極接続用ＴＦＴ１１４が導通状態となる。このとき書込時において、保持用キャパシタ１１５に保持された保持電圧に応じたゲート電圧で駆動用ＴＦＴ１１３のドレイン電流が流れる。そして、時刻Ｔ２ｄにおいて、１行目の画素回路を操作する走査線Ｇ１ｂが活性化状態となるため１行目の画素アドレスＰ（１．２ｘ−１）に対応する画素回路の検査用ＴＦＴ１１７が導通状態となり、画素電極接続用ＴＦＴ１１４を介して駆動用ＴＦＴ１１３からの出力電流が隣接する偶数列の信号線へ出力される。 At time T2d, in order to output the detection current of the
このときの電流検出器２７の出力は同図に示すようになり、時刻Ｔ３ｄから検出電流経路の配線容量に充電された電荷が放電するなどして、過渡電流が流れたのち、出力はあるレベルに整定する。このような過渡状態を経過後、図中矢印にて示すような所定のタイミングで電流検出器２７の出力をサンプリングしたのち、必要に応じてＡ／Ｄ変換処理を行ってデジタル信号に変換した後、パーソナル・コンピュータなどのコントローラに検出結果として送出する。ここでは、１行目の画素アドレスＰ（１．２ｘ−１）に対応する画素回路の検出結果が出力される場合が示されている。具体的には、電流検出の画素アドレスの１行目の画素アドレスＰ（１．１）、Ｐ（１．３）、・・・、Ｐ（１．２ｍ−１）に対応する画素回路である。ここでは、簡略して画素アドレス（１．２ｘ−１）と表記されている。 The output of the
このとき、外乱ノイズの影響を除去するために、サンプリング点を複数として平均化処理を行うことも可能である。 At this time, in order to remove the influence of disturbance noise, it is possible to perform averaging processing with a plurality of sampling points.
そして、また、同時に時刻Ｔ２ｄにおいて、２行目の画素回路１１０においては、２行目の走査線Ｇ２ａが活性化される。これに伴い、画像信号が信号線Ｄ１，Ｄ３，・・・，Ｄ２ｍ−１から２行目の画素回路の駆動用ＴＦＴ１１３のゲートに印加される。これに伴い信号電流が対応する信号線からダイオード接続された駆動用ＴＦＴ１１３のソース−ドレイン間に流れる。つまり、信号書込みの画素アドレスは２行目の画素アドレスＰ（２．１）、Ｐ（２．３）、・・・、Ｐ（２．２ｍ−１）として示される。ここでは、簡略して画素アドレス（２．２ｘ−１）と表記されている。そして、上述したように電流検出画素のアドレスは１行目の画素アドレスＰ（１．１）、Ｐ（１．３）、・・・、Ｐ（１．２ｍ−１）に対応する画素回路である。 At the same time, at time T2d, in the
そして、上記と同様の動作を順次走査線を活性化レベルとして走査しながら、奇数列の先頭の１行目から最終のｎ行目までの検査を行い、奇数列の画素回路検査が終了する。 Then, the scan from the first row to the last n-th row of the odd-numbered column is performed while sequentially scanning the operation similar to the above with the scanning line as the activation level, and the pixel circuit test of the odd-numbered column is completed.
なお、順次走査線の活性化レベルは操作に従って変化するが、電流検出器２７のスイッチ２１ａ，２１ｂは、選択信号ＴＳ（「Ｈ」レベル）に従って、ノードＮａ０と入出力端子２０ａとを電気的に結合し、ノードＮａ１と入出力端子２０ｂとを電気的に結合した状態を維持し続ける。 Although the activation level of the scanning line sequentially changes according to the operation, the
図１３（ｂ）は、偶数列の画素回路に対して検査を実行する場合（偶数列画素の検査）を説明する図である。 FIG. 13B is a diagram illustrating a case where inspection is performed on even-numbered pixel circuits (inspection of even-numbered columns).
偶数列画素の検査においては、上述したように偶数列の信号線には信号電圧を印加し、偶数列の画素回路の駆動用ＴＦＴから出力される電流を隣接する奇数列（本実施の形態では右隣の奇数列として説明する。）の信号線を経由して検出する。 In the even column pixel inspection, as described above, a signal voltage is applied to the even column signal line, and the current output from the driving TFT of the pixel circuit of the even column is adjacent to the odd column (in this embodiment). (This will be described as an odd-numbered column on the right.)
具体的には、上述したように選択信号ＴＳ（「Ｌ」レベル）に従って、電圧源２８から電源端子２６へ供給された所定電圧Ｖｓが入出力端子２０ｂを経由して偶数列の信号線Ｄ２，Ｄ４，・・・へ入力される。そして、奇数列の信号線線Ｄ３，Ｄ５，・・・，Ｄ２ｍ＋１を介して入出力端子２０ａに駆動用ＴＦＴの出力電流が流れて電流検出器２７において電流が計測される。なお、左端の奇数列の信号線Ｄ１は、奇数列の画素回路に対する検査の際の画像信号の印加経路として用いられるため、偶数列画素の検査の際には、用いられない。すなわち出力電流は流れない。 Specifically, as described above, in accordance with the selection signal TS (“L” level), the predetermined voltage Vs supplied from the
さて、１行目の画素回路１１０においては、例えば時刻Ｔ１ｅにおいて、１行目の画素回路を走査する走査線Ｇ１ａが活性化状態となると、画像信号が偶数列の画素回路に画像信号を供給するための信号線Ｄ２，Ｄ４，・・・，Ｄ２ｍから１行目の画素回路の駆動用ＴＦＴ１１３のゲートに印加される。このように、信号書込みの画素アドレスとしては、簡略して１行目の画素アドレスＰ（１．２ｘ）と表記されている。 In the
時刻Ｔ２ｅにおいて、１行目の画素回路１１０の検出電流を出力するために走査線Ｇ１ａが非活性レベルとなり走査線Ｇ１ｂが活性化レベルとなる。これに伴い、１行目の画素アドレスＰ（１．２ｘ）に対応する画素回路の選択用ＴＦＴ１１１およびダイオード接続用ＴＦＴ１１２が非導通となる。一方、画素電極接続用ＴＦＴ１１４が導通状態となる。このとき書込時において、保持用キャパシタ１１５に保持された保持電圧に応じたゲート電圧で駆動用ＴＦＴ１１３のドレイン電流が流れる。 At time T2e, in order to output the detection current of the
そして、時刻Ｔ２ｅにおいて、１行目の画素回路を操作する走査線Ｇ１ｂが活性化状態となるため１行目の画素アドレスＰ（１．２ｘ）に対応する画素回路の検査用ＴＦＴ１１７が導通状態となり駆動用ＴＦＴ１１３からの出力電流が隣接する偶数列の信号線へ出力される。 At time T2e, the scanning line G1b for operating the pixel circuit in the first row is activated, so that the
このときの電流検出器２７の出力は同図に示すようになり、時刻Ｔ３ｅから検出電流経路の配線容量に充電された電荷が放電するなどして、過渡電流が流れたのち、出力はあるレベルに整定する。このような過渡状態を経過後、図中矢印にて示すような所定のタイミングで電流検出器２７の出力をサンプリングしたのち、必要に応じてＡ／Ｄ変換処理を行ってデジタル信号に変換した後、パーソナル・コンピュータなどのコントローラに検出結果として送出する。ここでは、１行目の画素アドレスＰ（１．２ｘ）に対応する画素回路の検出結果が出力される場合が示されている。具体的には、１行目の画素アドレスＰ（１．２）、Ｐ（１．４）、・・・、Ｐ（１．２ｍ）に対応する画素回路である。ここでは、簡略して画素アドレス（１．２ｘ）と表記されている。 The output of the
そして、上述したように奇数列の画素回路検査と同様に、順次走査線を活性化レベルとして走査しながら、偶数列の先頭の１行目から最終のｎ行目までの検査を行い、偶数列の画素回路検査が終了する。 Then, as described above, in the same manner as the pixel circuit inspection of the odd-numbered columns, the scanning from the first row to the final n-th row of the even-numbered columns is performed while sequentially scanning the scanning lines as the activation level. This completes the pixel circuit inspection.
そして、コントローラにて、検出電流の検出結果について、所定の閾値レベル以上か否かを判定して、所定の閾値レベル未満であれば画素回路欠陥として判定する。また、全画素回路の電流値のバラツキを算出・判定することにより、より詳細な画素回路の判定を行うことも可能である。さらに、画素回路へ書き込む信号レベルを複数レベルとして検査を行うことも可能である。具体的には、電流検出器の基準電圧を設定することにより検出側の信号線電位を複数レベルとして、画素回路を構成する駆動用ＴＦＴの特性をより詳細に検査し確認することも可能である。 Then, the controller determines whether or not the detection result of the detected current is equal to or higher than a predetermined threshold level, and if it is less than the predetermined threshold level, it is determined as a pixel circuit defect. It is also possible to perform more detailed pixel circuit determination by calculating and determining variations in the current values of all pixel circuits. Further, the inspection can be performed with a plurality of signal levels written to the pixel circuit. Specifically, by setting the reference voltage of the current detector, the signal line potential on the detection side can be set to a plurality of levels, and the characteristics of the driving TFT constituting the pixel circuit can be inspected and confirmed in more detail. .
本発明の実施の形態３に従う検査方式は、順次走査線の活性化レベルは操作に従って変化するが、電流検出器２７のスイッチ２１ａ，２１ｂは、選択信号ＴＳ（「Ｌ」レベル）に従って、ノードＮａ１と入出力端子２０ａとを電気的に結合し、ノードＮａ０と入出力端子２０ｂとを電気的に結合した状態を維持し続ける。 In the inspection method according to the third embodiment of the present invention, the activation level of the scanning line sequentially changes according to the operation, but the
すなわち、当該構成においては、偶数列画素の検査および奇数列画素の検査の各々において、画素回路への書込に使用する信号線と、駆動用ＴＦＴからの出力電流を検出する経路として使用する信号線とが分離されており、信号線の電位変動が生じない方式となっている。したがって、検出側の信号線電位が固定されるため電位の変動により検出電流の整定時間が長くなることを防止して、検査時間のロスを抑制することが可能である。また、画素回路へ信号を供給する信号線と画素回路からの出力電流を検出する信号線と頻繁に切り替えることなく検査することが可能であり、切り替えに伴う検査時間のロスを防ぐことができる。 That is, in this configuration, in each of the even column pixel inspection and the odd column pixel inspection, a signal line used for writing to the pixel circuit and a signal used as a path for detecting an output current from the driving TFT. The lines are separated from each other, and the signal line does not fluctuate. Therefore, since the signal line potential on the detection side is fixed, it is possible to prevent the settling time of the detection current from becoming long due to the fluctuation of the potential, and it is possible to suppress the inspection time loss. Further, inspection can be performed without frequently switching between a signal line for supplying a signal to the pixel circuit and a signal line for detecting an output current from the pixel circuit, and loss of inspection time due to switching can be prevented.
なお、本実施の形態３に従う構成においては、検査用ＴＦＴ１１７のゲートを次ラインの走査線ではなく、別途設けた走査線Ｇ１ｂ，Ｇ２ｂ，・・・，Ｇｎｂに接続した構成としている。これにより、上記の実施の形態１で説明した構成においては、表示装置における表示モードで動作するとき書き込み電流の分流が生じる点について説明したが、別途設けた走査線Ｇ１ｂ，Ｇ２ｂ，・・・，Ｇｎｂを表示モードにおいて活性化しないことにより分流を防止することができる。これにより、発光強度を低下させることなく所定の発光強度にて発光し、所望の画面表示を実行可能である。 In the configuration according to the third embodiment, the gate of the
（実施の形態４）
本発明の実施の形態４に従う構成においては、水平ドライバ回路及び走査線ドライバ回路をＴＦＴアレイ基板に内蔵する形態について説明する。(Embodiment 4)
In the configuration according to the fourth embodiment of the present invention, a mode in which the horizontal driver circuit and the scanning line driver circuit are built in the TFT array substrate will be described.
図１４は、本発明の実施の形態４に従うＴＦＴアレイ基板の構成を示す図である。
図１４を参照して、ＴＦＴアレイ基板１２０には例えば低温ポリシリコンＴＦＴを用いて水平ドライバ回路１３１及び走査線ドライバ回路１３９が構成されており、例えば画素回路領域１２１の上辺側に水平ドライバ回路１３１を、左辺側に走査線ドライバ回路１３９が配置される。FIG. 14 shows a configuration of the TFT array substrate according to the fourth embodiment of the present invention.
Referring to FIG. 14, a
水平ドライバ回路１３１は、実施の形態１における有機ＥＬ表示パネルの構成として説明したのと同様に、シフトレジスタ回路１３２、ラッチ回路１３３、Ｄ／Ａ変換回路１３４と、電圧−電流変換回路１３５とで構成されている。 The
また、水平ドライバ回路１３１と画素回路領域１２１との間には、水平ドライバ回路１３１の出力信号の各信号線への供給を制御する出力制御回路１３６が設けられる。 Further, an
出力制御回路１３６は、一端が水平ドライバ回路１３１の出力端と接続され、他端が画素回路領域１２１に設けられる奇数列及び偶数列の信号線にそれぞれ接続されたスイッチ回路１３７及び１３８を含む。本例においては、一例として奇数列の信号線Ｄ１，Ｄ３，・・・Ｄ２ｍ−１の信号線に対応してスイッチ回路１３７が設けられ、偶数列の信号線Ｄ２，Ｄ４，・・・Ｄ２ｍの信号線に対応してスイッチ回路１３８が設けられて、水平ドライバ回路１３１から画素回路領域１２１への出力信号の供給が制御される。 The
奇数列の信号線に接続されたスイッチ回路１３７は、出力イネーブル信号ＯＥoが活性化したときに導通し、また偶数列の信号線に接続されたスイッチ回路１３８は出力イネーブル信号ＯＥeが活性化したときに導通する。ここで、右端の信号線Ｄ２ｍ+１は、実施の形態１の構成で説明したように検査時において、右端列の画素回路１１０からの読出電流を検出する経路を構成するのみで、信号の印加には使用されないため、スイッチ回路１３７を接続する必要は無いためここでは、記載されていないがレイアウトパターンの均一性を確保する観点から設けることも可能である。 The switch circuit 137 connected to the odd-numbered signal line becomes conductive when the output enable signal OEo is activated, and the
ＴＦＴアレイ基板１２０の端部である画素回路領域１２１の上辺側には信号入力用端子１４１が配置され、水平ドライバ回路１３１及び走査線ドライバ回路１３９を制御する制御信号やデジタル画像信号Ｒ［５：０］，Ｇ［５：０］，Ｂ［５：０］、出力制御回路１３６を制御する出力イネーブル信号ＯＥo、ＯＥeを供給する配線、及び各画素回路１１０に接続された電源供給線ＶＤＤやカソード配線ＣＡＴＨは信号入力用端子１４１と接続されて外部から信号および電圧の供給が実行されるものとする。 A
また、ＴＦＴアレイ基板１２０の左辺側に設けられた走査線ドライバ回路１３９と、画素回路領域１２１との間には、各行にそれぞれ対応してＡＮＤ回路１４０が設けられる。ＡＮＤ回路１４０は、一方の入力ノードがテストイネーブル信号ＴＥＳＴの入力を受け、他方の入力ノードが次の行の隣接する走査線と接続され、対応する行の走査線の一本を駆動する。具体的には、１行目に対応して設けられたＡＮＤ回路１４０は、一方の入力ノードにテストイネーブル信号ＴＥＳＴの入力を受け、他方の入力ノードが次行の走査線Ｇ２ａと接続されて、ＡＮＤ論理演算結果に基づいて走査線Ｇ１ｂを駆動する。同様にして、２行目に対応して設けられたＡＮＤ回路１４０は、一方の入力ノードにテストイネーブル信号ＴＥＳＴの入力を受け、他方の入力ノードが次行の走査線Ｇ３ａと接続されて、ＡＮＤ論理演算結果に基づいて走査線Ｇ２ｂを駆動する。ｎ行目に対応して設けられたＡＮＤ回路１４０は、一方の入力ノードにテストイネーブル信号ＴＥＳＴの入力を受け、他方の入力ノードがｎ行目の画素回路１１０の検査時に走査線ドライバ回路１３９から供給される活性化信号の入力を受けてＡＮＤ論理演算結果に基づいて走査線Ｇｎｂを駆動する。 In addition, an AND
なお、テストイネーブル信号ＴＥＳＴは、上辺側に設けられた信号入力用端子１４１から入力されるものとする。 Note that the test enable signal TEST is input from a
また、ＴＦＴアレイ基板１２０の端部である画素回路領域１２１の下辺側には検査用回路１４２が内蔵されるとともに複数の検査用端子１４５が配置されている。検査用端子１４５は、ＴＦＴアレイ基板１２０の端部において検査用回路１４２と接続され、検査用回路１４２を制御するとともに、検査用回路１４２を介して流れる電流を外部に供給する。 In addition, an
具体的に説明すると、検査用回路１４２は、偶数列の信号線である信号線Ｄ２，Ｄ４，・・・，Ｄ２ｍに一端が接続され、他端が検査用端子１４５に接続されたスイッチ回路１４４と、奇数列の信号線Ｄ３，Ｄ５，・・・，Ｄ２ｍ＋１に一端が接続され、他端が検査用端子１４５に接続されたスイッチ回路１４３とを含む。 More specifically, the
スイッチ回路１４３は、検査用端子１４５を介して外部から入力されるセレクト信号ＳＥＬoに応答して導通し、スイッチ回路１４４は、検査用端子１４５を介して外部から入力されるセレクト信号ＳＥＬeに応答して導通する。例えば、セレクト信号ＳＥＬo，ＳＥＬeが「Ｈ」レベルに設定された場合に、スイッチ回路１４３，１４４が導通し、「Ｌ」レベルに設定された場合にスイッチ回路１４３，１４４が非導通状態に設定されるものとする。 The
次に、ＴＦＴアレイ基板状態での検査における動作を説明する。
なお、上記したのと同様に電流検出回路として図１０で説明した電流検出器１００が用いられるものとする。Next, the operation in the inspection in the TFT array substrate state will be described.
Note that the
図１５は、本発明の実施の形態４に従う画素回路の検査方式について説明する図である。 FIG. 15 is a diagram illustrating a pixel circuit inspection method according to the fourth embodiment of the present invention.
図１５（ａ）は、奇数列の画素回路に対して検査を実行する場合（奇数列画素の検査）を説明する図である。 FIG. 15A is a diagram illustrating a case where inspection is performed on the pixel circuits in the odd columns (inspection of the odd column pixels).
奇数列画素の検査においては、上述したように奇数列の信号線には信号電圧を印加し、奇数列の画素回路の駆動用ＴＦＴから出力される電流を隣接する偶数列（本実施の形態では右隣の偶数列として説明する。）の信号線を経由して検出する。 In the inspection of the odd-numbered columns, as described above, a signal voltage is applied to the signal lines in the odd-numbered columns, and the current output from the driving TFTs of the pixel circuits in the odd-numbered columns is applied to the adjacent even-numbered columns (in this embodiment). It will be detected via the signal line of the even-numbered column on the right.
具体的には、上述したように水平ドライバ回路１３１を構成するシフトレジスタ回路１３２にスタートパルスＳＰＨ及びシフトクロックＣＬＫＨが入力され、順次シフトパルスが上述したように生成される。このシフトパルスに基づいて、入力されるデジタル画像信号Ｒ［５：０］，Ｇ［５：０］，Ｂ［５：０］がラッチ回路８３にてラッチされる。（ここでは、デジタル画像信号は各色６ビットの信号として示している。）
そして、ラッチ回路１３３において、ラッチされ、１行の表示に対応する信号に線順次化されたデジタル画像信号がＤ／Ａ変換回路１３４にてアナログ信号に変換され、電圧−電流変換回路１３５により信号電流に変換され、各信号線へ供給される。Specifically, the start pulse SPH and the shift clock CLKH are input to the
The digital image signal latched in the
また、上述したように走査線ドライバ回路１３９に内蔵されたシフトレジスタ回路（図示せず）にはスタートパルスＳＰＶ及びシフトクロックＣＬＫＶが入力され、順次シフトパルスを発生し、これらをもとに、走査線を介して画素回路を順次走査する走査信号を生成する。 Further, as described above, the start pulse SPV and the shift clock CLKV are input to the shift register circuit (not shown) built in the scan
そして、本発明の実施の形態４に従う構成においては、奇数列の画素回路を検査する場合、出力イネーブル信号ＯＥoが活性化状態となり、また出力イネーブル信号ＯＥeは非活性状態となる。これに応答して、スイッチ回路１３７が導通し、スイッチ回路１３８は非導通状態となる。それゆえ、奇数列の信号線Ｄ１，Ｄ３，・・・，Ｄ２ｍ-１には水平ドライバ回路１３１から出力される所定の電圧が印加される。また、偶数列の信号線Ｄ２，Ｄ４，・・・，Ｄ２ｍはスイッチ１３８を介して水平ドライバ回路１３１から切り離されている。 In the configuration according to the fourth embodiment of the present invention, when the odd-numbered pixel circuits are inspected, the output enable signal OEo is activated and the output enable signal OEe is deactivated. In response to this, the switch circuit 137 is turned on and the
一方、セレクト信号ＳＥＬeは、活性化状態となり、検査用回路１４２のスイッチ回路１４４が導通状態となり偶数列Ｄ２，Ｄ４，・・・，Ｄ２ｍが検査用端子１４５を介して上述した電流検出器１００とそれぞれ電気的に接続された状態となる。また、セレクト信号ＳＥＬoは非活性状態であり、奇数列の信号線Ｄ１，Ｄ３，・・・，Ｄ２ｍ+１は検査用端子１４５と切り離されている。本例においては、時刻Ｔ０ｆに出力イネーブル信号ＯＥoおよびセレクト信号ＳＥＬeが活性化状態とされ、出力イネーブル信号ＯＥeおよびセレクト信号ＳＥＬoが非活性化状態とされた場合が示されている。 On the other hand, the select signal SELe is activated, the
さて、１行目の画素回路１１０においては、例えば時刻Ｔ１ｆにおいて、１行目の画素回路を走査する走査線Ｇ１ａが活性化状態となると、ダイオード接続用ＴＦＴ１１２が導通し、駆動用ＴＦＴ１１３のゲート−ドレイン間が接続されてダイオード接続状態となる。また、走査線Ｇ１ａが活性化状態となると、選択用ＴＦＴ１１１が導通するため対応する信号線からダイオード接続状態となった駆動用ＴＦＴ１１３のソース−ドレイン間に電流が流れ、ゲート電圧が保持用キャパシタ１１５に保持される。一方、画素電極接続用ＴＦＴ１１４は非導通状態である。画像信号が奇数列の画素回路に画像信号を供給するための信号線Ｄ１，Ｄ３，・・・，Ｄ２ｍ-１から１行目の画素回路の駆動用ＴＦＴ１１３のゲートに印加される。なお、右端の信号線Ｄ２ｍ＋１は、右端列の画素回路からの検出電流の読出し経路として用いられるのみであるため、画像信号の印加を行わないようにすることも可能である。 In the
このように、信号書込みの画素アドレスとしては、１行目の画素アドレスＰ（１．１）、Ｐ（１．３）、・・・、Ｐ（１．２ｍ−１）として示される。ここでは、簡略して画素アドレスＰ（１．２ｘ−１）と表記されている。 Thus, pixel addresses for signal writing are indicated as pixel addresses P (1.1), P (1.3),..., P (1.2m−1) in the first row. Here, the pixel address P (1.2x−1) is simply described.
時刻Ｔ２ｆにおいて、次の２行目の画素回路１１０を走査すべく走査線Ｇ１ａが非活性レベルとなり走査線Ｇ２ａが活性化レベルとなると、１行目の画素アドレスＰ（１．２ｘ−１）に対応する画素回路の選択用ＴＦＴ１１１およびダイオード接続用ＴＦＴ１１２が非導通となる。一方、走査線Ｇ１ａが非活性レベルである「Ｌ」レベルに設定されると画素電極接続用ＴＦＴ１１４が導通状態となる。このとき書込時において、保持用キャパシタ１１５に保持された保持電圧に応じたゲート電圧で駆動用ＴＦＴ１１３のドレイン電流が流れる。 At time T2f, when the scanning line G1a is inactivated and the scanning line G2a is activated to scan the
さらに、検査時においては、上記したテストイネーブル信号ＴＥＳＴは、活性化されて「Ｈ」レベルに設定されているため、走査線Ｇ２ａが活性化レベルになると１行目の画素回路に対応するＡＮＤ回路１４０は、対応する走査線Ｇ１ｂを活性化させて「Ｈ」レベルに設定する。これに伴い、次行の走査線Ｇ２ａの活性化により１行目の画素アドレスＰ（１．２ｘ−１）に対応する画素回路１１０の検査用ＴＦＴ１１７が導通状態となり、駆動用ＴＦＴ１１３からの出力電流が隣接する偶数列の信号線へ出力される。 Further, at the time of inspection, the above-described test enable signal TEST is activated and set to the “H” level. Therefore, when the scanning line G2a becomes the activation level, the AND circuit corresponding to the pixel circuit in the first row. 140 activates the corresponding scanning line G1b to set it to the “H” level. Accordingly, the activation of the scanning line G2a in the next row brings the
このときの電流検出器１００の出力は同図に示すようになり、時刻Ｔ３ｆから検出電流経路の配線容量に充電された電荷が放電するなどして、過渡電流が流れたのち、出力はあるレベルに整定する。このような過渡状態を経過後、図中矢印にて示すような所定のタイミングで電流検出器１００の出力をサンプリングしたのち、必要に応じてＡ／Ｄ変換処理を行ってデジタル信号に変換した後、パーソナル・コンピュータなどのコントローラに検出結果として送出する。ここでは、１行目の画素アドレスＰ（１．２ｘ−１）に対応する画素回路の検出結果が出力される場合が示されている。具体的には、１行目の画素アドレスＰ（１．１）、Ｐ（１．３）、・・・、Ｐ（１．２ｍ-１）に対応する画素回路である。ここでは、簡略して画素アドレス（１．２ｘ−１）と表記されている。 The output of the
このとき、外乱ノイズの影響を除去するために、サンプリング点を複数として平均化処理を行うことも可能である。 At this time, in order to remove the influence of disturbance noise, it is possible to perform averaging processing with a plurality of sampling points.
そして、また、時刻Ｔ２ｆにおいて、２行目の画素回路１１０においては、２行目の走査線Ｇ２ａが活性化される。これに伴い、画像信号が信号線Ｄ１，Ｄ３，・・・，Ｄ２ｍ−１から２行目の画素回路の駆動用ＴＦＴ１１３のゲートに印加される。これに伴い、信号電流が対応する信号線からダイオード接続された駆動用ＴＦＴ１１３のソース−ドレイン間に流れる。つまり、信号書込みの画素アドレスは２行目の画素アドレスＰ（２．１）、Ｐ（２．３）、・・・、Ｐ（２．２ｍ−１）として示される。ここでは、簡略して画素アドレス（２．２ｘ−１）と表記されている。 At time T2f, in the
そして、上記と同様の動作を順次走査線を活性化レベルとして走査しながら、奇数列の先頭の１行目から最終のｎ行目までの検査を行い、奇数列の画素回路検査が終了する。 Then, the scan from the first row to the last n-th row of the odd-numbered column is performed while sequentially scanning the operation similar to the above with the scanning line as the activation level, and the pixel circuit test of the odd-numbered column is completed.
図１５（ｂ）は、偶数列の画素回路に対して検査を実行する場合（偶数列画素の検査）を説明する図である。 FIG. 15B is a diagram illustrating a case where inspection is performed on even-numbered pixel circuit (inspection of even-numbered columns).
偶数列画素の検査においては、上述したように偶数列の信号線には信号電圧を印加し、偶数列の画素回路の駆動用ＴＦＴから出力される電流を隣接する奇数列（本実施の形態では右隣の奇数列として説明する。）の信号線を経由して検出する。 In the even column pixel inspection, as described above, a signal voltage is applied to the even column signal line, and the current output from the driving TFT of the pixel circuit of the even column is adjacent to the odd column (in this embodiment). (This will be described as an odd-numbered column on the right.)
具体的には、上述したように水平ドライバ回路１３１を構成するシフトレジスタ回路１３２にスタートパルスＳＰＨ及びシフトクロックＣＬＫＨが入力され、順次シフトパルスが上述したように生成される。このシフトパルスに基づいて、入力されるデジタル画像信号Ｒ［５：０］，Ｇ［５：０］，Ｂ［５：０］がラッチ回路１３３にてラッチされる。（ここでは、デジタル画像信号は各色６ビットの信号として示している。）
そして、ラッチ回路１３３において、ラッチされ、１行の表示に対応する信号に線順次化されたデジタル画像信号がＤ／Ａ変換回路１３４にてアナログ信号に変換され、電圧−電流変換回路１３５により信号電流に変換され、各信号線へ供給される。Specifically, the start pulse SPH and the shift clock CLKH are input to the
The digital image signal latched in the
また、上述したように走査線ドライバ回路１３９に内蔵されたシフトレジスタ回路（図示せず）にはスタートパルスＳＰＶ及びシフトクロックＣＬＫＶが入力され、順次シフトパルスを発生し、これらをもとに、走査線を介して画素回路を順次走査する走査信号を生成する。 Further, as described above, the start pulse SPV and the shift clock CLKV are input to the shift register circuit (not shown) built in the scan
そして、本発明の実施の形態４に従う構成においては、偶数列の画素回路を検査する場合、出力イネーブル信号ＯＥeが非活性化状態となり、また出力イネーブル信号ＯＥoは活性状態となる。これに応答して、スイッチ回路１３８が導通し、スイッチ回路１３７は非導通状態となる。それゆえ、偶数列の信号線Ｄ２，Ｄ４，・・・，Ｄ２ｍには水平ドライバ回路８１から出力される所定の電圧が印加される。また、奇数列の信号線Ｄ１，Ｄ３，Ｄ５，・・・，Ｄ２ｍ−１はスイッチ１３７を介して水平ドライバ回路８１から切り離されている。 In the configuration according to the fourth embodiment of the present invention, when inspecting even-numbered pixel circuits, the output enable signal OEe is inactivated and the output enable signal OEo is activated. In response to this, the
一方、セレクト信号ＳＥＬoは、活性化状態となり、検査用回路１４２のスイッチ回路４３が導通状態となり偶数列Ｄ３，Ｄ５，・・・，Ｄ２ｍ＋１が検査用端子１４５を介して上述した電流検出器１００とそれぞれ電気的に接続された状態となる。また、セレクト信号ＳＥＬeは非活性状態であり、偶数列の信号線Ｄ２，Ｄ４，・・・，Ｄ２ｍは検査用端子１４５と切り離されている。本例においては、時刻Ｔ０ｇに出力イネーブル信号ＯＥeおよびセレクト信号ＳＥＬoが活性化状態とされ、出力イネーブル信号ＯＥoおよびセレクト信号ＳＥＬeが非活性化状態とされた場合が示されている。 On the other hand, the select signal SELo is activated, the switch circuit 43 of the
さて、１行目の画素回路１１０においては、例えば時刻Ｔ１ｇにおいて、１行目の画素回路を走査する走査線Ｇ１ａが活性化状態となると、画像信号が偶数列の画素回路に画像信号を供給するための信号線Ｄ２，Ｄ４，・・・，Ｄ２ｍから１行目の画素回路の駆動用ＴＦＴ１１３のゲートに印加される。このように、信号書込みの画素アドレスとしては、簡略して１行目の画素アドレスＰ（１．２ｘ）と表記されている。 In the
時刻Ｔ２ｇにおいて、次の２行目の画素回路１１０を走査すべく走査線Ｇ１ａが非活性レベルとなり走査線Ｇ２ａが活性化レベルとなると、１行目の画素アドレスＰ（１．２ｘ）に対応する画素回路の選択用ＴＦＴ１１１およびダイオード接続用ＴＦＴ１１２が非導通となる。一方、走査線Ｇ１ａが非活性レベルである「Ｌ」レベルに設定されると画素電極接続用ＴＦＴ１１４が導通状態となる。このとき書込時において、保持用キャパシタ１１５に保持された保持電圧に応じたゲート電圧で駆動用ＴＦＴ１１３のドレイン電流が流れる。 At time T2g, when the scanning line G1a is inactivated and the scanning line G2a is activated to scan the
さらに、検査時においては、上記したテストイネーブル信号ＴＥＳＴは、活性化されて「Ｈ」レベルに設定されているため、走査線Ｇ２ａが活性化レベルになると１行目の画素回路に対応するＡＮＤ回路１４０は、対応する走査線Ｇ１ｂを活性化させて「Ｈ」レベルに設定する。これに伴い、次行の走査線Ｇ２ａの活性化により１行目の画素アドレスＰ（１．２ｘ）に対応する画素回路１１０の検査用ＴＦＴ１１７が導通状態となり、駆動用ＴＦＴ１１３からの出力電流が隣接する偶数列の信号線へ出力される。 Further, at the time of inspection, the above-described test enable signal TEST is activated and set to the “H” level. Therefore, when the scanning line G2a becomes the activation level, the AND circuit corresponding to the pixel circuit in the first row. 140 activates the corresponding scanning line G1b to set it to the “H” level. Accordingly, the activation of the scanning line G2a in the next row brings the
このときの電流検出器１００の出力は同図に示すようになり、時刻Ｔ３ｇから検出電流経路の配線容量に充電された電荷が放電するなどして、過渡電流が流れたのち、出力はあるレベルに整定する。このような過渡状態を経過後、図中矢印にて示すような所定のタイミングで電流検出器１００の出力をサンプリングしたのち、必要に応じてＡ／Ｄ変換処理を行ってデジタル信号に変換した後、パーソナル・コンピュータなどのコントローラに検出結果として送出する。ここでは、１行目の画素アドレスＰ（１．２ｘ）に対応する画素回路の検出結果が出力される場合が示されている。具体的には、１行目の画素アドレスＰ（１．２）、Ｐ（１．４）、・・・、Ｐ（１．２ｍ）に対応する画素回路である。ここでは、簡略して画素アドレス（１．２ｘ）と表記されている。 The output of the
そして、上述したように奇数列の画素回路検査と同様に、順次走査線を活性化レベルとして走査しながら、偶数列の先頭の１行目から最終のｎ行目までの検査を行い、偶数列の画素回路検査が終了する。 Then, as described above, in the same manner as the pixel circuit inspection of the odd-numbered columns, the scanning from the first row to the final n-th row of the even-numbered columns is performed while sequentially scanning the scanning lines as the activation level. This completes the pixel circuit inspection.
そして、実施の形態１で説明したのと同様、コントローラにて、検出電流の検出結果について、所定の閾値レベル以上か否かを判定して、所定の閾値レベル未満であれば画素回路欠陥として判定する。また、全画素回路の電流値のバラツキを算出・判定することにより、より詳細な画素回路の判定を行うことも可能である。さらに、画素回路へ書き込む信号レベルを複数レベルとして検査を行うことも可能である。具体的には、電流検出器の基準電圧を設定することにより検出側の信号線電位を複数レベルとして、画素回路を構成する駆動用ＴＦＴの特性をより詳細に検査し確認することも可能である。 Then, as described in the first embodiment, the controller determines whether or not the detection result of the detected current is equal to or higher than a predetermined threshold level, and if it is less than the predetermined threshold level, it is determined as a pixel circuit defect. To do. It is also possible to perform more detailed pixel circuit determination by calculating and determining variations in the current values of all pixel circuits. Further, the inspection can be performed with a plurality of signal levels written to the pixel circuit. Specifically, by setting the reference voltage of the current detector, the signal line potential on the detection side can be set to a plurality of levels, and the characteristics of the driving TFT constituting the pixel circuit can be inspected and confirmed in more detail. .
なお、有機ＥＬ成膜工程等を経て有機ＥＬ表示パネルすなわち表示装置となった後、表示領域の下辺封止領域の外側にて切断することが本構成においては可能である。具体的には、図１４で示されるようにＬ−Ｌの箇所（二点鎖線で示す）で切断することにより、検査用回路や検査用端子を切り落としてしまうことにより、有機ＥＬ表示パネルである表示装置の最終形態においては不要なこれらを切断することにより額縁領域が広がることを防止し、小型化することが可能である。 In this configuration, after the organic EL display panel, that is, the display device is obtained through the organic EL film forming process and the like, cutting is performed outside the lower side sealing region of the display region. Specifically, as shown in FIG. 14, an organic EL display panel is obtained by cutting off an inspection circuit and an inspection terminal by cutting at an LL portion (indicated by a two-dot chain line). In the final form of the display device, it is possible to prevent the frame area from expanding by cutting these unnecessary parts and to reduce the size.
次に、ＥＬ成膜工程等を経て実施の形態１で図７をもとに説明したような構造にて有機ＥＬ表示パネルとなった場合の表示動作について説明する。 Next, a display operation in the case where an organic EL display panel having the structure described in
図１６は、図１４に示されるＴＦＴアレイ基板上に対してＥＬ成膜工程を施して表示装置を形成した場合の動作を説明する図である。 FIG. 16 is a diagram for explaining the operation when a display device is formed by performing an EL film forming process on the TFT array substrate shown in FIG.
図１６を参照して、走査線ドライバ回路１３９に内蔵されたシフトレジスタ回路（図示せず）にはスタートパルスＳＰＶ及びシフトクロックＣＬＫＶが入力され、順次シフトパルスを発生する。これらの信号に基づいて、走査線を介して画素回路を順次走査する走査信号が生成される。ここでは、時刻Ｔ１０ａにおいて、スタートパルスＳＰＶの入力に従って所定周期のシフトクロックＣＬＫＶが供給される場合が示されている。 Referring to FIG. 16, a start pulse SPV and a shift clock CLKV are input to a shift register circuit (not shown) built in scanning
また、水平ドライバ回路１３１に内蔵のシフトレジスタ回路１３２にも同様にスタートパルスＳＰＨ及びシフトクロックＣＬＫＨが入力され、順次シフトパルスを発生する。このシフトパルスに基づいて、入力されるデジタル画像信号Ｒ［５：０］、Ｇ［５：０］、Ｂ［５：０］がラッチ回路３３にてラッチされる。（ここでは、デジタル画像信号は０〜５番目までの各色６ビットの信号として示している。）
そして、ラッチ回路１３３にてラッチされた１行の表示に対応する信号に線順次化されたデジタル画像信号は、Ｄ／Ａ変換回路１３４にてアナログ信号に変換され、電圧−電流変換回路１３５により信号電流に変換され、各信号線へ供給される。Similarly, the start pulse SPH and the shift clock CLKH are similarly input to the
The digital image signal line-sequentially converted into a signal corresponding to the display of one row latched by the
ここでは、時刻Ｔ１０ａに第１行目の走査線Ｇ１ａが活性化されて第１行目の画素回路に対して書込みが実行され、時刻Ｔ１１ａに第２行目の走査線Ｇ２ａが活性化されて第２行目の画素回路に対して書込みが実行される。以下、同様にして、昇順的に順次上述したように走査線が活性化されて書込みが実行される。 Here, the scanning line G1a in the first row is activated at time T10a and writing is performed on the pixel circuit in the first row, and the scanning line G2a in the second row is activated at time T11a. Writing is performed on the pixel circuit in the second row. Thereafter, similarly, the scanning lines are sequentially activated in the ascending order as described above, and writing is executed.
なお、表示動作ではテストイネーブル信号ＴＥＳＴが常時非活性状態にされる。したがって、第２行目の走査線Ｇ２ａが活性化された場合であっても第１行目の走査線Ｇ１ａは非活性化状態を維持する。すなわち、検査用ＴＦＴ１１７が導通することはない。したがって、表示動作において、実施の形態１および２で説明したように検査用ＴＦＴが導通することにより、有機ＥＬ発光素子への電流が低下することはない。 In the display operation, the test enable signal TEST is always inactivated. Therefore, even when the second scanning line G2a is activated, the first scanning line G1a maintains the inactive state. That is, the
したがって、例えば時刻Ｔ１０ａに第１行目の走査線Ｇ１ａを活性化させて第１行目の画素回路に対して書込みを実行した後、時刻Ｔ１１ａに第２行目の走査線Ｇ２ａを活性化させた場合であっても第１行目の画素回路に対応する検査用ＴＦＴ１１７は導通しないので有機ＥＬ発光素子に対して流れる電流が低下することはなく、所定の発光強度にて発光し、所望の画面表示が行われる。 Accordingly, for example, after the first scanning line G1a is activated at time T10a and writing is performed on the pixel circuit of the first row, the second scanning line G2a is activated at time T11a. Even in this case, since the
なお、実施の形態３及び４は図１７（ｄ）に示した電流プログラム型画素回路を使用した形態につき説明したが、例えば図１７（ｃ）に示したカレントミラー型のような電流書込型画素回路を使用する場合にも同様にして適用することが可能である。 Although the third and fourth embodiments have been described with respect to the mode using the current programmed pixel circuit shown in FIG. 17D, for example, a current writing type such as the current mirror type shown in FIG. The same can be applied to the case where a pixel circuit is used.
また、実施の形態１および２に従う構成においては、検査用ＴＦＴのゲートを次行の走査線と接続するように構成したが、実施の形態３および４に従う構成の如く、分離して別の走査線を設けて同様の方式とすることにより、表示装置における表示時には当該走査線を非活性にすることにより、検査用ＴＦＴが導通しないように設計することも可能である。 In the configuration according to the first and second embodiments, the gate of the inspection TFT is configured to be connected to the scanning line of the next row. However, as in the configuration according to the third and fourth embodiments, separate scanning is performed. By providing a similar system by providing a line, it is possible to design the inspection TFT so that it does not conduct by deactivating the scanning line during display on the display device.
なお、上記各実施の形態では、画素検査をＴＦＴアレイ基板状態において行う場合について主に説明したが、有機ＥＬ成膜工程等を経て有機ＥＬ表示パネルとなった後にも画素回路検査を行うことも可能である。これは、有機ＥＬ素子のインピーダンスが高い（ＭΩオーダー）のに比べ、電流検出器の入力インピーダンスは上述したように極めて低いため、駆動用ＴＦＴから出力される電流のほとんどが検査用ＴＦＴから信号線を介して電流検出器側に流れるためである。 In each of the above embodiments, the case where the pixel inspection is performed in the TFT array substrate state has been mainly described. However, the pixel circuit inspection may be performed even after the organic EL display panel is formed through the organic EL film forming process or the like. Is possible. This is because the input impedance of the current detector is extremely low as described above, compared to the case where the impedance of the organic EL element is high (on the order of MΩ), so that most of the current output from the driving TFT is transmitted from the inspection TFT to the signal line. This is because the current flows to the current detector side via.
従って、本実施の形態による表示装置では、有機ＥＬ表示パネルの画素回路の検査も可能であり、表示画面の点欠陥等の不具合が有機ＥＬ素子にあるのか画素回路にあるのかなどの分析が可能となる。 Therefore, in the display device according to the present embodiment, the pixel circuit of the organic EL display panel can be inspected, and it is possible to analyze whether a defect such as a point defect of the display screen is in the organic EL element or the pixel circuit. It becomes.
また、図９および図１４に従う構成においては、水平ドライバ回路の出力検査も可能である。すなわち、スタートパルスやシフトクロックの供給を停止するなどして走査線ドライバ回路の動作も停止させて走査線を常時非活性状態にする。そして、画素回路を検査するときに画素回路へ供給した水平ドライバ回路からの出力電圧もしくは電流を画素回路領域の下辺側に設けた検査用回路及び検査用端子を経由して、外部の電圧測定器や電流測定器にて測定する。電流測定の場合には、例えば図１０に示した電流検出器を用いて計測することが可能である。 Further, in the configuration according to FIGS. 9 and 14, the output inspection of the horizontal driver circuit is also possible. That is, the operation of the scanning line driver circuit is stopped by stopping the supply of the start pulse and the shift clock, so that the scanning line is always inactivated. The output voltage or current from the horizontal driver circuit supplied to the pixel circuit when inspecting the pixel circuit is passed through an inspection circuit and an inspection terminal provided on the lower side of the pixel circuit region, and an external voltage measuring device Measure with a current measuring instrument. In the case of current measurement, for example, measurement can be performed using the current detector shown in FIG.
また、低温ポリシリコンＴＦＴを用いてＴＦＴアレイ基板に水平ドライバ回路を内蔵する場合、低温ポリシリコンＴＦＴの特性バラツキによって発生する同回路の出力バラツキを回路の工夫等により抑えることが重要となる。この出力バラツキが大きいと表示パネルとしたときにスジ状のむらが発生することになる。 Further, when a horizontal driver circuit is built in a TFT array substrate using a low-temperature polysilicon TFT, it is important to suppress the output variation of the same circuit caused by the characteristic variation of the low-temperature polysilicon TFT by circuit devising or the like. If the output variation is large, streak-like unevenness occurs when the display panel is formed.
従って、ＴＦＴアレイ検査にて水平ドライバ回路の出力バラツキや出力欠陥を検査することは、このような不具合をＴＦＴアレイ基板工程の段階で未然に防ぐ意味でも有用である。 Therefore, inspecting the output variations and output defects of the horizontal driver circuit in the TFT array inspection is also useful in terms of preventing such problems in advance at the stage of the TFT array substrate process.
また、上記の実施の形態において、電流検出器の前段に適宜、マルチプレクサを配することにより、電流検出器の数を減らすことが可能である。さらに、検査用回路の後段に適宜、マルチプレクサを配することにより、検査用端子の数を減らすことも同様に可能である。 Further, in the above-described embodiment, it is possible to reduce the number of current detectors by appropriately arranging a multiplexer in front of the current detector. Furthermore, it is also possible to reduce the number of inspection terminals by appropriately arranging a multiplexer in the subsequent stage of the inspection circuit.
また、上記の実施の形態においては、走査線を行方向、信号線を列方向に形成するよう構成したが、走査線を列方向、信号線を行方向とすることも当然に可能である。 In the above embodiment, the scanning lines are formed in the row direction and the signal lines are formed in the column direction, but it is naturally possible to set the scanning lines in the column direction and the signal lines in the row direction.
さらに、上記の実施の形態においては、有機ＥＬ素子のカソード側が共通の透明電極に接続されるカソードコモンの構成として説明したが、アノード側を共通電極に接続するアノードコモンの構成にすることも可能である。このときは、電流の向きに応じて、適宜、ソース、ドレインを入れ替えることにより可能である。また、使用するＴＦＴの型を適宜変更することにより実現可能である。 Furthermore, in the above embodiment, the cathode common configuration in which the cathode side of the organic EL element is connected to the common transparent electrode has been described. However, it is also possible to have an anode common configuration in which the anode side is connected to the common electrode. It is. At this time, it is possible to replace the source and drain as appropriate according to the direction of the current. Moreover, it is realizable by changing suitably the type | mold of TFT to be used.
また，本発明の実施の形態に従う構成においては、検査用ＴＦＴは右隣の列に対応する信号線と接続されるように構成したが、左隣の列に対応する信号線と接続されるように構成することも可能である。 In the configuration according to the embodiment of the present invention, the inspection TFT is configured to be connected to the signal line corresponding to the right adjacent column, but is connected to the signal line corresponding to the left adjacent column. It is also possible to configure.
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。 The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.
１，１１０ 画素回路、２，１１１，１１２ 選択用ＴＦＴ、３，４ 保持用キャパシタ、４，１１３ 駆動用ＴＦＴ、５ 画素用電極、６，１１７ 検査用ＴＦＴ、１２，１２１ 画素回路領域、３１，８１，１３１ 水平ドライバ回路、５０ 絶縁基板、９１，１４２ 検査用回路、８７，８８，９２，９３，１３７，１３８，１４３，１４４ スイッチ回路、９０，１４１ 信号入力用端子、９４，１４５ 検査用端子。 1,110 pixel circuit, 2,111,112 selection TFT, 3,4 holding capacitor, 4,113 driving TFT, 5 pixel electrode, 6,117 inspection TFT, 12,121 pixel circuit region, 31, 81,131 Horizontal driver circuit, 50 Insulating substrate, 91,142 Inspection circuit, 87,88,92,93,137,138,143,144 Switch circuit, 90,141 Signal input terminal, 94,145 Inspection terminal .
Claims (12)
Translated fromJapanese前記絶縁基板上に一方向に間隔をおいて配列された複数の信号線と、
前記信号線に交差するように他方向に間隔をおいて配列された複数の走査線と、
前記複数の信号線のうちの一の信号線と前記複数の走査線の一の走査線とに対応する位置に配置され、前記一の走査線の走査信号で選択された際の前記一の信号線の信号に応じた電流を画素電極に供給する画素回路とを備え、
前記画素回路は、ソース電極およびドレイン電極の一方が前記画素電極に接続され、ソース電極およびドレイン電極の他方が前記一の信号線に隣接する信号線に接続され、ゲート電極が前記一の走査線に隣接する走査線に接続される検査用トランジスタを含む、ＴＦＴアレイ基板。An insulating substrate;
A plurality of signal lines arranged on the insulating substrate at intervals in one direction;
A plurality of scanning lines arranged at intervals in other directions so as to intersect the signal lines;
The one signal that is arranged at a position corresponding to one signal line of the plurality of signal lines and one scanning line of the plurality of scanning lines and is selected by a scanning signal of the one scanning line. A pixel circuit for supplying a current corresponding to the signal of the line to the pixel electrode,
In the pixel circuit, one of a source electrode and a drain electrode is connected to the pixel electrode, the other of the source electrode and the drain electrode is connected to a signal line adjacent to the one signal line, and a gate electrode is connected to the one scanning line. A TFT array substrate including an inspection transistor connected to a scanning line adjacent to the TFT array substrate.
前記絶縁基板上に一方向に間隔をおいて配列された複数の信号線と、
前記信号線に交差するように他方向に間隔をおいて配列された複数の走査線と、
前記複数の信号線のうちの一の信号線と前記複数の走査線のうちの一の走査線とに対応する位置に設置され、前記一の走査線の走査信号で選択された際の前記一の信号線の信号に応じた電流を画素電極に供給する画素回路とを備え、
前記画素回路は、
前記一の走査線に並行するように配設されたテスト信号線と、
ソース電極およびドレイン電極の一方が前記画素電極に接続され、ソース電極およびドレイン電極の他方が前記一の信号線に隣接する信号線に接続され、ゲート電極が前記一の走査線に隣接する走査線に接続される検査用トランジスタを含む、ＴＦＴアレイ基板。An insulating substrate;
A plurality of signal lines arranged on the insulating substrate at intervals in one direction;
A plurality of scanning lines arranged at intervals in other directions so as to intersect the signal lines;
The one of the plurality of signal lines is installed at a position corresponding to one signal line and one scanning line of the plurality of scanning lines, and the one when selected by the scanning signal of the one scanning line. A pixel circuit for supplying a current corresponding to the signal of the signal line to the pixel electrode,
The pixel circuit includes:
A test signal line arranged in parallel with the one scanning line;
One of a source electrode and a drain electrode is connected to the pixel electrode, the other of the source electrode and the drain electrode is connected to a signal line adjacent to the one signal line, and a gate electrode is a scanning line adjacent to the one scanning line A TFT array substrate including an inspection transistor connected to the TFT array substrate.
前記一対の信号線のうちの他方を電流検出端子に接続するように切り替えるスイッチ回路をさらに備えた、請求項１または２記載のＴＦＴアレイ基板。One of a pair of signal lines composed of two signal lines adjacent to each other is connected to a signal supply circuit;
3. The TFT array substrate according to claim 1, further comprising a switch circuit for switching so that the other of the pair of signal lines is connected to a current detection terminal.
前記電流検出端子および前記スイッチ回路は、前記複数の信号線の他端側に設けられ、前記複数の検査端子および前記スイッチ回路は、前記複数の画素回路を含む画素領域を挟むように前記信号供給回路の反対側に配置される、請求項３に記載のＴＦＴアレイ基板。The first half signal supply circuit is provided on one end side of the plurality of signal lines,
The current detection terminal and the switch circuit are provided on the other end side of the plurality of signal lines, and the plurality of inspection terminals and the switch circuit supply the signal so as to sandwich a pixel region including the plurality of pixel circuits. The TFT array substrate according to claim 3, which is disposed on the opposite side of the circuit.
互いに隣接する２本の信号線で構成される一対の信号線のうちの一方の信号線に対して信号を供給し、
前記複数の走査線のうちの一本の走査線を活性化して、前記信号を前記選択された走査線に対応する画素回路に入力し、
前記検査用トランジスタを介して、前記一対の信号線のうちの他方の信号線に流れる電流を測定する、ＴＦＴアレイの検査方法。An insulating substrate, a plurality of signal lines arranged on the insulating substrate at intervals in one direction, a plurality of scanning lines arranged at intervals in the other direction so as to intersect the signal lines, and a plurality of signals Arranged at a position corresponding to one signal line of the plurality of scanning lines and one scanning line of the plurality of scanning lines, and the signal of the one signal line when selected by the scanning signal of the one scanning line A pixel circuit that supplies a corresponding current to the pixel electrode, wherein the pixel circuit has one of a source electrode and a drain electrode connected to the pixel electrode, and the other of the source electrode and the drain electrode is adjacent to the one signal line A TFT array inspection method for inspecting a TFT array substrate, comprising an inspection transistor connected to a signal line and having a gate electrode connected to a scan line adjacent to the one scan line,
Supplying a signal to one of the pair of signal lines composed of two signal lines adjacent to each other;
Activating one scanning line of the plurality of scanning lines and inputting the signal to a pixel circuit corresponding to the selected scanning line;
An inspection method of a TFT array, wherein a current flowing through the other signal line of the pair of signal lines is measured via the inspection transistor.
互いに隣接する２本の信号線で構成される一対の信号線のうちの一方の信号線に対して信号を供給し、
前記複数の走査線のうちの一本の走査線を活性化して、前記信号を前記選択された走査線に対応する画素回路に入力し、
前記検査用トランジスタを介して、前記一対の信号線のうちの他方の信号線に流れる電流を測定する、ＴＦＴアレイの検査方法。An insulating substrate, a plurality of signal lines arranged on the insulating substrate at intervals in one direction, a plurality of scanning lines arranged at intervals in the other direction so as to intersect the signal lines, and a plurality of signals Arranged at a position corresponding to one signal line of the plurality of scanning lines and one scanning line of the plurality of scanning lines, and the signal of the one signal line when selected by the scanning signal of the one scanning line A pixel circuit that supplies a corresponding current to the pixel electrode, the pixel circuit including a test signal line arranged in parallel with the one scanning line, and one of the source electrode and the drain electrode connected to the pixel electrode. A TFT array including an inspection transistor connected, the other of the source electrode and the drain electrode connected to a signal line adjacent to the one signal line, and a gate electrode connected to a scan line adjacent to the one scan line Inspection of TFT array for substrate inspection A law,
Supplying a signal to one of the pair of signal lines composed of two signal lines adjacent to each other;
Activating one scanning line of the plurality of scanning lines and inputting the signal to a pixel circuit corresponding to the selected scanning line;
An inspection method of a TFT array, wherein a current flowing through the other signal line of the pair of signal lines is measured via the inspection transistor.
前記一方の信号線の電位に応じた前記一対の信号線のうちの他方の信号線に流れる電流を測定する、請求項５または請求項６に記載のＴＦＴアレイの検査方法。During the test, one signal line of the pair of signal lines is fixed at a predetermined potential,
7. The TFT array inspection method according to claim 5, wherein a current flowing through the other signal line of the pair of signal lines corresponding to the potential of the one signal line is measured.
前記絶縁基板上に一方向に間隔をおいて配列された複数の信号線と、
前記信号線に交差するように他方向に間隔をおいて配列された複数の走査線と、
前記複数の信号線のうちの一の信号線と前記複数の走査線の一の走査線とに対応する位置に配置され、前記一の走査線の走査信号で選択された際の前記一の信号線の信号に応じた電流を画素電極に供給する画素回路と、
前記複数の信号線を選択的に駆動する信号線駆動部と、
前記複数の走査線を選択的に駆動する走査線駆動部とを備え、
前記画素回路は、ソース電極およびドレイン電極の一方が前記画素電極に接続され、ソース電極およびドレイン電極の他方が前記一の信号線に隣接する信号線に接続され、ゲート電極が前記一の走査線に隣接する走査線に接続される検査用トランジスタを含む、表示装置。An insulating substrate;
A plurality of signal lines arranged on the insulating substrate at intervals in one direction;
A plurality of scanning lines arranged at intervals in other directions so as to intersect the signal lines;
The one signal that is arranged at a position corresponding to one signal line of the plurality of signal lines and one scanning line of the plurality of scanning lines and is selected by a scanning signal of the one scanning line. A pixel circuit for supplying a current corresponding to the signal of the line to the pixel electrode;
A signal line driver for selectively driving the plurality of signal lines;
A scanning line driving unit that selectively drives the plurality of scanning lines,
In the pixel circuit, one of a source electrode and a drain electrode is connected to the pixel electrode, the other of the source electrode and the drain electrode is connected to a signal line adjacent to the one signal line, and a gate electrode is connected to the one scanning line. A display device including an inspection transistor connected to a scanning line adjacent to the display device.
前記絶縁基板上に一方向に間隔をおいて配列された複数の信号線と、
前記信号線に交差するように他方向に間隔をおいて配列された複数の走査線と、
前記複数の信号線のうちの一の信号線と前記複数の走査線の一の走査線とに対応する位置に配置され、前記一の走査線の走査信号で選択された際の前記一の信号線の信号に応じた電流を画素電極に供給する画素回路と、
前記複数の信号線を選択的に駆動する信号線駆動部と、
前記複数の走査線を選択的に駆動する走査線駆動部とを備え、
前記画素回路は、
前記一の走査線に並行するように配設されたテスト信号線と、
ソース電極およびドレイン電極の一方が前記画素電極に接続され、ソース電極およびドレイン電極の他方が前記一の信号線に隣接する信号線に接続され、ゲート電極が前記一の走査線に隣接する走査線に接続される検査用トランジスタを含む、表示装置。An insulating substrate;
A plurality of signal lines arranged on the insulating substrate at intervals in one direction;
A plurality of scanning lines arranged at intervals in other directions so as to intersect the signal lines;
The one signal that is arranged at a position corresponding to one signal line of the plurality of signal lines and one scanning line of the plurality of scanning lines and is selected by a scanning signal of the one scanning line. A pixel circuit for supplying a current corresponding to the signal of the line to the pixel electrode;
A signal line driver for selectively driving the plurality of signal lines;
A scanning line driving unit that selectively drives the plurality of scanning lines,
The pixel circuit includes:
A test signal line arranged in parallel with the one scanning line;
One of a source electrode and a drain electrode is connected to the pixel electrode, the other of the source electrode and the drain electrode is connected to a signal line adjacent to the one signal line, and a gate electrode is a scanning line adjacent to the one scanning line A display device comprising a test transistor connected to the display.
前記一対の信号線のうちの他方を電流検出端子に接続するように切り替えるスイッチ回路をさらに備えた、請求項１０または１１記載の表示装置。One of a pair of signal lines composed of two signal lines adjacent to each other is connected to a signal supply circuit;
The display device according to claim 10, further comprising a switch circuit that switches the other of the pair of signal lines to connect to a current detection terminal.
Priority Applications (3)
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|---|---|---|---|
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| KR1020070084216AKR100873534B1 (en) | 2006-08-25 | 2007-08-21 | Tft array substrate, tft array testing method, and display unit |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP2006229247AJP2008052111A (en) | 2006-08-25 | 2006-08-25 | TFT array substrate, inspection method thereof, and display device |
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| Publication Number | Publication Date |
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|---|---|
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Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010039407A (en)* | 2008-08-08 | 2010-02-18 | Hitachi Displays Ltd | Display device |
| JP2011102879A (en)* | 2009-11-10 | 2011-05-26 | Global Oled Technology Llc | Pixel circuit, display device, and inspection method |
| WO2015128920A1 (en)* | 2014-02-25 | 2015-09-03 | 株式会社Ｊｏｌｅｄ | Method for manufacturing electroluminescent display device |
| US9443469B2 (en) | 2013-11-22 | 2016-09-13 | Global Oled Technology Llc | Pixel circuit, driving method, display device, and inspection method |
| JP2019045594A (en)* | 2017-08-31 | 2019-03-22 | 京セラ株式会社 | Inspection method of light emitting element substrate and light emitting element substrate |
| US10269275B2 (en) | 2014-06-13 | 2019-04-23 | Joled Inc. | Display panel inspecting method and display panel fabricating method |
| JP2019109517A (en)* | 2014-04-25 | 2019-07-04 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| US10741111B2 (en)* | 2017-12-12 | 2020-08-11 | Wuhan China Star Optoelectronics Technology Co., Ltd. | Circuit and method for detecting pixel potential of a display panel, and a display panel |
| JP2022503356A (en)* | 2018-10-24 | 2022-01-12 | 京東方科技集團股▲ふん▼有限公司 | Electronic panel, display device and drive method |
| JP2022522313A (en)* | 2019-02-21 | 2022-04-18 | 京東方科技集團股▲ふん▼有限公司 | Display panel, its driving method and display device |
| US20220269365A1 (en)* | 2021-02-19 | 2022-08-25 | Innolux Corporation | Electronic device |
| WO2025057561A1 (en)* | 2023-09-13 | 2025-03-20 | 株式会社ジャパンディスプレイ | Radio wave reflection system |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI412766B (en)* | 2009-09-04 | 2013-10-21 | Wintek Corp | Active device array and testing method |
| KR101528148B1 (en)* | 2012-07-19 | 2015-06-12 | 엘지디스플레이 주식회사 | Organic light emitting diode display device having for sensing pixel current and method of sensing the same |
| JP7012548B2 (en)* | 2018-02-07 | 2022-01-28 | シャープ株式会社 | Display device and display system |
| KR102612739B1 (en)* | 2018-12-19 | 2023-12-12 | 엘지디스플레이 주식회사 | Display Device And Driving Method Thereof |
| KR102780753B1 (en)* | 2023-04-27 | 2025-03-14 | 주식회사 사피엔반도체 | Display driving device and display apparatus including pixel inspection function |
Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5799688A (en)* | 1980-12-11 | 1982-06-21 | Sharp Kk | Display driving circuit |
| JPS6244717A (en)* | 1985-08-23 | 1987-02-26 | Hitachi Ltd | Display device |
| JPS6352177A (en)* | 1986-04-01 | 1988-03-05 | 松下電器産業株式会社 | Defect inspection method for thin film transistor arrays |
| JPH0194391A (en)* | 1987-10-07 | 1989-04-13 | Tel Kyushu Kk | Inspection |
| JPH02282288A (en)* | 1988-12-29 | 1990-11-19 | Matsushita Electric Ind Co Ltd | Production of active matrix substrate with which detection and repair of spot defect are possible |
| JP2000122608A (en)* | 1998-10-13 | 2000-04-28 | Seiko Epson Corp | Display device and electronic equipment |
| JP2000276108A (en)* | 1999-03-24 | 2000-10-06 | Sanyo Electric Co Ltd | Active el display device |
| JP2002032035A (en)* | 2000-05-12 | 2002-01-31 | Semiconductor Energy Lab Co Ltd | El display device and its inspecting method |
| JP2004191603A (en)* | 2002-12-10 | 2004-07-08 | Semiconductor Energy Lab Co Ltd | Display device, and method for inspecting the same |
| JP2004294457A (en)* | 2002-12-16 | 2004-10-21 | Agilent Technologies Japan Ltd | Active matrix display and its testing method |
| JP2005107129A (en)* | 2003-09-30 | 2005-04-21 | Internatl Business Mach Corp <Ibm> | TFT array, display panel, inspection method of TFT array, and manufacturing method of active matrix OLED panel |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001265248A (en)* | 2000-03-14 | 2001-09-28 | Internatl Business Mach Corp <Ibm> | Active matrix display device, and inspection method therefor |
| KR100491560B1 (en)* | 2003-05-06 | 2005-05-27 | 엘지.필립스 엘시디 주식회사 | Method and Apparatus for Testing Liquid Crystal Display Device |
- 2006
- 2006-08-25JPJP2006229247Apatent/JP2008052111A/enactivePending
- 2007
- 2007-06-26TWTW096122996Apatent/TW200811805A/enunknown
- 2007-08-21KRKR1020070084216Apatent/KR100873534B1/ennot_activeExpired - Fee Related
Patent Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5799688A (en)* | 1980-12-11 | 1982-06-21 | Sharp Kk | Display driving circuit |
| JPS6244717A (en)* | 1985-08-23 | 1987-02-26 | Hitachi Ltd | Display device |
| JPS6352177A (en)* | 1986-04-01 | 1988-03-05 | 松下電器産業株式会社 | Defect inspection method for thin film transistor arrays |
| JPH0194391A (en)* | 1987-10-07 | 1989-04-13 | Tel Kyushu Kk | Inspection |
| JPH02282288A (en)* | 1988-12-29 | 1990-11-19 | Matsushita Electric Ind Co Ltd | Production of active matrix substrate with which detection and repair of spot defect are possible |
| JP2000122608A (en)* | 1998-10-13 | 2000-04-28 | Seiko Epson Corp | Display device and electronic equipment |
| JP2000276108A (en)* | 1999-03-24 | 2000-10-06 | Sanyo Electric Co Ltd | Active el display device |
| JP2002032035A (en)* | 2000-05-12 | 2002-01-31 | Semiconductor Energy Lab Co Ltd | El display device and its inspecting method |
| JP2004191603A (en)* | 2002-12-10 | 2004-07-08 | Semiconductor Energy Lab Co Ltd | Display device, and method for inspecting the same |
| JP2004294457A (en)* | 2002-12-16 | 2004-10-21 | Agilent Technologies Japan Ltd | Active matrix display and its testing method |
| JP2005107129A (en)* | 2003-09-30 | 2005-04-21 | Internatl Business Mach Corp <Ibm> | TFT array, display panel, inspection method of TFT array, and manufacturing method of active matrix OLED panel |
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010039407A (en)* | 2008-08-08 | 2010-02-18 | Hitachi Displays Ltd | Display device |
| JP2011102879A (en)* | 2009-11-10 | 2011-05-26 | Global Oled Technology Llc | Pixel circuit, display device, and inspection method |
| US8754882B2 (en) | 2009-11-10 | 2014-06-17 | Global Oled Technology Llc | Pixel circuit, display device, and inspection method |
| US9569991B2 (en) | 2009-11-10 | 2017-02-14 | Global Oled Technology Llc | Pixel circuit, display device, and inspection method |
| US9443469B2 (en) | 2013-11-22 | 2016-09-13 | Global Oled Technology Llc | Pixel circuit, driving method, display device, and inspection method |
| US9495910B2 (en) | 2013-11-22 | 2016-11-15 | Global Oled Technology Llc | Pixel circuit, driving method, display device, and inspection method |
| WO2015128920A1 (en)* | 2014-02-25 | 2015-09-03 | 株式会社Ｊｏｌｅｄ | Method for manufacturing electroluminescent display device |
| JPWO2015128920A1 (en)* | 2014-02-25 | 2017-03-30 | 株式会社Ｊｏｌｅｄ | Method for manufacturing EL display device |
| US9954202B2 (en) | 2014-02-25 | 2018-04-24 | Joled Inc. | Method for manufacturing electroluminescent display device |
| JP2019109517A (en)* | 2014-04-25 | 2019-07-04 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| US10269275B2 (en) | 2014-06-13 | 2019-04-23 | Joled Inc. | Display panel inspecting method and display panel fabricating method |
| JP2019045594A (en)* | 2017-08-31 | 2019-03-22 | 京セラ株式会社 | Inspection method of light emitting element substrate and light emitting element substrate |
| US10741111B2 (en)* | 2017-12-12 | 2020-08-11 | Wuhan China Star Optoelectronics Technology Co., Ltd. | Circuit and method for detecting pixel potential of a display panel, and a display panel |
| JP2022503356A (en)* | 2018-10-24 | 2022-01-12 | 京東方科技集團股▲ふん▼有限公司 | Electronic panel, display device and drive method |
| JP7440425B2 (en) | 2018-10-24 | 2024-02-28 | 京東方科技集團股▲ふん▼有限公司 | Electronic panel, display device and driving method |
| JP2022522313A (en)* | 2019-02-21 | 2022-04-18 | 京東方科技集團股▲ふん▼有限公司 | Display panel, its driving method and display device |
| JP7502194B2 (en) | 2019-02-21 | 2024-06-18 | 京東方科技集團股▲ふん▼有限公司 | Display panel, driving method thereof, and display device |
| US20220269365A1 (en)* | 2021-02-19 | 2022-08-25 | Innolux Corporation | Electronic device |
| US12105904B2 (en)* | 2021-02-19 | 2024-10-01 | Innolux Corporation | Electronic device |
| WO2025057561A1 (en)* | 2023-09-13 | 2025-03-20 | 株式会社ジャパンディスプレイ | Radio wave reflection system |
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