JP2008010859A - Semiconductor device - Google Patents
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Abstract
Description
Translated fromJapanese本発明は、半導体装置に関し、特に、アナログ半導体素子とディジタル半導体素子を有する半導体装置に適用して有効な技術に関する。 The present invention relates to a semiconductor device, and more particularly to a technique effective when applied to a semiconductor device having an analog semiconductor element and a digital semiconductor element.
ＧＰＳ（Global Positioning System ）や無線ＬＡＮ（Local Area Network）等の携帯用電子機器では、無線技術と高密度実装技術を両立する必要がある。そのため、アナログ半導体素子とディジタル半導体素子を近接させて実装する、あるいは同一パッケージ内に実装するという要求が高まっている。アナログ半導体素子とディジタル半導体素子を同一基板に実装して一つのモジュールに集積する技術、及びその基板のグランプレーンにＥＢ
Ｇ（ElectromagneticBandGap）配線を採用する技術について非特許文献１に記載がある。In portable electronic devices such as GPS (Global Positioning System) and wireless LAN (Local Area Network), it is necessary to achieve both wireless technology and high-density mounting technology. For this reason, there is an increasing demand for mounting analog semiconductor elements and digital semiconductor elements close to each other or in the same package. A technology for mounting analog semiconductor elements and digital semiconductor elements on the same substrate and integrating them in one module, and EB on the ground plane of the substrate
Non-Patent Document 1 describes a technique that employs G (Electromagnetic Band Gap) wiring.
また、信号用貫通導体とこの信号用貫通導体を取り囲むように開口が形成された接地用導体層との間に生じる電磁カップリングによる特性インピーダンスの不整合の影響を軽減する技術がある（例えば、特許文献１参照）。 Further, there is a technique for reducing the influence of mismatch of characteristic impedance due to electromagnetic coupling generated between the signal through conductor and the grounding conductor layer in which an opening is formed so as to surround the signal through conductor (for example, Patent Document 1).
また、信号用配線導体と信号用貫通導体との接続部における特性インピーダンスの不整合を緩和し、さらに信号用配線導体の間でのノイズ干渉を防止する技術がある（例えば、特許文献２参照）。
ディジタル半導体素子は「０」と「１」を扱うため、そこから出る電源ノイズは広帯域に及び、その周波数も高速化に伴いＲＦ（Radio Frequency)帯域へと延びてきている。しかし、アナログＲＦ信号の要求するノイズ帯域は極めて低い（例えば、ＧＰＳでは−１２０ｄＢｍ）。このアナログＲＦ信号の送受信と、ディジタル半導体素子からでるノイズの干渉とによって、アナログ半導体素子とディジタル半導体素子の電源を共有し、かつ両者の近接した実装は困難なことが課題である。 Since the digital semiconductor element handles “0” and “1”, the power noise generated from the digital semiconductor element extends over a wide band, and the frequency of the noise increases to the RF (Radio Frequency) band as the speed increases. However, the noise band required by the analog RF signal is extremely low (for example, -120 dBm for GPS). Due to the transmission / reception of the analog RF signal and the interference of noise generated from the digital semiconductor element, it is difficult to share the power sources of the analog semiconductor element and the digital semiconductor element and to mount them close to each other.
すなわち、ディジタル半導体素子からの電源ノイズのアナログ半導体素子への干渉があるため、ディジタル半導体素子とアナログ半導体素子の電源を共有電源として、かつ高密度実装のための近接実装を実現するのは困難である。 In other words, since power supply noise from digital semiconductor elements interferes with analog semiconductor elements, it is difficult to realize proximity mounting for high-density mounting using the power sources of digital semiconductor elements and analog semiconductor elements as a shared power supply. is there.
上記のＥＢＧ配線を採用して、アナログ半導体素子とディジタル半導体素子の間のノイズ結合の低減を図っても、ノイズ遮断の効果は両素子の配置、ＥＧＢ配線の周囲の構造などに依存する。特に、モジュール構造全体として高密度実装を実現し、しかもノイズ結合を問題のないレベルに低減するにはアナログ半導体素子とディジタル半導体素子の配置及びＥＧＢ配線の周囲の構造に工夫を要する。 Even if the above-described EBG wiring is employed to reduce noise coupling between the analog semiconductor element and the digital semiconductor element, the effect of noise blocking depends on the arrangement of both elements, the structure around the EGB wiring, and the like. In particular, it is necessary to devise the arrangement of analog semiconductor elements and digital semiconductor elements and the structure around the EGB wiring in order to realize high-density mounting as the entire module structure and reduce noise coupling to a level where there is no problem.
本発明の目的は、半導体装置においてディジタル半導体素子とアナログ半導体素子の電源の共有化を図るとともに、高密度実装を実現することができる技術を提供することにある。 SUMMARY OF THE INVENTION An object of the present invention is to provide a technique capable of sharing power sources of a digital semiconductor element and an analog semiconductor element and realizing high-density mounting in a semiconductor device.
また、本発明の他の目的は、半導体装置において信号の品質を確保し、電源の安定化を図ることができる技術を提供することにある。 Another object of the present invention is to provide a technique capable of ensuring signal quality and stabilizing a power supply in a semiconductor device.
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。 Of the inventions disclosed in this application, the outline of typical ones will be briefly described as follows.
すなわち、本発明は、ディジタル半導体素子と、アナログ半導体素子と、ディジタル半導体素子とアナログ半導体素子が搭載された配線基板と、配線基板に接続された外部端子とを有しており、配線基板は、２つの異なったインピーダンスを有する配線パターンを単位配線パターンとしてこの単位配線パターンが平面上に複数配置されてなるＥＢＧ配線部と、グランド配線部と、ＥＢＧ配線部の一方の端に接続されたディジタル素子用電源配線部と、ＥＢＧ配線部の他方の端に接続されたアナログ素子用電源配線部とを有している。さらに、ディジタル半導体素子用のグランド接続端子とアナログ半導体素子用のグランド接続端子は配線基板のグランド配線部に接続され、ディジタル半導体素子用の電源接続端子は配線基板のディジタル素子用電源配線部に接続され、アナログ半導体素子用の電源接続端子は配線基板のアナログ素子用電源配線部に接続されているものである。 That is, the present invention has a digital semiconductor element, an analog semiconductor element, a wiring board on which the digital semiconductor element and the analog semiconductor element are mounted, and an external terminal connected to the wiring board. A digital element connected to one end of an EBG wiring portion, a ground wiring portion, and an EBG wiring portion in which a plurality of unit wiring patterns are arranged on a plane using wiring patterns having two different impedances as unit wiring patterns Power supply wiring section and an analog element power supply wiring section connected to the other end of the EBG wiring section. In addition, the ground connection terminal for the digital semiconductor element and the ground connection terminal for the analog semiconductor element are connected to the ground wiring part of the wiring board, and the power connection terminal for the digital semiconductor element is connected to the power supply wiring part for the digital element of the wiring board. The power connection terminal for the analog semiconductor element is connected to the analog element power wiring portion of the wiring board.
また、本発明は、ディジタル半導体素子と、アナログ半導体素子と、ディジタル半導体素子とアナログ半導体素子が搭載された配線基板と、配線基板に接続された外部端子とを有しており、配線基板は、２つの異なった面積の配線パターンの組み合わせからなる単位配線パターンが平面上に規則的に複数配置されてなるＥＢＧ配線部と、グランド配線部と、ＥＢＧ配線部の一方の端に接続されたディジタル素子用電源配線部と、ＥＢＧ配線部の他方の端に接続されたアナログ素子用電源配線部とを有している。さらに、ディジタル半導体素子用のグランド接続端子とアナログ半導体素子用のグランド接続端子は配線基板のグランド配線部に接続され、ディジタル半導体素子用の電源接続端子は配線基板のディジタル素子用電源配線部に接続され、アナログ半導体素子用の電源接続端子は、配線基板のアナログ素子用電源配線部に接続されているものである。 The present invention also includes a digital semiconductor element, an analog semiconductor element, a wiring board on which the digital semiconductor element and the analog semiconductor element are mounted, and an external terminal connected to the wiring board. A digital element connected to one end of an EBG wiring portion, a ground wiring portion, and an EBG wiring portion in which a plurality of unit wiring patterns composed of combinations of wiring patterns having two different areas are regularly arranged on a plane Power supply wiring section and an analog element power supply wiring section connected to the other end of the EBG wiring section. In addition, the ground connection terminal for the digital semiconductor element and the ground connection terminal for the analog semiconductor element are connected to the ground wiring part of the wiring board, and the power connection terminal for the digital semiconductor element is connected to the power supply wiring part for the digital element of the wiring board. The analog semiconductor element power supply connection terminal is connected to the analog element power supply wiring portion of the wiring board.
また、本発明は、ディジタル半導体素子と、アナログ半導体素子と、ディジタル半導体素子とアナログ半導体素子が搭載された配線基板と、配線基板に接続された外部端子とを有しており、配線基板は、２つの異なったインピーダンスを有する配線パターンを単位配線パターンとして単位配線パターンが平面上に複数配置されてなるＥＢＧ配線部をグランド用と電源用で２つ有している。さらに、グランド用の第１のＥＢＧ配線部は、一方の端がディジタル素子用グランド配線部に接続され、他方の端がアナログ素子用グランド配線部に接続され、電源用の第２のＥＢＧ配線部は、一方の端がディジタル素子用電源配線部に接続され、他方の端がアナログ素子用電源配線部に接続されている。さらに、ディジタル半導体素子用のグランド接続端子は配線基板のディジタル素子用グランド配線部に接続され、アナログ半導体素子用のグランド接続端子は配線基板のアナログ素子用グランド配線部に接続され、ディジタル半導体素子用の電源接続端子は配線基板のディジタル素子用電源配線部に接続され、アナログ半導体素子用の電源接続端子は配線基板のアナログ素子用電源配線部に接続されているものである。 The present invention also includes a digital semiconductor element, an analog semiconductor element, a wiring board on which the digital semiconductor element and the analog semiconductor element are mounted, and an external terminal connected to the wiring board. Two EBG wiring portions each having a plurality of unit wiring patterns arranged on a plane using two wiring patterns having different impedances as a unit wiring pattern are provided for a ground and a power supply. Further, the first EBG wiring portion for ground has one end connected to the ground wiring portion for digital element, the other end connected to the ground wiring portion for analog element, and the second EBG wiring portion for power supply. One end is connected to the power wiring portion for the digital element, and the other end is connected to the power wiring portion for the analog element. Further, the ground connection terminal for the digital semiconductor element is connected to the ground wiring part for the digital element of the wiring board, and the ground connection terminal for the analog semiconductor element is connected to the ground wiring part for the analog element of the wiring board. The power supply connection terminal is connected to the digital element power supply wiring portion of the wiring board, and the analog semiconductor element power supply connection terminal is connected to the analog element power supply wiring portion of the wiring board.
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。 Of the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.
ＥＢＧ配線部の一端にプリント基板のアナログ素子用電源配線部が接続され、かつ他端にディジタル素子用電源配線部が接続され、さらにそれぞれの素子用グランド接続端子が共通のグランド配線部に接続されるとともに、アナログ素子用電源配線部とＥＢＧ配線部との間に両者をセパレートするグランド配線部が配置されていることにより、アナログ半導体素子への電源ノイズ干渉を低減しつつ高密度実装の実現を図ることができる。 One end of the EBG wiring portion is connected to the power supply wiring portion for the analog element of the printed circuit board, the other end is connected to the power supply wiring portion for the digital element, and each element ground connection terminal is connected to the common ground wiring portion. In addition, the ground wiring part that separates the power supply wiring part for the analog element and the EBG wiring part is disposed, thereby realizing high-density mounting while reducing power supply noise interference to the analog semiconductor element. Can be planned.
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。 In the following embodiments, the description of the same or similar parts will not be repeated in principle unless particularly necessary.
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。 Further, in the following embodiment, when it is necessary for the sake of convenience, the description will be divided into a plurality of sections or embodiments, but they are not irrelevant to each other unless otherwise specified. The other part or all of the modifications, details, supplementary explanations, and the like are related.
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。 Also, in the following embodiments, when referring to the number of elements (including the number, numerical value, quantity, range, etc.), particularly when clearly indicated and when clearly limited to a specific number in principle, etc. Except, it is not limited to the specific number, and it may be more or less than the specific number.
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof will be omitted.
（実施の形態１）
図１は本発明の実施の形態１の半導体装置の構造の一例を示す断面図、図２は図１に示す半導体装置における部品の実装レイアウトの一例を示す平面図、図３は図１に示す半導体装置のパッケージ基板における内部配線の引き回しの一例を示す構造図である。また、図４は図１に示す半導体装置のパッケージ基板に設けられたアナログ素子用電源配線部とディジタル素子用電源配線部の構造の一例を示す平面図、図５は図１の半導体装置のパッケージ基板に設けられたグランド配線部の構造の一例を示す平面図、図６は図１の半導体装置のパッケージ基板に設けられたＥＢＧ配線部の構造の一例を示す平面図、図７は図１の半導体装置の外部端子の配置状態の一例を示す裏面図である。さらに、図８は本発明の実施の形態１の半導体装置における周波数と電源ノイズの関係の一例を示す特性図、図９は図１に示す半導体装置のパッケージ基板に設けられたＥＢＧ配線部と単位配線パターンの構造の一例を示す平面図、図１０及び図１１はそれぞれ変形例のＥＢＧ配線部と単位配線パターンの構造を示す平面図である。(Embodiment 1)
1 is a cross-sectional view showing an example of the structure of the semiconductor device according to the first embodiment of the present invention, FIG. 2 is a plan view showing an example of a component mounting layout in the semiconductor device shown in FIG. 1, and FIG. 3 is shown in FIG. It is a structural diagram showing an example of routing of internal wiring in a package substrate of a semiconductor device. 4 is a plan view showing an example of the structure of the analog element power supply wiring portion and the digital element power supply wiring portion provided on the package substrate of the semiconductor device shown in FIG. 1, and FIG. 5 is a package of the semiconductor device of FIG. FIG. 6 is a plan view showing an example of the structure of the EBG wiring portion provided on the package substrate of the semiconductor device of FIG. 1, and FIG. 7 is a plan view showing the structure of the ground wiring portion provided on the substrate. It is a back view which shows an example of the arrangement | positioning state of the external terminal of a semiconductor device. 8 is a characteristic diagram showing an example of the relationship between the frequency and the power supply noise in the semiconductor device according to the first embodiment of the present invention. FIG. 9 is an EBG wiring portion provided on the package substrate of the semiconductor device shown in FIG. A plan view showing an example of the structure of the wiring pattern, and FIGS. 10 and 11 are plan views showing the structures of the EBG wiring portion and the unit wiring pattern of the modification, respectively.
本実施の形態１の半導体装置は、図１に示すように、配線基板上にアナログ半導体素子であるアナログチップ１０１と、ディジタル半導体素子であるディジタルチップ１０２が実装された半導体パッケージである。本実施の形態１では前記半導体パッケージの一例として、配線基板であるパッケージ基板５１上にアナログ系のアナログチップ１０１と、ディジタル系のディジタルチップ１０２が混載された樹脂封止型のＳＩＰ（System In Package)１０を取り上げて説明する。 As shown in FIG. 1, the semiconductor device of the first embodiment is a semiconductor package in which an
パッケージ基板５１の主面上に実装されたアナログチップ１０１は、例えば、ＲＦタイプのものであり、図２３に示すように、例えばアンテナ９４が接続されて電波の送受信を行う。他方、同じくパッケージ基板５１の主面上に実装されたディジタルチップ１０２は、例えば、マイクロプロセッサ等であり、種々の処理の制御を行う。 The
図１に示すように、アナログチップ１０１及びディジタルチップ１０２は、それぞれの主面をパッケージ基板５１側に向けてバンプ（接続端子）２０を介してパッケージ基板５１にフリップチップ接続されている。さらに、パッケージ基板５１上で、アナログチップ１０１及びディジタルチップ１０２は封止用樹脂によって形成された封止体３０によって封止されている。 As shown in FIG. 1, the
また、ＳＩＰ１０のパッケージ基板５１の裏面には、図７に示すように、複数の外部端子である半田ボール７１が格子状に配置されて設けられており、ＳＩＰ１０はＢＧＡ（Ball Grid Array)タイプの半導体パッケージでもある。なお、複数の半田ボール７１のそれぞれは、アナログチップ１０１及びディジタルチップ１０２それぞれの接続端子に対応してこれらとパッケージ基板５１の内部配線を介して電気的に接続されている。したがって、アナログチップ１０１及びディジタルチップ１０２は、それぞれに対応して電気的に接続された半田ボール７１を介して外部との信号のやり取りを行っている。 Further, as shown in FIG. 7,
本実施の形態１のＳＩＰ１０では、図３に示すように、そのパッケージ基板５１の内部に、２つの異なったインピーダンスを有する配線パターンを図９に示すような単位セル（単位配線パターン）５２ｃとしてこの単位セル５２ｃが平面上に複数配置されてなるＥＢＧ配線部５２が形成されている。さらに、ＥＢＧ配線部５２の一方の端に接続されたディジタル用電源配線部（ディジタル素子用電源配線部）５４Ｄと、ＥＢＧ配線部５２の反対側の他方の端に接続されたアナログ用電源配線部（アナログ素子用電源配線部）５４Ａと、グランド配線部５３とが形成されている。なお、ディジタル用電源配線部５４Ｄとアナログ用電源配線部５４Ａは、同一配線層に配置されている。 In the
すなわち、ディジタル用電源配線部５４Ｄとアナログ用電源配線部５４ＡがＥＢＧ配線部５２を介して電気的に接続されており、その際、ディジタル用電源配線部５４Ｄは、ＥＢＧ配線部５２の一端でＥＢＧ接続用ビア（ビア配線）６１を介してＥＢＧ配線部５２と接続し、一方、アナログ用電源配線部５４Ａは、ＥＢＧ配線部５２の反対側の他端で同じくＥＢＧ接続用ビア６１を介してＥＢＧ配線部５２と接続している。つまり、ディジタル用電源配線部５４Ｄとアナログ用電源配線部５４Ａは、ＥＢＧ配線部５２の両端に配置されたビア配線（ＥＢＧ接続用ビア６１）によってそれぞれ直流的に接続されているが、特定の高周波帯域で遮断される。 That is, the digital power
また、図３に示すように、グランド配線層（Ｇ）であるグランド配線部５３は、アナログ用電源配線部５４ＡとＥＢＧ配線部５２の間に配置されており、さらにアナログ用電源配線部５４Ａは、ＥＢＧ配線部５２に対してアナログチップ１０１により近接して配置されている。すなわち、アナログ用電源配線部５４ＡとＥＢＧ配線部５２の間に両者をセパレートするグランド配線部５３が配置され、さらにアナログチップ１０１は、アナログ用電源配線部５４Ａの近くに配置されている。アナログ用電源配線部５４ＡとＥＢＧ配線部５２の間にグランド配線部５３が配置されていることにより、アナログ用電源配線部５４ＡとＥＢＧ配線部５２との間の電気結合を抑えてノイズ電力の漏れを防止することができる。 As shown in FIG. 3, the
次に、図４は電源層（Ｖ）を示すものである。図４に示すように、ディジタル用電源配線部５４Ｄとアナログ用電源配線部５４Ａとは同一配線層に配置されており、その際、ディジタル用電源配線部５４Ｄの方がアナログ用電源配線部５４Ａよりも面積が大きい。これは、ディジタルチップ１０２の方が高速処理でノイズの発生量も多いためであり、電源配線部の面積を大きくして電源の安定化を図ることができる。 Next, FIG. 4 shows a power supply layer (V). As shown in FIG. 4, the digital power
さらに、ディジタル用電源配線部５４Ｄとアナログ用電源配線部５４Ａの間には、長さＴ以上の間隔が形成されており、これにより、電源ノイズの干渉を抑えることができる。Ｔは、例えば１ｍｍであり、Ｔが１ｍｍより小さいと両側の電気結合による電源ノイズの干渉を抑えることが困難になる。 Further, an interval of a length T or more is formed between the digital power
また、ディジタル用電源配線部５４Ｄの外側の端部には複数のＥＢＧ接続用ビア６１が接続されており、さらに、内側の端部及び中央付近には、複数のディジタル電源接続用ビア（ビア配線）６４が接続されている。一方、アナログ用電源配線部５４Ａの外側の端部には複数のＥＢＧ接続用ビア６１が接続されている。 A plurality of EBG connection vias 61 are connected to the outer end of the digital power
次に、図５はグランド層（Ｇ）を示すものである。図５に示すように、グランド配線部５３は、パッケージ基板５１とほぼ同じ面積（大きさ）で形成された大面積パターンであり、この大面積パターンには複数のアンチパッド（穴）６２と、アンチパッド（穴）６３が形成されている。ＥＢＧ接続用ビア６１はアンチパッド６２の領域を通り、よってグランド配線部５３とは接続せずにグランド配線部５３の上下層を接続する。同様に、ディジタル電源接続用ビア６４はアンチパッド６３の領域を通りグランド配線部５３とは接続せずにグランド配線部５３の上下層を接続する。複数のＥＢＧ接続用ビアホールアンチパッド６２は、グランド配線部５３の両端に形成され、電源接続用ビアホールアンチパッド６３は、ＥＢＧ接続用ビアホールアンチパッド６２より内側に形成されている。なお、図５
，図６ではアンチパッド６２，６３内のビア６１，６４は見やすさのため省略してある。Next, FIG. 5 shows a ground layer (G). As shown in FIG. 5, the
In FIG. 6, the
次に、図６はＥＢＧ層（Ｖ（ＥＢＧ））を示すものである。図６に示すように、ＥＢＧ配線部５２には、その両端に複数のＥＢＧ接続用ビア６１が形成され、さらに、ＥＢＧ接続用ビア６１の内側に複数の電源接続用ビアホールアンチパッド６３が形成されている。すなわち、本実施の形態１のＳＩＰ１０のパッケージ基板５１では、ＥＢＧ配線部５２がパッケージ基板５１の平面方向全体に亘ってパッケージ基板５１とほぼ同面積で形成されており、さらに、ＥＢＧ配線部５２の両端にディジタル用電源配線部５４Ｄまたはアナログ用電源配線部５４Ａに接続されるＥＢＧ接続用ビア６１が接続されているため、ＥＢＧパターンを可能な限り長い距離で用いて電源ノイズのノイズ遮断効果を高めることができる。 Next, FIG. 6 shows an EBG layer (V (EBG)). As shown in FIG. 6, a plurality of EBG connection vias 61 are formed at both ends of the
以上により、ディジタル用電源配線部５４ＤとＥＢＧ配線部５２とがＥＢＧ配線部５２の一端でＥＢＧ接続用ビア６１を介して接続しており、他方、アナログ用電源配線部５４ＡとＥＢＧ配線部５２とがＥＢＧ配線部５２の他端でＥＢＧ接続用ビア６１を介して接続している。その際、ＥＢＧ接続用ビア６１は、グランド配線部５３のアンチパッド６２の領域を通ってグランド配線部５３の上下の配線層を接続している。 As described above, the digital power
さらに、ディジタル用電源配線部５４Ｄとこれに対応する図７に示す外部端子である半田ボール７１は、グランド配線部５３に形成された電源接続用ビアホールアンチパッド６３及びＥＢＧ配線部５２に形成されたアンチパッド６３を通るディジタル電源接続用ビア６４を介して直接接続されている。すなわち、ディジタル用電源配線部５４Ｄは、ＥＢＧ配線部５２を介さず、ディジタル電源接続用ビア６４を介して直接半田ボール７１に接続されており、一方、アナログ用電源配線部５４Ａは、ＥＢＧ配線部５２を介して半田ボール７１に接続されている。したがって、ＳＩＰ１０が図２２に示すプリント基板８０に実装された際には、ＳＩＰ１０のディジタル用電源配線部５４Ｄは、ディジタル電源接続用ビア６４と半田ボール７１を介してプリント基板８０の電源層である電源配線部８２に接続される。 Furthermore, the digital power
なお、図３のＰ部に示すように、ＳＩＰ１０では、ディジタル用電源配線部５４Ｄへの給電は、半田ボール７１からディジタル電源接続用ビア６４を通じて給電され、また、アナログ用電源配線部５４Ａへの給電は、ディジタル用電源配線部５４Ｄを通った後、端部のＥＢＧ接続用ビア６１を介してＥＢＧ配線部５２に伝わり、ＥＢＧ配線部５２を端から端まで通った後、反対側の端部のＥＢＧ接続用ビア６１を介してアナログ用電源配線部５４Ａに給電されることでなされる。 As shown in part P of FIG. 3, in the
また、ディジタルチップ１０２のグランド接続端子２２Ｄと、アナログチップ１０１のグランド接続端子２２Ａは、それぞれ同一のグランド配線層（Ｇ）であるグランド配線部５３に接続されている。 Further, the
すなわち、ディジタルチップ１０２のグランド接続端子とアナログチップ１０１のグランド接続端子は、共用のグランド配線部５３に接続されている。 That is, the ground connection terminal of the
さらに、ディジタルチップ１０２の電源接続端子２１Ｄは、ディジタル用電源配線部５４Ｄに接続され、他方、アナログチップ１０１の電源接続端子２１Ａは、アナログ用電源配線部５４Ａに接続されている。 Furthermore, the power
次に、ＥＢＧ配線部５２の構造とその特性について説明する。 Next, the structure and characteristics of the
ＥＢＧ配線部５２は、図９に示すように、２つの異なったインピーダンスを有する配線パターンを単位セル（単位配線パターン）５２ｃとして、この単位セル５２ｃが平面上に周期的または規則的に複数配置されてなるものである。例えば、単位セル５２ｃが、２つの異なった面積（大きさ）の第１配線パターン５２ａと第２配線パターン５２ｂとから構成され、複数の単位セル５２ｃが周期的または規則的に配置されることにより、電源の通過特性に図８に示すバンドギャップ（ある特定の周波数帯域で電源ノイズを遮断する特性）６０を有するものである。図８に示すバンドギャップ６０の例では、おおよそ周波数が３〜６ＧＨｚの範囲で電源が遮断され、電力すなわちエネルギはディジタル用電源配線部５４Ｄからアナログ用電源配線部５４Ａに−６０ｄＢと減衰し伝わらない。 As shown in FIG. 9, the
次に遮断周波数（バンドギャップ）６０が生じるメカニズムを説明する。ＥＢＧ配線部５２で電源の遮断が起こるのは、ＥＢＧパターンにおいて図９に示すように電源層に隙間（スリット）５２ｄが形成されており、この隙間５２ｄにより、ＥＢＧ電源層を流れる電流の腹となる共振周波数では共振モードが立てない。逆に節となる共振はモードが立てる。この２つは周波数が異なるため、その結果として通過できる周波数と通過できない周波数が発生する。これら周波数の設定は、ＥＢＧパターンの物理的寸法、異なる比誘電率の材料または単位セル５２ｃのインピーダンスと伝達時間の組み合わせで選択的に設定可能である。 Next, a mechanism for generating the cutoff frequency (band gap) 60 will be described. In the
例えば、図９に示すＥＢＧ配線部５２のＥＢＧパターンでは、大きな四角形の第１配線パターン５２ａと、小さな四角形の第２配線パターン５２ｂを組み合わせた配線パターンを単位セル（単位配線パターン）５２ｃとして、この単位セル５２ｃを周期的または規則的に配置している。大きな四角形の第１配線パターン５２ａはグランド層に対して低いインピーダンスを持ち、一方、小さな四角形の第２配線パターン５２ｂはグランド層に対して高いインピーダンスを持つため、インピーダンスの異なる２つの配線パターンを周期的に配置した構造である。 For example, in the EBG pattern of the
また、図１０に示す変形例は、ＥＢＧ配線部５２における２つの異なった面積の配線パターンのうち、第２配線パターン５２ｂをＬ字形に形成するものであり、これにより、Ｌ字形の第２配線パターン５２ｂを隣接する単位セル５２ｃに接続することが可能になる。その結果、第２配線パターン５２ｂのインダクタンスを大きくすることができ、図９の単位セル５２ｃと同じ面積でさらに大きなインピーダンスを持たすことが可能になる。したがって、図１０に示すＥＢＧ配線部５２の場合、図９に示すＥＢＧ配線部５２と同じ面積であっても遮断する周波数を変えることができる。もしくは、図１０に示すＥＢＧ配線部５２では、図９に示すＥＢＧ配線部５２と同じ周波数においても、より小さい面積で遮断特性を実現することができる。 Further, in the modification shown in FIG. 10, the
また、図１１に示す変形例のＥＢＧ配線部５２では、Ｌ字形の第２配線パターン５２ｂをさらに長くすることで、図１０のＥＢＧ配線部５２で得られる効果をさらに増やすことが可能になる。 Further, in the
次に、ＳＩＰ１０では、図２及び図３に示すように、デカップリングキャパシタンス（コンデンサ素子）１０３が、アナログ用電源配線部５４Ａとグランド配線部５３との間に接続されている。すなわち、パッケージ基板５１上に、アナログ用電源配線部５４Ａとグランド配線部５３とを電気的に接続するアナログ用デカップリングキャパシタンス１０３が搭載されている。これにより、アナログの電源の強化及び安定化を図ることができる。さらに、パッケージ基板５１上には、ディジタル用電源配線部５４Ｄとグランド配線部５３とを電気的に接続するデカップリングキャパシタンス１０４が搭載されている。 Next, in the
本実施の形態１のＳＩＰ１０によれば、パッケージ基板５１上にアナログ系のアナログチップ１０１と、ディジタル系のディジタルチップ１０２が混載された半導体装置において、電源干渉を低減しつつ、高密度実装の実現を図ることができる。すなわち、ＳＩＰ１０においては、パッケージ基板５１のＥＢＧ配線部５２の一端にアナログ用電源配線部５４Ａが接続され、かつ他端にディジタル用電源配線部５４Ｄが接続されているとともに、それぞれの素子用グランド接続端子が共通のグランド配線部５３に接続されている。さらに、アナログ用電源配線部５４ＡとＥＢＧ配線部５２との間に両者をセパレートするグランド配線部５３が設けられているとともに、アナログ用電源配線部５４ＡがＥＢＧ配線部５２から遠い位置に配置されている。 According to the
したがって、アナログ用電源配線部５４ＡとＥＢＧ配線部５２の間にグランド配線部５３が設けられ、かつアナログ用電源配線部５４ＡがＥＢＧ配線部５２から遠い位置に配置されたことでＥＢＧとアナログ用電源配線部５４Ａとの電気結合を抑えノイズの漏れを防ぐことができる。さらに、ＥＢＧ配線部５２をパッケージ基板５１の大きさと同程度に最大限長く使用することが可能になるため、ノイズを遮断する特性をより向上させることができる。 Accordingly, the
その結果、ＳＩＰ（半導体装置）１０においてアナログチップ１０１への電源ノイズ干渉を低減しつつ高密度実装の実現を図ることができる。 As a result, in the SIP (semiconductor device) 10, it is possible to realize high-density mounting while reducing power supply noise interference to the
さらに、アナログチップ１０１への電源干渉を低減できるため、ＳＩＰ１０の信号の品質を確保できるとともに、電源の安定化を図ることができる。 Furthermore, since power supply interference to the
本実施の形態は、パッケージ基板５１におけるＥＢＧ配線部５２を含む配線パターンの変更のみで実現が可能なため、余分な部品を必要とせず低コストで電源干渉の低減化と高密度実装の実現化を図ることができる。 Since this embodiment can be realized only by changing the wiring pattern including the
なお、本実施の形態のＳＩＰ１０では、上述のようにパッケージ基板の大きさに迫る長さのＥＢＧ配線部が介在することにより最大限の効果を得ている。一方、必要なノイズ遮断の効果を得るのに充分な長さのＥＢＧパターンを介在されば良いので、パッケージ基板の部分的な領域のみをＥＢＧ配線部にする構造でも発明の効果を発揮できる。 In the
（実施の形態２）
図１２は本発明の実施の形態２の半導体装置のパッケージ基板における内部配線の引き回しの一例を示す構造図である。(Embodiment 2)
FIG. 12 is a structural diagram showing an example of the routing of internal wiring in the package substrate of the semiconductor device according to the second embodiment of the present invention.
本実施の形態２のＳＩＰ（半導体装置）１０は、ディジタル用電源配線部５４Ｄをパッケージ基板５１の裏面に近い側に配置したものである。すなわち、ディジタル用電源配線部５４ＤをＥＢＧ配線部５２と半田ボール７１の間に配置したものである。これにより、ディジタル用電源配線部５４Ｄの配線層を含む層において、アナログ用電源配線部５４Ａの直下に対応する領域にディジタル信号用の配線を形成することが可能になり、配線使用率を向上できる。 In the SIP (semiconductor device) 10 according to the second embodiment, the digital power
なお、ディジタル用電源配線部５４Ｄをパッケージ基板５１の裏面に近い側に配置したことで、ディジタル電源接続用ビア６４を短くしてディジタル用電源配線部５４Ｄを半田ボール７１と最短で接続することができる。これにより、低インピーダンスでプリント基板８０（図２２参照）に接続することができ、ディジタルノイズを低減することができる。 Since the digital power
また、アナログ用電源配線部５４Ａの配線層を含む層において、ディジタル用電源配線部５４Ｄの直上に対応する領域にアナログ信号用の配線を形成することが可能になり、前記同様、配線使用率を向上できる。 In addition, in the layer including the wiring layer of the analog power
なお、ディジタル用電源配線部５４Ｄは、半田ボール７１に低インピーダンスで接続されているため、ＥＢＧの遮断効果に影響を及ぼすことはない。したがって、本実施の形態２のＳＩＰ１０も、実施の形態１のＳＩＰ１０と同様の効果を得ることができる。 Since the digital power
（実施の形態３）
図１３は本発明の実施の形態３の半導体装置のパッケージ基板における内部配線の引き回しの一例を示す構造図である。(Embodiment 3)
FIG. 13 is a structural diagram showing an example of the routing of internal wiring in the package substrate of the semiconductor device according to the third embodiment of the present invention.
本実施の形態３のＳＩＰ（半導体装置）１０は、アナログチップ１０１とディジタルチップ１０２それぞれの信号配線を示したものである。アナログ用信号配線部（アナログ素子用信号配線部）５５Ａは、アナログ用電源配線部５４Ａまたはグランド配線部５３に隣接して引き回されてアナログチップ１０１と半田ボール７１とを接続している。例えば、アナログ用信号配線部５５Ａは、アナログチップ１０１とアナログ用電源配線部５４Ａの間においてアナログ用電源配線部５４Ａに沿って配置され、さらにアナログチップ１０１用の信号接続端子であるアナログ用信号接続端子２３Ａとアナログ信号用の半田ボール７１とを接続している。 The SIP (semiconductor device) 10 of the third embodiment shows signal wirings of the
このように、アナログ用信号配線部５５Ａをアナログ用電源配線部５４Ａまたはグランド配線部５３に隣接して配置することにより、アナログ信号のリターン電流をアナログ用電源配線部５４Ａまたはグランド配線部５３に流すことができる。すなわち、アナログ用信号配線部５５ＡをＥＢＧ配線部５２に隣接させると、アナログ信号のリターン電流がＥＢＧ層を流れることになり、特定の周波数で信号が伝搬できないことになる。このことを避けるためにアナログ用信号配線部５５ＡをＥＢＧ配線部５２に隣接させずにアナログ用電源配線部５４Ａまたはグランド配線部５３に隣接させる。 As described above, by arranging the analog
同様に、ディジタル用信号配線部（ディジタル素子用信号配線部）５５Ｄは、ディジタルチップ１０２とディジタル用電源配線部５４Ｄの間においてディジタル用電源配線部５４Ｄに沿って配置され、さらにディジタルチップ１０２用の信号接続端子であるディジタル用信号接続端子２３Ｄとディジタル信号用の半田ボール７１とを接続している。アナログ信号の場合と同様に、ディジタル信号のリターン電流をＥＢＧ層ではなくディジタル用電源配線部５４Ｄまたはグランド配線部５３に流すことができる。 Similarly, a digital signal wiring portion (digital element signal wiring portion) 55D is disposed along the digital power
なお、図１３に図示したＳＩＰ１０の、信号配線部５５Ａが接続された半田ボールの隣に位置する半田ボールを、ＥＢＧ配線部５２とビアで接続し、この半田ボールをアナログ信号用の接続端子と対を成す電源接続端子とする変形が可能である。この変形によれば、ＳＩＰの外部に接続する回路装置に至るまで、信号経路と近接したリターン経路を形成することが可能で、これによりノイズ混入を更に低下することができる。 Note that the solder ball located next to the solder ball to which the
（実施の形態４）
図１４は本発明の実施の形態４の半導体装置のパッケージ基板に設けられたアナログ素子用電源配線部とディジタル素子用電源配線部の構造の一例を示す平面図、図１５は本発明の実施の形態４の半導体装置のパッケージ基板に設けられたグランド配線部の構造の一例を示す平面図である。さらに、図１６は本発明の実施の形態４の半導体装置のパッケージ基板に設けられたＥＢＧ配線部の構造の一例を示す平面図、図１７は本発明の実施の形態４の半導体装置の外部端子の配置状態の一例を示す裏面図である。(Embodiment 4)
FIG. 14 is a plan view showing an example of the structure of the analog element power supply wiring portion and the digital element power supply wiring portion provided on the package substrate of the semiconductor device according to the fourth embodiment of the present invention, and FIG. 15 shows an embodiment of the present invention. FIG. 25 is a plan view showing an example of a structure of a ground wiring portion provided on a package substrate of a semiconductor device according to
本実施の形態４は、ＥＢＧ配線部５２の変形例の構造を示すものである。図１４は電源層（Ｖ）を示しており、アナログ用電源配線部５４Ａの面積が実施の形態１に比べて小さくなり、一方、ディジタル用電源配線部５４Ｄの面積が大きくなった場合の構造を示すものである。このようにアナログ用電源配線部５４Ａの面積が小さくなった場合でも、アナログ用電源配線部５４Ａにおいて引き出し配線５６を介してＥＢＧ接続用ビア６１と接続することで、アナログ用電源配線部５４ＡとＥＢＧ接続用ビア６１とを確実に接続することができる。 The fourth embodiment shows a structure of a modified example of the
すなわち、面積が小さくなったアナログ用電源配線部５４Ａにおいて、幅の狭い引き出し配線５６を形成し、この引き出し配線５６にＥＢＧ接続用ビア６１を接続することで、アナログ用電源配線部５４ＡとＥＢＧ配線部５２とを引き出し配線５６及びＥＢＧ接続用ビア６１を介して確実に接続することができる。なお、引き出し配線５６は、例えば、ＥＢＧ配線部５２の単位セル５２ｃの小さい面積の第２配線パターン５２ｂと同等の幅程度の引き出し用の配線である。 That is, in the analog power
一方、ディジタル用電源配線部５４Ｄは実施の形態１より大きな面積となっているため、ディジタル用電源配線部５４Ｄにより多くのディジタル電源接続用ビア６４を接続し、これらディジタル電源接続用ビア６４を、図１５のグランド配線層（Ｇ）に示すグランド配線部５３の電源接続用ビアホールアンチパッド６３及び図１６のＥＢＧ層（Ｖ（ＥＢＧ））に示すＥＢＧ配線部５２の電源接続用ビアホールアンチパッド６３に通して、図１７に示す外部端子である半田ボール７１に直接接続している。 On the other hand, since the digital power
このようにディジタル側では、より多くのディジタル電源接続用ビア６４を介してディジタル用電源配線部５４Ｄと半田ボール７１を接続しているため、ディジタルチップ１０２から発生するノイズを小さくすることができる。 In this way, on the digital side, the digital power
これにより、消費電力が大きく、かつ高いクロック周波数を有するディジタルチップ１０２であってもＥＢＧ配線部５２により電源ノイズを遮断することができる。 As a result, even the
その結果、ディジタルチップ１０２のディジタル回路の給電インピーダンスを低下させて、ＳＩＰ（半導体装置）１０の信号の品質をさらに向上できる。 As a result, the power supply impedance of the digital circuit of the
なお、図１４に示すようにディジタル用電源配線部５４Ｄとアナログ用電源配線部５４Ａの間には、Ｔ以上の間隔が必要である。例えば、Ｔ＝１ｍｍである。これにより、ディジタル電源ノイズがディジタル用電源配線部５４Ｄからアナログ用電源配線部５４Ａに直接干渉することを阻止できる。 As shown in FIG. 14, an interval of T or more is required between the digital power
（実施の形態５）
図１８は本発明の実施の形態５の半導体装置のパッケージ基板に設けられたアナログ素子用電源配線部とディジタル素子用電源配線部の構造の一例を示す平面図、図１９は本発明の実施の形態５の半導体装置のパッケージ基板のグランド配線部に設けられた第１のＥＢＧ配線部の構造の一例を示す平面図である。さらに、図２０は本発明の実施の形態５の半導体装置のパッケージ基板に設けられた第２のＥＢＧ配線部の構造の一例を示す平面図、図２１は本発明の実施の形態５の半導体装置の外部端子の配置状態の一例を示す裏面図である。(Embodiment 5)
FIG. 18 is a plan view showing an example of the structure of the analog element power supply wiring portion and the digital element power supply wiring portion provided on the package substrate of the semiconductor device according to the fifth embodiment of the present invention, and FIG. FIG. 38 is a plan view showing an example of a structure of a first EBG wiring portion provided in a ground wiring portion of a package substrate of a semiconductor device according to mode 5. 20 is a plan view showing an example of the structure of the second EBG wiring portion provided on the package substrate of the semiconductor device according to the fifth embodiment of the present invention. FIG. 21 is a semiconductor device according to the fifth embodiment of the present invention. It is a reverse view which shows an example of the arrangement | positioning state of this external terminal.
図１８〜図２１に示す本実施の形態５は、ＥＢＧ配線部５２の他の変形例の構造を示すものであり、図１８に示す電源層（Ｖ）に対してＥＢＧパターンをグランド用とディジタル用で２つ有するものである。すなわち、図２０に示すＥＢＧ層（Ｖ（ＥＢＧ））の電源用ＥＢＧ配線部（第２のＥＢＧ配線部）５８に加えて、図１９に示すグランド層（Ｇ）であるグランド配線部５３にもグランド用ＥＢＧ配線部（第１のＥＢＧ配線部）５７を形成したものである。 The fifth embodiment shown in FIGS. 18 to 21 shows the structure of another modified example of the
このようにグランド配線部５３にもグランド用ＥＢＧ配線部５７を形成したことにより、ＥＢＧ層の電源用ＥＢＧ配線部５８と対になるため、ノイズ遮断の効果をより大きくすることができる。 Since the ground
（実施の形態６）
図２２は本発明の実施の形態６の半導体装置の実装状態における内部配線の引き回しの一例を示す構造図である。(Embodiment 6)
FIG. 22 is a structural diagram showing an example of internal wiring routing in the mounted state of the semiconductor device according to the sixth embodiment of the present invention.
本実施の形態６は、ＳＩＰ１０のプリント基板８０への実装時の配線の接続について説明するものである。ＳＩＰ１０のグランド配線部５３はプリント基板８０のグランド配線部８１に接続され、かつディジタル用電源配線部５４Ｄはプリント基板８０の電源配線部８２に接続される。ただし、アナログ用電源配線部５４Ａは直接半田ボール７１に接続されておらず、必ずＥＢＧ配線部５２を介して接続されている。 In the sixth embodiment, connection of wiring when mounting the
アナログ用電源配線部５４Ａが、ＥＢＧ配線部５２を介することなく、半田ボール７１に接続された構造では、ディジタル用電源配線部５４Ｄとグランド配線部５３の間に誘起された電源ノイズが、プリント基板８０の電源配線部８２とグランド配線部８１の間に伝搬され、電源配線部８２からアナログ用電源配線部５４Ａに伝搬してしまう。すなわちＳＩＰ１０内のＥＢＧ配線部５２によるノイズの低減の効果を損ねてしまう。これを避けるため、アナログ用電源配線部５４Ａは、必ずＥＢＧ配線部５２を介して半田ボール７１に接続されている。 In the structure in which the analog power
なお、プリント基板８０上にはオンボードデカップリングキャパシタンス１０５が搭載されているため、このオンボードデカップリングキャパシタンス１０５によりプリント基板８０でのノイズ低減が図られている。 Since the on-
（実施の形態７）
図２３は本発明の実施の形態７の半導体装置の使用例の一例を示すブロック図であり、ＳＩＰ１０をディジタルカメラ９０に組み込んだ例の構成を示すものである。(Embodiment 7)
FIG. 23 is a block diagram showing an example of a usage example of the semiconductor device according to the seventh embodiment of the present invention, and shows a configuration of an example in which the
ディジタルカメラ９０に組み込まれたＥＢＧパターン内蔵のＳＩＰ１０において、レンズ９２を通って撮像素子９１で撮影されたイメージ情報をＳＩＰ１０内のディジタル処理部であるディジタルチップ１０２で処理し、さらに表示部９３で表示する。一方、プリンタやパーソナルコンピュータ、インターネットのｗｅｂサーバにアンテナ９４を介して通信するためのアナログ処理をＲＦ部であるアナログチップ１０１で処理する。双方の処理が行われる際に、主にディジタルチップ１０２から発生される電源ノイズをノイズ遮断手段９５によって遮断する。実施の形態１〜７においてこのノイズ遮断手段９５がパッケージ基板５１に形成されたＥＢＧ配線部５２（グランド用ＥＢＧ配線部５７及び電源用ＥＢＧ配線部５８も含む）である。 In the
（実施の形態８）
図２４は本発明の実施の形態８の半導体装置の断面図を示す。本実施の形態８の半導体装置は、アナログチップ１０１とディジタルチップ１０２とが積層された構造を有する。アナログチップ１０１は、その主面がパッケージ基板５１の側に向けられ、パッケージ基板５１にフリップチップ接続される。ディジタルチップ１０２はアナログチップ１０１の上に、主面を外側にして積層される。(Embodiment 8)
FIG. 24 is a sectional view of the semiconductor device according to the eighth embodiment of the present invention. The semiconductor device according to the eighth embodiment has a structure in which an
パッケージ基板５１の内部には、半田ボール７１が２次元アレイ状に配置された面に近い層から順に、電源配線部５４、ＥＢＧ配線部５２、グランド配線部５３がある。更にその上の層の中心領域には、アナログチップ用電源配線部５４Ａが設けられる。アナログチップ１０１のグランド接続端子はグランド配線部５３にビアホール６５を介して接続される。またアナログチップ１０１の電源接続端子はアナログ用電源配線部５４Ａにビアホール６６を介して接続される。電源配線部５４と外部接続用の半田ボール７１とはビアホール接続される。その電源配線部５４とＥＢＧ配線部５２とはビアホール６１Ｄで接続される。ＥＢＧ配線部５２とアナログチップ用電源配線部５４Ａとは、ＥＢＧ配線部５２のビアホール６１Ｄの位置とは反対の端部に位置するビアホール６１Ａで接続される。 Inside the
一方、パッケージ基板５１のＥＢＧ配線部５２と同じ深さの層の端の領域には、ディジタルチップ用電源配線部５４Ｄが設けられる。ディジタルチップ用電源配線部５４Ｄは電願配線部５４とビアホール６４で接続され、さらにディジタルチップ用電源配線部５４Ｄは電源接続用パッド７２Ｐとビアホール６７で接続される。またグランド層５３はグランド接続用パッド７３Ｐとビアホール６９により接続される。電源配線部５４に直接繋がるビアホール６１Ｄにも別の電源接続用パッド７２Ｐ′が接続されている。これら電源接続用パッド７２Ｐ、７２Ｐ′及びグランド接続用パッド７３Ｐとディジタルチップ１０２とが、それぞれボンンディングワイヤ７２、７３で接続される。なお図では省略したが、上記の電源配線及びグランドの配線の他に信号の配線等が存在する。さらに、これらアナログチップ及びディジタルチップは封止用樹脂（図では省略）で封止されてパッケージ基板５１と一体化されている。 On the other hand, in the region of the end of the layer having the same depth as the
本実施の形態８の半導体装置では、アナログ用電源配線部５４Ａには、ＥＢＧ配線部５２を介して給電がなされる。また、アナログ用電源配線部５４ＡとＥＢＧ配線部５２の間にグランド配線部５３の層が存在する。これら２点は、図３などを参照して説明した実施の形態１と類似であり、ディジタルチップとアナログチップとの間のノイズ遮断の上で実施の形態１の半導体装置と同様な効果が得られる。 In the semiconductor device of the eighth embodiment, power is supplied to the analog power
（実施の形態９）
図２５は本発明の実施の形態９の半導体装置の断面を示す。この半導体装置では、パッケージ基板５１のグランド配線部５３の層から上の、ディジタルチップ１０２に至る部分の構造は、実施の形態８の半導体装置と全く変わりがない。(Embodiment 9)
FIG. 25 shows a cross section of the semiconductor device according to the ninth embodiment of the present invention. In this semiconductor device, the structure from the layer of the
図２６(a) は実施の形態９の半導体装置のパッケージ基板５１のアナログ用電源配線部５４Ａが存在する層の平面図である。図２６(b) はグランド配線部５３が存在する層の平面図である。図２６(d) はパッケージ基板裏面の平面図である。これらの平面図は、実施の形態８の半導体装置でも共通となる。 FIG. 26A is a plan view of a layer in which the analog power
図２６(c) は、実施の形態９の半導体装置のパッケージ基板５１のＥＢＧ配線部５２が存在する面の平面図である。図２６(a) 〜図２６(d) 、及び図２５で示されるとおり、ＥＢＧ配線部５２はパッケージ基板５１の中程の領域にのみ形成され、右左の両端近くの領域には、それぞれ一様な金属層でなるディジタルチップ用電源配線部５４Ｄ１、及び５４Ｄ２が形成される。ディジタルチップ用電源配線部５４Ｄ１はＥＢＧ配線部５２に接している。別の言葉で述べると、両者の境界位置５４Ｔでは、一様な金属膜からＥＢＧパターンの金属膜へとパターンが変化する。ＥＢＧ配線部５２から分離されたディジタルチップ用電源配線部５４Ｄ２は、ビアホール６４により外部からの電源供給のための半田ボール７１２に接続され、またビアホール６７によりディジタルチップ１０２に電源を繋ぐためのパッド７２Ｐにも接続されている。ディジタルチップ用電源配線部５４Ｄ１は、ディジタルチップ１０２に電源を繋ぐための別のパッド７２Ｐ′、及び外部からの電源供給のための別の半田ボール７１１にビアホール６１Ｄにより接続されている。更に、ＥＢＧ配線部５２は、ディジタルチップ用電源配線部５４Ｄ１に接している側と逆の端部近くにあるビアホール６１Ａによりアナログチップ用電源配線部５４Ａに接続されている。図２６(b) にはビアホール６７，６１Ａ，６１Ｄがそれぞれグランド配線部５３と非接触に通過するようにグランド配線部５３に設けられたアンチパッド６８，６２Ａ，６２Ｄが示される。これにより、アナログチップ１０１への電源の供給経路が形成される。 FIG. 26C is a plan view of the surface on which the
本実施の形態９においても、アナログチップ用電源配線部はグランド層により隔離されて配置されるとともに、ディジタルチップへの電源供給経路との間にＥＢＧ配線部が介在する構成となっている。よって、電源供給経路を介したディジタルチップとアナログチップ間のノイズ漏洩の防止の点で実施の形態８の半導体装置と同等な効果を得ることができる。 Also in the ninth embodiment, the analog chip power supply wiring portion is arranged isolated by the ground layer, and the EBG wiring portion is interposed between the power supply path to the digital chip. Therefore, an effect equivalent to that of the semiconductor device of the eighth embodiment can be obtained in terms of preventing noise leakage between the digital chip and the analog chip via the power supply path.
（実施の形態１０）
図２７は実施の形態１０の半導体装置の断面を示す。本実施の形態１０の半導体装置はアナログチップ１０１、ディジタルチップ１０２の積層順が実施の形態８もしくは実施の形態９の半導体装置と逆になっている。ディジタルチップ１０２は、その主面がパッケージ基板５１の側に向けられ、パッケージ基板５１にフリップチップ接続される。アナログチップ１０１はそのディジタルチップ１０２の上に、主面を外側にして積層される。(Embodiment 10)
FIG. 27 shows a cross section of the semiconductor device of the tenth embodiment. In the semiconductor device of the tenth embodiment, the stacking order of the
図２８(a) は実施の形態１０のパッケージ基板５１の個別電源層の平面図、図２８(b) はグランド層の平面図、図２８(c) はＥＢＧ層の平面図、図２８(d) はパッケージ基板裏面の平面図である。 28A is a plan view of the individual power supply layer of the
これらの図面が示すように、パッケージ基板５１の個別電源層にはアナログチップ用電源配線部５４Ａ１、ディジタル用電源配線部５４Ｄ、もう一つのアナログチップ用電源配線部５４Ａ２が互いに分離して並ぶ。中央のディジタル用電源配線部５４Ｄは基板裏面の半田ボール７１３とビアホール６４により接続されており、これにより外部から電源が供給される。ディジタルチップ１０２の電源用バンプはディジタル用電源配線部５４Ｄに繋がるビアホール６７に接続される。またディジタルチップ１０２のグランド用バンプはグランド層のグランド配線部５３に繋がるビアホール６９に接続される。アナログチップ用電源配線部５４Ａ１と５４Ａ２には外部から直接ではなく、ディジタル用電源配線部５４Ｄを介して電源が供給される。すなわち、ＥＢＧ配線部５２の中央部分がビアホール６１によりディジタル用電源配線部５４Ｄに接続され、ＥＢＧ配線部５２の両端部はビアホール６１１と６１２によりアナログチップ用電源配線部５４Ａ１，５４Ａ２にそれぞれ接続される。図２８(b) に示すとおり、基板のほぼ全面を占めるグランド配線部５３にはこれらのビアホール６１，６１１，６１２が通過するアンチパッド６２が設けられる。アナログチップ用電源配線部５４Ａ１，５４Ａ２には電源用パッド７２Ｐがそれぞれ接続され、また、グランド層とグランド用パッド７３Ｐとはビアホール６６により接続される。電源用パッド７２Ｐとアナログチップ１０１の間をボンディングワイヤ７２で接続し、グランド用パッド７３Ｐとアナログチップ１０１の間をボンディングワイヤ７３で接続することでアナログチップ１０１への給電経路が完成する。 As shown in these drawings, an analog chip power supply wiring portion 54A1, a digital power
本実施の形態１０では、アナログチップにいたる電源供給経路に、パッケージ基板の長さの概ね半分の有効長をもつＥＢＧパターンが介在し、またＥＢＧ配線部はグランド配線部により隔離された位置に配置される。この構造により、ディジタルチップとアナログチップの間のノイズ漏洩が有効に防止される。 In the tenth embodiment, an EBG pattern having an effective length approximately half the length of the package substrate is interposed in the power supply path leading to the analog chip, and the EBG wiring portion is arranged at a position isolated by the ground wiring portion. Is done. With this structure, noise leakage between the digital chip and the analog chip is effectively prevented.
（実施の形態１１）
図２９は実施の形態１１の半導体装置の断面を示す。本実施の形態１１の半導体装置はフリップチップ接続により基板に積層されたディジタルチップの上に、さらにアナログチップをフリップチップ接続により積層したものである。パッケージ基板５１の内部の各層の構造は実施の形態１０のパッケージ基板５１と変わりがない。同一部分には同一符号を付しているので図２７、図２８(a) 〜図２８(d) の説明をも参照されたい。(Embodiment 11)
FIG. 29 shows a cross section of the semiconductor device of the eleventh embodiment. In the semiconductor device according to the eleventh embodiment, an analog chip is further laminated by flip-chip connection on a digital chip laminated on a substrate by flip-chip connection. The structure of each layer inside the
ディジタルチップ１０２の下面には半田ボールが配列しており、パッケージ基板５１の上面に配列するパッドに圧着接続される。そのうち中程に位置する半田ボールのいくつかはディジタルチップ１０２の内部の回路に給電するための接続バンプであり、パッケージ基板５１のディジタル配線部５４Ｄにつながるビアホール６７の先端のパッド、あるいはグランド配線部５３につながるビアホール６９の先端のパッドにそれぞれ接続される。 Solder balls are arranged on the lower surface of the
一方、ディジタルチップ１０２の周辺部には複数の貫通ビアホールが形成され、アナログチップ１０１とパッケージ基板５１との間の電気接続がこれらの貫通ビアホールを介して行われる。半田ボール３１１がアナログチップ用電源配線部５４Ａ１から伸びたビアホール６６の先端に接続されるので、貫通ビアホール３０１は電源ＶＣＣにつながる。同様に半田ボール３１３がアナログチップ用電源配線部５４Ａ２から伸びたビアホールの先端に接続されるので、貫通ビアホール３０３も電源ＶＣＣにつながる。一方、半田ボール３１２はグランド配線部５３から伸びたビアホール６５の先端に接続されるので、貫通ビアホール３０２はグランドＶＳＳにつながる。半田ボール３１４はグランド配線部５３から伸びた別のビアホールに接続されるので、貫通ビアホール３０４もグランドＶＳＳにつながる。これらの貫通ビアホール３０１〜３０４のそれぞれの他端のパッドとアナログチップ１０１のパッドとは半田ボール３５１〜３５４によりそれぞれ接続され、これによりアナログチップ１０１への給電経路が形成される。なお、図２９でも電源供給のための配線以外の配線は省略している。実際の半導体装置には、信号伝達の配線が存在する。好ましい例では、ディジタルチップとパッケージ基板との間の信号の伝達も、アナログチップに形成された貫通ビアホールを利用した信号経路を用いる。 On the other hand, a plurality of through via holes are formed in the peripheral portion of the
本実施の形態１１でも、実施の形態１０と同様にディジタルチップとアナログチップの間のノイズ漏洩が有効に防止される。 In the eleventh embodiment, as in the tenth embodiment, noise leakage between the digital chip and the analog chip is effectively prevented.
（実施の形態１２）
図３０は実施の形態１２の半導体装置の断面を示す。本実施の形態１２の半導体装置はアナログチップを搭載する基板とディジタルチップを搭載する基板とを有し、全体で複合パッケージ構造となっている。(Embodiment 12)
FIG. 30 shows a cross section of the semiconductor device of the twelfth embodiment. The semiconductor device of the twelfth embodiment has a substrate on which an analog chip is mounted and a substrate on which a digital chip is mounted, and has a composite package structure as a whole.
外部への接続用の半田ボールアレイを備えた基板５１Ｄはグランド層５３Ｄと電源層５４Ｄを備える。電源層５４Ｄは半田ボール７１３にビアホール６４Ｄで接続されており、これにより、外部からディジタルチップ用の電源電圧ＶＣＣＤが印加される。グランド層５３Ｄは半田ボール７１４と接続され、これにより、グランド電圧ＶＳＳＤが与えられる。ディジタルチップ１０２は基板５１Ｄにフリップチップ接続されて電源層５４Ｄとグランド層５３Ｄに繋がり、これにより、電源の供給を受ける。また供給される電源の安定化のためのデカップリングキャパシタンス１０４が電源層５４Ｄとグランド層５３Ｄの間に接続される。 A
基板５１Ａは、その下側から順にＥＢＧ層５２と、グランド層５３Ａと、電源層５４Ａとを備える。いずれの層も基板５１Ａのほぼ端から端に渡って形成されている。基板５１Ａは金属ピン３２１及び３２２により基板５１Ｄに固定されている。これら金属ピンはアナログチップ１０１へ電源を供給する経路の一部になっている。すなわち基板５１ＡのＥＢＧ層５２の一方の端部は基板５１Ｄの電源層５４Ｄと、ビアホール６４Ａ、金属ピン３２１及びビアホール６４Ｄを介して接続される。さらにＥＢＧ層５２の他方の端部と電源層５４Ａはビアホール６１を介して接続される。また、基板５１Ａのグランド層５３Ａはビアホール６５Ａ、金属ピン３２２及びビアホール６５Ｄを介して基板５１Ｄのクランド層５３Ｄと接続される。アナログチップ１０１は基板５１Ｄにフリップチップ接続されて電源層５４Ｄとグランド層５３Ｄに繋がり、これにより、電源の供給を受ける。電源層５４Ｄとグランド層５３Ｄの間に、電源安定化のためのデカップリングキャパシタンス１０３が接続される。 The
以上によるアナログチップ１０１への電源供給経路には、ＥＢＧ層５２が介在するので、他の実施の形態と同様にアナログチップとディジタルチップ間のノイズ遮断がなされる。 Since the
（実施の形態１３）
図３１は実施の形態１３の半導体装置の平面図、図３２は同半導体装置の断面図である。本実施の形態１３の半導体装置では、アナログ集積回路とディジタル集積化路の両方を形成した半導体チップを用いる。(Embodiment 13)
FIG. 31 is a plan view of the semiconductor device according to the thirteenth embodiment, and FIG. 32 is a cross-sectional view of the semiconductor device. In the semiconductor device of the thirteenth embodiment, a semiconductor chip in which both an analog integrated circuit and a digital integrated path are formed is used.
半導体チップ１００の一部領域１００Ａにはアナログ集積回路が形成される。以下では、これをアナログ部１００Ａと呼ぶ。また、これと隣接する別の領域１００Ｄにはディジタル集積回路が形成される。以下ではこれをディジタル部１００Ｄと呼ぶ。アナログ部１００Ａとディジタル部１００Ｄは、それぞれ別の電源用バンプおよびグランド用バンプを備え、これらにより個別に給電可能な構造となっている。 An analog integrated circuit is formed in a
パッケージ基板５１の構造は先に図３を用いて説明した実施の形態１のパッケージ基板と基本的に変わりがない。すなわちパッケージ基板５１の下から順にＥＢＧ配線部５２、グランド配線部５３を備える。さらにその上の層の一部領域がアナログ用電源配線部５４Ａであり、別の領域がディジタル用電源配線部５４Ｄである。ＥＢＧ配線部５２の一方の端とアナログ用電源配線部５４Ａがビアホール６１２を介して接続される。ＥＢＧ配線部５２の他方の端とディジタル用配線部５４Ｄがビアホール６１を介して接続される。半導体チップ１００のディジタル部１００Ｄの電源用バンプはディジタル用電源配線部５４Ｄとビア６７を介して接続され、グランド用バンプはグランド配線部５３とビアホール６５を介して接続される。半導体チップ１００のアナログ部１００Ａの電源用バンプはアナログ用電源配線部５４Ａとビア６６を介して接続される。電源供給用の半田ボール７１とデジタル用電源配線部５４Ｄがビア６４を介して接続されており、グランド用の半田ボールとグランド配線部５２が接続されている。 The structure of the
以上により、アナログ部１００Ａに至る電源供給経路の途中にはＥＢＧ配線部が介在し、これにより、ディジタル部１００Ｄとアナログ部１００Ａとは直流的に接続されても特定高周波領域で遮断される。よってアナログ部とディジタル部の間のノイズ遮断の効果が得られる。 As described above, the EBG wiring portion is interposed in the middle of the power supply path leading to the
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiments of the invention. However, the present invention is not limited to the embodiments of the invention, and various modifications can be made without departing from the scope of the invention. It goes without saying that it is possible.
例えば、前記実施の形態１〜７においては、半導体装置がＢＧＡタイプの場合について説明したが、前記半導体装置の外部端子は半田ボール７１に限らず、ランド等であってもよい。したがって、前記半導体装置は、ＬＧＡ（Land Grid Array)等であってもよい。 For example, in the first to seventh embodiments, the case where the semiconductor device is the BGA type has been described. However, the external terminal of the semiconductor device is not limited to the
本発明は、アナログ半導体素子とディジタル半導体素子を有する電子装置に好適である。 The present invention is suitable for an electronic device having an analog semiconductor element and a digital semiconductor element.
１０ ＳＩＰ（半導体装置）
２０ バンプ（接続端子）
２１Ａ アナログ用電源接続端子
２１Ｄ ディジタル用電源接続端子
２２Ａ アナログ用グランド接続端子
２２Ｄ ディジタル用グランド接続端子
２３Ａ アナログ用信号接続端子
２３Ｄ ディジタル用信号接続端子
３０ 封止体
５１ パッケージ基板（配線基板）
５２ ＥＢＧ配線部
５２ａ 第１配線パターン
５２ｂ 第２配線パターン
５２ｃ 単位セル（単位配線パターン）
５２ｄ 隙間
５３ グランド配線部
５４Ａ アナログ用電源配線部（アナログ素子用電源配線部）
５４Ｄ ディジタル用電源配線部（ディジタル素子用電源配線部）
５５Ａ アナログ用信号配線部（アナログ素子用信号配線部）
５５Ｄ ディジタル用信号配線部（ディジタル素子用信号配線部）
５６ 引き出し配線
５７ グランド用ＥＢＧ配線部（第１のＥＢＧ配線部）
５８ 電源用ＥＢＧ配線部（第２のＥＢＧ配線部）
６０ バンドギャップ
６１ ＥＢＧ接続用ビア（ビア配線）
６２ ＥＢＧ接続用ビアホールアンチパッド
６３ 電源接続用ビアホールアンチパッド
６４ ディジタル電源接続用ビア（ビア配線）
７１ 半田ボール（外部端子）
８０ プリント基板
８１ グランド配線部
８２ 電源配線部
９０ ディジタルカメラ
９１ 撮像素子
９２ レンズ
９３ 表示部
９４ アンテナ
９５ ノイズ遮断手段
１００ 半導体チップ
１０１ アナログチップ（アナログ半導体素子）
１０２ ディジタルチップ（ディジタル半導体素子）
１０３ アナログ用デカップリングキャパシタンス（コンデンサ素子）
１０４ ディジタル用デカップリングキャパシタンス
１０５ オンボードデカップリングキャパシタンス10 SIP (semiconductor device)
20 Bump (connection terminal)
21A Analog
52
54D Digital power supply wiring section (digital element power supply wiring section)
55A Analog signal wiring section (analog element signal wiring section)
55D Digital signal wiring section (digital element signal wiring section)
56
58 EBG wiring section for power supply (second EBG wiring section)
60
62 Via hole antipad for
71 Solder balls (external terminals)
DESCRIPTION OF
102 Digital chip (digital semiconductor device)
103 Decoupling capacitance for analog (capacitor element)
104
Claims (23)
Translated fromJapanese電源接続端子及びグランド接続端子が接続されたアナログ半導体素子と、
前記ディジタル半導体素子と前記アナログ半導体素子が搭載された配線基板と、
前記配線基板に接続された複数の外部端子とを有し、
前記配線基板は、２つの異なったインピーダンスを有する配線パターンを単位配線パターンとして前記単位配線パターンが平面上に複数配置されてなるＥＢＧ配線部と、グランド配線部と、前記ＥＢＧ配線部の一方の端に接続されたディジタル素子用電源配線部と、前記ＥＢＧ配線部の他方の端に接続されたアナログ素子用電源配線部とを有し、
前記ディジタル半導体素子用の前記グランド接続端子と前記アナログ半導体素子用の前記グランド接続端子は、前記配線基板の前記グランド配線部に接続され、
前記ディジタル半導体素子用の前記電源接続端子は、前記配線基板の前記ディジタル素子用電源配線部に接続され、
前記アナログ半導体素子用の前記電源接続端子は、前記配線基板の前記アナログ素子用電源配線部に接続されていることを特徴とする半導体装置。A digital semiconductor element to which a power connection terminal and a ground connection terminal are connected;
An analog semiconductor element to which a power connection terminal and a ground connection terminal are connected;
A wiring board on which the digital semiconductor element and the analog semiconductor element are mounted;
A plurality of external terminals connected to the wiring board;
The wiring board includes an EBG wiring portion in which a plurality of unit wiring patterns are arranged on a plane using wiring patterns having two different impedances as a unit wiring pattern, a ground wiring portion, and one end of the EBG wiring portion. A power wiring portion for a digital element connected to a power wiring portion for an analog element connected to the other end of the EBG wiring portion,
The ground connection terminal for the digital semiconductor element and the ground connection terminal for the analog semiconductor element are connected to the ground wiring portion of the wiring board,
The power supply connection terminal for the digital semiconductor element is connected to the power supply wiring portion for the digital element of the wiring board,
The power supply connection terminal for the analog semiconductor element is connected to the analog element power supply wiring portion of the wiring board.
電源接続端子及びグランド接続端子が接続されたアナログ半導体素子と、
前記ディジタル半導体素子と前記アナログ半導体素子が搭載された配線基板と、
前記配線基板に接続された複数の外部端子とを有し、
前記配線基板は、２つの異なった面積の配線パターンの組み合わせからなる単位配線パターンが平面上に規則的に複数配置されてなるＥＢＧ配線部と、グランド配線部と、前記ＥＢＧ配線部の一方の端に接続されたディジタル素子用電源配線部と、前記ＥＢＧ配線部の他方の端に接続されたアナログ素子用電源配線部とを有し、
前記ディジタル半導体素子用の前記グランド接続端子と前記アナログ半導体素子用の前記グランド接続端子は、前記配線基板の前記グランド配線部に接続され、
前記ディジタル半導体素子用の前記電源接続端子は、前記配線基板の前記ディジタル素子用電源配線部に接続され、
前記アナログ半導体素子用の前記電源接続端子は、前記配線基板の前記アナログ素子用電源配線部に接続されていることを特徴とする半導体装置。A digital semiconductor element to which a power connection terminal and a ground connection terminal are connected;
An analog semiconductor element to which a power connection terminal and a ground connection terminal are connected;
A wiring board on which the digital semiconductor element and the analog semiconductor element are mounted;
A plurality of external terminals connected to the wiring board;
The wiring board includes an EBG wiring portion in which a plurality of unit wiring patterns each including a combination of wiring patterns having different areas are regularly arranged on a plane, a ground wiring portion, and one end of the EBG wiring portion. A power wiring portion for a digital element connected to a power wiring portion for an analog element connected to the other end of the EBG wiring portion,
The ground connection terminal for the digital semiconductor element and the ground connection terminal for the analog semiconductor element are connected to the ground wiring portion of the wiring board,
The power supply connection terminal for the digital semiconductor element is connected to the power supply wiring portion for the digital element of the wiring board,
The power supply connection terminal for the analog semiconductor element is connected to the analog element power supply wiring portion of the wiring board.
電源接続端子及びグランド接続端子が接続されたアナログ半導体素子と、
前記ディジタル半導体素子と前記アナログ半導体素子が搭載された配線基板と、
前記配線基板に接続された複数の外部端子とを有し、
前記配線基板は、２つの異なったインピーダンスを有する配線パターンを単位配線パターンとして前記単位配線パターンが平面上に複数配置されてなるＥＢＧ配線部をグランド用と電源用で２つ有し、
前記グランド用の第１のＥＢＧ配線部は、一方の端がディジタル素子用グランド配線部に接続され、他方の端がアナログ素子用グランド配線部に接続され、
前記電源用の第２のＥＢＧ配線部は、一方の端がディジタル素子用電源配線部に接続され、他方の端がアナログ素子用電源配線部に接続され、
前記ディジタル半導体素子用の前記グランド接続端子は、前記配線基板のディジタル素子用グランド配線部に接続され、
前記アナログ半導体素子用の前記グランド接続端子は、前記配線基板のアナログ素子用グランド配線部に接続され、
前記ディジタル半導体素子用の前記電源接続端子は、前記配線基板のディジタル素子用電源配線部に接続され、
前記アナログ半導体素子用の前記電源接続端子は、前記配線基板のアナログ素子用電源配線部に接続されていることを特徴とする半導体装置。A digital semiconductor element to which a power connection terminal and a ground connection terminal are connected;
An analog semiconductor element to which a power connection terminal and a ground connection terminal are connected;
A wiring board on which the digital semiconductor element and the analog semiconductor element are mounted;
A plurality of external terminals connected to the wiring board;
The wiring board has two EBG wiring portions for a ground and a power source in which a plurality of unit wiring patterns are arranged on a plane using a wiring pattern having two different impedances as a unit wiring pattern,
The first EBG wiring portion for the ground has one end connected to the digital element ground wiring portion, and the other end connected to the analog element ground wiring portion,
The second EBG wiring portion for power supply has one end connected to the power wiring portion for digital element and the other end connected to the power wiring portion for analog element.
The ground connection terminal for the digital semiconductor element is connected to a digital element ground wiring portion of the wiring board,
The ground connection terminal for the analog semiconductor element is connected to the analog element ground wiring portion of the wiring board,
The power supply connection terminal for the digital semiconductor element is connected to a power supply wiring portion for the digital element of the wiring board,
The power supply connection terminal for the analog semiconductor element is connected to an analog element power supply wiring portion of the wiring board.
前記配線基板にフリップチップ接続により搭載されるディジタル半導体素子と、
前記ディジタル半導体素子にさらに積層されるアナログ半導体素子とを有し、
前記配線基板には、２つの異なったインピーダンスを有する配線パターンを単位配線パターンとして前記単位配線パターンが平面上に複数配置されてなるＥＢＧ配線部と、グランド配線部と、前記ＥＢＧ配線部の中央にビア配線により接続されたディジタル素子用電源配線部と、前記ＥＢＧ配線部の両端にそれぞれビア配線により接続された複数のアナログ素子用電源配線部を有し、
前記ディジタル半導体素子の電源接続端子が前記ディジタル素子用電源配線部に、また前記ディジタル半導体素子のグランド接続端子が前記グランド配線部に、それぞれフリップチップ接続により電気接続され、
前記アナログ半導体素子の複数の電源接続端子と前記複数のアナログ素子用電源配線部とが、及び前記アナログ半導体素子のグランド接続端子と前記グランド配線部とがそれぞれ接続されていることを特徴とする半導体装置。A wiring board having a plurality of external terminals;
A digital semiconductor element mounted on the wiring board by flip chip connection;
An analog semiconductor element further stacked on the digital semiconductor element,
In the wiring board, two wiring patterns having different impedances are used as unit wiring patterns, and a plurality of the unit wiring patterns are arranged on a plane, an EBG wiring section, a ground wiring section, and a center of the EBG wiring section. A power wiring portion for digital elements connected by via wiring, and a plurality of power wiring portions for analog elements respectively connected by via wiring at both ends of the EBG wiring portion;
The power connection terminal of the digital semiconductor element is electrically connected to the power supply wiring part for the digital element, and the ground connection terminal of the digital semiconductor element is electrically connected to the ground wiring part by flip chip connection, respectively.
A plurality of power supply connection terminals of the analog semiconductor element and the plurality of power supply wiring portions for analog elements, and a ground connection terminal of the analog semiconductor element and the ground wiring portion are connected to each other. apparatus.
前記第１の配線基板に搭載されたディジタル半導体素子と
前記第１の配線基板に積層された第２の配線基板と、
前記第２の配線基板に搭載されたアナログ半導体素子とを有し、
前記第１の配線基板には、前記外部端子の一つと前記ディジタル半導体素子の電源端子との電気接続を行う第１の電源配線部と、前記外部端子の他の一つと前記ディジタル半導体素子のグランド端子との電気接続を行う第１のグランド配線部を有し、
前記第２の配線基板には、一端が前記第１の配線基板の第１の電源端子に接続され、２つの異なったインピーダンスを有する配線パターンを単位配線パターンとして前記単位配線パターンが平面上に複数配置されてなるＥＢＧ配線部と、前記第１の配線基板の第１のグランド端子に接続された第２のグランド配線部と、前記ＥＧＢ配線部の他端と接続された第２の電源配線部を有し、
前記第２の電源配線部と前記アナログ半導体素子の電源接続端子とが電気接続され、前記第２のグランド配線部と前記アナログ半導体素子のグランド接続端子とが電気接続されることを特徴とする半導体装置A first wiring board having a plurality of external terminals;
A digital semiconductor element mounted on the first wiring board; a second wiring board stacked on the first wiring board;
An analog semiconductor element mounted on the second wiring board;
The first wiring board includes a first power supply wiring portion that electrically connects one of the external terminals and the power supply terminal of the digital semiconductor element, and the other one of the external terminals and the ground of the digital semiconductor element. A first ground wiring portion for electrical connection with the terminal;
One end of the second wiring board is connected to the first power supply terminal of the first wiring board, and a plurality of unit wiring patterns are formed on a plane using two wiring patterns having different impedances as unit wiring patterns. An EBG wiring portion arranged, a second ground wiring portion connected to the first ground terminal of the first wiring board, and a second power wiring portion connected to the other end of the EGB wiring portion Have
The second power supply wiring portion and a power connection terminal of the analog semiconductor element are electrically connected, and the second ground wiring portion and a ground connection terminal of the analog semiconductor element are electrically connected. apparatus
前記半導体チップを搭載し、かつ外部接続端子を備える配線基板とを有し、
前記配線基板には、
２つの異なったインピーダンスを有する配線パターンを単位配線パターンとして前記単位配線パターンが平面上に複数配置されてなるＥＢＧ配線部と、
グランド配線部と、
前記ＥＢＧ配線部の一方の端に接続されたディジタル部用電源配線部と、
前記ＥＢＧ配線部の他方の端に接続されたアナログ部用電源配線部とを有し、
前記ディジタル部用の前記グランド接続端子と前記アナログ部用の前記グランド接続端子は、前記配線基板の前記グランド配線部に接続され、
前記ディジタル部用の前記電源接続端子は、前記配線基板の前記ディジタル部用電源配線部に接続され、
前記アナログ部用の前記電源接続端子は、前記配線基板の前記アナログ部用電源配線部に接続されていることを特徴とする半導体装置。An analog part in which an analog integrated circuit is formed and a digital part in which a digital integrated circuit is formed, and a power supply connection terminal and a ground connection terminal for the analog part, and a power supply connection terminal and a ground connection for the digital part A semiconductor chip with individual terminals, and
A wiring board on which the semiconductor chip is mounted and provided with external connection terminals;
In the wiring board,
An EBG wiring portion in which a plurality of the unit wiring patterns are arranged on a plane using wiring patterns having two different impedances as unit wiring patterns;
A ground wiring portion;
A power wiring section for a digital section connected to one end of the EBG wiring section;
An analog part power wiring part connected to the other end of the EBG wiring part,
The ground connection terminal for the digital part and the ground connection terminal for the analog part are connected to the ground wiring part of the wiring board,
The power supply connection terminal for the digital part is connected to the power supply wiring part for the digital part of the wiring board,
The power supply connection terminal for the analog part is connected to the power supply wiring part for the analog part of the wiring board.
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