JP2007335718A - Nonvolatile memory and manufacturing method thereof - Google Patents

Abstract

Translated fromJapanese

【課題】ロジックＩＣ製造に用いられる標準ＣＭＯＳプロセスで製造可能な不揮発性メモリを提供する
【解決手段】本発明に係る不揮発性メモリは、ＭＯＳ構造の第一トランジスタと第二トランジスタとキャパシタとからなるメモリセルを備えた不揮発性メモリであって、第一トランジスタは、半導体基板に形成された第一ソース及び第一ドレインと、第一ソースと第一ドレインとの間に形成されたセレクトゲートと、から構成され、第二トランジスタは、半導体基板に形成された第二ソースと、半導体基板に第一ソースと一体的に形成された第二ドレインと、第二ソースと第二ドレインとの間に形成されたフローティングゲートと、から構成され、キャパシタは、半導体基板にトランジスタのコントロールゲートとして形成された不純物領域からなる第一電極と、不純物領域上にフローティングゲートと一体的に形成された第二電極と、から構成される。
【選択図】図１A non-volatile memory that can be manufactured by a standard CMOS process used for manufacturing a logic IC is provided. A non-volatile memory according to the present invention includes a first transistor, a second transistor, and a capacitor having a MOS structure. A nonvolatile memory including a memory cell, wherein a first transistor includes a first source and a first drain formed on a semiconductor substrate, a select gate formed between the first source and the first drain, The second transistor is formed between the second source formed on the semiconductor substrate, the second drain formed integrally with the first source on the semiconductor substrate, and the second source and the second drain. The capacitor is formed of an impurity region formed as a control gate of a transistor on a semiconductor substrate. A first electrode made of a second electrode which is the floating gate and the integrally formed on the impurity region, and a.
[Selection] Figure 1

Description

Translated fromJapanese

本発明は、不揮発性メモリ及びその製造方法に関し、特に標準ＣＭＯＳプロセスで不揮発性メモリを実現するための技術に関するものである。  The present invention relates to a nonvolatile memory and a manufacturing method thereof, and more particularly to a technique for realizing a nonvolatile memory by a standard CMOS process.

ＥＥＰＲＯＭ(Electrically Erasable Programmable Read Only Memory)に代表される不揮発性メモリは、電源を切っても記憶されたデータが消えないため、多くの用途に用いられている。例えば、ＥＥＰＲＯＭの代表的な用途としては、ＩＣカードがある。また、いつでも用途に応じて書き換えが出来る便利さから、マイコン内のマスクＲＯＭの置き換えとしてもＥＥＰＲＯＭやフラッシュメモリが使われている。さらに、近年では、システムＬＳＩや論理ＩＣの一部に不揮発性メモリを取り込んだ、埋め込み型の所謂ロジック混載メモリ(Embedded Memory)に対する要請が高まっている。  Nonvolatile memories represented by EEPROM (Electrically Erasable Programmable Read Only Memory) are used for many purposes because stored data does not disappear even when the power is turned off. For example, a typical application of an EEPROM is an IC card. Also, because of the convenience of rewriting at any time according to the application, EEPROM or flash memory is used as a replacement for the mask ROM in the microcomputer. Further, in recent years, there has been a growing demand for an embedded type so-called embedded memory in which a nonvolatile memory is incorporated in a part of a system LSI or logic IC.

しかしながら、一般的に不揮発性メモリは２層ポリシリコンあるいは３層ポリシリコンを用いたセル構造を有しており、製造工程はロジックＩＣの作製に用いられる標準ＣＭＯＳプロセス（１層ポリシリコンプロセス）より複雑で工程数も多い。そのため、不揮発性メモリと標準ロジックを１チップの中に同時に埋め込もうとすると、製造工程が多くなり、歩留まりも低下し、製品の価格（コスト）が上昇するという問題が生じていた。  However, in general, the nonvolatile memory has a cell structure using two-layer polysilicon or three-layer polysilicon, and the manufacturing process is more than a standard CMOS process (one-layer polysilicon process) used for manufacturing a logic IC. Complex and many processes. For this reason, when the nonvolatile memory and the standard logic are simultaneously embedded in one chip, there are problems that the manufacturing process increases, the yield decreases, and the price (cost) of the product increases.

このような問題を解決する従来技術として、１層ポリシリコンを用いたＥＥＰＲＯＭが提案されている（特許文献１参照）。この１層ポリシリコンプロセスを用いたＥＥＰＲＯＭによれば、２層ポリシリコンプロセスを用いる場合よりも製造工程を削減できる。
特開平１０−２８９９５９号公報As a conventional technique for solving such a problem, an EEPROM using a single-layer polysilicon has been proposed (see Patent Document 1). According to the EEPROM using the one-layer polysilicon process, the number of manufacturing steps can be reduced as compared with the case of using the two-layer polysilicon process.
JP-A-10-289959

しかしながら、上述の従来技術に係る１層ポリシリコンを用いたＥＥＰＲＯＭによれば、コントロールゲートとして使用されている２層目のポリシリコンを省略したために、フローティングゲートの下の半導体基板に拡散層からなるコントロールゲートを埋め込む必要があり、ロジックＩＣ製造に用いられる標準ＣＭＯＳプロセスより複雑な製造工程が必要になるという問題がある。さらに、高濃度で埋め込まれた拡散層を酸化して作製された酸化膜は品質が低下するため、不良の発生する確率が高くなり、信頼性も低下するという問題がある。  However, according to the above-described EEPROM using the single-layer polysilicon, the second-layer polysilicon used as the control gate is omitted, so that the semiconductor substrate under the floating gate is made of a diffusion layer. There is a problem that it is necessary to embed a control gate, and a more complicated manufacturing process is required than a standard CMOS process used for manufacturing logic ICs. Furthermore, since the quality of the oxide film produced by oxidizing the diffusion layer buried at a high concentration is lowered, there is a problem that the probability of occurrence of a defect is increased and the reliability is also lowered.

本発明は上記事情を考慮してなされたもので、その目的は、ロジックＩＣ製造に用いられる標準ＣＭＯＳプロセスで製造可能な不揮発性メモリを提供する事である。  The present invention has been made in view of the above circumstances, and an object thereof is to provide a nonvolatile memory that can be manufactured by a standard CMOS process used for manufacturing logic ICs.

本発明は上記の課題を解決するためになされたもので、本発明に係る不揮発性メモリは、ＭＯＳ構造の第一トランジスタと第二トランジスタとキャパシタとからなるメモリセルを備えた不揮発性メモリであって、前記第一トランジスタは、半導体基板の主表面に形成された第一ソース及び第一ドレインと、前記第一ソースと第一ドレインとの間の前記主表面上に絶縁膜を介して形成されたセレクトゲートと、から構成され、前記第二トランジスタは、前記半導体基板の主表面に形成された第二ソースと、前記半導体基板の主表面に前記第一ソースと一体的に形成された第二ドレインと、前記第二ソースと第二ドレインとの間の前記主表面上に絶縁膜を介して形成されたフローティングゲートと、から構成され、
前記キャパシタは、前記半導体基板の主表面に前記トランジスタのコントロールゲートとして形成された不純物領域からなる第一電極と、前記不純物領域上に絶縁膜を介して前記フローティングゲートと一体的に形成された第二電極と、から構成される。The present invention has been made to solve the above-described problems, and a nonvolatile memory according to the present invention is a nonvolatile memory including a memory cell including a first transistor, a second transistor, and a capacitor having a MOS structure. The first transistor is formed on the main surface between the first source and the first drain and an insulating film on the main surface between the first source and the first drain formed on the main surface of the semiconductor substrate. A second gate formed on the main surface of the semiconductor substrate, and a second source formed integrally with the first source on the main surface of the semiconductor substrate. A drain, and a floating gate formed on the main surface between the second source and the second drain via an insulating film,
The capacitor includes a first electrode formed of an impurity region formed as a control gate of the transistor on a main surface of the semiconductor substrate, and a first electrode formed integrally with the floating gate on the impurity region via an insulating film. And two electrodes.

上記不揮発性メモリにおいて、前記第一トランジスタと第二トランジスタとキャパシタは、標準的なＣＭＯＳプロセスを用いて形成されたことを特徴とする。  In the nonvolatile memory, the first transistor, the second transistor, and the capacitor are formed using a standard CMOS process.

上記不揮発性メモリにおいて、前記メモリセルをマトリックス状に配列してなるメモリアレイと、前記メモリアレイの各列に沿って形成され、前記第一トランジスタの第一ドレインが接続された複数のビット線と、前記メモリアレイの各行に沿って形成され、前記第二トランジスタの第二ソースが接続された複数のソース線と、前記メモリアレイの各行に沿って形成され、前記コントロールゲートとしての前記第一電極が接続された複数のコントロールゲート線と、前記メモリアレイの各行に沿って形成され、前記第一トランジスタのセレクトゲートが接続された複数のセレクトゲート線と、を備え、前記第一電極を構成する前記不純物領域が、同一行内の隣り合うメモリセル間で一体的に形成され、前記第一トランジスタの第一ドレインが、前記メモリアレイの同一列内の隣り合うメモリセル間で一体的に形成されたことを特徴とする。  In the nonvolatile memory, a memory array in which the memory cells are arranged in a matrix, and a plurality of bit lines formed along each column of the memory array and connected to the first drain of the first transistor; A plurality of source lines formed along each row of the memory array and connected to a second source of the second transistor; and the first electrode as the control gate formed along each row of the memory array. And a plurality of select gate lines formed along each row of the memory array and connected to a select gate of the first transistor, and constitutes the first electrode. The impurity region is integrally formed between adjacent memory cells in the same row, and the first drain of the first transistor is And wherein the integrally formed between adjacent memory cells in the same column of the memory array.

上記不揮発性メモリにおいて、前記メモリセルをマトリックス状に配列してなるメモリアレイと、前記メモリアレイの各列に沿って形成され、前記第一トランジスタの第一ドレインが接続された複数のビット線と、前記メモリアレイの各列に沿って形成され、前記第二トランジスタの第二ソースが接続された複数のソース線と、前記メモリアレイの各行に沿って形成され、前記コントロールゲートとしての前記第一電極が接続された複数のコントロールゲート線と、前記メモリアレイの各行に沿って形成され、前記第一トランジスタのセレクトゲートが接続された複数のセレクトゲート線と、を備え、前記第一電極を構成する前記不純物領域が、同一行内の隣り合うメモリセル間で一体的に形成され、前記第一トランジスタの第一ドレインが、前記メモリアレイの同一列内の隣り合うメモリセル間で一体的に形成されたことを特徴とする。  In the nonvolatile memory, a memory array in which the memory cells are arranged in a matrix, and a plurality of bit lines formed along each column of the memory array and connected to the first drain of the first transistor; A plurality of source lines formed along each column of the memory array to which a second source of the second transistor is connected, and formed along each row of the memory array, and the first as the control gate A plurality of control gate lines to which electrodes are connected; and a plurality of select gate lines formed along each row of the memory array to which the select gates of the first transistors are connected. The impurity region is integrally formed between adjacent memory cells in the same row, and the first drain of the first transistor is And wherein the integrally formed between adjacent memory cells in the same column of the memory array.

上記不揮発性メモリにおいて、書き込み時に、前記セレクトゲート線に所定の第一の正電圧が印加され、前記コントロールゲート線に所定の第二の正電圧が印加され、前記ビット線に所定の第三の正電圧が印加され、前記ソース線に接地電圧が印加され、消去時に、前記セレクトゲート線と前記コントロールゲート線と前記ビット線とに接地電圧が印加され、前記ソース線に所定の第四の正電圧が印加され、読み出し時に、前記セレクトゲート線に所定の第五の正電圧が印加され、前記コントロールゲート線に接地電圧又は所定の第六の正電圧が印加され、前記ビット線に所定の第七の正電圧が印加され、前記ソース線に接地電圧が印加される事を特徴とする。  In the nonvolatile memory, at the time of writing, a predetermined first positive voltage is applied to the select gate line, a predetermined second positive voltage is applied to the control gate line, and a predetermined third positive voltage is applied to the bit line. A positive voltage is applied, a ground voltage is applied to the source line, and at the time of erasing, a ground voltage is applied to the select gate line, the control gate line, and the bit line, and a predetermined fourth positive voltage is applied to the source line. At the time of reading, a predetermined fifth positive voltage is applied to the select gate line, a ground voltage or a predetermined sixth positive voltage is applied to the control gate line, and a predetermined first positive voltage is applied to the bit line. Seven positive voltages are applied, and a ground voltage is applied to the source line.

上記不揮発性メモリにおいて、前記第二電極は、その角部が素子分離用のフィールド酸化膜上に位置するように形成されたことを特徴とする。  In the non-volatile memory, the second electrode is formed such that a corner portion thereof is positioned on a field oxide film for element isolation.

上記不揮発性メモリにおいて、前記キャパシタはＭＯＳキャパシタにより形成されたことを特徴とする。  In the nonvolatile memory, the capacitor is formed of a MOS capacitor.

上記不揮発性メモリの製造方法は、前記半導体基板の所定の領域に前記キャパシタの第一電極となる前記不純物領域を形成する工程と、素子分離用のフィールド酸化膜を形成する工程と、前記トランジスタのゲート酸化膜及び前記キャパシタの絶縁層となる酸化膜を形成する工程と、前記トランジスタのフローティングゲートと前記キャパシタの第二電極と前記トランジスタのセレクトゲートとを形成する工程と、前記トランジスタのソース及びドレインを形成する工程と、第一層間絶縁膜を形成する工程と、前記第一層間絶縁膜に、前記不純物領域と前記第一トランジスタのソースと第二トランジスタのソース及びドレインとにそれぞれ通じる第一コンタクトホールを形成する工程と、第一層メタル配線を形成する工程と、第二層間絶縁膜を形成する工程と、前記第二層間絶縁膜に、前記第一トランジスタのドレインに通じる第二コンタクトホールを形成する工程と、第二層メタル配線を形成する工程と、を含む。  The non-volatile memory manufacturing method includes a step of forming the impurity region serving as the first electrode of the capacitor in a predetermined region of the semiconductor substrate, a step of forming a field oxide film for element isolation, Forming a gate oxide film and an oxide film serving as an insulating layer of the capacitor; forming a floating gate of the transistor; a second electrode of the capacitor; and a select gate of the transistor; and a source and a drain of the transistor Forming a first interlayer insulating film; and connecting the first interlayer insulating film to the impurity region, the source of the first transistor, and the source and drain of the second transistor, respectively. A step of forming one contact hole, a step of forming a first layer metal wiring, and a second interlayer insulating film And forming, on the second interlayer insulating film, forming a second contact hole leading to the drain of the first transistor, and forming a second layer metal wiring, a.

上記不揮発性メモリの製造方法において、前記不純物領域の形成後に該不純物領域と同じ導電型の不純物をさらに注入することを特徴とする。  In the method for manufacturing a nonvolatile memory, an impurity having the same conductivity type as that of the impurity region is further implanted after the impurity region is formed.

本発明によれば、ロジックＩＣ製造に用いられる標準ＣＭＯＳプロセスで不揮発性メモリを製造することが可能となる。従って、高い信頼性を備えたロジック混載メモリが容易且つ安価に実現出来る。  According to the present invention, it is possible to manufacture a nonvolatile memory by a standard CMOS process used for logic IC manufacturing. Therefore, a logic embedded memory having high reliability can be realized easily and inexpensively.

以下、図面を参照して本発明の一実施形態について説明する。
図１（ａ）は、本発明に係る不揮発性メモリのメモリセルであるＥＥＰＲＯＭセルの平面図である。図１（ｂ）は本ＥＥＰＲＯＭセルの等価回路図であり、図１（ｃ）は図１（ａ）のＡ−Ａ’に沿った断面図であり、図１（ｄ）は図１（ａ）のＢ−Ｂ’に沿った断面図である。Hereinafter, an embodiment of the present invention will be described with reference to the drawings.
FIG. 1A is a plan view of an EEPROM cell which is a memory cell of a nonvolatile memory according to the present invention. 1B is an equivalent circuit diagram of the present EEPROM cell, FIG. 1C is a cross-sectional view taken along the line AA ′ of FIG. 1A, and FIG. It is sectional drawing along BB 'of).

本ＥＥＰＲＯＭセルは、図１（ｂ）の等価回路図に示すように、電気回路上、セレクトトランジスタＴｒ１と、メモリセルトランジスタＴｒ２と、キャパシタＣｐとから構成される。セレクトトランジスタＴｒ１は、ドレインＤと、ソース（符号なし）と、セレクトゲートＳＧとを備え、メモリセルトランジスタＴｒ２は、ドレイン（符号なし）と、ソースＳと、ゲートとを備え、キャパシタＣｐは、絶縁体（誘電体）を介して対向する一対の電極を備えて構成される。ここで、キャパシタＣｐの一方の電極はメモリセルトランジスタＴｒ２のゲートに接続され、これらキャパシタＣｐの一方の電極とトランジスタＴｒのゲートは本ＥＥＰＲＯＭセルのフローティングゲートＦＧとして機能する。また、キャパシタＣｐの他方の電極は本ＥＥＰＲＯＭセルのコントロールゲートＣＧとして機能する。また、セレクトトランジスタＴｒ１のソースは、メモリセルトランジスタＴｒ２のドレインに接続される。  As shown in the equivalent circuit diagram of FIG. 1B, the present EEPROM cell is composed of a select transistor Tr1, a memory cell transistor Tr2, and a capacitor Cp on an electric circuit. The select transistor Tr1 includes a drain D, a source (unsigned), and a select gate SG. The memory cell transistor Tr2 includes a drain (unsigned), a source S, and a gate, and the capacitor Cp is insulated. A pair of electrodes facing each other via a body (dielectric) is provided. Here, one electrode of the capacitor Cp is connected to the gate of the memory cell transistor Tr2, and one electrode of the capacitor Cp and the gate of the transistor Tr function as the floating gate FG of the EEPROM cell. The other electrode of the capacitor Cp functions as the control gate CG of the EEPROM cell. The source of the select transistor Tr1 is connected to the drain of the memory cell transistor Tr2.

図１（ａ）、（ｃ）、（ｄ）に、本ＥＥＰＲＯＭセルのデバイス構造を示す。
同図において、１は、ｐ型半導体基板０中に形成されたｎ型半導体領域であるｎ型ウェル１(不純物領域、以下ｎ−ｗｅｌｌと称す。)、２は、ｎ−ｗｅｌｌ１中に形成されたｎ＋拡散層、３は、上記フローティングゲートＦＧとなるポリシリコンゲート、４は、上記セレクトゲートＳＧとなるポリシリコンゲート、５は、セレクトトランジスタＴｒ１のドレインＤとなるｎ+拡散層、６は、セレクトトランジスタＴｒ１とメモリセルトランジスタＴｒ２とを接続するｎ＋拡散層、７は、メモリセルトランジスタＴｒ２のソースＳとなるｎ＋拡散層、８は、セレクトトランジスタＴｒ１のゲート部、９は、メモリセルトランジスタＴｒ２のゲート部、１０は、ｎ＋拡散層５と第二層メタル配線１２とを接続するコンタクト、１１は、ｎ＋拡散層７と第一層メタル配線１３及びｎ＋拡散層２と第一層メタル配線１５を接続するコンタクト、１２は、セレクトトランジスタＴｒ１のドレインＤに接続される第二層メタル配線、１３は、メモリセルトランジスタＴｒ２のソースＳに接続される第一層メタル配線、１４は、キャパシタＣｐとなるキャパシタ部、１５は、上記コントロールゲートＣＧとなる第一層メタル配線、１６は、素子分離用のフィールド酸化膜、１７は、セレクトトランジスタＴｒ１とメモリセルトランジスタＴｒ２のゲート酸化膜及びキャパシタＣｐの絶縁層となる薄い酸化膜（ゲート酸化膜）を示す。なお、ゲート部８は、ポリシリコンゲート４のうち、セレクトトランジスタＴｒ１のゲートとして機能する部分を指しており、ゲート部９は、ポリシリコンゲート３のうち、メモリセルトランジスタＴｒ２のゲートとして機能する部分を指している。1A, 1C, and 1D show the device structure of the present EEPROM cell.
In the figure, 1 is an n-type well 1 (impurity region, hereinafter referred to as n-well) which is an n-type semiconductor region formed in a p-type semiconductor substrate 0, and 2 is formed in n-well 1. The n + diffusion layer, 3 is a polysilicon gate that becomes the floating gate FG, 4 is a polysilicon gate that becomes the select gate SG, 5 is an n + diffusion layer that becomes the drain D of the select transistor Tr1, and 6 is An n + diffusion layer connecting the select transistor Tr1 and the memory cell transistor Tr2, 7 is an n + diffusion layer serving as the source S of the memory cell transistor Tr2, 8 is a gate portion of the select transistor Tr1, and 9 is a memory cell transistor Tr2. Thegate portion 10 is a contact for connecting the n +diffusion layer 5 and the secondlayer metal wiring 12, and 11 is the n +diffusion layer 7. A contact connecting the firstlayer metal wiring 13 and the n +diffusion layer 2 and the firstlayer metal wiring 15, 12 is a second layer metal wiring connected to the drain D of the select transistor Tr1, and 13 is a memory cell transistor Tr2. First-layer metal wiring connected to the source S, 14 is a capacitor portion to be the capacitor Cp, 15 is a first-layer metal wiring to be the control gate CG, 16 is a field oxide film for element isolation, and 17 is 2 shows a gate oxide film of the select transistor Tr1 and the memory cell transistor Tr2 and a thin oxide film (gate oxide film) serving as an insulating layer of the capacitor Cp. Thegate portion 8 indicates a portion of the polysilicon gate 4 that functions as the gate of the select transistor Tr1, and thegate portion 9 of thepolysilicon gate 3 functions as the gate of the memory cell transistor Tr2. Pointing.

ここで、ポリシリコンゲート３（ゲート部９）と、ポリシリコンゲート４（ゲート部８）と、ｎ+拡散層５と、ｎ＋拡散層６と、ｎ＋拡散層７と、コンタクト１０と、コンタクト１１と、第二層メタル配線１２と、第一層メタル配線１３と、薄い酸化膜１７とからｎ型ＭＯＳ構造のセレクトトランジスタＴｒ１とメモリセルトランジスタＴｒ２とが構成され、この構造はロジックＩＣのＭＯＳトランジスタ構造と同一である。  Here, the polysilicon gate 3 (gate portion 9), the polysilicon gate 4 (gate portion 8), the n +diffusion layer 5, the n +diffusion layer 6, the n +diffusion layer 7, thecontact 10, and thecontact 11 The second-layer metal wiring 12, the first-layer metal wiring 13, and thethin oxide film 17 constitute an n-type MOS structure select transistor Tr1 and a memory cell transistor Tr2. This structure is a logic IC MOS transistor. It is the same as the structure.

又、ポリシリコンゲート３を上部電極とし、薄い酸化膜１７を挟んでｎ−ｗｅｌｌ１を下部電極としてキャパシタＣｐが構成される。キャパシタＣｐの下部電極であるｎ−ｗｅｌｌ１中に形成されるｎ＋拡散層２と、コンタクト１１とを用いて、ｎ−ｗｅｌｌ１を第一層メタル配線１５に接続して上記コントロールゲートＣＧとする。つまり、ｎ−ｗｅｌｌ１がメモリセルトランジスタＴｒ２のコントロールゲートＣＧとなる。
なお、キャパシタＣｐの上部電極となるポリシリコンゲート３の直下には拡散層が存在しない。これは、周知のＭＯＳ構造トランジスタのゲート直下に拡散層が存在しない点と同一である。即ち、本実施形態では、キャパシタＣｐは所謂ＭＯＳキャパシタにより実現されている。Further, the capacitor Cp is configured with thepolysilicon gate 3 as the upper electrode and the n-well 1 as the lower electrode across thethin oxide film 17. Using the n +diffusion layer 2 formed in the n-well 1 that is the lower electrode of the capacitor Cp and thecontact 11, the n-well 1 is connected to the firstlayer metal wiring 15 to form the control gate CG. That is, n-well1 becomes the control gate CG of the memory cell transistor Tr2.
Note that there is no diffusion layer immediately below thepolysilicon gate 3 that becomes the upper electrode of the capacitor Cp. This is the same as the fact that there is no diffusion layer directly under the gate of a well-known MOS structure transistor. That is, in this embodiment, the capacitor Cp is realized by a so-called MOS capacitor.

そして、メモリセルトランジスタＴｒ２のポリシリコンゲート３を共通に用いてキャパシタＣｐの上部電極とメモリセルトランジスタＴｒ２のゲート部９を構成しているため、ポリシリコンゲート３は周囲を絶縁体に囲まれており、電気的にどこにも接続されないフローティング状態となる。このポリシリコンゲート３がＥＥＰＲＯＭセルのフローティングゲートＦＧとして働き、この部分に電荷の蓄積を行う事によってデータの記録（保持）を行う事が出来る。  Since thepolysilicon gate 3 of the memory cell transistor Tr2 is commonly used to form the upper electrode of the capacitor Cp and thegate portion 9 of the memory cell transistor Tr2, thepolysilicon gate 3 is surrounded by an insulator. Therefore, it is in a floating state that is not electrically connected anywhere. Thepolysilicon gate 3 functions as a floating gate FG of the EEPROM cell, and data can be recorded (held) by accumulating charges in this portion.

上述の通り、本ＥＥＰＲＯＭセルは１層ポリシリコンを用いた一般的な構造のＭＯＳトランジスタＴｒ１、Ｔｒ２とキャパシタＣｐのみで実現でき、特殊なデバイス構造が必要ないため、ロジックＩＣの製造に用いられる標準的なＣＭＯＳプロセスで製造可能である。本ＥＥＰＲＯＭセルの製造工程の詳細については後述する。  As described above, this EEPROM cell can be realized only with MOS transistors Tr1 and Tr2 having a general structure using one-layer polysilicon and a capacitor Cp, and does not require a special device structure. It can be manufactured by a typical CMOS process. Details of the manufacturing process of the EEPROM cell will be described later.

次に、本ＥＥＰＲＯＭセルの動作を、表１を参照して説明する。表１に、書き込み動作時、消去動作時及び読み出し動作時の各端子の電圧関係（動作方式１）を示す。  Next, the operation of the present EEPROM cell will be described with reference to Table 1. Table 1 shows the voltage relationship (operation method 1) of each terminal during the write operation, the erase operation, and the read operation.

書き込み動作時には、例えばセレクトゲートＳＧ＝５Ｖ、コントロールゲートＣＧ＝５Ｖ、ドレインＤ＝３Ｖ、ソースＳ＝０Ｖに設定する。この状態では、セレクトトランジスタＴｒ１はオン状態であり、さらにカップリング用のキャパシタＣｐによってフローティングゲートの電圧が約３Ｖ位になるため、メモリセルトランジスタＴｒ２もオン状態となる。このとき、フローティングゲートＦＧ及びドレインＤの電圧が３Ｖなので、メモリセルトランジスタＴｒ２は飽和領域での動作となり過剰電圧が印加されるため、ホットエレクトロンが発生しフローティングゲートＦＧに電子が注入される。この状態を書き込み状態とする。  At the time of the write operation, for example, the selection gate SG = 5V, the control gate CG = 5V, the drain D = 3V, and the source S = 0V are set. In this state, the select transistor Tr1 is in the on state, and the voltage of the floating gate is about 3V by the coupling capacitor Cp, so that the memory cell transistor Tr2 is also in the on state. At this time, since the voltage of the floating gate FG and the drain D is 3V, the memory cell transistor Tr2 operates in a saturation region, and an excessive voltage is applied. Therefore, hot electrons are generated and electrons are injected into the floating gate FG. This state is referred to as a write state.

一方、例えばセレクトゲートＳＧ＝５Ｖ、コントロールゲートＣＧ＝５Ｖ、ドレインＤ＝０Ｖ、ソースＳ＝０Ｖに設定すれば、セレクトトランジスタＴｒ１とメモリセルトランジスタＴｒ２には電流が流れないので、ホットエレクトロンは発生せず、電子はフローティングゲートに注入されない。すなわち、各セルのドレインＤの電圧を制御する事によって、任意のＥＥＰＲＯＭセルにのみ選択的に書き込みを行う事が出来る。  On the other hand, for example, if the select gate SG = 5V, the control gate CG = 5V, the drain D = 0V, and the source S = 0V, no current flows through the select transistor Tr1 and the memory cell transistor Tr2, so hot electrons are not generated. The electrons are not injected into the floating gate. That is, by controlling the voltage of the drain D of each cell, it is possible to selectively write only to an arbitrary EEPROM cell.

又、消去動作時には、例えばセレクトゲートＳＧ＝１０Ｖ、コントロールゲートＣＧ＝０Ｖ、ドレインＤ＝７Ｖ、ソースＳ＝ｏｐｅｎ（電気的にフローティング状態）の条件に設定する。この状態では、フロ−ティングゲートＦＧの電圧は、カップリング用のキャパシタＣｐによりほぼ０Ｖに固定されるため、フロ−ティングゲートＦＧとドレインＤとの電位差が７Ｖとなり、ファウラノルトハイム(Fauler-Northeim)のトンネル電流が流れ、フローティングゲートＦＧからドレインＤへ電子が放出されてデータが消去された事になる。  In the erase operation, for example, the conditions are set such that the select gate SG = 10 V, the control gate CG = 0 V, the drain D = 7 V, and the source S = open (electrically floating state). In this state, since the voltage of the floating gate FG is fixed to approximately 0 V by the coupling capacitor Cp, the potential difference between the floating gate FG and the drain D becomes 7 V, and Fauler-Northeim (Fauler-Northeim) ) Tunnel current flows, electrons are discharged from the floating gate FG to the drain D, and data is erased.

一方、このときにドレインＤ＝０Ｖであれば、フローティングゲートＦＧに蓄積された電子は放出されず、データの消去は行われない。すなわち、各ＥＥＰＲＯＭセルのドレインＤの電圧を制御する事によって、任意のＥＥＰＲＯＭセルのみから選択的にデータの消去を行う事が出来る。  On the other hand, if the drain D = 0V at this time, the electrons accumulated in the floating gate FG are not emitted, and data is not erased. That is, by controlling the voltage of the drain D of each EEPROM cell, data can be selectively erased from only an arbitrary EEPROM cell.

又、読み出し動作時には、例えばセレクトゲートＳＧ＝コントロールゲートＣＧ＝３Ｖ、ドレインＤ＝０．５Ｖ、ソースＳ＝０Ｖと設定する事によって、対象となるＥＥＰＲＯＭセルにデータが書き込まれていればドレイン電流（トランジスタＴｒのチャネル電流）が流れず、消去されていればドレイン電流が流れるので、このドレイン電流の有無により書き込み状態であるか消去状態であるかを判断できる。
なお、上述の例に限定されず、書き込み動作、消去動作、読み出し動作が行える条件であれば、各端子への印加電圧は上述の電圧のみに限定されるものではない。In the read operation, for example, by setting the select gate SG = control gate CG = 3 V, drain D = 0.5 V, and source S = 0 V, the drain current (if the data is written in the target EEPROM cell) Since the drain current flows if the channel current of the transistor Tr does not flow and is erased, it can be determined whether the memory cell is in the written state or the erased state based on the presence or absence of the drain current.
Note that the present invention is not limited to the above example, and the voltage applied to each terminal is not limited to the above voltage as long as a write operation, an erase operation, and a read operation are performed.

ここで、図２を用いて上述の読み出し動作をさらに詳細に説明する。
図２は、本ＥＥＰＲＯＭセルに用いられているセレクトトランジスタＴｒ１とメモリセルトランジスタＴｒ２のゲート電圧−ドレイン電流特性図（ドレイン電圧一定）である。グラフの横軸にはゲート電圧ＶＧを、縦軸にはドレイン電流Ｉを示す。そして、セレクトトランジスタＴｒ１のゲート電圧−ドレイン電流特性と、メモリセルトランジスタＴｒ２の書き込み状態及び消去状態におけるそれぞれのゲート電圧−ドレイン電流特性を同時に示す。
この内、セレクトトランジスタＴｒ１の閾値は、常に約０．７Ｖであるため、それ以上の電圧がセレクトゲートＳＧとセレクトトランジスタＴｒ１のソース間に印加されれば、セレクトトランジスタＴｒ１は必ずオン状態となる。Here, the above read operation will be described in more detail with reference to FIG.
FIG. 2 is a gate voltage-drain current characteristic diagram (constant drain voltage) of the select transistor Tr1 and the memory cell transistor Tr2 used in the EEPROM cell. The horizontal axis of the graph represents the gate voltage VG, and the vertical axis represents the drain current I. The gate voltage-drain current characteristics of the select transistor Tr1 and the gate voltage-drain current characteristics of the memory cell transistor Tr2 in the write state and the erase state are simultaneously shown.
Among these, since the threshold value of the select transistor Tr1 is always about 0.7 V, if a voltage higher than that is applied between the select gate SG and the source of the select transistor Tr1, the select transistor Tr1 is always turned on.

又、メモリセルトランジスタＴｒ２の２つの特性の内、書き込み状態を示す特性では見かけ上の閾値が大きくなるのでドレイン電流が流れ難くなり、消去状態を示す特性では見かけ上の閾値が小さくなるのでドレイン電流が流れやすくなる。例えばゲート電圧を３Ｖとすると、書き込み状態ではドレイン電流は流れず、消去状態ではドレイン電流が流れる。本ＥＥＰＲＯＭセルに用いられているメモリセルトランジスタが、このようなトランジスタ特性を有する事から、上述の様にＥＥＰＲＯＭセルにデータが書き込まれているか消去されているかを判定可能である。  Of the two characteristics of the memory cell transistor Tr2, the apparent threshold value increases in the characteristic indicating the write state, so that the drain current hardly flows, and the apparent threshold value decreases in the characteristic indicating the erased state. Becomes easier to flow. For example, when the gate voltage is 3 V, the drain current does not flow in the write state, and the drain current flows in the erase state. Since the memory cell transistor used in the present EEPROM cell has such transistor characteristics, it can be determined whether data is written or erased in the EEPROM cell as described above.

さらに、同図に示す様に、メモリセルトランジスタＴｒ２の閾値が負の値にシフトする程度に過剰消去された場合には、コントロールゲートＣＧ＝０ＶであってもメモリセルトランジスタＴｒ２はオン状態となり、ドレイン電流が流れる。
ここで、本ＥＥＰＲＯＭセルは、正の閾値を有するセレクトトランジスタＴｒ１がメモリセルトランジスタＴｒ２に直列に接続されているため、セレクトゲートＳＧにセレクトトランジスタＴｒ１がオン状態となる電圧を印加する事によって選択したＥＥＰＲＯＭセルのみから読み出しが行える。つまり、セレクトゲートＳＧに印加される電圧が０Ｖ（選択されない）の状態では、上述の様にコントロールゲートＣＧ＝０Ｖの条件でメモリセルトランジスタＴｒ２がオン状態となる場合であっても、ドレイン電流が流れないため選択性が保たれる。Further, as shown in the figure, when the memory cell transistor Tr2 is over-erased to such an extent that it shifts to a negative value, the memory cell transistor Tr2 is turned on even when the control gate CG = 0V. A drain current flows.
Here, since the select transistor Tr1 having a positive threshold value is connected in series to the memory cell transistor Tr2, this EEPROM cell is selected by applying a voltage at which the select transistor Tr1 is turned on to the select gate SG. Reading from only EEPROM cells is possible. That is, in the state where the voltage applied to the select gate SG is 0V (not selected), even when the memory cell transistor Tr2 is turned on under the condition of the control gate CG = 0V as described above, the drain current is Selectivity is maintained because it does not flow.

次に、本ＥＥＰＲＯＭセルの別の動作を、表２を参照して説明する。表２に、書き込み動作時、消去動作時及び読み出し動作時の各端子の電圧関係（動作方式２）を示す。  Next, another operation of the present EEPROM cell will be described with reference to Table 2. Table 2 shows the voltage relationship (operation method 2) of each terminal during the write operation, the erase operation, and the read operation.

書き込み動作時と読み出し動作時は、表１を用いて説明した動作方式１と同一である。
消去動作時には、ＳＧ＝ＣＧ＝Ｄ＝０Ｖ、Ｓ＝７Ｖとする。この状態では、フロ−ティングゲートＦＧはカップリングキャパシタＣｐによりほぼ０Ｖに固定されるため、フロ−ティングゲートＦＧとソースＳとの電位差が７Ｖとなり、ファウラノルトハイム(Fauler-Northeim)のトンネル電流が流れ、フローティングゲートＦＧからソースＳへ電子が放出される。このとき、ソースＳ＝０Ｖであれば、消去は行われない。この方式では、セレクトゲートＳＧに１０Ｖ（高電圧）を印加する必要が無いので、ＥＥＰＲＯＭセルの信頼性を考慮した場合にはこの方式が好ましい。The write operation and the read operation are the same as theoperation method 1 described with reference to Table 1.
During the erase operation, SG = CG = D = 0V and S = 7V. In this state, the floating gate FG is fixed to almost 0V by the coupling capacitor Cp, so that the potential difference between the floating gate FG and the source S becomes 7V, and the tunnel current of Fauler-Northeim is The electrons flow from the floating gate FG to the source S. At this time, if the source S = 0V, the erasure is not performed. In this method, since it is not necessary to apply 10 V (high voltage) to the select gate SG, this method is preferable in consideration of the reliability of the EEPROM cell.

次に、本ＥＥＰＲＯＭセルを組み合わせてメモリアレイを構成したレイアウトの適用例を示す。
図３は、本発明のＥＥＰＲＯＭセル（メモリセル）をマトリックス状に並べて構成したメモリアレイの第一の適用例を示す構造図である。本来は複数のＥＥＰＲＯＭセルをマトリックス状に配置するが、説明を簡単にするために４ビット構成としている。
基本となるフローティングゲートＦＧは、３−１〜３−４で示される。本適用例では、列方向に２つのＥＥＰＲＯＭセルをドレインＤ同士が向かい合い、それぞれのキャパシタＣｐが同じ方向に配置される様に線対称に並べ、そのＥＥＰＲＯＭセルの組を２組用意してキャパシタＣｐ同士が向かい合う様に行方向に線対称に配置して、基本メモリアレイを構成している。Next, an application example of a layout in which a memory array is configured by combining this EEPROM cell will be described.
FIG. 3 is a structural diagram showing a first application example of a memory array in which EEPROM cells (memory cells) of the present invention are arranged in a matrix. Originally, a plurality of EEPROM cells are arranged in a matrix, but a 4-bit configuration is used to simplify the description.
The basic floating gate FG is indicated by 3-1 to 3-4. In this application example, two EEPROM cells in the column direction are arranged in line symmetry so that the drains D face each other and the capacitors Cp are arranged in the same direction, and two sets of the EEPROM cells are prepared, and the capacitor Cp The basic memory array is configured by arranging them symmetrically in the row direction so that they face each other.

そして、ドレインＤを構成するｎ＋拡散層５は、列方向に向かい合う２つのセルでそれぞれ一体的に形成し、メタル配線でそれぞれのｎ＋拡散層５に接続してメモリアレイの各列に沿ったドレイン配線１２−１（Ｄ１）、１２−２（Ｄ２）（これらをビット線と称す）を構成する。又、メモリセルトランジスタＴｒ２のソースＳのメタル配線は行方向で隣に配置されたセル同士をそれぞれ接続し、各行に沿ったソース配線１３−１（Ｓ１）、１３−２（Ｓ２）（これらをソース線と称す）を構成する。又、セレクトゲートＳＧ及びコントロールゲートＣＧは、それぞれ行方向で隣に配置されたセル同士を接続し、各行に沿ったセレクトゲート７−１（ＳＧ１）、７−２（ＳＧ２）（これらをセレクトゲート線と称す）、コントロールゲート１５−１（ＣＧ１）、１５−２（ＣＧ２）（これらをコントロールゲート線と称す）とする。  The n +diffusion layer 5 constituting the drain D is integrally formed by two cells facing each other in the column direction, and is connected to each n +diffusion layer 5 by a metal wiring, and the drain along each column of the memory array. Wirings 12-1 (D1) and 12-2 (D2) (these are referred to as bit lines) are formed. Further, the metal wiring of the source S of the memory cell transistor Tr2 connects the cells arranged next to each other in the row direction, and the source wirings 13-1 (S1) and 13-2 (S2) along each row (Referred to as source line). Further, the select gate SG and the control gate CG connect the cells arranged next to each other in the row direction, and select gates 7-1 (SG1) and 7-2 (SG2) along each row (these are the select gates). And control gates 15-1 (CG1) and 15-2 (CG2) (these are referred to as control gate lines).

さらに、同一行内の隣に配置されたＥＥＰＲＯＭセル同士は、キャパシタの下部電極を構成するｎ−ｗｅｌｌ１及びｎ＋拡散層２をそれぞれ一体的に形成してレイアウト面積の削減を図っている。
上述の基本メモリアレイを複数組マトリクス状に設けて、必要な容量のメモリを構成する。Further, the n-well 1 and the n +diffusion layer 2 constituting the lower electrode of the capacitor are integrally formed between the EEPROM cells arranged next to each other in the same row to reduce the layout area.
A memory having a necessary capacity is configured by providing a plurality of basic memory arrays in a matrix form.

図４は、図３に示したメモリアレイの等価回路図である。
図３の構造図に示した左上のＥＥＰＲＯＭセルがＣｅｌｌ１、右上のＥＥＰＲＯＭセルがＣｅｌｌ２、左下のＥＥＰＲＯＭセルがＣｅｌｌ３、右下のＥＥＰＲＯＭセルがＣｅｌｌ４に相当する。又、前述の様に、Ｃｅｌｌ１とＣｅｌｌ２のコントロールゲートＣＧ１、セレクトゲートＳＧ１、ソースＳ１は、それぞれ接続されている。又、Ｃｅｌｌ３とＣｅｌｌ４のコントロールゲートＣＧ２、セレクトゲートＳＧ２、ソースＳ２は、それぞれ接続されている。さらに、Ｃｅｌｌ１とＣｅｌｌ３のドレインＤ１は、それぞれ接続されており、Ｃｅｌｌ２とＣｅｌｌ４のドレインＤ２は、それぞれ接続されている。FIG. 4 is an equivalent circuit diagram of the memory array shown in FIG.
The upper left EEPROM cell shown in the structural diagram of FIG. 3 corresponds to Cell1, the upper right EEPROM cell corresponds to Cell2, the lower left EEPROM cell corresponds to Cell3, and the lower right EEPROM cell corresponds to Cell4. As described above, the control gate CG1, the select gate SG1, and the source S1 of Cell1 and Cell2 are connected to each other. The control gate CG2, the select gate SG2, and the source S2 of Cell3 and Cell4 are connected to each other. Further, the drains D1 of Cell1 and Cell3 are connected to each other, and the drains D2 of Cell2 and Cell4 are connected to each other.

次に、図３と図４に示したメモリアレイの動作を表３に示す。表３では、書き込み動作、消去動作、読み出し動作のそれぞれにおいて、ＳＧ１、ＳＧ２、ＣＧ１、ＣＧ２、Ｄ１、Ｄ２、Ｓ１、Ｓ２の各ノードに所定の一組の電圧を印加した状態を示している。なお、各セルの斜線を引いてある部分が、該当するセルの３端子に印加される電圧である。  Next, Table 3 shows the operation of the memory array shown in FIGS. Table 3 shows a state in which a predetermined set of voltages is applied to the nodes SG1, SG2, CG1, CG2, D1, D2, S1, and S2 in each of the write operation, the erase operation, and the read operation. The hatched portion of each cell is the voltage applied to the three terminals of the corresponding cell.

表３に示した例では、書き込み動作時には、ＳＧ１＝ＣＧ１＝５Ｖ、Ｄ１＝３Ｖ、Ｓ１＝０Ｖ、ＳＧ２＝ＣＧ２＝Ｄ２＝Ｓ２＝０Ｖとなる様に電圧を印加する事で、選択されたＣｅｌｌ１に対してはＳＧ１＝ＣＧ１＝５Ｖ、Ｄ１＝３Ｖ、Ｓ１＝０Ｖの電圧が印加されるため、前述の通り電子注入状態となって書き込みが行われるが、他のＣｅｌｌ２〜４は注入条件が満たされず、電子注入は起こらない。例えば、Ｃｅｌｌ２に対しては、ＳＧ１＝ＣＧ１＝５Ｖ、Ｓ２＝Ｄ２＝０Ｖが印加されるため、電子注入が起こらずに書き込みが行われない。  In the example shown in Table 3, during the write operation, the selected Cell1 is selected by applying voltages such that SG1 = CG1 = 5V, D1 = 3V, S1 = 0V, SG2 = CG2 = D2 = S2 = 0V. Since SG1 = CG1 = 5V, D1 = 3V, and S1 = 0V are applied, writing is performed in the electron injection state as described above, but theother cells 2 to 4 satisfy the injection conditions. Electron injection does not occur. For example, since SG1 = CG1 = 5V and S2 = D2 = 0V are applied to Cell2, writing is not performed without causing electron injection.

ここで、例えば、ＳＧ１＝ＣＧ１＝５Ｖ、Ｄ１＝Ｓ１＝０Ｖ、ＣＧ２＝０Ｖ、Ｄ２＝３Ｖ、Ｓ２＝０Ｖと印加電圧を変化させると、Ｃｅｌｌ２のみが選択され、電子注入状態となって書き込みが行われる。この場合には、他のＣｅｌｌ１、３、４は注入条件が満たされず、電子注入は起きない。同様に、各電極に印加する電圧を制御する事によって、Ｃｅｌｌ３のみ、Ｃｅｌｌ４のみにも選択的に書き込みを行う事が出来る。  Here, for example, when the applied voltage is changed to SG1 = CG1 = 5V, D1 = S1 = 0V, CG2 = 0V, D2 = 3V, S2 = 0V, only Cell2 is selected, and writing is performed in an electron injection state. Done. In this case, the injection conditions of theother cells 1, 3, and 4 are not satisfied, and electron injection does not occur. Similarly, by controlling the voltage applied to each electrode, it is possible to selectively write only toCell 3 or only to Cell 4.

又、消去動作時は、表３に記載の様にＳＧ１＝ＣＧ１＝Ｄ１＝０Ｖ、Ｓ１＝７Ｖ、ＳＧ２＝ＣＧ２＝Ｄ２＝０Ｖ、Ｓ２＝ｏｐｅｎ（電気的にフローティング状態）とした場合、Ｃｅｌｌ１とＣｅｌｌ２については前述の通り電子放出状態になり消去されるが、他のＣｅｌｌ３とＣｅｌｌ４については消去条件が満たされず、消去されない。なお、Ｓ２＝０Ｖでも良い。  In the erase operation, as shown in Table 3, when SG1 = CG1 = D1 = 0V, S1 = 7V, SG2 = CG2 = D2 = 0V, S2 = open (electrically floating state), As described above,Cell 2 is in an electron emission state and is erased, butother Cell 3 and Cell 4 are not erased because the erasing conditions are not satisfied. S2 = 0V may be used.

又、読み出し動作時は、Ｃｅｌｌ１が過剰消去されているものとして、表３に記載の様にＳＧ１＝３Ｖ、ＣＧ１＝０Ｖ、Ｄ１＝０．５Ｖ、Ｓ１＝ＳＧ２＝ＣＧ２＝Ｓ２＝０Ｖ、Ｄ２＝ｏｐｅｎ（電気的にフローティング状態）とした場合、Ｃｅｌｌ１のみが選択されて読み出される。一方、Ｃｅｌｌ１が過剰消去されていない場合には、ＣＧ１＝３Ｖの条件が必要となる。
読み出し動作時においても、各電極に印加される電圧を制御する事によって、Ｃｅｌｌ１〜４の内の１つのセルに対して選択的に読み出しを行う事が可能である。
なお、前述の通り、各電極に印加する電圧は例で述べた電圧のみに限定されるものではない。At the time of read operation, it is assumed that Cell1 is excessively erased, and SG1 = 3V, CG1 = 0V, D1 = 0.5V, S1 = SG2 = CG2 = S2 = 0V, D2 = In the case of open (electrically floating state), only Cell1 is selected and read. On the other hand, when Cell1 is not overerased, the condition of CG1 = 3V is required.
Even during the read operation, it is possible to selectively read out one of thecells 1 to 4 by controlling the voltage applied to each electrode.
As described above, the voltage applied to each electrode is not limited to the voltage described in the example.

次に、図５を参照して本発明に係るＥＥＰＲＯＭセルの第二の適用例について説明する。
図５は、本発明のＥＥＰＲＯＭセルを用いたメモリアレイの第二の適用例を示す構造図である。この例においても、本来は複数のＥＥＰＲＯＭセルを配置するが、説明を簡単にするために４ビット構成としている。
本適用例では、第一の適用例に示したメモリアレイと同じＥＥＰＲＯＭセルの配置として、ソース線の接続のみが変更されている。具体的には、メモリアレイの各列に沿ったメタル配線であるソース線１３−１、１３−２が、同一の列に配置されているＥＥＰＲＯＭセルのソース同士を接続している。Next, a second application example of the EEPROM cell according to the present invention will be described with reference to FIG.
FIG. 5 is a structural diagram showing a second application example of the memory array using the EEPROM cell of the present invention. In this example as well, a plurality of EEPROM cells are originally arranged, but in order to simplify the description, a 4-bit configuration is used.
In this application example, only the connection of the source lines is changed in the same arrangement of the EEPROM cells as the memory array shown in the first application example. Specifically, source lines 13-1 and 13-2, which are metal wirings along each column of the memory array, connect the sources of EEPROM cells arranged in the same column.

図６は、図５に示したメモリアレイの等価回路図である。
前述の通り、本等価回路図において第一の適用例から変更されている点は、ソース線Ｓ１がＣｅｌｌ１とＣｅｌｌ３のソース同士を接続し、ソース線Ｓ２がＣｅｌｌ２とＣｅｌｌ４のソース同士を接続している点である。FIG. 6 is an equivalent circuit diagram of the memory array shown in FIG.
As described above, the change from the first application example in the equivalent circuit diagram is that the source line S1 connects the sources of Cell1 and Cell3, and the source line S2 connects the sources of Cell2 and Cell4. It is a point.

次に、図５と図６に示したメモリアレイの動作を表４に示す。  Next, Table 4 shows the operation of the memory array shown in FIGS.

表４に示した例では、書き込み動作時と読み出し動作時は、前述の適用例１の動作と同一である。
消去動作時は、表４に記載の様にＳＧ１＝ＣＧ１＝Ｄ１＝Ｄ２＝Ｓ２＝０Ｖ、Ｓ１＝７Ｖ、ＳＧ２＝ＣＧ２＝５Ｖとすることで、Ｃｅｌｌ１に対しては消去条件が満たされるが、Ｃｅｌｌ３に対してはＣＧ２＝５Ｖ、Ｓ１＝７Ｖであるため、フローティングゲートＦＧが約３Ｖになるので、フローティングゲート−ソース間の電位差が４Ｖとなり、消去までは至らない。又、Ｃｅｌｌ２とＣｅｌｌ４に対しては消去条件を満たさない。そのため、Ｃｅｌｌ１のみを選択的に消去する事が出来る。
すなわち、ソースに７Ｖ、ドレインに０Ｖが印加されるにも関わらず消去を希望しないセルの場合には、そのセルに接続されるセレクトゲートとコントロールゲートに５Ｖを印加しておく事で、データを保持する事が出来る。In the example shown in Table 4, the write operation and the read operation are the same as those in the first application example.
At the time of erasing operation, as shown in Table 4, SG1 = CG1 = D1 = D2 = S2 = 0V, S1 = 7V, SG2 = CG2 = 5V, so that the erasing condition is satisfied for Cell1. Since CG2 = 5V and S1 = 7V with respect to Cell3, the floating gate FG is about 3V, so the potential difference between the floating gate and the source is 4V, and erasure is not achieved. Further, the erasure condition is not satisfied for Cell2 and Cell4. Therefore, only Cell1 can be selectively deleted.
That is, in the case of a cell that does not want to be erased even though 7V is applied to the source and 0V to the drain, 5V is applied to the select gate and the control gate connected to the cell, so that data can be stored. Can be held.

次に、図７を参照して本発明に係るＥＥＰＲＯＭセルの変形例について説明する。
図７は、酸化膜の信頼性を向上させたＥＥＰＲＯＭセルの構造図である。図１と異なるのは、フローティングゲートを構成するポリシリコンゲート７３の角部が、ｎ−ｗｅｌｌ１上に位置する様に形成されている点である。
この様な配置を行う事によって、ポリシリコンゲート７３の４つの角部及び上下方向と左方向のエッジが薄い酸化膜の上に配置されず、厚い酸化膜である素子分離用のフィールド酸化膜の上に配置されるため、ポリシリコンゲート７３の角部及びエッジに電界が集中して薄い酸化膜が破壊される現象を防ぐ効果があり、酸化膜の信頼性を向上出来る。Next, a modification of the EEPROM cell according to the present invention will be described with reference to FIG.
FIG. 7 is a structural diagram of an EEPROM cell in which the reliability of the oxide film is improved. The difference from FIG. 1 is that the corner of thepolysilicon gate 73 constituting the floating gate is formed so as to be located on the n-well 1.
With this arrangement, the four corners and the vertical and left edges of thepolysilicon gate 73 are not arranged on the thin oxide film, and the field oxide film for element isolation, which is a thick oxide film, is formed. Since it is disposed above, there is an effect of preventing the phenomenon that the thin oxide film is destroyed due to the concentration of the electric field at the corners and edges of thepolysilicon gate 73, and the reliability of the oxide film can be improved.

次に、本発明に係る上述のＥＥＰＲＯＭセルの製造方法を説明する。
図８は、本発明に係るＥＥＰＲＯＭセルの製造工程図である。図中に示す構成要素において、図１と同一の要素に関しては同一の符号を付す。
まず、図８（ａ）に示すように、ｐ型のシリコン基板０上に図示しないマスクＰＥＰ（Photo Engraving Process）工程を経てレジストをパターンニングし、イオンインプランテーション等によってキャパシタの下部電極となるｎ−ｗｅｌｌ１領域を形成する。Next, a method for manufacturing the above-described EEPROM cell according to the present invention will be described.
FIG. 8 is a manufacturing process diagram of the EEPROM cell according to the present invention. In the constituent elements shown in the figure, the same elements as those in FIG.
First, as shown in FIG. 8A, a resist is patterned on a p-type silicon substrate 0 through a mask PEP (Photo Engraving Process) (not shown), and n which becomes a lower electrode of the capacitor by ion implantation or the like. -The well1 region is formed.

次に、図８（ｂ）に示すように、素子分離用のフィールド酸化膜１６を形成し、次に、図示している断面図には現れないセレクトトランジスタＴｒ１のゲート部８及びメモリセルトランジスタＴｒ２のゲート部９及びキャパシタ部１４となる薄い酸化膜１７を形成する。その後、メモリセルトランジスタＴｒ２のゲート及びキャパシタＣｐの上部電極であってフローティングゲートＦＧとなるポリシリコンゲート３を形成する。又、図示している断面図には現れないが、この工程により、セレクトトランジスタＴｒ１のセレクトゲートＳＧとなるポリシリコンゲート４も形成される。  Next, as shown in FIG. 8B, afield oxide film 16 for element isolation is formed, and then thegate portion 8 of the select transistor Tr1 and the memory cell transistor Tr2 that do not appear in the cross-sectional view shown in the figure. Athin oxide film 17 to be thegate portion 9 and thecapacitor portion 14 is formed. Thereafter, apolysilicon gate 3 which is the gate of the memory cell transistor Tr2 and the upper electrode of the capacitor Cp and serves as the floating gate FG is formed. Although not shown in the illustrated cross-sectional view, the polysilicon gate 4 that becomes the select gate SG of the select transistor Tr1 is also formed by this process.

次に、図８（ｃ）に示すように、ｎ型の不純物（例えば砒素等）をイオンインプランテーション１５により注入し、その後熱を加えてｎ−ｗｅｌｌ１領域中にｎ＋拡散層２を形成する。このｎ＋拡散層２は、ｎ−ｗｅｌｌ１への接続領域となる。又、図示している断面図には現れないが、この工程により、セレクトトランジスタＴｒ１のドレインＤとなるｎ＋拡散層５及びメモリセルトランジスタＴｒ２のソースＳとなるｎ＋拡散層７及びそれぞれのトランジスタの接続部となるｎ＋拡散層６も同時に形成される。  Next, as shown in FIG. 8C, an n-type impurity (such as arsenic) is implanted byion implantation 15, and then heat is applied to form an n +diffusion layer 2 in the n-well 1 region. This n +diffusion layer 2 becomes a connection region to n-well 1. Although not shown in the cross-sectional view, the n +diffusion layer 5 serving as the drain D of the select transistor Tr1 and the n +diffusion layer 7 serving as the source S of the memory cell transistor Tr2 and the connection of the respective transistors by this process. The n +diffusion layer 6 to be a part is also formed at the same time.

次に、図８（ｄ）に示すように、第一層間絶縁膜１８を形成し、図示しないマスクとレジストによりｎ＋拡散層２の上の第一層間絶縁膜１８に選択的にコンタクト１１を形成するためのコンタクトホールが開けられる。図示している断面図には現れないが、この工程により、メモリセルトランジスタＴｒ２のソースＳとなるｎ＋拡散層７の上の第一層間絶縁膜１８にも同時にコンタクト１１を形成するためのコンタクトホールが開けられる。  Next, as shown in FIG. 8D, a firstinterlayer insulating film 18 is formed, and thecontact 11 is selectively contacted with the firstinterlayer insulating film 18 on the n +diffusion layer 2 by a mask and a resist (not shown). A contact hole is formed to form Although not appearing in the cross-sectional view shown in the figure, the contact for simultaneously forming thecontact 11 on the firstinterlayer insulating film 18 on the n +diffusion layer 7 which becomes the source S of the memory cell transistor Tr2 by this process. A hole is opened.

次に、図８（ｅ）に示すように、配線用の第一層メタル配線１５（Ａｌ或いはＣｕ等）が、コンタクト１１を通してｎ＋拡散層２に接続され、必要な領域に形成される。図示している断面図には現れないが、この工程により、メモリセルトランジスタＴｒ２のソースＳに接続される第一層メタル配線１３も同時に形成される。  Next, as shown in FIG. 8E, a first-layer metal wiring 15 (Al or Cu or the like) for wiring is connected to the n +diffusion layer 2 through thecontact 11 and formed in a necessary region. Although not shown in the cross-sectional view shown in the drawing, the firstlayer metal wiring 13 connected to the source S of the memory cell transistor Tr2 is also formed simultaneously by this process.

次に、図８（ｆ）に示すように、さらに第二層間絶縁膜１９を形成し、図示している断面図には現れないコンタクト１０を形成するためのコンタクトホールが、メモリセルトランジスタＴｒ２のドレインＤとなるｎ＋拡散層５の上の第二層間絶縁膜１９に開けられる。そして、第二層メタル配線１２が、そのコンタクトホールを通してｎ＋拡散層５に接続されて必要な領域に形成される。
このように、本発明に係るＥＥＰＲＯＭの製造には特殊な工程が必要なく、ロジックＩＣの製造に標準的に用いられる１層ポリシリコンのＣＭＯＳプロセスを用いて実現できる。Next, as shown in FIG. 8F, a secondinterlayer insulating film 19 is further formed, and contact holes for formingcontacts 10 that do not appear in the cross-sectional view shown in FIG. Opened in the secondinterlayer insulating film 19 on the n +diffusion layer 5 to be the drain D. Then, the secondlayer metal wiring 12 is connected to the n +diffusion layer 5 through the contact hole and formed in a necessary region.
As described above, the manufacturing of the EEPROM according to the present invention does not require any special process, and can be realized by using a single-layer polysilicon CMOS process that is used as a standard for manufacturing a logic IC.

なお、本ＥＥＰＲＯＭセルは、ｎ−ｗｅｌｌ１及びｎ＋拡散層２で構成されるキャパシタＣｐの下部電極をコントロールゲートＣＧとして使用しており、通常の状態ではキャパシタ部１０の直下のｎ−ｗｅｌｌ１領域がAccumulation領域で動作をするが、ｎ−ｗｅｌｌ１の不純物濃度が薄い場合には、Depletion領域で動作することもある。  This EEPROM cell uses the lower electrode of the capacitor Cp composed of the n-well 1 and the n +diffusion layer 2 as a control gate CG. Under normal conditions, the n-well 1 region immediately below thecapacitor unit 10 is accumulated. The operation is performed in the region, but when the impurity concentration of n-well 1 is low, the operation may be performed in the depletion region.

Depletion領域で動作する場合には、キャパシタＣｐの周波数応答特性が悪化するので、高速動作が必要な場合は、前述の図８（ｂ）の工程で、このｎ−ｗｅｌｌ１の領域に低濃度のｎ型不純物（例えばＡｓ等）をインプランテーションによって注入すれば、どの状況においても十分なAccumulation領域で動作を行なわせることが出来る。しかも、標準製造工程に対してインプランテーション工程を１工程追加するだけなので、歩留の悪化や工程増による価格高にはならない。  When operating in the depletion region, the frequency response characteristic of the capacitor Cp deteriorates. Therefore, when high-speed operation is required, a low-concentration n is added to the n-well 1 region in the step of FIG. If a type impurity (for example, As) is implanted by implantation, the operation can be performed in a sufficient accumulation region in any situation. In addition, since only one implantation process is added to the standard manufacturing process, the yield does not deteriorate and the price increases due to an increase in processes.

以上、本発明の実施形態を詳述してきたが、具体的な構成は本実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。例えば、ｎ型半導体基板を用いて本ＥＥＰＲＯＭを構成しても良い。また、ゲート材料としてタングステンシリサイド等の低抵抗の材料を用いても良い。  As mentioned above, although embodiment of this invention was explained in full detail, the concrete structure is not restricted to this embodiment, The design change etc. of the range which does not deviate from the summary of this invention are included. For example, the EEPROM may be configured using an n-type semiconductor substrate. Further, a low resistance material such as tungsten silicide may be used as the gate material.

本発明は、不揮発性メモリに用いて好適である。  The present invention is suitable for use in a nonvolatile memory.

本発明に係る不揮発性メモリのメモリセルであるＥＥＰＲＯＭセルの構造図である。1 is a structural diagram of an EEPROM cell which is a memory cell of a nonvolatile memory according to the present invention.同上のＥＥＰＲＯＭセルに用いられているセレクトトランジスタＴｒ１とメモリセルトランジスタＴｒ２のゲート電圧−ドレイン電流特性図（ドレイン電圧一定）である。It is a gate voltage-drain current characteristic diagram (constant drain voltage) of the select transistor Tr1 and the memory cell transistor Tr2 used in the above EEPROM cell.本発明のＥＥＰＲＯＭセルをマトリックス状に並べて構成したメモリアレイの第一の適用例を示す構造図である。FIG. 3 is a structural diagram showing a first application example of a memory array in which EEPROM cells of the present invention are arranged in a matrix.同上のメモリアレイの等価回路図である。It is an equivalent circuit diagram of a memory array same as the above.本発明のＥＥＰＲＯＭセルを用いたメモリアレイの第二の適用例を示す構造図である。It is a structural diagram showing a second application example of the memory array using the EEPROM cell of the present invention.同上のメモリアレイの等価回路図である。It is an equivalent circuit diagram of a memory array same as the above.酸化膜の信頼性を向上させたＥＥＰＲＯＭセルの構造図である。3 is a structural diagram of an EEPROM cell in which the reliability of an oxide film is improved. FIG.本発明に係るＥＥＰＲＯＭセルの製造工程図である。It is a manufacturing-process figure of the EEPROM cell based on this invention.

符号の説明Explanation of symbols

０ ｐ型半導体基板、１ ｎ型ウェル、２ ｎ＋拡散層、３ ポリシリコンゲート、４ ポリシリコンゲート、５ ｎ+拡散層、６ ｎ＋拡散層、７ ｎ＋拡散層、８ ゲート部８、９ ゲート部、１０ コンタクト、１１ コンタクト、１２ 第二層メタル配線、１３ 第一層メタル配線、１４ キャパシタ部、１５ 第一層メタル配線、１６ 素子分離用のフィールド酸化膜、１７ 薄い酸化膜１７、１８ 第一層間絶縁膜、１９ 第二層間絶縁膜、Ｔｒ１ セレクトトランジスタ、Ｔｒ２ メモリセルトランジスタ、Ｄ ドレイン、Ｓ ソース、ＳＧ セレクトゲート、ＣＧ コントロールゲート、ＦＧ フローティングゲート、Ｃｐ キャパシタ
0 p-type semiconductor substrate, 1 n-type well, 2 n + diffusion layer, 3 polysilicon gate, 4 polysilicon gate, 5 n + diffusion layer, 6 n + diffusion layer, 7 n + diffusion layer, 8gate portion 8, 9gate portion 10 contacts, 11 contacts, 12 Second layer metal wiring, 13 First layer metal wiring, 14 Capacitor part, 15 First layer metal wiring, 16 Field oxide film for element isolation, 17Thin oxide films 17, 18 First Interlayer insulation film, 19 Second interlayer insulation film, Tr1 select transistor, Tr2 memory cell transistor, D drain, S source, SG select gate, CG control gate, FG floating gate, Cp capacitor

Claims (9)

Translated fromJapanese

ＭＯＳ構造の第一トランジスタと第二トランジスタとキャパシタとからなるメモリセルを備えた不揮発性メモリであって、
前記第一トランジスタは、
半導体基板の主表面に形成された第一ソース及び第一ドレインと、
前記第一ソースと第一ドレインとの間の前記主表面上に絶縁膜を介して形成されたセレクトゲートと、
から構成され、
前記第二トランジスタは、
前記半導体基板の主表面に形成された第二ソースと、
前記半導体基板の主表面に前記第一ソースと一体的に形成された第二ドレインと、
前記第二ソースと第二ドレインとの間の前記主表面上に絶縁膜を介して形成されたフローティングゲートと、
から構成され、
前記キャパシタは、
前記半導体基板の主表面に前記トランジスタのコントロールゲートとして形成された不純物領域からなる第一電極と、
前記不純物領域上に絶縁膜を介して前記フローティングゲートと一体的に形成された第二電極と、
から構成された不揮発性メモリ。A nonvolatile memory including a memory cell composed of a first transistor, a second transistor and a capacitor having a MOS structure,
The first transistor is
A first source and a first drain formed on the main surface of the semiconductor substrate;
A select gate formed on the main surface between the first source and the first drain via an insulating film;
Consisting of
The second transistor is
A second source formed on the main surface of the semiconductor substrate;
A second drain integrally formed with the first source on the main surface of the semiconductor substrate;
A floating gate formed on the main surface between the second source and the second drain via an insulating film;
Consisting of
The capacitor is
A first electrode comprising an impurity region formed as a control gate of the transistor on the main surface of the semiconductor substrate;
A second electrode integrally formed with the floating gate via an insulating film on the impurity region;
Nonvolatile memory composed of 請求項１に記載の不揮発性メモリにおいて、
前記第一トランジスタと第二トランジスタとキャパシタは、標準的なＣＭＯＳプロセスを用いて形成されたことを特徴とする不揮発性メモリ。The non-volatile memory according to claim 1.
The first transistor, the second transistor, and the capacitor are formed using a standard CMOS process. 請求項１又は２の何れかに記載の不揮発性メモリにおいて、
前記メモリセルをマトリックス状に配列してなるメモリアレイと、
前記メモリアレイの各列に沿って形成され、前記第一トランジスタの第一ドレインが接続された複数のビット線と、
前記メモリアレイの各行に沿って形成され、前記第二トランジスタの第二ソースが接続された複数のソース線と、
前記メモリアレイの各行に沿って形成され、前記コントロールゲートとしての前記第一電極が接続された複数のコントロールゲート線と、
前記メモリアレイの各行に沿って形成され、前記第一トランジスタのセレクトゲートが接続された複数のセレクトゲート線と、
を備え、
前記第一電極を構成する前記不純物領域が、同一行内の隣り合うメモリセル間で一体的に形成され、
前記第一トランジスタの第一ドレインが、前記メモリアレイの同一列内の隣り合うメモリセル間で一体的に形成されたことを特徴とする不揮発性メモリ。The non-volatile memory according to claim 1 or 2,
A memory array in which the memory cells are arranged in a matrix;
A plurality of bit lines formed along each column of the memory array and connected to a first drain of the first transistor;
A plurality of source lines formed along each row of the memory array and connected to a second source of the second transistor;
A plurality of control gate lines formed along each row of the memory array and connected to the first electrode as the control gate;
A plurality of select gate lines formed along each row of the memory array and connected to a select gate of the first transistor;
With
The impurity region constituting the first electrode is integrally formed between adjacent memory cells in the same row,
The non-volatile memory according to claim 1, wherein the first drain of the first transistor is integrally formed between adjacent memory cells in the same column of the memory array. 請求項１又は２の何れかに記載の不揮発性メモリにおいて、
前記メモリセルをマトリックス状に配列してなるメモリアレイと、
前記メモリアレイの各列に沿って形成され、前記第一トランジスタの第一ドレインが接続された複数のビット線と、
前記メモリアレイの各列に沿って形成され、前記第二トランジスタの第二ソースが接続された複数のソース線と、
前記メモリアレイの各行に沿って形成され、前記コントロールゲートとしての前記第一電極が接続された複数のコントロールゲート線と、
前記メモリアレイの各行に沿って形成され、前記第一トランジスタのセレクトゲートが接続された複数のセレクトゲート線と、
を備え、
前記第一電極を構成する前記不純物領域が、同一行内の隣り合うメモリセル間で一体的に形成され、
前記第一トランジスタの第一ドレインが、前記メモリアレイの同一列内の隣り合うメモリセル間で一体的に形成されたことを特徴とする不揮発性メモリ。The non-volatile memory according to claim 1 or 2,
A memory array in which the memory cells are arranged in a matrix;
A plurality of bit lines formed along each column of the memory array and connected to a first drain of the first transistor;
A plurality of source lines formed along each column of the memory array and connected to a second source of the second transistor;
A plurality of control gate lines formed along each row of the memory array and connected to the first electrode as the control gate;
A plurality of select gate lines formed along each row of the memory array and connected to a select gate of the first transistor;
With
The impurity region constituting the first electrode is integrally formed between adjacent memory cells in the same row,
The non-volatile memory according to claim 1, wherein the first drain of the first transistor is integrally formed between adjacent memory cells in the same column of the memory array. 請求項３または４に記載の不揮発性メモリにおいて、
書き込み時に、前記セレクトゲート線に所定の第一の正電圧が印加され、前記コントロールゲート線に所定の第二の正電圧が印加され、前記ビット線に所定の第三の正電圧が印加され、前記ソース線に接地電圧が印加され、
消去時に、前記セレクトゲート線と前記コントロールゲート線と前記ビット線とに接地電圧が印加され、前記ソース線に所定の第四の正電圧が印加され、
読み出し時に、前記セレクトゲート線に所定の第五の正電圧が印加され、前記コントロールゲート線に接地電圧又は所定の第六の正電圧が印加され、前記ビット線に所定の第七の正電圧が印加され、前記ソース線に接地電圧が印加される事を特徴とする不揮発性メモリ。The nonvolatile memory according to claim 3 or 4,
At the time of writing, a predetermined first positive voltage is applied to the select gate line, a predetermined second positive voltage is applied to the control gate line, and a predetermined third positive voltage is applied to the bit line, A ground voltage is applied to the source line,
At the time of erasing, a ground voltage is applied to the select gate line, the control gate line, and the bit line, and a predetermined fourth positive voltage is applied to the source line,
At the time of reading, a predetermined fifth positive voltage is applied to the select gate line, a ground voltage or a predetermined sixth positive voltage is applied to the control gate line, and a predetermined seventh positive voltage is applied to the bit line. And a ground voltage is applied to the source line. 請求項１ないし５の何れか１項に記載の不揮発性メモリにおいて、
前記第二電極は、その角部が素子分離用のフィールド酸化膜上に位置するように形成されたことを特徴とする不揮発性メモリ。The nonvolatile memory according to any one of claims 1 to 5,
The non-volatile memory according to claim 2, wherein the second electrode is formed such that a corner portion thereof is positioned on a field oxide film for element isolation. 前記キャパシタはＭＯＳキャパシタにより形成されたことを特徴とする請求項１ないし６の何れか１項に記載の不揮発性メモリ。  The nonvolatile memory according to claim 1, wherein the capacitor is formed of a MOS capacitor. 請求項１ないし７の何れか１項に記載の不揮発性メモリを製造する方法であって、
前記半導体基板の所定の領域に前記キャパシタの第一電極となる前記不純物領域を形成する工程と、
素子分離用のフィールド酸化膜を形成する工程と、
前記トランジスタのゲート酸化膜及び前記キャパシタの絶縁層となる酸化膜を形成する工程と、
前記トランジスタのフローティングゲートと前記キャパシタの第二電極と前記トランジスタのセレクトゲートとを形成する工程と、
前記トランジスタのソース及びドレインを形成する工程と、
第一層間絶縁膜を形成する工程と、
前記第一層間絶縁膜に、前記不純物領域と前記第一トランジスタのソースと第二トランジスタのソース及びドレインとにそれぞれ通じる第一コンタクトホールを形成する工程と、
第一層メタル配線を形成する工程と、
第二層間絶縁膜を形成する工程と、
前記第二層間絶縁膜に、前記第一トランジスタのドレインに通じる第二コンタクトホールを形成する工程と、
第二層メタル配線を形成する工程と、
を含む不揮発性メモリの製造方法A method for manufacturing the nonvolatile memory according to any one of claims 1 to 7,
Forming the impurity region to be the first electrode of the capacitor in a predetermined region of the semiconductor substrate;
Forming a field oxide film for element isolation;
Forming an oxide film to be a gate oxide film of the transistor and an insulating layer of the capacitor;
Forming a floating gate of the transistor, a second electrode of the capacitor, and a select gate of the transistor;
Forming a source and a drain of the transistor;
Forming a first interlayer insulating film;
Forming a first contact hole in the first interlayer insulating film that communicates with the impurity region, the source of the first transistor, and the source and drain of the second transistor;
Forming a first layer metal wiring;
Forming a second interlayer insulating film;
Forming a second contact hole communicating with the drain of the first transistor in the second interlayer insulating film;
Forming a second layer metal wiring;
For manufacturing nonvolatile memory including 請求項８に記載の不揮発性メモリの製造方法において、
前記不純物領域の形成後に該不純物領域と同じ導電型の不純物をさらに注入することを特徴とする不揮発性メモリの製造方法。The method of manufacturing a nonvolatile memory according to claim 8.
A method for manufacturing a nonvolatile memory, wherein an impurity having the same conductivity type as that of the impurity region is further implanted after the impurity region is formed.

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