JP2007236061A

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Publication number: JP2007236061A
Application number: JP2006052587A
Authority: JP
Inventors: Akiyoshi Fukui; 昭圭福井; Keiichi Hirose; 圭一廣瀬; Naoaki Yamato; 直明大和
Original assignee: NTT Facilities Inc
Current assignee: NTT Facilities Inc
Priority date: 2006-02-28
Filing date: 2006-02-28
Publication date: 2007-09-13

Abstract

<P>PROBLEM TO BE SOLVED: To provide an overcurrent protective device for protecting an electronic circuit against an overcurrent, and preventing a malfunction due to an instantaneous inrush current or a noise. <P>SOLUTION: A FET 2 is inserted in a current path for supplying a current to a device to be protected. A current detector section 5 detects a current Id flowing through the current path. When the current Id detected by the current detector section 5 exceeds a predetermined value, a gate control section 4 turns the FET 2 off for a predetermined time and turns it on. When the number of times of turning on/off of the FET 2 exceeds a predetermined value within a predetermined time, the gate control section 4 continuously turns the FET2 off. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

Translated fromJapanese

本発明は、電子回路を過電流から保護する過電流防止装置に係り、特に、電流制御用の半導体素子が瞬間的な突入電流やノイズによって誤動作することを防止した過電流防止装置に関する。 The present invention relates to an overcurrent prevention device that protects an electronic circuit from overcurrent, and more particularly, to an overcurrent prevention device that prevents a semiconductor element for current control from malfunctioning due to an instantaneous inrush current or noise.

従来、過電流から高速で電子回路を保護する方法として、半導体スイッチを用いる方法がある。しかし、高速であるが故に瞬間的な突入電流やノイズであっても半導体スイッチが動作し、回路がオフとなってしまうという問題があった。これを防ぐ半導体スイッチの制御方法として、オン抵抗が異なる２つのＭＯＳＦＥＴスイッチを並列に設け、過電流を検出した時、過電流フラグを出力し、スイッチをバイパス側に切り替えるようにして電流を即座に切断することなく。過電流を徐々に制御する方法が知られている（特許文献１）。 Conventionally, as a method for protecting an electronic circuit from an overcurrent at a high speed, there is a method using a semiconductor switch. However, because of the high speed, there is a problem that the semiconductor switch operates even if there is an instantaneous inrush current or noise, and the circuit is turned off. As a control method of the semiconductor switch to prevent this, two MOSFET switches with different on-resistances are provided in parallel, and when an overcurrent is detected, an overcurrent flag is output and the current is immediately switched by switching the switch to the bypass side. Without cutting. A method for gradually controlling overcurrent is known (Patent Document 1).

しかしながら、この方法は２つのＭＯＳＦＥＴを用いているため、半導体スイッチが高価になる欠点があった。また、固定オン抵抗値を有するＭＯＳＦＥＴとなっているため、瞬間的な電流であったとしても抵抗値が不足して電流を制限することができず、半導体スイッチが動作し、回路オフが継続してしまうという欠点があった。 However, since this method uses two MOSFETs, there is a drawback that the semiconductor switch is expensive. Moreover, since the MOSFET has a fixed on-resistance value, even if it is an instantaneous current, the resistance value is insufficient and the current cannot be limited, the semiconductor switch operates, and the circuit is kept off. There was a drawback that it would.

一方、過電流を検出すると、ＦＥＴなどの半導体スイッチをオフとし、一定時間後に再度半導体スイッチがオンに復帰する制御を行い、一定時間で収束するような瞬間的な過電流であった場合には、誤動作を防止するという方法がある。しかしながら、瞬間的な過電流は、半導体スイッチがオフとなってから再度オンするまでの一定時間を超えるような場合には、スイッチオンとなっても過電流が収束していないため、再度、スイッチオフとなり、誤動作してしまう問題がある。 On the other hand, when an overcurrent is detected, the semiconductor switch such as an FET is turned off, and the semiconductor switch is controlled to turn on again after a certain time. There is a method of preventing malfunction. However, if the instantaneous overcurrent exceeds a certain time from when the semiconductor switch is turned off to when it is turned on again, the overcurrent has not converged even when the switch is turned on. There is a problem that it turns off and malfunctions.

また、瞬間的な過電流によりスイッチオフが継続しないように、半導体スイッチがオフとなってから再度オンとするまでの時間を長くすることができるが、逆に、長くなることにより、装置が瞬断してしまうという問題があった。
特開2000-13991号公報In addition, the time from when the semiconductor switch is turned off to when it is turned on can be lengthened so that the switch-off does not continue due to an instantaneous overcurrent. There was a problem of refusing.
JP 2000-13991 A

本発明は上記事情を考慮してなされたもので、その目的は、過電流から電子回路を保護することができ、しかも、瞬間的な突入電流やノイズによって誤動作することがない過電流防止装置を提供することにある。 The present invention has been made in consideration of the above circumstances, and an object of the present invention is to provide an overcurrent prevention device that can protect an electronic circuit from overcurrent and that does not malfunction due to instantaneous inrush current or noise. It is to provide.

この発明は上記の課題を解決するためになされたもので、請求項１に記載の発明は、保護対象の装置へ電流を供給する電流経路に挿入された電流制御手段と、前記電流経路を流れる電流を検出する電流検出手段と、前記電流検出手段によって検出された電流が所定の値を超えた時、前記電流制御手段を予め決められた一定時間オフとした後オンとし、所定時間内において前記電流制御手段のオン／オフの回数が一定値を越えた時、または、予め決められた一定時間前記電流制御手段のオン／オフが継続した時、前記電流検出手段を連続的にオフ状態とする制御手段とを具備することを特徴とする過電流防止装置である。 The present invention has been made to solve the above problems, and the invention according toclaim 1 is directed to a current control means inserted in a current path for supplying a current to a device to be protected, and flows through the current path. A current detection means for detecting a current; and when the current detected by the current detection means exceeds a predetermined value, the current control means is turned off after being turned off for a predetermined time, and the current control means is turned on within a predetermined time. When the number of times the current control means is turned on / off exceeds a certain value, or when the current control means continues to be turned on / off for a predetermined time, the current detection means is continuously turned off. An overcurrent prevention device comprising a control means.

請求項２に記載の発明は、請求項１に記載の過電流防止装置において、前記制御手段は、電界効果トランジスタを備え、そのゲート電圧を制御して、前記電流経路を流れる電流が設定値以下となるように制御するゲート制御手段を有することを特徴とする
請求項３に記載の発明は、請求項１または請求項２に記載の過電流防止装置において、前記電流制御手段がオフとされた時、前記保護対象の装置へ電圧を供給する補償回路を設けたことを特徴とする。
請求項４に記載の発明は、請求項３に記載の過電流防止装置において、前記補償回路は、前記電流制御手段がオフとされた時、蓄えられている電圧を前記保護対象の装置へ供給する蓄電手段を有することを特徴とする。According to a second aspect of the present invention, in the overcurrent prevention device according to the first aspect, the control means includes a field effect transistor, and controls a gate voltage so that a current flowing through the current path is equal to or less than a set value The invention according toclaim 3 is the overcurrent prevention device according toclaim 1 or 2, wherein the current control means is turned off. And a compensation circuit for supplying a voltage to the device to be protected.
According to a fourth aspect of the present invention, in the overcurrent prevention device according to the third aspect, the compensation circuit supplies the stored voltage to the protection target device when the current control means is turned off. It has the electrical storage means to perform.

この発明によれば、過電流から電子回路を保護することができ、しかも、瞬間的な突入電流やノイズによって誤動作することがない過電流防止装置を提供することができる。 According to the present invention, it is possible to provide an overcurrent prevention device that can protect an electronic circuit from an overcurrent and that does not malfunction due to an instantaneous inrush current or noise.

以下、図面を参照し、この発明の実施の形態について説明する。図１はこの発明の一実施の形態による過電流防止回路の構成を示すブロック図である。この図において、符号１は入力端子であり、電流制御手段２であるＰチャネルＭＯＳＦＥＴ（電解効果トランジスタ）２のソースＳに接続されている。ＦＥＴ２のドレインＤは保護対象の電子回路が接続される出力端子３に接続され、ゲートＧはゲート制御部（制御手段、ゲート制御手段）４に接続されている。５はＦＥＴ２から出力端子３へ流れる電流Ｉｄを検出する電流検出部（電流検出手段）であり、常時、電流検出を行い、検出した電流値をゲート制御部４へ出力する。ゲート制御部４は、電流検出部５から出力される電流値に応じてＦＥＴ２のゲート電圧を制御するものである。６は一端が出力端子３に接続された抵抗、７はカソードが出力端子３に接続されたダイオード、８は一端が抵抗６の他端およびダイオード７のアノードに接続され、他端が接地されたコンデンサ（蓄電手段）である。そしてこれらの抵抗６、ダイオード７、コンデンサ８によって、ＦＥＴ２がオフとなった時の出力電流を補償する補償回路９が構成されている。なお、補償回路９はＦＥＴ２がオフで前記出力電流を補償して保護対象の装置へ電力を供給できるものであれば回路構成は特に限定されない。 Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing a configuration of an overcurrent prevention circuit according to an embodiment of the present invention. In this figure,reference numeral 1 denotes an input terminal which is connected to a source S of a P-channel MOSFET (electrolytic effect transistor) 2 which is a current control means 2. The drain D of theFET 2 is connected to anoutput terminal 3 to which an electronic circuit to be protected is connected, and the gate G is connected to a gate control unit (control means, gate control means) 4. Reference numeral 5 denotes a current detection unit (current detection unit) that detects a current Id flowing from theFET 2 to theoutput terminal 3. The current detection unit 5 always detects current and outputs the detected current value to the gate control unit 4. The gate control unit 4 controls the gate voltage of theFET 2 in accordance with the current value output from the current detection unit 5. 6 is a resistor whose one end is connected to theoutput terminal 3, 7 is a diode whose cathode is connected to theoutput terminal 3, 8 is one end connected to the other end of the resistor 6 and the anode of thediode 7, and the other end is grounded. It is a capacitor (electric storage means). The resistor 6, thediode 7, and thecapacitor 8 constitute acompensation circuit 9 that compensates for the output current when theFET 2 is turned off. The circuit configuration of thecompensation circuit 9 is not particularly limited as long as theFET 2 is off and can compensate the output current and supply power to the device to be protected.

次に、上述したゲート制御部４の動作を図２に示すフローチャートを参照して説明する。
まず、初期状態においてＦＥＴ２のゲートＧへ接地電圧（０ボルト〔Ｖ〕）を印加する。これにより、ＦＥＴ２がオン状態となる。次に、電流Ｉｄの計測を行い（ステップＳ１）、ゲート電圧印加回数カウンタＸを０クリアする（ステップＳ２）。次に、計測した電流値が予め設定されている電流値以下か否かを判定する（ステップＳ３）。そして、判定結果が設定値以下であった場合は、ステップＳ１へ戻り、電流検出部４から次の電流値が出力されるのを待つ。一方、判定結果が設定値以上であった場合、すなわち、過電流がＦＥＴ２−出力端子３間に流れていた場合は、電流Ｉｄを規定値内に制限することが可能か否かを判定する（ステップＳ４）。電流Ｉｄを規定値以内に制限することが可能である場合には、ゲート制御部４はゲート印加電圧Ｐの演算を行い（ステップＳ５）、その演算した値をゲートＧに印加して（ステップＳ６）、ステップＳ１の処理へ戻る。これは、ゲート制御部４には、ゲートＧに印加する電圧と通過電流の関係である半導体の特性データが格納されており、電流値を設定値以下に制限するためにはゲートＧに印加する電圧Ｐを何ボルト〔Ｖ〕にすればよいかを判定する。すなわち、負荷電流が増えたということは、負荷の抵抗が小さくなることから、所定の電流値とするためには、ＦＥＴ２のスイッチの抵抗を変えればよい。Next, the operation of the gate control unit 4 will be described with reference to the flowchart shown in FIG.
First, a ground voltage (0 volts [V]) is applied to the gate G of theFET 2 in the initial state. As a result, the FET 2 is turned on. Next, the current Id is measured (step S1), and the gate voltage application number counter X is cleared to 0 (step S2). Next, it is determined whether or not the measured current value is equal to or less than a preset current value (step S3). If the determination result is equal to or less than the set value, the process returns to step S1 and waits for the next current value to be output from the current detection unit 4. On the other hand, if the determination result is equal to or greater than the set value, that is, if an overcurrent is flowing between theFET 2 and theoutput terminal 3, it is determined whether or not the current Id can be limited within a specified value ( Step S4). When it is possible to limit the current Id to within the specified value, the gate control unit 4 calculates the gate applied voltage P (step S5), and applies the calculated value to the gate G (step S6). ), The process returns to step S1. This is because the gate control unit 4 stores semiconductor characteristic data which is the relationship between the voltage applied to the gate G and the passing current, and is applied to the gate G in order to limit the current value to a set value or less. It is determined how many volts [V] the voltage P should be. That is, an increase in the load current means that the resistance of the load is reduced. Therefore, in order to obtain a predetermined current value, the resistance of the switch of theFET 2 may be changed.

また、電流Ｉｄを規定値以内に制限することが可能である場合には、ＦＥＴ２のゲート電圧を徐々に上昇させることによってＦＥＴ２のドレイン電流Ｉｄを制限して、ゲート制御部４はゲートＧに入力電圧を印加し（ステップＳ７）、ゲート電圧印加回数カウンタＸを１カウントアップする（ステップＳ８）。つぎに、ゲート電圧印加回数カウンタＸが予め内部に設定されている設定回数ｎ（例えば、１０回等）以下か否かを判定する（ステップＳ９）。そして、該カウンタＸの値が設定回数ｎ以下であった場合は、瞬間的な過電流の可能性があると判定し、予め内部に設定されている時間ｔ（例えば、１ミリセカンド〔ｍｓｅｃ〕）が経過後、ＦＥＴ２のゲート電圧を０ボルト〔Ｖ〕として（ステップＳ１０）、ステップＳ３へ戻る。
一方、ＦＥＴ２のオフ回数Ｘが設定回数ｎ以上となった場合は（ステップＳ９の判定が「ＮＯ」）、瞬間的な過電流ではないと判定し、以後、ＦＥＴ２のゲート電圧を入力電圧に保持する（ステップＳ１１）。When the current Id can be limited within the specified value, the gate control unit 4 inputs the gate G by limiting the drain current Id of theFET 2 by gradually increasing the gate voltage of theFET 2. A voltage is applied (step S7), and the gate voltage application number counter X is incremented by 1 (step S8). Next, it is determined whether or not the gate voltage application number counter X is equal to or less than a preset number n (for example, 10 times) set in advance (step S9). When the value of the counter X is less than or equal to the set number n, it is determined that there is a possibility of instantaneous overcurrent, and a time t (for example, 1 millisecond [msec]) set in advance is determined. ), The gate voltage of theFET 2 is set to 0 volts [V] (step S10), and the process returns to step S3.
On the other hand, when the number of OFFs X of theFET 2 is equal to or greater than the set number n (“NO” in step S9), it is determined that there is no instantaneous overcurrent, and thereafter the gate voltage of theFET 2 is held at the input voltage. (Step S11).

ここで、図３に示すゲート制御部４の波形図について説明する。
このように、ゲート制御部４は、電流Ｉｄが一定レベルＬを越えると、ゲート電圧Ｖｇを入力電圧としてＦＥＴ２をオフとし、一定時間ｔの経過を待つ。時間ｔが経過した後、再びゲート電圧を接地電圧（０ボルト〔Ｖ〕）としてＦＥＴ２をオンとし、電流Ｉｄが再びレベルＬに達するか、あるいは越えると、再びゲート電圧Ｖｇを入力電圧としてＦＥＴ２をオフとし、時間ｔの経過を待ってＦＥＴ２をオンとし、この動作を繰り返す。
そして、ゲート電圧Ｖｇの立ち上がり回数が設定回数ｎ回以上となった場合に、瞬間的な過電流ではないと判定し、ＦＥＴ２を継続的にオフ状態とする。また、ゲート電圧Ｖｇの立ち上がり回数がｎ回以下で正常に戻れば（電流ＩｄがレベルＬ以下になれば）、以後、ＦＥＴ２のオン状態を継続する。Here, a waveform diagram of the gate control unit 4 shown in FIG. 3 will be described.
As described above, when the current Id exceeds a certain level L, the gate control unit 4 turns off theFET 2 using the gate voltage Vg as an input voltage and waits for the elapse of a certain time t. After the time t has elapsed, the gate voltage is again set to the ground voltage (0 volt [V]), theFET 2 is turned on, and when the current Id reaches or exceeds the level L again, the gate voltage Vg is used as the input voltage again. The FET 2 is turned off, and after the elapse of time t, the FET 2 is turned on, and this operation is repeated.
When the number of rising times of the gate voltage Vg becomes equal to or more than the set number n, it is determined that there is no instantaneous overcurrent, and theFET 2 is continuously turned off. Further, if the number of rising times of the gate voltage Vg returns to normal with n times or less (if the current Id becomes equal to or lower than the level L), then theFET 2 is kept on.

補償回路９は、ＦＥＴ２がオフとされた時、出力端子３の電圧を補償するもので、通常時において抵抗６を介してコンデンサ８が充電され、ＦＥＴ２のオフ時にコンデンサ８に蓄えられた電圧がダイオード７を介して出力端子３に供給され、これにより、出力端子３の電圧が補償される（図１参照）。 Thecompensation circuit 9 compensates for the voltage at theoutput terminal 3 when theFET 2 is turned off. Thecapacitor 8 is charged via the resistor 6 in the normal state, and the voltage stored in thecapacitor 8 when theFET 2 is turned off. The voltage is supplied to theoutput terminal 3 through thediode 7, and the voltage at theoutput terminal 3 is compensated (see FIG. 1).

なお、上記の実施形態において、過電流を検出すると瞬時にＦＥＴ２のゲート電圧を入力電圧へ変化させてＦＥＴ２をオフとしてもよい。また、瞬間的な突入電流やノイズによって信号を送出しないように、任意の検出不感時間を設定してもよい。
また、ＦＥＴ２をオンとする場合に、徐々にゲート電圧を接地電圧に変化させて、電流Ｉｄを徐々に上昇させる設定をしてもよく、また、ゲート電圧を瞬時に接地電池へ変化させ、ＦＥＴ２をオンとしてもよい。In the above embodiment, theFET 2 may be turned off by instantaneously changing the gate voltage of theFET 2 to the input voltage when an overcurrent is detected. Moreover, you may set arbitrary detection dead time so that a signal may not be sent out by an instantaneous inrush current or noise.
Further, when theFET 2 is turned on, the gate voltage may be gradually changed to the ground voltage, and the current Id may be gradually increased. Alternatively, the gate voltage is instantaneously changed to the ground battery, and theFET 2 May be turned on.

また、ＦＥＴ２としてｎチャネルＭＯＳＦＥＴを用いてもよい。
また、上記補償回路９として、図４（ａ）、（ｂ）に示す回路を用いてもよい。
図４（ａ）に示す回路は、抵抗１１、スイッチ１２、１３およびコンデンサ１４によって構成され、通常時はスイッチ１２がオンとなって抵抗１１を介してコンデンサ１４が充電され、過電流となった際にはＦＥＴ２がオフの時はスイッチ１３がオンとなって出力端子３へコンデンサ１４の電圧が供給される。Further, an n-channel MOSFET may be used as the FET2.
Further, as thecompensation circuit 9, circuits shown in FIGS. 4A and 4B may be used.
The circuit shown in FIG. 4A is composed of aresistor 11, switches 12, 13 and a capacitor 14, and normally theswitch 12 is turned on and the capacitor 14 is charged via theresistor 11, resulting in an overcurrent. When theFET 2 is off, theswitch 13 is turned on and the voltage of the capacitor 14 is supplied to theoutput terminal 3.

図４（ｂ）に示す回路は、トランジスタ１５、抵抗１６〜１８およびコンデンサ１９、２０によって構成されている。そして、コンデンサ２０の充電時は、バイパス抵抗１６を介して突入電流が防止される。また、トランジスタ１５はコンデンサ２０の電圧に応じてターンオンする。つまり、概念的には図４（ｃ）に示すように、トランジスタ１５のベースには、（（Ｒ１／Ｒ１＋Ｒ２）・Ｖｃ）ボルト〔Ｖ〕が印加され、トランジスタ１５のエミッタＥにはコンデンサ２０（図４（ｂ）参照）の充電電圧（初期値は０ボルト〔Ｖ〕）が印加される。 The circuit shown in FIG. 4B includes atransistor 15,resistors 16 to 18, andcapacitors 19 and 20. When charging thecapacitor 20, an inrush current is prevented via thebypass resistor 16. Thetransistor 15 is turned on according to the voltage of thecapacitor 20. That is, conceptually, as shown in FIG. 4C, ((R1 / R1 + R2) · Vc) volts [V] is applied to the base of thetransistor 15, and the capacitor 20 ( The charging voltage (see FIG. 4B) (the initial value is 0 volts [V]) is applied.

また、上記実施形態においては、時間ｔの間ＦＥＴ２をオフとし、オフ回数が設定回数ｎ回に達した時点以降、ＦＥＴ２を連続的にオフとしたが、これに代えて、次のように制御してもよい。すなわち、図５に示すように、ＦＥＴ２のオフの持続時間をｔ１とし、ＦＥＴ２のオン／オフの繰り返し時間が予め設定した時間ｔ２に達した時点以降、ＦＥＴ２を連続的にオフとする。例えば、ＦＥＴ２の通過電流が０から過電流検出値になるまでの時間を１ミリセカンド〔ｍｓｅｃ〕とし、また、時間ｔ１を１ミリセカンド〔ｍｓｅｃ〕、時間ｔ２を２０ミリセカンド〔ｍｓｅｃ〕とすると、結局、１０回オン／オフを繰り返した後、ＦＥＴ２を連続的にオフとすることになる。
ＦＥＴ２の通過電流が０から過電流検出値になるまでの時間は、短絡箇所までの配線インピーダンスに依存する。配線インピーダンスが大きい場合、電流の増加時間が長く、配線インピーダンスが小さい場合、電流の増加時間が短くなる。立ち上がり回数がｎ回設定の場合、上記条件によって、過電流を遮断するまでの時間は短絡箇所によって様々であり、一定ではない。上述した図５の制御方法は、設定された任意の時間以内に過電流を遮断したいという時に有効な設定方法である。Further, in the above embodiment, theFET 2 is turned off for the time t, and theFET 2 is continuously turned off after the number of times of turning off reaches the set number of times n. Instead of this, the following control is performed. May be. That is, as shown in FIG. 5, the FET2 OFF duration is t1, and the FET2 is continuously turned OFF after the time when the FET2 ON / OFF repeat time reaches a preset time t2. For example, suppose that the time until the passing current of theFET 2 becomes 0 to the overcurrent detection value is 1 millisecond [msec], the time t1 is 1 millisecond [msec], and the time t2 is 20 milliseconds [msec]. After all, after repeating ON / OFF 10 times, theFET 2 is continuously turned OFF.
The time required for the passing current of theFET 2 to reach the overcurrent detection value from 0 depends on the wiring impedance to the short-circuit location. When the wiring impedance is large, the current increase time is long, and when the wiring impedance is small, the current increase time is short. When the number of rises is set to n times, the time until the overcurrent is cut off varies depending on the above conditions and is not constant. The above-described control method of FIG. 5 is an effective setting method when it is desired to cut off the overcurrent within an arbitrary set time.

この発明は、電子回路の過電流防止に用いられる。 The present invention is used to prevent overcurrent of electronic circuits.

この発明の一実施形態による過電流防止装置の構成を示すブロック図である。It is a block diagram which shows the structure of the overcurrent prevention apparatus by one Embodiment of this invention.同過電流防止装置におけるゲート制御部４の動作を説明するためのフローチャートである。It is a flowchart for demonstrating operation | movement of the gate control part 4 in the same overcurrent prevention apparatus.同ゲート制御部４の動作を説明するための波形図である。6 is a waveform diagram for explaining the operation of the gate control unit 4; FIG.同過電流防止装置における補償回路９の他の構成例を示す回路図である。It is a circuit diagram which shows the other structural example of thecompensation circuit 9 in the same overcurrent prevention apparatus.同ゲート制御部４の他の動作を説明するための波形図である。6 is a waveform diagram for explaining another operation of the gate control unit 4; FIG.

符号の説明Explanation of symbols

１…入力端子
２…ＦＥＴ（電流制御手段）
３…出力端子
４…ゲート制御部（制御手段、ゲート制御手段）
５…電流検出部（電流検出手段）
６、１１、１６〜１８…抵抗
７…ダイオード
８、１４、１９、２０…コンデンサ（蓄電手段）
９…補償回路
DESCRIPTION OFSYMBOLS 1 ...Input terminal 2 ... FET (current control means)
3 ... Output terminal 4 ... Gate control section (control means, gate control means)
5 ... Current detection part (current detection means)
6, 11, 16-18 ...resistor 7 ...diode 8, 14, 19, 20 ... capacitor (power storage means)
9. Compensation circuit

Claims

Translated fromJapanese

保護対象の装置へ電流を供給する電流経路に挿入された電流制御手段と、
前記電流経路を流れる電流を検出する電流検出手段と、
前記電流検出手段によって検出された電流が所定の値を超えた時、前記電流制御手段を予め決められた一定時間オフとした後オンとし、所定時間内において前記電流制御手段のオン／オフの回数が一定値を越えた時、または、予め決められた一定時間前記電流制御手段のオン／オフが継続した時、前記電流検出手段を連続的にオフ状態とする制御手段と、
を具備することを特徴とする過電流防止装置。Current control means inserted in a current path for supplying current to the device to be protected;
Current detecting means for detecting a current flowing through the current path;
When the current detected by the current detection means exceeds a predetermined value, the current control means is turned off after being turned off for a predetermined time, and the number of times the current control means is turned on / off within the predetermined time. Control means for continuously turning off the current detection means when the current control means continues on / off for a predetermined time period when
An overcurrent prevention device comprising:

前記制御手段は、電界効果トランジスタを備え、そのゲート電圧を制御して、前記電流経路を流れる電流が設定値以下となるように制御するゲート制御手段を有することを特徴とする請求項１に記載の過電流防止装置。 The said control means is provided with a field effect transistor, Controls the gate voltage, It has a gate control means which controls so that the electric current which flows through the said current path may become below a setting value, The control means characterized by the above-mentioned. Overcurrent prevention device.

前記電流制御手段がオフとされた時、前記保護対象の装置へ電圧を供給する補償回路を設けたことを特徴とする請求項１または請求項２に記載の過電流防止装置。 3. The overcurrent prevention device according to claim 1, further comprising a compensation circuit that supplies a voltage to the device to be protected when the current control unit is turned off.

前記補償回路は、前記電流制御手段がオフとされた時、蓄えられている電圧を前記保護対象の装置へ供給する蓄電手段を有することを特徴とする請求項３に記載の過電流防止装置。
4. The overcurrent prevention device according to claim 3, wherein the compensation circuit includes a power storage unit that supplies a stored voltage to the device to be protected when the current control unit is turned off.