JP2007157844A - Semiconductor device and manufacturing method of semiconductor device - Google Patents

Abstract

Translated fromJapanese

【課題】半導体装置の小型化を実現すると同時に半導体装置の動作時の発熱を廃棄することの可能な半導体装置および斯かる半導体装置の製造方法を提供する。
【解決手段】接地面に設けられ、半導体ウエハ１０２上に配線および電極端子パターン１０４、１０６が形成されている半導体装置１００において、かかる電極端子パターンのうち、接地面と接続する電極端子パターンが形成されている部位には、かかる部位に設けられた電極端子パターンを貫通するようにして半導体ウエハに導通孔１０８が形成され、半導体ウエハには、この半導体ウエハの配線および電極端子パターンが形成されている面１０２ａと反対側の面１０２ｂから導通孔の底部１０８ａに達するまで、径が導通孔の各底部を包含可能な大きさである孔部１１０が形成され、かかる孔部には各底部および接地面を電気的に接続する一の導電体１１２が設けられている。
【選択図】図１A semiconductor device capable of reducing the size of the semiconductor device and simultaneously discarding heat generated during operation of the semiconductor device, and a method of manufacturing the semiconductor device.
In a semiconductor device 100 provided on a ground plane and having wiring and electrode terminal patterns 104 and 106 formed on a semiconductor wafer 102, an electrode terminal pattern connected to the ground plane is formed among the electrode terminal patterns. The conductive hole 108 is formed in the semiconductor wafer so as to penetrate the electrode terminal pattern provided in the part, and the wiring and electrode terminal pattern of the semiconductor wafer are formed in the semiconductor wafer. From the surface 102b opposite to the surface 102a, the hole 110 is formed having a diameter that can include each bottom of the conduction hole until reaching the bottom 108a of the conduction hole. One conductor 112 that electrically connects the ground is provided.
[Selection] Figure 1

Description

Translated fromJapanese

本発明は、半導体装置、および斯かる半導体装置の製造方法に関し、特に、半導体装置の配線・電極形成工程後に斯かる半導体装置を組み立てる組立工程における電極端子の形成・接続方法に関する。  The present invention relates to a semiconductor device and a method for manufacturing such a semiconductor device, and more particularly, to a method for forming and connecting electrode terminals in an assembly process for assembling such a semiconductor device after a wiring / electrode forming process for the semiconductor device.

従来からの半導体製造工程では、完成した半導体ウエハから個々のチップを切り出した後に外部要因によるこれらチップ損傷からの保護、水分混入等による腐食防止を目的とした上で取り扱いを考慮した電気的な接続端子を形成するために、各種のパッケージ形状による半導体組立工程を実施している。  In the conventional semiconductor manufacturing process, after cutting individual chips from a completed semiconductor wafer, electrical connections are taken into account in order to protect these chips from damage caused by external factors and to prevent corrosion due to moisture contamination. In order to form terminals, semiconductor assembly processes using various package shapes are performed.

また、薄層、分割化された斯かるチップに対しての半導体組立工程においても、その方法はさまざまであり、とりわけ電極端子形成方法では、ワイヤボンディング、フリップチップボンディングと大きく二つの方法がある。  Also, there are various methods in the semiconductor assembling process for such thin-layered and divided chips, and there are mainly two methods in the electrode terminal forming method: wire bonding and flip chip bonding.

ワイヤボンディングによる電極端子形成方法では、図８に示すように、チップの電極取出端子１０６とリードフレーム（図示せず）のリード間に直径数十μｍ程度の細いＡｕまたはＡｌ線１１８を使用して接続する方法であり、フリップチップボンディングによる電極端子形成方法では、図９に示すように、チップの電極端子１０６にバンプ１１９と呼ばれる柱状電極を形成してから、矢印で示す半導体装置の実装方向に移動させて一括して実装用基板（図示せず）と斯かるバンプ１１９を直接的に接続する方法であり、半導体電極部とこれを実装する基板とを最短距離で実装接続を行うことができる方法である。  In the electrode terminal forming method by wire bonding, as shown in FIG. 8, a thin Au orAl wire 118 having a diameter of about several tens of μm is used between thelead electrode 106 of the chip and the lead of the lead frame (not shown). In the electrode terminal forming method by flip chip bonding, as shown in FIG. 9, columnar electrodes calledbumps 119 are formed on theelectrode terminals 106 of the chip, and then in the mounting direction of the semiconductor device indicated by the arrows. In this method, the mounting substrate (not shown) and thebump 119 are directly connected together by moving them, and the semiconductor electrode portion and the substrate on which the semiconductor electrode portion is mounted can be mounted and connected at the shortest distance. Is the method.

しかしながら、従来のワイヤボンディングによる電極端子形成方法では、各ワイヤボンディング用電極端子とリードフレーム側での対応する端子間でそれぞれ個別にワイヤボンディングを行うために、高機能、多機能化によるＬＳＩの高集積化に伴って、電極端子の多数化が進むため、一つのチップに対するワイヤボンディングの本数が増加してしまう。このため、ワイヤボンディング用電極端子の寸法およびワイヤボンディング用電極端子の数、ワイヤボンディング用電極端子とワイヤボンディング用電極端子同士の間隔が考慮される結果、これら要因が半導体チップの外周寸法を決定してしまうことより、ＬＳＩの高集積化に伴い、これらを実装する半導体装置のサイズの小型化が困難になる。  However, in the conventional electrode terminal forming method by wire bonding, since wire bonding is individually performed between each wire bonding electrode terminal and the corresponding terminal on the lead frame side, the high performance and multi-functionalization of the LSI can be improved. As integration increases, the number of electrode terminals increases, and the number of wire bondings for one chip increases. For this reason, the dimensions of the wire bonding electrode terminals, the number of wire bonding electrode terminals, and the distance between the wire bonding electrode terminals and the wire bonding electrode terminals are taken into consideration. As a result, it is difficult to reduce the size of a semiconductor device on which these LSIs are mounted as LSIs are highly integrated.

また、フリップチップボンディングによる電極端子形成方法では、接続対象物との熱膨張などによる接続部の応力的問題を解消するために、特殊材料を使用したバンプや接着材の開発が不可欠となることと、フリップチップボンディングによる実装後のバンプやパッドの状態の接続部分を確認することが困難となることが課題となっている。  Also, in the method of forming electrode terminals by flip-chip bonding, it is essential to develop bumps and adhesives using special materials in order to eliminate stress problems at the connection due to thermal expansion with the connection object. The problem is that it becomes difficult to confirm the connection portions of bumps and pads after mounting by flip chip bonding.

上記の課題を解決する従来技術として、半導体装置の電極端子の形成をするに際し、配線層間のコンタクトを簡便な工程で歩留まり良く良好に形成する方法として、特許文献１には、半導体基板上に第１の配線構体を構成し、この第１の配線構体上に絶縁層を介して第２の配線構体を構成し、第１の配線構体と第２の配線構体とを接続する第３の配線構体が凹部を有する金属と、斯かる凹部に埋め込まれた絶縁物とから構成されることを特徴とする配線構体が開示されている。これによって、配線の多層化、配線容量の低減、配線間干渉の低減を図り、高性能かつ小形な通信用混成ＩＣ等の半導体アナログ集積回路及びデジタル集積回路等を提供することができる。
特開平７−１４２５７７号公報As a conventional technique for solving the above-described problem, Patent Document 1 discloses a method for forming a contact between wiring layers in a simple process with good yield when forming an electrode terminal of a semiconductor device. 3rd wiring structure which comprises 1 wiring structure, comprises 2nd wiring structure on this 1st wiring structure via the insulating layer, and connects 1st wiring structure and 2nd wiring structure Discloses a wiring structure comprising a metal having a recess and an insulator embedded in the recess. Accordingly, it is possible to increase the number of wiring layers, reduce the wiring capacity, and reduce the interference between wirings, and provide a semiconductor analog integrated circuit and a digital integrated circuit such as a high-performance and compact hybrid IC for communication.
Japanese Patent Application Laid-Open No. 7-142577

しかしながら、上述の配線構体を備える半導体装置は、層間絶縁膜の厚さが大きくなっても配線層間のコンタクトを簡便な工程で歩留まり良く良好に形成することによって、高性能かつ小型な半導体アナログ集積回路等を提供できるものの、半導体装置が高性能かつ小型化するに伴って、斯かる半導体装置の動作時の発熱が小型化した半導体装置にかかる負荷が大きくなる。斯かる熱が半導体装置に滞留することによって、半導体装置がヒートアップして、上記回路の機能が低下することが問題となる。  However, a semiconductor device provided with the above-described wiring structure has a high-performance and small-sized semiconductor analog integrated circuit by forming a contact between wiring layers in a simple process with good yield even when the thickness of the interlayer insulating film is increased. However, as the performance of the semiconductor device is reduced and the size of the semiconductor device is increased, the load applied to the semiconductor device in which the heat generated during operation of the semiconductor device is reduced is increased. When such heat stays in the semiconductor device, the semiconductor device heats up and the function of the circuit is deteriorated.

本発明は、従来の半導体装置が有する上記問題点に鑑みてなされたものであり、本発明の目的は、半導体装置の小型化を実現すると同時に、半導体装置の動作時の発熱を廃棄することの可能な、新規かつ改良された半導体装置および斯かる半導体装置の製造方法を提供することである。  The present invention has been made in view of the above-mentioned problems of conventional semiconductor devices, and an object of the present invention is to realize miniaturization of the semiconductor device and at the same time to discard the heat generated during operation of the semiconductor device. It is possible to provide a new and improved semiconductor device and a method for manufacturing such a semiconductor device.

上記課題を解決するために、本発明のある観点によれば、接地面に設けられ、半導体ウエハ上に配線および電極端子パターンが形成されている半導体装置において、かかる電極端子パターンのうち、接地面と接続する電極端子パターンが形成されている部位には、かかる部位に設けられた電極端子パターンを貫通するようにして半導体ウエハに導通孔が形成され、半導体ウエハには、この半導体ウエハの配線および電極端子パターンが形成されている面と反対側の面から導通孔の底部に達するまで、径が導通孔の各底部を包含可能な大きさである孔部が形成され、かかる孔部には各底部および接地面を電気的に接続する一の導電体が設けられていることを特徴とする、半導体装置が提供される。  In order to solve the above problems, according to an aspect of the present invention, in a semiconductor device provided on a ground plane and having wiring and electrode terminal patterns formed on a semiconductor wafer, the ground plane of the electrode terminal patterns is provided. A conductive hole is formed in the semiconductor wafer so as to penetrate the electrode terminal pattern provided in the part at a part where the electrode terminal pattern to be connected to the semiconductor terminal is formed. A hole having a diameter that can include each bottom of the conduction hole is formed from the surface opposite to the surface on which the electrode terminal pattern is formed to reach the bottom of the conduction hole. A semiconductor device is provided, wherein one conductor for electrically connecting the bottom and the ground plane is provided.

このとき、一の導電体は、成膜加工により形成されている導電性のめっきであることとしてもよい。  At this time, the one conductor may be conductive plating formed by film formation.

このような構成とすることにより、接地面に対応する電極端子と半導体装置の裏面側から接地面に有するリードフレームへ一の導電体を介して直接的に接続することが可能となるので、半導体装置組立工程でのワイヤボンディングにおけるワイヤーの本数およびワイヤボンディング用電極端子数が低減できる。このため、電極端子の外周寸法が縮小可能となるので、半導体装置の小型化に伴う高密度化・高性能化が実現される。  By adopting such a configuration, it becomes possible to directly connect the electrode terminal corresponding to the ground plane and the lead frame on the ground plane from the back side of the semiconductor device via one conductor. It is possible to reduce the number of wires and the number of electrode terminals for wire bonding in wire bonding in the apparatus assembly process. For this reason, since the outer periphery dimension of an electrode terminal can be reduced, the high density and high performance accompanying the miniaturization of a semiconductor device are implement | achieved.

また、半導体装置の接地面と対応させる電極端子は、接地面と接する半導体装置の裏面側に設けた金属系のほうが半導体ウエハを構成する半導体材料に比べて熱伝導率が高い金属製の一の導電体からなる大口径な電極端子を介して接地される。このように、ウエハの表面側に設けられた電極等より表面積の大きい大口径な電極端子をウエハの裏面側から設けるので、半導体装置の動作時に接地面に接続される電極端子が発熱する場合でも、斯かる熱が接地面との接続媒体となる半導体装置の裏面側に設けた大口径な電極端子により多くの熱エネルギーが吸収されることによって分散される。このため、半導体装置動作中に発生する熱エネルギーが大口径な裏面側電極端子を通じてリードフレーム等の実装用基板側に伝わり半導体装置そのものに熱がこもりにくくなる。すなわち、半導体装置の動作時の廃熱効果を高めることができ、半導体装置のヒートアップにより、かかる半導体装置を備えた半導体アナログ集積回路等の機能の低下を防ぐことができる。  In addition, the electrode terminal corresponding to the ground plane of the semiconductor device is made of a metal having a higher thermal conductivity than the semiconductor material constituting the semiconductor wafer in the metal system provided on the back side of the semiconductor device in contact with the ground plane. It is grounded through a large-diameter electrode terminal made of a conductor. As described above, since a large-diameter electrode terminal having a larger surface area than the electrode provided on the front surface side of the wafer is provided from the back surface side of the wafer, even when the electrode terminal connected to the ground plane generates heat during operation of the semiconductor device. Such heat is dispersed by absorbing a large amount of heat energy by the large-diameter electrode terminal provided on the back surface side of the semiconductor device serving as a connection medium with the ground plane. For this reason, the heat energy generated during the operation of the semiconductor device is transmitted to the mounting substrate side such as the lead frame through the large-diameter back surface side electrode terminal, so that it is difficult for the semiconductor device itself to accumulate heat. That is, the waste heat effect during the operation of the semiconductor device can be enhanced, and the deterioration of the functions of the semiconductor analog integrated circuit and the like provided with the semiconductor device can be prevented by the heat-up of the semiconductor device.

上記課題を解決するために、本発明の別の観点によれば、接地面に設けられた半導体装置の半導体ウエハ上に配線および電極端子パターンを形成する工程後に、半導体装置を組み立てる工程を含む半導体装置の製造方法において、電極端子パターンが形成される面のうち、接地面と接続する電極端子パターン以外の部分を一のレジストで被膜する工程と、一のレジストで被膜されていない電極端子パターンを貫通するようにして半導体ウエハに導通孔を形成する工程と、電極端子パターンが形成される面の反対側の面に導通孔の各底部を包含可能な大きさの孔部を形成する部位以外に他のレジストを被膜する工程と、半導体ウエハの他のレジストで被膜されていない部位を半導体ウエハの反対側の面から導通孔の底部に届くまでエッチング処理をする工程と、かかるエッチング処理により形成された孔部に導通孔の各底部および接地面を導通可能にするための一の導電体を設ける工程と、これら一のおよび他のレジストを除去して、形成された半導体装置の薄層化を行う工程と、を含むことを特徴とする、半導体装置の製造方法が提供される。  In order to solve the above problems, according to another aspect of the present invention, a semiconductor including a step of assembling a semiconductor device after a step of forming wiring and electrode terminal patterns on a semiconductor wafer of the semiconductor device provided on the ground plane In the manufacturing method of the apparatus, a step of coating a portion other than the electrode terminal pattern connected to the ground surface with a single resist among surfaces on which the electrode terminal pattern is formed, and an electrode terminal pattern not coated with the one resist In addition to the step of forming a through hole in the semiconductor wafer so as to penetrate, and a portion where a hole having a size capable of including each bottom of the through hole is formed on the surface opposite to the surface on which the electrode terminal pattern is formed. Etch the process of coating another resist and the part not coated with another resist of the semiconductor wafer until it reaches the bottom of the conduction hole from the opposite surface of the semiconductor wafer. Removing the one and other resists, and a step of providing one conductor for enabling conduction between each bottom portion of the conduction hole and the ground plane in the hole formed by the etching process. And a step of thinning the formed semiconductor device. A method for manufacturing a semiconductor device is provided.

このとき、一の導電体は、導電性のめっきを所望の厚さになるまで成膜することにより形成されることとしてもよい。  At this time, the one conductor may be formed by depositing conductive plating until a desired thickness is reached.

このような構成とすることにより、半導体装置に設けられる接地面に接続する電極端子と接地面とを電気的に直接接続する導電体を設けることが容易にできるので、従来使用されていた半導体装置組立工程でのワイヤボンディングにおけるワイヤーの本数およびワイヤボンディング用電極端子数が低減され、半導体装置の小型化に伴う高密度化・高性能化が実現される。とりわけ、上記導電体を導電性のめっきを所望の厚さになるまで成膜する方法を使用することにより、かかる導電体を容易に形成できる。  By adopting such a configuration, it is possible to easily provide a conductor for electrically directly connecting the electrode terminal connected to the ground plane provided in the semiconductor device and the ground plane. The number of wires and the number of electrode terminals for wire bonding in wire bonding in the assembly process are reduced, and high density and high performance are realized along with miniaturization of semiconductor devices. In particular, such a conductor can be easily formed by using a method in which the conductor is deposited to have a desired thickness by conductive plating.

以上説明したように本発明によれば、半導体装置組立工程でのワイヤボンディングにおけるワイヤー本数を低減することができる。また、ワイヤボンディング用電極端子数の低減により、電極端子の外周寸法の縮小によって、半導体装置の寸法を縮小し、小型化することができる。さらに、半導体装置の動作時における発熱を廃棄する廃熱効果が高まる。  As described above, according to the present invention, the number of wires in wire bonding in the semiconductor device assembly process can be reduced. Further, by reducing the number of electrode terminals for wire bonding, the size of the semiconductor device can be reduced and the size can be reduced by reducing the outer peripheral dimensions of the electrode terminals. Furthermore, the waste heat effect of discarding heat generated during operation of the semiconductor device is enhanced.

以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書および図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。  Exemplary embodiments of the present invention will be described below in detail with reference to the accompanying drawings. In the present specification and drawings, components having substantially the same functional configuration are denoted by the same reference numerals, and redundant description is omitted.

まず、本発明の半導体装置の構成について、図面を使用しながら説明する。図１は、本発明の半導体装置の一実施形態の模式的な断面図である。本実施形態の半導体装置１００は、ＧａＡｓやＳｉ等からなる半導体ウエハ１０２の上に、ＣｕやＡｌ等からなる配線パターン１０４および電極端子パターン１０６がスパッタ法や蒸着法等により形成されている。電極端子パターン１０６のうち、リードフレーム等の電気信号をやり取りする際の基準電位（０Ｖ）とみなされる接地面（以下、ＧＮＤと称する）と接続する電極端子パターン１０６が形成されている部位には、かかる部位に設けられた電極端子パターン１０６を貫通するようにして半導体ウエハ１０２に導通孔となるＶＩＡホール１０８がエッチング等により形成されている。  First, the structure of the semiconductor device of the present invention will be described with reference to the drawings. FIG. 1 is a schematic cross-sectional view of an embodiment of a semiconductor device of the present invention. In thesemiconductor device 100 of the present embodiment, awiring pattern 104 and anelectrode terminal pattern 106 made of Cu, Al, or the like are formed on asemiconductor wafer 102 made of GaAs, Si, or the like by a sputtering method, a vapor deposition method, or the like. Of theelectrode terminal pattern 106, a portion where theelectrode terminal pattern 106 connected to a ground plane (hereinafter referred to as GND) regarded as a reference potential (0 V) when exchanging electrical signals such as a lead frame is formed is formed. AVIA hole 108 serving as a conduction hole is formed in thesemiconductor wafer 102 by etching or the like so as to penetrate theelectrode terminal pattern 106 provided in such a part.

半導体ウエハ１０２の配線パターン１０４および電極端子パターン１０６が形成されている面１０２ａと反対側の面となる裏面１０２ｂには、ＶＩＡホール１０８の各底部１０８ａを包含可能な大きさの径を有する孔部である大口径ホール１１０が設けられ、この大口径ホール１１０は、半導体ウエハ１０２の裏面１０２ｂからＶＩＡホール１０８の底部１０８ａに達するまでの深さを有する。この大口径ホール１１０には、ＶＩＡホール１０８の各底部１０８ａおよびＧＮＤを電気的に接続するための一の導電体として裏面側電極端子用メタル１１２が設けられている。この裏面側電極端子用メタル１１２は、本実施形態では、後述するように金（Ａｕ）等の導電性の大きい金属からなる導電性のめっきの成膜加工により形成されている。  On theback surface 102b, which is the surface opposite to thesurface 102a on which thewiring pattern 104 and theelectrode terminal pattern 106 of thesemiconductor wafer 102 are formed, a hole having a diameter large enough to include eachbottom 108a of theVIA hole 108. The large-diameter hole 110 has a depth from theback surface 102 b of the semiconductor wafer 102 to thebottom 108 a of theVIA hole 108. The large-diameter hole 110 is provided with a back-side electrodeterminal metal 112 as one conductor for electrically connecting eachbottom portion 108a of theVIA hole 108 and GND. In this embodiment, the back surface side electrodeterminal metal 112 is formed by film formation of conductive plating made of a highly conductive metal such as gold (Au), as will be described later.

このように、ＧＮＤに対応する電極端子１０６と半導体装置１００の裏面側からＧＮＤとなるリードフレーム（図示せず）へ裏面側電極端子用メタル１１２を介して直接的に接続できるので、半導体装置組立工程でのワイヤボンディングにおけるワイヤーの本数およびワイヤボンディング用電極端子数が低減可能となる。このため、電極端子の外周寸法が縮小可能となるので、半導体装置１００の小型化に伴う高密度化が実現される。  As described above, since theelectrode terminal 106 corresponding to GND and the lead frame (not shown) serving as GND can be directly connected from the back surface side of thesemiconductor device 100 via the back surface sideelectrode terminal metal 112, the semiconductor device assembly is performed. It is possible to reduce the number of wires and the number of electrode terminals for wire bonding in wire bonding in the process. For this reason, since the outer periphery dimension of an electrode terminal can be reduced, the high density accompanying size reduction of thesemiconductor device 100 is implement | achieved.

また、半導体装置１００のＧＮＤと対応させる電極端子１０６は、ＧＮＤと接する大口径な電極端子となる裏面側電極端子用メタル１１２を介して接地されることにより、半導体装置１００の動作時にＧＮＤに接続される電極端子１０６の発熱を裏面側電極端子用メタル１１２で分散されるので、前述の半導体装置１００の動作時の発熱の廃熱効果が高まる。このため、半導体装置１００のヒートアップによって、かかる半導体装置１００を備えた半導体アナログ集積回路等の機能の低下を防ぐことができる。  Further, theelectrode terminal 106 corresponding to the GND of thesemiconductor device 100 is connected to the GND during the operation of thesemiconductor device 100 by being grounded via the back-side electrodeterminal metal 112 serving as a large-diameter electrode terminal in contact with the GND. Since the heat generated by theelectrode terminal 106 is dispersed by the back-sideelectrode terminal metal 112, the waste heat effect of the heat generated during the operation of thesemiconductor device 100 is increased. For this reason, the heat-up of thesemiconductor device 100 can prevent the function of the semiconductor analog integrated circuit including thesemiconductor device 100 from being deteriorated.

さらに、ＧＮＤと接する上述の大口径な電極端子を半導体材料からなる半導体ウエハ１０２に比べて熱伝導率が高い金（Ａｕ）等の金属系材質で表面積を大きく形成することによって、より多くの熱エネルギーを吸収できる。このため、結果的に半導体装置１００の動作中に発生する熱エネルギーが大口径な裏面側電極端子用メタル１１２を通じてリードフレーム等の実装用基板側に伝わり、半導体装置１００そのものに熱がこもりにくくなり、かかる廃熱効果の向上が実現される。  Further, by forming the large-diameter electrode terminal in contact with GND with a metal-based material such as gold (Au) having a higher thermal conductivity than that of thesemiconductor wafer 102 made of a semiconductor material, more heat is generated. Can absorb energy. Therefore, as a result, heat energy generated during the operation of thesemiconductor device 100 is transmitted to the mounting substrate side such as the lead frame through the large-diameter back-sideelectrode terminal metal 112, and thesemiconductor device 100 itself does not easily accumulate heat. Thus, the improvement of the waste heat effect is realized.

次に、本実施形態の半導体装置１００の製造方法について、図面を使用しながら説明する。図２は、本実施形態の半導体装置１００の製造方法を説明するためのフローチャートであり、図３〜７は、図２で示すフローチャートの工程Ｓ１０〜Ｓ１８までの各工程における本実施形態の半導体装置１００の模式的な断面図である。  Next, a method for manufacturing thesemiconductor device 100 of this embodiment will be described with reference to the drawings. FIG. 2 is a flowchart for explaining a manufacturing method of thesemiconductor device 100 of the present embodiment, and FIGS. 3 to 7 illustrate the semiconductor device of the present embodiment in steps S10 to S18 of the flowchart shown in FIG. 1 is a schematic cross-sectional view of 100. FIG.

本発明の半導体装置の製造方法は、半導体装置の配線・電極形成工程後に斯かる半導体装置を組み立てる各種のパッケージ形状による組立工程に特徴を有する。本実施形態の半導体装置１００の製造方法において、図２で示す半導体装置１００の組立工程では、半導体ウエハ１０２上に配線パターン１０４および電極端子パターン１０６を形成する工程後に、まず、電極端子パターン１０６が形成される面１０２ａのうち、ＧＮＤに対応する電極端子パターン１０６以外の部分を図３に示すように第１のレジストとなるフォトレジスト１１４で被膜する（図２で示す工程Ｓ１０）。  The method for manufacturing a semiconductor device according to the present invention is characterized by an assembling process using various package shapes for assembling the semiconductor device after the wiring / electrode forming process of the semiconductor device. In the manufacturing method of thesemiconductor device 100 of this embodiment, in the assembly process of thesemiconductor device 100 shown in FIG. 2, theelectrode terminal pattern 106 is first formed after the process of forming thewiring pattern 104 and theelectrode terminal pattern 106 on thesemiconductor wafer 102. Of thesurface 102a to be formed, a portion other than theelectrode terminal pattern 106 corresponding to GND is coated with aphotoresist 114 serving as a first resist as shown in FIG. 3 (step S10 shown in FIG. 2).

その後、図４に示すように、ＧＮＤに対応している電極端子パターン１０６、換言すると、フォトレジスト１１４で被膜されていない電極端子パターン１０６を貫通するようにして半導体ウエハ１０２にＶＩＡホール１０８をエッチング処理等により形成する（図２で示す工程Ｓ１２）。なお、このときのＶＩＡホール１０８の深さは、１００um以上の深さを確保することが製造過程において加工精度上厳しいため、１００um以下を想定するものとする。  Thereafter, as shown in FIG. 4, theVIA hole 108 is etched in thesemiconductor wafer 102 so as to penetrate theelectrode terminal pattern 106 corresponding to GND, in other words, theelectrode terminal pattern 106 not coated with thephotoresist 114. It forms by processing etc. (process S12 shown in FIG. 2). Note that the depth of theVIA hole 108 at this time is assumed to be 100 μm or less because it is difficult to secure a depth of 100 μm or more in terms of processing accuracy in the manufacturing process.

半導体ウエハ１０２にＶＩＡホール１０８を形成後、電極端子パターン１０６が形成される面１０２ａの反対側の面となる裏側面１０２ｂに工程Ｓ１２で形成したＶＩＡホール１０８の各底部１０８ａを包含可能な大きさの孔部である大口径ホール１１０を形成するために、図５で示すように、大口径ホール１１０を形成する部位以外に、第２のレジストとなるフォトレジスト１１６を被膜する（図２で示す工程Ｓ１４）。  After forming theVIA hole 108 in thesemiconductor wafer 102, theback surface 102b, which is the surface opposite to thesurface 102a on which theelectrode terminal pattern 106 is formed, can include eachbottom portion 108a of theVIA hole 108 formed in step S12. In order to form a large-diameter hole 110 that is a hole portion of the first hole, as shown in FIG. 5, aphotoresist 116 serving as a second resist is coated in addition to the portion where the large-diameter hole 110 is formed (shown in FIG. 2). Step S14).

その後、工程Ｓ１４で半導体ウエハ１０２のフォトレジスト１１６で被膜されていない部位に対し、図６で示すように、半導体ウエハ１０２の反対側の面となる裏面１０２ｂからＶＩＡホール１０８の底部となる底面１０８ａが確認できる深さまでエッチング処理をすることにより、上記の大口径ホール１１０を形成する（図２で示す工程Ｓ１６）。これにより、各電極端子上から形成された各電極端子用ＶＩＡホール１０８と大口径ホール１１０の接続が可能となる。なお、大口径ホール１１０は、製造条件の許容範囲内でなるべく大きく、かつ深く形成される程、上述した本発明の効果がより発揮されるので好ましい。  After that, as shown in FIG. 6, thebottom surface 108a which becomes the bottom of theVIA hole 108 from theback surface 102b which is the opposite surface of thesemiconductor wafer 102 to the portion of thesemiconductor wafer 102 which is not coated with thephotoresist 116 in step S14. The above-described large-diameter hole 110 is formed by performing an etching process to such a depth that can be confirmed (step S16 shown in FIG. 2). As a result, connection between each electrode terminal VIAhole 108 formed on each electrode terminal and the large-diameter hole 110 becomes possible. Thelarger diameter hole 110 is preferably as large and deep as possible within the allowable range of manufacturing conditions, since the above-described effects of the present invention are more exhibited.

次に、形成された大口径ホール１１０に対し、図７で示すように、ＶＩＡホール１０８の各底部１０８ａとＧＮＤとを電気的に接続するための一の導電体として、導電性のめっきを所望の厚さになるまで成膜することによって裏面側電極端子用メタル１１２が形成される（図２で示す工程Ｓ１８）。このときの導電性めっきの好適な材質としては、電気伝導や熱伝導に非常に優れ、かつ酸化しにくいことによる経時変化が少ない点からして、金等が好ましいが、銅等の他の金属でも代用可能である。なお、このとき形成される裏面側電極端子用メタル１１２の厚さは、次の工程Ｓ２０での薄層化における目標基板厚よりもやや厚めになるような厚さとすることが好ましい。  Next, with respect to the formed large-diameter hole 110, as shown in FIG. 7, conductive plating is desired as one conductor for electrically connecting eachbottom portion 108a of theVIA hole 108 and GND. The back-sideelectrode terminal metal 112 is formed by forming the film until the thickness becomes (step S18 shown in FIG. 2). As a suitable material for the conductive plating at this time, gold or the like is preferable because it is very excellent in electric conduction and heat conduction and is less susceptible to oxidation. However, other metals such as copper are preferable. But it can be substituted. Note that the thickness of the back-sideelectrode terminal metal 112 formed at this time is preferably set to be slightly thicker than the target substrate thickness in the thinning in the next step S20.

その後、オゾン溶解法等によりフォトレジスト１１４、１１６を除去してから、形成された半導体装置１００を所望の厚さになるまでの薄層化を行い（図２で示す工程Ｓ２０）、図１に示す装置の形態をもって半導体装置１００の完成とし、かかる工程Ｓ２０以降は、チップ化工程等を行うこととする。  Thereafter, thephotoresists 114 and 116 are removed by an ozone dissolution method or the like, and the formedsemiconductor device 100 is thinned to a desired thickness (step S20 shown in FIG. 2). Thesemiconductor device 100 is completed with the form of the device shown, and after this step S20, a chip forming step and the like are performed.

以上説明したように、本発明の半導体装置１００の製造方法は、半導体ウエハ１０２の裏面側１０２ｂに半導体ウエハ１０２の表面側１０２ａから形成した各ＶＩＡホール１０８を包含可能な大きさの大口径ホール１１０を形成してから、半導体装置１００に設けられるＧＮＤに接続する電極端子１０６とＧＮＤとを電気的に直接接続する導電体となる裏面側電極端子用メタル１１２を導電性めっきの成膜加工で設けることにより、ウエハ１０２の表面側に設けた電極端子１０６とＧＮＤが導通するので、従来のように半導体装置組立工程でのワイヤボンディングにおけるワイヤーの本数やワイヤボンディング用電極端子数が低減できる。  As described above, the manufacturing method of thesemiconductor device 100 of the present invention has a large-diameter hole 110 having a size capable of including eachVIA hole 108 formed from thefront surface side 102a of thesemiconductor wafer 102 on theback surface side 102b of thesemiconductor wafer 102. Then, theelectrode terminal 106 connected to the GND provided in thesemiconductor device 100 and the back-sideelectrode terminal metal 112 serving as a conductor for directly connecting the GND are provided by a conductive plating film forming process. As a result, theelectrode terminals 106 provided on the front surface side of thewafer 102 are electrically connected to the GND, so that the number of wires and the number of electrode terminals for wire bonding in the wire bonding in the semiconductor device assembly process can be reduced as in the prior art.

また、半導体装置１００のＧＮＤと対応させる電極端子１０６が大口径な電極端子である裏面側電極端子用メタル１１２を介して接地されることによって、半導体装置１００の動作時にＧＮＤに接続される電極端子１０６の発熱を裏面側電極端子用メタル１１２で分散できる。このため、半導体装置の小型化に伴う高密度化を実現した上で前述の半導体装置１００の動作時の発熱の廃熱効果を高めることができる。  Further, theelectrode terminal 106 corresponding to the GND of thesemiconductor device 100 is grounded via the back-sideelectrode terminal metal 112 which is a large-diameter electrode terminal, so that the electrode terminal connected to the GND during the operation of thesemiconductor device 100 The generated heat of 106 can be dispersed by the backsideelectrode terminal metal 112. For this reason, the waste heat effect of the heat generated during the operation of thesemiconductor device 100 described above can be enhanced while realizing the high density accompanying the downsizing of the semiconductor device.

以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。  As mentioned above, although preferred embodiment of this invention was described referring an accompanying drawing, it cannot be overemphasized that this invention is not limited to the example which concerns. It will be apparent to those skilled in the art that various changes and modifications can be made within the scope of the claims, and these are naturally within the technical scope of the present invention. Understood.

例えば、上述の実施形態では、半導体ウエハ１０２の裏面側から形成した大口径ホール１１０にＶＩＡホール１０８の各底部１０８ａとＧＮＤを電気的に接続するために導電性めっきの成膜加工により形成された裏面側電極端子用メタル１１２が設けられているが、ＶＩＡホール１０８の各底部１０８ａとＧＮＤを電気的に接続できれば、成膜加工によって形成された裏面側電極端子用メタル１１２に限定されず、他の製造方法で形成された金属板等の一の導電体で代用することも可能である。  For example, in the above-described embodiment, it is formed by conductive plating film forming processing in order to electrically connect eachbottom portion 108a of theVIA hole 108 and GND to the large-diameter hole 110 formed from the back surface side of thesemiconductor wafer 102. The back sideelectrode terminal metal 112 is provided. However, as long as eachbottom part 108a of theVIA hole 108 and the GND can be electrically connected, the back sideelectrode terminal metal 112 is not limited to the back sideelectrode terminal metal 112 formed by the film forming process. It is also possible to substitute one conductor such as a metal plate formed by the above manufacturing method.

本発明は、半導体装置、および斯かる半導体装置の製造方法に適用可能であり、特に、ワイヤボンディング方法を用いずにリードフレームＧＮＤ部への実装接地が可能な半導体装置に適用可能である。  The present invention can be applied to a semiconductor device and a method for manufacturing such a semiconductor device, and in particular, can be applied to a semiconductor device that can be mounted and grounded to a lead frame GND portion without using a wire bonding method.

本発明の半導体装置の一実施形態の模式的な断面図である。It is typical sectional drawing of one Embodiment of the semiconductor device of this invention.同実施形態の半導体装置の製造方法を説明するためのフローチャートである。4 is a flowchart for explaining a method for manufacturing the semiconductor device of the embodiment.同実施形態の半導体装置の製造方法の工程Ｓ１０における半導体装置の模式的な断面図である。It is a typical sectional view of a semiconductor device in process S10 of a manufacturing method of a semiconductor device of the embodiment.同実施形態の半導体装置の製造方法の工程Ｓ１２における半導体装置の模式的な断面図である。It is a typical sectional view of a semiconductor device in process S12 of a manufacturing method of a semiconductor device of the embodiment.同実施形態の半導体装置の製造方法の工程Ｓ１４における半導体装置の模式的な断面図である。It is a typical sectional view of a semiconductor device in process S14 of a manufacturing method of a semiconductor device of the embodiment.同実施形態の半導体装置の製造方法の工程Ｓ１６における半導体装置の模式的な断面図である。It is a typical sectional view of a semiconductor device in process S16 of a manufacturing method of a semiconductor device of the embodiment.同実施形態の半導体装置の製造方法の工程Ｓ１８における半導体装置の模式的な断面図である。It is a typical sectional view of a semiconductor device in process S18 of a manufacturing method of a semiconductor device of the embodiment.従来技術であるワイヤボンディングに係る半導体装置の構造を示す説明図である。It is explanatory drawing which shows the structure of the semiconductor device which concerns on the wire bonding which is a prior art.従来技術であるフリップチップボンディングに係る半導体装置の構造を示す説明図である。It is explanatory drawing which shows the structure of the semiconductor device which concerns on the flip chip bonding which is a prior art.

符号の説明Explanation of symbols

１００ 半導体装置
１０２ 半導体ウエハ
１０２ａ 配線および電極端子パターンが形成されている面
１０２ｂ 配線および電極端子パターンが形成されている面と反対側の面（裏側面）
１０４ 配線パターン
１０６ 電極端子パターン
１０８ 導通孔（ＶＩＡホール）
１０８ａ （ＶＩＡホールの）底部
１１０ 孔部（大口径ホール）
１１２ 一の導電体（裏面電極端子用メタル）
１１４ 一のレジスト（フォトレジスト）
１１６ 他のレジスト（フォトレジスト）100Semiconductor device 102Semiconductorwafer 102a Surface 102b on which wiring and electrode terminal patterns are formed Surface opposite to the surface on which wiring and electrode terminal patterns are formed (back side surface)
104Wiring pattern 106 Electrodeterminal pattern 108 Conduction hole (VIA hole)
108a (VIA hole) bottom 110 hole (large-diameter hole)
112 One conductor (metal for back electrode terminal)
114 One resist (photoresist)
116 Other resists (photoresists)

Claims (4)

Translated fromJapanese

接地面に設けられ、半導体ウエハ上に配線および電極端子パターンが形成されている半導体装置において、
前記電極端子パターンのうち、前記接地面と接続する電極端子パターンが形成されている部位には、該部位に設けられた前記電極端子パターンを貫通するようにして前記半導体ウエハに導通孔が形成され、
前記半導体ウエハには、該半導体ウエハの前記配線および電極端子パターンが形成されている面と反対側の面から前記導通孔の底部に達するまで、径が前記導通孔の各底部を包含可能な大きさである孔部が形成され、該孔部には前記各底部および前記接地面を電気的に接続する一の導電体が設けられていることを特徴とする、半導体装置。In the semiconductor device provided on the ground plane and formed with wiring and electrode terminal patterns on the semiconductor wafer,
Of the electrode terminal pattern, a conductive hole is formed in the semiconductor wafer at a portion where the electrode terminal pattern connected to the ground plane is formed so as to penetrate the electrode terminal pattern provided in the portion. ,
The diameter of the semiconductor wafer is such that the diameter of the semiconductor wafer can include each bottom portion of the conduction hole until it reaches the bottom portion of the conduction hole from the surface opposite to the surface on which the wiring and electrode terminal patterns are formed. The semiconductor device is characterized in that a hole is formed, and the hole is provided with one conductor for electrically connecting the bottom and the ground plane. 前記一の導電体は、成膜加工により形成されている導電性のめっきであることを特徴とする、請求項１に記載の半導体装置。  The semiconductor device according to claim 1, wherein the one conductor is conductive plating formed by film formation. 接地面に設けられた半導体装置の半導体ウエハ上に配線および電極端子パターンを形成する工程後に、前記半導体装置を組み立てる工程を含む半導体装置の製造方法において、
前記電極端子パターンが形成される面のうち、前記接地面と接続する電極端子パターン以外の部分を一のレジストで被膜する工程と、
前記一のレジストで被膜されていない前記電極端子パターンを貫通するようにして前記半導体ウエハに導通孔を形成する工程と、
前記電極端子パターンが形成される面の反対側の面に前記導通孔の各底部を包含可能な大きさの孔部を形成する部位以外に他のレジストを被膜する工程と、
前記半導体ウエハの前記他のレジストで被膜されていない部位を前記反対側の面から前記導通孔の底部に届くまでエッチング処理をする工程と、
前記エッチング処理により形成された前記孔部に前記導通孔の各底部および前記接地面を導通可能にするための一の導電体を設ける工程と、
前記一のおよび他のレジストを除去して、形成された半導体装置の薄層化を行う工程と、
を含むことを特徴とする、半導体装置の製造方法。In a method of manufacturing a semiconductor device including a step of assembling the semiconductor device after the step of forming wiring and electrode terminal patterns on the semiconductor wafer of the semiconductor device provided on the ground plane,
Of the surface on which the electrode terminal pattern is formed, a step of coating a portion other than the electrode terminal pattern connected to the ground plane with a single resist,
Forming a conduction hole in the semiconductor wafer so as to penetrate the electrode terminal pattern not coated with the one resist;
Coating a resist other than a portion for forming a hole having a size capable of including each bottom of the conduction hole on the surface opposite to the surface on which the electrode terminal pattern is formed;
Etching the semiconductor wafer until the part not coated with the other resist reaches the bottom of the conduction hole from the opposite surface; and
A step of providing one conductor for enabling conduction between each bottom of the conduction hole and the ground plane in the hole formed by the etching process;
Removing the one and other resists and thinning the formed semiconductor device; and
A method for manufacturing a semiconductor device, comprising: 前記一の導電体は、導電性のめっきを所望の厚さになるまで成膜することにより形成されることを特徴とする、請求項３に記載の半導体装置の製造方法。  4. The method of manufacturing a semiconductor device according to claim 3, wherein the one conductor is formed by depositing conductive plating until a desired thickness is reached.

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