JP2007096053A

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Publication number: JP2007096053A
Application number: JP2005284472A
Authority: JP
Inventors: Masashi Kasuga; 昌志春日
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2005-09-29
Filing date: 2005-09-29
Publication date: 2007-04-12

Abstract

【課題】フォトマスクの枚数を低減して製造コストの低減が可能なパターニング方法を提供する。
【解決手段】（ａ）電極層２０およびオーミック接続層３０を順に積層形成する工程と、（ｂ）接続層３０の表面の所定位置にエッチングマスク層４０を形成する工程と、（ｃ）接続層３０のａ−Ｓｉ材料のエッチングレートが、電極層２０のＭｏ材料およびエッチングマスク層４０のレジスト材料のエッチングレートより大きくなる第１エッチングと、（ｄ）電極層２０のＭｏ材料およびエッチングマスク層４０のレジスト材料のエッチングレートが、接続層３０のａ−Ｓｉ材料のエッチングレートより大きくなる第２エッチングとを、繰り返し実施することにより、接続層３０および電極層２０をパターニングするとともに、電極層２０の側面を傾斜面とする工程とを有する。
【選択図】図２PROBLEM TO BE SOLVED: To provide a patterning method capable of reducing the manufacturing cost by reducing the number of photomasks.
(A) a step of sequentially stacking an electrode layer 20 and an ohmic connection layer 30; (b) a step of forming an etching mask layer 40 at a predetermined position on the surface of the connection layer 30; and (c) a connection layer. A first etching in which the etching rate of the a-Si material 30 is higher than the etching rate of the Mo material of the electrode layer 20 and the resist material of the etching mask layer 40; and (d) the Mo material of the electrode layer 20 and the etching mask layer 40. By repeatedly performing the second etching in which the etching rate of the resist material is larger than the etching rate of the a-Si material of the connection layer 30, the connection layer 30 and the electrode layer 20 are patterned, and the electrode layer 20 And a step of making the side surface an inclined surface.
[Selection] Figure 2

Description

Translated fromJapanese

本発明は、パターニング方法および薄膜トランジスタの製造方法に関するものである。 The present invention relates to a patterning method and a method for manufacturing a thin film transistor.

図８（ａ）は、従来技術に係る薄膜トランジスタの断面図である。この薄膜トランジスタ１０は、ゲート絶縁膜１６を挟んで基板１２とは反対側にゲート電極１８が形成された、スタガ型の薄膜トランジスタである。そのゲート絶縁膜１６の下層には、半導体層１４が形成されている。その半導体層１４の両端部の下層には、モリブデン（Ｍｏ）からなる電極層２８（ソース電極層２８ｓおよびドレイン電極層２８ｄ）が形成されている。なお電極層２８と半導体層１４との間には、両者をオーミック接続するための接続層３８が形成されている。 FIG. 8A is a cross-sectional view of a thin film transistor according to the prior art. Thethin film transistor 10 is a staggered thin film transistor in which agate electrode 18 is formed on the opposite side of thesubstrate 12 with thegate insulating film 16 interposed therebetween. Asemiconductor layer 14 is formed under thegate insulating film 16. Electrode layers 28 (source electrode layer 28 s anddrain electrode layer 28 d) made of molybdenum (Mo) are formed in the lower layer at both ends of thesemiconductor layer 14. Note that aconnection layer 38 is formed between theelectrode layer 28 and thesemiconductor layer 14 for ohmic connection therebetween.

上述した電極層２８は厚さ５００ｎｍ程度に形成され、半導体層１４は厚さ５０ｎｍ程度に形成される。そのため、電極層２８の側面を垂直面にすると、半導体層１４の段切れが発生するおそれがある。そこで、電極層２８の側面は傾斜面とされている。
図８（ｂ）は、従来技術に係る薄膜トランジスタの製造方法の説明図である。電極層２８の側面を傾斜面に整形するため、レジスト後退法が採用されている。レジスト後退法は、エッチングマスク層４０の縮小に伴って電極層２０のエッチング範囲を拡大することにより、電極層２８をパターニングしつつ、その側面を傾斜面に整形するものである。そして電極層２８の形成後、図８（ａ）に示す接続層３８をパターニングする。
特開平６−２０８９７７号公報特開平７−２６３４１７号公報Theelectrode layer 28 described above is formed with a thickness of about 500 nm, and thesemiconductor layer 14 is formed with a thickness of about 50 nm. Therefore, if the side surface of theelectrode layer 28 is a vertical surface, thesemiconductor layer 14 may be disconnected. Therefore, the side surface of theelectrode layer 28 is inclined.
FIG. 8B is an explanatory diagram of a method for manufacturing a thin film transistor according to the prior art. In order to shape the side surface of theelectrode layer 28 into an inclined surface, a resist receding method is employed. In the resist receding method, the etching range of theelectrode layer 20 is expanded along with the reduction of theetching mask layer 40, thereby patterning theelectrode layer 28 and shaping its side surface into an inclined surface. Then, after theelectrode layer 28 is formed, theconnection layer 38 shown in FIG.
Japanese Patent Laid-Open No. 6-208977 JP-A-7-263417

しかしながら、上述した従来技術では、レジスト後退法により電極層２８をパターニングするため第１のレジストが必要であり、また接続層３８をパターニングするため第２のレジストが必要である。すなわち、２回のフォトリソグラフィを実施するため、２枚のフォトマスクが必要になり、製造コストの低減に限界がある。 However, in the above-described conventional technology, the first resist is necessary for patterning theelectrode layer 28 by the resist receding method, and the second resist is necessary for patterning theconnection layer 38. That is, since two photolithographys are performed, two photomasks are required, and there is a limit to reduction in manufacturing cost.

なお特許文献１および特許文献２には、異なるエッチングガスを用いて２回のエッチングを行うことにより、積層構造体をテーパ形状に整形する技術が提案されている。しかしながらこの技術では、２回のエッチングのため異なるエッチング装置を必要とするなど、製造コストの低減に限界がある。 Patent Document 1 and Patent Document 2 propose a technique for shaping a laminated structure into a tapered shape by performing etching twice using different etching gases. However, this technique has a limit in reducing the manufacturing cost, such as requiring different etching apparatuses for the two etchings.

本発明は上記課題を解決するためになされたものであって、フォトマスクの枚数を削減して製造コストの低減が可能なパターニング方法および薄膜トランジスタの製造方法の提供を目的とする。 The present invention has been made to solve the above problems, and an object of the present invention is to provide a patterning method and a thin film transistor manufacturing method capable of reducing the manufacturing cost by reducing the number of photomasks.

上記目的を達成するため、本発明に係るパターニング方法は、金属層および機能層を順に積層形成する工程と、前記機能層の表面の所定位置にエッチングマスク層を形成する工程と、前記機能層の構成材料のエッチングレートが、前記金属層の構成材料および前記エッチングマスク層の構成材料のエッチングレートより大きくなる第１エッチングと、前記金属層の構成材料および前記エッチングマスク層の構成材料のエッチングレートが、前記機能層の構成材料のエッチングレートより大きくなる第２エッチングとを、繰り返し実施することにより、前記機能層および前記金属層をパターニングするとともに、前記金属層の側面を傾斜面に整形する工程と、を有することを特徴とする。
また前記機能層は、前記金属層と半導体層との間のオーミック接続層であってもよい。
この構成によれば、機能層および金属層のパターニングを、一括して実施することが可能になる。そのため、フォトリソグラフィはエッチングマスク層を形成する際に１回だけ行えばよく、１枚のフォトマスクを形成すれば足りる。したがって、フォトマスクの枚数を削減して製造コストを低減することができる。また金属層の側面が傾斜面に整形されるので、金属層の表面に形成される半導体層の段切れを防止することができる。In order to achieve the above object, a patterning method according to the present invention includes a step of sequentially forming a metal layer and a functional layer, a step of forming an etching mask layer at a predetermined position on the surface of the functional layer, The etching rate of the constituent material is higher than the etching rate of the constituent material of the metal layer and the constituent material of the etching mask layer, and the etching rate of the constituent material of the metal layer and the constituent material of the etching mask layer is Patterning the functional layer and the metal layer by repeatedly performing a second etching that is larger than the etching rate of the constituent material of the functional layer, and shaping the side surface of the metal layer into an inclined surface; It is characterized by having.
The functional layer may be an ohmic connection layer between the metal layer and the semiconductor layer.
According to this configuration, the functional layer and the metal layer can be patterned at once. Therefore, photolithography needs to be performed only once when the etching mask layer is formed, and it is sufficient to form one photomask. Therefore, the manufacturing cost can be reduced by reducing the number of photomasks. In addition, since the side surface of the metal layer is shaped into an inclined surface, the semiconductor layer formed on the surface of the metal layer can be prevented from being disconnected.

また、前記金属層の構成材料はモリブデンであり、前記機能層の構成材料はアモルファスシリコンであり、エッチングマスク層の構成材料はレジストであってもよい。
また前記第１エッチングは、エッチング処理室に供給する四フッ化炭素ガスおよび酸素ガスのうち、酸素ガスの流量比を５％以上３０％以下として行うことが望ましい。
この構成によれば、機能層のアモルファスシリコン材料のエッチングレートを、金属層のモリブデン材料およびエッチングマスク層のレジスト材料のエッチングレートより大きくすることができる。The constituent material of the metal layer may be molybdenum, the constituent material of the functional layer may be amorphous silicon, and the constituent material of the etching mask layer may be a resist.
Further, it is preferable that the first etching is performed with a flow rate ratio of oxygen gas of 5% to 30% of carbon tetrafluoride gas and oxygen gas supplied to the etching chamber.
According to this configuration, the etching rate of the amorphous silicon material of the functional layer can be made larger than the etching rate of the molybdenum material of the metal layer and the resist material of the etching mask layer.

また前記第２エッチングは、エッチング処理室に供給する四フッ化炭素ガスおよび酸素ガスのうち、酸素ガスの流量比を７５％以上８５％以下として行うことが望ましい。
この構成によれば、金属層のモリブデン材料およびエッチングマスク層のレジスト材料のエッチングレートを、機能層のアモルファスシリコン材料のエッチングレートより大きくすることができる。The second etching is preferably performed at a flow rate ratio of oxygen gas of 75% to 85% of the carbon tetrafluoride gas and the oxygen gas supplied to the etching chamber.
According to this configuration, the etching rate of the molybdenum material of the metal layer and the resist material of the etching mask layer can be made larger than the etching rate of the amorphous silicon material of the functional layer.

一方、本発明に係る薄膜トランジスタの製造方法は、上述したパターニング方法を採用して、前記金属層をパターニングすることにより薄膜トランジスタの電極層を形成するとともに、前記機能層をパターニングすることにより前記電極層と半導体層との間のオーミック接続層を形成することを特徴とする。
この構成によれば、電極層およびオーミック接続層のパターニングを、一括して実施することが可能になる。そのため、フォトリソグラフィはエッチングマスク層を形成する際に１回だけ行えばよく、１枚のフォトマスクを形成すれば足りる。したがって、フォトマスクの枚数を削減して製造コストを低減することができる。また電極層の側面が傾斜面に整形されるので、電極層の表面に形成される半導体層の段切れを防止することができる。On the other hand, the thin film transistor manufacturing method according to the present invention employs the patterning method described above to form the electrode layer of the thin film transistor by patterning the metal layer, and pattern the functional layer to form the electrode layer. An ohmic connection layer is formed between the semiconductor layer and the semiconductor layer.
According to this configuration, the electrode layer and the ohmic connection layer can be patterned in a lump. Therefore, photolithography needs to be performed only once when the etching mask layer is formed, and it is sufficient to form one photomask. Therefore, the manufacturing cost can be reduced by reducing the number of photomasks. In addition, since the side surface of the electrode layer is shaped into an inclined surface, the semiconductor layer formed on the surface of the electrode layer can be prevented from being disconnected.

以下、本発明の実施形態につき、図面を参照して説明する。なお以下には、本発明のパターニング方法を、薄膜トランジスタの製造方法に適用した場合を例にして説明する。また以下の説明に用いる各図面では、各部材を認識可能な大きさとするため、各部材の縮尺を適宜変更している。 Embodiments of the present invention will be described below with reference to the drawings. Hereinafter, a case where the patterning method of the present invention is applied to a method for manufacturing a thin film transistor will be described as an example. In each drawing used for the following description, the scale of each member is appropriately changed in order to make each member a recognizable size.

（薄膜トランジスタ）
図１は、薄膜トランジスタの側面断面図である。この薄膜トランジスタ１０は、ゲート絶縁膜１６を挟んで基板１２とは反対側にゲート電極１８が形成された、スタガ型の薄膜トランジスタである。(Thin film transistor)
FIG. 1 is a side sectional view of a thin film transistor. Thethin film transistor 10 is a staggered thin film transistor in which agate electrode 18 is formed on the opposite side of thesubstrate 12 with thegate insulating film 16 interposed therebetween.

ゲート電極１８は、ポリシリコンや金属材料等によって構成されている。そのゲート電極１８の下層には、酸化ケイ素等からなるゲート絶縁膜１６が形成されている。そのゲート絶縁膜１６の下層には、ポリシリコン（ｐ−Ｓｉ）からなる半導体層１４が形成されている。この半導体層１４は、アモルファスシリコンを１１００℃程度に加熱し、結晶化することによって形成されている。なおアモルファスシリコンにレーザを照射すれば、より低温で半導体層１４を形成することができる。 Thegate electrode 18 is made of polysilicon, a metal material, or the like. Agate insulating film 16 made of silicon oxide or the like is formed under thegate electrode 18. Asemiconductor layer 14 made of polysilicon (p-Si) is formed under thegate insulating film 16. Thesemiconductor layer 14 is formed by heating amorphous silicon to about 1100 ° C. and crystallization. Note that if the amorphous silicon is irradiated with a laser, thesemiconductor layer 14 can be formed at a lower temperature.

その半導体層１４の下層には、電極層２８が形成されている。具体的には、半導体層１４の一方端部の下層にソース電極層２８ｓが形成され、他方端部の下層にドレイン電極層２８ｄが形成されている。これらの電極層２８は、モリブデン（Ｍｏ）材料によって構成されている。高融点のＭｏ材料で電極層２８を形成することにより、アモルファスシリコンを加熱して半導体層１４を形成する際に、電極層２８の溶融を防止することができる。 Anelectrode layer 28 is formed below thesemiconductor layer 14. Specifically, a source electrode layer 28s is formed in the lower layer at one end of thesemiconductor layer 14, and adrain electrode layer 28d is formed in the lower layer at the other end. Theseelectrode layers 28 are made of a molybdenum (Mo) material. By forming theelectrode layer 28 with a Mo material having a high melting point, theelectrode layer 28 can be prevented from melting when the amorphous silicon is heated to form thesemiconductor layer 14.

なおＭｏ材料以外にも、ＡｕやＡｇ、Ｃｕ、Ｎｉ、Ｃｏ、Ｐｔ、Ｚｒ、Ｗ、Ｔａ、Ｃｒ、Ｔｉ、Ａｌ、Ｓｂ等の金属材料、またはこれらを主成分とする合金材料によって、電極層２８を構成することが可能である。ただし、半導体層１４の形成時に電極層２８の溶融を防止しうることが前提となる。例えば、Ａｌ材料により電極層２８を構成する場合には、アモルファスシリコンにレーザを照射して低温で半導体層を形成することにより、電極層２８の溶融を防止することができる。
なお、Ｃｕ材料により電極層２８を構成する場合には、半導体層１４へのＣｕの拡散を防止するため、電極層２８を覆うバリア層を形成すべきである。このバリア層は、ＴｉＷやＴｉＮ、ＴａＮ等で構成すればよい。In addition to the Mo material, the electrode layer is made of a metal material such as Au, Ag, Cu, Ni, Co, Pt, Zr, W, Ta, Cr, Ti, Al, Sb, or an alloy material containing these as a main component. 28 can be configured. However, it is assumed that the melting of theelectrode layer 28 can be prevented when thesemiconductor layer 14 is formed. For example, when theelectrode layer 28 is composed of an Al material, melting of theelectrode layer 28 can be prevented by irradiating the amorphous silicon with a laser to form a semiconductor layer at a low temperature.
When theelectrode layer 28 is made of a Cu material, a barrier layer that covers theelectrode layer 28 should be formed in order to prevent Cu from diffusing into thesemiconductor layer 14. This barrier layer may be made of TiW, TiN, TaN or the like.

上述した電極層２８の厚さは５００ｎｍ程度に形成され、半導体層１４の厚さは５０ｎｍ程度に形成されている。そのため、電極層２８の側面を垂直面にすると、半導体層１４の段切れが発生するおそれがある。そこで、電極層２８の断面は台形状とされ、その側面は傾斜面とされている。これにより、半導体層１４の段切れが防止されている。 Theelectrode layer 28 described above is formed with a thickness of about 500 nm, and thesemiconductor layer 14 is formed with a thickness of about 50 nm. Therefore, if the side surface of theelectrode layer 28 is a vertical surface, thesemiconductor layer 14 may be disconnected. Therefore, the cross section of theelectrode layer 28 has a trapezoidal shape, and its side surface is inclined. Thereby, disconnection of thesemiconductor layer 14 is prevented.

上述した半導体層１４と電極層２８との間には、両者をオーミック接続するための接続層３８が形成されている。この接続層は、リン（Ｐ）イオン等を高濃度にドープしたｎ形のアモルファスシリコン（ａ−Ｓｉ）材料で構成されている。これにより、半導体層１４と電極層２８との間のショットキー障壁の幅が小さくなり、両者のオーミック接続が実現されている。 Aconnection layer 38 for ohmic connection between thesemiconductor layer 14 and theelectrode layer 28 is formed. This connection layer is made of an n-type amorphous silicon (a-Si) material doped with phosphorus (P) ions or the like at a high concentration. Thereby, the width of the Schottky barrier between thesemiconductor layer 14 and theelectrode layer 28 is reduced, and an ohmic connection between them is realized.

（薄膜トランジスタの製造方法）
次に、本実施形態に係る薄膜トランジスタの製造方法につき、図２ないし図５を用いて説明する。
図２および図３は、本実施形態に係る薄膜トランジスタの製造方法の工程図である。
まず図２（ａ）に示すように、基板１２の表面全体に、ＣＶＤ法やＰＶＤ法、塗布法、メッキ法等により電極層２０を形成する。次に、その電極層２０の表面全体に、ＣＶＤ法やＰＶＤ法等により接続層３０を形成する。(Thin Film Transistor Manufacturing Method)
Next, a method for manufacturing the thin film transistor according to the present embodiment will be described with reference to FIGS.
2 and 3 are process diagrams of the method of manufacturing the thin film transistor according to the present embodiment.
First, as shown in FIG. 2A, anelectrode layer 20 is formed on the entire surface of thesubstrate 12 by a CVD method, a PVD method, a coating method, a plating method, or the like. Next, theconnection layer 30 is formed on the entire surface of theelectrode layer 20 by a CVD method, a PVD method, or the like.

次に図２（ｂ）に示すように、接続層３０の表面にエッチングマスク層４０を形成する。このエッチングマスク層４０の構成材料として、レジストを採用すればよい。具体的には、東京応化工業株式会社製のＴＳＭＲ−８９００Ｄ２ＬＢ（ポジレジスト）を採用することができる。エッチングマスク層４０は、厚さ１５００ｎｍ程度に形成する。またエッチングマスク層４０は、後述する方法で電極層をパターニングするため、電極層を形成すべき領域より広範囲に形成する。具体的には、まず接続層３０の表面全体にレジストを塗布する。レジストの塗布は、スピンコート法やディッピング法、スプレーコート法等によって行うことが可能である。次に、エッチングマスク層４０のパターンが描画されたフォトマスクを用いてレジストを露光する。そしてレジストを現像することにより、所定パターンのエッチングマスク層４０が形成される。 Next, as shown in FIG. 2B, anetching mask layer 40 is formed on the surface of theconnection layer 30. A resist may be adopted as a constituent material of theetching mask layer 40. Specifically, TSMR-8900D2LB (positive resist) manufactured by Tokyo Ohka Kogyo Co., Ltd. can be used. Theetching mask layer 40 is formed to a thickness of about 1500 nm. Theetching mask layer 40 is formed over a wider area than the region where the electrode layer is to be formed in order to pattern the electrode layer by a method described later. Specifically, first, a resist is applied to the entire surface of theconnection layer 30. The resist can be applied by spin coating, dipping, spray coating, or the like. Next, the resist is exposed using a photomask on which the pattern of theetching mask layer 40 is drawn. Then, by developing the resist, anetching mask layer 40 having a predetermined pattern is formed.

次に図２（ｃ）に示すように、エッチングマスク層４０の開口部から露出した接続層３０をエッチングする（第１エッチング）。この第１エッチングは、プラズマエッチング装置や反応性イオンエッチング装置等を使用して行うことが可能である。 Next, as shown in FIG. 2C, theconnection layer 30 exposed from the opening of theetching mask layer 40 is etched (first etching). This first etching can be performed using a plasma etching apparatus, a reactive ion etching apparatus, or the like.

図４は、反応性イオンエッチング装置の概略構成図である。このエッチング装置５０は、排気ポンプ５１が接続されたエッチング処理室５２を備えている。このエッチング処理室５２の内部上方には、シャワーヘッド５４が設けられている。このシャワーヘッド５４は、バルブ５５を介して、四フッ化炭素（ＣＦ_４）ガス供給装置５６および酸素（Ｏ_２）ガス供給装置５７に接続されている。またエッチング処理室５２の内部下方には、基板１２を載置するテーブル５８が設けられている。このテーブルは、ＲＦ電源５９に接続されている。FIG. 4 is a schematic configuration diagram of a reactive ion etching apparatus. Theetching apparatus 50 includes anetching processing chamber 52 to which anexhaust pump 51 is connected. Ashower head 54 is provided above theetching processing chamber 52. Theshower head 54 is connected to a carbon tetrafluoride (CF₄ )gas supply device 56 and an oxygen (O₂ )gas supply device 57 via avalve 55. A table 58 on which thesubstrate 12 is placed is provided below the inside of theetching chamber 52. This table is connected to theRF power source 59.

この反応性イオンエッチング装置を使用してエッチングを行うには、まずシャワーヘッド５４からＣＦ_４ガスおよびＯ_２ガスをエッチング処理室５２の内部に供給する。その際、バルブ５５の開度を調節することにより、ＣＦ_４ガスおよびＯ_２ガスの流量比を調整することが可能である。また排気ポンプ５１の出力を調節して、エッチング処理室５２の内圧を１０Ｐａ程度に調整する。次に、ＲＦ電源５９の出力を７５０Ｗ程度に設定して、エッチング処理室５２の内部にプラズマを発生させる。このプラズマにより反応ガスが励起されて、ラジカルやイオン等の活性種が生成される。そのラジカルが基板１２に到達することにより、化学的エッチングが行われる。またイオンに加速電圧を印加して基板１２に引き込むことにより、物理的エッチングが行われる。In order to perform etching using this reactive ion etching apparatus, first, CF₄ gas and O₂ gas are supplied from theshower head 54 into theetching processing chamber 52. At that time, the flow rate ratio of the CF₄ gas and the O₂ gas can be adjusted by adjusting the opening degree of thevalve 55. In addition, the internal pressure of theetching chamber 52 is adjusted to about 10 Pa by adjusting the output of theexhaust pump 51. Next, the output of theRF power source 59 is set to about 750 W, and plasma is generated inside theetching process chamber 52. The reactive gas is excited by this plasma, and active species such as radicals and ions are generated. When the radicals reach thesubstrate 12, chemical etching is performed. Further, physical etching is performed by applying an acceleration voltage to ions and drawing them into thesubstrate 12.

図５は、エッチング処理室に供給するＣＦ_４ガスおよびＯ_２ガスのうちＯ_２ガスの割合（流量比）と、各材料のエッチングレートとの関係を示すグラフである。なおエッチングレートがマイナスになっているのは、エッチングによる反応生成物の再付着の影響等によるものである。
Ｏ_２ガスの割合が５％以上３０％以下（すなわち、ＣＦ_４ガスの割合が９５％以下７０％以上の範囲）の条件１では、ａ−Ｓｉのエッチングレートが、Ｍｏおよびレジストのエッチングレートより大きくなっている。特に、Ｏ_２ガスの割合を略２０％（すなわち、ＣＦ_４ガスの割合を８０％）とすれば、ａ−Ｓｉのエッチングレートが格段に大きくなる。この条件１の範囲内でエッチングを行うことにより、Ｍｏおよびレジストをエッチングすることなく、ａ−Ｓｉのみをエッチングすることができる。FIG. 5 is a graph showing the relationship between the ratio (flow rate ratio) of O₂ gas to CF₄ gas and O₂ gas supplied to the etching chamber and the etching rate of each material. The reason why the etching rate is negative is due to the effect of re-adhesion of reaction products due to etching.
Under thecondition 1 where the O₂ gas ratio is 5% or more and 30% or less (that is, the CF₄ gas ratio is 95% or less and 70% or more), the etching rate of a-Si is higher than that of Mo and resist. It is getting bigger. In particular, if the ratio of O₂ gas is approximately 20% (that is, the ratio of CF₄ gas is 80%), the etching rate of a-Si is remarkably increased. By performing etching within the range ofcondition 1, only a-Si can be etched without etching Mo and resist.

そこで第１エッチングでは、条件１の範囲内でエッチングを行う。これにより、図２（ｃ）に示すように、レジストからなるエッチングマスク層４０を縮小させることなく、エッチングマスク層４０の開口部に配置されたａ−Ｓｉからなる接続層３０のみをエッチングすることができる。その際、Ｍｏからなる電極層２０の表面でエッチングがストップし、電極層２０がエッチングされることはない。 Therefore, in the first etching, the etching is performed within the range ofCondition 1. Thereby, as shown in FIG. 2C, only theconnection layer 30 made of a-Si disposed in the opening of theetching mask layer 40 is etched without reducing theetching mask layer 40 made of resist. Can do. At that time, etching stops on the surface of theelectrode layer 20 made of Mo, and theelectrode layer 20 is not etched.

次に図２（ｄ）に示すように、接続層３０の開口部から露出した電極層２０をエッチングするとともに、エッチングマスク層４０を縮小させる（第２エッチング）。この第２エッチングも、プラズマエッチング装置や反応性イオンエッチング装置等を使用して行うことが可能である。 Next, as shown in FIG. 2D, theelectrode layer 20 exposed from the opening of theconnection layer 30 is etched and theetching mask layer 40 is reduced (second etching). This second etching can also be performed using a plasma etching apparatus, a reactive ion etching apparatus, or the like.

図５に示すように、Ｏ_２ガスの割合が７５％以上８５％以下（すなわち、ＣＦ_４ガスの割合が２５％以下１５％以上の範囲）の条件２では、Ｍｏおよびレジストのエッチングレートが、ａ−Ｓｉのエッチングレートより大きくなっている。特に、Ｏ_２ガスの割合を略８０％（すなわち、ＣＦ_４ガスの割合を２０％）とすれば、Ｍｏおよびレジストのエッチングレートが格段に大きくなる。この条件２の範囲内でエッチングを行うことにより、ａ−Ｓｉをエッチングすることなく、Ｍｏおよびレジストのみをエッチングすることができる。As shown in FIG. 5, under the condition 2 in which the O₂ gas ratio is 75% or more and 85% or less (that is, the CF₄ gas ratio is 25% or less and 15% or more), the etching rates of Mo and resist are It is larger than the etching rate of a-Si. In particular, if the ratio of O₂ gas is approximately 80% (that is, the ratio of CF₄ gas is 20%), the etching rates of Mo and resist are remarkably increased. By performing etching within the range of the condition 2, only Mo and resist can be etched without etching a-Si.

そこで第２エッチングでは、条件２の範囲内でエッチングを行う。これにより、図２（ｄ）に示すように、ａ−Ｓｉからなる接続層３０の形状を変化させることなく、接続層３０の開口部から露出したＭｏからなる電極層２０をエッチングすることができる。これと同時に、接続層３０の表面に配置されたレジストからなるエッチングマスク層４０をエッチングすることができる。 Therefore, in the second etching, the etching is performed within the range of Condition 2. Thereby, as shown in FIG. 2D, theelectrode layer 20 made of Mo exposed from the opening of theconnection layer 30 can be etched without changing the shape of theconnection layer 30 made of a-Si. . At the same time, theetching mask layer 40 made of a resist disposed on the surface of theconnection layer 30 can be etched.

そして、上述した第１エッチングおよび第２エッチングを繰り返し実施する。例えば、４０秒間の第１エッチングおよび３０秒間の第２エッチングを１セットとして、１５セット実施する。これにより、図３（ａ）に示すように、電極層２８および接続層３８をパターニングするとともに、電極層２８の側面を傾斜面に整形する。 Then, the above-described first etching and second etching are repeatedly performed. For example, the first etching for 40 seconds and the second etching for 30 seconds are set as one set, and 15 sets are performed. As a result, as shown in FIG. 3A, theelectrode layer 28 and theconnection layer 38 are patterned, and the side surface of theelectrode layer 28 is shaped into an inclined surface.

図６は、エッチングによる形状変化の説明図である。１回目の第１エッチングでは、エッチングマスク層４０の開口部に合わせて接続層３０が形成される。次の１回目の第２エッチングでは、接続層３０の開口部に合わせて電極層２１が形成されるとともに、エッチングマスク層４１が縮小形成される。２回目の第１エッチングでは、エッチングマスク層４１の開口部に合わせて接続層３１が形成される。次の２回目の第２エッチングでは、接続層３１の開口部に合わせて電極層２２が形成されるとともに、エッチングマスク層４２が縮小形成される。このように、第１エッチングおよび第２エッチングを繰り返し実施することにより、理論的には電極層２８の側面が階段状に整形されることになる。ただし各エッチングの繰り返し数を増加させることにより、また一般に階段の角部および隅部が鈍るため、電極層２８の側面はほぼ傾斜面となる。 FIG. 6 is an explanatory diagram of a shape change due to etching. In the first first etching, theconnection layer 30 is formed in accordance with the opening of theetching mask layer 40. In the next second etching, theelectrode layer 21 is formed in accordance with the opening of theconnection layer 30 and theetching mask layer 41 is reduced. In the second first etching, theconnection layer 31 is formed in accordance with the opening of theetching mask layer 41. In the next second etching, theelectrode layer 22 is formed in accordance with the opening of theconnection layer 31 and theetching mask layer 42 is reduced. In this way, by repeatedly performing the first etching and the second etching, theoretically, the side surface of theelectrode layer 28 is shaped into a step shape. However, increasing the number of repetitions of each etching and generally dulling the corners and corners of the staircase makes the side surface of theelectrode layer 28 substantially inclined.

なおエッチング条件を調節することにより、電極層２８の側面の傾斜角度を調整することが可能である。具体的には、図５の条件２の範囲内でＯ_２ガスの割合を増加させるほど、電極層の側面の傾斜角度が小さくなる（緩斜面になる）。Ｏ_２ガスの割合を増加させるほど、レジストのエッチングレートがＭｏのエッチングレートより高くなるので、エッチングが縦方向より横方向に早く進行するからである。また第２エッチングの処理時間を長くするほど、電極層の側面の傾斜角度が大きくなる（急斜面になる）。Note that the inclination angle of the side surface of theelectrode layer 28 can be adjusted by adjusting the etching conditions. Specifically, as the ratio of O₂ gas is increased within the range of condition 2 in FIG. 5, the inclination angle of the side surface of the electrode layer becomes smaller (becomes a gentle slope). This is because the etching rate of the resist becomes higher than the etching rate of Mo as the ratio of O₂ gas is increased, so that the etching proceeds in the horizontal direction faster than the vertical direction. Further, the longer the processing time of the second etching is, the larger the inclination angle of the side surface of the electrode layer becomes (a steep slope).

次に図３（ｂ）に示すように、接続層３８にＰイオン等をドープする。そして接続層３８および電極層２８を覆うように、ポリシリコンからなる半導体層１４を形成する。半導体層１４は、アモルファスシリコンを１１００℃程度に加熱し、結晶化することによって形成する。なお高融点のＭｏ材料で電極層２８を形成したので、アモルファスシリコンを加熱して半導体層１４を形成する際に、電極層２８の溶融を防止することができる。さらに、その半導体層１４の表面にゲート絶縁膜１６を形成し、そのゲート絶縁膜１６の表面にゲート電極１８を形成する。以上により、本実施形態に係る薄膜トランジスタ１０が完成する。 Next, as shown in FIG. 3B, theconnection layer 38 is doped with P ions or the like. Then, thesemiconductor layer 14 made of polysilicon is formed so as to cover theconnection layer 38 and theelectrode layer 28. Thesemiconductor layer 14 is formed by heating amorphous silicon to about 1100 ° C. and crystallization. Since theelectrode layer 28 is formed of a high melting point Mo material, the melting of theelectrode layer 28 can be prevented when the amorphous silicon is heated to form thesemiconductor layer 14. Further, agate insulating film 16 is formed on the surface of thesemiconductor layer 14, and agate electrode 18 is formed on the surface of thegate insulating film 16. Thus, thethin film transistor 10 according to this embodiment is completed.

ところで、従来技術に係る薄膜トランジスタの製造方法では、レジスト後退法により電極層２８をパターニングした後に、電極層２８の表面に接続層をパターニングしていた。この場合、電極層２８をパターニングするため第１のレジストが必要であり、接続層３８をパターニングするため第２のレジストが必要である。すなわち、２回のフォトリソグラフィを実施するため、２枚のフォトマスクが必要になり、製造コストの低減に限界があった。 By the way, in the method of manufacturing a thin film transistor according to the conventional technique, after patterning theelectrode layer 28 by a resist receding method, the connection layer is patterned on the surface of theelectrode layer 28. In this case, a first resist is required to pattern theelectrode layer 28, and a second resist is required to pattern theconnection layer 38. That is, two photomasks are required to perform photolithography twice, and there is a limit to the reduction in manufacturing cost.

これに対して、本実施形態に係る薄膜トランジスタの製造方法では、接続層３８のａ−Ｓｉ材料のエッチングレートが、電極層２８のＭｏ材料およびエッチングマスクのレジスト材料のエッチングレートより大きくなる第１エッチングと、Ｍｏ材料およびレジスト材料のエッチングレートが、ａ−Ｓｉ材料のエッチングレートより大きくなる第２エッチングとを、繰り返し実施することにより、接続層３８および電極層２８をパターニングするとともに、電極層２８の側面を傾斜面に整形する構成とした。
この構成によれば、接続層３８および電極層２８のパターニングを、一括して実施することが可能になる。そのため、フォトリソグラフィはエッチングマスク層を形成する際に１回だけ行えばよく、１枚のフォトマスクを形成すれば足りる。したがって、フォトマスクの枚数を削減して製造コストを低減することができる。また電極層２８の側面が傾斜面に整形されるので、電極層２８の表面に形成される半導体層１４の段切れを防止することができる。In contrast, in the method of manufacturing the thin film transistor according to the present embodiment, the first etching in which the etching rate of the a-Si material of theconnection layer 38 is higher than the etching rate of the Mo material of theelectrode layer 28 and the resist material of the etching mask. And repeating the second etching in which the etching rate of the Mo material and the resist material is larger than the etching rate of the a-Si material, thereby patterning theconnection layer 38 and theelectrode layer 28, and The side surface is shaped into an inclined surface.
According to this configuration, theconnection layer 38 and theelectrode layer 28 can be patterned in a lump. Therefore, photolithography needs to be performed only once when the etching mask layer is formed, and it is sufficient to form one photomask. Therefore, the manufacturing cost can be reduced by reducing the number of photomasks. Moreover, since the side surface of theelectrode layer 28 is shaped into an inclined surface, the step of thesemiconductor layer 14 formed on the surface of theelectrode layer 28 can be prevented.

また本実施形態に係る薄膜トランジスタの製造方法では、電極層および接続層を連続成膜し、一括してエッチングを行うことができる。そのため、電極層２８の形成後であって接続層３８の形成前に基板が大気曝露されることがなく、電極層２８と接続層３８との界面に異物が入り込むのを防止することができる。これにより、信頼性に優れた薄膜トランジスタを製造することができる。 In the method for manufacturing a thin film transistor according to this embodiment, the electrode layer and the connection layer can be continuously formed, and etching can be performed collectively. Therefore, the substrate is not exposed to the atmosphere after theelectrode layer 28 is formed and before theconnection layer 38 is formed, and foreign matter can be prevented from entering the interface between theelectrode layer 28 and theconnection layer 38. Thereby, a thin film transistor with excellent reliability can be manufactured.

なお、上述した電極層２８、接続層３８またはエッチングマスク層を、本実施形態とは異なる材料で構成する場合でも、接続層３８の構成材料のエッチングレートが、電極層２８の構成材料およびエッチングマスク層の構成材料のエッチングレートより大きくなる第１エッチングと、電極層２８の構成材料およびエッチングマスク層の構成材料のエッチングレートが、接続層３８の構成材料のエッチングレートより大きくなる第２エッチングとを、繰り返し実施することにより、本発明を適用することが可能である。 Even when the above-describedelectrode layer 28,connection layer 38, or etching mask layer is formed of a material different from that of the present embodiment, the etching rate of the constituent material of theconnection layer 38 is different from that of the constituent material of theelectrode layer 28 and the etching mask. A first etching that is greater than the etching rate of the constituent material of the layer, and a second etching in which the etching rate of the constituent material of the electrode layer and the constituent material of the etching mask layer is greater than the etching rate of the constituent material of the connection layer. It is possible to apply the present invention by repeatedly implementing.

なお、電極層２８をＭｏ材料に代えてＣｕ材料で形成する場合には、Ｃｕ材料の半導体層１４への拡散を防止するため、電極層２８を覆うバリア層を形成する必要がある。この場合にも、バリア層の構成材料のエッチングレートが、電極層２８のＣｕ材料およびエッチングマスクのレジスト材料のエッチングレートより大きくなる第１エッチングと、Ｃｕ材料およびレジスト材料のエッチングレートが、バリア層の構成材料のエッチングレートより大きくなる第２エッチングとを、繰り返し実施することにより、本発明を適用することができる。 When theelectrode layer 28 is formed of a Cu material instead of the Mo material, it is necessary to form a barrier layer that covers theelectrode layer 28 in order to prevent diffusion of the Cu material into thesemiconductor layer 14. Also in this case, the etching rate of the constituent material of the barrier layer is higher than the etching rate of the Cu material of theelectrode layer 28 and the resist material of the etching mask, and the etching rate of the Cu material and the resist material is the barrier layer. The present invention can be applied by repeatedly performing the second etching that is larger than the etching rate of the constituent material.

なお以上には、本発明に係るパターニング方法を、薄膜トランジスタの製造方法に適用した場合を例にして説明した。しかしながら、本発明に係るパターニング方法は、例えば配線層および機能層の積層体の製造方法に適用することも可能である。この場合には、機能層の構成材料のエッチングレートが、配線層の構成材料およびエッチングマスク層の構成材料のエッチングレートより大きくなる第１エッチングと、配線層の構成材料およびエッチングマスク層の構成材料のエッチングレートが、機能層の構成材料のエッチングレートより大きくなる第２エッチングとを、繰り返し実施すればよい。 Note that the case where the patterning method according to the present invention is applied to a method of manufacturing a thin film transistor has been described above as an example. However, the patterning method according to the present invention can also be applied to, for example, a method for manufacturing a laminate of a wiring layer and a functional layer. In this case, the first etching in which the etching rate of the constituent material of the functional layer is larger than the etching rate of the constituent material of the wiring layer and the constituent material of the etching mask layer, and the constituent material of the wiring layer and the constituent material of the etching mask layer The second etching in which the etching rate is larger than the etching rate of the constituent material of the functional layer may be repeated.

（電子機器）
このように、本発明のパターニング方法を使用して様々な半導体装置を形成することができる。その半導体装置を備えた電子機器の例につき、図７を用いて説明する。
図７は、携帯電話の斜視図である。本発明のパターニング方法を使用して形成した半導体装置は、携帯電話３００の筐体内部に配置されている。これにより、低コストで信頼性に優れた携帯電話を提供することができる。(Electronics)
As described above, various semiconductor devices can be formed by using the patterning method of the present invention. An example of an electronic device including the semiconductor device will be described with reference to FIGS.
FIG. 7 is a perspective view of the mobile phone. A semiconductor device formed by using the patterning method of the present invention is disposed inside the housing of themobile phone 300. As a result, it is possible to provide a low-cost and highly reliable mobile phone.

なお上述した半導体装置は、携帯電話以外にも種々の電子機器に適用することができる。例えば、液晶プロジェクタ、マルチメディア対応のパーソナルコンピュータ（ＰＣ）およびエンジニアリング・ワークステーション（ＥＷＳ）、ページャ、ワードプロセッサ、テレビ、ビューファインダ型またはモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置などの電子機器に適用することが可能である。いずれの電子機器も、本発明を適用することにより、低コストで信頼性に優れたものになる。 Note that the semiconductor device described above can be applied to various electronic devices other than cellular phones. For example, LCD projectors, multimedia-compatible personal computers (PCs) and engineering workstations (EWS), pagers, word processors, TVs, viewfinder type or monitor direct view type video tape recorders, electronic notebooks, electronic desk calculators, car navigation systems The present invention can be applied to electronic devices such as a device, a POS terminal, and a device provided with a touch panel. Any electronic device is excellent in reliability at low cost by applying the present invention.

薄膜トランジスタの側面断面図である。It is side surface sectional drawing of a thin-film transistor.実施形態に係る薄膜トランジスタの製造方法の工程図である。It is process drawing of the manufacturing method of the thin-film transistor which concerns on embodiment.実施形態に係る薄膜トランジスタの製造方法の工程図である。It is process drawing of the manufacturing method of the thin-film transistor which concerns on embodiment.反応性イオンエッチング装置の概略構成図である。It is a schematic block diagram of a reactive ion etching apparatus.Ｏ_２ガスの割合と各材料のエッチングレートとの関係を示すグラフである。The proportion of O₂ gas and a graph showing the relationship between the etching rate of each material.エッチングによる形状変化の説明図である。It is explanatory drawing of the shape change by an etching.携帯電話の斜視図である。It is a perspective view of a mobile phone.従来技術に係る薄膜トランジスタの製造方法の説明図である。It is explanatory drawing of the manufacturing method of the thin-film transistor which concerns on a prior art.

符号の説明Explanation of symbols

１０‥薄膜トランジスタ１４‥半導体層２０，２８‥電極層（金属層）３０，３８‥オーミック接続層（機能層）４０‥エッチングマスク層５２‥エッチング処理室 DESCRIPTION OFSYMBOLS 10 ... Thin-film transistor 14 ...Semiconductor layer 20, 28 ... Electrode layer (metal layer) 30, 38 ... Ohmic connection layer (functional layer) 40 ...Etching mask layer 52 ... Etching process chamber

Claims

Translated fromJapanese

金属層および機能層を順に積層形成する工程と、
前記機能層の表面の所定位置にエッチングマスク層を形成する工程と、
前記機能層の構成材料のエッチングレートが、前記金属層の構成材料および前記エッチングマスク層の構成材料のエッチングレートより大きくなる第１エッチングと、前記金属層の構成材料および前記エッチングマスク層の構成材料のエッチングレートが、前記機能層の構成材料のエッチングレートより大きくなる第２エッチングとを、繰り返し実施することにより、前記機能層および前記金属層をパターニングするとともに、前記金属層の側面を傾斜面とする工程と、
を有することを特徴とするパターニング方法。A step of sequentially laminating a metal layer and a functional layer;
Forming an etching mask layer at a predetermined position on the surface of the functional layer;
The first etching in which the etching rate of the constituent material of the functional layer is higher than the etching rate of the constituent material of the metal layer and the constituent material of the etching mask layer, and the constituent material of the metal layer and the constituent material of the etching mask layer And the second etching in which the etching rate of the functional layer is higher than the etching rate of the constituent material of the functional layer, the functional layer and the metal layer are patterned, and the side surface of the metal layer is inclined. And a process of
A patterning method characterized by comprising:

前記機能層は、前記金属層と半導体層との間のオーミック接続層であることを特徴とする請求項１に記載のパターニング方法。 The patterning method according to claim 1, wherein the functional layer is an ohmic connection layer between the metal layer and the semiconductor layer.

前記金属層の構成材料はモリブデンであり、前記機能層の構成材料はアモルファスシリコンであり、前記エッチングマスク層の構成材料はレジストであることを特徴とする請求項１または請求項２に記載のパターニング方法。 3. The patterning according to claim 1, wherein the constituent material of the metal layer is molybdenum, the constituent material of the functional layer is amorphous silicon, and the constituent material of the etching mask layer is a resist. Method.

前記第１エッチングは、エッチング処理室に供給する四フッ化炭素ガスおよび酸素ガスのうち、酸素ガスの流量比を５％以上３０％以下として行うことを特徴とする請求項３に記載のパターニング方法。 4. The patterning method according to claim 3, wherein the first etching is performed at a flow rate ratio of oxygen gas of 5% to 30% of carbon tetrafluoride gas and oxygen gas supplied to the etching process chamber. .

前記第２エッチングは、エッチング処理室に供給する四フッ化炭素ガスおよび酸素ガスのうち、酸素ガスの流量比を７５％以上８５％以下として行うことを特徴とする請求項３に記載のパターニング方法。 4. The patterning method according to claim 3, wherein the second etching is performed at a flow rate ratio of oxygen gas of 75% to 85% of carbon tetrafluoride gas and oxygen gas supplied to the etching process chamber. .

請求項１ないし請求項５に記載のパターニング方法を使用して、前記金属層をパターニングすることにより薄膜トランジスタの電極層を形成するとともに、前記機能層をパターニングすることにより前記電極層と半導体層との間のオーミック接続層を形成することを特徴とする薄膜トランジスタの製造方法。 The patterning method according to claim 1, wherein an electrode layer of a thin film transistor is formed by patterning the metal layer, and the functional layer is patterned to form the electrode layer and the semiconductor layer. A method for producing a thin film transistor, comprising forming an ohmic connection layer therebetween.