JP2007067275A - Semiconductor element and semiconductor integrated circuit device using the same - Google Patents

Abstract

Translated fromJapanese

【課題】 基板バイアスを最適に制御することができる半導体集積回路装置を提供する。
【解決手段】 基板バイアス値を最適にするためにＬＳＩ５０１内の回路ブロック５０２内に温度モニタ回路５０３を設ける。この温度モニタ回路５０３の基板バイアスの最適値は温度に大きく依存するため、温度をモニタしそれに応じた基板バイアスを印加する。温度をモニタする以外に、直接リーク電流をモニタしリーク電流が最小となる基板バイアスを印加する。また、これらのモニタ回路に最適な半導体素子（電流源）を適用する。この電流源は小面積で容易に作成することができる。
【選択図】 図４PROBLEM TO BE SOLVED: To provide a semiconductor integrated circuit device capable of optimally controlling a substrate bias.
In order to optimize a substrate bias value, a temperature monitor circuit 503 is provided in a circuit block 502 in an LSI 501. Since the optimum value of the substrate bias of the temperature monitor circuit 503 greatly depends on the temperature, the temperature is monitored and the substrate bias corresponding to the temperature is applied. Besides monitoring the temperature, the substrate bias that minimizes the leakage current is applied by directly monitoring the leakage current. In addition, an optimum semiconductor element (current source) is applied to these monitor circuits. This current source can be easily produced with a small area.
[Selection] Figure 4

Description

Translated fromJapanese

本発明は電流源または抵抗として機能する半導体素子およびそれを用いた半導体集積回路装置に関するものである。特に基板制御技術の低リーク化効果を最大限に発揮するためにその電流源もしくは抵抗を、基板制御のためのモニタ回路および制御回路に応用する技術に関するものである。  The present invention relates to a semiconductor element functioning as a current source or a resistor and a semiconductor integrated circuit device using the same. In particular, the present invention relates to a technique for applying the current source or resistance to a monitor circuit and a control circuit for substrate control in order to maximize the effect of reducing the leakage of the substrate control technology.

半導体の低消費電力化には待機時のリーク電流の削減が有効である。このリーク電流の削減手法として有効なのが基板制御技術である（例えば、非特許文献１参照）。この基板制御技術というのは、トランジスタの基板電位を制御し逆方向基板バイアス電圧を印加することでリーク電流を削減する技術である。この基板制御技術では単純に逆方向基板バイアスを大きくすれば良いというわけではなく、最適な基板バイアス値が存在する（例えば、非特許文献２参照。）。この最適な基板バイアス電圧は温度、電圧、半導体の仕上がりに大きく依存し、条件により異なっている。しかし、今まではこの最適な基板バイアスをそれぞれの条件に応じて印加する手法が存在せず効果が低かった。
桜井貴康他、“低消費電力、高速LSI技術”、リアライズ社、pp76-92、1998Yo-Sheng Lin他、“Leakage Scaling in Deep Submicron CMOS for SoC” IEEE TRANSACTIONS ON ELECTRON DEVICES,VOL.49,No.6, pp1034-1041,JUNE 2002Reduction of leakage current during standby is effective for reducing the power consumption of semiconductors. A substrate control technique is effective as a technique for reducing this leakage current (see Non-PatentDocument 1, for example). This substrate control technique is a technique for reducing leakage current by controlling the substrate potential of a transistor and applying a reverse substrate bias voltage. In this substrate control technique, it is not necessary to simply increase the reverse substrate bias, and there is an optimum substrate bias value (see, for example, Non-Patent Document 2). This optimum substrate bias voltage greatly depends on the temperature, voltage, and finish of the semiconductor, and varies depending on conditions. However, until now, there has been no method for applying this optimum substrate bias according to each condition, and the effect has been low.
Takayasu Sakurai et al., “Low power consumption, high-speed LSI technology”, Realize, pp76-92, 1998 Yo-Sheng Lin et al., “Leakage Scaling in Deep Submicron CMOS for SoC” IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL.49, No.6, pp1034-1041, JUNE 2002

近年、半導体集積回路装置の微細化が進み、トランジスタにおけるリーク電流の増加が大きな問題となってきた。この問題解決のために様々な低リーク化回路技術が提案されている。その中で、低リーク化効果が望める主なものとして基板制御技術がある。ここで、基板制御技術とは、トランジスタの基板電位を制御し、つまり逆方向の基板バイアスを印加し、その結果、半導体のしきい値を高くしてリーク電流を削減するものである。  In recent years, miniaturization of semiconductor integrated circuit devices has progressed, and an increase in leakage current in transistors has become a major problem. In order to solve this problem, various low leakage circuit technologies have been proposed. Among them, there is a substrate control technology that can be expected to have a low leakage effect. Here, the substrate control technique is to control the substrate potential of a transistor, that is, to apply a substrate bias in the reverse direction, and as a result, increase the threshold value of the semiconductor to reduce the leakage current.

図２９（ａ），（ｂ）に基板制御技術の概要を示す。  29A and 29B show an outline of the substrate control technology.

図２９（ａ）は、半導体集積回路装置として形成したＣＭＯＳインバータ回路を例として示している。図２９（ａ）において、符号１０１はＰＭＯＳトランジスタを示す。符号１０２はＮＭＯＳトランジスタを示す。符号１０３は電圧ＶＢＮが与えられるＮウエル基板端子を示す。符号１０４は電圧ＶＤＤが与えられる電源端子を示す。符号１０５はインバータ回路の入力端子を示す。符号１０６は電圧ＶＳＳが与えられるグランド端子を示す。符号１０７は電圧ＶＢＰが与えられるＰウエル基板端子を示す。符号１０８はインバータ回路の出力端子を示す。  FIG. 29A shows a CMOS inverter circuit formed as a semiconductor integrated circuit device as an example. In FIG. 29A,reference numeral 101 denotes a PMOS transistor.Reference numeral 102 denotes an NMOS transistor.Reference numeral 103 denotes an N-well substrate terminal to which a voltage VBN is applied.Reference numeral 104 denotes a power supply terminal to which the voltage VDD is applied.Reference numeral 105 denotes an input terminal of the inverter circuit.Reference numeral 106 denotes a ground terminal to which the voltage VSS is applied.Reference numeral 107 denotes a P-well substrate terminal to which a voltage VBP is applied.Reference numeral 108 denotes an output terminal of the inverter circuit.

基板制御技術のＣＭＯＳトランジスタは一般的なＣＭＯＳトランジスタとは異なり、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの基板が電源電位、グランド電位と分離され任意に制御できるようになっていることを特徴とし、基板電圧を制御して逆方向基板バイアスを大きくすることで、リーク電流を減少している。基板制御技術は、その回路の容易性、効果の大きさからリーク電流増加の課題を解決する重要な技術である。  Unlike general CMOS transistors, substrate control technology CMOS transistors are characterized in that the substrate of the NMOS transistor and PMOS transistor is separated from the power supply potential and the ground potential and can be arbitrarily controlled, and the substrate voltage is controlled. By increasing the reverse substrate bias, the leakage current is reduced. Substrate control technology is an important technology that solves the problem of increased leakage current due to the ease and effectiveness of the circuit.

しかし、逆方向基板バイアスは大きければ良いというわけではなく、最適値を持っている。  However, the reverse substrate bias is not necessarily large and has an optimum value.

図２９（ｂ）に基板バイアス電圧ＶＢＰとリーク電流ＩＤＤＱとの関係を示す。図２９（ｂ）では基板温度が０℃、２５℃、５０℃の場合の基板バイアス電圧ＶＢＰとリーク電流ＩＤＤＱとの関係を示している。このグラフから分かるように、リーク電流ＩＤＤＳの特性は温度によって大きく変化し、各温度（０℃、２５℃、５０℃）でリーク電流を減少するのに最適な基板バイアス電圧が存在する。また、リーク電流の特性は、プロセスの仕上がり、電源電圧にも依存して変化し、リーク電流を最大に削減する基板バイアスの最適値は変化する。一方で、あまり大きな基板バイアスを印加するとデバイスの破壊を招く。  FIG. 29B shows the relationship between the substrate bias voltage VBP and the leakage current IDDQ. FIG. 29B shows the relationship between the substrate bias voltage VBP and the leakage current IDDQ when the substrate temperature is 0 ° C., 25 ° C., and 50 ° C. As can be seen from this graph, the characteristics of the leakage current IDDS vary greatly depending on the temperature, and there is an optimum substrate bias voltage for reducing the leakage current at each temperature (0 ° C., 25 ° C., 50 ° C.). Further, the characteristics of the leakage current change depending on the process finish and the power supply voltage, and the optimum value of the substrate bias for reducing the leakage current to the maximum changes. On the other hand, when a very large substrate bias is applied, the device is destroyed.

以上のように、基板制御技術には状態に応じて低リーク化効果を得る最適な基板バイアス電圧が存在する。従来の技術では状態に応じて基板バイアス電圧を変化させるようなことは行わずに一律の基板バイアス電圧を設定していたため、最大の低リーク化効果を得られず、半導体の低リーク化対策が必ずしも十分でなかった。その理由は基板バイアスを制御するための温度モニタ回路またはリーク電流モニタ回路を容易に実現する素子がなかったためである。  As described above, there is an optimum substrate bias voltage for obtaining a low leakage effect depending on the state in the substrate control technology. In the conventional technology, since the uniform substrate bias voltage is set without changing the substrate bias voltage according to the state, the maximum effect of reducing the leakage cannot be obtained, and measures for reducing the leakage of the semiconductor are taken. Not always enough. The reason is that there is no element that easily realizes a temperature monitor circuit or a leak current monitor circuit for controlling the substrate bias.

したがって、本発明の目的は、基板バイアスを最適に制御してリーク電流を削減することができる半導体集積回路装置を提供することである。  Accordingly, an object of the present invention is to provide a semiconductor integrated circuit device capable of reducing leakage current by optimally controlling a substrate bias.

また、本発明の他の目的は、基板バイアスを制御するために必要なモニタ回路を容易に実現することができる半導体素子を提供することである。  Another object of the present invention is to provide a semiconductor device capable of easily realizing a monitor circuit necessary for controlling the substrate bias.

上記課題を解決するために、本発明の半導体素子は、ＭＯＳトランジスタの第１の拡散層端子と第２の拡散層端子とが相互に接続された構造を有し、ＭＯＳトランジスタのゲート端子が一端となり、ＭＯＳトランジスタの第１の拡散層端子が他端となる。ゲート端子と第１の拡散層端子との間に一定の電圧を印加することにより、ゲート端子と第１の拡散層端子間に一定電流を流すことができ、この半導体素子は、電流源として使用することができる。また、この半導体素子は、抵抗として使用することもできる。  In order to solve the above problems, a semiconductor device of the present invention has a structure in which a first diffusion layer terminal and a second diffusion layer terminal of a MOS transistor are connected to each other, and the gate terminal of the MOS transistor is connected to one end. Thus, the first diffusion layer terminal of the MOS transistor becomes the other end. By applying a constant voltage between the gate terminal and the first diffusion layer terminal, a constant current can flow between the gate terminal and the first diffusion layer terminal. This semiconductor element is used as a current source. can do. The semiconductor element can also be used as a resistor.

上記構成の半導体素子においては、ＭＯＳトランジスタの基板端子がＭＯＳトランジスタの第１の拡散層端子および第２の拡散層端子に接続された構造を有する場合もある。  The semiconductor element having the above structure may have a structure in which the substrate terminal of the MOS transistor is connected to the first diffusion layer terminal and the second diffusion layer terminal of the MOS transistor.

上記構成においては、ＭＯＳトランジスタが、ＮＭＯＳトランジスタでも、ＰＭＯＳトランジスタのどちらでもよい。ＭＯＳトランジスタが、ＮＭＯＳトランジスタである場合には、ＭＯＳトランジスタのゲート端子に印加される電圧がＭＯＳトランジスタの第１の拡散層端子に印加される電圧より高く、ＭＯＳトランジスタのゲート端子と第１の拡散層端子との間の電圧差が、ＮＭＯＳトランジスタのしきい値電圧以上であることが好ましい。また、ＭＯＳトランジスタが、ＰＭＯＳトランジスタである場合には、ＭＯＳトランジスタのゲート端子に印加される電圧がＭＯＳトランジスタの第１の拡散層端子に印加される電圧より低く、ＭＯＳトランジスタのゲート端子と第１の拡散層端子との間の電圧差が、ＰＭＯＳトランジスタのしきい値電圧以上であることが好ましい。  In the above configuration, the MOS transistor may be either an NMOS transistor or a PMOS transistor. When the MOS transistor is an NMOS transistor, the voltage applied to the gate terminal of the MOS transistor is higher than the voltage applied to the first diffusion layer terminal of the MOS transistor, and the gate terminal and the first diffusion of the MOS transistor The voltage difference with the layer terminal is preferably equal to or higher than the threshold voltage of the NMOS transistor. In the case where the MOS transistor is a PMOS transistor, the voltage applied to the gate terminal of the MOS transistor is lower than the voltage applied to the first diffusion layer terminal of the MOS transistor, It is preferable that the voltage difference with the diffusion layer terminal is equal to or higher than the threshold voltage of the PMOS transistor.

また上記構成の半導体素子においては、ＭＯＳトランジスタがマルチゲート構造を有し、ＭＯＳトランジスタの全てのゲート端子が共通接続されていてもよい。ＭＯＳトランジスタがマルチゲート構造を有する場合、ＭＯＳトランジスタが、ＮＭＯＳトランジスタでも、ＰＭＯＳトランジスタのどちらでもよい。ＭＯＳトランジスタが、ＮＭＯＳトランジスタである場合には、ＭＯＳトランジスタのゲート端子に印加される電圧がＭＯＳトランジスタの第１の拡散層端子に印加される電圧より高く、ＭＯＳトランジスタのゲート端子と第１の拡散層端子との間の電圧差が、ＮＭＯＳトランジスタのしきい値電圧以上であることが好ましい。また、ＭＯＳトランジスタが、ＰＭＯＳトランジスタである場合には、ＭＯＳトランジスタのゲート端子に印加される電圧がＭＯＳトランジスタの第１の拡散層端子に印加される電圧より低く、ＭＯＳトランジスタのゲート端子と第１の拡散層端子との間の電圧差が、ＰＭＯＳトランジスタのしきい値電圧以上であることが好ましい。  In the semiconductor element having the above structure, the MOS transistors may have a multi-gate structure, and all the gate terminals of the MOS transistors may be commonly connected. When the MOS transistor has a multi-gate structure, the MOS transistor may be either an NMOS transistor or a PMOS transistor. When the MOS transistor is an NMOS transistor, the voltage applied to the gate terminal of the MOS transistor is higher than the voltage applied to the first diffusion layer terminal of the MOS transistor, and the gate terminal and the first diffusion of the MOS transistor The voltage difference with the layer terminal is preferably equal to or higher than the threshold voltage of the NMOS transistor. In the case where the MOS transistor is a PMOS transistor, the voltage applied to the gate terminal of the MOS transistor is lower than the voltage applied to the first diffusion layer terminal of the MOS transistor, It is preferable that the voltage difference with the diffusion layer terminal is equal to or higher than the threshold voltage of the PMOS transistor.

また、上記構成の半導体素子においては、ＭＯＳトランジスタがＳＯＩ構造を有していてもよい。ＭＯＳトランジスタがＳＯＩ構造を有する場合、ＭＯＳトランジスタが、ＮＭＯＳトランジスタでも、ＰＭＯＳトランジスタのどちらでもよい。ＭＯＳトランジスタが、ＮＭＯＳトランジスタである場合には、ＭＯＳトランジスタのゲート端子に印加される電圧がＭＯＳトランジスタの第１の拡散層端子に印加される電圧より高く、ＭＯＳトランジスタのゲート端子と第１の拡散層端子との間の電圧差が、ＮＭＯＳトランジスタのしきい値電圧以上であることが好ましい。また、ＭＯＳトランジスタが、ＰＭＯＳトランジスタである場合には、ＭＯＳトランジスタのゲート端子に印加される電圧がＭＯＳトランジスタの第１の拡散層端子に印加される電圧より低く、ＭＯＳトランジスタのゲート端子と第１の拡散層端子との間の電圧差が、ＰＭＯＳトランジスタのしきい値電圧以上であることが好ましい。  In the semiconductor element having the above structure, the MOS transistor may have an SOI structure. When the MOS transistor has an SOI structure, the MOS transistor may be either an NMOS transistor or a PMOS transistor. When the MOS transistor is an NMOS transistor, the voltage applied to the gate terminal of the MOS transistor is higher than the voltage applied to the first diffusion layer terminal of the MOS transistor, and the gate terminal and the first diffusion of the MOS transistor The voltage difference with the layer terminal is preferably equal to or higher than the threshold voltage of the NMOS transistor. In the case where the MOS transistor is a PMOS transistor, the voltage applied to the gate terminal of the MOS transistor is lower than the voltage applied to the first diffusion layer terminal of the MOS transistor, It is preferable that the voltage difference with the diffusion layer terminal is equal to or higher than the threshold voltage of the PMOS transistor.

本発明の半導体集積回路装置は、第１のＭＯＳトランジスタを含み、第１のＭＯＳトランジスタの基板端子が電源端子および接地端子から分離された回路ブロックと、回路ブロック内に設けられた温度モニタ回路と、温度判定回路および基板バイアス発生回路とを備え、温度モニタ回路の出力をもとに温度判定回路で回路ブロックの温度を判定し、温度判定回路の判定出力を基板バイアス発生回路へ入力することにより、回路ブロックの温度に応じた基板バイアスを基板バイアス発生回路から回路ブロックの第１のＭＯＳトランジスタの基板端子へ印加する半導体集積回路装置である。  A semiconductor integrated circuit device of the present invention includes a first MOS transistor, a circuit block in which a substrate terminal of the first MOS transistor is separated from a power supply terminal and a ground terminal, a temperature monitor circuit provided in the circuit block, A temperature determination circuit and a substrate bias generation circuit, the temperature determination circuit determines the temperature of the circuit block based on the output of the temperature monitor circuit, and the determination output of the temperature determination circuit is input to the substrate bias generation circuit The semiconductor integrated circuit device applies a substrate bias corresponding to the temperature of the circuit block from the substrate bias generating circuit to the substrate terminal of the first MOS transistor of the circuit block.

そして、温度モニタ回路は、第１および第２の半導体素子の直列回路からなり、第１の半導体素子は第２のＭＯＳトランジスタのソース端子とゲート端子と基板端子とが相互に接続された構造を有し、第２のＭＯＳトランジスタのドレイン端子が一端となり、第２のＭＯＳトランジスタのソース端子が他端となり、第２の半導体素子は第３のＭＯＳトランジスタのドレイン端子とソース端子と基板端子とが相互に接続された構造を有し、第３のＭＯＳトランジスタのゲート端子が一端となり、第３のＭＯＳトランジスタの第１の拡散層端子が他端となり、第１および第２の半導体素子の直列回路に電圧が印加されることにより、第１および第２の半導体素子の接続点から回路ブロックの温度に応じた信号を出力する。  The temperature monitoring circuit is composed of a series circuit of first and second semiconductor elements, and the first semiconductor element has a structure in which the source terminal, the gate terminal, and the substrate terminal of the second MOS transistor are connected to each other. The drain terminal of the second MOS transistor is one end, the source terminal of the second MOS transistor is the other end, and the second semiconductor element has a drain terminal, a source terminal, and a substrate terminal of the third MOS transistor. A series circuit of first and second semiconductor elements having a mutually connected structure, the gate terminal of the third MOS transistor serving as one end and the first diffusion layer terminal of the third MOS transistor serving as the other end When a voltage is applied to, a signal corresponding to the temperature of the circuit block is output from the connection point of the first and second semiconductor elements.

上記の半導体集積回路装置においては、温度判定回路および基板バイアス発生回路の何れか少なくとも一つは回路ブロックとは分離した状態で形成されていてもよい。  In the semiconductor integrated circuit device, at least one of the temperature determination circuit and the substrate bias generation circuit may be formed in a state separated from the circuit block.

また、上記の半導体集積回路装置においては、回路ブロックを２個以上備え、各回路ブロック内に温度モニタ回路が個別に設けられ、各回路ブロックについて個別に温度判定回路および基板バイアス発生回路が設けられ、各温度モニタ回路の出力をもとに各温度判定回路で各回路ブロックの温度を判定し、各温度判定回路の判定出力を各基板バイアス発生回路へ入力することにより、各回路ブロックの温度に応じた基板バイアスを各基板バイアス発生回路から各回路ブロックのＭＯＳトランジスタの基板端子へ印加してもよい。  The semiconductor integrated circuit device includes two or more circuit blocks, a temperature monitor circuit is individually provided in each circuit block, and a temperature determination circuit and a substrate bias generation circuit are individually provided for each circuit block. The temperature of each circuit block is determined by each temperature determination circuit based on the output of each temperature monitor circuit, and the determination output of each temperature determination circuit is input to each substrate bias generation circuit to obtain the temperature of each circuit block. A corresponding substrate bias may be applied from each substrate bias generating circuit to the substrate terminal of the MOS transistor of each circuit block.

上記構成においては、第２のＭＯＳトランジスタおよび第３のＭＯＳトランジスタが例えば第１および第２のＮＭＯＳトランジスタでそれぞれ構成され、第１のＮＭＯＳトランジスタはドレイン端子が電源電位に固定され、第２のＮＭＯＳトランジスタはドレイン端子が接地電位に固定され、第１のＮＭＯＳトランジスタのソース端子と第２のＮＭＯＳトランジスタのゲート端子とが接続され、第２のＮＭＯＳトランジスタのゲート端子が温度モニタ回路の出力端子となる。  In the above configuration, the second MOS transistor and the third MOS transistor are respectively configured by, for example, first and second NMOS transistors, and the drain terminal of the first NMOS transistor is fixed to the power supply potential, and the second NMOS transistor The drain terminal of the transistor is fixed to the ground potential, the source terminal of the first NMOS transistor and the gate terminal of the second NMOS transistor are connected, and the gate terminal of the second NMOS transistor becomes the output terminal of the temperature monitor circuit. .

また、温度判定回路は例えば１個以上のオペアンプで構成され、温度モニタ回路の出力がオペアンプに入力され、オペアンプの出力が基板バイアス発生回路へ入力され、それぞれのオペアンプのリファレンス電圧にはそれぞれ異なった電位が入力され、それぞれのリファレンス電圧の電位は温度モニタ回路の所定の温度状態における出力に相当する電位である。  The temperature determination circuit is composed of, for example, one or more operational amplifiers, the output of the temperature monitor circuit is input to the operational amplifier, the output of the operational amplifier is input to the substrate bias generation circuit, and the reference voltage of each operational amplifier is different. A potential is input, and the potential of each reference voltage is a potential corresponding to an output of the temperature monitor circuit in a predetermined temperature state.

上記構成においては、第２のＭＯＳトランジスタおよび第３のＭＯＳトランジスタが例えばそれぞれ第１および第２のＰＭＯＳトランジスタで構成され、第１のＰＭＯＳトランジスタはソース端子が電源電位に固定され、第２のＰＭＯＳトランジスタはドレイン端子が接地電位に固定され、第１のＰＭＯＳトランジスタのドレイン端子と第２のＰＭＯＳトランジスタのゲート端子とが接続され、第２のＰＭＯＳトランジスタのゲート端子が温度モニタ回路の出力端子となる。  In the above-described configuration, the second MOS transistor and the third MOS transistor are configured by, for example, first and second PMOS transistors, respectively, and the first PMOS transistor has a source terminal fixed at the power supply potential, and the second PMOS transistor. The drain terminal of the transistor is fixed to the ground potential, the drain terminal of the first PMOS transistor is connected to the gate terminal of the second PMOS transistor, and the gate terminal of the second PMOS transistor is the output terminal of the temperature monitoring circuit. .

また、温度判定回路は例えば１個以上のオペアンプで構成され、温度モニタ回路の出力がオペアンプに入力され、オペアンプの出力が基板バイアス発生回路へ入力され、それぞれのオペアンプのリファレンス電圧にはそれぞれ異なった電位が入力され、それぞれのリファレンス電圧の電位は温度モニタ回路の所定の温度状態における出力に相当する電位である。  The temperature determination circuit is composed of, for example, one or more operational amplifiers, the output of the temperature monitor circuit is input to the operational amplifier, the output of the operational amplifier is input to the substrate bias generation circuit, and the reference voltage of each operational amplifier is different. A potential is input, and the potential of each reference voltage is a potential corresponding to an output of the temperature monitor circuit in a predetermined temperature state.

上記構成においては、第２のＭＯＳトランジスタおよび第３のＭＯＳトランジスタが例えば第１および第２のＮＭＯＳトランジスタでそれぞれ構成され、第１のＮＭＯＳトランジスタはドレイン端子が電源電位に固定され、第２のＮＭＯＳトランジスタはドレイン端子が接地電位に固定され、第１のＮＭＯＳトランジスタのソース端子と第２のＮＭＯＳトランジスタのゲート端子とが接続され、第２のＮＭＯＳトランジスタのゲート端子が温度モニタ回路の出力端子となる。  In the above configuration, the second MOS transistor and the third MOS transistor are respectively configured by, for example, first and second NMOS transistors, and the drain terminal of the first NMOS transistor is fixed to the power supply potential, and the second NMOS transistor The drain terminal of the transistor is fixed to the ground potential, the source terminal of the first NMOS transistor and the gate terminal of the second NMOS transistor are connected, and the gate terminal of the second NMOS transistor becomes the output terminal of the temperature monitor circuit. .

また、回路ブロック内に温度モニタ回路を２個以上備え、温度モニタ回路はそれぞれ異なった温度の時に出力が電源電圧の１／２になるように、第１および第２のＮＭＯＳトランジスタが調整されてもよい。  The circuit block includes two or more temperature monitor circuits, and the first and second NMOS transistors are adjusted so that the output becomes half the power supply voltage at different temperatures. Also good.

温度判定回路は例えば温度モニタ回路と同数のオペアンプで構成され、温度モニタ回路の出力がそれぞれ対となるオペアンプに入力され、オペアンプの出力が基板バイアス発生回路へ入力され、それぞれのオペアンプのリファレンス電圧には電源電圧の１／２の電圧が入力される。  The temperature determination circuit is composed of, for example, the same number of operational amplifiers as the temperature monitor circuit, and the output of the temperature monitor circuit is input to each pair of operational amplifiers, the output of the operational amplifier is input to the substrate bias generation circuit, and the reference voltage of each operational amplifier Is supplied with a voltage that is ½ of the power supply voltage.

上記構成においては、温度モニタ回路の第１および第２のＮＭＯＳトランジスタの調整は、トランジスタ幅、トランジスタ長、トランジスタの酸化膜厚、トランジスタのしきい値電圧の少なくとも一つ以上を変えることにより行うのが好ましい。  In the above configuration, the first and second NMOS transistors of the temperature monitor circuit are adjusted by changing at least one of the transistor width, transistor length, transistor oxide film thickness, and transistor threshold voltage. Is preferred.

上記構成においては、第２のＭＯＳトランジスタおよび第３のＭＯＳトランジスタが例えば第１および第２のＰＭＯＳトランジスタでそれぞれ構成され、第１のＰＭＯＳトランジスタはソース端子が電源電位に固定され、第２のＰＭＯＳトランジスタはドレイン端子が接地電位に固定され、第１のＰＭＯＳトランジスタのドレイン端子と第２のＰＭＯＳトランジスタのゲート端子とが接続され、第２のＰＭＯＳトランジスタのゲート端子が温度モニタ回路の出力端子となる。  In the above configuration, the second MOS transistor and the third MOS transistor are respectively configured by, for example, first and second PMOS transistors, and the first PMOS transistor has a source terminal fixed at the power supply potential, and the second PMOS transistor. The drain terminal of the transistor is fixed to the ground potential, the drain terminal of the first PMOS transistor is connected to the gate terminal of the second PMOS transistor, and the gate terminal of the second PMOS transistor is the output terminal of the temperature monitoring circuit. .

また、回路ブロック内に温度モニタ回路を２個以上備え、温度モニタ回路はそれぞれ異なった温度の時に出力が電源電圧の１／２になるように、第１および第２のＰＭＯＳトランジスタが調整されてもよい。  The circuit block has two or more temperature monitor circuits, and the first and second PMOS transistors are adjusted so that the output becomes half the power supply voltage at different temperatures. Also good.

また、温度判定回路は例えば温度モニタ回路と同数のオペアンプで構成され、温度モニタ回路の出力がそれぞれ対となるオペアンプに入力され、オペアンプの出力が基板バイアス発生回路へ入力され、それぞれのオペアンプのリファレンス電圧には電源電圧の１／２の電圧が入力される。  The temperature determination circuit is composed of, for example, the same number of operational amplifiers as the temperature monitor circuit. The output of the temperature monitor circuit is input to each paired operational amplifier, the output of the operational amplifier is input to the substrate bias generation circuit, and the reference of each operational amplifier A voltage that is ½ of the power supply voltage is input as the voltage.

上記構成においては、温度モニタ回路の第１および第２のＰＭＯＳトランジスタの調整は、トランジスタ幅、トランジスタ長、トランジスタの酸化膜厚、トランジスタのしきい値電圧の少なくとも一つ以上を変えることにより行うのが好ましい。  In the above configuration, the first and second PMOS transistors of the temperature monitor circuit are adjusted by changing at least one of the transistor width, transistor length, transistor oxide film thickness, and transistor threshold voltage. Is preferred.

本発明の半導体集積回路装置は、第１のＭＯＳトランジスタを含み、第１のＭＯＳトランジスタの基板端子が電源端子および接地端子から分離された回路ブロックと、回路ブロック内に設けられたリーク電流モニタ回路と、基板バイアス決定回路および基板バイアス発生回路とを備え、リーク電流モニタ回路の出力をもとに基板バイアス決定回路で回路ブロックのリーク電流に応じて基板バイアスを決定し、基板バイアス決定回路の出力を基板バイアス発生回路へ入力することにより、回路ブロックのリーク電流に応じた基板バイアスを基板バイアス発生回路から回路ブロックの第１のＭＯＳトランジスタの基板端子へ印加する半導体集積回路装置である。  A semiconductor integrated circuit device of the present invention includes a first MOS transistor, a circuit block in which a substrate terminal of the first MOS transistor is separated from a power supply terminal and a ground terminal, and a leak current monitor circuit provided in the circuit block And a substrate bias determination circuit and a substrate bias generation circuit, the substrate bias determination circuit determines the substrate bias according to the leakage current of the circuit block based on the output of the leakage current monitor circuit, and the output of the substrate bias determination circuit Is input to the substrate bias generation circuit to apply a substrate bias corresponding to the leakage current of the circuit block from the substrate bias generation circuit to the substrate terminal of the first MOS transistor of the circuit block.

そして、リーク電流モニタ回路は、第１のリーク電流モニタ回路部と第２のリーク電流モニタ回路部とからなり、第１のリーク電流モニタ回路部が第１および第２の半導体素子の直列回路からなり、第２のリーク電流モニタ回路部が第３および第４の半導体素子の直列回路からなり、第１の半導体素子が第２のＭＯＳトランジスタのソース端子とゲート端子とが相互に接続された構造を有し、第２のＭＯＳトランジスタのドレイン端子が一端となり、第２のＭＯＳトランジスタのソース端子とが他端となり、第２の半導体素子が第３のＭＯＳトランジスタのソース端子とゲート端子とが相互に接続された構造を有し、第３のＭＯＳトランジスタのドレイン端子が一端となり、第３のＭＯＳトランジスタのソース端子が他端となり、第３の半導体素子が第４のＭＯＳトランジスタのソース端子とゲート端子とが相互に接続された構造を有し、第４のＭＯＳトランジスタのドレイン端子が一端となり、第４のＭＯＳトランジスタのソース端子が他端となり、第４の半導体素子が第５のＭＯＳトランジスタのドレイン端子とソース端子とが相互に接続された構造を有し、第５のＭＯＳトランジスタのゲート端子が一端となり、第５のＭＯＳトランジスタのドレイン端子が他端となり、第２のＭＯＳトランジスタの基板端子と第３のＭＯＳトランジスタの基板端子とが相互に接続され、かつ第１のＭＯＳトランジスタの基板端子に接続され、第４のＭＯＳトランジスタの基板端子と第５のＭＯＳトランジスタの基板端子とが相互に接続され、かつ第１のＭＯＳトランジスタの基板端子に接続され、第１および第２の半導体素子の直列回路に電圧が印加されることにより、第１および第２の半導体素子の接続点から回路ブロックのリーク電流に応じた第１の信号を出力し、第３および第４の半導体素子の直列回路に電圧が印加されることにより、第３および第４の半導体素子の接続点から回路ブロックのリーク電流に応じた第２の信号を出力する。  The leak current monitor circuit includes a first leak current monitor circuit unit and a second leak current monitor circuit unit, and the first leak current monitor circuit unit includes a series circuit of the first and second semiconductor elements. The second leakage current monitor circuit unit is composed of a series circuit of third and fourth semiconductor elements, and the first semiconductor element is connected to the source terminal and the gate terminal of the second MOS transistor. The drain terminal of the second MOS transistor is one end, the source terminal of the second MOS transistor is the other end, and the second semiconductor element is connected to the source terminal and the gate terminal of the third MOS transistor. The drain terminal of the third MOS transistor is one end, the source terminal of the third MOS transistor is the other end, and the third semiconductor The element has a structure in which the source terminal and the gate terminal of the fourth MOS transistor are connected to each other, the drain terminal of the fourth MOS transistor is one end, the source terminal of the fourth MOS transistor is the other end, The fourth semiconductor element has a structure in which the drain terminal and the source terminal of the fifth MOS transistor are connected to each other, the gate terminal of the fifth MOS transistor is one end, and the drain terminal of the fifth MOS transistor is The other end, the substrate terminal of the second MOS transistor and the substrate terminal of the third MOS transistor are connected to each other, and are connected to the substrate terminal of the first MOS transistor, and the substrate terminal of the fourth MOS transistor Connected to the substrate terminal of the fifth MOS transistor and to the substrate terminal of the first MOS transistor By applying a voltage to the series circuit of the first and second semiconductor elements, a first signal corresponding to the leakage current of the circuit block is output from the connection point of the first and second semiconductor elements, When a voltage is applied to the series circuit of the third and fourth semiconductor elements, a second signal corresponding to the leakage current of the circuit block is output from the connection point of the third and fourth semiconductor elements.

上記構成においては、基板バイアス決定回路および基板バイアス発生回路の何れか少なくとも一つは回路ブロックとは分離した状態で形成されていてもよい。  In the above configuration, at least one of the substrate bias determining circuit and the substrate bias generating circuit may be formed in a state separated from the circuit block.

また、上記構成においては、回路ブロックを２個以上備え、各回路ブロック内にリーク電流モニタ回路が個別に設けられ、各回路ブロックについて個別に基板バイアス決定回路および基板バイアス発生回路が設けられ、各リーク電流モニタ回路の出力をもとに各基板バイアス決定回路で各回路ブロックのリーク電流に応じて基板バイアスを決定し、各基板バイアス決定回路の出力を各基板バイアス発生回路へ入力することにより、各回路ブロックのリーク電流に応じた基板バイアスを各基板バイアス発生回路から各回路ブロックの第１のＭＯＳトランジスタの基板端子へ印加してもよい。  Further, in the above configuration, two or more circuit blocks are provided, a leakage current monitor circuit is individually provided in each circuit block, and a substrate bias determination circuit and a substrate bias generation circuit are individually provided for each circuit block. By determining the substrate bias according to the leakage current of each circuit block in each substrate bias determination circuit based on the output of the leakage current monitor circuit, and inputting the output of each substrate bias determination circuit to each substrate bias generation circuit, A substrate bias corresponding to the leakage current of each circuit block may be applied from each substrate bias generation circuit to the substrate terminal of the first MOS transistor of each circuit block.

上記構成においては、第２、第３、第４および第５のＭＯＳトランジスタが例えば第１、第２、第３および第４のＮＭＯＳトランジスタからなり、第１のＮＭＯＳトランジスタはドレイン端子が電源電位に固定され、第２のＮＭＯＳトランジスタはソース端子が接地電位に固定され、第１のＮＭＯＳトランジスタのソース端子と第２のＮＭＯＳトランジスタのドレイン端子とが接続され、第１のＮＭＯＳトランジスタのソース端子が第１のリーク電流モニタ回路部の出力端子となり、第３のＮＭＯＳトランジスタはドレイン端子が電源電位に固定され、第４のＮＭＯＳトランジスタはドレイン端子が接地電位に固定され、第３のＮＭＯＳトランジスタのソース端子と第４のＮＭＯＳトランジスタのゲート端子とが接続され、第３のＮＭＯＳトランジスタのソース端子が第２のリーク電流モニタ回路部の出力端子となり、基板バイアス決定回路は第１のオペアンプと第２のオペアンプと第３のオペアンプとで構成され、第１のリーク電流モニタ回路部の出力が第１のオペアンプへ入力され、第２のリーク電流モニタ回路の出力が第２のオペアンプのリファレンス電位として入力され、第３のオペアンプへは基板バイアス発生回路が発生した基板バイアスが入力され、第１、第２および第３のオペアンプの出力がそれぞれ基板バイアス発生回路へ入力され、第１のオペアンプのリファレンス電圧として電源電圧の１／２が入力され、第２のオペアンプの入力として電源電圧の１／２が入力され、第３のオペアンプの入力に回路ブロックへの印加限界電圧を印加してもよい。  In the above configuration, the second, third, fourth, and fifth MOS transistors are, for example, first, second, third, and fourth NMOS transistors, and the drain terminal of the first NMOS transistor is at the power supply potential. The source terminal of the second NMOS transistor is fixed at the ground potential, the source terminal of the first NMOS transistor and the drain terminal of the second NMOS transistor are connected, and the source terminal of the first NMOS transistor is connected to the first NMOS transistor. The drain terminal of the third NMOS transistor is fixed at the power supply potential, the drain terminal of the fourth NMOS transistor is fixed at the ground potential, and the source terminal of the third NMOS transistor. And the gate terminal of the fourth NMOS transistor are connected, and the third NMOS transistor The source terminal of the transistor becomes the output terminal of the second leakage current monitor circuit unit, and the substrate bias determination circuit is composed of a first operational amplifier, a second operational amplifier, and a third operational amplifier, and the first leakage current monitor circuit unit Is input to the first operational amplifier, the output of the second leakage current monitor circuit is input as the reference potential of the second operational amplifier, and the substrate bias generated by the substrate bias generation circuit is input to the third operational amplifier. The outputs of the first, second, and third operational amplifiers are respectively input to the substrate bias generation circuit, 1/2 of the power supply voltage is input as the reference voltage of the first operational amplifier, and the power supply voltage is input as the input of the second operational amplifier. May be applied, and an application limit voltage to the circuit block may be applied to the input of the third operational amplifier.

上記構成においては、第２、第３、第４および第５のＭＯＳトランジスタが例えば第１、第２、第３および第４のＮＭＯＳトランジスタからなり、第１のＮＭＯＳトランジスタはドレイン端子が電源電位に固定され、第２のＮＭＯＳトランジスタはソース端子が接地電位に固定され、第１のＮＭＯＳトランジスタのソース端子と第２のＮＭＯＳトランジスタのドレイン端子とが接続され、第１のＮＭＯＳトランジスタのソース端子が第１のリーク電流モニタ回路部の出力端子となり、第３のＮＭＯＳトランジスタはソース端子が接地電位に固定され、第４のＮＭＯＳトランジスタはゲート端子が電源電位に固定され、第３のＮＭＯＳトランジスタのドレイン端子と第４のＮＭＯＳトランジスタのドレイン端子とが接続され、第３のＮＭＯＳトランジスタのドレイン端子が第２のリーク電流モニタ回路部の出力端子となり、基板バイアス決定回路は第１のオペアンプと第２のオペアンプと第３のオペアンプとで構成され、第１のリーク電流モニタ回路の出力が第１のオペアンプへ入力され、第２のリーク電流モニタ回路の出力が第２のオペアンプへ入力され、第３のオペアンプへは基板バイアス発生回路が発生した基板バイアスが入力され、第１、第２および第３のオペアンプの出力がそれぞれ基板バイアス発生回路へ入力され、第１のオペアンプのリファレンス電圧として電源電圧の１／２が入力され、第２のオペアンプのリファレンス電圧として電源電圧の１／２が入力され、第３のオペアンプの入力に回路ブロックへの印加限界の電圧を印加してもよい。  In the above configuration, the second, third, fourth, and fifth MOS transistors are, for example, first, second, third, and fourth NMOS transistors, and the drain terminal of the first NMOS transistor is at the power supply potential. The source terminal of the second NMOS transistor is fixed at the ground potential, the source terminal of the first NMOS transistor and the drain terminal of the second NMOS transistor are connected, and the source terminal of the first NMOS transistor is connected to the first NMOS transistor. The third NMOS transistor has its source terminal fixed at the ground potential, the fourth NMOS transistor has its gate terminal fixed at the power supply potential, and the drain terminal of the third NMOS transistor. And the drain terminal of the fourth NMOS transistor are connected, and the third NMOS transistor The drain terminal of the transistor becomes the output terminal of the second leakage current monitor circuit unit, and the substrate bias determination circuit is composed of a first operational amplifier, a second operational amplifier, and a third operational amplifier. The output is input to the first operational amplifier, the output of the second leakage current monitor circuit is input to the second operational amplifier, the substrate bias generated by the substrate bias generation circuit is input to the third operational amplifier, The outputs of the second and third operational amplifiers are respectively input to the substrate bias generation circuit, 1/2 of the power supply voltage is input as the reference voltage of the first operational amplifier, and 1 / of the power supply voltage is used as the reference voltage of the second operational amplifier. 2 may be input, and an application limit voltage to the circuit block may be applied to the input of the third operational amplifier.

上記構成においては、第２、第３、第４および第５のＭＯＳトランジスタが例えば第１、第２、第３および第４のＰＭＯＳトランジスタからなり、第１のＰＭＯＳトランジスタはソース端子が電源電位に固定され、第２のＰＭＯＳトランジスタはドレイン端子が接地電位に固定され、第１のＰＭＯＳトランジスタのドレイン端子と第２のＰＭＯＳトランジスタのソース端子とが接続され、第１のＰＭＯＳトランジスタのドレイン端子が第１のリーク電流モニタ回路部の出力端子となり、第３のＰＭＯＳトランジスタはソース端子が電源電圧に固定され、第４のＰＭＯＳトランジスタはドレイン端子が接地電位に固定され、第３のＰＭＯＳトランジスタのドレイン端子と第４のＮＭＯＳトランジスタのゲート端子とが接続され、第３のＰＭＯＳトランジスタのドレイン端子が第２のリーク電流モニタ回路部の出力端子となり、基板バイアス決定回路は第１のオペアンプと第２のオペアンプと第３のオペアンプとで構成され、第１のリーク電流モニタ回路の出力は第１のオペアンプへ入力され、第２のリーク電流モニタ回路の出力は第２のオペアンプのリファレンス電位として入力され、第３のオペアンプへは基板バイアス発生回路の発生した基板バイアスが入力され、第１、第２および第３のオペアンプの出力がそれぞれ基板バイアス発生回路へ入力され、第１のオペアンプのリファレンス電圧として電源電圧の１／２が入力され、第２のオペアンプの入力として電源電圧の１／２が入力され、第３のオペアンプの入力に回路ブロックへの印加限界電圧を印加してもよい。  In the above configuration, the second, third, fourth, and fifth MOS transistors are, for example, first, second, third, and fourth PMOS transistors, and the first PMOS transistor has the source terminal at the power supply potential. The drain terminal of the second PMOS transistor is fixed to the ground potential, the drain terminal of the first PMOS transistor and the source terminal of the second PMOS transistor are connected, and the drain terminal of the first PMOS transistor is connected to the first PMOS transistor. The third PMOS transistor has a source terminal fixed at the power supply voltage, a fourth PMOS transistor has a drain terminal fixed at the ground potential, and a drain terminal of the third PMOS transistor. And the gate terminal of the fourth NMOS transistor are connected, and the third PMOS transistor The drain terminal of the transistor becomes the output terminal of the second leakage current monitor circuit unit, and the substrate bias determination circuit is composed of a first operational amplifier, a second operational amplifier, and a third operational amplifier. The output is input to the first operational amplifier, the output of the second leakage current monitor circuit is input as the reference potential of the second operational amplifier, the substrate bias generated by the substrate bias generation circuit is input to the third operational amplifier, The outputs of the first, second, and third operational amplifiers are respectively input to the substrate bias generation circuit, 1/2 of the power supply voltage is input as the reference voltage of the first operational amplifier, and the power supply voltage is input as the input of the second operational amplifier. 1/2 may be input, and an application limit voltage to the circuit block may be applied to the input of the third operational amplifier.

上記構成においては、第２、第３、第４および第５のＭＯＳトランジスタが例えば第１、第２、第３および第４のＰＭＯＳトランジスタからなり、第１のＰＭＯＳトランジスタはソース端子が電源電位に固定され、第２のＰＭＯＳトランジスタはドレイン端子が接地電位に固定され、第１のＰＭＯＳトランジスタのドレイン端子と第２のＰＭＯＳトランジスタのソース端子とが接続され、第１のＰＭＯＳトランジスタのドレイン端子が第１のリーク電流モニタ回路部の出力端子となり、第３のＰＭＯＳトランジスタはドレイン端子が接地電圧に固定され、第４のＰＭＯＳトランジスタはゲート端子が電源電圧に固定され、第３のＰＭＯＳトランジスタのソース端子と第４のＮＭＯＳトランジスタのドレイン端子とが接続され、第３のＰＭＯＳトランジスタのソース端子が第２のリーク電流モニタ回路部の出力端子となり、基板バイアス決定回路は第１のオペアンプと第２のオペアンプと第３のオペアンプとで構成され、第１のリーク電流モニタ回路の出力は第１のオペアンプへ入力され、第２のリーク電流モニタ回路の出力は第２のオペアンプへ入力され、第３のオペアンプへは基板バイアス発生回路の発生した基板バイアスが入力され、第１、第２および第３のオペアンプの出力がそれぞれ基板バイアス発生回路へ入力され、第１のオペアンプのリファレンス電圧として電源電圧の１／２が入力され、第２のオペアンプのリファレンス電圧として電源電圧の１／２が入力され、第３のオペアンプの入力に回路ブロックへの印加限界電圧を印加してもよい。  In the above configuration, the second, third, fourth, and fifth MOS transistors are, for example, first, second, third, and fourth PMOS transistors, and the first PMOS transistor has the source terminal at the power supply potential. The drain terminal of the second PMOS transistor is fixed to the ground potential, the drain terminal of the first PMOS transistor and the source terminal of the second PMOS transistor are connected, and the drain terminal of the first PMOS transistor is connected to the first PMOS transistor. The drain terminal of the third PMOS transistor is fixed to the ground voltage, the gate terminal of the fourth PMOS transistor is fixed to the power supply voltage, and the source terminal of the third PMOS transistor. And the drain terminal of the fourth NMOS transistor are connected, and the third PMOS transistor The source terminal of the transistor is the output terminal of the second leakage current monitor circuit unit, and the substrate bias determination circuit is composed of a first operational amplifier, a second operational amplifier, and a third operational amplifier. The output is input to the first operational amplifier, the output of the second leakage current monitor circuit is input to the second operational amplifier, the substrate bias generated by the substrate bias generation circuit is input to the third operational amplifier, The outputs of the second and third operational amplifiers are respectively input to the substrate bias generation circuit, 1/2 of the power supply voltage is input as the reference voltage of the first operational amplifier, and 1 / of the power supply voltage is used as the reference voltage of the second operational amplifier. 2 may be input, and an application limit voltage to the circuit block may be applied to the input of the third operational amplifier.

本発明では電流源もしくは抵抗となる半導体素子を容易かつ小面積で作成することができる。そして温度依存のほとんど無い安定した電流源を作成できる。そしてこれを用いて温度モニタ回路およびリーク電流モニタ回路を作成することができ、近年半導体の低リーク化の有効な技術である基板制御技術を効果的に用いるために効果を発揮する。従来の技術では困難な課題を本発明では解決することができる。  In the present invention, a semiconductor element serving as a current source or a resistor can be easily formed with a small area. A stable current source with almost no temperature dependence can be created. Then, a temperature monitor circuit and a leak current monitor circuit can be created using this, and in recent years, it is effective for effectively using a substrate control technique which is an effective technique for reducing the leakage of a semiconductor. The present invention can solve problems that are difficult with conventional techniques.

以下、本発明の実施の形態を、図面を参照しながら説明する。  Hereinafter, embodiments of the present invention will be described with reference to the drawings.

（第１の実施の形態）
図１（ａ）は電流源（電流を流す素子）として機能する本発明の第１の実施の形態における半導体素子の回路図を示す。図１（ａ）において、符号２０１はＮＭＯＳトランジスタを示す。符号２０２はゲート端子を示す。符号２０３はドレイン端子を示す。符号２０４は基板端子を示す。符号Ｖｇはゲート電圧を示す。符号Ｖｄはドレイン電圧を示す。符号Ｉｇｄはゲート−ドレイン間に流れる電流を示す。(First embodiment)
FIG. 1A is a circuit diagram of a semiconductor element according to the first embodiment of the present invention that functions as a current source (an element through which a current flows). In FIG. 1A,reference numeral 201 denotes an NMOS transistor.Reference numeral 202 denotes a gate terminal.Reference numeral 203 denotes a drain terminal.Reference numeral 204 denotes a substrate terminal. A symbol Vg indicates a gate voltage. A symbol Vd indicates a drain voltage. Symbol Igd represents a current flowing between the gate and the drain.

この半導体素子は、ＮＭＯＳトランジスタ２０１の第１の拡散層端子（ドレイン端子）と第２の拡散層端子（ソース端子）とを相互に接続しドレイン端子２０３とし、基板端子２０４をドレイン端子２０３とは分離している。  In this semiconductor element, the first diffusion layer terminal (drain terminal) and the second diffusion layer terminal (source terminal) of theNMOS transistor 201 are connected to each other as adrain terminal 203, and thesubstrate terminal 204 is defined as thedrain terminal 203. It is separated.

図１（ｂ）は図１（ａ）の半導体素子（電流源）の電圧−電流特性を示している。横軸には電圧Ｖｇ−Ｖｄをとり、縦軸には電流Ｉｇｄをとっている。同図において、記号Ｉａ、−Ｉａは任意目盛である。  FIG. 1B shows voltage-current characteristics of the semiconductor element (current source) of FIG. The horizontal axis represents voltage Vg−Vd, and the vertical axis represents current Igd. In the figure, symbols Ia and -Ia are arbitrary scales.

図１のＮＭＯＳトランジスタ２０１においては、ゲート端子２０２の電圧がドレイン端子２０３の電圧より高いと、ゲート端子２０２からドレイン端子２０３へ電流が流れる。またその時、ゲート端子２０２とドレイン端子２０３の電位差がＮＭＯＳトランジスタのしきい値電圧を越えると電流は急激に大きくなる。ゲート端子２０２とドレイン端子２０３の電位差がＮＭＯＳトランジスタのしきい値を越えないとき流れる電流の大きさは、ゲート端子２０２の電圧がドレイン端子２０３の電圧より低いときにドレイン端子２０３からゲート端子２０２へ電流が流れる電流の大きさと、ゲート端子２０２とドレイン端子２０３の電位差が同じであれば同じである。  In theNMOS transistor 201 in FIG. 1, when the voltage at thegate terminal 202 is higher than the voltage at thedrain terminal 203, a current flows from thegate terminal 202 to thedrain terminal 203. At that time, when the potential difference between thegate terminal 202 and thedrain terminal 203 exceeds the threshold voltage of the NMOS transistor, the current increases rapidly. When the potential difference between thegate terminal 202 and thedrain terminal 203 does not exceed the threshold value of the NMOS transistor, the magnitude of the current that flows is from thedrain terminal 203 to thegate terminal 202 when the voltage at thegate terminal 202 is lower than the voltage at thedrain terminal 203. The same is true if the magnitude of the current flowing is the same as the potential difference between thegate terminal 202 and thedrain terminal 203.

このように、印加する電圧により発生する電流量を任意に変化することができる。また、この流れる電流の成分はゲートリーク電流であり、その特性は、温度に依存してほとんど変化しない。印加電圧により電流量は変化するが温度に対する依存は少ないため、ある所定の電圧状態下では温度に依存しない電流源として使用することが可能である。  In this way, the amount of current generated by the applied voltage can be changed arbitrarily. The component of the flowing current is a gate leakage current, and its characteristics hardly change depending on the temperature. Although the amount of current varies depending on the applied voltage, the dependence on temperature is small, so that it can be used as a current source independent of temperature under a certain predetermined voltage state.

この半導体素子（電流源）は、図１（ｃ）に示すように、ＰＭＯＳトランジスタ２０５を用いることでも同様に作成することができる。図１（ｃ）においては、符号２０６はゲート端子を示す。符号２０７はドレイン端子を示す。符号２０８は基板端子を示す。符号Ｖｇはゲート電圧を示す。符号Ｖｄはドレイン電圧を示す。符号Ｉｇｄはゲート−ドレイン間に流れる電流を示す。  This semiconductor element (current source) can be similarly formed by using aPMOS transistor 205 as shown in FIG. In FIG. 1C,reference numeral 206 denotes a gate terminal.Reference numeral 207 denotes a drain terminal.Reference numeral 208 denotes a substrate terminal. A symbol Vg indicates a gate voltage. A symbol Vd indicates a drain voltage. Symbol Igd represents a current flowing between the gate and the drain.

図１（ｄ）は図１（ｃ）の半導体素子（電流源）の電圧−電流特性を示している。横軸には電圧Ｖｇ−Ｖｄをとり、縦軸には電流Ｉｇｄをとっている。  FIG. 1D shows the voltage-current characteristics of the semiconductor element (current source) of FIG. The horizontal axis represents voltage Vg−Vd, and the vertical axis represents current Igd.

この実施の形態によれば、温度に依存しない電流を流すことができる。つまり、流れる電流は電圧状態で異なるが、温度に依存しない基準の電流を流し続けることができる。  According to this embodiment, a current independent of temperature can be passed. That is, although the flowing current varies depending on the voltage state, it is possible to continue to flow a reference current that does not depend on temperature.

なお、この実施例で示した素子は、例えば以下のような用途に使用できる。ＭＯＳトランジスタはゲート、ドレイン、ソース、および基板に印加される電圧により流れる電流が大きく変わる特徴を持っている。通常はドレイン−ソース間に流れる電流を用いてスイッチとして用いる。本実施の形態の半導体素子は、通常のＭＯＳ動作ではない電圧条件と電流特性がある。この特性を使ってスイッチにも用いることは可能と考えられる。また任意の電圧では任意の電流を流すので、抵抗値が変化する抵抗素子として使用することも可能と考えられる。  The element shown in this embodiment can be used for the following applications, for example. The MOS transistor has a characteristic that the current flowing greatly changes depending on the voltage applied to the gate, drain, source and substrate. Usually, it uses as a switch using the electric current which flows between drain-sources. The semiconductor element of the present embodiment has voltage conditions and current characteristics that are not normal MOS operation. It is considered possible to use this characteristic for switches. In addition, since an arbitrary current flows at an arbitrary voltage, it can be considered to be used as a resistance element whose resistance value changes.

（第２の実施の形態）
図２（ａ）は電流源として機能する本発明の第２の実施の形態における半導体素子の回路図を示す。この半導体素子は、ＮＭＯＳトランジスタ２０１の第１の拡散層端子（ドレイン端子）と第２の拡散層端子（ソース端子）と基板端子とを相互に接続しドレイン端子２０３としている。この実施の形態でも、ゲート端子２０２とドレイン端子２０３との間に電流が流れ電流源の特性としては図２（ｂ）に示すように、第１の実施の形態とほぼ同じであり、温度に依存しない素子が得られる。(Second Embodiment)
FIG. 2A is a circuit diagram of a semiconductor element according to the second embodiment of the present invention that functions as a current source. In this semiconductor element, the first diffusion layer terminal (drain terminal), the second diffusion layer terminal (source terminal), and the substrate terminal of theNMOS transistor 201 are connected to each other to form adrain terminal 203. Also in this embodiment, a current flows between thegate terminal 202 and thedrain terminal 203, and the characteristics of the current source are substantially the same as those in the first embodiment as shown in FIG. An independent element is obtained.

図２（ｃ）はＰＭＯＳトランジスタを用いて電流源として機能する半導体素子を構成したものである。この半導体素子は、ＰＭＯＳトランジスタ２０５の第１の拡散層端子（ドレイン端子）と第２の拡散層端子（ソース端子）と基板端子とを相互に接続しドレイン端子２０７としている。この実施の形態でも、ゲート端子２０６とドレイン端子２０７との間に電流が流れ電流源の特性としては図２（ｄ）に示すように、第１の実施の形態とほぼ同じである。  FIG. 2C shows a semiconductor element that functions as a current source using a PMOS transistor. In this semiconductor element, the first diffusion layer terminal (drain terminal), the second diffusion layer terminal (source terminal), and the substrate terminal of thePMOS transistor 205 are connected to each other as adrain terminal 207. Also in this embodiment, a current flows between thegate terminal 206 and thedrain terminal 207, and the characteristics of the current source are substantially the same as those in the first embodiment as shown in FIG.

この半導体素子（電流源）は、シングルゲート構造のトランジスタのみならず、ゲート端子を２つ以上もつマルチゲート構造のトランジスタによっても作成できる。また、ＳＯＩ構造のトランジスタにおいても作成できる。  This semiconductor element (current source) can be formed not only by a single-gate transistor but also by a multi-gate transistor having two or more gate terminals. It can also be formed in a transistor having an SOI structure.

この実施の形態によれば、第１の実施の形態の実施の形態と同様の効果が得られる。マルチゲートの場合、ゲート面積が大きくすることが容易であり、その場合流れる電流を大きくすることができる。  According to this embodiment, the same effect as that of the first embodiment can be obtained. In the case of a multi-gate, it is easy to increase the gate area, and in that case, the flowing current can be increased.

なお、この実施例で示した素子は、例えば以下のような用途に使用できる。第１の実施の形態（図１）と第２の実施の形態（図２）は基本的にトランジスタの基板が分離されているかどうかが異なる。この素子の用途は第１の実施の形態で示した用途と同じである。基板を分離構造にすることで基板バイアス制御で用いることができる。あとで述べる基板バイアス時のリークモニターには基板が分離されていることが条件となる。  The element shown in this embodiment can be used for the following applications, for example. The first embodiment (FIG. 1) and the second embodiment (FIG. 2) basically differ in whether or not the transistor substrate is separated. The use of this element is the same as that shown in the first embodiment. By making the substrate into a separation structure, it can be used for substrate bias control. It is a condition that the substrate is separated for leak monitoring at the time of substrate bias described later.

（第３の実施の形態）
図３に第３の実施の形態を示す。図３（ａ）は半導体素子の回路図を示し、同図（ｂ）はこの半導体素子の半導体素子の電圧−電流特性を示し、同図（ｃ）は抵抗の温度特性を示している。(Third embodiment)
FIG. 3 shows a third embodiment. 3A shows a circuit diagram of the semiconductor element, FIG. 3B shows a voltage-current characteristic of the semiconductor element of the semiconductor element, and FIG. 3C shows a temperature characteristic of the resistor.

これは本発明の半導体素子（電流源）を、図３（ａ）に示すように、抵抗値Ｒを有する抵抗素子０４０１として用いるものである。図１の半導体素子において、ゲート端子２０２とドレイン端子２０３との間に一定の電圧を印加すると一定の電流が流れるため、この電流源を抵抗素子として用いることができる。  This uses the semiconductor element (current source) of the present invention as aresistance element 0401 having a resistance value R as shown in FIG. In the semiconductor element of FIG. 1, since a constant current flows when a constant voltage is applied between thegate terminal 202 and thedrain terminal 203, this current source can be used as a resistance element.

図３（ｂ）に示すように、印加する電圧により電流が異なることでこの半導体素子からなる抵抗０４０１は、その抵抗値Ｒ（＝Ｖ／Ｉ）が、Ｒａ、Ｒｂと変わっていることが分かる。また、この抵抗０４０１は、図３（ｃ）に示すように、温度変化による抵抗値変化が非常に小さいので、安定した抵抗素子として用いることができる。また、最低トランジスタ１個で作成できるため、非常に面積の削減に有効である。  As shown in FIG. 3B, it can be seen that the resistance value R (= V / I) of theresistor 0401 made of this semiconductor element is different from Ra and Rb because the current differs depending on the applied voltage. . In addition, as shown in FIG. 3C, theresistance 0401 can be used as a stable resistance element because a resistance value change due to a temperature change is very small. Further, since it can be formed with at least one transistor, it is very effective in reducing the area.

なお、図３（ａ）では、ＮＭＯＳトランジスタを用いた半導体素子を例にとって説明しているが、ＰＭＯＳトランジスタを用いた半導体素子についても、同様に抵抗として使用することができる。また、ＭＯＳトランジスタの構造についても、シングルゲート構造のトランジスタのみならず、ゲート端子を２つ以上もつマルチゲート構造のトランジスタでもよい。また、ＳＯＩ構造のトランジスタでもよい。  In FIG. 3A, a semiconductor element using an NMOS transistor is described as an example. However, a semiconductor element using a PMOS transistor can be similarly used as a resistor. Further, the structure of the MOS transistor is not limited to a single-gate transistor, but may be a multi-gate transistor having two or more gate terminals. Alternatively, a transistor having an SOI structure may be used.

この実施の形態によれば、温度に依存しない素子が得られる。  According to this embodiment, an element independent of temperature can be obtained.

この実施の形態の素子は上記実施の形態と同様の用途に使用できる。  The element of this embodiment can be used for the same application as the above embodiment.

（第４の実施の形態）
図４は、本発明の第４の実施の形態に係る半導体集積回路装置のブロック図を示している。(Fourth embodiment)
FIG. 4 shows a block diagram of a semiconductor integrated circuit device according to the fourth embodiment of the present invention.

この半導体集積回路装置では、ＬＳＩ５０１の中に、ＭＯＳトランジスタの基板端子を電源およびグランドから分離した回路ブロック５０２があり、その回路ブロック５０２内に温度モニタ回路５０３が配置されている。そして、ＬＳＩ５０１内部には温度判定回路５０４と基板バイアス発生回路５０５とが配置されている。  In this semiconductor integrated circuit device, anLSI 501 includes acircuit block 502 in which a substrate terminal of a MOS transistor is separated from a power source and a ground, and atemperature monitor circuit 503 is disposed in thecircuit block 502. Atemperature determination circuit 504 and a substratebias generation circuit 505 are disposed inside theLSI 501.

温度モニタ回路５０３は、信号線５０６により温度判定回路５０４へ温度モニタ電圧を出力する。温度判定回路５０４は、温度モニタ電圧に基づいて温度を判定し、信号線５０７により基板バイアス発生回路５０５へ温度情報を出力する。そして、所定の基板バイアスを基板バイアス発生回路５０５で発生し、基板バイアス配線５０８を通して回路ブロック５０２の基板へ印加する。  Thetemperature monitor circuit 503 outputs a temperature monitor voltage to thetemperature determination circuit 504 through thesignal line 506. Thetemperature determination circuit 504 determines the temperature based on the temperature monitor voltage, and outputs temperature information to the substratebias generation circuit 505 through thesignal line 507. Then, a predetermined substrate bias is generated by the substratebias generation circuit 505 and applied to the substrate of thecircuit block 502 through thesubstrate bias wiring 508.

これによって、回路ブロック５０２へ各温度における最適な基板バイアス値を印加することが可能となる。  As a result, an optimum substrate bias value at each temperature can be applied to thecircuit block 502.

（第５の実施の形態）
図５は、本発明の第５の実施の形態に係る半導体集積回路装置のブロック図を示している。(Fifth embodiment)
FIG. 5 is a block diagram of a semiconductor integrated circuit device according to the fifth embodiment of the present invention.

この半導体集積回路装置では、ＬＳＩ６０１の中に、ＭＯＳトランジスタの基板端子を電源およびグランドから分離した回路ブロック６０２があり、その回路ブロック６０２内に温度モニタ回路６０３が配置されている。そして、ＬＳＩ６０１の外部には温度判定回路６０４と基板バイアス発生回路６０５とが配置されている。ＬＳＩ６０１の外部に配置するのは、温度判定回路６０４と基板バイアス発生回路６０５のうち何れか一方のみでもよい。  In this semiconductor integrated circuit device, anLSI 601 includes acircuit block 602 in which a substrate terminal of a MOS transistor is separated from a power source and a ground, and atemperature monitor circuit 603 is disposed in thecircuit block 602. Atemperature determination circuit 604 and a substratebias generation circuit 605 are disposed outside theLSI 601. Only one of thetemperature determination circuit 604 and the substratebias generation circuit 605 may be arranged outside theLSI 601.

温度モニタ回路６０３は、信号線６０６により温度判定回路６０４へ温度モニタ電圧を出力する。温度判定回路６０４は、温度モニタ電圧に基づいて温度を判定し、信号線６０７により基板バイアス発生回路６０５へ温度情報を出力する。そして、所定の基板バイアスを基板バイアス発生回路６０５で発生し、基板バイアス配線６０８を通して回路ブロック６０２の基板へ印加する。  Thetemperature monitor circuit 603 outputs a temperature monitor voltage to thetemperature determination circuit 604 through thesignal line 606. Thetemperature determination circuit 604 determines the temperature based on the temperature monitor voltage, and outputs temperature information to the substratebias generation circuit 605 through thesignal line 607. Then, a predetermined substrate bias is generated by the substratebias generation circuit 605 and applied to the substrate of thecircuit block 602 through thesubstrate bias wiring 608.

これによって、回路ブロック６０２へ各温度における最適な基板バイアス値を印加することが可能となる。  As a result, an optimum substrate bias value at each temperature can be applied to thecircuit block 602.

（第６の実施の形態）
図６は、本発明の第６の実施の形態に係る半導体集積回路装置のブロック図を示している。(Sixth embodiment)
FIG. 6 is a block diagram of a semiconductor integrated circuit device according to the sixth embodiment of the present invention.

この半導体集積回路装置では、ＬＳＩ７０１の中に、ＭＯＳトランジスタの基板端子を電源およびグランドから分離した回路ブロック７０２Ａ，７０２Ｂがあり、その回路ブロック７０２Ａ，７０２Ｂ内に温度モニタ回路７０３Ａ，７０３Ｂがそれぞれ配置されている。そして、ＬＳＩ７０１の内部には、温度モニタ回路７０３Ａ，７０３Ｂに対応して温度判定回路７０４Ａ，７０４Ｂと基板バイアス発生回路７０５Ａ，７０５Ｂとが配置されている。温度判定回路７０４Ａ，７０４Ｂと基板バイアス発生回路７０５Ａ，７０５Ｂは、の何れかはＬＳＩ７０１の外部に配置されていてもよい。  In this semiconductor integrated circuit device, theLSI 701 includescircuit blocks 702A and 702B in which the substrate terminals of the MOS transistors are separated from the power supply and the ground, and thetemperature monitor circuits 703A and 703B are arranged in the circuit blocks 702A and 702B, respectively. ing. In theLSI 701,temperature determination circuits 704A and 704B and substratebias generation circuits 705A and 705B are arranged corresponding to thetemperature monitor circuits 703A and 703B. Any of thetemperature determination circuits 704A and 704B and the substratebias generation circuits 705A and 705B may be arranged outside theLSI 701.

温度モニタ回路７０３Ａ，７０３Ｂは、信号線７０６Ａ，７０６Ｂにより温度判定回路７０４Ａ，７０４Ｂへ温度モニタ電圧を出力する。温度判定回路７０４Ａ，７０４Ｂは、温度モニタ電圧に基づいて温度を判定し、信号線７０７Ａ，７０７Ｂにより基板バイアス発生回路７０５Ａ，７０５Ｂへ温度情報を出力する。そして、所定の基板バイアスを基板バイアス発生回路７０５Ａ，７０５Ｂで発生し、基板バイアス配線７０８Ａ，７０８Ｂを通して回路ブロック７０２Ａ，７０２Ｂの基板へ印加する。  Thetemperature monitor circuits 703A and 703B output temperature monitor voltages to thetemperature determination circuits 704A and 704B through thesignal lines 706A and 706B. Thetemperature determination circuits 704A and 704B determine the temperature based on the temperature monitor voltage, and output temperature information to the substratebias generation circuits 705A and 705B through thesignal lines 707A and 707B. Then, a predetermined substrate bias is generated by the substratebias generation circuits 705A and 705B and applied to the substrates of the circuit blocks 702A and 702B through thesubstrate bias wirings 708A and 708B.

上記のように、ＬＳＩ７０１の内部の回路ブロックを２つ以上の回路ブロック７０２Ａ，７０２Ｂに分け、それぞれに対応した温度モニタ回路７０３Ａ，７０３Ｂ、温度判定回路７０４Ａ，７０４Ｂ、基板バイアス発生回路７０５Ａ，７０５Ｂを持っても良い。これにより、回路ブロック７０２Ａ，７０２Ｂの違いによる内部温度の違いや、回路ブロック７０２Ａ，７０２Ｂの特性仕上がりを反映し、各回路ブロック７０２Ａ，７０２Ｂへ最適な基板バイアス電圧を印加することが可能であり、低リーク化効果を大きくすることができる。  As described above, the internal circuit block of theLSI 701 is divided into two ormore circuit blocks 702A and 702B, and thetemperature monitor circuits 703A and 703B,temperature determination circuits 704A and 704B, and substratebias generation circuits 705A and 705B corresponding to each of them are provided. You may have it. Accordingly, it is possible to apply an optimum substrate bias voltage to each of the circuit blocks 702A and 702B, reflecting the difference in internal temperature due to the difference between the circuit blocks 702A and 702B and the characteristic finish of the circuit blocks 702A and 702B. The effect of reducing leakage can be increased.

（第７の実施の形態）
図７（ａ）は、第４、第５および第６の実施の形態における、温度モニタ回路６０３の詳細な構成を示す回路図である。図７（ｂ）は図７（ａ）の温度モニタ回路の温度Ｔ−出力電圧Ｖｏ１の特性図である。温度モニタ回路５０３，７０３Ａ，７０３Ｂについても、温度モニタ回路６０３と同様である。(Seventh embodiment)
FIG. 7A is a circuit diagram showing a detailed configuration of thetemperature monitor circuit 603 in the fourth, fifth, and sixth embodiments. FIG. 7B is a characteristic diagram of the temperature T-output voltage Vo1 of the temperature monitor circuit of FIG. The temperature monitorcircuits 503, 703A, and 703B are the same as thetemperature monitor circuit 603.

この温度モニタ回路６０３は、各々ＭＯＳトランジスタからなる２つの半導体素子の直列回路で構成される。第１の半導体素子は、ＮＭＯＳトランジスタ８０１のゲート端子、ソース端子および基板端子を相互に接続した構成を有している。また、第２の半導体素子は、ＮＭＯＳトランジスタ８０２のドレイン端子、ソース端子および基板端子が相互に接続された構成を有している。  Thetemperature monitor circuit 603 is composed of a series circuit of two semiconductor elements each consisting of a MOS transistor. The first semiconductor element has a configuration in which the gate terminal, the source terminal, and the substrate terminal of theNMOS transistor 801 are connected to each other. The second semiconductor element has a configuration in which the drain terminal, the source terminal, and the substrate terminal of theNMOS transistor 802 are connected to each other.

そして、ＮＭＯＳトランジスタ８０１のドレイン端子は、電源ＶＤＤ８０４に接続されている。また、ＮＭＯＳトランジスタ８０２のドレイン端子、ソース端子および基板端子はグランドＶＳＳ８０５に接続されている。また、ＮＭＯＳトランジスタ８０１のソース端子とＮＭＯＳトランジスタ８０２のゲート端子とが相互に接続され、この接続点が出力端子８０３となっている。  The drain terminal of theNMOS transistor 801 is connected to thepower supply VDD 804. The drain terminal, source terminal, and substrate terminal of theNMOS transistor 802 are connected to theground VSS 805. The source terminal of theNMOS transistor 801 and the gate terminal of theNMOS transistor 802 are connected to each other, and this connection point is anoutput terminal 803.

そして、ＮＭＯＳトランジスタ８０１には電流Ｉｏｆｆ１が流れ、ＭＯＳトランジスタ８０２には電流Ｉｇ１が流れる。これらの電流Ｉｏｆｆ１、Ｉｇ１が流れることにより、出力端子８０３に出力電圧として温度モニタ電圧Ｖｏ１が現れる。  The current Ioff1 flows through theNMOS transistor 801, and the current Ig1 flows through theMOS transistor 802. When these currents Ioff1 and Ig1 flow, the temperature monitor voltage Vo1 appears as an output voltage at theoutput terminal 803.

図７（ｂ）は温度モニタ回路６０３の周辺部分の温度と温度モニタ電圧Ｖｏ１との関係を示している。同図から、温度に比例して温度モニタ電圧Ｖｏ１が増大し、各温度でそれぞれ異なった出力電圧となることがわかる。したがって、出力端子８０３から出力される温度モニタ電圧Ｖｏ１により温度モニタ回路６０３が置かれた場所の温度を判断することができる。  FIG. 7B shows the relationship between the temperature around thetemperature monitor circuit 603 and the temperature monitor voltage Vo1. From the figure, it can be seen that the temperature monitor voltage Vo1 increases in proportion to the temperature, resulting in different output voltages at each temperature. Therefore, the temperature of the place where thetemperature monitor circuit 603 is placed can be determined by the temperature monitor voltage Vo1 output from theoutput terminal 803.

温度モニタ回路６０３の原理を、図８を参照しながら説明する。図８（ａ）には温度モニタ回路６０３を構成する２つのＮＭＯＳトランジスタ８０１，８０２を切り離した状態を示している。図８（ｂ）には、両ＮＭＯＳトランジスタ８０１，８０２を流れる電流と温度モニタ出力電圧Ｖｏ１との関係、温度と温度モニタ出力電圧Ｖｏ１との関係とをそれぞれ示している。  The principle of thetemperature monitor circuit 603 will be described with reference to FIG. FIG. 8A shows a state in which the twoNMOS transistors 801 and 802 constituting thetemperature monitor circuit 603 are disconnected. FIG. 8B shows the relationship between the current flowing through theNMOS transistors 801 and 802 and the temperature monitor output voltage Vo1, and the relationship between the temperature and the temperature monitor output voltage Vo1.

温度モニタ回路６０３は、ＮＭＯＳトランジスタ８０１とＮＭＯＳ８０２トランジスタとにより構成される。ＮＭＯＳトランジスタ８０１にはドレインリーク電流Ｉｏｆｆ１が流れ、ＮＭＯＳトランジスタ８０２にはゲートリーク電流Ｉｇ１が流れる。その流れる電流量はそれぞれ温度モニタ電圧Ｖｏ１の電圧値によって決まり、図８（ｂ）の上図に示すとおりとなる。  Thetemperature monitor circuit 603 includes anNMOS transistor 801 and anNMOS 802 transistor. A drain leakage current Ioff1 flows through theNMOS transistor 801, and a gate leakage current Ig1 flows through theNMOS transistor 802. The amount of current that flows is determined by the voltage value of the temperature monitor voltage Vo1, and is as shown in the upper diagram of FIG.

ＮＭＯＳトランジスタ８０１を流れるドレインリーク電流Ｉｏｆｆ１とＮＭＯＳトランジスタ８０２を流れるゲートリーク電流Ｉｇ１とが等しい電圧になるように、温度モニタ電圧Ｖｏ１が固定されるわけであるが、温度が変化するとその温度モニタ電圧Ｖｏ１が図８（ｂ）の下図に示すように変化する。  The temperature monitor voltage Vo1 is fixed so that the drain leak current Ioff1 flowing through theNMOS transistor 801 and the gate leak current Ig1 flowing through theNMOS transistor 802 are equal to each other. However, when the temperature changes, the temperature monitor voltage Vo1 is changed. Changes as shown in the lower diagram of FIG.

これは、ＮＭＯＳトランジスタ８０２を流れるゲートリーク電流Ｉｇ１は温度によりほとんど変化しないものの、ＮＭＯＳトランジスタ８０１を流れるドレインリーク電流Ｉｏｆｆ１は温度が上昇すると急激に大きくなるためである。したがって、温度が低いとき、温度モニタ電圧Ｖｏ１は低くなり、温度が高いとき温度モニタ電圧Ｖｏ１は高くなり、各温度でそれぞれ異なった温度モニタ電圧Ｖｏ１が出力される。これにより、上記温度モニタ回路６０３としての役割を果たすことができる。  This is because the gate leakage current Ig1 flowing through theNMOS transistor 802 hardly changes with temperature, but the drain leakage current Ioff1 flowing through theNMOS transistor 801 increases rapidly as the temperature rises. Therefore, when the temperature is low, the temperature monitor voltage Vo1 is low, and when the temperature is high, the temperature monitor voltage Vo1 is high, and a different temperature monitor voltage Vo1 is output at each temperature. As a result, thetemperature monitor circuit 603 can function.

図９は温度判定回路６０４の構成を示すブロック図である。温度判定回路６０４は、温度を比較するための１個以上のオペアンプを備えている。本実施の形態では、３個のオペアンプ１００１〜１００３を備えている。ただし、オペアンプの数はいくつであっても構わない。温度モニタ回路６０３から出力された温度モニタ電圧Ｖｏ１は、温度判定回路６０４内の全てのオペアンプ１００１〜１００３に入力される。このとき、それぞれのオペアンプ１００１〜１００３のリファレンス電圧ＶＲＥＦには、各温度における温度モニタ回路６０４の出力電圧に相当する電圧が印加されている。例えば、０℃の時にはＶｉａ（０℃判定基準値）が印加され、２５℃の時にはＶｉｂ（２５℃判定基準値）が印加され、Ｖｉｃ（５０℃判定基準値）が印加される。そして、実際の温度モニタ回路６０３からの出力である温度モニタ電圧Ｖｏ１との大小を判定し、その判定結果を基板バイアス発生回路６０５へ入力する。そして、その判定結果により、モニタしているときの温度を判定することが可能となり、設定した各温度でのリーク電流を最小にするために最適な基板バイアス電圧を内部の回路ブロック６０２へ印加することができる。  FIG. 9 is a block diagram illustrating a configuration of thetemperature determination circuit 604. Thetemperature determination circuit 604 includes one or more operational amplifiers for comparing temperatures. In this embodiment, threeoperational amplifiers 1001 to 1003 are provided. However, any number of operational amplifiers may be used. The temperature monitor voltage Vo1 output from thetemperature monitor circuit 603 is input to all theoperational amplifiers 1001 to 1003 in thetemperature determination circuit 604. At this time, a voltage corresponding to the output voltage of thetemperature monitor circuit 604 at each temperature is applied to the reference voltage VREF of each of theoperational amplifiers 1001 to 1003. For example, Via (0 ° C. judgment reference value) is applied at 0 ° C., Vib (25 ° C. judgment reference value) is applied at 25 ° C., and Vic (50 ° C. judgment reference value) is applied. Then, the magnitude of the temperaturemonitor voltage Vo 1 that is an output from the actualtemperature monitor circuit 603 is determined, and the determination result is input to the substratebias generation circuit 605. Based on the determination result, the temperature at the time of monitoring can be determined, and an optimum substrate bias voltage is applied to theinternal circuit block 602 in order to minimize the leakage current at each set temperature. be able to.

図１０は、各温度における温度モニタ回路６０３の温度モニタ電圧Ｖｏ１、温度判定回路６０４内のオペアンプ１００１〜１００３の出力Ｖｏａ，Ｖｏｂ，Ｖｏｃ、そして回路ブロック６０２に印加される基板バイアスＶＢＰの関係を示す。このように、温度モニタ電圧Ｖｏ１に基づいて出力Ｖｏａ、Ｖｏｂ、Ｖｏｃが決定され、出力Ｖｏａ、Ｖｏｂ、Ｖｏｃに基づいて各温度によって最適な基板バイアス値ＶＢＰを、Ｖα、Ｖβ、Ｖγ、Ｖδのように、容易に選択することが可能となる。また、温度モニタ回路６０３は最小でトランジスタを２個のみ使ったものであり、小面積かつ容易に作成できる。  FIG. 10 shows the relationship between the temperature monitor voltage Vo1 of thetemperature monitor circuit 603 at each temperature, the outputs Voa, Vob, Voc of theoperational amplifiers 1001 to 1003 in thetemperature determination circuit 604, and the substrate bias VBP applied to thecircuit block 602. . As described above, the outputs Voa, Vob, and Voc are determined based on the temperature monitor voltage Vo1, and the optimum substrate bias value VBP according to each temperature is determined as Vα, Vβ, Vγ, and Vδ based on the outputs Voa, Vob, and Voc. In addition, it becomes possible to select easily. Thetemperature monitor circuit 603 uses a minimum of only two transistors, and can be easily produced with a small area.

図１１（ａ）〜（ｄ）に温度モニタ回路６０３の別の例を示す。温度モニタ回路６０３はＮＭＯＳトランジスタのみではなく、図１１（ａ）に示すようにＰＭＯＳトランジスタのみで作ることも可能である。また、図１１（ｂ）に示すように、第１のトランジスタと第２のトランジスタの配置をＶＤＤ側とＶＳＳ側で入れ替えることが可能である。また、図１１（ｃ）に示すように、ゲートリーク電流を流す第２のトランジスタは出力端子８０３とＶＳＳに接続する端子とを入れ替えても良い。そして、図１１（ｄ）に示すように、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタをそれぞれ組み合わせて作ることもできる。これらの時には、それぞれの温度と温度モニタ電圧Ｖｏ１の関係を鑑み、温度判定回路６０４の構成を変更するだけでよい。  FIGS. 11A to 11D show another example of thetemperature monitor circuit 603. FIG. Thetemperature monitor circuit 603 can be formed not only with an NMOS transistor but also with only a PMOS transistor as shown in FIG. Further, as shown in FIG. 11B, the arrangement of the first transistor and the second transistor can be interchanged between the VDD side and the VSS side. In addition, as shown in FIG. 11C, in the second transistor for flowing a gate leakage current, theoutput terminal 803 and the terminal connected to VSS may be interchanged. Then, as shown in FIG. 11 (d), an NMOS transistor and a PMOS transistor can be combined. In these cases, it is only necessary to change the configuration of thetemperature determination circuit 604 in view of the relationship between each temperature and the temperature monitor voltage Vo1.

（第８の実施の形態）
次に、温度モニタ回路６０３の別の実施の形態を説明する。(Eighth embodiment)
Next, another embodiment of thetemperature monitor circuit 603 will be described.

なお、本実施の形態で説明する温度モニタ回路６０３は、第４、５、６の実施の形態で説明した半導体集積回路装置に適用することができる。  Note that thetemperature monitor circuit 603 described in this embodiment can be applied to the semiconductor integrated circuit device described in the fourth, fifth, and sixth embodiments.

温度モニタ回路６０３の出力電圧Ｖｏ１は、図１２に示すように、ゲートリーク電流Ｉｇとドレインリーク電流Ｉｏｆｆとの関係で決まっており、ゲートリーク電流Ｉｇとドレインリーク電流Ｉｏｆｆとが釣り合う電圧が温度モニタＶｏ１として出力される。したがって、ゲートリーク電流Ｉｇもしくはドレインリーク電流Ｉｏｆｆの特性を変更することで、温度モニタ電圧Ｖｏ１を変えることができる。  As shown in FIG. 12, the output voltage Vo1 of thetemperature monitor circuit 603 is determined by the relationship between the gate leakage current Ig and the drain leakage current Ioff, and the voltage at which the gate leakage current Ig and the drain leakage current Ioff are balanced is the temperature monitor. It is output as Vo1. Therefore, the temperature monitor voltage Vo1 can be changed by changing the characteristics of the gate leakage current Ig or the drain leakage current Ioff.

そして、ある温度の時の温度モニタ電圧Ｖｏ１の値を任意の電圧（例えばＶＤＤ／２）に設定することができる。  The value of the temperature monitor voltage Vo1 at a certain temperature can be set to an arbitrary voltage (for example, VDD / 2).

例えば、図１２において、ゲートリーク電流Ｉｇ１とドレインリーク電流Ｉｏｆｆ１との組み合わせでは、温度モニタ電圧Ｖｏ１が電圧Ｖａとなるが、ゲートリーク電流Ｉｇ１からゲートリーク電流Ｉｇ２に設定を変更し、ゲートリーク電流Ｉｇ２とドレインリーク電流Ｉｏｆｆ１の組み合わせにすると、温度モニタ電圧Ｖｏ１がＶＤＤ／２に変化する。  For example, in FIG. 12, in the combination of the gate leakage current Ig1 and the drain leakage current Ioff1, the temperature monitor voltage Vo1 becomes the voltage Va, but the setting is changed from the gate leakage current Ig1 to the gate leakage current Ig2, and the gate leakage current Ig2 And the drain leakage current Ioff1, the temperature monitor voltage Vo1 changes to VDD / 2.

同様にして、ドレインリーク電流Ｉｏｆｆ１をドレインリーク電流Ｉｏｆｆ２に設定を変更してゲートリーク電流Ｉｇ１とドレインリーク電流Ｉｏｆｆ２の組み合わせにすると、温度モニタ電圧Ｖｏ１がＶＤＤ／２に変化する。  Similarly, when the setting of the drain leakage current Ioff1 is changed to the drain leakage current Ioff2 to make a combination of the gate leakage current Ig1 and the drain leakage current Ioff2, the temperature monitor voltage Vo1 changes to VDD / 2.

この考え方を用いて、各温度に応じて各温度モニタ回路を設計することにより、図１３に示すように各温度の時に温度モニタ電圧Ｖｏ１が同じ電圧ＶＤＤ／２となる３種類の温度モニタ回路Ａ，Ｂ，Ｃを作ることができる。  By designing each temperature monitor circuit according to each temperature using this concept, as shown in FIG. 13, three types of temperature monitor circuits A in which the temperature monitor voltage Vo1 becomes the same voltage VDD / 2 at each temperature are shown. , B, C can be made.

この温度モニタ回路Ａ，Ｂ，Ｃを用いたときの温度判定回路は図１４のようになる。図１４において、温度判定回路１５０４内には複数の温度モニタ回路１５０１，１５０２，１５０３に対応した同じ数のオペアンプ１５０５，１５０６，１５０７が内蔵されている。そして、各温度の時に温度モニタ電圧Ｖｏ１，Ｖｏ２，Ｖｏ３がＶＤＤ／２になるように設定した温度モニタ回路１５０１，１５０２，１５０３の出力がそれぞれに対応したオペアンプ１５０５，１５０６，１５０７に入力される。このときオペアンプ１５０５，１５０６，１５０７のリファレンス電圧ＶＲＥＦには一律でＶＤＤ／２が入力されている。そして、それぞれのオペアンプ１５０５，１５０６，１５０７の出力を基板バイアス発生回路１５０８に入力し、各温度で最適な基板バイアス電圧を回路ブロックに印加する。  FIG. 14 shows a temperature determination circuit when the temperature monitor circuits A, B, and C are used. In FIG. 14, the same number ofoperational amplifiers 1505, 1506, and 1507 corresponding to a plurality oftemperature monitor circuits 1501, 1502, and 1503 are incorporated in thetemperature determination circuit 1504. Then, the outputs of thetemperature monitor circuits 1501, 1502, and 1503 set so that the temperature monitor voltages Vo1, Vo2, and Vo3 become VDD / 2 at each temperature are input to the correspondingoperational amplifiers 1505, 1506, and 1507, respectively. At this time, VDD / 2 is uniformly input to the reference voltage VREF of theoperational amplifiers 1505, 1506, and 1507. Then, the outputs of the respectiveoperational amplifiers 1505, 1506, and 1507 are input to the substratebias generation circuit 1508, and an optimum substrate bias voltage is applied to the circuit block at each temperature.

図１５は各温度における温度モニタ回路１５０１，１５０２，１５０３の出力電圧Ｖｏ１、Ｖｏ２、Ｖｏ３、温度判定回路１５０４内のオペアンプ出力Ｖｏａ，Ｖｏｂ，Ｖｏｃ、そして回路ブロック６０２に印加される基板バイアスの関係を示す。この図から分かるように、各温度によって最適な基板バイアス値を容易に選択することができる。また、温度モニタ回路６０３は最小でトランジスタを２個のみ使ったものであり、小面積かつ容易に作成できる。  FIG. 15 shows the relationship between the output voltages Vo1, Vo2, and Vo3 of thetemperature monitor circuits 1501, 1502, and 1503 at each temperature, the operational amplifier outputs Voa, Vob, and Voc in thetemperature determination circuit 1504, and the substrate bias applied to thecircuit block 602. Show. As can be seen from this figure, an optimum substrate bias value can be easily selected depending on each temperature. Thetemperature monitor circuit 603 uses a minimum of only two transistors, and can be easily produced with a small area.

（第９の実施の形態）
次に、半導体集積回路装置の別の実施の形態を説明する。(Ninth embodiment)
Next, another embodiment of the semiconductor integrated circuit device will be described.

図１６は、本発明の第９の実施に係る実施の形態における半導体集積回路装置の構成を示すブロック図である。この半導体集積回路装置は、ＬＳＩ１７０１の内部にトランジスタの基板端子を電源およびグランドから分離した回路ブロック１７０２があり、その中に第１リーク電流モニタ回路部１７０３および第２リーク電流モニタ回路部１７０４を備える。そして、ＬＳＩ１７０１の内部には基板バイアス決定回路１７０５と基板バイアス発生回路１７０６とを備える。  FIG. 16 is a block diagram showing a configuration of a semiconductor integrated circuit device according to the ninth embodiment of the present invention. This semiconductor integrated circuit device includes acircuit block 1702 in which a transistor substrate terminal is separated from a power supply and a ground inside anLSI 1701, and includes a first leak currentmonitor circuit unit 1703 and a second leak currentmonitor circuit unit 1704 therein. . TheLSI 1701 includes a substratebias determination circuit 1705 and a substratebias generation circuit 1706.

第１リーク電流モニタ回路部１７０３の出力が信号線１７０７を通り基板バイアス決定回路１７０５に入力され、第２リーク電流モニタ回路部１７０４の出力が信号線１７０８を通り基板バイアス決定回路１７０５に入力される。そして、基板バイアス決定回路１７０５の出力が信号線１７０９を通り基板バイアス発生回路１７０６に入力され、各状態に応じた最適な基板バイアス電圧が電源配線１７１０を通じて回路ブロック１７０２に印加される。  The output of the first leak currentmonitor circuit unit 1703 is input to the substratebias determination circuit 1705 through thesignal line 1707, and the output of the second leak currentmonitor circuit unit 1704 is input to the substratebias determination circuit 1705 through thesignal line 1708. . The output of the substratebias determination circuit 1705 is input to the substratebias generation circuit 1706 through thesignal line 1709, and an optimal substrate bias voltage corresponding to each state is applied to thecircuit block 1702 through thepower supply wiring 1710.

図１７に別の実施の形態を示す。これは、基板バイアス決定回路１７０５と基板バイアス発生回路１７０６をＬＳＩ１７０１の外に配置した形となっている。回路の動作としては図１６に記載の実施の形態と同様である。なお、ＬＳＩ１７０１の外に配置するのは、基板バイアス決定回路１７０５と基板バイアス発生回路１７０６の何れか一方だけでもよい。  FIG. 17 shows another embodiment. In this configuration, a substratebias determination circuit 1705 and a substratebias generation circuit 1706 are arranged outside theLSI 1701. The operation of the circuit is the same as that of the embodiment shown in FIG. Only one of the substratebias determination circuit 1705 and the substratebias generation circuit 1706 may be disposed outside theLSI 1701.

図１８に別の実施の形態を示す。これはＬＳＩ１７０１内部の回路ブロックを２つ以上の回路ブロック１７０２Ａ，１７０２Ｂに分け、それぞれに対応した第１リーク電流モニタ回路部１７０３Ａ、１７０３Ｂ、第２リーク電流モニタ回路部１７０４Ａ、１７０４Ｂと、基板バイアス決定回路１７０５Ａ，１７０５Ｂ、基板バイアス発生回路１７０６Ａ、１７０６Ｂを持つ構造である。  FIG. 18 shows another embodiment. In this circuit, the circuit block in theLSI 1701 is divided into two ormore circuit blocks 1702A and 1702B, corresponding to the first leak current monitor circuit units 1703A and 1703B, the second leak current monitor circuit units 1704A and 1704B, and the substrate bias determination. It has astructure having circuits 1705A and 1705B and substratebias generation circuits 1706A and 1706B.

そして、第１リーク電流モニタ回路部１７０３Ａ、１７０３Ｂの出力が信号線１７０７Ａ、１７０７Ｂを通り基板バイアス決定回路１７０５Ａ、１７０５Ｂに入力され、第２リーク電流モニタ回路部１７０４Ａ、１７０４Ｂの出力が信号線１７０８Ａ、１７０８Ｂを通り基板バイアス決定回路１７０５Ａ、１７０５Ｂに入力される。そして、基板バイアス決定回路１７０５Ａ、１７０５Ｂの出力が信号線１７０９Ａ，１７０９Ｂを通り基板バイアス発生回路１７０６Ａ、１７０６Ｂに入力され、各状態に応じた最適な基板バイアス電圧が電源配線１７１０Ａ、１７１０Ｂを通じて回路ブロック１７０２Ａ，１７０２Ｂに印加される。  The outputs of the first leak current monitor circuit units 1703A and 1703B are input to the substratebias determination circuits 1705A and 1705B through thesignal lines 1707A and 1707B, and the outputs of the second leak current monitor circuit units 1704A and 1704B are input to thesignal lines 1708A and 1704B. The signal passes through 1708B and is input to the substratebias determination circuits 1705A and 1705B. The outputs of the substratebias determination circuits 1705A and 1705B are input to the substratebias generation circuits 1706A and 1706B through thesignal lines 1709A and 1709B, and an optimum substrate bias voltage corresponding to each state is supplied to thecircuit block 1702A through thepower supply wirings 1710A and 1710B. , 1702B.

これにより、回路ブロックの違いによる特性仕上がりを反映し、より各回路ブロック１７０２Ａ，１７０２Ｂへ最適な基板バイアス電圧を印加することが可能であり、低リーク化効果を大きくすることができる。  As a result, it is possible to apply the optimum substrate bias voltage to each of the circuit blocks 1702A and 1702B, reflecting the characteristic finish due to the difference between the circuit blocks, and to increase the effect of reducing leakage.

第１リーク電流モニタ回路部１７０３を図１９（ａ）に示す。この第１リーク電流モニタ回路部１７０３はドレインリーク電流の基板バイアス依存性から最適な基板バイアス値を決定するものである。  The first leakage currentmonitor circuit unit 1703 is shown in FIG. The first leakage currentmonitor circuit unit 1703 determines an optimal substrate bias value from the substrate bias dependency of the drain leakage current.

第１リーク電流モニタ回路部１７０３は、ＮＭＯＳトランジスタ２００１，２００２で構成されている。ＮＭＯＳトランジスタ２００１は、ドレインが電源ＶＤＤ２００３に接続され、ゲートとソースが接続されている。ＮＭＯＳトランジスタはゲートとソースがグランドＶＳＳ２００３に接続されている。そして、ＮＭＯＳトランジスタ２００１のソースとＮＭＯＳトランジスタ２００２のドレインとが接続され出力端子２００６となっている。ＮＭＯＳトランジスタ２００１とＮＭＯＳトランジスタ２００２の基板は共通の基板端子２００５に接続されている。ＮＭＯＳトランジスタ２００１とＮＭＯＳトランジスタ２００２は同じ仕様であり、ドレイン、ゲート、ソース、基板にそれぞれ同一の電位を印加したときは同一のリーク電流を流すトランジスタとする。このとき基板バイアスＶＢＰと出力端子２００６から出力される電圧Ｖｏ１との関係は図１９（ｂ）に示す通りである。あるＶＢＰ電圧Ｖαを越えると、電圧Ｖｏ１はＶＤＤ／２以下からＶＤＤ／２以上に変化する。このＶＢＰ電圧Ｖαがリーク電流を削減する最適な基板バイアス電圧となる。  The first leakage currentmonitor circuit unit 1703 is composed ofNMOS transistors 2001 and 2002. TheNMOS transistor 2001 has a drain connected to thepower supply VDD 2003 and a gate and source connected. The NMOS transistor has a gate and a source connected to the ground VSS2003. The source of theNMOS transistor 2001 and the drain of theNMOS transistor 2002 are connected to form anoutput terminal 2006. The substrates of theNMOS transistor 2001 and theNMOS transistor 2002 are connected to acommon substrate terminal 2005. TheNMOS transistor 2001 and theNMOS transistor 2002 have the same specifications, and are transistors that flow the same leak current when the same potential is applied to the drain, gate, source, and substrate. At this time, the relationship between the substrate bias VBP and the voltage Vo1 output from theoutput terminal 2006 is as shown in FIG. When a certain VBP voltage Vα is exceeded, the voltage Vo1 changes from VDD / 2 or less to VDD / 2 or more. This VBP voltage Vα is the optimum substrate bias voltage for reducing the leakage current.

図２０を参照して第１リーク電流モニタ回路部１７０３の原理を説明する。図２０（ａ）にはＮＭＯＳトランジスタ２００１，２００２を切り離した状態の回路図を示している。図２０（ｂ）には、基板バイアス電圧ＶＢＰと各ＮＭＯＳトランジスタ２００１，２００２に流れるドレインリーク電流Ｉｏｆｆ１，Ｉｏｆｆ２を示している。  The principle of the first leak currentmonitor circuit unit 1703 will be described with reference to FIG. FIG. 20A shows a circuit diagram in a state where theNMOS transistors 2001 and 2002 are disconnected. FIG. 20B shows the substrate bias voltage VBP and drain leakage currents Ioff1 and Ioff2 flowing through theNMOS transistors 2001 and 2002. FIG.

ＮＭＯＳトランジスタ２００１およびＮＭＯＳトランジスタ２００２の電圧Ｖｏ１に同じ電圧を印加していると仮定した場合、基板バイアス電圧ＶＢＰとリーク電流の特性は図２０（ｂ）に示すとおりである。ＮＭＯＳトランジスタ２００１とＮＭＯＳトランジスタ２００２は同一の仕様であるが、電源ＶＤＤとグランドＶＳＳ間に縦積みに配置されているためＮＭＯＳトランジスタ２００１はＮＭＯＳトランジスタ２００２より大きめの基板バイアス電圧が印加されることとなる。  Assuming that the same voltage is applied to the voltage Vo1 of theNMOS transistor 2001 and theNMOS transistor 2002, the characteristics of the substrate bias voltage VBP and the leakage current are as shown in FIG. Although theNMOS transistor 2001 and theNMOS transistor 2002 have the same specifications, since theNMOS transistor 2001 is arranged vertically between the power supply VDD and the ground VSS, a larger substrate bias voltage is applied to theNMOS transistor 2001 than theNMOS transistor 2002. .

ドレインリーク電流は基板バイアス電圧ＶＢＰを大きくしていくと減少する。しかし、ある電圧Ｖα以上印加すると、ドレインリーク電流は増加する。したがって、基板バイアス電圧ＶＢＰがＶαまでは基板バイアスが大きめに掛かるＮＭＯＳトランジスタ２００１の方はリーク電流が少ない。しかし、Ｖαを越える領域となると基板バイアス電圧ＶＢＰが大きめに掛かるＮＭＯＳトランジスタ２００１の方はリーク電流が大きくなる。結局、第１リーク電流モニタ回路部１７０３の出力電圧Ｖｏ１は、ＮＭＯＳトランジスタ２００１とＮＭＯＳトランジスタ２００２とに流れるリーク電流が等しくなる電圧になる。従って、基板バイアス電圧ＶＢＰを変化させたときの、出力電圧Ｖｏ１は図２１（ｂ）に示すようになる。図２１（ｂ）の上図には、基板バイアス電圧ＶＢＰをパラメータとする電圧Ｖｏ１とドレインリーク電流Ｉｏｆｆ１，Ｉｏｆｆ２の関係を示している。また、図２１（ｂ）の下図には、ドレインリーク電流Ｉｏｆｆ１，Ｉｏｆｆ２が等しくなる状態における電圧Ｖｏ１と基板バイアス電圧ＶＢＰの関係を示している。なお、図２１（ａ）は図２０（ａ）と同じである。  The drain leakage current decreases as the substrate bias voltage VBP is increased. However, when a voltage Vα or higher is applied, the drain leakage current increases. Therefore, the leakage current is smaller in theNMOS transistor 2001 in which the substrate bias is increased until the substrate bias voltage VBP reaches Vα. However, in the region exceeding Vα, the leakage current is larger in theNMOS transistor 2001 in which the substrate bias voltage VBP is higher. As a result, the output voltage Vo1 of the first leak currentmonitor circuit unit 1703 becomes a voltage at which the leak currents flowing through theNMOS transistor 2001 and theNMOS transistor 2002 become equal. Accordingly, the output voltage Vo1 when the substrate bias voltage VBP is changed is as shown in FIG. The upper diagram of FIG. 21B shows the relationship between the voltage Vo1 using the substrate bias voltage VBP as a parameter and the drain leakage currents Ioff1 and Ioff2. The lower diagram of FIG. 21B shows the relationship between the voltage Vo1 and the substrate bias voltage VBP when the drain leakage currents Ioff1 and Ioff2 are equal. FIG. 21 (a) is the same as FIG. 20 (a).

基板バイアス電圧ＶＢＰがドレインリーク電流を最小値にするＶα以下の時、電圧Ｖｏ１はＶＤＤ／２以下となり、Ｖα以上に基板バイアスＶＢＰの値を上げると、電圧Ｖｏ１はＶＤＤ／２以上となる。このように、第１リーク電流モニタ回路部１７０３の出力が最適な基板バイアスＶαの時、ＶＤＤ／２となる。  When the substrate bias voltage VBP is equal to or lower than Vα at which the drain leakage current is minimized, the voltage Vo1 is equal to or lower than VDD / 2. When the substrate bias VBP is increased above Vα, the voltage Vo1 becomes equal to or higher than VDD / 2. Thus, when the output of the first leakage currentmonitor circuit unit 1703 is the optimum substrate bias Vα, it becomes VDD / 2.

つぎに、第２リーク電流モニタ回路部１７０４を説明する。この第２リーク電流モニタ回路部１７０４はドレインリーク電流の基板バイアス依存性とゲートリーク電流との関係で最適な基板バイアス値を決定するものである。図２２（ａ）にその構成を示す。この第２リーク電流モニタ回路部１７０４は、第１のＮＭＯＳトランジスタ２３０１および第２のＮＭＯＳトランジスタ２３０２で構成されている。第１のＮＭＯＳトランジスタ２３０１は、ドレインが電源ＶＤＤ２３０３に接続され、ゲートとソースが接続されている。第２のＮＭＯＳトランジスタ２３０２のドレインとソースはグランドＶＳＳ２３０４に接続され、第１のＮＭＯＳトランジスタ２３０１のソースと第２のＮＭＯＳトランジスタ２３０２のゲートとが接続され出力端子２３０６となっている。そして、第１のＮＭＯＳトランジスタ２３０１と第２のＮＭＯＳトランジスタ２３０２の基板は基板端子２３０５に接続されている。基板バイアスＶＢＰと出力端子２３０６の出力電圧Ｖｏ２との関係は図２２（ｂ）に示すとおりであり、リーク電流を最大に削減する最適基板バイアス電圧ＶβのときＶｏ２はＶＤＤ／２となる。  Next, the second leakage currentmonitor circuit unit 1704 will be described. The second leakage currentmonitor circuit unit 1704 determines an optimum substrate bias value based on the relationship between the substrate leakage dependency of the drain leakage current and the gate leakage current. FIG. 22 (a) shows the configuration. The second leakage currentmonitor circuit unit 1704 includes afirst NMOS transistor 2301 and asecond NMOS transistor 2302. Thefirst NMOS transistor 2301 has a drain connected to thepower supply VDD 2303 and a gate and source connected. The drain and source of thesecond NMOS transistor 2302 are connected to theground VSS 2304, and the source of thefirst NMOS transistor 2301 and the gate of thesecond NMOS transistor 2302 are connected to serve as anoutput terminal 2306. The substrates of thefirst NMOS transistor 2301 and thesecond NMOS transistor 2302 are connected to thesubstrate terminal 2305. The relationship between the substrate bias VBP and the output voltage Vo2 at theoutput terminal 2306 is as shown in FIG. 22B. When the optimum substrate bias voltage Vβ reduces the leakage current to the maximum, Vo2 becomes VDD / 2.

図２３を参照して第２リーク電流モニタ回路部１７０４の原理を説明する。図２３（ａ）は、ＮＭＯＳトランジスタ２３０１，２３０２を切り離した状態の回路図を示している。図２３（ｂ）には基板バイアス電圧ＶＢＰと各ＮＭＯＳトランジスタ２３０１，２３０２に流れるドレインリーク電流Ｉｏｆｆ１およびゲートリーク電流Ｉｇ１を示している。  The principle of the second leakage currentmonitor circuit unit 1704 will be described with reference to FIG. FIG. 23A shows a circuit diagram in a state where theNMOS transistors 2301 and 2302 are disconnected. FIG. 23B shows the substrate bias voltage VBP, the drain leakage current Ioff1 and the gate leakage current Ig1 flowing through theNMOS transistors 2301 and 2302.

ＮＭＯＳトランジスタ２３０１とＮＭＯＳトランジスタ２３０２にそれぞれ同じ基板バイアスが印加されている。ＮＭＯＳトランジスタ２３０１を流れるドレインリーク電流Ｉｏｆｆ１は基板バイアスＶＢＰの印加で大きく変化する。しかし、ＮＭＯＳトランジスタ２３０２を流れるゲートリーク電流Ｉｇ１は基板バイアスＶＢＰを変化させてもほとんど変化しない。このＮＭＯＳトランジスタ２３０１を流れるドレインリーク電流Ｉｏｆｆ１とＮＭＯＳトランジスタ２３０２を流れるゲートリーク電流Ｉｇ１とが等しくなるように出力電圧Ｖｏ２が決まる。  The same substrate bias is applied to theNMOS transistor 2301 and theNMOS transistor 2302, respectively. The drain leakage current Ioff1 flowing through theNMOS transistor 2301 varies greatly with the application of the substrate bias VBP. However, the gate leakage current Ig1 flowing through theNMOS transistor 2302 hardly changes even when the substrate bias VBP is changed. The output voltage Vo2 is determined so that the drain leakage current Ioff1 flowing through theNMOS transistor 2301 is equal to the gate leakage current Ig1 flowing through theNMOS transistor 2302.

基板バイアスＶＢＰが小さいときＮＭＯＳトランジスタ２３０１を流れるドレインリーク電流Ｉｏｆｆ１がＮＭＯＳトランジスタ２３０２を流れるゲートリーク電流Ｉｇ１より大きいため、出力電圧Ｖｏ２はＶＤＤ／２以上となる。しかし、ある基板バイアス値Ｖβまで基板バイアス電圧ＶＢＰを大きくすると、ＮＭＯＳトランジスタ２３０１を流れるドレインリーク電流Ｉｏｆｆ１の方がＮＭＯＳトランジスタ２３０２を流れるゲートリーク電流Ｉｇ１より小さくなるため、出力電圧Ｖｏ２はＶＤＤ／２以下となる。  Since the drain leakage current Ioff1 flowing through theNMOS transistor 2301 is larger than the gate leakage current Ig1 flowing through theNMOS transistor 2302 when the substrate bias VBP is small, the output voltage Vo2 becomes VDD / 2 or more. However, when the substrate bias voltage VBP is increased to a certain substrate bias value Vβ, the drain leakage current Ioff1 flowing through theNMOS transistor 2301 is smaller than the gate leakage current Ig1 flowing through theNMOS transistor 2302, so the output voltage Vo2 is equal to or lower than VDD / 2. It becomes.

図２４（ｂ）に基板バイアスＶＢＰの変化と出力電圧Ｖｏ２の関係を示す。図２４（ｂ）の上図には、基板バイアス電圧ＶＢＰをパラメータとする電圧Ｖｏ２とドレインリーク電流Ｉｏｆｆ１およびゲートリーク電流Ｉｇ１の関係を示している。また、図２４（ｂ）の下図には、ドレインリーク電流Ｉｏｆｆ１とゲートリーク電流Ｉｇ１とが等しくなる状態における電圧Ｖｏ２と基板バイアス電圧ＶＢＰの関係を示している。このように最適な基板バイアス値Ｖβの時、電圧Ｖｏ２はＶＤＤ／２となる。図２４（ａ）は図２３（ｂ）と同じである。  FIG. 24B shows the relationship between the change in the substrate bias VBP and the output voltage Vo2. The upper diagram of FIG. 24B shows the relationship between the voltage Vo2 using the substrate bias voltage VBP as a parameter, the drain leakage current Ioff1, and the gate leakage current Ig1. The lower diagram of FIG. 24B shows the relationship between the voltage Vo2 and the substrate bias voltage VBP when the drain leakage current Ioff1 and the gate leakage current Ig1 are equal. Thus, at the optimum substrate bias value Vβ, the voltage Vo2 is VDD / 2. FIG. 24A is the same as FIG.

図２５は基板バイアス決定回路１７０５の構成を示すブロック図である。基板バイアス決定回路１７０５の内部にはオペアンプ２６０１、オペアンプ２６０２、オペアンプ２６０３が備えられ、第１リーク電流モニタ回路部１７０３とオペアンプ２６０１、第２リーク電流モニタ回路部１７０４とオペアンプ２６０２が対応するようになっている。そして、第１リーク電流モニタ回路部１７０３の出力電圧Ｖｏ１がオペアンプ２６０１に入力される。このとき、オペアンプ２６０１のリファレンス電圧ＶＲＥＦとしてはＶＤＤ／２が印加されている。第２リーク電流モニタ回路部１７０４の出力電圧Ｖｏ２はオペアンプ２６０２にリファレンス電圧ＶＲＥＦとして入力される。このとき、オペアンプ２６０２の入力にはＶＤＤ／２が印加されている。そして、オペアンプの出力Ｖｏａ、Ｖｏｂが基板バイアス発生回路１７０６に入力される。第１のリーク電流モニタ回路１７０３はドレインリーク電流が最小になったときに、ＶＤＤ／２が出力される構成になっている。この特性を活かしてドレインリーク電流が最小になるまで基板バイアス電圧を増加しドレインリーク電流が最小になった段階で基板バイアス電圧の増加を止める。第２のリーク電流モニタ回路１７０４はドレインリーク電流とゲートリーク電流の大きさが同じになったときに、ＶＤＤ／２が出力される構成になっている。この特性を活かしてドレインリーク電流がゲートリーク電流と同じ電流になるまで基板バイアス電圧を増加しドレインリーク電流がゲートリーク電流と同じ電流になった段階で基板バイアス電圧の増加を止める。この構成によりリーク電流の削減に最適な基板バイアス電圧状態を決定できる。そして、基板バイアス発生回路１７０６の内部で発生した基板バイアス電圧が回路ブロック１７０２に印加される。また、基板バイアス発生回路１７０６から出力された基板バイアス電圧ＶＢＰはオペアンプ２６０３に入力され、オペアンプ２６０３のリファレンス電圧ＶＲＥＦには基板バイアス印加限界基準値となる電圧Ｖγを印加する。これにより、基板バイアスが大きくなりすぎてデバイス耐圧を越えることを防ぐ。  FIG. 25 is a block diagram showing a configuration of the substratebias determination circuit 1705. The substratebias determination circuit 1705 includes anoperational amplifier 2601, anoperational amplifier 2602, and anoperational amplifier 2603. The first leakage currentmonitor circuit unit 1703 and theoperational amplifier 2601, and the second leakage currentmonitor circuit unit 1704 and theoperational amplifier 2602 correspond to each other. ing. Then, the output voltage Vo1 of the first leakage currentmonitor circuit unit 1703 is input to theoperational amplifier 2601. At this time, VDD / 2 is applied as the reference voltage VREF of theoperational amplifier 2601. The output voltage Vo2 of the second leak currentmonitor circuit unit 1704 is input to theoperational amplifier 2602 as the reference voltage VREF. At this time, VDD / 2 is applied to the input of theoperational amplifier 2602. The outputs Voa and Vob of the operational amplifier are input to the substratebias generation circuit 1706. The first leakcurrent monitor circuit 1703 is configured to output VDD / 2 when the drain leak current is minimized. Utilizing this characteristic, the substrate bias voltage is increased until the drain leakage current is minimized, and the increase in the substrate bias voltage is stopped when the drain leakage current is minimized. The second leakagecurrent monitor circuit 1704 is configured to output VDD / 2 when the drain leakage current and the gate leakage current become the same. Utilizing this characteristic, the substrate bias voltage is increased until the drain leakage current becomes the same as the gate leakage current, and the increase in the substrate bias voltage is stopped when the drain leakage current becomes the same as the gate leakage current. With this configuration, it is possible to determine the optimum substrate bias voltage state for reducing the leakage current. A substrate bias voltage generated inside the substratebias generating circuit 1706 is applied to thecircuit block 1702. The substrate bias voltage VBP output from the substratebias generation circuit 1706 is input to theoperational amplifier 2603, and a voltage Vγ serving as a substrate bias application limit reference value is applied to the reference voltage VREF of theoperational amplifier 2603. This prevents the substrate bias from becoming too large and exceeding the device breakdown voltage.

図２６に各条件における基板バイアス制御の動きを示す。このようにして、回路ブロック１７０２へリーク電流を最も削減しかつデバイス耐圧を越えない最適な基板バイアス電圧を印加することができる。  FIG. 26 shows the movement of the substrate bias control under each condition. In this way, an optimum substrate bias voltage that reduces the leakage current most and does not exceed the device breakdown voltage can be applied to thecircuit block 1702.

第１リーク電流モニタ回路部、第２のリーク電流モニタ回路は、それぞれＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ用として、構成される。  The first leak current monitor circuit unit and the second leak current monitor circuit are configured for NMOS transistors and PMOS transistors, respectively.

図２７（ａ），（ｂ）にはＰＭＯＳトランジスタ用の第１リーク電流モニタ回路部、および第２リーク電流モニタ回路部が示されている。基板バイアス決定回路はＰＭＯＳトランジスタの特性に応じて変更される。図２７（ａ）において、符号２４０１，２４０２，２５０１，２５０２はそれぞれＰＭＯＳトランジスタを示す。  FIGS. 27A and 27B show a first leak current monitor circuit section and a second leak current monitor circuit section for the PMOS transistor. The substrate bias determination circuit is changed according to the characteristics of the PMOS transistor. In FIG. 27A,reference numerals 2401, 4022, 2501, and 5022 denote PMOS transistors.

図２８（ａ）に別の形態の第２リーク電流モニタ回路部１７０４を示す。これは、電源とグランドの間に配置される第１のＮＭＯＳトランジスタ２３０１と第２のＮＭＯＳトランジスタ２３０２の位置を入れ替えた構造となっている。このとき、出力端子Ｖｏ２から出力される電圧の特性も変化するので基板バイアス決定回路１７０５の構成を変更する必要がある。  FIG. 28A shows another type of second leakage currentmonitor circuit unit 1704. This is a structure in which the positions of thefirst NMOS transistor 2301 and thesecond NMOS transistor 2302 arranged between the power supply and the ground are interchanged. At this time, since the characteristics of the voltage output from the output terminal Vo2 also change, the configuration of the substratebias determination circuit 1705 needs to be changed.

図２８（ｂ）には、ＰＭＯＳトランジスタにおいて上記と同様に第１のＰＭＯＳトランジスタと第２のＰＭＯＳトランジスタを入れ替えた構成を示している。  FIG. 28B shows a configuration in which the first PMOS transistor and the second PMOS transistor are interchanged in the PMOS transistor in the same manner as described above.

本発明に係る半導体集積回路装置は、ドレイン端子とソース端子とを共通接続したＭＯＳトランジスタからなる半導体素子を基板制御回路の基板バイアス電圧を決定するモニタ制御回路に活用することで、低消費電力な半導体集積回路装置を実現することができる。  The semiconductor integrated circuit device according to the present invention uses a semiconductor element formed of a MOS transistor having a drain terminal and a source terminal connected in common to a monitor control circuit that determines a substrate bias voltage of the substrate control circuit, thereby reducing power consumption. A semiconductor integrated circuit device can be realized.

（ａ），（ｃ）は本発明の第１の実施の形態における半導体素子（電流源）を示す回路図、（ｂ），（ｄ）は図１（ａ）、（ｃ）の半導体素子（電流源）の電圧−電流特性を示す特性図である。(A), (c) is a circuit diagram which shows the semiconductor element (current source) in the 1st Embodiment of this invention, (b), (d) is the semiconductor element (a) of FIG. It is a characteristic view which shows the voltage-current characteristic of a current source.（ａ）、（ｃ）は本発明の第２の実施の形態における半導体素子（電流源）を示す回路図、（ｂ）、（ｄ）は図２（ａ）、（ｃ）の半導体素子（電流源）の電圧−電流特性を示す特性図である。(A), (c) is a circuit diagram which shows the semiconductor element (current source) in the 2nd Embodiment of this invention, (b), (d) is a semiconductor element (a) of FIG. 2 (a), (c) ( It is a characteristic view which shows the voltage-current characteristic of a current source.（ａ）は本発明の第３の実施の形態における半導体体素子（抵抗素子）を示す回路図、（ｂ）は半導体素子（抵抗素子）の電圧−電流特性を示す特性図、（ｃ）は半導体素子（抵抗素子）の温度−抵抗特性を示す特性図である。(A) is a circuit diagram showing a semiconductor body element (resistance element) in the third embodiment of the present invention, (b) is a characteristic diagram showing voltage-current characteristics of the semiconductor element (resistance element), (c) is It is a characteristic view which shows the temperature-resistance characteristic of a semiconductor element (resistive element).本発明の第４の実施の形態における半導体集積回路装置を示すブロック図である。It is a block diagram which shows the semiconductor integrated circuit device in the 4th Embodiment of this invention.本発明の第５の実施の形態における半導体集積回路装置を示すブロック図である。It is a block diagram which shows the semiconductor integrated circuit device in the 5th Embodiment of this invention.本発明の第６の実施の形態における半導体集積回路装置を示すブロック図である。It is a block diagram which shows the semiconductor integrated circuit device in the 6th Embodiment of this invention.（ａ）は本発明の第７の実施の形態における温度モニタ回路を示す回路図、（ｂ）は温度モニタ回路の温度−出力電圧特性である。(A) is a circuit diagram which shows the temperature monitor circuit in the 7th Embodiment of this invention, (b) is the temperature-output voltage characteristic of a temperature monitor circuit.（ａ），（ｂ）は本発明の温度モニタ回路の動作原理を説明するための説明図である。(A), (b) is explanatory drawing for demonstrating the principle of operation of the temperature monitor circuit of this invention.本発明の第７の実施の形態における温度判定回路を示す回路図である。It is a circuit diagram which shows the temperature determination circuit in the 7th Embodiment of this invention.温度と基板バイアス制御の関係を示す説明図である。It is explanatory drawing which shows the relationship between temperature and substrate bias control.（ａ）〜（ｄ）は温度モニタ回路の他の回路構成を示す回路図である。(A)-(d) is a circuit diagram which shows the other circuit structure of a temperature monitor circuit.本発明の第８の実施の形態におけるリーク電流設定と温度モニタ回路出力特性を示す特性図である。It is a characteristic view which shows the leakage current setting in the 8th Embodiment of this invention, and a temperature monitor circuit output characteristic.本発明の第８の実施の形態における温度モニタ回路の出力特性を示す特性図である。It is a characteristic view which shows the output characteristic of the temperature monitor circuit in the 8th Embodiment of this invention.本発明の第８の実施の形態における温度判定回路の回路図である。It is a circuit diagram of the temperature determination circuit in the 8th Embodiment of this invention.本発明の第８の実施の形態における温度と基板バイアス制御の関係を示す特性図である。It is a characteristic view which shows the relationship between the temperature and substrate bias control in the 8th Embodiment of this invention.本発明の第９の実施の形態における半導体集積回路装置を示すブロック図である。It is a block diagram which shows the semiconductor integrated circuit device in the 9th Embodiment of this invention.本発明の第９の実施の形態における半導体集積回路装置の他の例を示すブロック図である。It is a block diagram which shows the other example of the semiconductor integrated circuit device in the 9th Embodiment of this invention.本発明の第９の実施の形態における半導体集積回路装置のさらに他の例を示すブロック図である。It is a block diagram which shows the further another example of the semiconductor integrated circuit device in the 9th Embodiment of this invention.（ａ）は本発明の第９の実施の形態における第１リーク電流モニタ回路部を示す回路図、（ｂ）は第１リーク電流モニタ回路部の電圧−電流特性図である。(A) is a circuit diagram showing a first leak current monitor circuit unit in a ninth embodiment of the present invention, (b) is a voltage-current characteristic diagram of the first leak current monitor circuit unit.（ａ）、（ｂ）は本発明の第９の実施の形態における第１リーク電流モニタ回路部の動作原理を説明するための説明図である。(A), (b) is explanatory drawing for demonstrating the principle of operation of the 1st leak current monitor circuit part in the 9th Embodiment of this invention.本発明の第９の実施の形態における第１リーク電流モニタ回路部の動作原理を説明するための説明図である。It is explanatory drawing for demonstrating the operation principle of the 1st leak current monitor circuit part in the 9th Embodiment of this invention.（ａ）は本発明の第９の実施の形態における第２リーク電流モニタ回路部の回路図、（ｂ）は第２リーク電流モニタ回路部の電圧−電流特性図である。(A) is a circuit diagram of a second leakage current monitor circuit unit in the ninth embodiment of the present invention, and (b) is a voltage-current characteristic diagram of the second leakage current monitor circuit unit.本発明の第９の実施の形態における第２リーク電流モニタ回路部の動作原理を説明するための説明図である。It is explanatory drawing for demonstrating the operation principle of the 2nd leak current monitor circuit part in the 9th Embodiment of this invention.本発明の第９の実施の形態における第２リーク電流モニタ回路部の動作原理を説明するための説明図である。It is explanatory drawing for demonstrating the operation principle of the 2nd leak current monitor circuit part in the 9th Embodiment of this invention.本発明の第９の実施の形態における基板バイアス決定回路を示すブロック図である。It is a block diagram which shows the substrate bias determination circuit in the 9th Embodiment of this invention.本発明の第９の実施の形態におけるリーク条件と基板バイアス制御の関係を示す説明図である。It is explanatory drawing which shows the relationship between the leak conditions in 9th Embodiment of this invention, and substrate bias control.（ａ）、（ｂ）本発明の第９の実施の形態におけるＰＭＯＳトランジスタ用の第１リーク電流モニタ回路部および第２リーク電流モニタ回路部を示す回路図である。(A), (b) It is a circuit diagram which shows the 1st leak current monitor circuit part and 2nd leak current monitor circuit part for PMOS transistors in the 9th Embodiment of this invention.（ａ）、（ｂ）は本発明の第９の実施の形態における第２リーク電流モニタ回路部の他の例を示す回路図である。(A), (b) is a circuit diagram which shows the other example of the 2nd leak current monitor circuit part in the 9th Embodiment of this invention.（ａ）は基板制御技術の先行技術を示す回路図、（ｂ）は先行技術における電圧流−電流特性図である。(A) is a circuit diagram which shows the prior art of a board | substrate control technique, (b) is a voltage-current characteristic figure in a prior art.

符号の説明Explanation of symbols

１０１ ＰＭＯＳトランジスタ
１０２ ＮＭＯＳトランジスタ
１０３ Ｎウエル基板端子
１０４ 電源端子
１０５ インバータ回路の入力端子
１０６ グランド端子
１０７ Ｐウエル基板端子
１０８ インバータ回路の出力端子
２０１ ＮＭＯＳトランジスタ
２０２ ゲート端子
２０３ ドレイン端子
２０４ 基板端子
２０５ ＰＭＯＳトランジスタ
２０６ ゲート端子
２０７ ドレイン端子
２０８ 基板端子
４０１ 抵抗素子
５０１ ＬＳＩ
５０２ 回路ブロック
５０３ 温度モニタ回路
５０４ 温度判定回路
５０５ 基板バイアス発生回路
５０６ 信号線
５０７ 信号線
５０８ 基板バイアス配線
６０１ ＬＳＩ
６０２ 回路ブロック
６０３ 温度モニタ回路
６０４ 温度判定回路
６０５ 基板バイアス発生回路
６０６ 信号線
６０７ 信号線
６０８ 基板バイアス配線
８０１ 第１のＮＭＯＳトランジスタ
８０２ 第２のＮＭＯＳトランジスタ
８０３ 出力端子
８０４ 電源端子
８０５ グランド端子
１００１ ０℃判定用オペアンプ
１００２ ２５℃判定用オペアンプ
１００３ ５０℃判定用オペアンプ
１５０１ ０℃用温度モニタ回路
１５０２ ２５℃用温度モニタ回路
１５０３ ５０℃用温度モニタ回路
１５０４ 温度判定回路
１５０５ オペアンプ
１５０６ オペアンプ
１５０７ オペアンプ
１７０１ ＬＳＩ
１７０２ 回路ブロック
１７０３ 第１リーク電流モニタ回路部
１７０４ 第２リーク電流モニタ回路部
１７０５ 基板バイアス決定回路
１７０６ 基板バイアス発生回路
１７０７ 信号線
１７０８ 信号線
１７０９ 信号線
１７１０ 基板バイアス配線
２００１ 第１のＮＭＯＳトランジスタ
２００２ 第２のＮＭＯＳトランジスタ
２００３ 電源端子
２００４ グランド端子
２００５ 基板端子
２００６ 出力端子
２３０１ 第１のＮＭＯＳトランジスタ
２３０２ 第２のＮＭＯＳトランジスタ
２３０３ 電源端子
２３０４ グランド端子
２３０５ 基板端子
２３０６ 出力端子
２６０１ オペアンプ
２６０２ オペアンプ
２６０３ オペアンプ101PMOS transistor 102 NMOS transistor 103 Nwell substrate terminal 104Power supply terminal 105 Invertercircuit input terminal 106 Ground terminal 107 Pwell substrate terminal 108 Invertercircuit output terminal 201NMOS transistor 202 Gate terminal 203 Drain terminal 204Substrate terminal 205PMOS transistor 206 Gate terminal 207 Drain terminal 208 Substrate terminal 401Resistance element 501 LSI
502circuit block 503temperature monitor circuit 504temperature determination circuit 505 substratebias generation circuit 506signal line 507signal line 508substrate bias wiring 601 LSI
602circuit block 603temperature monitor circuit 604temperature determination circuit 605 substratebias generation circuit 606signal line 607signal line 608substrate bias wiring 801first NMOS transistor 802second NMOS transistor 803output terminal 804power supply terminal 805ground terminal 1001 0 ° C. Operational amplifier fordetermination 1002 Operational amplifier for determination at 25 °C 1003 Operational amplifier for determination at 50 °C 1501 Temperature monitoring circuit for 0 °C 1502 Temperature monitoring circuit for 25 °C 1503 Temperature monitoring circuit for 50 °C 1504Temperature determination circuit 1505Operational amplifier 1506Operational amplifier 1507Operational amplifier 1701 LSI
1702Circuit block 1703 First leak currentmonitor circuit unit 1704 Second leak currentmonitor circuit unit 1705 Substratebias determination circuit 1706 Substratebias generation circuit 1707Signal line 1708Signal line 1709Signal line 1710Substrate bias wiring 2001First NMOS transistor 2002First 2NMOS transistor 2003Power supply terminal 2004Ground terminal 2005Substrate terminal 2006Output terminal 2301First NMOS transistor 2302Second NMOS transistor 2303Power supply terminal 2304Ground terminal 2305Substrate terminal 2306Output terminal 2601Operational amplifier 2602Operational amplifier 2603 Operational amplifier

Claims (32)

Translated fromJapanese

ＭＯＳトランジスタの第１の拡散層端子と第２の拡散層端子とが相互に接続された構造を有し、前記ＭＯＳトランジスタのゲート端子が一端となり、前記ＭＯＳトランジスタの第１の拡散層端子が他端となる半導体素子。  The MOS transistor has a structure in which a first diffusion layer terminal and a second diffusion layer terminal are connected to each other, the gate terminal of the MOS transistor is one end, and the first diffusion layer terminal of the MOS transistor is the other Semiconductor element at the end. 前記ＭＯＳトランジスタの基板端子が前記ＭＯＳトランジスタの第１の拡散層端子および第２の拡散層端子に接続された構造を有する請求項１記載の半導体素子。  2. The semiconductor element according to claim 1, wherein a substrate terminal of the MOS transistor has a structure connected to a first diffusion layer terminal and a second diffusion layer terminal of the MOS transistor. 前記ＭＯＳトランジスタが、ＮＭＯＳトランジスタである請求項１〜２の何れか１項記載の半導体素子。  The semiconductor element according to claim 1, wherein the MOS transistor is an NMOS transistor. 前記ＭＯＳトランジスタが、ＰＭＯＳトランジスタである請求項１〜２の何れか１項記載の半導体素子。  The semiconductor element according to claim 1, wherein the MOS transistor is a PMOS transistor. 前記ＭＯＳトランジスタのゲート端子に印加される電圧が前記ＭＯＳトランジスタの第１の拡散層端子に印加される電圧より高く、前記ＭＯＳトランジスタのゲート端子と第１の拡散層端子との間の電圧差が、前記ＮＭＯＳトランジスタのしきい値電圧以上である請求項３記載の半導体素子。  The voltage applied to the gate terminal of the MOS transistor is higher than the voltage applied to the first diffusion layer terminal of the MOS transistor, and the voltage difference between the gate terminal of the MOS transistor and the first diffusion layer terminal is 4. The semiconductor device according to claim 3, wherein the semiconductor device has a threshold voltage which is not less than a threshold voltage of the NMOS transistor. 前記ＭＯＳトランジスタのゲート端子に印加される電圧が前記ＭＯＳトランジスタの第１の拡散層端子に印加される電圧より低く、前記ＭＯＳトランジスタのゲート端子と第１の拡散層端子との間の電圧差が、前記ＰＭＯＳトランジスタのしきい値電圧以上である請求項４記載の半導体素子。  The voltage applied to the gate terminal of the MOS transistor is lower than the voltage applied to the first diffusion layer terminal of the MOS transistor, and the voltage difference between the gate terminal of the MOS transistor and the first diffusion layer terminal is The semiconductor element according to claim 4, wherein the semiconductor element has a threshold voltage which is not less than a threshold voltage of the PMOS transistor. 前記ＭＯＳトランジスタがマルチゲート構造を有し、前記ＭＯＳトランジスタの全てのゲート端子が共通接続されている請求項１記載の半導体素子。  The semiconductor element according to claim 1, wherein the MOS transistors have a multi-gate structure, and all gate terminals of the MOS transistors are connected in common. 前記ＭＯＳトランジスタが、ＮＭＯＳトランジスタである請求項７記載の半導体素子。  The semiconductor device according to claim 7, wherein the MOS transistor is an NMOS transistor. 前記ＭＯＳトランジスタが、ＰＭＯＳトランジスタである請求項７記載の半導体素子。  The semiconductor device according to claim 7, wherein the MOS transistor is a PMOS transistor. 前記ＭＯＳトランジスタのゲート端子に印加される電圧が前記ＭＯＳトランジスタの第１の拡散層端子に印加される電圧より高く、前記ＭＯＳトランジスタのゲート端子と第１の拡散層端子との間の電圧差が、前記ＮＭＯＳトランジスタのしきい値電圧以上である請求項８記載の半導体素子。  The voltage applied to the gate terminal of the MOS transistor is higher than the voltage applied to the first diffusion layer terminal of the MOS transistor, and the voltage difference between the gate terminal of the MOS transistor and the first diffusion layer terminal is 9. The semiconductor element according to claim 8, wherein the semiconductor element has a threshold voltage that is equal to or higher than a threshold voltage of the NMOS transistor. 前記ＭＯＳトランジスタのゲート端子に印加される電圧が前記ＭＯＳトランジスタの第１の拡散層端子に印加される電圧より低く、前記ＭＯＳトランジスタのゲート端子と第１の拡散層端子との間の電圧差が、前記ＰＭＯＳトランジスタのしきい値電圧以上である請求項９記載の半導体素子。  The voltage applied to the gate terminal of the MOS transistor is lower than the voltage applied to the first diffusion layer terminal of the MOS transistor, and the voltage difference between the gate terminal of the MOS transistor and the first diffusion layer terminal is The semiconductor device according to claim 9, wherein the semiconductor device has a voltage equal to or higher than a threshold voltage of the PMOS transistor. 前記ＭＯＳトランジスタがＳＯＩ構造を有している請求項１記載の半導体素子。  The semiconductor element according to claim 1, wherein the MOS transistor has an SOI structure. 前記ＭＯＳトランジスタが、ＮＭＯＳトランジスタである請求項１２記載の半導体素子。  The semiconductor device according to claim 12, wherein the MOS transistor is an NMOS transistor. 前記ＭＯＳトランジスタが、ＰＭＯＳトランジスタである請求項１２記載の半導体素子。  The semiconductor device according to claim 12, wherein the MOS transistor is a PMOS transistor. 前記ＭＯＳトランジスタのゲート端子に印加される電圧が前記ＭＯＳトランジスタの第１の拡散層端子に印加される電圧より高く、前記ＭＯＳトランジスタのゲート端子と第１の拡散層端子との間の電圧差が、前記ＮＭＯＳトランジスタのしきい値電圧以上である請求項１３記載の半導体素子。  The voltage applied to the gate terminal of the MOS transistor is higher than the voltage applied to the first diffusion layer terminal of the MOS transistor, and the voltage difference between the gate terminal of the MOS transistor and the first diffusion layer terminal is The semiconductor device according to claim 13, wherein the semiconductor device has a threshold voltage equal to or higher than the NMOS transistor. 前記ＭＯＳトランジスタのゲート端子に印加される電圧が前記ＭＯＳトランジスタの第１の拡散層端子に印加される電圧より低く、前記ＭＯＳトランジスタのゲート端子と第１の拡散層端子との間の電圧差が、前記ＰＭＯＳトランジスタのしきい値電圧以上である請求項１４記載の半導体素子。  The voltage applied to the gate terminal of the MOS transistor is lower than the voltage applied to the first diffusion layer terminal of the MOS transistor, and the voltage difference between the gate terminal of the MOS transistor and the first diffusion layer terminal is The semiconductor element according to claim 14, wherein the semiconductor element has a threshold voltage that is equal to or higher than a threshold voltage of the PMOS transistor. 第１のＭＯＳトランジスタを含み、前記第１のＭＯＳトランジスタの基板端子が電源端子および接地端子から分離された回路ブロックと、前記回路ブロック内に設けられた温度モニタ回路と、温度判定回路および基板バイアス発生回路とを備え、
前記温度モニタ回路の出力をもとに前記温度判定回路で前記回路ブロックの温度を判定し、前記温度判定回路の判定出力を前記基板バイアス発生回路へ入力することにより、前記回路ブロックの温度に応じた基板バイアスを前記基板バイアス発生回路から前記回路ブロックの前記第１のＭＯＳトランジスタの基板端子へ印加する半導体集積回路装置であって、
前記温度モニタ回路は、第１および第２の半導体素子の直列回路からなり、
前記第１の半導体素子は第２のＭＯＳトランジスタのソース端子とゲート端子と基板端子とが相互に接続された構造を有し、前記第２のＭＯＳトランジスタのドレイン端子が一端となり、前記第２のＭＯＳトランジスタのソース端子が他端となり、
前記第２の半導体素子は第３のＭＯＳトランジスタのドレイン端子とソース端子と基板端子とが相互に接続された構造を有し、前記第３のＭＯＳトランジスタのゲート端子が一端となり、前記第３のＭＯＳトランジスタの第１の拡散層端子が他端となり、
前記第１および第２の半導体素子の直列回路に電圧が印加されることにより、前記第１および第２の半導体素子の接続点から前記回路ブロックの温度に応じた信号を出力する半導体集積回路装置。A circuit block including a first MOS transistor, wherein a substrate terminal of the first MOS transistor is separated from a power supply terminal and a ground terminal; a temperature monitor circuit provided in the circuit block; a temperature determination circuit; and a substrate bias Generator circuit,
The temperature determination circuit determines the temperature of the circuit block based on the output of the temperature monitor circuit, and the determination output of the temperature determination circuit is input to the substrate bias generation circuit, so that the temperature of the circuit block is determined. Applying a substrate bias from the substrate bias generation circuit to a substrate terminal of the first MOS transistor of the circuit block,
The temperature monitor circuit comprises a series circuit of first and second semiconductor elements,
The first semiconductor element has a structure in which a source terminal, a gate terminal, and a substrate terminal of a second MOS transistor are connected to each other, and a drain terminal of the second MOS transistor serves as one end. The source terminal of the MOS transistor is the other end,
The second semiconductor element has a structure in which a drain terminal, a source terminal, and a substrate terminal of a third MOS transistor are connected to each other, and a gate terminal of the third MOS transistor serves as one end. The first diffusion layer terminal of the MOS transistor is the other end,
A semiconductor integrated circuit device that outputs a signal corresponding to the temperature of the circuit block from a connection point of the first and second semiconductor elements by applying a voltage to a series circuit of the first and second semiconductor elements. . 前記温度判定回路および前記基板バイアス発生回路の何れか少なくとも一つは前記回路ブロックとは分離した状態で形成されている請求項１７記載の半導体集積回路装置。  18. The semiconductor integrated circuit device according to claim 17, wherein at least one of the temperature determination circuit and the substrate bias generation circuit is formed in a state separated from the circuit block. 前記回路ブロックを２個以上備え、前記各回路ブロック内に前記温度モニタ回路が個別に設けられ、前記各回路ブロックについて個別に前記温度判定回路および前記基板バイアス発生回路が設けられ、前記各温度モニタ回路の出力をもとに前記各温度判定回路で前記各回路ブロックの温度を判定し、前記各温度判定回路の判定出力を前記各基板バイアス発生回路へ入力することにより、前記各回路ブロックの温度に応じた基板バイアスを前記各基板バイアス発生回路から前記各回路ブロックの前記ＭＯＳトランジスタの基板端子へ印加する請求項１７記載の半導体集積回路装置。  Two or more circuit blocks are provided, the temperature monitor circuit is individually provided in each circuit block, the temperature determination circuit and the substrate bias generation circuit are individually provided for each circuit block, and each temperature monitor is provided. The temperature of each circuit block is determined by each temperature determination circuit based on the output of the circuit, and the determination output of each temperature determination circuit is input to each substrate bias generation circuit, whereby the temperature of each circuit block is determined. 18. The semiconductor integrated circuit device according to claim 17, wherein a substrate bias corresponding to is applied from each substrate bias generation circuit to a substrate terminal of the MOS transistor of each circuit block. 前記第２のＭＯＳトランジスタおよび第３のＭＯＳトランジスタが第１および第２のＮＭＯＳトランジスタでそれぞれ構成され、前記第１のＮＭＯＳトランジスタはドレイン端子が電源電位に固定され、前記第２のＮＭＯＳトランジスタはドレイン端子が接地電位に固定され、前記第１のＮＭＯＳトランジスタのソース端子と前記第２のＮＭＯＳトランジスタのゲート端子とが接続され、前記第２のＮＭＯＳトランジスタのゲート端子が前記温度モニタ回路の出力端子となり、
前記温度判定回路は１個以上のオペアンプで構成され、前記温度モニタ回路の出力が前記オペアンプに入力され、前記オペアンプの出力が前記基板バイアス発生回路へ入力され、それぞれの前記オペアンプのリファレンス電圧にはそれぞれ異なった電位が入力され、それぞれのリファレンス電圧の電位は前記温度モニタ回路の所定の温度状態における出力に相当する電位である請求項１７記載の半導体集積回路装置。The second MOS transistor and the third MOS transistor are respectively composed of a first NMOS transistor and a second NMOS transistor. The drain terminal of the first NMOS transistor is fixed at a power supply potential, and the second NMOS transistor is a drain. The terminal is fixed to the ground potential, the source terminal of the first NMOS transistor and the gate terminal of the second NMOS transistor are connected, and the gate terminal of the second NMOS transistor becomes the output terminal of the temperature monitoring circuit. ,
The temperature determination circuit is composed of one or more operational amplifiers, the output of the temperature monitor circuit is input to the operational amplifier, the output of the operational amplifier is input to the substrate bias generation circuit, and the reference voltage of each operational amplifier is 18. The semiconductor integrated circuit device according to claim 17, wherein different potentials are input, and the potential of each reference voltage is a potential corresponding to an output of the temperature monitor circuit in a predetermined temperature state. 前記第２のＭＯＳトランジスタおよび前記第３のＭＯＳトランジスタがそれぞれ第１および第２のＰＭＯＳトランジスタで構成され、前記第１のＰＭＯＳトランジスタはソース端子が電源電位に固定され、前記第２のＰＭＯＳトランジスタはドレイン端子が接地電位に固定され、前記第１のＰＭＯＳトランジスタのドレイン端子と前記第２のＰＭＯＳトランジスタのゲート端子とが接続され、前記第２のＰＭＯＳトランジスタのゲート端子が前記温度モニタ回路の出力端子となり、
前記温度判定回路は１個以上のオペアンプで構成され、前記温度モニタ回路の出力が前記オペアンプに入力され、前記オペアンプの出力が前記基板バイアス発生回路へ入力され、それぞれの前記オペアンプのリファレンス電圧にはそれぞれ異なった電位が入力され、それぞれのリファレンス電圧の電位は前記温度モニタ回路の所定の温度状態における出力に相当する電位である請求項１７記載の半導体集積回路装置。The second MOS transistor and the third MOS transistor are respectively composed of first and second PMOS transistors, the source terminal of the first PMOS transistor is fixed at a power supply potential, and the second PMOS transistor is The drain terminal is fixed to the ground potential, the drain terminal of the first PMOS transistor and the gate terminal of the second PMOS transistor are connected, and the gate terminal of the second PMOS transistor is the output terminal of the temperature monitor circuit And
The temperature determination circuit is composed of one or more operational amplifiers, the output of the temperature monitor circuit is input to the operational amplifier, the output of the operational amplifier is input to the substrate bias generation circuit, and the reference voltage of each operational amplifier is 18. The semiconductor integrated circuit device according to claim 17, wherein different potentials are input, and the potential of each reference voltage is a potential corresponding to an output of the temperature monitor circuit in a predetermined temperature state. 前記第２のＭＯＳトランジスタおよび第３のＭＯＳトランジスタが第１および第２のＮＭＯＳトランジスタでそれぞれ構成され、前記第１のＮＭＯＳトランジスタはドレイン端子が電源電位に固定され、前記第２のＮＭＯＳトランジスタはドレイン端子が接地電位に固定され、前記第１のＮＭＯＳトランジスタのソース端子と前記第２のＮＭＯＳトランジスタのゲート端子とが接続され、前記第２のＮＭＯＳトランジスタのゲート端子が前記温度モニタ回路の出力端子となり、
前記回路ブロック内に前記温度モニタ回路を２個以上備え、前記温度モニタ回路はそれぞれ異なった温度の時に出力が電源電圧の１／２になるように、前記第１および第２のＮＭＯＳトランジスタが調整され、
前記温度判定回路は前記温度モニタ回路と同数のオペアンプで構成され、前記温度モニタ回路の出力がそれぞれ対となる前記オペアンプに入力され、前記オペアンプの出力が前記基板バイアス発生回路へ入力され、それぞれの前記オペアンプのリファレンス電圧には電源電圧の１／２の電圧が入力される請求項１７記載の半導体集積回路装置。The second MOS transistor and the third MOS transistor are respectively composed of a first NMOS transistor and a second NMOS transistor. The drain terminal of the first NMOS transistor is fixed at a power supply potential, and the second NMOS transistor is a drain. The terminal is fixed to the ground potential, the source terminal of the first NMOS transistor and the gate terminal of the second NMOS transistor are connected, and the gate terminal of the second NMOS transistor becomes the output terminal of the temperature monitoring circuit. ,
Two or more temperature monitoring circuits are provided in the circuit block, and the first and second NMOS transistors are adjusted so that the output becomes half of the power supply voltage at different temperatures. And
The temperature determination circuit is composed of the same number of operational amplifiers as the temperature monitoring circuit, and the outputs of the temperature monitoring circuits are input to the paired operational amplifiers, and the outputs of the operational amplifiers are input to the substrate bias generation circuit. 18. The semiconductor integrated circuit device according to claim 17, wherein a voltage that is ½ of a power supply voltage is input to the reference voltage of the operational amplifier. 前記温度モニタ回路の前記第１および第２のＮＭＯＳトランジスタの調整は、トランジスタ幅、トランジスタ長、トランジスタの酸化膜厚、トランジスタのしきい値電圧の少なくとも一つ以上を変えることにより行う請求項２２記載の半導体集積回路装置。  23. The adjustment of the first and second NMOS transistors of the temperature monitor circuit is performed by changing at least one of a transistor width, a transistor length, a transistor oxide film thickness, and a transistor threshold voltage. Semiconductor integrated circuit device. 前記第２のＭＯＳトランジスタおよび第３のＭＯＳトランジスタが第１および第２のＰＭＯＳトランジスタでそれぞれ構成され、前記第１のＰＭＯＳトランジスタはソース端子が電源電位に固定され、前記第２のＰＭＯＳトランジスタはドレイン端子が接地電位に固定され、前記第１のＰＭＯＳトランジスタのドレイン端子と前記第２のＰＭＯＳトランジスタのゲート端子とが接続され、前記第２のＰＭＯＳトランジスタのゲート端子が前記温度モニタ回路の出力端子となり、
前記回路ブロック内に前記温度モニタ回路を２個以上備え、前記温度モニタ回路はそれぞれ異なった温度の時に出力が電源電圧の１／２になるように、前記第１および第２のＰＭＯＳトランジスタが調整され、
前記温度判定回路は前記温度モニタ回路と同数のオペアンプで構成され、前記温度モニタ回路の出力がそれぞれ対となる前記オペアンプに入力され、前記オペアンプの出力が前記基板バイアス発生回路へ入力され、それぞれの前記オペアンプのリファレンス電圧には電源電圧の１／２の電圧が入力される請求項１７記載の半導体集積回路装置。The second MOS transistor and the third MOS transistor are respectively composed of first and second PMOS transistors, the source terminal of the first PMOS transistor is fixed at the power supply potential, and the second PMOS transistor is the drain. The terminal is fixed to the ground potential, the drain terminal of the first PMOS transistor and the gate terminal of the second PMOS transistor are connected, and the gate terminal of the second PMOS transistor becomes the output terminal of the temperature monitoring circuit. ,
Two or more temperature monitoring circuits are provided in the circuit block, and the first and second PMOS transistors are adjusted so that the output becomes half of the power supply voltage at different temperatures. And
The temperature determination circuit is composed of the same number of operational amplifiers as the temperature monitoring circuit, and the outputs of the temperature monitoring circuits are input to the paired operational amplifiers, and the outputs of the operational amplifiers are input to the substrate bias generation circuit. 18. The semiconductor integrated circuit device according to claim 17, wherein a voltage that is ½ of a power supply voltage is input to the reference voltage of the operational amplifier. 前記温度モニタ回路の前記第１および第２のＰＭＯＳトランジスタの調整は、トランジスタ幅、トランジスタ長、トランジスタの酸化膜厚、トランジスタのしきい値電圧の少なくとも一つ以上を変えることにより行う請求項２４記載の半導体集積回路装置。  25. The adjustment of the first and second PMOS transistors of the temperature monitor circuit is performed by changing at least one of transistor width, transistor length, transistor oxide film thickness, and transistor threshold voltage. Semiconductor integrated circuit device. 第１のＭＯＳトランジスタを含み、前記第１のＭＯＳトランジスタの基板端子が電源端子および接地端子から分離された回路ブロックと、前記回路ブロック内に設けられたリーク電流モニタ回路と、基板バイアス決定回路および基板バイアス発生回路とを備え、
前記リーク電流モニタ回路の出力をもとに前記基板バイアス決定回路で前記回路ブロックのリーク電流に応じて基板バイアスを決定し、前記基板バイアス決定回路の出力を前記基板バイアス発生回路へ入力することにより、前記回路ブロックのリーク電流に応じた基板バイアスを前記基板バイアス発生回路から前記回路ブロックの前記第１のＭＯＳトランジスタの基板端子へ印加する半導体集積回路装置であって、
前記リーク電流モニタ回路は、第１のリーク電流モニタ回路部と第２のリーク電流モニタ回路部とからなり、
前記第１のリーク電流モニタ回路部が第１および第２の半導体素子の直列回路からなり、前記第２のリーク電流モニタ回路部が第３および第４の半導体素子の直列回路からなり、
前記第１の半導体素子が第２のＭＯＳトランジスタのソース端子とゲート端子とが相互に接続された構造を有し、前記第２のＭＯＳトランジスタのドレイン端子が一端となり、前記第２のＭＯＳトランジスタのソース端子とが他端となり、
前記第２の半導体素子が第３のＭＯＳトランジスタのソース端子とゲート端子とが相互に接続された構造を有し、前記第３のＭＯＳトランジスタのドレイン端子が一端となり、前記第３のＭＯＳトランジスタのソース端子が他端となり、
前記第３の半導体素子が第４のＭＯＳトランジスタのソース端子とゲート端子とが相互に接続された構造を有し、前記第４のＭＯＳトランジスタのドレイン端子が一端となり、前記第４のＭＯＳトランジスタのソース端子が他端となり、
前記第４の半導体素子が第５のＭＯＳトランジスタのドレイン端子とソース端子とが相互に接続された構造を有し、前記第５のＭＯＳトランジスタのゲート端子が一端となり、前記第５のＭＯＳトランジスタのドレイン端子が他端となり、
前記第２のＭＯＳトランジスタの基板端子と前記第３のＭＯＳトランジスタの基板端子とが相互に接続され、かつ前記第１のＭＯＳトランジスタの基板端子に接続され、
前記第４のＭＯＳトランジスタの基板端子と前記第５のＭＯＳトランジスタの基板端子とが相互に接続され、かつ前記第１のＭＯＳトランジスタの基板端子に接続され、
前記第１および第２の半導体素子の直列回路に電圧が印加されることにより、前記第１および第２の半導体素子の接続点から前記回路ブロックのリーク電流に応じた第１の信号を出力し、
前記第３および第４の半導体素子の直列回路に電圧が印加されることにより、前記第３および第４の半導体素子の接続点から前記回路ブロックのリーク電流に応じた第２の信号を出力する半導体集積回路装置。A circuit block including a first MOS transistor, wherein a substrate terminal of the first MOS transistor is separated from a power supply terminal and a ground terminal; a leakage current monitor circuit provided in the circuit block; a substrate bias determination circuit; A substrate bias generation circuit,
By determining the substrate bias according to the leakage current of the circuit block by the substrate bias determination circuit based on the output of the leakage current monitor circuit, and inputting the output of the substrate bias determination circuit to the substrate bias generation circuit A semiconductor integrated circuit device for applying a substrate bias according to a leakage current of the circuit block from the substrate bias generation circuit to a substrate terminal of the first MOS transistor of the circuit block,
The leak current monitor circuit includes a first leak current monitor circuit unit and a second leak current monitor circuit unit,
The first leakage current monitor circuit section is composed of a series circuit of first and second semiconductor elements, and the second leakage current monitor circuit section is composed of a series circuit of third and fourth semiconductor elements;
The first semiconductor element has a structure in which a source terminal and a gate terminal of a second MOS transistor are connected to each other, a drain terminal of the second MOS transistor serves as one end, and The source terminal is the other end,
The second semiconductor element has a structure in which a source terminal and a gate terminal of a third MOS transistor are connected to each other, a drain terminal of the third MOS transistor serves as one end, and The source terminal becomes the other end,
The third semiconductor element has a structure in which a source terminal and a gate terminal of a fourth MOS transistor are connected to each other, a drain terminal of the fourth MOS transistor serves as one end, and the fourth MOS transistor The source terminal becomes the other end,
The fourth semiconductor element has a structure in which a drain terminal and a source terminal of a fifth MOS transistor are connected to each other, a gate terminal of the fifth MOS transistor serves as one end, and The drain terminal becomes the other end,
A substrate terminal of the second MOS transistor and a substrate terminal of the third MOS transistor are connected to each other, and are connected to a substrate terminal of the first MOS transistor;
A substrate terminal of the fourth MOS transistor and a substrate terminal of the fifth MOS transistor are connected to each other, and are connected to a substrate terminal of the first MOS transistor;
When a voltage is applied to the series circuit of the first and second semiconductor elements, a first signal corresponding to the leakage current of the circuit block is output from the connection point of the first and second semiconductor elements. ,
When a voltage is applied to the series circuit of the third and fourth semiconductor elements, a second signal corresponding to the leakage current of the circuit block is output from the connection point of the third and fourth semiconductor elements. Semiconductor integrated circuit device. 前記基板バイアス決定回路および前記基板バイアス発生回路の何れか少なくとも一つは前記回路ブロックとは分離した状態で形成されている請求項２６記載の半導体集積回路装置。  27. The semiconductor integrated circuit device according to claim 26, wherein at least one of the substrate bias determining circuit and the substrate bias generating circuit is formed in a state separated from the circuit block. 前記回路ブロックを２個以上備え、前記各回路ブロック内に前記リーク電流モニタ回路が個別に設けられ、前記各回路ブロックについて個別に前記基板バイアス決定回路および前記基板バイアス発生回路が設けられ、前記各リーク電流モニタ回路の出力をもとに前記各基板バイアス決定回路で前記各回路ブロックのリーク電流に応じて基板バイアスを決定し、前記各基板バイアス決定回路の出力を前記各基板バイアス発生回路へ入力することにより、前記各回路ブロックのリーク電流に応じた基板バイアスを前記各基板バイアス発生回路から前記各回路ブロックの前記第１のＭＯＳトランジスタの基板端子へ印加する請求項２６記載の半導体集積回路装置。  Two or more circuit blocks are provided, the leakage current monitor circuit is provided individually in each circuit block, and the substrate bias determination circuit and the substrate bias generation circuit are provided individually for each circuit block. Based on the output of the leakage current monitor circuit, the substrate bias determination circuit determines a substrate bias according to the leakage current of each circuit block, and inputs the output of each substrate bias determination circuit to each substrate bias generation circuit. 27. The semiconductor integrated circuit device according to claim 26, wherein a substrate bias corresponding to a leakage current of each circuit block is applied from each substrate bias generation circuit to a substrate terminal of the first MOS transistor of each circuit block. . 前記第２、第３、第４および第５のＭＯＳトランジスタが第１、第２、第３および第４のＮＭＯＳトランジスタからなり、
前記第１のＮＭＯＳトランジスタはドレイン端子が電源電位に固定され、前記第２のＮＭＯＳトランジスタはソース端子が接地電位に固定され、前記第１のＮＭＯＳトランジスタのソース端子と前記第２のＮＭＯＳトランジスタのドレイン端子とが接続され、前記第１のＮＭＯＳトランジスタのソース端子が第１のリーク電流モニタ回路部の出力端子となり、
前記第３のＮＭＯＳトランジスタはドレイン端子が電源電位に固定され、前記第４のＮＭＯＳトランジスタはドレイン端子が接地電位に固定され、前記第３のＮＭＯＳトランジスタのソース端子と前記第４のＮＭＯＳトランジスタのゲート端子とが接続され、前記第３のＮＭＯＳトランジスタのソース端子が第２のリーク電流モニタ回路部の出力端子となり、
前記基板バイアス決定回路は第１のオペアンプと第２のオペアンプと第３のオペアンプとで構成され、前記第１のリーク電流モニタ回路部の出力が前記第１のオペアンプへ入力され、前記第２のリーク電流モニタ回路の出力が前記第２のオペアンプのリファレンス電位として入力され、前記第３のオペアンプへは前記基板バイアス発生回路が発生した基板バイアスが入力され、前記第１、第２および第３のオペアンプの出力がそれぞれ前記基板バイアス発生回路へ入力され、前記第１のオペアンプのリファレンス電圧として電源電圧の１／２が入力され、前記第２のオペアンプの入力として電源電圧の１／２が入力され、前記第３のオペアンプの入力に前記回路ブロックへの印加限界電圧を印加する請求項２６記載の半導体集積回路装置。The second, third, fourth and fifth MOS transistors comprise first, second, third and fourth NMOS transistors;
The drain terminal of the first NMOS transistor is fixed at the power supply potential, the source terminal of the second NMOS transistor is fixed at the ground potential, the source terminal of the first NMOS transistor and the drain of the second NMOS transistor. And the source terminal of the first NMOS transistor becomes the output terminal of the first leakage current monitor circuit unit,
The drain terminal of the third NMOS transistor is fixed at the power supply potential, the drain terminal of the fourth NMOS transistor is fixed at the ground potential, the source terminal of the third NMOS transistor and the gate of the fourth NMOS transistor. And the source terminal of the third NMOS transistor becomes the output terminal of the second leakage current monitor circuit unit,
The substrate bias determination circuit includes a first operational amplifier, a second operational amplifier, and a third operational amplifier, and an output of the first leakage current monitor circuit unit is input to the first operational amplifier. The output of the leakage current monitor circuit is input as the reference potential of the second operational amplifier, and the substrate bias generated by the substrate bias generation circuit is input to the third operational amplifier, and the first, second and third operational amplifiers are input. The output of the operational amplifier is input to the substrate bias generation circuit, 1/2 of the power supply voltage is input as the reference voltage of the first operational amplifier, and 1/2 of the power supply voltage is input as the input of the second operational amplifier. 27. The semiconductor integrated circuit device according to claim 26, wherein an application limit voltage to the circuit block is applied to an input of the third operational amplifier. 前記第２、第３、第４および第５のＭＯＳトランジスタが第１、第２、第３および第４のＮＭＯＳトランジスタからなり、
前記第１のＮＭＯＳトランジスタはドレイン端子が電源電位に固定され、前記第２のＮＭＯＳトランジスタはソース端子が接地電位に固定され、前記第１のＮＭＯＳトランジスタのソース端子と前記第２のＮＭＯＳトランジスタのドレイン端子とが接続され、前記第１のＮＭＯＳトランジスタのソース端子が第１のリーク電流モニタ回路部の出力端子となり、
前記第３のＮＭＯＳトランジスタはソース端子が接地電位に固定され、前記第４のＮＭＯＳトランジスタはゲート端子が電源電位に固定され、前記第３のＮＭＯＳトランジスタのドレイン端子と前記第４のＮＭＯＳトランジスタのドレイン端子とが接続され、前記第３のＮＭＯＳトランジスタのドレイン端子が前記第２のリーク電流モニタ回路部の出力端子となり、
前記基板バイアス決定回路は第１のオペアンプと第２のオペアンプと第３のオペアンプとで構成され、前記第１のリーク電流モニタ回路の出力が前記第１のオペアンプへ入力され、前記第２のリーク電流モニタ回路の出力が前記第２のオペアンプへ入力され、前記第３のオペアンプへは前記基板バイアス発生回路が発生した基板バイアスが入力され、前記第１、第２および第３のオペアンプの出力がそれぞれ前記基板バイアス発生回路へ入力され、前記第１のオペアンプのリファレンス電圧として電源電圧の１／２が入力され、前記第２のオペアンプのリファレンス電圧として電源電圧の１／２が入力され、前記第３のオペアンプの入力に回路ブロックへの印加限界の電圧を印加する請求項２６記載の半導体集積回路装置。The second, third, fourth and fifth MOS transistors comprise first, second, third and fourth NMOS transistors;
The drain terminal of the first NMOS transistor is fixed at the power supply potential, the source terminal of the second NMOS transistor is fixed at the ground potential, the source terminal of the first NMOS transistor and the drain of the second NMOS transistor. And the source terminal of the first NMOS transistor becomes the output terminal of the first leakage current monitor circuit unit,
The source terminal of the third NMOS transistor is fixed at the ground potential, the gate terminal of the fourth NMOS transistor is fixed at the power supply potential, the drain terminal of the third NMOS transistor and the drain of the fourth NMOS transistor. And the drain terminal of the third NMOS transistor becomes the output terminal of the second leakage current monitor circuit unit,
The substrate bias determination circuit includes a first operational amplifier, a second operational amplifier, and a third operational amplifier, and an output of the first leakage current monitor circuit is input to the first operational amplifier, and the second leakage current is detected. The output of the current monitor circuit is input to the second operational amplifier, the substrate bias generated by the substrate bias generation circuit is input to the third operational amplifier, and the outputs of the first, second, and third operational amplifiers are output. Each is input to the substrate bias generation circuit, 1/2 of the power supply voltage is input as the reference voltage of the first operational amplifier, 1/2 of the power supply voltage is input as the reference voltage of the second operational amplifier, 27. The semiconductor integrated circuit device according to claim 26, wherein a voltage at a limit of application to the circuit block is applied to an input of the operational amplifier. 前記第２、第３、第４および第５のＭＯＳトランジスタが第１、第２、第３および第４のＰＭＯＳトランジスタからなり、
第１のＰＭＯＳトランジスタはソース端子が電源電位に固定され、前記第２のＰＭＯＳトランジスタはドレイン端子が接地電位に固定され、前記第１のＰＭＯＳトランジスタのドレイン端子と前記第２のＰＭＯＳトランジスタのソース端子とが接続され、前記第１のＰＭＯＳトランジスタのドレイン端子が前記第１のリーク電流モニタ回路部の出力端子となり、
第３のＰＭＯＳトランジスタはソース端子が電源電圧に固定され、前記第４のＰＭＯＳトランジスタはドレイン端子が接地電位に固定され、前記第３のＰＭＯＳトランジスタのドレイン端子と前記第４のＮＭＯＳトランジスタのゲート端子とが接続され、前記第３のＰＭＯＳトランジスタのドレイン端子が前記第２のリーク電流モニタ回路部の出力端子となり、
前記基板バイアス決定回路は第１のオペアンプと第２のオペアンプと第３のオペアンプとで構成され、前記第１のリーク電流モニタ回路の出力は前記第１のオペアンプへ入力され、前記第２のリーク電流モニタ回路の出力は前記第２のオペアンプのリファレンス電位として入力され、前記第３のオペアンプへは前記基板バイアス発生回路の発生した基板バイアスが入力され、前記第１、第２および第３のオペアンプの出力がそれぞれ前記基板バイアス発生回路へ入力され、前記第１のオペアンプのリファレンス電圧として電源電圧の１／２が入力され、前記第２のオペアンプの入力として電源電圧の１／２が入力され、前記第３のオペアンプの入力に前記回路ブロックへの印加限界電圧を印加する請求項２６記載の半導体集積回路装置。The second, third, fourth and fifth MOS transistors comprise first, second, third and fourth PMOS transistors;
The source terminal of the first PMOS transistor is fixed at the power supply potential, the drain terminal of the second PMOS transistor is fixed at the ground potential, the drain terminal of the first PMOS transistor and the source terminal of the second PMOS transistor And the drain terminal of the first PMOS transistor becomes an output terminal of the first leakage current monitor circuit unit,
The source terminal of the third PMOS transistor is fixed to the power supply voltage, the drain terminal of the fourth PMOS transistor is fixed to the ground potential, the drain terminal of the third PMOS transistor and the gate terminal of the fourth NMOS transistor And the drain terminal of the third PMOS transistor becomes the output terminal of the second leakage current monitor circuit unit,
The substrate bias determination circuit includes a first operational amplifier, a second operational amplifier, and a third operational amplifier, and an output of the first leakage current monitor circuit is input to the first operational amplifier, and the second leakage current is detected. The output of the current monitor circuit is input as a reference potential of the second operational amplifier, and the substrate bias generated by the substrate bias generation circuit is input to the third operational amplifier, and the first, second and third operational amplifiers are input. Are respectively input to the substrate bias generation circuit, 1/2 of the power supply voltage is input as the reference voltage of the first operational amplifier, and 1/2 of the power supply voltage is input as the input of the second operational amplifier, 27. The semiconductor integrated circuit device according to claim 26, wherein an application limit voltage to the circuit block is applied to an input of the third operational amplifier. 前記第２、第３、第４および第５のＭＯＳトランジスタが第１、第２、第３および第４のＰＭＯＳトランジスタからなり、
前記第１のＰＭＯＳトランジスタはソース端子が電源電位に固定され、前記第２のＰＭＯＳトランジスタはドレイン端子が接地電位に固定され、前記第１のＰＭＯＳトランジスタのドレイン端子と前記第２のＰＭＯＳトランジスタのソース端子とが接続され、前記第１のＰＭＯＳトランジスタのドレイン端子が第１のリーク電流モニタ回路部の出力端子となり、
前記第３のＰＭＯＳトランジスタはドレイン端子が接地電圧に固定され、前記第４のＰＭＯＳトランジスタはゲート端子が電源電圧に固定され、前記第３のＰＭＯＳトランジスタのソース端子と前記第４のＮＭＯＳトランジスタのドレイン端子とが接続され、前記第３のＰＭＯＳトランジスタのソース端子が前記第２のリーク電流モニタ回路部の出力端子となり、
前記基板バイアス決定回路は第１のオペアンプと第２のオペアンプと第３のオペアンプとで構成され、前記第１のリーク電流モニタ回路の出力は前記第１のオペアンプへ入力され、前記第２のリーク電流モニタ回路の出力は前記第２のオペアンプへ入力され、前記第３のオペアンプへは前記基板バイアス発生回路の発生した基板バイアスが入力され、前記第１、第２および第３のオペアンプの出力がそれぞれ前記基板バイアス発生回路へ入力され、前記第１のオペアンプのリファレンス電圧として電源電圧の１／２が入力され、前記第２のオペアンプのリファレンス電圧として電源電圧の１／２が入力され、前記第３のオペアンプの入力に回路ブロックへの印加限界電圧を印加する請求項２６記載の半導体集積回路装置。The second, third, fourth and fifth MOS transistors comprise first, second, third and fourth PMOS transistors;
The source terminal of the first PMOS transistor is fixed at the power supply potential, the drain terminal of the second PMOS transistor is fixed at the ground potential, the drain terminal of the first PMOS transistor and the source of the second PMOS transistor. And the drain terminal of the first PMOS transistor is an output terminal of the first leakage current monitor circuit unit,
The drain terminal of the third PMOS transistor is fixed to the ground voltage, the gate terminal of the fourth PMOS transistor is fixed to the power supply voltage, the source terminal of the third PMOS transistor and the drain of the fourth NMOS transistor. And the source terminal of the third PMOS transistor is an output terminal of the second leakage current monitor circuit unit,
The substrate bias determination circuit includes a first operational amplifier, a second operational amplifier, and a third operational amplifier, and an output of the first leakage current monitor circuit is input to the first operational amplifier, and the second leakage current is detected. The output of the current monitor circuit is input to the second operational amplifier, the substrate bias generated by the substrate bias generation circuit is input to the third operational amplifier, and the outputs of the first, second and third operational amplifiers are output. Each is input to the substrate bias generation circuit, 1/2 of the power supply voltage is input as the reference voltage of the first operational amplifier, 1/2 of the power supply voltage is input as the reference voltage of the second operational amplifier, 27. The semiconductor integrated circuit device according to claim 26, wherein an application limit voltage to the circuit block is applied to an input of the three operational amplifiers.

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