JP2007013146A - Semiconductor integrated circuit device - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To conduct probe inspection after a rearrangement wiring process with no addition of a bump electrode dedicated to the prove inspection. <P>SOLUTION: A first base conductor layer is formed at one end of a rearrangement wiring layer (205), and a bump electrode (208) is provided thereon. A second base conductive layer is formed at the other end of the rearrangement wiring layer (205), and an inspection pad (209a) is provided thereon. The first base conducive layer and the second base conductive layer are conductive films formed in the same process. The probe inspection uses these inspection pads, and is performed using an underbump conductive group together with the pad before the formation of a bump electrode. No bump electrode for the pad dedicated to probe inspection is required to be added. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

Translated fromJapanese

本発明は、半導体集積回路装置（以下、半導体集積回路装置を単に半導体集積回路とも称する）、詳しくは、半導体基板に回路基板実装用の半田バンプ等の突起状電極（以下単にバンプ電極とも称する）が形成された半導体集積回路（以下単にフリップチップ型半導体集積回路とも称する）に係り、特にプローブテストに着目したフリップチップ型半導体集積回路の構造並びにその製造方法に関し、例えば、メモリ及び論理回路等を混載したシステムＬＳＩ等、並びにその製造方法に適用して有効な技術に関する。  The present invention relates to a semiconductor integrated circuit device (hereinafter, the semiconductor integrated circuit device is also simply referred to as a semiconductor integrated circuit), and more specifically, a protruding electrode (hereinafter also simply referred to as a bump electrode) such as a solder bump for circuit board mounting on a semiconductor substrate. In particular, the present invention relates to a structure of a flip chip type semiconductor integrated circuit focused on a probe test and a method for manufacturing the same, such as a memory and a logic circuit. The present invention relates to a mixed system LSI and the like, and a technology effective when applied to a manufacturing method thereof.

また、本発明は、半導体基板に回路基板実装用の半田バンプ等の突起状電極（以下単にバンプ電極とも称する）が形成され、更に、半導体集積回路の所定部分の機能を恒久的に若しくは不可逆的に変更するプログラム素子を搭載した半導体集積回路に関する。  Further, according to the present invention, a protruding electrode (hereinafter also simply referred to as a bump electrode) such as a solder bump for mounting a circuit board is formed on a semiconductor substrate, and the function of a predetermined portion of the semiconductor integrated circuit is made permanent or irreversible. The present invention relates to a semiconductor integrated circuit on which a program element to be changed is mounted.

回路基板実装用のバンプ電極を有する半導体集積回路について記載された文献の例として以下の文献がある。  The following documents are examples of documents describing semiconductor integrated circuits having bump electrodes for circuit board mounting.

（ａ）特開平５-２１８０４２号、（ｂ）特開平８−２５０４９８号、及び（ｃ）米国特許第５５４７７４０号の各公報には、本明細書で言うところのフリップチップ型半導体集積回路の基本形態の一つが示されている。すなわち、フリップチップ型半導体集積回路は、例えばそのチップのボンディングパッドから再配置配線を引き回し、再配置配線に接続するバンプ電極をチップの表面にアレイ状に配置し（エリアアレイ状に配置し）、エリアアレイ状に配置されたバンプ電極を表面保護膜から露出させる。これによってバンプ電極の間隔を拡大し、実装基板の配線にバンプ電極を接続するという基板実装を容易にすると共に、配線間隔の広い低コスト実装基板の利用を可能にするものである。  The basics of the flip-chip type semiconductor integrated circuit referred to in this specification are described in (a) JP-A-5-218042, (b) JP-A-8-250498, and (c) US Pat. No. 5,547,740. One of the forms is shown. That is, the flip-chip type semiconductor integrated circuit, for example, draws the rearrangement wiring from the bonding pad of the chip, and arranges the bump electrodes connected to the rearrangement wiring in an array form on the surface of the chip (arrangement in the area array form) Bump electrodes arranged in an area array are exposed from the surface protective film. This increases the interval between the bump electrodes, facilitates the substrate mounting in which the bump electrodes are connected to the wiring on the mounting substrate, and enables the use of a low-cost mounting substrate with a wide wiring interval.

フリップチップ型半導体集積回路において、バンプ電極は直接回路基板に実装可能にされる端子であって、パッケージのリードピン等の外部接続端子に相当され、バンプ電極を形成してウェーハプロセスを全て完了した後は、バンプ電極のみ露出され、最早ボンディングパッドは絶縁膜若しくは保護膜に覆われてしまう。  In flip-chip type semiconductor integrated circuits, bump electrodes are terminals that can be directly mounted on a circuit board, and correspond to external connection terminals such as package lead pins. After bump electrodes are formed and all wafer processes are completed Only the bump electrode is exposed, and the bonding pad is covered with an insulating film or a protective film.

本発明者は、半導体チップのボンディングパッドの数をパッケージのリードピンに代表されるような外部端子（バンプ電極）の数と比べた。これによれば、プローブ検査のみに用いられるボンディングパッド、ボンディングオプションの手法で電源端子等に接続されるボンディングパッドにはそれ専用の外部端子は割り当てられない。したがって、フリップチップ型半導体集積回路に置き換えて考えた場合、再配置配線及びバンプ電極形成前であれば全てのボンディングパッドを利用してウェーハプローブテストを行うことができる。しかしながら、直接プローブを接触させるとボンディングパッドが損傷して再配置配線との接続不良などを引き起こす虞のあることが本発明者によって見出された。  The inventor compared the number of bonding pads of a semiconductor chip with the number of external terminals (bump electrodes) represented by package lead pins. According to this, a dedicated external terminal is not allocated to a bonding pad used only for probe inspection or a bonding pad connected to a power supply terminal or the like by a bonding option technique. Accordingly, when replaced with a flip-chip type semiconductor integrated circuit, the wafer probe test can be performed using all the bonding pads before the rearrangement wiring and the bump electrode are formed. However, it has been found by the present inventor that when the probe is brought into direct contact, the bonding pad may be damaged, resulting in poor connection with the rearrangement wiring.

前記（ａ）〜（ｃ）の文献にはプローブ検査の手法について全く記載はない。プローブ検査との関連が記載された文献として、例えば、（ｄ）Michael J. Varnau: "Impact of Wafer Probe Damage on Flip Chip Yields and Reliability", International Electronics and Manufacturing Technology Symposium （October 23-24, 1996）には、プローブ検査後のボンディングパッド上にバンプ電極下地金属を形成する技術が記載されている。しかしながら、前記（ｄ）に記載の文献に関しては、再配置配線工程前のボンディングパッドにプローブを当てると、本発明者による前述の検討の通り、ボンディングパッド表面が損傷して再配置配線層との接続信頼性が低下する可能性があり、再配置配線用材料の選択に制約が生じる。  The documents (a) to (c) do not describe any probe inspection technique. For example, (d) Michael J. Varnau: “Impact of Wafer Probe Damage on Flip Chip Yields and Reliability”, International Electronics and Manufacturing Technology Symposium (October 23-24, 1996) Describes a technique for forming a bump electrode base metal on a bonding pad after probe inspection. However, regarding the document described in the above (d), when the probe is applied to the bonding pad before the rearrangement wiring process, the bonding pad surface is damaged and the rearrangement wiring layer is in contact with the rearrangement wiring layer as described above. There is a possibility that the connection reliability is lowered, and there is a restriction on the selection of the material for the rearrangement wiring.

更に、フリップチップ型半導体集積回路におけるプローブテストに関して以下の文献が有る。  Furthermore, there are the following documents regarding probe tests in flip-chip type semiconductor integrated circuits.

（ｅ）米国特許第５５９７７３７号公報には、バンプ電極形成前のバンプ電極下地金属（UBM：Under Bump Metallurgy）にプローブを当ててプローブ検査を行う技術が記載されている。  (E) US Pat. No. 5,597,737 describes a technique in which a probe is applied to a bump electrode base metal (UBM: Under Bump Metallurgy) before the bump electrode is formed.

（ｆ）特開平８−６４６３３号公報にはバンプ電極下地金属に隣接し且つ連結して検査パッドを設けた構成が示されている。検査パッドはバンプ電極の側部に配置されている。  (F) Japanese Patent Application Laid-Open No. 8-64633 shows a configuration in which an inspection pad is provided adjacent to and connected to a bump electrode base metal. The inspection pad is disposed on the side of the bump electrode.

（ｇ）特開平８−３４００２９号公報には再配置配線層を形成したボンディングパッドの直上部を露出させ、この露出部分にプローブ検査用の検査パッドを形成する発明に関する記載がある。  (G) Japanese Patent Laid-Open No. 8-340029 has a description relating to an invention in which an upper portion of a bonding pad on which a rearrangement wiring layer is formed is exposed and an inspection pad for probe inspection is formed on the exposed portion.

（ｈ）特開平８−２９４５１号公報にはボンディングパッド近傍に、再配置配線層でプローブ検査用のパッドを形成する発明に関する記載がある。  (H) Japanese Patent Laid-Open No. 8-29451 discloses a technique for forming a probe inspection pad with a rearrangement wiring layer in the vicinity of a bonding pad.

特開平５−２１８０４２号公報Japanese Patent Laid-Open No. 5-218042特開平８−２５０４９８号公報JP-A-8-250498米国特許第５５４７７４０号明細書US Pat. No. 5,547,740

本発明者は上記文献に記載の技術を更に検討して以下の結果を得ることができた。  The present inventor has further studied the technique described in the above-mentioned document and has obtained the following results.

前記（ｅ）に記載の技術も、前記（ｄ）の技術と同様に、プローブ先端で半田バンプ電極下地金属を傷付ける可能性があり、半田に対する濡れ性低下や、半田拡散防止のためのバリア金属の損傷による、半田バンプ電極との接合信頼性を低下される原因になることが本発明者によって明らかにされた。  Similarly to the technique (d), the technique described in the above (e) may damage the solder bump electrode base metal at the tip of the probe, and the barrier metal for preventing solder wettability and preventing the solder diffusion. It has been clarified by the present inventor that the reliability of bonding with the solder bump electrode is reduced due to the damage of the solder.

更に、前記（ｅ）に記載の技術においてバンプ電極下地金属はバンプ電極と同様にエリアアレイ状に配置され、また、（ｆ）に記載の技術において、検査パッドもバンプ電極と一緒にエリアアレイ状に配置されている。そのため、文献（ｅ）、（ｆ）記載の技術では、通常用いられているカンチレバー方式のプローブを、多列配置されたバンプ電極下地金属あるいは検査パッドに適用することは困難であり、エリアアレイ状に配置された端子専用の高価なプローブが別途必要になると言う新たな問題点を生ずる事が本発明者によって明らかにされた。  Further, in the technique described in (e), the bump electrode base metal is arranged in an area array like the bump electrode, and in the technique described in (f), the inspection pad is formed in the area array together with the bump electrode. Is arranged. Therefore, in the techniques described in the documents (e) and (f), it is difficult to apply a commonly used cantilever type probe to a bump electrode base metal or inspection pad arranged in multiple rows. It has been clarified by the present inventor that a new problem arises that an expensive probe dedicated to the terminal arranged in the above is separately required.

前記（ｇ）の文献では、半導体装置の高集積化に伴ってボンディングパッドの寸法及び間隔が狭くなると、検査パッドの寸法、間隔も狭くなり、プローブの位置決め及び確実な接触が困難になるという問題点のあることが本発明者によって見出された。  According to the document (g), when the size and interval of the bonding pad become narrower as the semiconductor device is highly integrated, the size and interval of the inspection pad also become narrower, which makes positioning of the probe and reliable contact difficult. It has been found by the present inventors that there is a point.

前記（ｈ）に記載の技術では、再配置配線層に検査パッドの面積が付加されるため、配線のキャパシタンスが増大し、半導体集積回路の電気的特性が低下する虞の有る事が本発明者によって明らかにされた。  In the technique described in (h), since the area of the test pad is added to the rearranged wiring layer, the capacitance of the wiring is increased, and the electrical characteristics of the semiconductor integrated circuit may be deteriorated. Revealed by

前記（ｆ）〜（ｈ）の文献において、検査パッドを無機絶縁層上または金属配線層上に形成しているため、検査パッドにクロムやニッケル等の硬い金属膜を用いた場合、検査パッド表面が変形しにくい。このためプローブ先端との接触性が悪く、先端に金めっきを施したり、広い接触面積の得られる構造を採用した高価なプローブが必要になるという問題点のあることが本発明者によって明らかにされた。  In the documents (f) to (h), since the test pad is formed on the inorganic insulating layer or the metal wiring layer, the surface of the test pad is used when a hard metal film such as chromium or nickel is used for the test pad. Is difficult to deform. For this reason, the inventor has revealed that there is a problem that the contact with the tip of the probe is poor and an expensive probe adopting a structure in which the tip is gold-plated or a wide contact area is obtained is necessary. It was.

更に、前記（ｅ）〜（ｈ）に従来技術として記載されているように、形成済みの半田バンプにプローブを当てると、厚い酸化膜で覆われた曲面に強い荷重でプローブを当てるため、バンプの変形やプローブ自体に損傷を生じ易いという問題点が明らかにされた。  Further, as described in the prior art in (e) to (h), when a probe is applied to a solder bump that has been formed, the probe is applied to a curved surface covered with a thick oxide film with a strong load. The problem that the deformation of the probe and the probe itself are easily damaged was revealed.

このように、前述の文献には、フリップチップ型半導体集積回路、そしてバンプ電極と対を成す検査パッドについて記載されているが、本発明者が最初に検討したように、プローブ検査のみに用いられるボンディングパッドやボンディングオプションの手法で電源端子等に接続されるボンディングパッド等にはそれ専用のリードピンのような外部端子は割り当てられていないという点を考慮した記載若しくは示唆は全く無い。すなわち、従来技術は、プローブ検査にのみ用いられ最終製品段階では不要となる検査専用の検査パッドに着目した発明思想を提供するに至っておらず、検査パッドは常にバンプ電極と対を成して存在されている。換言すれば、検査に必要な信号は少なくともバンプ電極として取り出し可能になっていることを前提としている。したがって、検査にのみ必要な信号端子に対しても半田バンプ電極が設けられるとすれば、バンプ電極の数が増大し、回路基板への実装と言う意味で実用的な間隔でのバンプ電極の配置が困難になることが本発明者によって明らかにされた。  As described above, the above-mentioned document describes a flip-chip type semiconductor integrated circuit and a test pad that is paired with a bump electrode, but as the present inventor first studied, it is used only for a probe test. There is no description or suggestion taking into account that no external terminal such as a dedicated lead pin is assigned to a bonding pad or the like that is connected to a power supply terminal or the like by a bonding option method. In other words, the prior art has not yet provided an inventive idea focusing on a test pad dedicated to inspection that is used only for probe inspection and is not required in the final product stage, and the test pad always exists in pairs with the bump electrode. Has been. In other words, it is assumed that signals necessary for inspection can be taken out at least as bump electrodes. Therefore, if solder bump electrodes are provided for signal terminals required only for inspection, the number of bump electrodes increases, and bump electrodes are arranged at practical intervals in the sense of mounting on a circuit board. It has been made clear by the present inventor that this is difficult.

本発明の目的は、再配置配線工程前のパッドを損傷することなく、またバンプの数を増加させることなくプローブ検査を実施することができる半導体集積回路及びその製造方法を提供することにある。  An object of the present invention is to provide a semiconductor integrated circuit and a method for manufacturing the semiconductor integrated circuit that can perform a probe test without damaging a pad before the rearrangement wiring process and without increasing the number of bumps.

本発明の別の目的は、検査パッドの付加によって生じる配線のキャパシタンス増大を軽減することができる半導体集積回路及びその製造方法を提供することにある。  Another object of the present invention is to provide a semiconductor integrated circuit capable of reducing an increase in wiring capacitance caused by the addition of a test pad and a method for manufacturing the same.

本発明の更に別の目的は、検査パッドとプローブの接触性を向上させる事が出来る半導体集積回路及びその製造方法を提供することにある。  Still another object of the present invention is to provide a semiconductor integrated circuit capable of improving the contact between a test pad and a probe and a method for manufacturing the same.

本発明の更に別の目的は、実装基板との接続信頼性が向上すると共に、バンプ間隔を広く取ることができるため基板実装コストが低減できる半導体集積回路及びその製造方法を提供することにある。  Still another object of the present invention is to provide a semiconductor integrated circuit and a method for manufacturing the same, which can improve the connection reliability with the mounting substrate and can reduce the mounting cost of the substrate because the bump interval can be widened.

本発明の更に別の目的は、突起状電極をアレイ状に配置する為の金属配線による容量性負荷を小さくすることが可能な半導体集積回路を提供することにある。  Still another object of the present invention is to provide a semiconductor integrated circuit capable of reducing a capacitive load due to metal wiring for arranging protruding electrodes in an array.

また、本発明者は、前記フリップチップ型半導体集積回路と共に、プログラム素子についても検討した。プログラム素子は、半導体集積回路において、その不良回路部分を冗長回路に置き換える救済等に用いられている。前記プログラム素子として、例えば金属膜やポリシリコン膜から成るヒューズが多用され、レーザ光の照射で熔断することによってプログラムされる。ヒューズに対するプログラムは、プローブテストの後に実施される。この段階でウェーハの表面のパッシベーション膜にはボンディングパッドやヒューズを露出する開口が形成されており、例えばボンディングパッドを用いてプローブテストが行なわれる。プローブテストでは不良の所在が判明し、不良部分を救済回路で置き換え可能なように選択的なレーザ光の照射によって前記ヒューズに対するプログラムが行なわれる。  In addition, the inventor has studied a program element together with the flip-chip type semiconductor integrated circuit. A program element is used in a semiconductor integrated circuit for repair or the like by replacing a defective circuit portion with a redundant circuit. As the program element, a fuse made of, for example, a metal film or a polysilicon film is frequently used, and programmed by being melted by laser light irradiation. The fuse program is performed after the probe test. At this stage, openings for exposing the bonding pads and fuses are formed in the passivation film on the surface of the wafer. For example, a probe test is performed using the bonding pads. In the probe test, the location of the defect is found, and the fuse is programmed by selective laser light irradiation so that the defective portion can be replaced by a relief circuit.

別のプログラム素子として電気ヒューズがある。例えば米国特許第５１１０７５３号公報には、電気ヒューズの一種であるアンチヒューズを、ＤＲＡＭの欠陥救済等に用いる技術が記載されている。アンチヒューズは、絶縁状態の酸化膜の絶縁破壊によってプログラム可能な構成を有する。更に、米国特許第５７４２５５５号公報には、アンチヒューズの例として、ｐ型ウェル領域に酸化膜を用いてキャパシタを構成し、キャパシタのウェル電極に負電圧を、酸化膜上のプレート電極に正電圧を印加してゲート酸化膜を絶縁破壊する例が示されている。電気ヒューズを用いた半導体集積回路について記載されたその他の文献として、米国特許第５３２４６８１号公報等がある。  Another program element is an electrical fuse. For example, US Pat. No. 5,110,753 describes a technique in which an antifuse, which is a kind of electric fuse, is used for DRAM defect relief or the like. The antifuse has a configuration that can be programmed by dielectric breakdown of an insulating oxide film. Further, in US Pat. No. 5,742,555, as an example of an antifuse, a capacitor is formed using an oxide film in a p-type well region, a negative voltage is applied to the well electrode of the capacitor, and a positive voltage is applied to a plate electrode on the oxide film. An example is shown in which the gate oxide film is dielectrically broken by applying N. Other documents describing semiconductor integrated circuits using electrical fuses include US Pat. No. 5,324,681.

その他のプログラム素子として電気的に書き込み可能であって消去可能なＥＥＰＲＯＭやフラッシュメモリなどの、プログラム状態を可逆的に変更可能な不揮発性記憶素子がある。米国特許第５７４２５５５号公報にはそのようなプログラム素子を有するＤＲＡＭについて記載が有る。  As other program elements, there are nonvolatile memory elements that can reversibly change the program state, such as an electrically writable and erasable EEPROM and flash memory. U.S. Pat. No. 5,742,555 describes a DRAM having such a program element.

本発明者は、前記フリップチップ型半導体集積回路に、欠陥救済、モード設定、そしてトリミング用にプログラム素子を搭載する事について検討した。  The inventor has examined the mounting of a program element for defect relief, mode setting, and trimming in the flip-chip type semiconductor integrated circuit.

最初に検討したプログラム素子はレーザで熔断可能なヒューズである。ポリシリコン膜から成るヒューズ（ポリシリコンヒューズ）は、例えば、半導体基板上のウェル領域に設けられた素子分離領域の上部に長方形状に形成され、その一端が、複数層の金属配線を介して選択トランジスタのソース領域に接続され、他端が金属配線を介して接地電位に接続されている。前記ポリシリコンヒューズの上部には、前記複数層の金属配線間の層間絶縁膜及びパッシベーション膜が積層された後、レーザー光を照射するための照射窓を開口するために、上記積層膜をエッチングして最終的に膜厚０.５〜１μｍの絶縁膜が残されている。このように構成されたポリシリコンヒューズを熔断する際には、前記絶縁膜を通じてレーザー光が照射される。例えば、ポリシリコン膜の幅が２μｍ、配置の間隔が５μｍ、レーザー光を照射するための照射窓が幅１０μｍに設計されている。このとき、強度１.５μＪ、スポット径６μｍのＨｅ−Ｎｅレーザーを照射することにより、ポリシリコンヒューズを熔断することができる。  The first program element studied is a fuse that can be blown by a laser. A fuse made of a polysilicon film (polysilicon fuse) is formed, for example, in a rectangular shape above an element isolation region provided in a well region on a semiconductor substrate, and one end thereof is selected via a plurality of layers of metal wiring The other end of the transistor is connected to the ground potential via a metal wiring. After the interlayer insulating film and the passivation film between the metal wirings of the plurality of layers are stacked on the polysilicon fuse, the stacked film is etched to open an irradiation window for irradiating laser light. Finally, an insulating film having a thickness of 0.5 to 1 μm is left. When the polysilicon fuse thus configured is melted, laser light is irradiated through the insulating film. For example, the width of the polysilicon film is designed to be 2 μm, the arrangement interval is 5 μm, and the irradiation window for irradiating laser light is designed to have a width of 10 μm. At this time, the polysilicon fuse can be blown by irradiating a He—Ne laser having an intensity of 1.5 μJ and a spot diameter of 6 μm.

しかしながら、従来のポリシリコンヒューズをレーザー光照射によって熔断する方式には以下の問題点のあることが本発明者によって明らかにされた。  However, it has been clarified by the present inventor that the conventional method for fusing a polysilicon fuse by laser light irradiation has the following problems.

第１の問題点は、上記レーザー光を照射するために照射窓を開口する処理が非常に困難になりつつあることである。特に近年、急速に市場が拡大しつつある高速のロジック回路やアナログ回路を大容量ＤＲＡＭ等と混載する、いわゆるシステムＬＳＩ製品においては、ロジック回路が５層以上の金属配線層を必要とすることから、ポリシリコンヒューズから最上部のパッシベーション膜までの絶縁膜の厚さが５μｍ以上に厚くなるため、ヒューズ上部に厚さ０．５μｍ程度に絶縁膜を残すエッチングをウェーハ全面にわたって均一に行うことが技術的に困難となっている。ヒューズ上部の絶縁膜厚さが１μｍ以上残った場合は、レーザー光の入射強度が弱まり熔断が不十分となる。また、ヒューズ上部の絶縁膜厚さが０．５μｍ以下に薄くなった場合は、その後のプロセス処理のバラツキによってはヒューズ表面が露出する危険性があり、熔断されていないヒューズが断線する不良発生の確率が著しく高くなる。  The first problem is that the process of opening the irradiation window in order to irradiate the laser beam is becoming very difficult. In particular, in a so-called system LSI product in which a high-speed logic circuit or analog circuit whose market is rapidly expanding in recent years is mixedly mounted with a large capacity DRAM or the like, the logic circuit requires five or more metal wiring layers. Since the thickness of the insulating film from the polysilicon fuse to the uppermost passivation film becomes 5 μm or more, it is possible to uniformly etch the entire surface of the wafer leaving the insulating film to a thickness of about 0.5 μm on the fuse. Is difficult. If the insulation film thickness above the fuse is 1 μm or more, the incident intensity of the laser beam is weakened and the fusing becomes insufficient. Also, if the insulation film thickness above the fuse is reduced to 0.5 μm or less, there is a risk that the fuse surface may be exposed due to variations in subsequent process treatments, and an unfused fuse may be broken. Probability is significantly higher.

第２の問題点は、前記フリップチップ型半導体集積回路では、製造工程の方式上、従来のレーザー光照射によってヒューズを熔断することが不可能となることである。従来の製造工程では、金属配線層上部に水分の侵入を防止するためのパッシベーション膜の形成が完了した段階で、ウェーハ状態でクリンルーム内で行う製造工程が終了する。その後、プローブテストと救済を行った後、パッケージへの組み立てが行われ、最終の選別が実施されている。一方、フリップチップ型半導体集積回路においては、製造コストをさらに削減するため、パッシベーション膜形成の後に、リードフレームに類似する金属配線（再配置配線）の形成と半田バンプ電極の堆積までをウェーハ状態でクリンルーム内で行うものである。このフリップチップ型半導体集積回路において、従来のレーザー光照射によってヒューズを熔断する方式を適用すると、熔断されたヒューズ上部にリードフレームに類似する再配置配線を構成するための金属配線の堆積と加工が行われることになり、ポリシリコンヒューズの腐食と腐食部分からの水の侵入による信頼性低下を免れない。これにより、本発明者は、フリップチップ型半導体集積回路ではレーザー光照射によってヒューズを熔断する方式に代る、何らかの電気的にプログラムが行える方式の必要性を見出した。  The second problem is that, in the flip-chip type semiconductor integrated circuit, it is impossible to blow the fuse by conventional laser light irradiation due to the method of manufacturing process. In the conventional manufacturing process, when the formation of a passivation film for preventing moisture from entering the metal wiring layer is completed, the manufacturing process performed in the clean room in a wafer state is completed. Thereafter, after performing a probe test and relief, assembly into a package is performed, and final selection is performed. On the other hand, in the flip-chip type semiconductor integrated circuit, in order to further reduce the manufacturing cost, after the formation of the passivation film, the formation of the metal wiring (relocation wiring) similar to the lead frame and the deposition of the solder bump electrode are performed in the wafer state. This is done in the clean room. In this flip-chip type semiconductor integrated circuit, when a conventional method of fusing a fuse by laser light irradiation is applied, metal wiring is deposited and processed to form a relocation wiring similar to a lead frame on the fused fuse. As a result, the reliability of the polysilicon fuse is inevitably lowered due to corrosion of the polysilicon fuse and water from the corroded portion. As a result, the present inventor has found that there is a need for a method that can be electrically programmed in place of a method in which a fuse is blown by laser light irradiation in a flip-chip type semiconductor integrated circuit.

第３の問題点は、ポリシリコンヒューズが比較的に大きなレイアウト面積を必要とする点である。１本のヒューズには少なくとも５×１０μｍ２のレイアウト面積が必要であり、ヒューズ本数の上限を決める大きな要因となっている。  A third problem is that the polysilicon fuse requires a relatively large layout area. One fuse requires a layout area of at least 5 × 10μm 2, which is a major factor that determines the upper limit of the number of fuses.

次に、プログラム素子として、電気的に書き込み可能であって消去可能な不揮発性記憶素子を採用する事についても検討した。これによれば、プログラム素子の数が少なくて済むような場合には電気的書き込み等の為の周辺回路によるチップ占有面積が相対的に大きくなり、面積効率の点で不利な場合のあることが明らかにされた。  Next, the use of an electrically writable and erasable nonvolatile memory element as a program element was also examined. According to this, when the number of program elements is small, the chip occupied area by the peripheral circuit for electrical writing or the like becomes relatively large, which may be disadvantageous in terms of area efficiency. It was revealed.

上記検討結果により、本発明者は、フリップチップ型半導体集積回路のプログラム素子としてアンチヒューズなどの電気ヒューズを採用する事に優位性を見出した。このとき更に、アンチヒューズにおいて絶縁破壊のための電圧印加は半導体集積回路の製造段階でのみ必要な処理であるから、半導体集積回路の大規模化によって多数のバンプ電極を形成しなければならないというような事情の下では、絶縁破壊の為に専用バンプ電極を設ける余裕のない場合のある事が本発明者によって明らかにされた。また、フリップチップ型半導体集積回路においてバンプ電極は回路基板実装用の端子であるから、その応力・歪状態は直接的にチップに伝達されるので、それを緩和させる手段の必要性が本発明者によって認識された。  Based on the above examination results, the present inventor has found an advantage in adopting an electric fuse such as an antifuse as a program element of a flip chip type semiconductor integrated circuit. At this time, since the voltage application for dielectric breakdown in the antifuse is a process necessary only at the manufacturing stage of the semiconductor integrated circuit, a large number of bump electrodes must be formed by increasing the scale of the semiconductor integrated circuit. Under such circumstances, the present inventors have clarified that there may be no room for providing a dedicated bump electrode for dielectric breakdown. Further, since the bump electrode is a terminal for mounting on a circuit board in a flip chip type semiconductor integrated circuit, the stress / strain state is directly transmitted to the chip. Recognized by

本発明者は更に観点を変えて、フリップチップ型半導体集積回路のボンディングオプションについて検討した。ボンディングオプションは、例えば半導体集積回路の動作モード設定用電極に割り当てられたボンディングパッドをフローティングにするか電源端子に接続するか等に応じて動作モードを決定するようにした手法である。ボンディングオプションでは、半導体チップの所定のボンディングパッドをパッケージのどのリードピンにボンディングするかを、組み立て時に選択すればよい。しかしながら、フリップチップ型半導体集積回路においてバンプ電極は直接回路基板に実装される端子であって、パッケージのリードピンに相当され、ウェーハプロセスを全て完了した後は、最早ボンディングオプションのような処置を施す事は物理的に不可能である。特定のボンディングパッドのような電極パッドに接続すべきバンプ電極を変更するには、ウェーハプロセスの段階で、前記所定のボンディングパッドのような電極パッドからバンプ電極に至る配線パターンを個別に変更しなければならない。これに対して、本発明者は、ボンディングオプションと同等の融通性若しくは使い勝手を得るには、一旦そのような配線パターンを完成したフリップチップ型半導体集積回路を後から機能設定できるようにする事が必要であるという認識に立った。  The present inventor further examined the bonding option of the flip chip type semiconductor integrated circuit from a different viewpoint. The bonding option is a method in which, for example, an operation mode is determined according to whether a bonding pad assigned to an operation mode setting electrode of a semiconductor integrated circuit is floated or connected to a power supply terminal. In the bonding option, the lead pins of the package to be bonded to a predetermined bonding pad of the semiconductor chip may be selected at the time of assembly. However, in flip-chip type semiconductor integrated circuits, bump electrodes are terminals that are directly mounted on a circuit board and correspond to lead pins of a package. Is physically impossible. In order to change the bump electrode to be connected to the electrode pad such as a specific bonding pad, the wiring pattern from the electrode pad such as the predetermined bonding pad to the bump electrode must be individually changed at the stage of the wafer process. I must. On the other hand, in order to obtain the flexibility or usability equivalent to the bonding option, the present inventor may be able to set the function of a flip-chip type semiconductor integrated circuit that has once completed such a wiring pattern. Based on the recognition that it was necessary.

本発明の目的は、プログラム素子としてレーザで熔断可能なヒューズを用いることによって顕在化される信頼性低下を引き起こさないフリップチップ型半導体集積回路、そしてその製造方法を提供することにある。  An object of the present invention is to provide a flip-chip type semiconductor integrated circuit that does not cause a deterioration in reliability that is manifested by using a laser fusible fuse as a program element, and a method for manufacturing the same.

本発明の別の目的は、フリップチップ型半導体集積回路のプログラム素子の状態を電気的に変更するために必要となる電極がその他の用途の突起状電極の数を制限しない半導体集積回路を提供することにある。  Another object of the present invention is to provide a semiconductor integrated circuit in which the electrodes required for electrically changing the state of the program element of the flip-chip type semiconductor integrated circuit do not limit the number of protruding electrodes for other uses. There is.

本発明の更に別の目的は、フリップチップ型半導体集積回路において突起状電極を介して半導体基板に与えられる応力・歪状態を緩和させることができる半導体集積回路を提供することにある。  Still another object of the present invention is to provide a semiconductor integrated circuit capable of relieving the stress / strain state applied to the semiconductor substrate via the protruding electrode in the flip chip type semiconductor integrated circuit.

本発明の更に別の目的は、機能設定などに関してボンディングオプションと同等の融通性を容易に得る事が出来るフリップチップ型半導体集積回路、そしてその製造方法を提供することにある。  Still another object of the present invention is to provide a flip-chip type semiconductor integrated circuit capable of easily obtaining flexibility equivalent to a bonding option with respect to function setting and the like, and a manufacturing method thereof.

本発明のその他の目的は、検査並びにプログラム素子の状態変更を伴う必要な機能選択及び救済を能率的に行ってフリップチップ型半導体集積回路を製造することができる製造方法を提供する事にある。  Another object of the present invention is to provide a manufacturing method capable of manufacturing a flip-chip type semiconductor integrated circuit by efficiently performing necessary function selection and repair accompanied by a change in the state of a program element and a test.

本発明の上記並びにその他の目的と新規な特徴は本明細書の以下の記述と添付図面から明らかにされるであろう。  The above and other objects and novel features of the present invention will become apparent from the following description of the present specification and the accompanying drawings.

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。  The following is a brief description of an outline of typical inventions disclosed in the present application.

《プローブテストとフリップチップ型半導体集積回路》
〔１〕プローブテストに着目したフリップチップ型半導体集積回路に関する発明では、バンプ電極（２０８）を設けないプローブ検査にのみ用いられるボンディングパッドのような端子（２０２ｂ）の直上もしくは近傍に、再配置配線層（２０５）もしくはバンプ電極下地金属層（２０７）等の導電層を用いた検査パッド（２０９ｂ）を設ける。バンプ電極を設けるボンディングパッドのような端子（２０２ａ）についても同様の検査パッド（２０９ａ）を設けても良い。プローブ検査はこれらの検査パッドを用いて、若しくは、前記検査パッドと共に、バンプ電極形成前のバンプ電極下地金属を併用して実施する。上記により、検査パッドを使用することにより、プローブ検査専用パッドのためのバンプ電極を追加しなくてもよい。更に、ボンディングパッドのような端子の近傍に設けられバンプ電極下地金属よりも寸法の小さな検査パッドを使用することにより、再配置配線工程後にプローブ検査を実施することができる。<< Probe test and flip chip type semiconductor integrated circuit >>
[1] In the invention relating to the flip-chip type semiconductor integrated circuit focused on the probe test, the rearrangement wiring is located immediately above or in the vicinity of the terminal (202b) such as a bonding pad used only for probe inspection without providing the bump electrode (208). An inspection pad (209b) using a conductive layer such as a layer (205) or a bump electrode base metal layer (207) is provided. A similar test pad (209a) may be provided for a terminal (202a) such as a bonding pad on which a bump electrode is provided. The probe inspection is performed by using these inspection pads, or together with the inspection pad, using a bump electrode base metal before forming the bump electrode. As described above, it is not necessary to add a bump electrode for a probe inspection dedicated pad by using the inspection pad. Furthermore, by using an inspection pad that is provided near a terminal such as a bonding pad and has a smaller size than the bump electrode base metal, a probe inspection can be performed after the rearrangement wiring process.

更に、ポリイミドなどの有機絶縁層（２０４）上に再配置配線（２０５）のような導電層及び検査パッド（２０９ａ，２０９ｂ）を形成する。比誘電率が小さく厚膜化の容易な有機絶縁層上に検査パッドを設けることにより、検査パッドと下部半導体回路の間のキャパシタンスを低減することが可能となる。また、有機絶縁層の弾性係数が比較的小さいため、検査パッド表面が変形し易くなり、プローブの接触性が向上する。  Further, a conductive layer such as a rearrangement wiring (205) and a test pad (209a, 209b) are formed on an organic insulating layer (204) such as polyimide. By providing the test pad on the organic insulating layer having a small relative dielectric constant and easy to increase in thickness, the capacitance between the test pad and the lower semiconductor circuit can be reduced. Moreover, since the elastic coefficient of the organic insulating layer is relatively small, the test pad surface is easily deformed, and the contact property of the probe is improved.

そして、再配置配線上に絶縁層（２０６）を形成し、その上にバンプ電極下地金属及び検査パッドを形成する。よって、再配置配線の上下２層の絶縁層を積層した上に検査パッドを設けることにより、検査パッドと下部半導体回路の間のキャパシタンスを低減することが可能となる。  Then, an insulating layer (206) is formed on the rearrangement wiring, and a bump electrode base metal and a test pad are formed thereon. Therefore, by providing the test pad on the two upper and lower insulating layers of the rearrangement wiring, the capacitance between the test pad and the lower semiconductor circuit can be reduced.

〔２〕上記について更に詳述する。前記検査パッド（２０９ｂ）を突起状電極（２０８）と排他的に設ける。これにより、回路基板への実装と言う意味で実用的な間隔でのバンプ電極の配置を最大限に容易化する。すなわち、半導体集積回路は、半導体基板と、前記半導体基板上の素子形成層に形成された複数の回路素子と、前記素子形成層の表面に形成され所定の前記回路素子に接続される複数の端子（２０２ａ，２０２ｂ）と、前記複数の端子の内の一部の端子である第１の端子（２０２ａ）に夫々接続され前記素子形成層の上に延在する複数の導電層（２０５）と、前記導電層に夫々接続された突起状電極（２０８）と、前記複数の端子の内の残りの端子である第２の端子（２０２ｂ）の全部又は一部に夫々接続された検査パッド（２０９ｂ）と、前記突起状電極及び検査パッドを露出させて表面を覆う絶縁膜（２０６）と、を有して成る。  [2] The above will be described in further detail. The inspection pad (209b) is provided exclusively with the protruding electrode (208). This facilitates the arrangement of the bump electrodes at a practical interval in the sense of mounting on a circuit board. That is, the semiconductor integrated circuit includes a semiconductor substrate, a plurality of circuit elements formed on the element formation layer on the semiconductor substrate, and a plurality of terminals formed on the surface of the element formation layer and connected to the predetermined circuit elements. (202a, 202b) and a plurality of conductive layers (205) respectively connected to a first terminal (202a) which is a part of the plurality of terminals and extending on the element formation layer; A protruding electrode (208) connected to the conductive layer and a test pad (209b) connected to all or part of the second terminal (202b) which is the remaining terminal among the plurality of terminals. And an insulating film (206) covering the surface by exposing the protruding electrode and the test pad.

前記において、突起状電極（２０８）を有する端子（２０２ａ）に対しても検査パッド（２０９ａ）を追加することができる。ウェーハプローブテストを検査パッド（２０９ａ，２０９ｂ）だけを用いて容易に行う事ができる。  In the above, the test pad (209a) can be added to the terminal (202a) having the protruding electrode (208). The wafer probe test can be easily performed using only the inspection pads (209a, 209b).

前記導電層を前記端子の配列に対する突起状電極の再配置用配線（２０５）として用いる場合、前記導電層の上下に前記絶縁膜（２０４，２０６）が配置される。絶縁膜は、フリップチップ型半導体集積回路において突起状電極や検査パッドを介して半導体基板に与えられる応力・歪状態を緩和させる。特に、ポリイミド膜、フッ素樹脂膜、又はシリコン若しくはアクリル系ゴム材料を含むエラストマ膜などの有機物質を含む膜を前記絶縁膜として採用すれば、その膜は、酸化シリコン膜などの絶縁膜に比べて弾性係数が比較的小さいから、応力・歪状態の緩和に適している。  When the conductive layer is used as the wiring (205) for repositioning the protruding electrodes with respect to the arrangement of the terminals, the insulating films (204, 206) are disposed above and below the conductive layer. The insulating film relaxes the stress / strain state applied to the semiconductor substrate via the protruding electrode and the inspection pad in the flip chip type semiconductor integrated circuit. In particular, if a film containing an organic substance such as a polyimide film, a fluororesin film, or an elastomer film containing silicon or an acrylic rubber material is employed as the insulating film, the film is more in comparison with an insulating film such as a silicon oxide film. Since the elastic modulus is relatively small, it is suitable for relaxation of stress / strain state.

前記検査パッドは対応する前記端子の直上に配置することができる。また、半導体基板の中央部に前記検査パッドを規則的に配置し、前記検査パッドの外側に前記突起状電極を規則的に配置することができる。また、前記絶縁膜の上に前記検査パッドを延在させることも可能である。  The inspection pad may be disposed immediately above the corresponding terminal. In addition, the inspection pads can be regularly arranged at the center of the semiconductor substrate, and the protruding electrodes can be regularly arranged outside the inspection pads. The inspection pad can be extended on the insulating film.

〔３〕前記検査パッドを突起状電極と排他的に設けた構造の半導体集積回路の製造方法は、半導体ウェーハ上の素子形成層に所要の回路を構成すると共に、前記素子形成層の表面に前記所定の回路素子に接続された複数の端子（２０２ａ，２０２ｂ）を形成し前記複数の端子の内の一部の端子である第１の端子（２０２ａ）に夫々接続され前記素子形成層の上に複数の導電層（２０５）を延在させる第１の工程（図３７〜図４０）と、前記延在された導電層に接続する突起状電極（２０８）を形成する第２の工程（図４３）と、前記複数の端子の内の残りの端子である第２の端子（２０２ｂ）の全部又は一部に夫々接続させて検査パッド（２０９ｂ）を形成する第３の工程（図４１）と、前記素子形成層に形成された前記所要の回路を検査する第４の工程（図４２）と、バーンインを行う第５の工程（図５８のＳ９）と、前記ウェーハをダイシングする第６の工程（図５８のＳ８）とを含む。  [3] A method of manufacturing a semiconductor integrated circuit having a structure in which the inspection pad is provided exclusively with a protruding electrode includes a required circuit in an element formation layer on a semiconductor wafer and the surface of the element formation layer on the surface of the element formation layer. A plurality of terminals (202a, 202b) connected to a predetermined circuit element are formed and connected to a first terminal (202a) which is a part of the plurality of terminals, and are formed on the element formation layer. A first step (FIGS. 37 to 40) for extending a plurality of conductive layers (205), and a second step (FIG. 43) for forming protruding electrodes (208) connected to the extended conductive layers. And a third step (FIG. 41) of forming a test pad (209b) by connecting to all or part of the second terminal (202b) which is the remaining terminal among the plurality of terminals, Inspecting the required circuit formed in the element formation layer The including fourth step (FIG. 42), and a fifth step of performing burn (S9 in FIG. 58), and a sixth step of dicing the wafer (S8 in FIG. 58).

突起状電極（２０８）を有する端子（２０２ａ）に対しても検査パッド（２０９ａ）を追加する場合には、前記第３の工程は、第２の端子の全部又は一部と前記第１の端子の全部又は一部とに夫々接続させて検査パッドを形成する処理になる。  When the test pad (209a) is added to the terminal (202a) having the protruding electrode (208), the third step includes all or part of the second terminal and the first terminal. The test pad is formed by connecting to all or a part of each.

バーンインは、突起状電極形成後ダイシングしてから行い、或いは、その逆に、バーンイン後突起状電極を形成してダイシングを行っても良い。前者においては、フリップチップ型半導体集積回路と同様に外部接続電極がエリアアレイ状にマッピングされたＢＧＡ（ボールグリッドアレイ）型の半導体チップの為に用意されているバーンイン用ソケットを流用でき、或いは突起状電極のエリアアレイ状の配列を既存のバーンイン用ソケットの端子配列に合せることにより、特別な仕様のバーンイン用ソケットを新規に用意しなくても済み、チップ単位でのバーンインを容易に行う事が出来、また、テストコストの低減にも寄与する。後者は、プローブテストだけでなく、バーンインも、検査パッド、或いは検査パッドと突起状電極下地金属を用いて行う事が出来る。したがって、高温下でソケットに接触する事により半田バンプ電極のような突起状電極が変形するのを防止する事が出来る。  Burn-in may be performed after dicing after forming the protruding electrode, or conversely, dicing may be performed by forming the protruding electrode after burn-in. In the former, a burn-in socket prepared for a BGA (ball grid array) type semiconductor chip in which external connection electrodes are mapped in an area array shape can be used as in a flip chip type semiconductor integrated circuit, or a protrusion can be used. By aligning the array of electrode-like area arrays with the terminal arrangement of existing burn-in sockets, it is not necessary to prepare new special-purpose burn-in sockets, making burn-in on a chip-by-chip basis easy. Can also reduce test costs. In the latter case, not only the probe test but also burn-in can be performed by using the inspection pad or the inspection pad and the protruding electrode base metal. Therefore, it is possible to prevent the protruding electrode such as the solder bump electrode from being deformed by contacting the socket at a high temperature.

《プログラム素子とフリップチップ型半導体集積回路》
〔４〕本発明ではフリップチップ型半導体集積回路に電気ヒューズのようなプログラム素子（１）を採用する。すなわち、半導体集積回路は、半導体基板（１０）と、前記半導体基板上の素子形成層（半導体領域、配線層及び絶縁層を含む回路素子形成領域）に形成された複数の回路素子（１，２）と、前記素子形成層の表面に形成され所定の前記回路素子に接続される複数の端子（８６，８７，８８，８９）と、所定の前記端子（８６，８７，８８，８９）に接続され前記素子形成層の上に延在する導電層（９０）と、前記導電層に接続された突起状電極（９３）とを有する。このとき、前記回路素子の少なくとも一つとして、電流経路に所定の電位差が形成されることによって当該電流経路の高抵抗状態又は低抵抗状態を不可逆的に変化させるプログラム素子（１）を有し、前記端子の少なくとも一つは、前記電位差を形成する為の電圧の入力端子（８６，８７）とする。<< Programming elements and flip-chip type semiconductor integrated circuits >>
[4] In the present invention, a program element (1) such as an electric fuse is employed in a flip chip type semiconductor integrated circuit. That is, the semiconductor integrated circuit includes a semiconductor substrate (10) and a plurality of circuit elements (1, 2) formed in an element formation layer (a circuit element formation region including a semiconductor region, a wiring layer, and an insulating layer) on the semiconductor substrate. ), A plurality of terminals (86, 87, 88, 89) formed on the surface of the element forming layer and connected to predetermined circuit elements, and connected to predetermined terminals (86, 87, 88, 89) And a conductive layer (90) extending on the element formation layer and a protruding electrode (93) connected to the conductive layer. At this time, at least one of the circuit elements includes a program element (1) that irreversibly changes a high resistance state or a low resistance state of the current path by forming a predetermined potential difference in the current path. At least one of the terminals is a voltage input terminal (86, 87) for forming the potential difference.

上記により、プログラム素子としてレーザで熔断可能なヒューズを用いることによって顕在化される信頼性の低下を全く引き起こさない。  As a result, the reliability that is manifested by using a fuse that can be melted by a laser as the program element is not caused at all.

前記導電層を前記端子の配列に対する突起状電極の再配置用配線（２０５）として用いる場合、前記導電層の上下には、少なくとも前記突起状電極を露出させて表面を覆う絶縁膜（２０４，２０６）を配置することができる。そのような絶縁膜により、フリップチップ型半導体集積回路において突起状電極（２０９）を介して半導体基板に与えられる応力・歪状態を緩和させることができる。特に、有機物質を含むポリイミド膜又はエラストマ等の膜を前記絶縁膜として採用すれば、その膜は、酸化シリコンなどの絶縁膜に対して弾性係数が比較的小さいから、応力・歪状態の緩和に優れている。  When the conductive layer is used as a wiring (205) for projecting electrode rearrangement with respect to the arrangement of the terminals, insulating films (204, 206) covering the surface by exposing at least the projecting electrode above and below the conductive layer. ) Can be arranged. Such an insulating film can relieve the stress / strain state applied to the semiconductor substrate via the protruding electrode (209) in the flip-chip type semiconductor integrated circuit. In particular, if a film such as a polyimide film or an elastomer containing an organic material is used as the insulating film, the film has a relatively small elastic coefficient with respect to an insulating film such as silicon oxide. Are better.

半導体集積回路は、前記端子に接続して前記絶縁膜から露出するパッド電極（９０，９０ａ）を更に備えることができる。このパッド電極はプローブテストのための検査パッドなどに用いることができる。  The semiconductor integrated circuit may further include a pad electrode (90, 90a) connected to the terminal and exposed from the insulating film. This pad electrode can be used as an inspection pad for a probe test.

前記プログラム素子に所定の電位差を形成する為の電圧印加には前記パッド電極の内の一部のパッド電極（９０ａ）を用いる事ができる。プログラム素子をプログラムした後、当該パッド電極（９０ａ）をフローティングにしておけば良い回路構成の場合には、当該パッド電極（９０ａ）には突起状電極を割当てなくても良い。したがって、フリップチップ型半導体集積回路のプログラム素子の状態を電気的に変更するために必要となる電極がその他の用途の突起状電極の数を制限しない。これに対し、プログラム素子をプログラムした後、当該パッド電極（９０ａ）を接地電位（Ｖｓｓ）又は電源電圧（Ｖｃｃ）に強制しなければないらない回路構成の場合には、当該パッド電極（９０ａ）には突起状電極（９３ａ）を割当て、基板実装に際して当該突起状電極（９３ａ）を配線基板上の接地電位（Ｖｓｓ）又は電源電圧（Ｖｃｃ）の電源配線に接続しておけば良い。  A part of the pad electrodes (90a) of the pad electrodes can be used for applying a voltage for forming a predetermined potential difference in the program element. In the case of a circuit configuration in which the pad electrode (90a) only needs to be floated after programming the program element, it is not necessary to assign a protruding electrode to the pad electrode (90a). Therefore, the electrodes required for electrically changing the state of the program element of the flip chip type semiconductor integrated circuit do not limit the number of protruding electrodes for other uses. On the other hand, in the case of a circuit configuration in which the pad electrode (90a) must be forced to the ground potential (Vss) or the power supply voltage (Vcc) after the programming element is programmed, the pad electrode (90a) is connected to the pad electrode (90a). The projection electrode (93a) may be assigned and the projection electrode (93a) may be connected to the ground potential (Vss) or the power supply wiring of the power supply voltage (Vcc) on the wiring board when mounting on the substrate.

前記プログラム素子に所定の電位差を形成する為の電圧がプログラム素子以外の回路の動作電源電圧と相異する電圧である場合には、前記プログラム用電圧の印加電極を複数のプログラム素子に共通化すればよい。  When the voltage for forming a predetermined potential difference in the program element is a voltage different from the operating power supply voltage of a circuit other than the program element, the application electrode for the program voltage is shared by a plurality of program elements. That's fine.

前記プログラム素子には、電気的な絶縁破壊によって高抵抗状態から低抵抗状態に変化される電気ヒューズを採用することができる。例えば、プログラム素子の前記電流経路は、前記高抵抗状態において絶縁膜が充填され、前記低抵抗状態において絶縁膜が破壊されている。  The program element may be an electric fuse that is changed from a high resistance state to a low resistance state by an electrical breakdown. For example, the current path of the program element is filled with an insulating film in the high resistance state, and the insulating film is broken in the low resistance state.

前記絶縁膜の破壊は、前記電流経路の一端への正電圧（ＶＤＤ）印加と、他端への負電圧（Ｖｂｂ’）印加によって行うことができる。これにより、プログラム素子には所定の電位差として高圧を得る事ができ、回路の接地電圧（Ｖｓｓ）を基準とした絶対値的な電圧はほぼ通常動作の電圧に抑える事が可能になる。この場合に、前記負電圧は、前記電位差を形成する為の所定の電圧の印加に利用される前記突起状電極又はパッド電極から各プログラム素子へ共通に供給すればよい。或いは、チップ外部から供給される正電圧（ＶＤＤ)及びグランド電圧（ＧＮＤ）に基づいてチップ内部で形成される内部電圧をプログラム素子に与えてもよい。例えば、前記内部電圧としては、前記ＶＤＤよりも大きな高圧電圧（ＶＣＨ）又は負電圧（Ｖｂｂ’）がある。プログラム素子に対するプログラムの有無は、プログラム素子の反対側の印加電圧を、アドレス信号などを用いて制御すればよい。  The insulation film can be destroyed by applying a positive voltage (VDD) to one end of the current path and applying a negative voltage (Vbb ') to the other end. As a result, a high voltage can be obtained as a predetermined potential difference in the program element, and an absolute value voltage based on the ground voltage (Vss) of the circuit can be suppressed to a voltage of a normal operation. In this case, the negative voltage may be supplied in common to the program elements from the protruding electrodes or pad electrodes used for applying a predetermined voltage for forming the potential difference. Alternatively, an internal voltage formed inside the chip may be applied to the program element based on a positive voltage (VDD) and a ground voltage (GND) supplied from the outside of the chip. For example, as the internal voltage, there is a high voltage (VCH) or a negative voltage (Vbb ') larger than the VDD. Whether or not the program element is programmed may be controlled by using an address signal or the like on the opposite side of the program element.

前記プログラム素子は不良の救済に用いることができる。すなわち、前記回路素子で構成された正規回路と、不良の前記正規回路を代替するものであって前記回路素子で構成され救済回路を有し、前記プログラム素子を、救済回路で置き換えられるべき正規回路を特定するための救済情報の記憶手段（１６０）に採用することができる。例えば、前記正規回路はメモリセルであり、前記救済回路は冗長メモリセルであり、前記プログラム素子によって記憶された救済情報と前記メモリセルのアクセスアドレス信号とを比較するものであって前記回路素子で構成された比較回路（１６１）と、前記比較回路の一致に応答して前記メモリセルの選択に代えて前記冗長メモリセルを選択可能とし、前記比較回路の不一致に応答して前記メモリセルを選択可能とするものであって前記回路素子で構成された選択回路（１０６ＸＤ）と、を有する。  The program element can be used for defect relief. That is, a normal circuit configured by the circuit element and a normal circuit that replaces the defective normal circuit and has a repair circuit configured by the circuit element, and the program element should be replaced by the repair circuit It can be adopted as a storage means (160) for relief information for specifying the. For example, the normal circuit is a memory cell, the relief circuit is a redundant memory cell, and the relief information stored by the program element is compared with the access address signal of the memory cell. The redundant circuit can be selected in place of the selection of the memory cell in response to the comparison between the configured comparison circuit (161) and the comparison circuit, and the memory cell is selected in response to the mismatch in the comparison circuit And a selection circuit (106XD) configured by the circuit elements.

前記プログラム素子は半導体集積回路の機能選択に用いることができる。すなわち、前記プログラム素子を、前記半導体集積回路の動作モードを決める為の動作モード指定情報の記憶手段（ＡＦ０〜ＡＦ２）として採用することができる。これにより、フリップチップ型半導体集積回路において、突起状電極を形成した後でも機能選択若しくは動作モード選択と言う点でボンディングオプションと同等以上の融通性を簡単に得ることができる。  The program element can be used for function selection of a semiconductor integrated circuit. That is, the program element can be employed as storage means (AF0 to AF2) of operation mode designation information for determining the operation mode of the semiconductor integrated circuit. Thereby, in the flip-chip type semiconductor integrated circuit, flexibility equal to or better than the bonding option can be easily obtained in terms of function selection or operation mode selection even after the protruding electrodes are formed.

前記プログラム素子は半導体集積回路に内蔵された所定の回路の特性を選択する為のトリミング情報の記憶手段（ＡＦ１０〜ＡＦ１２）として採用することができる。例えば、半導体集積回路は抵抗分圧回路（１８３）を有し、前記プログラム素子に記憶されたトリミング情報は、前記抵抗分圧回路で生成される分圧電圧を選択する。  The program element can be employed as trimming information storage means (AF10 to AF12) for selecting the characteristics of a predetermined circuit built in the semiconductor integrated circuit. For example, the semiconductor integrated circuit has a resistance voltage dividing circuit (183), and the trimming information stored in the program element selects a divided voltage generated by the resistance voltage dividing circuit.

〔５〕フリップチップ型半導体集積回路に電気ヒューズのようなプログラム素子を採用した半導体集積回路の製造方法は、半導体ウェーハ上の素子形成層に所要の回路を構成すると共に、前記回路には電流経路に所定の電位差が形成されることによって当該電流経路の高抵抗状態又は低抵抗状態が不可逆的に変化されるプログラム素子を少なくとも含め、前記回路に接続する複数の端子を前記素子形成層の表面に形成する第１の工程と、前記複数の端子の一部に対応する実装接続用の複数個の突起状電極を形成する第２の工程（Ｓ７）と、前記回路を検査する第３の工程（Ｓ５）と、前記第３の工程による検査結果に従って欠陥部分を救済回路に置き換える第４の工程（Ｓ６）と、バーンインを行う第５の工程（Ｓ９）と、前記ウェーハをダイシングする第６の工程（Ｓ８）とを含む。そして、前記プログラム素子の状態を不可逆的に変化させて前記回路の機能を選択する第７工程（Ｓ４）を含む。前記プログラム素子には、前記絶縁破壊型の電気ヒューズ（１）を用いることができる。  [5] A method of manufacturing a semiconductor integrated circuit in which a program element such as an electric fuse is employed in a flip chip type semiconductor integrated circuit is configured to form a required circuit in an element forming layer on a semiconductor wafer, and a current path in the circuit. Including at least a program element in which a high resistance state or a low resistance state of the current path is irreversibly changed when a predetermined potential difference is formed on the surface of the element formation layer. A first step of forming, a second step (S7) of forming a plurality of protruding electrodes for mounting connection corresponding to a part of the plurality of terminals, and a third step of inspecting the circuit (S7) S5), a fourth step (S6) in which the defective portion is replaced with a relief circuit in accordance with the inspection result in the third step, a fifth step (S9) in which burn-in is performed, and the wafer is downloaded. And a sixth step of sequencing (S8). A seventh step (S4) of selecting the function of the circuit by irreversibly changing the state of the program element is included. The dielectric breakdown type electric fuse (1) can be used for the program element.

上記により、レーザで熔断可能なヒューズをプログラム素子として用いることなく、半導体集積回路の機能選択が可能である。これにより、機能選択が施されて製造されたフリップチップ型半導体集積回路の歩留まり向上並びに信頼性向上に寄与することができる。  As described above, the function of the semiconductor integrated circuit can be selected without using a fuse that can be melted by a laser as a program element. Thereby, it is possible to contribute to improvement in yield and reliability of the flip chip type semiconductor integrated circuit manufactured by selecting the function.

前記プログラム素子による機能選択を前記突起状電極の形成前に行うことができる。即ち、前記第７工程（Ｓ４）の後に前記第２の工程（Ｓ７）を行う。突起状電極を形成した後はウェーハ上に少なからず凹凸ができる。突起状電極形成前に機能選択を行えば、そのためのプログラム素子への電圧印加用パッド若しくは端子に対するプローブの接触が容易であり、機能選択の作業能率を向上させることができる。  The function selection by the program element can be performed before the protruding electrode is formed. That is, the second step (S7) is performed after the seventh step (S4). After forming the protruding electrodes, there are not a few irregularities on the wafer. If the function is selected before forming the protruding electrode, the probe can be easily brought into contact with the voltage application pad or terminal to the program element for that purpose, and the function selection work efficiency can be improved.

上記とは逆に、前記プログラム素子による機能選択（Ｓ４）を前記突起状電極の形成（Ｓ７）後に行うことができる。この場合には、機能選択のためにプログラム素子へ電圧を印加するための電極を突起状電極と同様に半導体集積回路の表面に露出させおく必要がある。但し、機能選択に伴う処理を除いてウェーハ工程の殆どを終えた状態で半導体集積回路を在庫できるので、在庫管理が容易である。  On the contrary, the function selection (S4) by the program element can be performed after the formation of the protruding electrode (S7). In this case, an electrode for applying a voltage to the program element for function selection needs to be exposed on the surface of the semiconductor integrated circuit like the protruding electrode. However, since the semiconductor integrated circuit can be stocked in a state where most of the wafer process is completed except for the processing associated with function selection, stock management is easy.

前記欠陥部分を救済回路に置き換える前記第４工程（Ｓ６）において、前記置き換えは、前記プログラム素子の状態を不可逆的に変化させて行うことができる。このとき、機能選択（Ｓ４）、検査（Ｓ５）、及び救済（Ｓ６）の各工程は、１回路のプロービング処理で済ませる事ができる。すなわち、前記第３工程、前記第４工程及び前記第７工程を連続的に行い、各工程には必要に応じて前記端子又は突起状電極に対するプロービング処理を含む。機能選択（Ｓ４）、検査（Ｓ５）、及び救済（Ｓ６）の各工程の後に突起状電極を形成（Ｓ７）すれば、プログラム素子への電圧印加用パッド若しくは端子に対するプローブの接触が容易であり、機能選択はもとより検査及び救済の作業能率も向上させることができる。  In the fourth step (S6) in which the defective portion is replaced with a relief circuit, the replacement can be performed by irreversibly changing the state of the program element. At this time, the function selection (S4), inspection (S5), and relief (S6) steps can be completed by a single circuit probing process. That is, the third step, the fourth step, and the seventh step are continuously performed, and each step includes a probing process for the terminal or the protruding electrode as necessary. If the protruding electrode is formed (S7) after the function selection (S4), inspection (S5), and relief (S6) steps, the probe can be easily contacted with the voltage application pad or terminal to the program element. In addition to the function selection, the inspection and repair work efficiency can be improved.

前記バーンインを行う第５工程（Ｓ９）の後に第２工程により突起状電極を形成（Ｓ７）すれば、高温環境下での突起状電極の変形を考慮しなくてもよいから、その点においてバーンインを容易に行うことができる。  If the protruding electrode is formed in the second step (S7) after the fifth step (S9) for performing the burn-in, it is not necessary to consider the deformation of the protruding electrode in a high temperature environment. Can be easily performed.

〔６〕フリップチップ型半導体集積回路における欠陥部分を救済回路に置き換えることに着目したとき、半導体集積回路の製造方法は、半導体ウェーハ上の素子形成層に所要の回路を構成すると共に、前記回路には電流経路に所定の電位差が形成されることによって当該電流経路の高抵抗状態又は低抵抗状態が不可逆的に変化されるプログラム素子を少なくとも含め、前記回路に接続する複数の端子を前記素子形成層の表面に形成する第１の工程と、前記複数の端子の一部に対応する実装接続用の複数個の突起状電極を形成する第２の工程（Ｓ７）と、前記回路を検査する第３の工程（Ｓ５）と、前記第３の工程による検査結果に従って欠陥部分を救済回路に置き換える第４の工程（Ｓ６）と、バーンインを行う第５の工程（Ｓ９）と、前記ウェーハをダイシングする第６の工程（Ｓ８）とを含み、前記第４工程（Ｓ６）は、前記プログラム素子の状態を不可逆的に変化させて前記置き換えを行う工程とされる。前記第４工程では、例えば、前記複数の端子のうち前記プログラム素子に接続されている所定の端子に、前記電流経路に所定の電位差を形成する為の電圧を印加する。プログラム素子は例えば前記絶縁破壊型の電気ヒューズとされる。  [6] When attention is paid to replacing a defective part in a flip-chip type semiconductor integrated circuit with a relief circuit, a method for manufacturing a semiconductor integrated circuit includes forming a required circuit in an element formation layer on a semiconductor wafer and adding the circuit to the circuit. Includes at least a program element in which a high resistance state or a low resistance state of the current path is irreversibly changed when a predetermined potential difference is formed in the current path, and a plurality of terminals connected to the circuit include the element formation layer A first step of forming a plurality of protruding electrodes for mounting connection corresponding to a part of the plurality of terminals, and a third step of inspecting the circuit. Step (S5), a fourth step (S6) for replacing the defective portion with a relief circuit according to the inspection result in the third step, a fifth step (S9) for performing burn-in, And a sixth step of dicing (S8) the Eha, the fourth step (S6) is a step for replacing said irreversibly changing the state of the program element. In the fourth step, for example, a voltage for forming a predetermined potential difference in the current path is applied to a predetermined terminal connected to the program element among the plurality of terminals. The program element is, for example, the dielectric breakdown type electric fuse.

上記により、レーザで熔断可能なヒューズをプログラム素子として用いることなく、半導体集積回路の欠陥救済が可能である。これにより、救済が施されて製造されたフリップチップ型半導体集積回路の歩留まり向上並びに信頼性向上に寄与することができる。  As described above, the defect relief of the semiconductor integrated circuit can be achieved without using a fuse that can be melted by a laser as a program element. Thereby, it is possible to contribute to the improvement of the yield and the reliability of the flip chip type semiconductor integrated circuit manufactured by the relief.

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。  The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows.

すなわち、再配置配線工程前のパッドを損傷することなく、またバンプの数を増加させることなくプローブ検査を実施可能な半導体集積回路及びその製造方法を提供することができる。  That is, it is possible to provide a semiconductor integrated circuit and a method for manufacturing the same that can perform a probe test without damaging the pads before the rearrangement wiring process and without increasing the number of bumps.

《アンチヒューズ回路》
図１には本発明に係る半導体集積回路に用いられているアンチヒューズ回路の一例が示される。図１において１で示される回路素子はプログラム素子の一例である絶縁破壊型電気ヒューズとしてのアンチヒューズである。このアンチヒューズ１は、他の周辺トランジスタとは電気的に分離された基板電圧Ｖｂｂ’が印加される半導体領域に形成された所謂基板ゲート容量によって構成される。このアンチヒューズ１のゲート容量電極がソース端子へ接続され、ドレイン端子に破壊用電圧ＶＤＤが印加され、ゲート電極へ破壊制御信号Ｖｇが印加される選択トランジスタ２が設けられている。基板ゲート容量としてのアンチヒューズ（以下基板ゲート容量とも称する）１は、例えばハイレベルの破壊制御信号Ｖｇによってオン状態にされた選択トランジスタ２を介してアンチヒューズ１のゲート容量電極へ破壊電圧ＶＤＤが印加され、基板側から基板電圧Ｖｂｂ’が印加される。アンチヒューズ１の両端に印加された電位差によって、アンチヒューズ１のゲート絶縁膜のような絶縁膜が破壊され、アンチヒューズ１は高抵抗状態から低抵抗状態に変化される。<Anti-fuse circuit>
FIG. 1 shows an example of an antifuse circuit used in a semiconductor integrated circuit according to the present invention. A circuit element indicated by 1 in FIG. 1 is an antifuse as a dielectric breakdown type electric fuse which is an example of a program element. Theantifuse 1 is configured by a so-called substrate gate capacitance formed in a semiconductor region to which a substrate voltage Vbb ′ electrically isolated from other peripheral transistors is applied. A gate capacitor electrode of theantifuse 1 is connected to the source terminal, aselection transistor 2 is provided in which a breakdown voltage VDD is applied to the drain terminal and a breakdown control signal Vg is applied to the gate electrode. An antifuse (hereinafter also referred to as a substrate gate capacitor) 1 as a substrate gate capacitor has a breakdown voltage VDD applied to the gate capacitor electrode of theantifuse 1 via aselection transistor 2 turned on by a high level breakdown control signal Vg, for example. The substrate voltage Vbb ′ is applied from the substrate side. Due to the potential difference applied to both ends of theantifuse 1, the insulating film such as the gate insulating film of theantifuse 1 is destroyed, and theantifuse 1 is changed from the high resistance state to the low resistance state.

図１の構成がメモリ等の不良ビットの救済に適用される場合、特に制限されないが、前記選択トランジスタ２のソースはセレクタ３の選択端子に結合される。このセレクタ３には、メモリアクセス時におけるアドレス信号の対応ビットＡｉとその反転信号ＡｉＢが入力される。例えば前記破壊信号Ｖｇの論理値はアドレスビットＡｉの反転信号ＡｉＢと同じ論理値を有する。セレクタ３は、選択端子の入力がローレベル（論理値“０”）のとき反転信号ＡｉＢを選択して出力し、選択端子の入力がハイレベル（論理値“１”）のときアドレスビットＡｉを選択して出力する。したがって、論理値“１”の破壊信号Ｖｇ（＝ＡｉＢ）によってアンチヒューズ１が破壊されているとき、セレクタ３の選択端子は論理値“０”にされ、此れによってセレクタ３は対応アドレスビットＡｉの反転信号ＡｉＢを出力する。破壊信号Ｖｇ（＝ＡｉＢ）が論理値“０”の場合にはアンチヒューズ１は破壊されず、セレクタ３の選択端子は論理値“１”にされ、此れによってセレクタ３は対応アドレスビットＡｉを出力する。換言すれば、アドレスビットＡｉの論理値が、破壊信号Ｖｇ（＝ＡｉＢ）の論理値の反転論理値に一致すれば、セレクタ３の出力は論理値“１”にされる。  When the configuration of FIG. 1 is applied to the repair of a defective bit such as a memory, the source of theselection transistor 2 is coupled to the selection terminal of theselector 3 although not particularly limited. Theselector 3 receives a corresponding bit Ai of an address signal at the time of memory access and its inverted signal AiB. For example, the logical value of the destruction signal Vg has the same logical value as the inverted signal AiB of the address bit Ai. Theselector 3 selects and outputs the inverted signal AiB when the input of the selection terminal is at a low level (logic value “0”), and outputs the address bit Ai when the input of the selection terminal is at a high level (logic value “1”). Select and output. Therefore, when theantifuse 1 is destroyed by the destruction signal Vg (= AiB) having the logical value “1”, the selection terminal of theselector 3 is set to the logical value “0”, which causes theselector 3 to respond to the corresponding address bit Ai. Inverted signal AiB is output. When the destruction signal Vg (= AiB) is the logical value “0”, theantifuse 1 is not destroyed, and the selection terminal of theselector 3 is set to the logical value “1”, which causes theselector 3 to set the corresponding address bit Ai. Output. In other words, if the logical value of the address bit Ai matches the inverted logical value of the logical value of the destruction signal Vg (= AiB), the output of theselector 3 is set to the logical value “1”.

上記図１の1ビットの構成を複数ビット分用いることにより、複数ビットのアンチヒューズ１に、救済すべき不良アドレスをプログラムすることができる。即ち、救済すべき不良アドレスの各ビットの反転信号を各ビットの破壊信号Ｖｇとしてアンチヒューズ１のプログラムを行う。前記アンチヒューズのプログラム処理を終えたメモリのアクセスアドレスが前記救済すべき不良アドレスに等しいとき、各ビットのセレクタ３の出力は全て論理値“１”にされる。プログラムされたメモリのアクセスアドレスが前記救済すべき不良アドレスに対して１ビットでも相異すれば、少なくとも一つのセレクタ３の出力は論理値“０”にされる。この状態を図示を省略する負論理積ゲート（ナンドゲート：ＮＡＮＤ）で検出する事により、救済すべきアドレスに対するアクセスを検出できる。これによって、不良ビットに代えて救済用の冗長ビットを選択したりする。  By using the 1-bit configuration of FIG. 1 for a plurality of bits, a defective address to be relieved can be programmed in theanti-fuse 1 of a plurality of bits. That is, theantifuse 1 is programmed by using the inverted signal of each bit of the defective address to be remedied as the destruction signal Vg of each bit. When the access address of the memory that has finished the program processing of the antifuse is equal to the defective address to be remedied, all the outputs of theselector 3 of each bit are set to the logical value “1”. If the programmed memory access address differs by 1 bit from the defective address to be remedied, the output of at least oneselector 3 is set to the logical value “0”. By detecting this state with a negative AND gate (NAND gate) (not shown), it is possible to detect access to the address to be relieved. As a result, a redundant bit for repair is selected instead of the defective bit.

図２には図1のアンチヒューズ回路を構成する回路素子の断面構造の一例が示される。第１導電型（例えばｐ型）の半導体基板１０の表面領域に、第２導電型（例えばｎ型）の深いウエル領域１１が形成され、該第２導電型の深いウエル領域１１の内部に第１導電型の浅いウエル領域１３が形成されている。前記第２導電型の深いウエル領域１１の外部には第１導電型の浅いウエル領域１２が形成され、該第１導電型の浅いウエル領域１２の表面領域に、素子分離領域１４により分離された、第２導電型のドレイン領域１８、第２導電型のソース領域１９、ゲート酸化膜１５、及びゲート電極１７から成る選択トランジスタ２が構成されている。前記第１導電型の浅いウエル領域１３の表面領域には、素子分離領域１４により分離されて、ゲート容量酸化膜１６、ゲート容量電極１７、及び第１導電型の基板接続拡散層２０から成るアンチヒューズ１を備える。前記ゲート容量電極１７は前記選択トランジスタ２の第２導電型のソース領域１９へ接続され、また、前記選択トランジスタ２の第２導電型のドレイン領域１８には破壊用電圧ＶＤＤが印加され、前記第１導電型の基板接続拡散層２０には前記基板電圧Ｖｂｂ’が印加される。  FIG. 2 shows an example of a cross-sectional structure of circuit elements constituting the antifuse circuit of FIG. Adeep well region 11 of the second conductivity type (for example, n type) is formed in the surface region of thesemiconductor substrate 10 of the first conductivity type (for example, p type). Ashallow well region 13 of one conductivity type is formed. Ashallow well region 12 of the first conductivity type is formed outside thedeep well region 11 of the second conductivity type, and is separated by adevice isolation region 14 into the surface region of theshallow well region 12 of the first conductivity type. Theselection transistor 2 including the second conductivitytype drain region 18, the second conductivitytype source region 19, thegate oxide film 15, and thegate electrode 17 is configured. The surface region of the first conductivity typeshallow well region 13 is separated by anelement isolation region 14 and is composed of a gatecapacitor oxide film 16, agate capacitor electrode 17, and a first conductivity type substrateconnection diffusion layer 20. Afuse 1 is provided. Thegate capacitance electrode 17 is connected to a second conductivitytype source region 19 of theselection transistor 2, and a breakdown voltage VDD is applied to the second conductivitytype drain region 18 of theselection transistor 2. The substrate voltage Vbb ′ is applied to the one conductivity type substrateconnection diffusion layer 20.

本発明の半導体装置においては、該基板ゲート容量のゲート破壊耐圧をＢＶｇ、該選択トランジスタのしきい電圧をＶｔｈｓとすると、
破壊信号Ｖｇ＞ＶＤＤ＋Ｖｔｈｓ
の条件付きで、
ＶＤＤ＋Ｖｂｂ’＞ＢＶｇ
に、あるいは、望ましくは
｜ＶＤＤ｜〜｜Ｖｂｂ’｜＞ＢＶｇ／２
に設定される。In the semiconductor device of the present invention, when the gate breakdown voltage of the substrate gate capacitance is BVg and the threshold voltage of the selection transistor is Vths,
Breakdown signal Vg> VDD + Vths
With the condition of
VDD + Vbb '> BVg
Or preferably
| VDD | ˜ | Vbb ′ |> BVg / 2
Set to

上記アンチヒューズ１によれば、従来のヒューズを熔断するためのレーザー光の照射に係わる上述した問題点が解消できる。すなわち、金属配線層が５層以上の場合においても照射窓の開口が不要となる。更に、ヒューズの状態変更は電気的なプログラムで行う為、その詳細は後述するフリップチップ型半導体集積回路のようなプロセス方式においても、信頼性を低下される問題は何ら発生しない。さらに、０.５μｍプロセス技術を用いても、基板ゲート容量は３×３μｍ^２以下にレイアウトできることから、レーザ熔断形式に比べてレイアウト面積を１／５以下にでき、ヒューズ本数の増加にも対応可能となる。According to theantifuse 1, the above-described problems relating to the irradiation of laser light for melting the conventional fuse can be solved. That is, even when there are five or more metal wiring layers, it is not necessary to open an irradiation window. Further, since the fuse state is changed by an electrical program, there is no problem that the reliability is lowered even in a process system such as a flip-chip type semiconductor integrated circuit described later in detail. Furthermore, even if 0.5 μm process technology is used, the substrate gate capacity can be laid out to 3 × 3 μm² or less, so the layout area can be reduced to 1/5 or less compared to the laser fusing type and the number of fuses can be increased. It becomes.

図３には基板ゲート容量を用いた前記アンチヒューズの平面レイアウトとして、２本分の前記アンチヒューズ１のレイアウトが示されている。ｐ型半導体基板上に、深いｎ型ウエル領域を形成するためのパターン２１、浅いｐ型ウエル領域を形成するためのパターン２２が形成されている。パターン２３はその矩形の外側に素子分離領域を定義する。パターン２４は選択トランジスタ２のゲート電極１７及びアンチヒューズ１のゲート容量電極１７を定義するための例えばポリシリコン層から成る。２５はコンタクト穴を形成するためのパターン、２６、２７は第１金属配線層を形成するためのパターンである。３１は選択トランジスタ２のｎ型ドレイン領域１８、３２はｎ型ソース領域１９、３３はｐ型拡散層、３４はｐ型基板接続拡散層である。  FIG. 3 shows a layout of twoantifuses 1 as a planar layout of the antifuses using a substrate gate capacitance. Apattern 21 for forming a deep n-type well region and apattern 22 for forming a shallow p-type well region are formed on the p-type semiconductor substrate. Thepattern 23 defines an element isolation region outside the rectangle. Thepattern 24 is made of, for example, a polysilicon layer for defining thegate electrode 17 of theselection transistor 2 and thegate capacitance electrode 17 of theantifuse 1. 25 is a pattern for forming a contact hole, and 26 and 27 are patterns for forming a first metal wiring layer.Reference numeral 31 denotes an n-type drain region 18, 32 denotes an n-type source region 19, 33 denotes a p-type diffusion layer, and 34 denotes a p-type substrate connection diffusion layer.

図４から図７には、図２の選択トランジスタ２及びアンチヒューズ１（基板ゲート容量）の構成を得る為の各製造工程毎の断面図を示してある。  4 to 7 are sectional views for each manufacturing process for obtaining the configuration of theselection transistor 2 and the antifuse 1 (substrate gate capacitance) shown in FIG.

先ず、図４に示されるように、抵抗率１０Ωｃｍのｐ型シリコン基板上１０上に、深さ０.３μｍの溝型素子分離領域１４を形成した後、イオン注入法により、加速エネルギ１０００ｋｅＶの燐（Ｐ＋）イオンをドーズ量１×１０^１３／ｃｍ^２注入して深いｎ型ウェル１１を形成する。そして、加速エネルギ３５０ｋｅＶのＢ＋イオンをドーズ量１×１０^１２／ｃｍ^２と加速エネルギ１５０ｋｅＶのボロン（Ｂ＋）イオンをドーズ量２×１０^１２／ｃｍ^２、および加速エネルギ５０ｋｅＶのＢＦ_２＋イオンをドーズ量５×１０^１２／ｃｍ^２注入して浅いｐ型ウェル１２、１３を形成する。その後、温度８５０゜Ｃの熱酸化法により膜厚７ｎｍの高耐圧系ゲート酸化膜４１を成長させ、基板ゲート容量が形成される領域のみを開口した厚さ１μｍのレジスト膜４２を通常のリソグラフィ法により形成した後、ウエットエッチング法により基板ゲート容量が形成される領域の前記高耐圧系ゲート酸化膜４１を除去する。First, as shown in FIG. 4, after forming a groove typeelement isolation region 14 having a depth of 0.3 μm on a p-type silicon substrate 10 having a resistivity of 10 Ωcm, phosphorous having an acceleration energy of 1000 keV is formed by ion implantation. A deep n-type well 11 is formed by implanting (P +) ions at a dose of 1 × 10¹³ / cm² . Then, B + ions with an acceleration energy of 350 keV are dosed with a dose of 1 × 10¹² / cm² , boron (B +) ions with an acceleration energy of 150 keV are dosed with 2 × 10¹² / cm² , and BF₂ + ions with an acceleration energy of 50 keV are dosed. Shallow p-type wells 12 and 13 are formed by implanting an amount of 5 × 10¹² / cm² . Thereafter, a high breakdown voltage gate oxide film 41 having a thickness of 7 nm is grown by a thermal oxidation method at a temperature of 850 ° C., and a resistfilm 42 having a thickness of 1 μm having an opening only in a region where the substrate gate capacitance is formed is formed by a normal lithography method. Then, the high breakdown voltage gate oxide film 41 in the region where the substrate gate capacitance is formed is removed by wet etching.

次に、図５に示すように、前記レジスト膜４２をアッシング法により除去し、洗浄を行なった後、温度８５０゜Ｃの熱酸化法により膜厚４．５ｎｍの低耐圧系ゲート酸化膜１６を成長させ、同時に洗浄と酸化が追加されて膜厚８ｎｍに増加した高耐圧系ゲート酸化膜１５を形成する。その後、温度６００゜Ｃ のＣＶＤ法（化学気相成長法：Chemical Vapar Deposition）により堆積し、イオン注入法により、加速エネルギ２０ｋｅＶのＰ＋イオンをドーズ量４×１０^１５／ｃｍ^２注入した膜厚２００ｎｍのポリシリコン膜からなり、通常のリソグラフィ法により加工したゲート電極１７を形成し、加速エネルギ２０ｋｅＶの砒素（Ａｓ＋）イオンをドーズ量２×１０^１５／ｃｍ^２を注入してｎ型ドレイン領域１８とｎ型ソース領域１９を形成し、更に、加速エネルギ１０ｋｅＶのＢ＋イオンをドーズ量２×１０^１５／ｃｍ^２を注入してｐ型基板接続拡散層２０を形成する。Next, as shown in FIG. 5, after removing the resistfilm 42 by ashing and cleaning, a low breakdown voltagegate oxide film 16 having a thickness of 4.5 nm is formed by thermal oxidation at a temperature of 850 ° C. At the same time, cleaning and oxidation are added to form a high breakdown voltagegate oxide film 15 having a thickness of 8 nm. Thereafter, deposition is performed by a CVD method (Chemical Vapor Deposition) at a temperature of 600 ° C., and P + ions having an acceleration energy of 20 keV are implanted by a dose amount of 4 × 10¹⁵ / cm² by an ion implantation method. Agate electrode 17 made of a polysilicon film and processed by a normal lithography method is formed, and an arsenic (As +) ion having an acceleration energy of 20 keV is implanted at a dose of 2 × 10¹⁵ / cm² to form an n-type drain region 18 An n-type source region 19 is formed, and B + ions having an acceleration energy of 10 keV are implanted at a dose of 2 × 10¹⁵ / cm² to form a p-type substrateconnection diffusion layer 20.

さらに、図６に示されるように、温度７００゜Ｃ のＣＶＤ法により堆積し、エッチバック法により加工した膜厚１００ｎｍの酸化膜からなるサイドスペーサ４３を形成し、基板上及びゲート電極上に膜厚４０ｎｍのＣｏシリサイド膜４４を成長させた後、 温度４００゜Ｃ のＣＶＤ法により厚さ１００ｎｍのシリコン窒化膜４５を堆積する。  Further, as shown in FIG. 6, aside spacer 43 made of an oxide film having a thickness of 100 nm deposited by a CVD method at a temperature of 700 ° C. and processed by an etch back method is formed, and a film is formed on the substrate and the gate electrode. After growing theCo silicide film 44 having a thickness of 40 nm, asilicon nitride film 45 having a thickness of 100 nm is deposited by a CVD method at a temperature of 400 ° C.

最後に、図７に示すように、 ＣＶＤ法により堆積し、ＣＭＰ法（化学的機械的研磨法：Chemical Mechanical Polishing）により平坦化した膜厚１μｍのシリコン酸化膜４６を形成し、所望の位置にコンタクト穴を形成し、 ＣＶＤ法とエッチバック法により埋め込んだタングステン（Ｗ）プラグ４７を形成し、膜厚５００ｎｍのアルミニウム膜をスパッタ法により堆積し、通常のリソグラフィ法により加工した第１金属配線４８を形成して主要部の製造を完了する。  Finally, as shown in FIG. 7, a 1 μm-thicksilicon oxide film 46 deposited by CVD and flattened by CMP (Chemical Mechanical Polishing) is formed at a desired position. A contact hole is formed, a tungsten (W) plug 47 embedded by a CVD method and an etch back method is formed, an aluminum film having a film thickness of 500 nm is deposited by a sputtering method, and processed by a normal lithography method. To complete the production of the main part.

図８には、アンチヒューズ1の絶縁破壊動作時における電圧印加条件が例示されている。ｐ型シリコン基板１０、選択トランジスタのある浅いｐ型ウエル領域１２には接地電位０Ｖを印加し、深いｎ型ウエル領域１１には電源電圧３.３Ｖを印加する。更に、基板ゲート容量の基板電圧Ｖｂｂ’＝−５Ｖとし、選択トランジスタのｎ型ドレイン領域１８へ破壊電圧ＶＤＤ＝５Ｖを印加した後、所望の選択トランジスタ２のゲート電極へ破壊信号Ｖｇ＝６Ｖの電圧パルスを、時間１ｍｓ印加して、アンチヒューズ１の低耐圧系ゲート酸化膜１６へ実効的に１０Ｖの電圧を印加する。これによってゲート絶縁膜１６が破壊され、アンチヒューズ１が絶縁破壊される。  FIG. 8 illustrates voltage application conditions during the dielectric breakdown operation of theantifuse 1. A ground potential of 0 V is applied to the p-type silicon substrate 10 and the shallow p-type well region 12 having the selection transistor, and a power supply voltage of 3.3 V is applied to the deep n-type well region 11. Further, the substrate voltage Vbb ′ of the substrate gate capacitance is set to −5V, the breakdown voltage VDD = 5V is applied to the n-type drain region 18 of the selection transistor, and then the breakdown signal Vg = 6V is applied to the gate electrode of the desiredselection transistor 2. A pulse of 1 ms is applied for a time to effectively apply a voltage of 10 V to the low breakdown voltagegate oxide film 16 of theantifuse 1. As a result, thegate insulating film 16 is broken and theantifuse 1 is broken down.

図９は基板ゲート容量である前記アンチヒューズ１の絶縁破壊時における電圧電流特性を示している。基板ゲート容量の平面寸法は素子分離間隔０．２５μｍ、ゲート幅０．２５μｍ であり、Ｖｂｂ’＝０Ｖの場合、ゲート破壊耐圧ＢＶｇは９Ｖである。本実施の形態ではＶｂｂ’＝−５Ｖであるから、ゲート容量電極側に必要な破壊電圧は３.８Ｖまで低下しており、選択トランジスタから５Ｖを印加すれば問題なく破壊可能である。また、破壊直後に低耐圧系ゲート酸化膜１６へ流れる電流値を１ｍＡに制限したが、破壊後のヒューズの抵抗値は約１０ｋΩと、破壊前に比較して１０桁低下している。これにより、前記選択トランジスタ２の電流駆動能力は１ｍＡ以上に、また救済判定回路との間に接続される比較トランジスタ３の電流駆動能力は、破壊後のヒューズの抵抗値が約１０ｋΩになることを目安として設計すればよい。  FIG. 9 shows voltage-current characteristics at the time of dielectric breakdown of theantifuse 1 which is a substrate gate capacitance. The planar dimensions of the substrate gate capacitance are an element separation interval of 0.25 μm and a gate width of 0.25 μm. When Vbb ′ = 0V, the gate breakdown voltage BVg is 9V. In this embodiment, since Vbb ′ = − 5V, the breakdown voltage required on the gate capacitor electrode side is reduced to 3.8V. If 5V is applied from the selection transistor, the breakdown can be performed without any problem. Further, although the current value flowing to the low breakdown voltagegate oxide film 16 immediately after the breakdown is limited to 1 mA, the resistance value of the fuse after the breakdown is about 10 kΩ, which is 10 digits lower than before the breakdown. As a result, the current drive capability of theselection transistor 2 is 1 mA or more, and the current drive capability of thecomparison transistor 3 connected to the relief determination circuit is that the resistance value of the fuse after breakdown is about 10 kΩ. Design as a guide.

図１０には図１の構成に対して選択トランジスタの保護抵抗とラッチアップ防止抵抗を追加したアンチヒューズ回路の例が示される。図１０において前記選択トランジスタ２はｐチャネル型トランジスタとされ、選択トランジスタ２の保護抵抗５０とラッチアップ防止抵抗５１が追加されている。図１０の回路においてその動作電源は、Ｖｂｂ’とＶＤＤが明示されているが、当該明示された電源は他の回路の電源端子と別々にされている。電源が明示されていない回路の動作電源はＶｃｃ，Ｖｓｓである。破壊信号Ｖｇを形成する回路として、モード判定回路５２、救済アドレスラッチ回路５３、ナンドゲート５４、レベル変換回路５５が設けられている。アンチヒューズ１のプログラムモードがモード信号５６（又はモード信号５６とアドレス信号の一部）によってモード判定回路５２に設定されると、モード判定回路５２は不良ビットのアドレスデータを救済アドレスラッチ回路５３にラッチさせ、その後、外部から供給される絶縁破壊すべきヒューズのアドレスを取込んで、ビット対応でナンドゲート５４に出力する。アドレスデータはＡ０〜Ａｉとして図示されている。モード判定回路５２の出力アドレスと救済アドレスラッチ回路の出力アドレスが共にハイレベルで一致するとき、対応するナンドゲート５４の出力がローレベルにされる。ナンドゲート５４の出力はレベル変換回路５５で電源電圧ＶＤＤの振幅に変換され、変換された信号は前記破壊信号Ｖｇとして選択トランジスタ２のゲート電極に供給される。前記破壊信号Ｖｇは前記ナンドゲート５４のローレベル（論理値“０”）出力に応答してローレベルにされ、これによって、破壊電圧ＶＤＤが基板ゲート容量であるアンチヒューズ１へ印加されて、そのヒューズ１が絶縁破壊される。  FIG. 10 shows an example of an antifuse circuit in which a protection resistance and a latch-up prevention resistance of a selection transistor are added to the configuration of FIG. In FIG. 10, theselection transistor 2 is a p-channel transistor, and aprotection resistor 50 and a latch-upprevention resistor 51 of theselection transistor 2 are added. In the circuit of FIG. 10, Vbb 'and VDD are clearly shown as the operation power supply, but the specified power supply is separated from the power supply terminals of other circuits. The operation power supply of the circuit whose power supply is not specified is Vcc and Vss. As a circuit for generating the destruction signal Vg, amode determination circuit 52, a reliefaddress latch circuit 53, aNAND gate 54, and alevel conversion circuit 55 are provided. When the program mode of theantifuse 1 is set in themode determination circuit 52 by the mode signal 56 (or themode signal 56 and a part of the address signal), themode determination circuit 52 sends the address data of the defective bit to the reliefaddress latch circuit 53. After latching, the address of the fuse to be dielectrically broken supplied from outside is taken in and output to theNAND gate 54 in correspondence with the bit. The address data is shown as A0-Ai. When the output address of themode determination circuit 52 and the output address of the relief address latch circuit match at high level, the output of the correspondingNAND gate 54 is set to low level. The output of theNAND gate 54 is converted into the amplitude of the power supply voltage VDD by thelevel conversion circuit 55, and the converted signal is supplied to the gate electrode of theselection transistor 2 as the destruction signal Vg. The breakdown signal Vg is set to a low level in response to a low level (logic value “0”) output of theNAND gate 54, whereby a breakdown voltage VDD is applied to theantifuse 1 which is a substrate gate capacitance, and thefuse 1 breaks down.

特に制限されないが、アンチヒューズ１のプログラム後は、電源電圧ＶＤＤをＶｃｃに、基板バイアス電圧Ｖｂｂ’を接地電圧Ｖｓｓにしておく。  Although not particularly limited, after theantifuse 1 is programmed, the power supply voltage VDD is set to Vcc, and the substrate bias voltage Vbb 'is set to the ground voltage Vss.

上記より、ヒューズ１が絶縁破壊されるときの対応アドレスビットＡｉはハイレベル（論理値“１”）である。この関係は図１の場合と同じである。図１０において選択トランジスタ２のドレインには図１と同様にセレクタ３が設けられている。アンチヒューズ１のプログラム後における通常動作時の救済判定動作は図１で説明した内容と同じである。すなわち、前記アンチヒューズ１のプログラム処理を終えたメモリのアクセスアドレスが前記救済すべき不良アドレスＡ０〜Ａｉに等しいとき、各ビットのセレクタ３の出力は全て論理値“１”にされ、これによって、救済すべきアドレスに対するアクセスを検出する。  From the above, the corresponding address bit Ai when thefuse 1 is broken down is at a high level (logical value “1”). This relationship is the same as in FIG. In FIG. 10, aselector 3 is provided at the drain of theselection transistor 2 as in FIG. The relief determination operation during the normal operation after the programming of theantifuse 1 is the same as that described in FIG. That is, when the memory access address after the program processing of theantifuse 1 is equal to the defective address A0 to Ai to be remedied, all the outputs of theselector 3 of each bit are set to the logical value “1”. Access to the address to be relieved is detected.

図１１には図１０の回路でアンチヒューズを絶縁破壊する時の電圧印加条件とアンチヒューズ周りのデバイス断面構造が例示されている。図１１において、ｐ型シリコン基板６０上に、深いｎ型ウエル領域６１と、浅いｎ型ウエル領域６２が形成され、深いｎ型ウエル領域６１には浅いｐ型ウエル領域６３及び７１が配置されている。前記浅いｎ型ウエル領域６２内には素子分離領域６４で分離され、ｐ型ドレイン領域６８、ｐ型ソース領域６９、ゲート酸化膜６５、及びゲート電極６７から成る選択トランジスタ２が形成されている。前記浅いｐ型ウエル領域６３内には基板ゲート容量酸化膜６６が形成され、ｐ型基板接続拡散層７０、及びゲート電極６７によって基板ゲート容量すなわちアンチヒューズ１が構成されている。前記基板ゲート容量のゲート電極６７と選択トランジスタ２のｐ型ソース領域６９の間に、前記浅いｐ型ウエル領域７１を用いて、ｐ型抵抗拡散層７０で接続した保護抵抗５０を形成している。  FIG. 11 illustrates the voltage application conditions and the device cross-sectional structure around the antifuse when the antifuse is broken down in the circuit of FIG. In FIG. 11, a deep n-type well region 61 and a shallow n-type well region 62 are formed on a p-type silicon substrate 60, and shallow p-type well regions 63 and 71 are disposed in the deep n-type well region 61. Yes. In the shallow n-type well region 62, aselection transistor 2 is formed which is separated by anelement isolation region 64 and includes a p-type drain region 68, a p-type source region 69, agate oxide film 65, and agate electrode 67. A substrate gatecapacitance oxide film 66 is formed in the shallow p-type well region 63, and the substrate gate capacitance, that is, theantifuse 1 is constituted by the p-type substrateconnection diffusion layer 70 and thegate electrode 67. Aprotective resistor 50 connected by a p-typeresistance diffusion layer 70 is formed between thegate electrode 67 of the substrate gate capacitance and the p-type source region 69 of theselection transistor 2 by using the shallow p-type well region 71. .

図１１において、ｐ型シリコン基板６０は接地電位Ｖｓｓ（＝０Ｖ）へ固定され、深いｎ型ウエル領域６１及び浅いｎ型ウエル領域６２にはＶｎｗ＝ＶＤＤ＝５Ｖが印加される。アンチヒューズ１のｐ型基板接続拡散層７０へＶｂｂ’＝−５Ｖを、選択トランジスタ２のｐ型ドレイン領域６８へ破壊電圧ＶＤＤ＝５Ｖを印加した後、図１０に示したレベル変換回路５５からの破壊信号Ｖｇ＝５Ｖがゲート電極６７へ入力される。これにより、アンチヒューズ１の一方の容量電極にはＶｂｂ’＝−５Ｖ、他方の容量電極にはＶＤＤ＝５Ｖが印加され、基板ゲート容量酸化膜６６が絶縁破壊される。  In FIG. 11, the p-type silicon substrate 60 is fixed to the ground potential Vss (= 0 V), and Vnw = VDD = 5 V is applied to the deep n-type well region 61 and the shallow n-type well region 62. After Vbb ′ = − 5V is applied to the p-type substrateconnection diffusion layer 70 of theantifuse 1 and the breakdown voltage VDD = 5V is applied to the p-type drain region 68 of theselection transistor 2, thelevel conversion circuit 55 shown in FIG. The breakdown signal Vg = 5 V is input to thegate electrode 67. As a result, Vbb '=-5V is applied to one capacitor electrode of theantifuse 1, and VDD = 5V is applied to the other capacitor electrode, and the substrate gatecapacitor oxide film 66 is dielectrically broken down.

上記図１１の例では、アンチヒューズ１の酸化膜４６の膜厚は４．５ｎｍとし、ゲート酸化膜６５よりも薄く形成し、その絶縁破壊を容易に行えるようにした。通常のＤＲＡＭプロセスで使用されているゲート酸化膜厚の７ｎｍの場合においても、そのゲート破壊耐圧が１１Ｖ程度であることから、ゲート酸化膜６５と同様に、前記アンチヒューズ１の酸化膜６６の厚さを７ｎｍとした場合にも、該アンチヒューズ１のｐ型基板接続拡散層５０へＶｂｂ’＝−７Ｖを印加すれば、同様の絶縁破壊動作が可能である。  In the example of FIG. 11, the thickness of theoxide film 46 of theantifuse 1 is 4.5 nm, which is thinner than thegate oxide film 65 so that the dielectric breakdown can be easily performed. Even in the case of a gate oxide film thickness of 7 nm used in a normal DRAM process, the gate breakdown voltage is about 11 V. Therefore, like thegate oxide film 65, the thickness of theoxide film 66 of theantifuse 1 is as follows. Even when the thickness is 7 nm, if Vbb ′ = − 7 V is applied to the p-type substrateconnection diffusion layer 50 of theantifuse 1, the same dielectric breakdown operation is possible.

《フリップチップ型ＤＲＡＭ》
図１２には本発明に係る半導体集積回路の別の例であるフリップチップ型のＤＲＡＭ（以下単にフリップチップ型ＤＲＡＭとも称する）のＤＲＡＭチップが示される。同図に示されるＤＲＡＭチップ８０においてアンチヒューズ回路は不良ビットの救済に用いられている。<< Flip chip DRAM >>
FIG. 12 shows a DRAM chip of a flip chip type DRAM (hereinafter also simply referred to as a flip chip type DRAM) which is another example of the semiconductor integrated circuit according to the present invention. In theDRAM chip 80 shown in the figure, the antifuse circuit is used to repair a defective bit.

ＤＲＡＭチップ８０は、特に制限されないが、半導体基板に６４Ｍビットのメモリアレー８２を４ブロック有し、一対のメモリアレイ８２毎にＸデコーダ（ロウデコーダ）８３、夫々のメモリブロック８２毎にＹデコーダ（カラムデコーダ）及びメインアンプ８４などの周辺回路を有する。各々のメモリアレー８２に対応して、基板ゲート容量としてのアンチヒューズ１から成るアンチヒューズ回路８５が設けられ、半導体基板の中央部にアンチヒューズ回路８５の電源パッド８６，８７を配置した。その外側には、８０×８０μｍ^２のプローブテスト用の金属パッド８８を設け、更に、バンプ電極への再配置配線（リード配線）を取り出すための４０×４０μｍ^２の金属パッド８９を設けてある。アンチヒューズ回路８５には、図１、図１０に示されるアンチヒューズ回路を採用することができる。プログラムモードは前述と同様に、モード信号等によって設定する。例えば、ＤＲＡＭにおけるＷＣＢＲ（ライトイネーブル信号ＷＥ及びカラム・アドレス・ストロー部信号ＣＡＳをロウ・アドレス・ストローブ信号ＲＡＳのイネーブルに先立ってイネーブルにする）テストモードとアドレス信号の一部を用いて、前記プログラムモードに入ればよい。TheDRAM chip 80 is not particularly limited, but has four blocks of a 64-Mbit memory array 82 on a semiconductor substrate, an X decoder (row decoder) 83 for each pair ofmemory arrays 82, and a Y decoder (for each memory block 82). A peripheral circuit such as a column decoder and amain amplifier 84. Corresponding to eachmemory array 82, anantifuse circuit 85 comprising anantifuse 1 as a substrate gate capacitance is provided, andpower supply pads 86 and 87 of theantifuse circuit 85 are arranged at the center of the semiconductor substrate. On the outside, ametal pad 88 for probe test of 80 × 80 μm² is provided, and further, ametal pad 89 of 40 × 40 μm² for taking out rearrangement wiring (lead wiring) to the bump electrode is provided. As theantifuse circuit 85, the antifuse circuit shown in FIGS. 1 and 10 can be employed. The program mode is set by a mode signal or the like as described above. For example, using the WCBR (enable the write enable signal WE and the column address straw part signal CAS prior to the enable of the row address strobe signal RAS) test mode and a part of the address signal in DRAM Just enter the mode.

前記電源パッド８６は、アンチヒューズ１の破壊時には破壊電圧ＶＤＤ（＝５Ｖ）が印加され、通常動作時には電源電圧Ｖｃｃ（＝３．３Ｖ）が印加される電源パッドである。他方の電源パッド８７は、アンチヒューズ（基板ゲート容量）１の破壊時にはその基板電圧Ｖｂｂ’（＝−５Ｖ）が供給され、通常動作時には接地電位Ｖｓｓ（＝０Ｖ）に固定される。  The power supply pad 86 is a power supply pad to which a breakdown voltage VDD (= 5 V) is applied when theantifuse 1 is destroyed and a power supply voltage Vcc (= 3.3 V) is applied during normal operation. The otherpower supply pad 87 is supplied with the substrate voltage Vbb ′ (= −5 V) when the antifuse (substrate gate capacitance) 1 is destroyed, and is fixed to the ground potential Vss (= 0 V) during normal operation.

図１３から図１６は前記ＤＲＡＭチップ８０を用いてフリップチップ型ＤＲＡＭを得るまでの所要の工程におけるチップ平面図を示す。  FIG. 13 to FIG. 16 are chip plan views in required steps until a flip chip type DRAM is obtained using theDRAM chip 80. FIG.

先ず、ウェーハ状の図１２のＤＲＡＭチップ上に、図１３に例示される再配置配線（リード配線）９０をパターンニングする。すなわち、図１２のＤＲＡＭチップ８０上には、第３層アルミニウム配線が形成し、その上部に膜厚０．５μｍの酸化膜と膜厚１μｍのプラズマ窒化膜からなるパッシベーション膜を堆積する。その上部に膜厚１０μｍの感光性高分子膜を塗布し、８６、８７、８８、８９で示されるボンディングパッド部の位置に対応させて開口を形成し、第３層アルミニウム配線までを露出させる。その後、膜厚１μｍの銅をスパッタ法により堆積して、図１３に示されるように、ＤＲＡＭチップ上に再配置配線９０をパターンニングする。  First, the rearrangement wiring (lead wiring) 90 illustrated in FIG. 13 is patterned on the wafer-like DRAM chip of FIG. That is, a third-layer aluminum wiring is formed on theDRAM chip 80 of FIG. 12, and a passivation film made of an oxide film having a thickness of 0.5 μm and a plasma nitride film having a thickness of 1 μm is deposited thereon. A photosensitive polymer film having a thickness of 10 μm is applied thereon, and openings are formed corresponding to the positions of bonding pad portions indicated by 86, 87, 88, 89, and the third layer aluminum wiring is exposed. Thereafter, copper having a thickness of 1 μm is deposited by sputtering, and therelocation wiring 90 is patterned on the DRAM chip as shown in FIG.

次に、図１４に示すように、上記再配置配線９０上に膜厚３μｍの樹脂を塗布し、半田バンプ電極が配置される領域と、プローブ検査用のプローブを接触する領域のみにパッド開口穴９１を形成する。  Next, as shown in FIG. 14, a resin having a film thickness of 3 μm is applied on therearrangement wiring 90, and a pad opening hole is formed only in the region where the solder bump electrode is disposed and the region where the probe for probe inspection is contacted. 91 is formed.

更に、膜厚０．３μｍのＣｒ膜をスパッタ法により堆積し、パターンニングして、図１５に示すように、半田バンプ電極のバリア層（下地金属層）９２を形成する。このバリア層９２は、半田バンプ電極に含まれる錫（Ｓｎ）が銅（Ｃｕ）と反応して金属間化合物を生成するのを阻止するバリア層として機能する。９０，９０ａはパッド開口穴９１から露出された再配置配線であり、前述の通りプローブ検査用の検査パッドとして利用される。特に９０ａは、アンチヒューズ１をプログラムするための電圧ＶＤＤ，Ｖｂｂ’の供給に用いられることになる。  Further, a 0.3 μm-thick Cr film is deposited by sputtering and patterned to form a solder bump electrode barrier layer (underlying metal layer) 92 as shown in FIG. Thebarrier layer 92 functions as a barrier layer that prevents tin (Sn) contained in the solder bump electrode from reacting with copper (Cu) to form an intermetallic compound.Reference numerals 90 and 90a denote rearrangement wirings exposed from the pad opening holes 91, which are used as inspection pads for probe inspection as described above. In particular, 90a is used to supply voltages VDD and Vbb 'for programming theantifuse 1.

最後に、図１６に示すように、前記バリア層９２の上に、例えば直径２００μｍの半田バンプ電極９３，９３ａを形成して、フリップチップ型ＤＲＡＭのウェーハ工程を完了する。半田バンプ電極９３ａは、アンチヒューズ１のプログラム用電圧ＶＤＤ，Ｖｂｂ’の印加端子を、電源電圧Ｖｃｃ、接地電圧Ｖｓｓに強制するための電極である。この後、プローブテストと基板ゲート容量（アンチヒューズ）１の破壊による救済及び選別テストが実施され、最後に、ウェーハからチップの切り出しが行われる。切り出されたフリップチップ型ＤＲＡＭは、実装配線基板上にフェースダウンボンディングされ、充填剤の注入と硬化が行われて、製品が完成する。基板実装されるとき、前記一対の半田バンプ電極は９３ａは電源電圧Ｖｃｃ、接地電圧Ｖｓｓの電源配線に接続される。  Finally, as shown in FIG. 16,solder bump electrodes 93 and 93a having a diameter of, for example, 200 μm are formed on thebarrier layer 92, and the wafer process of the flip chip type DRAM is completed. Thesolder bump electrode 93a is an electrode for forcing the application terminals of the program voltages VDD and Vbb 'of theantifuse 1 to the power supply voltage Vcc and the ground voltage Vss. After this, a probe test and a repair and selection test by destruction of the substrate gate capacitance (antifuse) 1 are performed, and finally a chip is cut out from the wafer. The cut-out flip chip type DRAM is face-down bonded onto the mounting wiring board, and a filler is injected and cured to complete the product. When mounted on the board, the pair ofsolder bump electrodes 93a are connected to the power supply wiring of the power supply voltage Vcc and the ground voltage Vss.

図１７には前記フリップチップ型ＤＲＡＭにおけるアンチヒューズ回路８５の主要部の縦断面が示されている。ｐ型シリコン基板１０上に、深いｎ型ウェル領域１１が形成され、この深いｎ型ウェル領域１１の内部に浅いｐ型ウェル領域１３が形成されている。また、前記深いｎ型ウェル領域１１の隣には、浅いｐ型ウェル領域１２が形成され、該浅いｐ型ウェル領域１２の表面領域には、素子分離領域１４により分離され、ＤＲＡＭメモリセルのセルトランジスタに使用されているｎ型低濃度ソース・ドレイン領域９５、ｎ型ドレイン領域１８、ｎ型ソース領域１９、ゲート酸化膜１５、及びゲート電極１７から成る選択トランジスタ２を備える。前記該浅いｐ型ウエル領域１３の表面領域には素子分離領域４により分離され、ゲート容量酸化膜１６、ゲート容量電極１７、及びｐ型基板接続拡散層２０から成るアンチヒューズ１を備え、該ゲート容量電極１７は該選択トランジスタ２のｎ型ソース領域１９へ接続されている。選択トランジスタ２へｎ型低濃度ソース・ドレイン領域９５を設けたことにより、ソース・ドレイン耐圧を７Ｖから１０Ｖへ改善することができ、トランジスタの信頼度を向上できる。  FIG. 17 shows a longitudinal section of the main part of theantifuse circuit 85 in the flip-chip DRAM. A deep n-type well region 11 is formed on the p-type silicon substrate 10, and a shallow p-type well region 13 is formed inside the deep n-type well region 11. A shallow p-type well region 12 is formed next to the deep n-type well region 11, and the surface region of the shallow p-type well region 12 is separated by anelement isolation region 14. Aselection transistor 2 including an n-type low-concentration source / drain region 95, an n-type drain region 18, an n-type source region 19, agate oxide film 15, and agate electrode 17 used for the transistor is provided. The surface region of the shallow p-type well region 13 includes anantifuse 1 which is isolated by anelement isolation region 4 and includes a gatecapacitor oxide film 16, agate capacitor electrode 17, and a p-type substrateconnection diffusion layer 20, and the gate. Thecapacitor electrode 17 is connected to the n-type source region 19 of theselection transistor 2. By providing the n-type low concentration source / drain region 95 in theselection transistor 2, the source / drain breakdown voltage can be improved from 7V to 10V, and the reliability of the transistor can be improved.

《フリップチップ型システムＬＳＩ》
図１８には本発明の半導体集積回路の第３の例に係るフリップチップ型システムＬＳＩの機能ブロック図が示される。同図に示されるシステムＬＳＩ１０１は、特に制限されないが、半導体基板１００の周縁にはプローブテスト用の金属パッドや、バンプ電極への再配置配線（リード配線）を取り出すための金属パッドなどのパッド１０２が多数配置されている。前記パッド１０２の領域の内側に、外部入出力回路１０３、アナログ入出力回路１０４が設けられている。外部入出力回路１０３及びアナログ入出力回路１０４は３．３Ｖのような相対的にレベルの高い外部電源を動作電源とする。レベルシフタ１０５は前記外部電源を１．８Ｖのような内部電源電圧に降圧する。レベルシフタ１０５の内側には、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）１０６、中央処理装置（ＣＰＵ）１０７、キャッシュメモリ（ＣＡＣＨ）１０８、ロジック回路（ＬＯＧ）１０９、フェーズ・ロックド・ループ回路（ＰＬＬ）１１０、アナログ・ディジタル変換回路（ＡＤＣ）１１１、及びディジタル・アナログ変換回路（ＤＡＣ）１１２を有する。１１３はアンチヒューズ回路であり、ＤＲＡＭ１０６の欠陥救済に利用される。前記ＤＲＡＭ１０６、ＣＰＵ１０７、ＬＯＧ１０９、ＣＡＣＨ１０８はレベルシフタ１０５から供給される１．８Ｖのような内部電源電圧を動作電源として動作される。但し、ＤＲＡＭ１０６は内部電源電圧を昇圧してワード線選択レベルを形成し、ワードドライバなどの動作電源に用いる。《Flip chip system LSI》
FIG. 18 is a functional block diagram of a flip chip type system LSI according to a third example of the semiconductor integrated circuit of the present invention. Thesystem LSI 101 shown in the figure is not particularly limited, but apad 102 such as a metal pad for probe test or a metal pad for taking out rearrangement wiring (lead wiring) to the bump electrode is provided on the periphery of thesemiconductor substrate 100. Many are arranged. An external input /output circuit 103 and an analog input /output circuit 104 are provided inside thepad 102 region. The external input /output circuit 103 and the analog input /output circuit 104 use an external power supply having a relatively high level such as 3.3V as an operation power supply. Thelevel shifter 105 steps down the external power supply to an internal power supply voltage such as 1.8V. Inside thelevel shifter 105 are a dynamic random access memory (DRAM) 106, a central processing unit (CPU) 107, a cache memory (CACH) 108, a logic circuit (LOG) 109, and a phase locked loop circuit (PLL). 110, an analog / digital conversion circuit (ADC) 111, and a digital / analog conversion circuit (DAC) 112.Reference numeral 113 denotes an antifuse circuit, which is used for defect relief of theDRAM 106. TheDRAM 106, theCPU 107, theLOG 109, and the CACH 108 are operated using an internal power supply voltage such as 1.8V supplied from thelevel shifter 105 as an operation power supply. However, theDRAM 106 boosts the internal power supply voltage to form a word line selection level, which is used as an operation power supply such as a word driver.

図１８において、参照符号１１４，１１５で示されるものは前記アンチヒューズ回路１１３に専用化された電源パッドである。電源パッド１１４は、アンチヒューズ１の破壊時には破壊電圧ＶＤＤ（＝５Ｖ）が、通常動作時には電源電圧Ｖｃｃ（＝３．３Ｖ）が印加される電源パッドである。他方の電源パッド１１５は、アンチヒューズ（基板ゲート容量）１の破壊時には基板電圧Ｖｂｂ’（＝−５Ｖ）が供給され、通常動作時には接地電位Ｖｓｓ（＝０Ｖ）に固定される。  In FIG. 18,reference numerals 114 and 115 indicate power pads dedicated to theantifuse circuit 113. Thepower supply pad 114 is a power supply pad to which a breakdown voltage VDD (= 5 V) is applied when theantifuse 1 is destroyed and a power supply voltage Vcc (= 3.3 V) is applied during normal operation. The otherpower supply pad 115 is supplied with the substrate voltage Vbb ′ (= −5 V) when the antifuse (substrate gate capacitance) 1 is destroyed, and is fixed to the ground potential Vss (= 0 V) during normal operation.

図１９には図１８におけるアンチヒューズ回路とロジック回路及び外部入出力回路のデバイス構造の縦断面が例示されている。  FIG. 19 illustrates a longitudinal section of the device structure of the antifuse circuit, the logic circuit, and the external input / output circuit in FIG.

抵抗率１０Ωｃｍのｐ型シリコン基板１２０上に、深さ２μｍの深いｎ型ウェル領域１２１、深さ１μｍの浅いｎ型ウェル領域１２４、深さ０．８μｍの浅いｐ型ウェル領域１２２及び１２３が配置されている。前記浅いｐ型ウェル領域１２３内には、膜厚４ｎｍの薄いゲート酸化膜１２７、ｐ型基板接続拡散層１３０、及び膜厚０．２μｍのｎ型ポリシリコン膜からなるゲート長０．３μｍのゲート電極１２８から基板ゲート容量（アンチヒューズ）１が構成されている。前記浅いｎ型ウェル領域１２４内には膜厚０．３μｍの素子分離領域１２５で分離され、ｐ型ドレイン領域１３５、ｐ型ソース領域１３４、膜厚８ｎｍの厚いゲート酸化膜１２６、及び膜厚０．２μｍのｐ型ポリシリコン膜からなるゲート長１μｍのゲート電極１２９によって選択トランジスタ２が形成されている。前記基板ゲート容量１のゲート電極１２８と選択トランジスタ２のｐ型ソース領域１３４はタングステン（W）を埋め込んだコンタクトプラグ１４２と第１層金属配線１４３で接続されている。  On a p-type silicon substrate 120 having a resistivity of 10 Ωcm, a deep n-type well region 121 having a depth of 2 μm, a shallow n-type well region 124 having a depth of 1 μm, and shallow p-type well regions 122 and 123 having a depth of 0.8 μm are disposed. Has been. In the shallow p-type well region 123, a gate having a gate length of 0.3 μm made of a thingate oxide film 127 having a thickness of 4 nm, a p-type substrateconnection diffusion layer 130, and an n-type polysilicon film having a thickness of 0.2 μm. A substrate gate capacitor (antifuse) 1 is constituted by theelectrode 128. The shallow n-type well region 124 is separated by anelement isolation region 125 having a thickness of 0.3 μm, a p-type drain region 135, a p-type source region 134, a thickgate oxide film 126 having a thickness of 8 nm, and a thickness of 0A selection transistor 2 is formed by agate electrode 129 having a gate length of 1 μm made of a .2 μm p-type polysilicon film. Thegate electrode 128 of thesubstrate gate capacitor 1 and the p-type source region 134 of theselect transistor 2 are connected by acontact plug 142 embedded with tungsten (W) and a firstlayer metal wiring 143.

前記浅いｐ型ウエル領域１２２内には、素子分離領域１２５で分離され、ｎ型ドレイン領域１３７、ｎ型ソース領域１３６、膜厚４ｎｍの薄いゲート酸化膜１２７、及び膜厚０．２μｍのｎ型ポリシリコン膜からなるゲート長０．２μｍのゲート電極１３０によって、電源電圧１．８Ｖ動作のｎチャネル型トランジスタ４が形成されている。  In the shallow p-type well region 122, the n-type drain region 137, the n-type source region 136, the thingate oxide film 127 with a thickness of 4 nm, and the n-type with a thickness of 0.2 μm are separated by theelement isolation region 125. An n-channel transistor 4 operating at a power supply voltage of 1.8 V is formed by agate electrode 130 made of a polysilicon film and having a gate length of 0.2 μm.

また、前記浅いｐ型ウエル領域１２２内には、素子分離領域１２５で分離され、ｎ型ドレイン領域１３９、ｎ型ソース領域１３８、膜厚８ｎｍの厚いゲート酸化膜１２６、及び膜厚０．２μｍのｎ型ポリシリコン膜からなるゲート長０．４μｍのゲート電極１３１によって、電源電圧３．３Ｖ動作のｎチャネル型トランジスタ５が形成されている。  The shallow p-type well region 122 is separated by anelement isolation region 125, and includes an n-type drain region 139, an n-type source region 138, a thickgate oxide film 126 having a thickness of 8 nm, and a thickness of 0.2 μm. An n-channel transistor 5 operating at a power supply voltage of 3.3 V is formed by agate electrode 131 made of an n-type polysilicon film and having a gate length of 0.4 μm.

前記トランジスタ４，５の上部に自己整合コンタクト形成のため、ＣＶＤ法により堆積した膜厚１００ｎｍのシリコン窒化膜１４０を配置し、ＣＭＰ法により平坦化された膜厚１μｍのコンタクト層間膜１４１の所望の位置に設けられたコンタクトプラグ１４２と膜厚０．５μｍのアルミニウム膜からなる第１金属配線１４３、 ＣＭＰ法により平坦化された膜厚１μｍの第１層間膜１４４の所望の位置に設けられた第１層間プラグ１４５と膜厚０．５μｍのアルミニウム膜からなる第２層金属配線１４６、 ＣＭＰ法により平坦化された膜厚１μｍの第２層間膜１４７の所望の位置に設けられた第２層間プラグ１４８と膜厚０．５μｍのアルミニウム膜からなる第３層金属配線１４９、膜厚０．８μｍの第３層間膜１５０の所望の位置に設けられた第３層間プラグ１５１と膜厚１μｍのアルミニウム膜からなる第４層金属配線１５２、膜厚０．８μｍの第４層間膜１５３、そして、膜厚１μｍのアルミニウム膜からなる第５層金属配線１５４が配置されている。  In order to form a self-aligned contact above thetransistors 4 and 5, asilicon nitride film 140 having a thickness of 100 nm deposited by a CVD method is disposed, and a desiredcontact interlayer film 141 having a thickness of 1 μm and planarized by a CMP method is formed. Thecontact plug 142 provided at the position, thefirst metal wiring 143 made of an aluminum film having a thickness of 0.5 μm, and thefirst interlayer film 144 having a thickness of 1 μm planarized by the CMP method are provided at desired positions.1st interlayer plug 145, 2ndlayer metal wiring 146 which consists of aluminum film with a film thickness of 0.5 micrometer, 2nd interlayer plug provided in the desired position of2nd interlayer film 147 with a film thickness of 1 micrometer planarized byCMP method 148 and a thirdlayer metal wiring 149 made of an aluminum film having a thickness of 0.5 μm and athird interlayer film 150 having a thickness of 0.8 μm provided at desired positions. A third interlayer plug 151, a fourthlayer metal wiring 152 made of an aluminum film having a thickness of 1 μm, afourth interlayer film 153 having a thickness of 0.8 μm, and a fifthlayer metal wiring 154 made of an aluminum film having a thickness of 1 μm. Has been placed.

前記システムＬＳＩ１０１は、前述のように、ＭＩＳトランジスタのゲート酸化膜厚は2種類に分類される。ＭＩＳトランジスタの動作電圧に対してある程度の耐圧（ゲート酸化膜の破壊に対する耐圧）を確保する必要がある回路、例えば、外部入出力回路１０３、アナログ入出力回路１０４、ＤＲＡＭ１０６、ＡＤＣ１１１及びＤＡＣ１１２は、特に制限されないが、０．２μｍプロセス技術を用いた場合、ゲート長０．４μｍでゲート酸化膜厚８ｎｍのＭＩＳトランジスタを有する。これに対して、降圧された比較的低い内部電圧を動作電源とする回路、即ち、ロジック回路１０９、キャッシュメモリ１０８、ＣＰＵ１０７は、ゲート長０．２μｍでゲート酸化膜厚４ｎｍのＭＩＳトランジスタで構成される。レベルシフト回路１０５は、特に制限されないが、双方のゲート酸化膜厚のＭＩＳトランジスタを有している。前記アンチヒューズ１は４ｎｍのゲート酸化膜が利用され、絶縁破壊のために過渡にレベルの高い電圧を利用しなくても済むように考慮されている。  As described above, in thesystem LSI 101, the gate oxide film thickness of the MIS transistor is classified into two types. Circuits that require a certain level of breakdown voltage (breakdown voltage against gate oxide film breakdown) with respect to the operating voltage of the MIS transistor, such as the external input /output circuit 103, the analog input /output circuit 104, theDRAM 106, theADC 111, and theDAC 112, Although not limited, when a 0.2 μm process technology is used, a MIS transistor having a gate length of 0.4 μm and a gate oxide film thickness of 8 nm is provided. On the other hand, the circuit using the relatively low internal voltage that has been stepped down as the operation power supply, that is, thelogic circuit 109, the cache memory 108, and theCPU 107 is configured by a MIS transistor having a gate length of 0.2 μm and a gate oxide film thickness of 4 nm. The Although thelevel shift circuit 105 is not particularly limited, thelevel shift circuit 105 includes MIS transistors having both gate oxide film thicknesses. Theantifuse 1 uses a 4 nm gate oxide film, so that it is not necessary to use a voltage having a transient high level for dielectric breakdown.

《ＤＲＡＭの救済回路》
前記図１８のシステムＬＳＩにおけるＤＲＡＭの不良ビット救済の為の具体的な回路構成の一例を説明する。《DRAM relief circuit》
An example of a specific circuit configuration for repairing defective bits of DRAM in the system LSI of FIG. 18 will be described.

図２０には前記ＤＲＡＭ１０６の一例が示される。 前記ＤＲＡＭ１０６はＣＰＵ１０７のワークメモリ又はメインメモリとして利用されるところの比較的大容量のリードライト可能なメモリである。前記ＤＲＡＭ１０６は、システムの大規模化に応じて例えば数ギガ・ビットのような大容量を有する。ＤＲＡＭ１０６のメモリセルアレイ１０６ＭＡは、正規のワード線ＷＬｄ＿０〜ＷＬｄ＿Ｎｄの他に冗長ワード線ＷＬｄＲを有する。正規のワード線ＷＬｄ＿０〜ＷＬｄ＿Ｎｄには正規のダイナミック型メモリセルの選択端子が結合され、冗長ワード線ＷＬｄＲには冗長用のダイナミック型メモリセルの選択端子が結合されている。メモリセルのデータ入出力端子はビット線ＢＬｄ＿０〜ＢＬｄ＿Ｍｄに結合されている。特に図示はしないが、ビット線ＢＬｄ＿０〜ＢＬｄ＿Ｍｄはセンスアンプを中心に折り返された折り返しビット線構造を有している。前記ビット線ＢＬｄ＿０〜ＢＬｄ＿ＭｄはＹセレクタＹＳｄ＿０〜ＹＳｄ＿Ｍｄを介してコモンデータ線１０６ＣＤに共通接続される。  FIG. 20 shows an example of theDRAM 106. TheDRAM 106 is a relatively large capacity read / write memory that is used as a work memory or main memory of theCPU 107. TheDRAM 106 has a large capacity of, for example, several gigabits as the system scales up. The memory cell array 106MA of theDRAM 106 has redundant word lines WLdR in addition to the normal word lines WLd_0 to WLd_Nd. A normal dynamic memory cell selection terminal is coupled to normal word lines WLd_0 to WLd_Nd, and a redundant dynamic memory cell selection terminal is coupled to redundant word line WLdR. Data input / output terminals of the memory cells are coupled to bit lines BLd_0 to BLd_Md. Although not particularly illustrated, the bit lines BLd_0 to BLd_Md have a folded bit line structure that is folded around a sense amplifier. The bit lines BLd_0 to BLd_Md are commonly connected to the common data line 106CD via the Y selectors YSd_0 to YSd_Md.

前記ワード線ＷＬｄ＿０〜ＷＬｄ＿Ｎｄと冗長ワード線ＷＬｄＲはＸデコーダ１０６ＸＤによって一本が選択される。ＹセレクタＹＳｄ＿０〜ＹＳｄ＿ＭｄはＹデコーダ１０６ＹＤのデコード出力によって一つがオン状態にされる。図２０において、メモリセルアレイ１０６ＭＡ及びＹセレクタＹＳｄ＿０〜ＹＳｄ＿Ｍｄは紙面の表裏方向にＮ組設けられていると理解されたい。したがって、Ｘデコーダ１０６ＸＤ及びＹデコーダ１０６ＹＤによる選択動作が行われると、コモンデータ線１０６ＣＤにはＮビット単位でデータの入出力が行なわれることになる。書き込みデータはデータバスＤＢＵＳからデータバッファ１０６ＤＢに供給され、入力データに従ってメインアンプ１０６ＭＡがコモンデータ線１０６ＣＤを介してビット線をドライブする。データ読み出し動作ではビット線からコモンデータ線１０６ＣＤに伝達された読み出しデータをメインアンプ１０６ＭＡで増幅し、これをデータバッファ１０６ＤＢからデータバスＤＢＵＳに出力する。  One of the word lines WLd_0 to WLd_Nd and the redundant word line WLdR is selected by the X decoder 106XD. One of the Y selectors YSd_0 to YSd_Md is turned on by the decode output of the Y decoder 106YD. In FIG. 20, it should be understood that N sets of memory cell arrays 106MA and Y selectors YSd_0 to YSd_Md are provided in the front and back direction of the paper surface. Therefore, when the selection operation by the X decoder 106XD and the Y decoder 106YD is performed, data is input / output to / from the common data line 106CD in units of N bits. The write data is supplied from the data bus DBUS to the data buffer 106DB, and the main amplifier 106MA drives the bit line via the common data line 106CD according to the input data. In the data read operation, read data transmitted from the bit line to the common data line 106CD is amplified by the main amplifier 106MA and is output from the data buffer 106DB to the data bus DBUS.

正規のワード線ＷＬｄ＿０〜ＷＬｄ＿Ｎｄの内のどのワード線を冗長ワード線ＷＬｄＲの選択に置き換えるかは、救済アドレス記憶回路１６０に格納されている救済情報によって決定される。詳細は後述するが救済アドレス記憶回路１６０は救済アドレスの記憶に必要なビット数分の前記アンチヒューズ回路１１３を有する。  Which of the normal word lines WLd_0 to WLd_Nd is to be replaced with the selection of the redundant word line WLdR is determined by the repair information stored in the repairaddress storage circuit 160. Although details will be described later, the reliefaddress storage circuit 160 includes theantifuse circuits 113 corresponding to the number of bits necessary for storing the relief address.

前記救済アドレス記憶回路１６０に格納されている救済情報は、アドレス比較回路１６１に供給される。前記救済アドレス記憶回路１６０から出力される救済情報が有効であるとき、その救済情報はアドレス比較回路１６１によって前記アドレスバッファ１０６ＡＢからのロウアドレス信号と比較される。比較結果が一致のとき、検出信号ＨＩＴＢが論理値“０”（ローレベル）にされ、それ以外は論理値“１”（ハイレベル）にされる。前記Ｘデコーダ１０６ＸＤ及びＹデコーダ１０６ＹＤは、アドレスバスＡＢＵＳのアドレス信号がアドレスバッファ１０６ＡＢを介して供給され、供給されたアドレス信号をデコードする。特にＸデコーダ１０６ＸＤは、アドレス比較回路１６１から供給される検出信号ＨＩＴＢが不一致を意味する論理値“１”のときはアドレスバッファ１０６ＡＢからのロウアドレス信号をデコードするが、検出信号ＨＩＴＢが一致を意味する論理値“０”のときにはアドレスバッファ１０６ＡＢからのロウアドレス信号のデコードが禁止され、代わりに冗長ワード線ＷＬｄＲを選択する。これにより、不良のワード線に係るメモリアクセスは冗長ワード線ＷＬｄＲに係る冗長用のメモリセルの選択動作に代えられる。  The relief information stored in the reliefaddress storage circuit 160 is supplied to theaddress comparison circuit 161. When the relief information output from the reliefaddress storage circuit 160 is valid, the relief information is compared with the row address signal from the address buffer 106AB by theaddress comparison circuit 161. When the comparison results match, the detection signal HITB is set to a logical value “0” (low level), and otherwise, it is set to a logical value “1” (high level). The X decoder 106XD and the Y decoder 106YD are supplied with the address signal of the address bus ABUS via the address buffer 106AB, and decode the supplied address signal. In particular, the X decoder 106XD decodes the row address signal from the address buffer 106AB when the detection signal HITB supplied from theaddress comparison circuit 161 is a logical value “1”, which means a mismatch, but the detection signal HITB means a match. When the logical value is “0”, decoding of the row address signal from the address buffer 106AB is prohibited, and the redundant word line WLdR is selected instead. Thereby, the memory access related to the defective word line is replaced with the selection operation of the redundant memory cell related to the redundant word line WLdR.

ＤＲＡＭ１０６の内部タイミング制御はタイミングコントローラ１０６ＴＣが行う。タイミングコントローラ１０６ＴＣにはコントロールバスＣＢＵＳを介してＣＰＵ１０７からリード信号及びライト信号等のストローブ信号が供給されると共に、アドレスバスＡＢＵＳからメモリ選択信号とみなされる複数ビットのアドレス信号が供給される。タイミングコントローラ１０６ＣＴによってＤＲＡＭ１０６の動作選択が検出されると、Ｘデコーダ１０６ＸＤ等の回路が活性化され、リード信号によって読み出し動作が指示されているときは、メモリセルアレイ１０６ＭＡで選択されたメモリセルの記憶情報がメインアンプ１０６ＭＡやデータバッファ１０６ＤＢを介してデータバスＤＢＵＳに出力され、ライト信号によって書き込み動作が指示されているときは、メモリセルアレイ１０６ＭＡで選択されたメモリセルに、データバッファ１０６ＤＢ及びメインアンプ１０６ＭＡを介して入力されたデータが書き込まれる。  The timing controller 106TC performs internal timing control of theDRAM 106. The timing controller 106TC is supplied with a strobe signal such as a read signal and a write signal from theCPU 107 via the control bus CBUS, and is also supplied with a multi-bit address signal regarded as a memory selection signal from the address bus ABUS. When the operation selection of theDRAM 106 is detected by the timing controller 106CT, circuits such as the X decoder 106XD are activated, and when the read operation is instructed by the read signal, the storage information of the memory cell selected by the memory cell array 106MA Is output to the data bus DBUS via the main amplifier 106MA and the data buffer 106DB, and when the write operation is instructed by the write signal, the data buffer 106DB and the main amplifier 106MA are connected to the memory cell selected by the memory cell array 106MA. The data input via is written.

図２１には救済アドレス記憶回路１６０に用いられる１ビット分の前記アンチヒューズ回路１１３の一例が示される。アンチヒューズ回路１１３は検出部１１３Ａとアンチヒューズ設定部１１３Ｂとを有する。前記基板ゲート容量のようなアンチヒューズ１の一方の容量電極は前記電源パッド１１５に接続する端子ＣＧＮＤに、他方の容量電極はｐチャネル型トランジスタＴ５を介してノードＶＳＥＮに結合される。端子ＣＧＮＤには、アンチヒューズ１の絶縁破壊時に−５Ｖ、通常動作時は０Ｖが印加される。前記トランジスタＴ５のゲートは接地電圧ＶＳＳに結合され、アンチヒューズ１の絶縁破壊動作時に端子ＣＧＮＤに印加される負電圧がノードＶＳＥＮ側に伝達されるのを阻止する。  FIG. 21 shows an example of theanti-fuse circuit 113 for one bit used in the reliefaddress storage circuit 160. Theantifuse circuit 113 includes adetection unit 113A and anantifuse setting unit 113B. One capacitor electrode of theantifuse 1 such as the substrate gate capacitor is coupled to a terminal CGND connected to thepower supply pad 115, and the other capacitor electrode is coupled to a node VSEN via a p-channel transistor T5. The terminal CGND is applied with −5 V when theantifuse 1 is broken down and with 0 V during normal operation. The gate of the transistor T5 is coupled to the ground voltage VSS and prevents the negative voltage applied to the terminal CGND during the breakdown operation of theantifuse 1 from being transmitted to the node VSEN side.

前記ノードＶＳＥＮには、ｐチャネル型トランジスタＴ６を介して前記電圧ＶＤＤが印加され、また、ｐチャネル型トランジスタＴ７、Ｔ８の直列回路を介して前記電圧ＶＤＤが印加される。トランジスタＴ６はリセット信号ＲＳＴＢのローレベル（リセット指示レベル）によってオン動作され、トランジスタＴ７はアンチヒューズ１の選択信号ＡｉＢのローレベル（選択レベル）によってオン動作される。前記トランジスタＴ８は検出部１１３Ａの検出信号ＦＡｉが帰還されてスイッチ制御される。  The voltage VDD is applied to the node VSEN through a p-channel transistor T6, and the voltage VDD is applied through a series circuit of p-channel transistors T7 and T8. The transistor T6 is turned on by the low level (reset instruction level) of the reset signal RSTB, and the transistor T7 is turned on by the low level (selection level) of the selection signal AiB of theantifuse 1. The transistor T8 is switch-controlled by the detection signal FAi from thedetection unit 113A being fed back.

前記検出部１１３Aは、前記ノードＶＳＥＮにｐチャネル型トランジスタＴ４，Ｔ３が直列接続され、前記トランジスタＴ３は、並列形態に接続された一対のｐチャネル型トランジスタＴ１，Ｔ２を介して端子ＶＤＣに接続されている。この端子ＶＤＣは前記電源パッド１１４に接続されている。前記トランジスタＴ１のゲート電極にはＤＲＡＭのアクセス動作時にハイレベルにされる内部制御信号が供給され、前記トランジスタＴ２のゲート電極はインバータＩＮＶ１を介して前記トランジスタＴ３のドレインに帰還結合されている。  In thedetection unit 113A, p-channel transistors T4 and T3 are connected in series to the node VSEN, and the transistor T3 is connected to a terminal VDC via a pair of p-channel transistors T1 and T2 connected in parallel. ing. This terminal VDC is connected to thepower supply pad 114. The gate electrode of the transistor T1 is supplied with an internal control signal which is set to a high level during the DRAM access operation, and the gate electrode of the transistor T2 is feedback-coupled to the drain of the transistor T3 via the inverter INV1.

前記トランジスタＴ４はｎチャネル型トランジスタであってもいが、その駆動能力（Ｗ／Ｌｇ）をトランジスタＴ３より大とし、前記インバータＩＮＶ１の入力レベルを調節する。  Although the transistor T4 may be an n-channel transistor, its driving capability (W / Lg) is made larger than that of the transistor T3, and the input level of the inverter INV1 is adjusted.

図２１のアンチヒューズ１を絶縁破壊する場合、前記端子ＶＤＣは５Ｖのような破壊電圧ＶＤＤ、端子ＣＧＮＤは−５Ｖのような負の基板バイアス電圧Ｖｂｂ’にされる。動作の最初にリセット信号ＲＳＴＢが一旦ローレベルにされ、ノードＶＳＥＮが電圧ＶＤＤに初期化される。そして、前記信号ＴＲＡＳはハイレベル、前記信号ＡｉＢはローレベルにされ、これによって、最初、インバータＩＮＶ１の出力はローレベルにされる。この状態で、ノードＶＳＥＮには、トランジスタＴ７，Ｔ８を介して破壊電圧ＶＤＤが供給さて、アンチヒューズ１の一つの容量電極には大凡１０Ｖの電位差が形成され、絶縁破壊される。絶縁破壊されたアンチヒューズ１は高抵抗状態から低抵抗状態に変化され、ノードＶＳＥＮの電圧は低くされる。これをインバータＩＮＶ１が検出し、トランジスタＴ８をカットオフして、アンチヒューズ１に対する高圧印加状態が自動停止される。  When the dielectric breakdown of theantifuse 1 of FIG. 21 is performed, the terminal VDC is set to a breakdown voltage VDD such as 5V, and the terminal CGND is set to a negative substrate bias voltage Vbb 'such as -5V. At the beginning of the operation, the reset signal RSTB is once set to the low level, and the node VSEN is initialized to the voltage VDD. Then, the signal TRAS is set to the high level and the signal AiB is set to the low level, so that the output of the inverter INV1 is first set to the low level. In this state, the breakdown voltage VDD is supplied to the node VSEN via the transistors T7 and T8, and a potential difference of about 10 V is formed in one capacitor electrode of theantifuse 1, thereby causing dielectric breakdown. The dielectric breakdown antifuse 1 is changed from the high resistance state to the low resistance state, and the voltage of the node VSEN is lowered. This is detected by the inverter INV1, the transistor T8 is cut off, and the high voltage application state to theantifuse 1 is automatically stopped.

ＤＲＡＭのアクセス動作では、端子ＶＤＣは３．３Ｖ、端子ＣＧＮＤは０Ｖにされ、前記信号ＲＳＴＢ，ＡｉＢは共にハイレベルを保ち、これに代えて、前記信号ＴＲＡＳがローレベルにされる。アンチヒューズ１が絶縁破壊されていれば検出信号ＦＡｉはハイレベルにされ、アンチヒューズ１が絶縁破壊されていなければ検出信号ＦＡｉはローレベルにされる。  In the DRAM access operation, the terminal VDC is set to 3.3V, the terminal CGND is set to 0V, the signals RSTB and AiB are both kept at a high level, and instead, the signal TRAS is set to a low level. If theantifuse 1 is broken down, the detection signal FAi is set to a high level, and if theantifuse 1 is not broken down, the detection signal FAi is set to a low level.

図２２には前記アンチヒューズ回路１１３を用いた救済アドレス記憶回路１６０の一例として、一つの救済アドレスを記憶する回路構成が例示されている。アンチヒューズ回路１１３の構成は図示を簡略化している。例えばｎ＋１個のアンチヒューズ回路１１３が設けられ、夫々のアンチヒューズ回路１１３には、前記信号ＴＲＡＳ、リセット信号ＲＳＴＢが共通に供給さて、各アンチヒューズ１の一方の容量電極は前記端子ＣＧＮＤに共通に接続されている。また、夫々のアンチヒューズ回路１１３には、ｎ＋１ビットのプログラムアドレス信号Ａ０Ｂ〜ＡｎＢがビット対応で個別に供給され、ｎ＋１ビットの信号ＦＡ０〜ＦＡｎをビット対応で出力する。プログラムアドレス信号Ａ０Ｂ〜ＡｎＢの各ビットは前記選択信号ＡｉＢに対応される。このプログラムアドレス信号Ａ０Ｂ〜ＡｎＢは、救済すべきアドレス（不良アドレス）を示すアドレス信号Ａ０〜Ａｎの各ビットのレベル反転信号になっている。プログラムアドレス信号は、アンチヒューズ回路１１３のプログラムモードにおいて外部アドレス入力端子から供給される。  FIG. 22 illustrates a circuit configuration for storing one relief address as an example of the reliefaddress storage circuit 160 using theantifuse circuit 113. The configuration of theantifuse circuit 113 is simplified in the drawing. For example, n + 1antifuse circuits 113 are provided, and each of theantifuse circuits 113 is supplied with the signal TRAS and the reset signal RSTB in common, and one capacitor electrode of eachantifuse 1 is shared with the terminal CGND. It is connected. Each of theantifuse circuits 113 is individually supplied with n + 1 bit program address signals A0B to AnB corresponding to the bits, and outputs n + 1 bit signals FA0 to FAn corresponding to the bits. Each bit of the program address signals A0B to AnB corresponds to the selection signal AiB. The program address signals A0B to AnB are level inversion signals of the respective bits of the address signals A0 to An indicating addresses (defective addresses) to be relieved. The program address signal is supplied from the external address input terminal in the program mode of theantifuse circuit 113.

図２２においてｎチャネル型トランジスタＴ９，Ｔ１０及びｐチャネル型トランジスタＴ１１から成る回路は、多数のアンチヒューズ回路１１３に共通な端子ＣＧＮＤにヒューズプログラム時は外部より負電圧（例えば−５Ｖ）を印加可能とし、通常動作時は端子ＣＧＮＤの接続ラインに自ら接地電圧ＶＳＳを印加する回路である。すなわち、トランジスタＴ１１は、トランジスタＴ９を通常オン状態にしておくための電圧ＶＤＤレベルをトランジスタＴ９のゲート電極に印加するためのＭＩＳトランジスタである。トランジスタＴ１１は、Ｌｇ（ゲート長）が大きく、内部抵抗の大きなＭＩＳトランジスタである。端子ＣＧＮＤが負に下がるとトランジスタＴ１０がオン状態にされ、トランジスタＴ９のゲート電圧を端子ＣＧＮＤの負電圧に近い負の電圧とし、トランジスタＴ９をオフ状態にする。これにより、通常動作時はトランジスタＴ９のオン状態によって端子ＣＧＮＤの電源ラインに接地電圧ＶＳＳを供給し、アンチヒューズ１のプログラム時は接地電圧ＶＳＳから端子ＣＧＮＤの負電圧への電流の逆流を防ぐ。  In FIG. 22, the circuit composed of the n-channel transistors T9 and T10 and the p-channel transistor T11 can apply a negative voltage (for example, -5V) from the outside to the terminal CGND common to manyantifuse circuits 113 during fuse programming. In the normal operation, the ground voltage VSS is applied to the connection line of the terminal CGND. That is, the transistor T11 is a MIS transistor for applying a voltage VDD level for normally turning on the transistor T9 to the gate electrode of the transistor T9. The transistor T11 is a MIS transistor having a large Lg (gate length) and a large internal resistance. When the terminal CGND falls negative, the transistor T10 is turned on, the gate voltage of the transistor T9 is set to a negative voltage close to the negative voltage of the terminal CGND, and the transistor T9 is turned off. Thus, during normal operation, the ground voltage VSS is supplied to the power line of the terminal CGND according to the ON state of the transistor T9, and when theantifuse 1 is programmed, current backflow from the ground voltage VSS to the negative voltage of the terminal CGND is prevented.

図２１及び図２２の回路に従えば、アンチヒューズ１のプログラム動作において、プログラムアドレス信号Ａ０Ｂ〜ＡｎＢのうち、ローレベルのビットに対応するアンチヒューズ回路１１３のアンチヒューズ１が絶縁破壊される。このプログラム状態に応答して出力される信号ＦＡ０〜ＦＡｎは、目的とする救済すべきアドレス信号になる。  21 and FIG. 22, in the program operation of theantifuse 1, theantifuse 1 of theantifuse circuit 113 corresponding to the low level bit in the program address signals A0B to AnB is broken down. Signals FA0 to FAn output in response to the program state are intended address signals to be relieved.

図２３はアンチヒューズ１を絶縁破壊するときのタイミングチャート、図２４は検出信号ＦＡｉを読み出す動作のタイミングチャートである。  FIG. 23 is a timing chart when the dielectric breakdown of theantifuse 1 is performed, and FIG. 24 is a timing chart of an operation of reading the detection signal FAi.

図２３において、アンチヒューズ１の絶縁破壊は、アドレス指定信号ＡｉＢのローレベルによって選択され、ノードＶＳＥＮに電圧ＶＤＤが印加され、端子ＣＧＮＤに負電圧が印加されて、行なわれる。トランジスタＴ５はｐチャネル型のＭＩＳトランジスタなので、ノードＶＳＥＮの電圧ＶＤＤのレベルをレベル損失なしにアンチヒューズ１の上側端子（ノードＶＳＥＮ）に印加することができる。プログラムアドレス信号ＡｉＢがハイレベルにされるプログラム非選択アンチヒューズ１では、ＶＤＤからＶＳＥＮを介してＣＧＮＤに至る電流パスがないため、アンチヒューズ１は破壊されない。アンチヒューズ１が破壊されると、ショート状態などの低抵抗状態となり、アンチヒューズ１の上側端子まで負となるが、トランジスタＴ５によりノードＶＳＥＮは、ＶＳＳ（接地電圧）＋Ｖｔｈｐ（ｐチャネル型ＭＩＳトランジスタの閾値電圧）以下には下がらない。トランジスタＴ４はｐチャネル型ＭＩＳトランジスタであっても、ｎチャネル型ＭＩＳトランジスタでもよいが、ノードＶＳＥＮのレベル低下をインバータＩＮＶ１の入力に伝えて検出信号ＦＡｉをローレベルからハイレベルに変化させることができればよい。したがってＶＤＤからＶＳＥＮを介してＣＧＮＤに至る電流パスがなくなり、まだ破壊されていない別のアンチヒューズ１の破壊に向かう。ここでトランジスタＴ５には端子ＣＧＮＤの負電圧がゲート・ソース間やソース・ＮＷＥＬＬ（ｎ型ウェル領域）間にかかるが、接地電圧ＶＳＳを基準とした絶対値電圧は、正側高電圧だけを用いる場合に比べて、小さくて済むから、トランジスタＴ５のｐｎ接合が破壊されることはない。  In FIG. 23, the breakdown of theantifuse 1 is performed by selecting the low level of the address designation signal AiB, applying the voltage VDD to the node VSEN, and applying a negative voltage to the terminal CGND. Since the transistor T5 is a p-channel MIS transistor, the level of the voltage VDD of the node VSEN can be applied to the upper terminal (node VSEN) of theantifuse 1 without level loss. In the program unselected antifuse 1 in which the program address signal AiB is set to the high level, since there is no current path from VDD to CGND via VSEN, theantifuse 1 is not destroyed. When theantifuse 1 is destroyed, a low resistance state such as a short-circuit state is established, and theantifuse 1 becomes negative to the upper terminal of theantifuse 1, but the node VSEN becomes VSS (ground voltage) + Vthp (p-channel MIS transistor of the p-channel MIS transistor) by the transistor T5. It does not drop below the threshold voltage. The transistor T4 may be a p-channel MIS transistor or an n-channel MIS transistor. However, if the level decrease of the node VSEN can be transmitted to the input of the inverter INV1, and the detection signal FAi can be changed from the low level to the high level. Good. Therefore, there is no current path from VDD to CGND via VSEN, and anotherantifuse 1 that has not yet been destroyed is destroyed. Here, the negative voltage of the terminal CGND is applied to the transistor T5 between the gate and the source or between the source and NWELL (n-type well region), but only the positive high voltage is used as the absolute value voltage with respect to the ground voltage VSS. Compared to the case, the pn junction of the transistor T5 is not destroyed because it is smaller.

アンチヒューズ１の読み出しは、信号ＡｉＢがハイレベル、信号ＴＲＡＳがローレベルにされることにより行なわれる。アンチヒューズ１が破壊されているときの読み出しでは、電圧ＶＤＤからトランジスタＴ１，Ｔ３，Ｔ４，Ｔ５とアンチヒューズ１を経て端子ＣＧＮＤ（＝０Ｖ）に電流が流れ、ノードＶＳＥＮがローレベルになり、インバータＩＮＶ１から出力される信号ＦＡｉがハイレベルとなる。一方、非破壊状態のアンチヒューズ１に対する読み出しでは、ノードＶＳＥＮは電圧ＶＤＤより下がらず、検出信号ＦＡｉはハイレベルを維持する。トランジスタＴ４はｐチャネル型ＭＩＳトランジスタであってもｎチャネル型ＭＩＳトランジスタであってもよいが、その駆動能力をトランジスタＴ３よりも大きくし、ノードＶＳＥＮのレベルによりインバータＩＮＶ１の入力を確実に決定できるようにする。トランジスタＴ４は検出部１１３Ａとヒューズ設定部１１３Ｂの動作分離用に設けられており、検出信号ＦＡｉを用いる後段の回路構成によっては削除することも可能である。  Reading of theantifuse 1 is performed by setting the signal AiB to the high level and the signal TRAS to the low level. In reading when theantifuse 1 is broken, a current flows from the voltage VDD to the terminal CGND (= 0V) through the transistors T1, T3, T4, T5 and theantifuse 1, and the node VSEN becomes a low level. The signal FAi output from INV1 becomes high level. On the other hand, in reading from thenon-destructive antifuse 1, the node VSEN does not fall below the voltage VDD, and the detection signal FAi maintains a high level. The transistor T4 may be a p-channel type MIS transistor or an n-channel type MIS transistor, but its driving capability is made larger than that of the transistor T3 so that the input of the inverter INV1 can be reliably determined by the level of the node VSEN. To. The transistor T4 is provided for separating the operation of thedetection unit 113A and thefuse setting unit 113B, and may be deleted depending on the subsequent circuit configuration using the detection signal FAi.

図２５には図２２におけるトランジスタＴ５，アンチヒューズ１及びトランジスタＴ９のデバイス断面が例示されている。  FIG. 25 illustrates device cross sections of the transistor T5, theantifuse 1 and the transistor T9 in FIG.

図２５において、１７０はｐ型半導体基板（Ｐ−Ｓｕｂ（ＶＳＳ））、１７１は深いｎ型ウェル領域（ＤＷ（ＶＤＤ））、１７２，１７３は浅いｎ型ウェル領域（ＮＷ（ＶＳＳ））、１７４、１７５は浅いｐ型ウェル領域（ＰＷ）である。  In FIG. 25, 170 is a p-type semiconductor substrate (P-Sub (VSS)), 171 is a deep n-type well region (DW (VDD)), 172 and 173 are shallow n-type well regions (NW (VSS)), 174Reference numeral 175 denotes a shallow p-type well region (PW).

図２５の構造では深いｎ型ウェル領域１７１によるトリプルウェル構造を用いてアンチヒューズ１のｐ型ウェル領域１７４を負電位に引き下げることができる。ｎチャネル型ＭＩＳトランジスタＴ９も同じｐ型ウェル領域１７１に形成されている。トリプルウェル構造は、本来メモリアレーと周辺回路のｎチャネル型ＭＩＳトランジスタのウェル電圧とを夫々独立に最適な電圧に設定できるようにすると共に、メモリアレーの耐ノイズ性を高めるために、ＤＲＡＭで多用される構造である。通常の周辺回路用のｎチャネル型ＭＩＳトランジスタは半導体基板１７０上のｐ型ウェル領域１７５に設け、そのウェル電位を接地電圧ＶＳＳとしている。  In the structure of FIG. 25, the p-type well region 174 of theantifuse 1 can be pulled down to a negative potential by using a triple well structure with a deep n-type well region 171. The n-channel MIS transistor T9 is also formed in the same p-type well region 171. The triple well structure is often used in DRAMs so that the memory array and the well voltage of the n-channel MIS transistor of the peripheral circuit can be independently set to optimum voltages and the noise resistance of the memory array is improved. Is the structure. An n-channel MIS transistor for a normal peripheral circuit is provided in a p-type well region 175 on thesemiconductor substrate 170, and its well potential is set to the ground voltage VSS.

図２５においてアンチヒューズ１の絶縁膜は薄くしてあるが、アンチヒューズ１を破壊しやすくするため米国特許第５３２４６８１号公報の記載と同様のＤＲＡＭメモリセル構造を採用してもよい。特にタンタルオキサイド（Ｔａ_２Ｏ_５）を用いた場合は耐圧が非対称であり、端子ＣＧＮＤに負電圧を加えた方が耐圧が低く、図２１の構成には好都合である。またアンチヒューズ１にはメモリセルを用いる以外に、２種類の膜厚（例えばｔＯＸ＝４ｎｍあるいは８ｎｍ）のゲートプロセスで薄い方のゲート酸化膜をゲート酸化膜として用いることができる。In FIG. 25, although the insulating film of theantifuse 1 is thinned, a DRAM memory cell structure similar to that described in US Pat. No. 5,324,681 may be adopted in order to make theantifuse 1 easy to break. In particular, when tantalum oxide (Ta₂ O₅ ) is used, the withstand voltage is asymmetric, and applying a negative voltage to the terminal CGND has a lower withstand voltage, which is convenient for the configuration of FIG. In addition to using a memory cell for theantifuse 1, a thinner gate oxide film can be used as a gate oxide film by gate processes of two kinds of film thicknesses (for example, tOX = 4 nm or 8 nm).

図２６には前記アドレス比較回路１６１の一例が示される。アドレス比較回路１６１は、アクセスアドレス信号Ａ０〜Ａ９の各ビットを、前記検出信号ＦＡ０〜ＦＡ９の対応ビットの論理値に応じて反転又は非反転で伝達するセレクタユニット１６２を有する。Ａ０，ＦＡ０を入力するセレクタユニット１６２は、検出信号ＦＡ０がハイレベル（アンチヒューズ１の絶縁破壊状態）のときアドレスビットＡ０の反転レベルを出力し、検出信号ＦＡ０がローレベル（アンチヒューズ１の非絶縁破壊状態）のときアドレスビットＡ０の非反転レベルを出力する。その他のセレクタユニット１６２も同様に構成されている。アンチヒューズ１の破壊は対応するプログラムアドレスＡｉＢがローレベルのとき行なわれる。この状態において検出信号ＦＡはハイレベルであるから、プログラムアドレスＡ０Ｂ〜Ａ９Ｂの各ビットの反転信号に等しいアクセスアドレス信号Ａ０〜Ａ９が入力されると、全てのセレクタユニット１６２の出力は全ビットローレベル（論理値“０”）にされる。プログラムアドレスＡ０Ｂ〜Ａ９Ｂの各ビットの反転信号とアクセスアドレス信号Ａ０〜Ａ９とが１ビットでも違えば、何れかのセレクタユニット１６２の出力はハイレベル（論理値“１”）にされる。この状態を検出する為にノアゲート１６３及びナンドゲート１６４が設けられている。１つのノアゲート１６３には救済イネーブル信号ＦＥＢも供給さる。この救済イネーブル信号ＦＥＢは、不良ビットの救済が施されている場合にローレベルにされる信号であり、その信号源には、図２１に例示されたような一つのアンチヒューズ回路が割り当てられる。前記ナンドゲート１６４から出力される検出信号ＨＩＴＢは、アクセスアドレスが不良アドレスに一致するときローレベル、不一致のときハイレベルにされる。救済の為のアンチヒューズ１のプログラムは、システムＬＳＩにプログラムモードを設定して、テスト工程の一環として行う。前記プログラムモードの設定は、例えばモード端子を介して行う事が出来る。  FIG. 26 shows an example of theaddress comparison circuit 161. Theaddress comparison circuit 161 has aselector unit 162 that transmits each bit of the access address signals A0 to A9 in an inverted or non-inverted manner according to the logical value of the corresponding bit of the detection signals FA0 to FA9. Theselector unit 162 to which A0 and FA0 are input outputs an inversion level of the address bit A0 when the detection signal FA0 is at a high level (insulation breakdown state of the antifuse 1), and the detection signal FA0 is at a low level (non-detection of the antifuse 1). When the dielectric breakdown state), the non-inverted level of the address bit A0 is output. Theother selector unit 162 is similarly configured. Theantifuse 1 is destroyed when the corresponding program address AiB is at a low level. Since the detection signal FA is at a high level in this state, when the access address signals A0 to A9 equal to the inverted signals of the respective bits of the program addresses A0B to A9B are input, the outputs of all theselector units 162 are all at the low level. (Logical value “0”). If the inverted signal of each bit of the program addresses A0B to A9B and the access address signals A0 to A9 are different by 1 bit, the output of anyselector unit 162 is set to the high level (logic value “1”). In order to detect this state, a NORgate 163 and aNAND gate 164 are provided. One NORgate 163 is also supplied with a repair enable signal FEB. The repair enable signal FEB is a signal that is set to a low level when a defective bit is repaired, and one anti-fuse circuit as illustrated in FIG. 21 is assigned to the signal source. The detection signal HITB output from theNAND gate 164 is set to the low level when the access address matches the defective address, and set to the high level when the access address does not match. The program of theantifuse 1 for relief is performed as a part of the test process by setting a program mode in the system LSI. The program mode can be set, for example, via a mode terminal.

図２０の説明ではワード線救済を一例としたが、ビット救済、或いは双方の救済を行うようにしても良い。ここでは不良アドレスをプログラムする為のアンチヒューズセットを１組設けた場合を説明したが、複数のアンチヒューズセットを持てば複数の不良アドレスに対応できることは言うまでもない。  In the description of FIG. 20, word line relief is taken as an example, but bit relief or both reliefs may be performed. Here, a case has been described in which one antifuse set for programming a defective address is provided, but it goes without saying that a plurality of defective addresses can be accommodated by having a plurality of antifuse sets.

《アンチヒューズによるモード設定》
前記アンチヒューズ回路を機能設定に用いる例とし、ボンディングオプションに代えてモード設定を可能にする構成について説明する。<Mode setting by antifuse>
As an example of using the antifuse circuit for function setting, a configuration that enables mode setting instead of the bonding option will be described.

最初にボンディングオプションの例として、図１２に示すようなＤＲＡＭにおけるバンク数とデータの並列入出力ビット数の選択について説明する。図２７に示されるボンディングオプションの説明図では、３個のオプションパッドＢＯＰＩＮ０Ｂ、ＢＯＰＩＮ１Ｂ、ＢＯＰＩＮ２Ｂをフローティングにするか接地電圧ＶＳＳに接続するかに応じて、ＤＲＡＭの動作モードが決定される。オプションパッドＢＯＰＩＮ０Ｂの状態は入力保護回路及び初段入力回路１７０を経て２バンクイネーブル信号ＢＡＮＫ２Ｂにされる。信号ＢＡＮＫ２Ｂはハイレベルによって２バンク（２Ｂａｎｋ）を意味し、ローレベルによって４バンク（４Ｂａｎｋ）を意味する。入力保護回路及び初段入力回路１７０は図２８に例示される通りであり、入力ＢＯＰＩＮｉＢがローレベル（接地電圧）であれば出力ＢＯｉＢもローレベル、入力ＢＯＰＩＮｉＢがフローティングであれば出力ＢＯｉＢはハイレベルにされる。  First, selection of the number of banks and the number of parallel input / output bits of data in a DRAM as shown in FIG. 12 will be described as an example of a bonding option. In the explanatory diagram of the bonding option shown in FIG. 27, the operation mode of the DRAM is determined depending on whether the three option pads BOPIN0B, BOPIN1B, and BOPIN2B are floating or connected to the ground voltage VSS. The state of the option pad BOPIN0B is made the 2-bank enable signal BANK2B through the input protection circuit and the firststage input circuit 170. The signal BANK2B means 2 banks (2Bank) by a high level and 4 banks (4Bank) by a low level. The input protection circuit and the firststage input circuit 170 are as illustrated in FIG. 28. If the input BOPINiB is at a low level (ground voltage), the output BOiB is also at a low level, and if the input BOPINiB is floating, the output BOiB is at a high level. Is done.

オプションパッドＢＯＰＩＮ１Ｂ、ＢＯＰＩＮ２Ｂの状態は入力保護回路及び初段入力回路１７１，１７２を経てボンディングオプション判定回路１７３に供給され、入力の状態に応じて、データの並列入出力ビット数を示す信号ＢＰＸ４、ＢＰＸ８，ＢＰＸ１６の状態が決定される。入力保護回路及び初段入力回路１７１，１７２は図２８に例示された論路を有する。ボンディングオプション判定回路１７３は図２９の論理構成を有する。この論理に依れば、入力ＢＯ１Ｂがハイレベルであれば入力ＢＯ２Ｂとは無関係に信号ＢＰＸ８がハイレベルにされ、入力ＢＯ１Ｂがローレベルであれば入力ＢＯ１Ｂとは無関係に信号ＢＰＸ８及びＢＰＸ１６がハイレベルにされる。  The states of the option pads BOPIN1B and BOPIN2B are supplied to the bondingoption determination circuit 173 via the input protection circuit and the firststage input circuits 171 and 172, and the signals BPX4, BPX8, BPX8, BPX8, BPX8, The state ofBPX 16 is determined. The input protection circuit and the firststage input circuits 171 and 172 have the logical path illustrated in FIG. The bondingoption determination circuit 173 has the logical configuration of FIG. According to this logic, if the input BO1B is high level, the signal BPX8 is set to high level regardless of the input BO2B, and if the input BO1B is low level, the signals BPX8 and BPX16 are high level regardless of the input BO1B. To be.

上記ボンディングオプションで設定可能な動作モードを整理すると、図３０の通りである。このように、ＤＲＡＭで３つのオプションパッドの状態に従って、６つのケース、すなわちバンク数２又は４、並列入出力ビット数４ビット、８ビット又は１６ビットの組合せが選択可能にされる。このボンディングオプションはウェーハ工程完了後の組み立て工程におけるボンディング工程で実施される。このようにして得られた内部信号ＢＡＮＫ２Ｂ、ＢＰＸ４、ＢＰＸ８、ＢＰＸ１６は図示を省略する後段回路に送られ、アドレスバッファやプリデコーダの制御、メインアンプの制御、出力バッファの制御などに用いられる。  The operation modes that can be set by the bonding option are summarized as shown in FIG. As described above, according to the state of the three option pads in the DRAM, six cases, that is, combinations of 2 or 4 banks, 4 bits of parallel input / output bits, 8 bits, or 16 bits can be selected. This bonding option is implemented in the bonding process in the assembly process after completion of the wafer process. The internal signals BANK2B, BPX4, BPX8, and BPX16 obtained in this way are sent to a subsequent circuit (not shown) and used for controlling an address buffer and a predecoder, a main amplifier, an output buffer, and the like.

図３１には前記アンチヒューズ回路を用いてボンディングオプションと同等の機能選択を可能にする構成が例示されている。前記フリップチップ型半導体集積回路では、チップの組み立て時にボンデング工程がないので、上記ボンディングオプション方式で機能選択を行う事はできない。従来のレーザヒューズも使えない。図３１の構成は、それらの点を考慮したものであり、アンチヒューズ回路ＡＦ０〜ＡＦ２を適用し、ウェーハプロセスが完了してバンプ電極が形成された後でも、電気的にアンチヒューズ回路ＡＦ０〜ＡＦ２のプログラム設定で機能選択を行えるようにしたものである。図３１に示されるアンチヒューズ回路ＡＦ０〜ＡＦ２には例えば前記図２１のアンチヒューズ回路を利用できる。前記アンチヒューズ回路ＡＦ０〜ＡＦ２のプログラムはテストモードで行う。即ち、最初に、アンチヒューズ設定モードに入る。例えばＤＲＡＭにおけるＷＣＢＲ（ライトイネーブル信号ＷＥ及びカラム・アドレス・ストロー部信号ＣＡＳをロウ・アドレス・ストローブ信号ＲＡＳのイネーブルに先立ってイネーブルにする）テストモードとアドレス信号の一部を用いて、テストモードの1つとしてこの動作モードに入ればよい。前記端子ＶＤＣに破壊電圧ＶＤＤを印加し、端子ＣＧＮＤに負電圧Ｖｂｂ’を印加する。絶縁破壊対象ヒューズを指定するためのプログラムアドレスは外部アドレス入力端子から通常のアドレス信号として供給する。前記アンチヒューズＡＦ０〜ＡＦ２によって設定可能な動作モードは図３２に示される通りであり、設定可能な機能は図３０に対応する。  FIG. 31 illustrates a configuration that enables function selection equivalent to the bonding option using the antifuse circuit. In the flip-chip type semiconductor integrated circuit, since there is no bonding process at the time of assembling the chip, the function selection cannot be performed by the bonding option method. Conventional laser fuses cannot be used. The configuration shown in FIG. 31 takes these points into consideration, and even after the antifuse circuits AF0 to AF2 are applied and the bump electrode is formed after the wafer process is completed, the antifuse circuits AF0 to AF2 are electrically formed. The function can be selected by program setting. For example, the antifuse circuit of FIG. 21 can be used for the antifuse circuits AF0 to AF2 shown in FIG. The anti-fuse circuits AF0 to AF2 are programmed in the test mode. That is, first, the anti-fuse setting mode is entered. For example, in the WCBR (enable the write enable signal WE and the column address straw part signal CAS prior to the enable of the row address strobe signal RAS) test mode in DRAM and a part of the address signal, One mode is to enter this operation mode. A breakdown voltage VDD is applied to the terminal VDC, and a negative voltage Vbb 'is applied to the terminal CGND. A program address for designating a dielectric breakdown target fuse is supplied as a normal address signal from an external address input terminal. The operation modes that can be set by the antifuses AF0 to AF2 are as shown in FIG. 32, and the functions that can be set correspond to FIG.

尚、ここで説明した機能選択は、ＤＲＡＭにおける並列データ入出力ビット数の構成、バンク数の切り換えの例であった。その他に、標準のＤＲＡＭにおいても、ファストページ、ＥＤＯモード（Extended Data Out Page Mode）、スタティックカラムなどの動作モード切り換えがボンディングオプションを用いて行われているが、これらの切り換えも前述と同様に、アンチヒューズプログラミングにより容易に実施することができる。  The function selection described here is an example of the configuration of the number of parallel data input / output bits in the DRAM and the switching of the number of banks. In addition, in standard DRAM, operation mode switching such as fast page, EDO mode (Extended Data Out Page Mode), static column, etc. is performed using a bonding option. It can be easily implemented by antifuse programming.

《アンチヒューズによるトリミング》
次に、アンチヒューズを内部電圧のトリミング修正に利用する場合について説明する。ＤＲＡＭのチップ内で電圧ＶＰＥＲＩを生成する場合、そのレベルはプロセスばらつきの影響を受けて変動する。プローブ検査でその電圧ＶＰＥＲＩを測定し、許容範囲外ならば、それを修正する為にトリミング回路が利用される。そのトリミング設定に、前記アンチヒューズ回路を用いることができる。《Trimming with antifuse》
Next, a case where the antifuse is used for trimming correction of the internal voltage will be described. When the voltage VPERI is generated in a DRAM chip, its level fluctuates due to process variations. The voltage VPERI is measured by probe inspection, and if it is outside the allowable range, a trimming circuit is used to correct it. The antifuse circuit can be used for the trimming setting.

図３３にはトリミング設定回路の一例が示される。３個のアンチヒューズ回路ＡＦ１０〜ＡＦ１２を有し、各回路から出力される信号は３ビットの相補信号ＦＴ１，ＦＴＢ１〜ＦＴ３，ＦＴＢ３としてトリミングデコーダ１８０に供給される。前記アンチヒューズ回路ＡＦ１０〜ＡＦ１２には図２１のアンチヒューズ回路などを利用することができる。ＡｉＢ〜ＡｋＢは３ビットのプログラムアドレス信号を意味する。前記トリミングデコーダ１８０はその３ビットの相補信号をデコードして、８本の選択信号ＴＲＭ０〜ＲＴＭ７の内の１本を選択レベルにする。デコーダ１８０の論理は図３４に例示されている。前記選択信号ＴＲＭ０〜ＴＲＭ７は抵抗分圧回路１８３の分圧電圧の選択信号とされる。即ち、基準電圧発生回路１８１で生成された基準電圧を複数個の抵抗Ｒ１の直列回路によって抵抗分圧し、その分圧電圧をｎチャンネル型の選択ＭＩＳトランジスタＭ１〜Ｍ７で選択するようになっている。前記選択信号ＴＲＭ０〜ＴＲＭ７は前記選択ＭＩＳトランジスタＭ０〜Ｍ７のゲート制御信号とされる。選択ＭＩＳトランジスタＭ０〜Ｍ７で選択された電圧は参照電圧ＶＲＥＦとしてオペアンプ１８２の反転入力端子に供給される。オペアンプ１８２の出力は電源端子Ｖｃｃに接続されたｐチャネル型出力トランジスタＭ８のゲート電極に結合される。前記出力トランジスタＭ８のドレイン電位が電圧ＶＰＥＲＩとされ、その分圧電圧がオペアンプ１８２の非反転入力端子への帰還電圧とされる。前記電圧ＶＰＥＲＩは、帰還電圧の抵抗分圧状態に応じて、前記参照電圧ＶＲＥＦの２倍〜数倍のレベルを発生する。前記選択ＭＩＳトランジスタＭ１〜Ｍ７の内、図３３の上側のＭＩＳトランジスタがオン状態にされると、相対的にレベルの高い参照電圧ＶＲＥＦが得られ、逆に図３３の下側のＭＩＳトランジスタがオン状態にされると、相対的にレベルの低い参照電圧ＶＲＥＦが得られる。通常は、アンチヒューズ回路ＡＦ１０〜ＡＦ１１のヒューズをまったくプログラムしない状態では選択ＭＩＳトランジスタＭ４を介して中央のレベルが得られるようにしている。  FIG. 33 shows an example of the trimming setting circuit. Three antifuse circuits AF10 to AF12 are provided, and signals output from the respective circuits are supplied to the trimmingdecoder 180 as 3-bit complementary signals FT1, FTB1 to FT3, and FTB3. The antifuse circuits AF10 to AF12 can use the antifuse circuit of FIG. AiB to AkB mean 3-bit program address signals. The trimmingdecoder 180 decodes the 3-bit complementary signal and sets one of the eight selection signals TRM0 to RTM7 to a selection level. The logic ofdecoder 180 is illustrated in FIG. The selection signals TRM0 to TRM7 are selection signals for the divided voltage of the resistance voltage dividing circuit 183. That is, the reference voltage generated by the referencevoltage generation circuit 181 is divided by a series circuit of a plurality of resistors R1, and the divided voltage is selected by n-channel selection MIS transistors M1 to M7. . The selection signals TRM0 to TRM7 are gate control signals for the selection MIS transistors M0 to M7. The voltage selected by the selection MIS transistors M0 to M7 is supplied to the inverting input terminal of theoperational amplifier 182 as the reference voltage VREF. The output of theoperational amplifier 182 is coupled to the gate electrode of a p-channel output transistor M8 connected to the power supply terminal Vcc. The drain potential of the output transistor M8 is the voltage VPERI, and the divided voltage is the feedback voltage to the non-inverting input terminal of theoperational amplifier 182. The voltage VPERI generates a level two to several times the reference voltage VREF according to the resistance voltage dividing state of the feedback voltage. When the upper MIS transistor in FIG. 33 among the selection MIS transistors M1 to M7 is turned on, the reference voltage VREF having a relatively high level is obtained, and conversely, the lower MIS transistor in FIG. 33 is turned on. When the state is set, the reference voltage VREF having a relatively low level is obtained. Normally, the center level is obtained via the selection MIS transistor M4 when the fuses of the antifuse circuits AF10 to AF11 are not programmed at all.

上記のような電圧レギュレータのトリミング回路はＡＤＣなどの回路にも適用することができる。また、トリミング回路は、電圧レギュレータに限定されず、抵抗素子や容量素子を用いた遅延時間修正のための回路等にも利用することができる。  The voltage regulator trimming circuit as described above can also be applied to circuits such as an ADC. Further, the trimming circuit is not limited to a voltage regulator, and can also be used for a circuit for correcting a delay time using a resistance element or a capacitance element.

《フリップチップ型半導体集積回路の検査パッド》
次に、フリップチップ型半導体集積回路の検査パッドについて説明する。ここで、フリップチップ型とは、半導体チップの素子形成面（回路形成面）側を実装すべき実装基板と対向させて配置し、素子形成面に形成された電極と実装基板の電極とを互いに接続する実装技術の形態である。<Flip-chip type semiconductor integrated circuit inspection pad>
Next, the inspection pad of the flip chip type semiconductor integrated circuit will be described. Here, the flip-chip type means that the element formation surface (circuit formation surface) side of the semiconductor chip is arranged to face the mounting substrate to be mounted, and the electrode formed on the element formation surface and the electrode of the mounting substrate are mutually connected. This is a form of mounting technology to be connected.

先ず、ここで一例として挙げるフリップチップ型ＤＲＡＭの平面図を図３５に示す。同図に示されるように、フリップチップ型ＤＲＡＭ２１０のチップの中央部には長手方向に沿って多数の検査パッド２０９が配列され、その外側には多数のバンプ電極２０８がエリアアレイ状に配置されている。  First, FIG. 35 shows a plan view of a flip chip type DRAM as an example. As shown in the figure, a large number oftest pads 209 are arranged along the longitudinal direction at the center of the chip of the flipchip type DRAM 210, and a large number ofbump electrodes 208 are arranged in an area array on the outside thereof. Yes.

図３６は図３５の一部分を拡大し、表面の絶縁層を除去して再配置配線の引き回しが見えるように示した平面図である。即ち、検査パッドとバンプ電極との接続状態が示されている。前記検査パッド２０９は、再配置配線２０５を介してバンプ電極２０８に接続されているもの２０９ａと、バンプ電極には接続されていないもの２０９ｂとに大別される。一方の検査パッド２０９ａは、図３６には図示されていないボンディングパッド（２０２）のうちの電源供給または信号入出力用ボンディングパッド（２０２ａ）に接続され、更に当該ボンディングパッド（２０２ａ）から再配置配線２０５が引き出されてバンプ電極２０８に接続されている。他方の検査パッド２０９ｂは、フリップチップ型ＤＲＡＭ２１０の最終使用段階では使用されず且つプローブ検査段階等で使用する図示されていないボンディングパッド（２０２ｂ）に接続され、当該ボンディングパッド（２０２ｂ）はバンプ電極２０8には接続されていない。  FIG. 36 is a plan view showing a part of FIG. 35 on an enlarged scale so that the insulating layer on the surface is removed so that the rearrangement wiring can be seen. That is, the connection state between the inspection pad and the bump electrode is shown. Theinspection pads 209 are roughly classified into those 209a that are connected to thebump electrodes 208 via therearrangement wiring 205 and those that are not connected to thebump electrodes 209b. Oneinspection pad 209a is connected to a power supply or signal input / output bonding pad (202a) among bonding pads (202) not shown in FIG. 36, and is further rearranged from the bonding pad (202a). 205 is pulled out and connected to thebump electrode 208. Theother inspection pad 209b is not used in the final use stage of the flipchip type DRAM 210 and is connected to a bonding pad (202b) (not shown) used in the probe inspection stage and the like, and the bonding pad (202b) is connected to thebump electrode 20 8. Not connected to.

図３７〜図４３は図３５のフリップチップ型ＤＲＡＭの製造方法を示す断面図であり、電源または信号入出力用ボンディングパッド２０２ａからバンプ電極２０8までの再配置配線２０５に沿った断面構造と、プローブ検査専用ボンディングパッド２０２ｂ部分の断面構造とを、各製造段階を追って示す。  37 to 43 are cross-sectional views showing a method of manufacturing the flip-chip DRAM of FIG. 35. The cross-sectional structure along therearrangement wiring 205 from the power supply or signal input /output bonding pad 202a to thebump electrode 208, and the probe are shown. The cross-sectional structure of the inspection-specific bonding pad 202b is shown in each manufacturing step.

図３７は半導体基板に多数の回路素子が形成されたＤＲＡＭチップ２０１表面にボンディングパッド２０２（２０２ａ及び２０２ｂ）を形成し、ボンディングパッド２０２の開口部を除いて，保護層２０３で覆った状態の、ウェーハ断面を示している。これに示されるものは、従来のワイヤボンディング接続用ウェーハの完成段階に相当する。  FIG. 37 shows a state in which bonding pads 202 (202a and 202b) are formed on the surface of aDRAM chip 201 on which a large number of circuit elements are formed on a semiconductor substrate and covered with aprotective layer 203 except for the openings of thebonding pads 202. A wafer cross section is shown. What is shown here corresponds to the completion stage of a conventional wafer for wire bonding connection.

上記ウェーハの表面に、先ず図３８のように下部絶縁層２０４を形成し、そこには、ボンディングパッド２０２（２０２ａ及び２０２ｂ）の部分を開口させる。  First, a lower insulatinglayer 204 is formed on the surface of the wafer as shown in FIG. 38, and the bonding pads 202 (202a and 202b) are opened there.

次に図３９のように、ボンディングパッド２０２ａからバンプ電極を形成すべき位置まで再配置配線２０５を形成すると同時に、検査専用パッド２０２ｂについても再配置配線層２９５を形成する。  Next, as shown in FIG. 39, therearrangement wiring 205 is formed from thebonding pad 202a to the position where the bump electrode is to be formed, and at the same time, therearrangement wiring layer 295 is also formed on the inspection dedicatedpad 202b.

そして、図４０に示すように、表面絶縁層２０６を形成し、再配置配線層２０５、２９５のボンディングパッド２０２（２０２ａ及び２０２ｂ）直上部及びバンプ電極の形成部位分を露出させる。  Then, as shown in FIG. 40, thesurface insulating layer 206 is formed to expose the portion immediately above the bonding pads 202 (202a and 202b) of the rearrangement wiring layers 205 and 295 and the portion where the bump electrode is formed.

更に図４１に示されるように、バンプ電極形成部にバンプ電極下地金属２０７を形成すると共に、ボンディングパッド２０２（２０２ａ及び２０２ｂ）の上部にもバンプ電極下地金属層２９７を同時に形成する。  Further, as shown in FIG. 41, the bumpelectrode base metal 207 is formed in the bump electrode forming portion, and the bump electrodebase metal layer 297 is simultaneously formed on the bonding pads 202 (202a and 202b).

上記のようにして形成したボンディングパッド２０２（２０２ａ及び２０２ｂ）直上部のバンプ電極下地金属層２９７が，電源または信号入出力用ボンディングパッド２０２ａに対応した検査パッド２０９ａ及び検査専用ボンディングパッド２０２ｂに対応した検査パッド２０９ｂとなる。  The bump electrodebase metal layer 297 immediately above the bonding pad 202 (202a and 202b) formed as described above corresponds to theinspection pad 209a corresponding to the power supply or signal input /output bonding pad 202a and the inspection-dedicatedbonding pad 202b. It becomes theinspection pad 209b.

次に図４２に示すように検査パッド２０９ａ，２０９ｂにプローブ２１１の先端を接触させてプローブ検査を行い、回路の冗長性を利用した不良品の救済や機能の選択、そして良品と不良品の選別等を実施する。  Next, as shown in FIG. 42, the tip of theprobe 211 is brought into contact with theinspection pads 209a and 209b, probe inspection is performed, defective products are repaired and functions are selected using circuit redundancy, and non-defective and defective products are selected. Etc.

次に図４３に示すようにバンプ電極下地金属２０７上に半田でバンプ電極２０８を形成し、完成したウェーハを個々のチップに切断分離（ダイシング）することによってフリップチップ型ＤＲＡＭが得られる。  Next, as shown in FIG. 43, abump electrode 208 is formed by solder on the bumpelectrode base metal 207, and the completed wafer is cut and separated (diced) into individual chips to obtain a flip chip type DRAM.

ボンディングパッド２０２若しくはその表面の材料には通常アルミニウムまたはアルミニウム合金が使用されるが、半導体素子内部の配線材料の種類によっては、銅や他の金属を用いても良い。  Aluminum or aluminum alloy is usually used as the material of thebonding pad 202 or its surface, but copper or other metals may be used depending on the type of wiring material inside the semiconductor element.

保護層２０３の材質はシリコン酸化膜やシリコン窒化膜などの無機膜のほか、ポリイミドのような有機膜、及びこれらの組合せが用いられる。  Theprotective layer 203 is made of an inorganic film such as a silicon oxide film or a silicon nitride film, an organic film such as polyimide, and a combination thereof.

下部絶縁層２０４の材質は、基板実装後に半導体装置と実装基板の熱膨張差などによってバンプ電極２０８に作用する応力（応力・歪み状態）を緩和すると共に再配置配線２０５のキャパシタンスを低減するため、ポリイミドやフッ素系樹脂、各種エラストマ材料のような低弾性率（低弾性係数）かつ低誘電率の有機材料が望ましい。ここで、エラストマ材料としては、シリコン系、アクリル系などのゴム材料や、これらゴム材料を配合した低弾性率の高分子材料などが挙げられる。  The material of the lower insulatinglayer 204 is for reducing the stress (stress / strain state) acting on thebump electrode 208 due to the difference in thermal expansion between the semiconductor device and the mounting substrate after mounting on the substrate and reducing the capacitance of therelocation wiring 205. An organic material having a low elastic modulus (low elastic modulus) and a low dielectric constant such as polyimide, fluorine resin, and various elastomer materials is desirable. Here, examples of the elastomer material include a rubber material such as silicon and acrylic, and a polymer material having a low elastic modulus in which these rubber materials are blended.

下部絶縁層２０４はワニスのスピンコートや印刷、あるいはフィルムの貼り付けによって形成する。下部絶縁層２０４の厚さは応力及びキャパシタンス低減の観点から３μｍ程度以上あることが望ましい。ただし，保護層２０３に有機膜が用いられている場合は，下部絶縁層２０４をこれより薄くするか、または省略することもできる。  The lowerinsulating layer 204 is formed by spin coating of varnish, printing, or film attachment. The thickness of the lower insulatinglayer 204 is desirably about 3 μm or more from the viewpoint of reducing stress and capacitance. However, in the case where an organic film is used for theprotective layer 203, the lower insulatinglayer 204 can be made thinner or omitted.

前記再配置配線２０５には例えば，厚さ１〜５μｍ程度の銅または銅合金の上下に厚さ０．１〜０．５μｍ程度のクロム、チタン、ニッケル、ニッケル合金等を積層した３層配線構造を使用する。またアルミニウム及びその合金を使用することもできる。  For example, therearrangement wiring 205 has a three-layer wiring structure in which chromium or titanium, nickel, nickel alloy or the like having a thickness of about 0.1 to 0.5 μm is stacked on top or bottom of copper or a copper alloy having a thickness of about 1 to 5 μm. Is used. Aluminum and its alloys can also be used.

前記表面絶縁層２０６の材質は、バンプ電極２０８に作用する応力を緩和するため、ポリイミドやエポキシ、フッ素樹脂、更には各種エラストマ材料のような、低弾性率の有機材料が望ましい。  The material of thesurface insulating layer 206 is desirably a low elastic modulus organic material such as polyimide, epoxy, fluororesin, or various elastomer materials in order to relieve stress acting on thebump electrode 208.

また、前記再配置配線の下側絶縁膜（更なる絶縁膜）は、バンプ電極にかかる応力吸収のため柔らかいものがよく、上側絶縁膜２０６は、保護の観点から下側絶縁膜２０４よりも比較的硬い材料を選択してもよい。具体的には、上側絶縁膜２０６及び下側絶縁膜２０４は、感光性ポリイミド樹脂膜で形成され、熱処理（キュア）前の溶剤量、分子量、フィラーの含有量などを変化させることによって、最終的な膜の硬さ（弾性率）を変化させることが可能である。また、上下絶縁膜を異なる材料で形成してもよい。この場合、例えば、上側絶縁膜２０６をエポキシ系樹脂で形成し、下側絶縁膜２０４をポリイミド系樹脂で形成することが考えられる。  In addition, the lower insulating film (further insulating film) of the rearrangement wiring is preferably soft to absorb stress applied to the bump electrode, and the upper insulatingfilm 206 is compared with the lower insulatingfilm 204 from the viewpoint of protection. A hard material may be selected. Specifically, the upper insulatingfilm 206 and the lower insulatingfilm 204 are formed of a photosensitive polyimide resin film, and are finally changed by changing the amount of solvent, molecular weight, filler content, etc. before heat treatment (curing). It is possible to change the hardness (elastic modulus) of a simple film. Further, the upper and lower insulating films may be formed of different materials. In this case, for example, it is conceivable that the upper insulatingfilm 206 is formed of an epoxy resin and the lower insulatingfilm 204 is formed of a polyimide resin.

前記バンプ電極下地金属２０７としては、クロム、ニッケル、ニッケル・タングステン、ニッケル・銅等の半田バリア性の高い金属を厚さ０．３〜３μｍ程度形成することが望ましく、さらに半田の濡れ性及びプローブとの電気的接続性を確保するため、表面に厚さ０．１μｍ程度の金の薄膜層を形成しておくことが望ましい。  As the bumpelectrode base metal 207, it is desirable to form a metal having a high solder barrier property, such as chromium, nickel, nickel / tungsten, nickel / copper, with a thickness of about 0.3 to 3 μm. It is desirable to form a gold thin film layer having a thickness of about 0.1 μm on the surface in order to ensure electrical connectivity to the surface.

前記半田バンプ電極２０８は、半田バンプ電極下地金属２０７上に半田ペーストを印刷するか、又は予め一定寸法に成形済みの半田ボールを転写した後、リフローさせることによって形成することができる。  Thesolder bump electrode 208 can be formed by printing a solder paste on the solder bumpelectrode base metal 207, or by reflowing after transferring a solder ball that has been previously molded to a certain size.

上記のように電源、信号入出力用ボンディングパッド２０２ａ、プローブ検査用ボンディングパッド２０２ｂの両方の直上部に検査パッド２０９を設けることによって、再配置配線工程後にプローブ検査を実施することが可能となるので、再配置配線工程前のボンディングパッド２０２の損傷による接続信頼性の低下を防止することができる。  By providing theinspection pad 209 directly above both the power supply, the signal input /output bonding pad 202a and the probeinspection bonding pad 202b as described above, the probe inspection can be performed after the rearrangement wiring process. Further, it is possible to prevent a decrease in connection reliability due to damage to thebonding pad 202 before the rearrangement wiring process.

また、形成済みの半田バンプ電極２０８にプローブ２１１を当てないで検査を行うため、半田バンプ電極２０８の変形が防止できると共に、半田バンプ電極２０８の曲面への偏心したプローブ当てによるプローブ２１１の損傷も防止することができる。  In addition, since the inspection is performed without applying theprobe 211 to thesolder bump electrode 208 that has been formed, the deformation of thesolder bump electrode 208 can be prevented, and damage to theprobe 211 due to the eccentric probe application to the curved surface of thesolder bump electrode 208 is also possible. Can be prevented.

更に、半田バンプ電極２０８形成前の半田バンプ下地金属２０７にプローブ２１１を当てる必要もないため、半田バンプ下地金属２０７の表面に形成した金などの半田濡れ性向上のための層や、その下の半田バリア金属層を傷付ける虞もなくなり、半田との接続信頼性低下を防止することができる。  Furthermore, since it is not necessary to apply theprobe 211 to the solderbump base metal 207 before forming thesolder bump electrode 208, a layer for improving solder wettability such as gold formed on the surface of the solderbump base metal 207, There is no risk of damaging the solder barrier metal layer, and connection reliability with solder can be prevented from being lowered.

更に、この例によれば、図３６のように検査パッド２０９が一列に配置されているため、図４２に示したようにプローブ２１１に安価なカンチレバー方式のプローブを使用できる上、再配置配線を施さない通常のワイヤボンディング用ウェーハのボンディングパッド２０２とここで説明した前記検査パッド２０９とのチップ平面内での位置が同一となるため、通常のワイヤボンディング用ウェーハとプローブ２１１を共用化することも可能である。  Furthermore, according to this example, since thetest pads 209 are arranged in a line as shown in FIG. 36, an inexpensive cantilever type probe can be used for theprobe 211 as shown in FIG. Since the position in the chip plane of thebonding pad 202 of the normal wire bonding wafer not applied and theinspection pad 209 described here is the same, the normal wire bonding wafer and theprobe 211 may be shared. Is possible.

そして、上述のフリップチップ型ＤＲＡＭでは、ボンディングパッド２０２の投影面積内に検査パッド２０９が入るため、検査パッド２０９の付加によるキャパシタンスの増加がほとんどない。  In the above-described flip-chip type DRAM, since theinspection pad 209 enters the projected area of thebonding pad 202, there is almost no increase in capacitance due to the addition of theinspection pad 209.

《検査パッドを用いる機能選択》
図４４には６４メガビットシンクロナスＤＲＡＭチップにおけるボンディングパッド数と、このチップを搭載した従来のＴＳＯＰ（表面実装パッケージの一種であるThin Small Out-line Package）型パッケージにおける外部端子数の内訳例が示される。ＴＳＯＰ型パッケージの外部端子であるリードとチップのボンディングパッドとは，金の細線によるワイヤボンディングによって接続する。《Function selection using inspection pad》
FIG. 44 shows a breakdown example of the number of bonding pads in a 64-megabit synchronous DRAM chip and the number of external terminals in a conventional TSOP (Thin Small Out-line Package) type package on which this chip is mounted. It is. A lead, which is an external terminal of the TSOP type package, and a bonding pad of the chip are connected by wire bonding using a fine gold wire.

信号入出力用ボンディングパッドは、一対一で全てパッケージの外部端子に接続する。電源用ボンディングパッド数はパッケージの外部端子数より多く、複数のボンディングパッドから同一の外部端子に共通にワイヤボンディングする。  The signal input / output bonding pads are all connected one-to-one to the external terminals of the package. The number of power supply bonding pads is larger than the number of external terminals of the package, and wire bonding is commonly performed from a plurality of bonding pads to the same external terminal.

機能選択用ボンディングパッドは、ワイヤボンディング時にこれらのボンディングパッドを個別に電源電圧に接続するか、あるいは非接続とするかによって、同一チップを異なる方式で動作させるためのものであり、入出力ビット数（４ビット，８ビットまたは１６ビット）、バンク数（２バンクまたは４バンク）などを選択する。  Function selection bonding pads are used to operate the same chip in different ways depending on whether these bonding pads are individually connected to the power supply voltage or not connected during wire bonding. (4 bits, 8 bits or 16 bits), the number of banks (2 banks or 4 banks), etc. are selected.

プローブ検査専用ボンディングパッドはプローブ検査時のみに使用して、シンクロナスＤＲＡＭチップ内部の動作状況を観測するためのものであり、パッケージの外部端子には接続しない。  The probe pad dedicated to probe inspection is used only during probe inspection to observe the operation state inside the synchronous DRAM chip, and is not connected to the external terminal of the package.

またパッケージ外部端子中には、外形を他の半導体装置と共通化するなどのため、電気的には必要ない外部端子も設けられており、チップのボンディングパッドとは接続されていない。  The package external terminals are also provided with external terminals that are not electrically required to share the outer shape with other semiconductor devices, and are not connected to the chip bonding pads.

図４４の端子構成を有するシンクロナスＤＲＡＭのようなチップに再配置配線を施してフリップチップとする場合，フリップチップの完成品に全てのボンディングパッドに対応して半田バンプ電極を設けると、バンプ電極の数が大幅に増加する。このため，限られたチップ面積内にこれら多数のバンプ電極を配置すると、バンプ電極の間隔が狭くなり、基板実装時の位置決めが困難になると共に、高価な基板が必要となる。  When a chip such as a synchronous DRAM having the terminal configuration of FIG. 44 is subjected to rearrangement wiring to form a flip chip, if a solder bump electrode is provided corresponding to all the bonding pads on the finished flip chip, the bump electrode is obtained. The number of increases significantly. For this reason, if these many bump electrodes are arranged within a limited chip area, the interval between the bump electrodes becomes narrow, positioning at the time of substrate mounting becomes difficult, and an expensive substrate is required.

図３６で説明したように一部のボンディングパッド２０２ｂに対してはバンプ電極を設けずに検査パッド２０２ｂのみを設けることにより、半田バンプの数を増加させることなく、再配置配線工程後にプローブ検査を実施することができる。  As described with reference to FIG. 36, a probe inspection is performed after the rearrangement wiring process without increasing the number of solder bumps by providing only theinspection pad 202b without providing bump electrodes for somebonding pads 202b. Can be implemented.

再配置配線２０５を施すフリップチップ型半導体集積回路の場合、機能選択用ボンディングパッドの接続は次の三つの内の何れかの方法で行うことができる。  In the case of a flip-chip type semiconductor integrated circuit to which therearrangement wiring 205 is applied, the function selection bonding pad can be connected by any one of the following three methods.

第１の方法は全ての機能選択用ボンディングパッドに対応した半田バンプ電極２０８を設け、フリップチップ型半導体集積回路を実装する基板側の結線で機能を選択する方法である。この方法は，同一の半導体集積回路を各仕様で共通に使用できるため品種数が減り、半導体メーカ側の管理が容易になるとともに、ユーザ側で機能を選択できるという利点がある。しかし、バンプ電極数が増大しバンプ間隔の狭小化を招くとともに、特定機能しか必要としないユーザに対しても基板配線の追加を要求することになる。  The first method is a method in whichsolder bump electrodes 208 corresponding to all the function selecting bonding pads are provided, and the function is selected by the connection on the substrate side on which the flip chip type semiconductor integrated circuit is mounted. This method has the advantage that the same semiconductor integrated circuit can be used in common for each specification, so that the number of products is reduced, the management on the semiconductor manufacturer side becomes easy, and the function can be selected on the user side. However, the number of bump electrodes increases, leading to narrowing of the bump interval, and a user who only needs a specific function is required to add substrate wiring.

第２の方法は個別の機能毎に再配置配線２０５の結線パターンを変える方法である。この方法では機能選択の品種数だけ再配置配線２０５のパターンを準備する必要がある。また、ウェーハ配線段階で機能が固定されるため、品種間の需要変化に柔軟に対応しにくいという問題がある。  The second method is a method of changing the connection pattern of therearrangement wiring 205 for each individual function. In this method, it is necessary to prepare the patterns of therearrangement wiring 205 for the number of types of function selection. In addition, since the function is fixed at the wafer wiring stage, there is a problem that it is difficult to flexibly cope with a change in demand among products.

第３の方法は、前記アンチヒューズ１のような電気ヒューズを用いる方式である。この方法では、機能選択の全ての品種を同一の再配置配線パターンで形成することができ、しかも半田バンプ電極数の増加を伴わない。機能選択すなわちアンチヒューズ１の設定は、プローブ検査同様、バンプ電極下地金属２０７形成後のウェーハにプローブを当てることによって行う。アンチヒューズ１の設定に使用する端子は、半田バンプ電極２０８に接続する信号入出力用及び電源用ボンディングパッド２０２ａと兼用にしても、また、半田バンプ電極２０８に接続しない検査パッドのような専用パッドとしても良い。後者の場合には、図２２のトランジスタＴ９〜Ｔ１１で構成されるような回路が必要である。即ち、図２２の例に従えば、アンチヒューズのプログラム時に端子ＣＧＮＤには負電圧Ｖｂｂ’を供給しなければならないが、プログラムが済んだ後は、端子ＣＧＮＤをフローティングにしておく事ができ、接地電圧Ｖｓｓに結合しなくても自動的に接地電圧Ｖｓｓが供給される。  The third method uses an electric fuse such as theantifuse 1. In this method, all types of function selection can be formed with the same rearrangement wiring pattern, and the number of solder bump electrodes is not increased. The function selection, that is, the setting of theantifuse 1 is performed by applying a probe to the wafer after the formation of the bumpelectrode base metal 207, as in the probe inspection. The terminals used for setting theantifuse 1 may be used for the signal input / output and powersupply bonding pads 202a connected to thesolder bump electrodes 208, or dedicated pads such as inspection pads not connected to thesolder bump electrodes 208. It is also good. In the latter case, a circuit composed of the transistors T9 to T11 in FIG. 22 is necessary. That is, according to the example of FIG. 22, the negative voltage Vbb ′ must be supplied to the terminal CGND during the antifuse programming, but after the programming is completed, the terminal CGND can be left floating, The ground voltage Vss is automatically supplied without being coupled to the voltage Vss.

機能選択をアンチヒューズによって行う場合は、従来のプローブ検査と同時に機能選択を行うことも可能となるため、アンチヒューズ設定専用のボンディングパッドは、広義のプローブ検査専用ボンディングパッド２０２ｂとみなすことができ、また、アンチヒューズ設定時にプローブを当てるためのパッドは広義の検査パッド２０９ａ、２０９ｂとみなすことができる。  When function selection is performed by an antifuse, it is possible to perform function selection at the same time as the conventional probe inspection. Therefore, the bonding pad dedicated to setting the antifuse can be regarded as abonding pad 202b dedicated to probe inspection in a broad sense. Further, pads for applying a probe when setting an antifuse can be regarded asinspection pads 209a and 209b in a broad sense.

図３６で説明したように一部のボンディングパッド２０２ｂに対してはバンプ電極を設けずに検査パッド２０２ｂのみを設け、これを機能選択に用いることにより、半田バンプの数を増加させることなく、再配置配線工程後に機能選択を実施することができる。  As described with reference to FIG. 36, only atest pad 202b is provided for somebonding pads 202b without providing bump electrodes, and this is used for function selection, so that the number of solder bumps can be increased without increasing the number of solder bumps. Function selection can be performed after the placement and routing process.

《再配置配線及び検査パッドのその他の構造》
図４５には再配置配線部分の他の構造が断面図で示される。図４３の構造では表面絶縁層２０６開口後に半田バンプ電極下地金属２０７を形成しているのに対し、図４５の構造では再配置配線２０５上に予め半田バンプ電極下地金属２０７を形成した後、表面絶縁層２０６を形成し、ボンディングパッド２０２直上部及び半田バンプ電極２０８の形成部を開口させる。《Relocation wiring and other structures of inspection pads》
FIG. 45 is a sectional view showing another structure of the rearrangement wiring portion. 43, the solder bumpelectrode base metal 207 is formed after opening thesurface insulating layer 206, whereas in the structure of FIG. 45, the solder bumpelectrode base metal 207 is formed on therearrangement wiring 205 in advance, The insulatinglayer 206 is formed, and the portion immediately above thebonding pad 202 and thesolder bump electrode 208 are opened.

この構造によっても、図４３の構造と同様の効果を得ることができる。特に、図４３の構造では半田バンプ電極下地金属２０７の輪郭をエッチング加工で形成するのに必要なマスクが、図４５の構造では不要となるため、加工コストを低減することができる。但し、図４３の構造では、半田バンプ電極２０８付け根外周部の直下に下部絶縁層２０４と表面絶縁層２０６の両方が存在しているのに対し、図４５では下部絶縁層２０４のみとなっている。このため図４３の構造の方が、基板実装後に半導体装置と実装基板の熱膨張差などによってバンプ電極２０８に作用する応力を緩和する効果に優れており、温度変化の繰り返しや、外力による基板変形の繰り返しなどに対する半田バンプ電極の接続信頼性が高くされる。  Also with this structure, the same effect as the structure of FIG. 43 can be obtained. In particular, in the structure shown in FIG. 43, a mask necessary for forming the contour of the solder bumpelectrode base metal 207 by etching is not required in the structure shown in FIG. 45, so that the processing cost can be reduced. However, in the structure of FIG. 43, both the lower insulatinglayer 204 and thesurface insulating layer 206 exist immediately below the outer periphery of the base of thesolder bump electrode 208, whereas only the lower insulatinglayer 204 is shown in FIG. . Therefore, the structure of FIG. 43 is more effective in relieving the stress acting on thebump electrode 208 due to the difference in thermal expansion between the semiconductor device and the mounting substrate after mounting the substrate. The connection reliability of the solder bump electrode against the repetition of the above is increased.

図４６には検査パッドのレイアウト構成の別の例が示され、その断面構造が図４７に例示される。検査パッド２０９ａはボンディングパッド２０２ａを挟んで半田バンプ電極２０８と反対側の表面絶縁層２０６上に、バンプ電極下地金属層２９７によって形成されている。  FIG. 46 shows another example of the layout configuration of the inspection pad, and the cross-sectional structure thereof is illustrated in FIG. Theinspection pad 209a is formed by a bump electrodebase metal layer 297 on thesurface insulating layer 206 opposite to thesolder bump electrode 208 with thebonding pad 202a interposed therebetween.

プローブ検査専用ボンディングパッド２０２ｂに対しても、表面絶縁層２０６上の隣接部に、バンプ電極下地金属層２９７によって検査パッド２０９ｂが形成されている。  Aninspection pad 209b is formed of a bump electrodebase metal layer 297 in an adjacent portion on thesurface insulating layer 206 also for the probe inspectiondedicated bonding pad 202b.

検査パッド２０９ａをボンディングパッド２０２ａ直上からずらし、バンプ電極下地金属２９７で形成してあるので、仮にプローブ検査時に検査パッド２０９ａが損傷しても、ボンディングパッド２０２ａや再配置配線２０５が露出することはない。したがってボンディングパッド２０２ａとバンプ電極下地金属２０７との間の電気的接続が水分による腐食などによって切断される虞はない。ボンディングパッド２０２直上部に検査パッド２０９を設ける図４３や図４５の構造に比べて、平坦な検査パッド２０９を得ることができる。  Since theinspection pad 209a is shifted from immediately above thebonding pad 202a and is formed of the bumpelectrode base metal 297, even if theinspection pad 209a is damaged during the probe inspection, thebonding pad 202a and therearrangement wiring 205 are not exposed. . Therefore, there is no possibility that the electrical connection between thebonding pad 202a and the bumpelectrode base metal 207 is broken due to corrosion due to moisture. Compared to the structure of FIGS. 43 and 45 in which theinspection pad 209 is provided immediately above thebonding pad 202, aflat inspection pad 209 can be obtained.

図４６のようにチップ中心線上もしくはその近傍にボンディングパッド２０２を配列し、列の両側に半田バンプ電極２０８を配置する構造のフリップチップ型半導体集積回路では、ボンディングパッド列の両側に交互若しくは数個置きに反対側に再配置配線２０５を引き出すので、検査パッド２０９をボンディングパッド列の両側に振り分けて配置することにより、ボンディングパッド列の直上もしくは同一側に設けるよりも大きな寸法の検査パッド２０９を設けることができる。  As shown in FIG. 46, in the flip-chip type semiconductor integrated circuit in which thebonding pads 202 are arranged on or near the chip center line and thesolder bump electrodes 208 are arranged on both sides of the row, alternately or several pieces are provided on both sides of the bonding pad row. Since therearrangement wiring 205 is drawn out on the opposite side, theinspection pads 209 are arranged on both sides of the bonding pad row so as to provide theinspection pad 209 having a size larger than that provided directly above or on the same side of the bonding pad row. be able to.

検査パッド２０９は下部絶縁層２０４と表面絶縁層２０６が積層された上に形成されるため、下部の半導体回路素子からの距離を大きくすることができ、検査パッド２０９の付加によるキャパシタンスの増加を軽減することができる。  Since thetest pad 209 is formed on the lower insulatinglayer 204 and thesurface insulating layer 206 laminated, the distance from the lower semiconductor circuit element can be increased, and the increase in capacitance due to the addition of thetest pad 209 is reduced. can do.

さらに下部絶縁層２０４、表面絶縁層２０６の何れか片方にポリイミドなどの有機絶縁膜を使用すれば、一般の無機絶縁膜に比べて比誘電率が低いため、キャパシタンス低減効果が大きくなり、両方に使用すれば最大の効果を得ることができる。  Furthermore, if an organic insulating film such as polyimide is used for either the lower insulatinglayer 204 or thesurface insulating layer 206, the relative dielectric constant is lower than that of a general inorganic insulating film, so that the effect of reducing capacitance is increased. If used, the maximum effect can be obtained.

また、検査パッド２０９の下地となる表面絶縁層２０４にポリイミドなどの有機絶縁膜を使用する場合、一般の無機絶縁膜に比べて弾性率が低いため、検査パッド２０９をクロム、ニッケルなど硬い半田バンプ下地金属２０７で形成した場合でも、検査パッド２０９の表面が変形しやすくなる。このため、プローブ２１１先端との接触面積が大きくなり、電気的接続性が向上する。この効果は有機絶縁膜を下部絶縁層２０４と表面絶縁層２０６の両方に使用することにより一層顕著に現れる。  Further, when an organic insulating film such as polyimide is used for thesurface insulating layer 204 as the base of thetest pad 209, the elastic modulus is lower than that of a general inorganic insulating film, so that thetest pad 209 is made of a hard solder bump such as chromium or nickel. Even when thebase metal 207 is formed, the surface of theinspection pad 209 is easily deformed. For this reason, the contact area with the tip of theprobe 211 is increased, and the electrical connectivity is improved. This effect is more prominent when the organic insulating film is used for both the lower insulatinglayer 204 and thesurface insulating layer 206.

図４８には検査パッドの断面構造の別の例が示される。図４７との差異は、図４３に対する図４５の関係同様、バンプ電極下地金属２０７形成のためのマスクを省略して、コストを低減可能にした点である。即ち、図４７の場合は検査パッド２０９ａ表面の半田バンプ電極下地金属層２９７の下に接して再配置配線層２０５が存在しているため、プローブ検査時に半田バンプ電極下地金属層２９７が損傷を受けると、再配置配線層２０５が露出する可能性がある。そこで、図４７のように、検査パッド２０９ａと半田バンプ電極２０８を互いにボンディングパッド２０２ａの反対側に配置することによって、もし検査パッド２０９ａ部分の再配置配線層２０５に腐食等が生じても、ボンディングパッド２０２ａと半田バンプ電極２０８の間の電気的接続には影響しないため、高い接続信頼性を得ることができる。  FIG. 48 shows another example of the cross-sectional structure of the inspection pad. The difference from FIG. 47 is that the mask for forming the bumpelectrode base metal 207 is omitted to reduce the cost, as in the relationship of FIG. 45 with respect to FIG. That is, in the case of FIG. 47, since therearrangement wiring layer 205 exists in contact with the surface of theinspection pad 209a under the solder bump electrodebase metal layer 297, the solder bump electrodebase metal layer 297 is damaged during probe inspection. Then, therearrangement wiring layer 205 may be exposed. Therefore, as shown in FIG. 47, by arranging thetest pad 209a and thesolder bump electrode 208 on the opposite sides of thebonding pad 202a, even if corrosion or the like occurs in the rearrangedwiring layer 205 of thetest pad 209a, bonding is performed. Since the electrical connection between thepad 202a and thesolder bump electrode 208 is not affected, high connection reliability can be obtained.

図４８の構造では、検査パッド２０９ａが下部絶縁層２０４の上に形成されているため、図４７の実施例に比べればキャパシタンス低減効果は小さい。しかし，図４７よりも低コストで製造することができ、下部絶縁層２０４を有機絶縁膜で形成することにより、無機絶縁膜上に検査パッドを形成する特開平８−２９４５１号公報記載の技術等に比べて、検査パッド２０９の付加によるキャパシタンス増大を軽減する効果がある。また、図４８の構成においても、下部絶縁層２０４を有機絶縁膜で形成することにより、その上に形成する検査パッド２０９の表面が変形しやすくなるため、プローブ２１１との接触性が向上する。  In the structure of FIG. 48, since thetest pad 209a is formed on the lower insulatinglayer 204, the capacitance reducing effect is small as compared with the embodiment of FIG. However, the technique described in Japanese Patent Laid-Open No. 8-29451 can be manufactured at a lower cost than that of FIG. 47, and a test pad is formed on the inorganic insulating film by forming the lower insulatinglayer 204 with an organic insulating film. As compared with the above, there is an effect of reducing an increase in capacitance due to the addition of theinspection pad 209. Also in the configuration of FIG. 48, by forming the lower insulatinglayer 204 with an organic insulating film, the surface of thetest pad 209 formed thereon is easily deformed, so that the contact property with theprobe 211 is improved.

図４９には検査パッドのレイアウト構成の別の例が示され、その断面構造が図５０に例示される。電源または信号入出力用ボンディングパッド２０２ａに対応した検査パッド２０９ａは、ボンディングパッド２０２ａと半田バンプ電極下地金属２０７を接続する再配置配線２０５の途中から分岐した位置の表面絶縁層２０６上に形成されている。プローブ検査専用ボンディングパッド２０２ｂに対しては、ボンディングパッド直上部に検査パッド２０９ｂを設けている。このような位置に検査パッド２０９ａを設けても、ボンディングパッド２０２ａ直上に比べて平坦な検査パッドが得られる。キャパシタンス低減効果は図４７と同様である。  FIG. 49 shows another example of the layout configuration of the inspection pad, and the cross-sectional structure thereof is illustrated in FIG. Theinspection pad 209a corresponding to the power supply or signal input /output bonding pad 202a is formed on thesurface insulating layer 206 at a position branched from the middle of therearrangement wiring 205 connecting thebonding pad 202a and the solder bumpelectrode base metal 207. Yes. Aninspection pad 209b is provided immediately above the bonding pad for the probe pad 220b dedicated to probe inspection. Even if thetest pad 209a is provided at such a position, a flat test pad can be obtained as compared to the position immediately above thebonding pad 202a. The capacitance reduction effect is the same as in FIG.

検査パッド２０９ａは再配置配線２０５から分岐して形成されているため、プローブ検査で検査パッド２０９ａが損傷しても、ボンディングパッド２０２ａと半田バンプ電極下地金属２０７の間の電気的接続信頼性には影響しない。  Since theinspection pad 209a is branched from therearrangement wiring 205, even if theinspection pad 209a is damaged in the probe inspection, the electrical connection reliability between thebonding pad 202a and the solder bumpelectrode base metal 207 is not necessary. It does not affect.

プローブ検査専用ボンディングパッド２０２ｂについては、半田バンプ電極２０８との接続信頼性が無関係なため、特に検査パッド２０９ｂの損傷の影響を考慮する必要はなく、図４９のようにボンディングパッド２０２ｂの直上部や任意の位置に設けておいても問題はない。表面絶縁層２０６又は表面絶縁層２０６と下部絶縁層２０４の両方に有機絶縁膜を使用することによって検査パッド２０２とプローブ２１１との接触性が向上することは図４７の構造と同様である。  The probe pad dedicated forprobe inspection 202b is not related to the reliability of connection with thesolder bump electrode 208, so it is not particularly necessary to consider the influence of damage on theinspection pad 209b. There is no problem even if it is provided at an arbitrary position. The contact property between thetest pad 202 and theprobe 211 is improved by using an organic insulating film for thesurface insulating layer 206 or both thesurface insulating layer 206 and the lower insulatinglayer 204, as in the structure of FIG.

図５１はプローブ検査専用ボンディングパッド２０２ｂのみに検査パッド２０９ｂを設けた例が示される。プローブ検査専用ボンディングパッド２０２ｂには、当該ボンディングパッド２０２ｂより大きく形成した検査パッド２０９ｂを設け、電源及び信号入出力用ボンディングパッド２０２ａについては、半田バンプ電極２０８形成前の半田バンプ電極下地金属２０７を使用してプローブ検査を行うものとする。  FIG. 51 shows an example in which theinspection pad 209b is provided only on the probe inspection-dedicatedbonding pad 202b. Aninspection pad 209b formed larger than thebonding pad 202b is provided in the probe inspectiondedicated bonding pad 202b, and the solder bumpelectrode base metal 207 before forming thesolder bump electrode 208 is used for the power supply and signal input /output bonding pad 202a. Then, probe inspection shall be performed.

検査パッド２０９ｂが不可欠で、且つ電気特性に無関係なプローブ検査専用ボンディングパッド２０２ｂのみに検査パッド２０９ｂを設けることにより、他のボンディングパッド、特に信号入出力用配線のキャパシタンス増加を防止できる。また、検査パッドの数が少なくて済み、電気特性にも影響しないため、検査パッド２０９ｂの寸法及び間隔を十分大きくすることが可能である。  By providing thetest pad 209b only on the probe test-dedicatedbonding pad 202b which is indispensable for theprobe pad 209b and irrelevant to the electrical characteristics, it is possible to prevent an increase in capacitance of other bonding pads, particularly signal input / output wirings. Further, since the number of test pads is small and the electrical characteristics are not affected, the size and interval of thetest pads 209b can be sufficiently increased.

図５２は検査パッド２０９をボンディングパッド２０２側方の再配置配線２０５からボンディングパッド２０２の直上部に向かって延在させた例を示す断面図である。ボンディングパッド２０２の直上部を利用することによって、キャパシタンスを増加させることなく，平坦で寸法の大きな検査パッド２０９を形成することができ、しかも、検査パッド２０９の損傷が電気的接続信頼性に影響しない。この構造の場合にも、表面絶縁層２０６を有機絶縁膜で形成することにより、検査パッド２０２とプローブ２１１との接触性が向上する。  FIG. 52 is a cross-sectional view showing an example in which theinspection pad 209 is extended from therearrangement wiring 205 on the side of thebonding pad 202 toward the upper part of thebonding pad 202. By using the portion directly above thebonding pad 202, it is possible to form a flat andlarge test pad 209 without increasing the capacitance, and the damage of thetest pad 209 does not affect the electrical connection reliability. . Also in this structure, the contact between thetest pad 202 and theprobe 211 is improved by forming thesurface insulating layer 206 with an organic insulating film.

《フリップチップ型半導体集積回路の製造方法》
図５３〜図５７にはフリップチップ型半導体集積回路の製造工程が各段階毎に斜視図で示される。<< Flip-chip type semiconductor integrated circuit manufacturing method >>
53 to 57 are perspective views showing the manufacturing process of the flip chip type semiconductor integrated circuit at each stage.

図５３は従来のワイヤボンディング接続用ウェーハの完成段階である。すなわち、前記図３７の状態でのウェーハ２２０の全体を示した図であり、各チップ２１０には夫々前記ボンディングパッド２０２が形成されている。  FIG. 53 shows a completed stage of a conventional wire bonding connecting wafer. That is, FIG. 37 shows theentire wafer 220 in the state shown in FIG. 37, and thebonding pads 202 are formed on eachchip 210.

フリップチップ型半導体集積回路を製造するには、まず、図５４のウェーハ２２０に図３８〜図４１に例示されるように、下部絶縁層２０４、再配置配線２０５、表面絶縁層２０６、及びバンプ電極下地金属２０７などを形成し、図５４に示すようなバンプ電極下地金属２０７の形成された状態のウェーハ２２０を得る。図５４の状態は断面では図４１の状態に相当する。  In order to manufacture the flip-chip type semiconductor integrated circuit, first, as illustrated in FIGS. 38 to 41, the lower insulatinglayer 204, therearrangement wiring 205, thesurface insulating layer 206, and the bump electrode are formed on thewafer 220 of FIG. Abase metal 207 and the like are formed to obtain awafer 220 in which a bumpelectrode base metal 207 as shown in FIG. 54 is formed. The state in FIG. 54 corresponds to the state in FIG. 41 in cross section.

次に図５５に示すように、複数のプローブ２１１をその先端がウェーハ２２０上の複数の検査パッド２０９（図５５では図示を省略）に同時に接触するよう位置決めして固定したプローブカード２２１を使用してプローブ検査を行う。  Next, as shown in FIG. 55, aprobe card 221 in which a plurality ofprobes 211 are positioned and fixed so that their tips simultaneously contact a plurality of inspection pads 209 (not shown in FIG. 55) on thewafer 220 is used. Probe.

複数のプローブ２１１を同時に複数の検査パッド２０９に接触させることによって、チップ２１０の1個分または複数個分の検査パッド２０９を同時に検査し、接触位置を順次移動させて検査を行うことによりウェーハ２２０上の全てのチップ２１０に対してプローブ検査を行う。この時、同一のまたは同様な別個のプローブカード２２１を用いて機能選択や欠陥救済を同時に又は連続して行うことができる。  By bringing a plurality ofprobes 211 into contact with a plurality ofinspection pads 209 at the same time, one or a plurality ofinspection pads 209 of thechip 210 are simultaneously inspected, and inspection is performed by sequentially moving the contact positions. Probe inspection is performed on all thechips 210 above. At this time, function selection and defect relief can be performed simultaneously or sequentially using the same or similarseparate probe cards 221.

次に、半田バンプ電極の形成工程を、半田ペースト印刷方式を例に採って図５６により説明する。図示のようにウェーハ２２０の表面のバンプ電極下地金属２０７の配置に対応して開口２２３を形成した半田印刷マスク２２２を、ウェーハ２２０上に位置合わせして重ね、スキージ２２４によって半田ペースト２２５を印刷する。印刷直後の状態では図中の断面図に示すように、半田ペースト２２５がバンプ電極下地金属２０７よりもやや広い領域に平坦に印刷されている。このウェーハをリフロー加熱し、半田ペースト２２５を溶融させると、半田が球状に凝集し、半田バンプ電極２０８が形成される。  Next, the solder bump electrode forming process will be described with reference to FIG. 56, taking the solder paste printing method as an example. As shown in the drawing, asolder printing mask 222 havingopenings 223 corresponding to the arrangement of the bumpelectrode base metal 207 on the surface of thewafer 220 is aligned and superimposed on thewafer 220, and thesolder paste 225 is printed by thesqueegee 224. . In the state immediately after printing, as shown in the cross-sectional view in the figure, thesolder paste 225 is printed flat in a region slightly wider than the bumpelectrode base metal 207. When the wafer is reflow-heated to melt thesolder paste 225, the solder aggregates into a spherical shape, and thesolder bump electrode 208 is formed.

バンプ電極２０８形成後のウェーハ２２０は図５７に示すようにダイシングブレード２２６によって個片のチップ２１０に切断分離することにより、フリップチップ型半導体集積回路の完成品を得ることができる。完成品にはさらに必要に応じてバーンイン検査や性能、外観などの各種最終検査が施され、所定のマーキングや包装を行った後出荷される。  Thewafer 220 after thebump electrode 208 is formed is cut and separated intoindividual chips 210 by adicing blade 226 as shown in FIG. 57, whereby a finished product of a flip chip type semiconductor integrated circuit can be obtained. The finished product is further subjected to burn-in inspection and various final inspections such as performance and appearance as necessary, and are shipped after predetermined marking and packaging.

《再配置配線形成工程以降の製造工程》
図５８は本発明のフリップチップ型半導体集積回路の再配置配線形成工程以降の製造工程フローを、（ａ），（ｂ），（ｃ），（ｄ）の４通りで示している。同図に示される製造フローは、前記図４３の構造を一例とすれば、絶縁層２０４の上に再配置配線２０５を形成する再配置配線形成Ｓ１、２０６のような絶縁層を形成する表面絶縁層形成Ｓ２、２０７のようなバンプ電極下地金属そして検査パッド２０９の下地金属２９７などを形成するバンプ電極下地金属形成Ｓ３、前記アンチヒューズ１のプログラムによるモード設定のような機能選択Ｓ４、プローブ検査Ｓ５、前記アンチヒューズ１のプログラムによる不良ビット置き換えのような欠陥救済Ｓ６、バンプ電極を形成するバンプ形成Ｓ７、ウェーハからチップを切り出す個片切断（ダイシング）Ｓ８、バーンインＳ９ 及び最終検査Ｓ１０の各工程を含む。<< Manufacturing process after rearrangement wiring formation process >>
58 shows the manufacturing process flow after the rearrangement wiring forming process of the flip chip type semiconductor integrated circuit according to the present invention in four ways (a), (b), (c) and (d). If the structure of FIG. 43 is taken as an example in the manufacturing flow shown in FIG. 43, surface insulation for forming an insulating layer such as rearrangement wiring formation S1 and 206 for forming therearrangement wiring 205 on the insulatinglayer 204 is formed. Bump electrode base metal such as layer formation S2 and 207 and bump electrode base metal formation S3 for forming thebase metal 297 of theinspection pad 209, function selection S4 such as mode setting by the program of theantifuse 1, probe inspection S5 Defect relief S6 such as defective bit replacement by the program of theantifuse 1, bump formation S7 for forming bump electrodes, individual cutting (dicing) S8 for cutting a chip from the wafer, burn-in S9, and final inspection S10 Including.

図５８の（ａ）に示される製造のフローは、バーンインＳ９すなわち高温での連続動作試験を、個片切断Ｓ８の後にチップ単位で行う場合の製造フローである。フリップチップ型半導体集積回路では再配置配線によって半田バンプ電極の間隔をボンディングパッドの間隔（６０〜１５０μm程度）より広げている（０．５〜１．０ｍｍ程度）ため、ＢＧＡ（ボール・グリッド・アレイ）型のＣＳＰ（チップ・サイズ・パッケージ）に使用されるバーンイン用ソケットを使用することによって、容易にチップ単位でのバーンインを行うことができる。即ち、バーンイン工程に先立って、予めチップ上にバンプ電極が形成され、且つ、そのバンプ電極の配列パターンをバーンイン用ソケットの電極配列パターンに対応させることによって、特別な仕様のバーンイン用ソケットを新規に準備する必要がないので、フリップチップ型半導体集積回路の組み立てコストを低減する事が可能である。また、前記バンプ電極を接続端子として利用した前記バーンイン用ソケットを用いない場合でも前記検査パッド２０９を利用してバーンインの為の電気的接続を行う事は可能である。この場合は、バンプ電極間に配置された検査用パッドにプロービングが可能な狭ピッチの高価なバーンイン用接触子が必要になる反面、ソケットの高温での接触による半田バンプ電極２０８の変形を防止することができる。  The manufacturing flow shown in (a) of FIG. 58 is a manufacturing flow in the case where the burn-in S9, that is, the continuous operation test at a high temperature, is performed in units of chips after the piece cutting S8. In the flip-chip type semiconductor integrated circuit, the distance between the solder bump electrodes is made larger than the distance between the bonding pads (about 60 to 150 μm) by the rearrangement wiring (about 0.5 to 1.0 mm). By using a burn-in socket used in a CSP type (chip size package), it is possible to easily perform burn-in on a chip basis. In other words, prior to the burn-in process, bump electrodes are formed on the chip in advance, and the bump electrode arrangement pattern is made to correspond to the electrode arrangement pattern of the burn-in socket, whereby a special specification burn-in socket is newly created. Since it is not necessary to prepare, the assembly cost of the flip chip type semiconductor integrated circuit can be reduced. Further, even when the burn-in socket using the bump electrode as a connection terminal is not used, it is possible to make an electrical connection for burn-in using theinspection pad 209. In this case, an expensive burn-in contact with a narrow pitch capable of probing is required for the inspection pad arranged between the bump electrodes, but the deformation of thesolder bump electrode 208 due to the contact of the socket at a high temperature is prevented. be able to.

図５８の（ｂ）及び（ｃ）の製造フローはバーンインＳ９を個片切断Ｓ８の前にウェーハ段階で行う。特に図５８の（ｂ）は、前記検査パッド２０９又は半田バンプ電極２０８の形成前のバンプ下地金属２０７を用いて、半田バンプ電極形成前にバーンインを行う場合の製造フローである。バンプ電極を使用しないでバーンインの電気的接続を行うため、バーンイン用ソケットの高温環境下での接触による半田バンプ電極の変形を防止することができる。また、半田バンプ電極形成前の平坦な段階でバーンインを行うため、半田バンプ電極２０８が障害となることなく容易に検査パッド２０９にソケットなどのバーンイン用接触子を当てることができる。また、ウェーハ段階でバーンインを行うので、複数チップを一括してバーンインでき、検査のスループットを向上させることが可能である。  58 (b) and 58 (c), the burn-in S9 is performed at the wafer stage before the piece cutting S8. In particular, FIG. 58B shows a manufacturing flow in the case where burn-in is performed before the formation of the solder bump electrode using thebump base metal 207 before the formation of theinspection pad 209 or thesolder bump electrode 208. Since the burn-in electrical connection is performed without using the bump electrode, it is possible to prevent the solder bump electrode from being deformed by the contact of the burn-in socket in a high temperature environment. In addition, since burn-in is performed at a flat stage before the formation of the solder bump electrodes, it is possible to easily apply a burn-in contact such as a socket to thetest pad 209 without thesolder bump electrodes 208 becoming an obstacle. Further, since burn-in is performed at the wafer stage, a plurality of chips can be burned in at a time, and the inspection throughput can be improved.

図５８の（ｃ）は半田バンプ電極形成後にバーンインを行う場合の製造フローを示す。バーンイン用接触子は半田バンプ電極２０８に接触させる。半田バンプ電極２０８にバーンイン用接触子を接触させる場合はバーンイン時に半田バンプ電極２０８に変形を生じさせ易いが、バンプ電極下地金属２０７に損傷あるいは表面劣化を生じさせる危険性がなく、信頼性の高いバンプ下地金属、再配置配線の形成が可能になる。この場合にも、図５８の（ｂ）と同様にウェーハ段階でバーンインを行うため、検査のスループットを向上させる事が可能である。  FIG. 58 (c) shows a manufacturing flow when burn-in is performed after the formation of the solder bump electrodes. The burn-in contact is brought into contact with thesolder bump electrode 208. When the burn-in contact is brought into contact with thesolder bump electrode 208, thesolder bump electrode 208 is likely to be deformed at the time of burn-in, but there is no risk of causing damage or surface deterioration of the bumpelectrode base metal 207 and high reliability. Bump base metal and rearrangement wiring can be formed. Also in this case, since the burn-in is performed at the wafer stage as in FIG. 58B, the inspection throughput can be improved.

図５８の（ｄ）に示される製造フローは、図５８の（ａ）〜（ｃ）の各フローの表面絶縁層形成Ｓ２の工程とバンプ電極下地金属形成Ｓ３の工程を入れ換えた製造フローであり、機能選択工程以降の工程は図５８の（ａ）〜（ｃ）の何れかの製造フローと共通である。図５８の（ａ）〜（ｃ）と図５８の（ｄ）との関係は図４３及び図４７の構造と、図４５及び図４８の構造との関係に対応し、図５８の（ｄ）の製造フローでは再配置配線２０５とバンプ下地金属２０７を同一工程で形成したので、図５８の（ａ）〜（ｃ）の製造フローに比べてバンプ電極下地金属の形成コストを低減することができる。  The manufacturing flow shown in (d) of FIG. 58 is a manufacturing flow in which the process of forming the surface insulating layer S2 and the process of forming the bump electrode base metal S3 in each of the flows of (a) to (c) of FIG. The steps after the function selection step are the same as those in any one of the manufacturing flows shown in FIGS. The relationship between FIGS. 58A to 58C and FIG. 58D corresponds to the relationship between the structure of FIGS. 43 and 47 and the structure of FIGS. 45 and 48, and FIG. In this manufacturing flow, since therearrangement wiring 205 and thebump base metal 207 are formed in the same process, the formation cost of the bump electrode base metal can be reduced as compared with the manufacturing flow of FIGS. .

尚、半導体集積回路素子が充分確立されたプロセスで製造され、不良率が低い場合には、バーンインが省略されることもある。この場合には、図５８の（ａ）〜（ｃ）の各製造フローは全く同一となり、差異はなくなる。  If the semiconductor integrated circuit element is manufactured by a well-established process and the defect rate is low, burn-in may be omitted. In this case, the manufacturing flows in FIGS. 58A to 58C are exactly the same, and there is no difference.

図５９には以上の各製造工程フローにおけるプローブ検査Ｓ５、バーンインＳ９，最終検査Ｓ１０の各検査工程でのプローブ、ソケットなどのチップ接触箇所をまとめて示してある。図５９において、プローブ検査専用端子（パッド）は、プローブ検査（広義には機能選択、欠陥救済を含む）時のみに使用し、本発明で述べた検査パッド２０９にプローブを接触させる。  FIG. 59 collectively shows the chip contact locations of the probe, socket, etc. in each inspection process of the probe inspection S5, burn-in S9, and final inspection S10 in the above manufacturing process flows. In FIG. 59, a probe inspection dedicated terminal (pad) is used only for probe inspection (including function selection and defect relief in a broad sense), and the probe is brought into contact with theinspection pad 209 described in the present invention.

電源供給及び信号入出力用端子については、プローブ検査時及びバーンイン時の接触箇所は上記図５８の（ａ）〜（ｃ）の何れのフローを採用するかによって異なる。ただし最終検査は何れの場合も完成品としての半田バンプ電極を使用して行う。  As for the power supply and signal input / output terminals, the contact locations at the time of probe inspection and burn-in differ depending on which of the flows shown in FIGS. However, the final inspection is performed using the solder bump electrode as a finished product in any case.

図５８の各製造工程フローでは、何れも機能選択Ｓ４、プローブ検査Ｓ５、欠陥救済Ｓ６を連続して実施している。機能選択Ｓ４と欠陥救済Ｓ６にアンチヒューズを利用する場合、これら三つの工程は何れもプローブをウェーハに接触させることによって電気的処理のみ（レーザによるヒューズ切断や再配置配線の変更を伴わない）によって行うことができるので、1回のプロービングで（即ち他のチップに対するプロービングの後に再度プロービングすることなく）３工程を一括して処理することができ、工程を簡略化することが可能となる。この場合は，機能選択や欠陥救済も広義のプローブ検査に含めて考えることができる。  In each manufacturing process flow of FIG. 58, function selection S4, probe inspection S5, and defect relief S6 are successively performed. When an antifuse is used for function selection S4 and defect relief S6, all these three steps are performed only by electrical processing (without laser fuse cutting or rearrangement wiring change) by bringing the probe into contact with the wafer. Since it can be performed, three steps can be processed in a single process by probing once (that is, without probing again after probing another chip), and the process can be simplified. In this case, function selection and defect relief can be included in the broader probe inspection.

図５８の各製造工程フローでは、何れも半田バンプ電極形成Ｓ９を図５６で示した方法などで個片切断Ｓ８の前のウェーハ段階で一括して行っており、個片のチップ毎に半田バンプ電極を形成する従来のＢＧＡやＣＳＰの製造工程に比べて能率良く半田バンプ電極を形成することができる。  In each manufacturing process flow of FIG. 58, the solder bump electrode formation S9 is collectively performed at the wafer stage before the individual piece cutting S8 by the method shown in FIG. Solder bump electrodes can be formed more efficiently than conventional BGA and CSP manufacturing processes for forming electrodes.

さらに機能選択Ｓ４、プローブ検査Ｓ５、欠陥救済Ｓ６の三つの工程を半田バンプ電極形成Ｓ７の前に行うことにより、半田バンプの突起が障害となることなく容易にプロービングを行うことができる。  Further, by performing the three steps of function selection S4, probe inspection S5, and defect relief S6 before the solder bump electrode formation S7, probing can be easily performed without obstruction of the protrusion of the solder bump.

機能選択Ｓ４はプローブ検査Ｓ５又は欠陥救済Ｓ６の後に実施することも可能である。しかし，機能選択Ｓ４をプローブ検査Ｓ５の前に実施すれば、プローブ検査Ｓ５の時には予め選択した機能についてのみ検査を行えば良くなるため、検査項目を削減し検査能率を向上させることが可能となる。  The function selection S4 can be performed after the probe inspection S5 or the defect repair S6. However, if the function selection S4 is performed before the probe inspection S5, it is only necessary to perform the inspection for the function selected in advance at the time of the probe inspection S5. Therefore, the inspection items can be reduced and the inspection efficiency can be improved. .

機能選択Ｓ４によって得られる各品種間の需要割合は市場の動向によって常時変化する。したがって需要の変化に柔軟に対応し、かつ品種毎の在庫量を最小限とするためには、機能選択前の状態で在庫を有していることが望ましく、しかも機能選択後の工程ができるだけ短期間に対応できるものであることが望ましい。機能選択にアンチヒューズを利用することにより、全ての品種に同一の再配置配線パターンを施し、バンプ電極形成直前の状態で在庫保管することができる。これによって、需要変化に応じて短期間で必要な品種を製造することができ、在庫量も削減することが可能となる。  The demand ratio between the varieties obtained by the function selection S4 constantly changes depending on the market trend. Therefore, in order to respond flexibly to changes in demand and minimize the amount of stock for each product type, it is desirable to have stock in the state before function selection, and the process after function selection is as short as possible It is desirable to be able to cope with this. By using antifuses for function selection, the same rearrangement wiring pattern can be applied to all types and stocked in the state immediately before bump electrode formation. As a result, necessary varieties can be manufactured in a short period of time according to changes in demand, and the amount of inventory can be reduced.

図５８で説明した製造フローに対しては、上記とは逆に、前記プログラム素子による機能選択Ｓ４を前記バンプ電極の形成Ｓ７後に行うことができる。この場合には、機能選択のためにプログラム素子へ電圧を印加するための電極を突起状電極と同様に半導体集積回路の表面に露出させおく必要がある。但し、機能選択に伴う処理を除いてウェーハ工程の殆どを終えた状態で半導体集積回路を在庫できるので、在庫管理が容易である。  In the manufacturing flow described with reference to FIG. 58, on the contrary, the function selection S4 by the program element can be performed after the formation of the bump electrode S7. In this case, an electrode for applying a voltage to the program element for function selection needs to be exposed on the surface of the semiconductor integrated circuit like the protruding electrode. However, since the semiconductor integrated circuit can be stocked in a state where most of the wafer process is completed except for the processing associated with function selection, stock management is easy.

以上説明したフリップチップ型半導体集積回路及びその製造方法によれば以下の作用効果を得ることができる。  According to the flip chip type semiconductor integrated circuit and the manufacturing method thereof described above, the following operational effects can be obtained.

〔１〕フリップチップ型半導体集積回路８０，１００にアンチヒューズ１のようなプログラム素子を採用するから、プログラム素子としてレーザで熔断可能なヒューズを用いることによって顕在化される信頼性の低下を全く引き起こさない。  [1] Since the flip chip type semiconductor integratedcircuits 80 and 100 employ a program element such as theantifuse 1, the use of a fuse that can be melted by a laser as the program element causes a decrease in reliability that is manifested. Absent.

前記再配置配線２０５のような導電層を前記パッド２０２ａ，２０２ｂのような端子の配列に対する突起状電極２０８の再配置用配線として用いる場合、前記導電層の上下に絶縁膜２０４，２０６を配置すれば、突起状電極を介して半導体基板に与えられる応力・歪状態を緩和させることができる。  When a conductive layer such as therearrangement wiring 205 is used as a rearrangement wiring of the protrudingelectrode 208 with respect to the arrangement of terminals such as thepads 202a and 202b, insulatingfilms 204 and 206 are disposed above and below the conductive layer. For example, the stress / strain state applied to the semiconductor substrate via the protruding electrode can be relaxed.

フリップチップ型半導体集積回路は、プローブテストのための検査パッドなどに用いることができるパッド電極２０９ａ，２０９ｂを表面に露出させておくことができる。プログラム素子に所定の電位差を形成する為の電圧印加に前記パッド電極の内の一部のパッド電極２０９ｂを用いる事ができる。プログラム素子をプログラムした後、パッド電極をフローティングにしておけば良い回路構成（図２２のトランジスタＴ９〜Ｔ１１から成る回路）の場合には、パッド電極２０９ｂには突起状電極２０８を割当てなくても良い。こうすれば、フリップチップ型半導体集積回路のプログラム素子の状態を電気的に変更するために必要となる電極がその他の用途の突起状電極の数を制限しない。これに対し、プログラム素子をプログラムした後、パッド電極を接地電位Ｖｓｓ又は電源電圧Ｖｃｃに強制しなければないらない回路構成の場合には、パッド電極２０９ｂには突起状電極２０８を割当て、基板実装に際して当該突起状電極を配線基板上の電源配線に接続しておけば良い。  In the flip-chip type semiconductor integrated circuit,pad electrodes 209a and 209b that can be used as inspection pads for a probe test can be exposed on the surface. A part of thepad electrodes 209b can be used to apply a voltage for forming a predetermined potential difference in the program element. In the case of a circuit configuration (a circuit comprising the transistors T9 to T11 in FIG. 22) in which the pad electrode may be left floating after programming the program element, the protrudingelectrode 208 may not be assigned to thepad electrode 209b. . In this way, the electrodes necessary for electrically changing the state of the program element of the flip-chip type semiconductor integrated circuit do not limit the number of protruding electrodes for other uses. On the other hand, in the case of a circuit configuration in which the pad electrode must be forced to the ground potential Vss or the power supply voltage Vcc after the programming element is programmed, the protrudingelectrode 208 is assigned to thepad electrode 209b, The protruding electrode may be connected to the power supply wiring on the wiring board.

前記アンチヒューズ１のようなプログラム素子に所定の電位差を形成する為の電圧がＶｂｂ’やＶＤＤのようにプログラム素子以外の回路の通常の動作電源電圧Ｖｓｓ，Ｖｃｃと相異する電圧である場合には、前記プログラム用電圧の印加電極を複数のプログラム素子に共通化すれば、そのような外部端子の数を減らす事が出来る。  When a voltage for forming a predetermined potential difference in the program element such as theantifuse 1 is a voltage different from normal operating power supply voltages Vss and Vcc of circuits other than the program element, such as Vbb ′ and VDD. The number of external terminals can be reduced by sharing the program voltage application electrode with a plurality of program elements.

アンチヒューズ１の絶縁膜を破壊するために正電圧ＶＤＤと負電圧Ｖｂｂ’を利用するので、アンチヒューズ１の破壊用電位差を得るとき、回路の接地電圧Ｖｓｓを基準とした絶対値的な電圧をほぼ通常動作の電圧に抑える事が可能になる。  Since the positive voltage VDD and the negative voltage Vbb ′ are used to destroy the insulating film of theantifuse 1, when obtaining the breakdown potential difference of theantifuse 1, an absolute value voltage based on the circuit ground voltage Vss is used. It becomes possible to suppress the voltage to almost normal operation.

前記アンチヒューズ１のようなプログラム素子は不良の救済に用いることができる。また、前記プログラム素子は半導体集積回路の機能選択に用いることができる。これにより、フリップチップ型半導体集積回路において、突起状電極を形成した後でも機能選択若しくは動作モード選択と言う点でボンディングオプションと同等の融通性を簡単に得ることができる。前記アンチヒューズのようなプログラム素子は回路の特性を選択する為のトリミング情報の記憶手段として採用することもできる。  The program element such as theantifuse 1 can be used for defect relief. The program element can be used for function selection of a semiconductor integrated circuit. Thereby, in the flip chip type semiconductor integrated circuit, flexibility equivalent to the bonding option can be easily obtained in terms of function selection or operation mode selection even after the protruding electrodes are formed. The program element such as the antifuse may be employed as a trimming information storage means for selecting circuit characteristics.

〔２〕フリップチップ型半導体集積回路にアンチヒューズ１のようなプログラム素子を採用した半導体集積回路の製造方法は、例えば従来のボンディングワイヤ接続用ボンディングパッド２０２を有するウェーハなどを完成させる第１の工程の他に、前記ボンディングパッド２０２の一部に対応する実装接続用の複数個のバンプ電極２０８を形成する第２の工程Ｓ７と、前記ウェーハに形成されている回路を検査する第３の工程Ｓ５と、前記第３の工程による検査結果に従って欠陥部分を救済回路に置き換える第４の工程Ｓ６と、バーンインを行う第５の工程Ｓ９と、前記ウェーハをダイシングする第６の工程Ｓ８とを含む。そして、前記アンチヒューズ１の状態を不可逆的に変化させて前記回路の機能を選択する第７工程Ｓ４を含む。上記により、レーザで熔断可能なヒューズをプログラム素子として用いることなく、半導体集積回路の機能選択が可能である。これにより、機能選択が施されて製造されたフリップチップ型半導体集積回路の歩留まり向上並びに信頼性向上に寄与することができる。  [2] A semiconductor integrated circuit manufacturing method that employs a program element such as theantifuse 1 in a flip chip type semiconductor integrated circuit is, for example, a first step of completing a conventional wafer having abonding pad 202 for bonding wire connection. In addition, a second step S7 for forming a plurality ofbump electrodes 208 for mounting connection corresponding to a part of thebonding pad 202, and a third step S5 for inspecting a circuit formed on the wafer. And a fourth step S6 for replacing the defective portion with a relief circuit in accordance with the inspection result in the third step, a fifth step S9 for performing burn-in, and a sixth step S8 for dicing the wafer. A seventh step S4 of selecting the function of the circuit by irreversibly changing the state of theantifuse 1 is included. As described above, the function of the semiconductor integrated circuit can be selected without using a fuse that can be melted by a laser as a program element. Thereby, it is possible to contribute to improvement in yield and reliability of the flip chip type semiconductor integrated circuit manufactured by selecting the function.

前記プログラム素子による機能選択を前記バンプ電極２０８の形成前に行うことができる。即ち、前記第７工程Ｓ４の後に前記第２の工程Ｓ７を行う。バンプ電極２０８を形成した後はウェーハ上に少なからず凹凸ができる。バンプ電極２０８の形成前に機能選択を行えば、そのためのアンチヒューズ１への電圧印加用パッド若しくは端子に対するプローブの接触が容易であり、機能選択の作業能率を向上させることができる。  The function selection by the program element can be performed before thebump electrode 208 is formed. That is, the second step S7 is performed after the seventh step S4. After thebump electrode 208 is formed, there are not a few irregularities on the wafer. If the function is selected before the formation of thebump electrode 208, the probe can be easily brought into contact with the voltage application pad or terminal to theantifuse 1 for that purpose, and the work efficiency of the function selection can be improved.

上記とは逆に、前記アンチヒューズ１による機能選択Ｓ４を前記バンプ電極２０８の形成（Ｓ７）後に行うことができる。この場合には、機能選択のためにアンチヒューズ１へ電圧を印加するための電極をバンプ電極２０８と同様に半導体集積回路の表面に露出させおく必要がある。但し、機能選択に伴う処理を除いてウェーハ工程の殆どを終えた状態で半導体集積回路を在庫できるので、在庫管理が容易である。  On the contrary, the function selection S4 by theantifuse 1 can be performed after the formation of the bump electrode 208 (S7). In this case, an electrode for applying a voltage to theantifuse 1 for function selection needs to be exposed on the surface of the semiconductor integrated circuit like thebump electrode 208. However, since the semiconductor integrated circuit can be stocked in a state where most of the wafer process is completed except for the processing associated with function selection, stock management is easy.

前記欠陥部分を救済回路に置き換える前記第４工程Ｓ６において、前記置き換えは、前記アンチヒューズ１の状態を不可逆的に変化させて行うことができる。このとき、機能選択Ｓ４、検査Ｓ５、及び救済Ｓ６の各工程は、１回路プロービング処理で済ませる事ができる。すなわち、前記第３工程、前記第４工程及び前記第７工程を連続的に行い、各工程には必要に応じて前記端子又はバンプ電極２０８に対するプロービング処理を含む。機能選択Ｓ４、検査Ｓ５、及び救済Ｓ６の各工程の後にバンプ電極２０８を形成すれば（Ｓ７）、アンチヒューズへの電圧印加用パッド若しくは端子に対するプローブの接触が容易であり、機能選択はもとより検査及び救済の作業能率も向上させることができる。  In the fourth step S6 in which the defective portion is replaced with a relief circuit, the replacement can be performed by irreversibly changing the state of theantifuse 1. At this time, each step of function selection S4, inspection S5, and relief S6 can be completed by a one-circuit probing process. That is, the third step, the fourth step, and the seventh step are continuously performed, and each step includes a probing process for the terminal or thebump electrode 208 as necessary. If thebump electrode 208 is formed after each step of the function selection S4, the inspection S5, and the relief S6 (S7), the probe can be easily contacted with the voltage application pad or terminal to the antifuse, and the inspection is performed as well as the function selection. In addition, the work efficiency of relief can be improved.

前記バーンインを行う第５工程Ｓ９の後に第２工程によりバンプ電極２０８を形成すれば（Ｓ７）、高温環境下での突起状電極の変形を考慮しなくてもよいから、その点においてバーンインを容易に行うことができる。  If thebump electrode 208 is formed in the second step after the fifth step S9 for performing the burn-in (S7), it is not necessary to consider the deformation of the protruding electrode in a high-temperature environment, and therefore burn-in is easy in that respect. Can be done.

〔３〕フリップチップ型半導体集積回路における欠陥部分を救済回路に置き換えることに着目したとき、半導体集積回路の製造方法は、例えば従来のボンディングワイヤ接続用ボンディングパッド２０２を有するウェーハなどを完成させる第１の工程の他に、前記ボンディングパッド２０２の一部に対応する実装接続用の複数個のバンプ電極２０８を形成する第２の工程Ｓ７と、前記ウェーハに形成されている回路を検査する第３の工程Ｓ５と、前記第３の工程による検査結果に従って欠陥部分を救済回路に置き換える第４の工程Ｓ６と、バーンインを行う第５の工程Ｓ９と、前記ウェーハをダイシングする第６の工程Ｓ８とを含み、前記第４工程Ｓ６は、前記アンチヒューズ１の状態を不可逆的に変化させて前記置き換えを行う工程とされる。前記第４工程では、例えば、前記複数のボンディングパッド２０２のうち前記アンチヒューズ１に接続されている所定の端子を介して前記アンチヒューズ１に所定の電位差を形成する為の電圧を印加する。上記により、レーザで熔断可能なヒューズをプログラム素子として用いることなく、半導体集積回路の欠陥救済が可能である。これにより、救済が施されて製造されたフリップチップ型半導体集積回路の歩留まり向上並びに信頼性向上に寄与することができる。  [3] When attention is focused on replacing a defective portion in a flip-chip type semiconductor integrated circuit with a relief circuit, a semiconductor integrated circuit manufacturing method is, for example, a first method of completing a wafer having abonding pad 202 for connecting a conventional bonding wire. In addition to this step, a second step S7 for forming a plurality ofbump electrodes 208 for mounting connection corresponding to a part of thebonding pad 202, and a third step for inspecting a circuit formed on the wafer. Including a step S5, a fourth step S6 for replacing the defective portion with a relief circuit in accordance with the inspection result in the third step, a fifth step S9 for performing burn-in, and a sixth step S8 for dicing the wafer. The fourth step S6 is a step of performing the replacement by irreversibly changing the state of theantifuse 1. . In the fourth step, for example, a voltage for forming a predetermined potential difference is applied to theantifuse 1 through a predetermined terminal connected to theantifuse 1 among the plurality ofbonding pads 202. As described above, the defect relief of the semiconductor integrated circuit can be achieved without using a fuse that can be melted by a laser as a program element. Thereby, it is possible to contribute to the improvement of the yield and the reliability of the flip chip type semiconductor integrated circuit manufactured by the relief.

〔４〕フリップチップ型半導体集積回路のプローブテストに着目したとき、バンプ電極が設けられずプローブ検査にのみ用いられるボンディングパッドのような端子２０２ｂの直上もしくは近傍に、再配置配線層２０５もしくはバンプ電極下地金属層２９７等の導電層を用いた検査パッド２０９ｂを設ける。すなわち、前記検査パッド２０９ｂをバンプ電極２０８と排他的に設ける。これにより、回路基板への実装と言う意味で実用的な間隔でのバンプ電極の配置を最大限に容易化することができる。  [4] When attention is paid to the probe test of the flip-chip type semiconductor integrated circuit, therearrangement wiring layer 205 or the bump electrode is provided immediately above or in the vicinity of the terminal 202b such as a bonding pad that is not provided with a bump electrode and is used only for probe inspection. Atest pad 209b using a conductive layer such as abase metal layer 297 is provided. That is, theinspection pad 209b is provided exclusively with thebump electrode 208. Thereby, the arrangement of the bump electrodes at a practical interval in the sense of mounting on the circuit board can be facilitated to the maximum.

バンプ電極２０８を設けるボンディングパッド２０２ａのような端子についても同様の検査パッド２０９ａを設けても良い。  Asimilar test pad 209a may be provided for a terminal such as thebonding pad 202a on which thebump electrode 208 is provided.

プローブ検査はこれらの検査パッド２０９ａ，２０９ｂを用いて、若しくは、前記検査パッド２０９ｂと共に、バンプ電極形成前のバンプ電極下地金属２０７を併用して実施する。上記により、検査パッド２０９ｂを使用することにより、プローブ検査専用パッドのためのバンプ電極を追加しなくてもよい。バンプ電極２０８を有する端子に対しても検査パッド２０９ａを追加することにより、ウェーハプローブテストを検査パッド２０９ａ，２０９ｂだけを用いて容易に行う事ができる。  The probe inspection is performed using theseinspection pads 209a and 209b, or together with theinspection pad 209b and using the bumpelectrode base metal 207 before forming the bump electrode. As described above, by using theinspection pad 209b, it is not necessary to add a bump electrode for the probe inspection dedicated pad. By adding theinspection pad 209a to the terminal having thebump electrode 208, the wafer probe test can be easily performed using only theinspection pads 209a and 209b.

更に、ボンディングパッドのような端子の近傍に設けられバンプ電極下地金属よりも寸法の小さな検査パッド２０９ａ，２０９ｂを使用することにより、再配置配線工程後にプローブ検査を実施することができる。  Further, by using theinspection pads 209a and 209b which are provided in the vicinity of the terminals such as bonding pads and have a smaller size than the bump electrode base metal, the probe inspection can be performed after the rearrangement wiring process.

また、ポリイミドなどの有機絶縁層２０４の上に再配置配線２０５のような導電層及び検査パッドを形成する。比誘電率が小さく厚膜化の容易な有機絶縁層上に検査パッドを設けることにより、検査パッドと下部半導体回路の間のキャパシタンスを低減することが可能となる。また、有機絶縁層の弾性係数が比較的小さいため、検査パッド表面が変形し易くなり、プローブの接触性が向上する。  Further, a conductive layer such as therearrangement wiring 205 and a test pad are formed on the organic insulatinglayer 204 such as polyimide. By providing the test pad on the organic insulating layer having a small relative dielectric constant and easy to increase in thickness, the capacitance between the test pad and the lower semiconductor circuit can be reduced. Moreover, since the elastic coefficient of the organic insulating layer is relatively small, the test pad surface is easily deformed, and the contact property of the probe is improved.

そして、再配置配線上に絶縁層２０６を形成し、その上にバンプ電極下地金属２０７及び検査パッド２０９ｂを形成する。よって、再配置配線の上下２層の絶縁層２０４，２０６を積層した上に検査パッドを設けることにより、検査パッドと下部半導体回路の間のキャパシタンスを低減することが可能となる。  Then, the insulatinglayer 206 is formed on the rearrangement wiring, and the bumpelectrode base metal 207 and theinspection pad 209b are formed thereon. Therefore, the capacitance between the test pad and the lower semiconductor circuit can be reduced by providing the test pad on the two upper and lower insulatinglayers 204 and 206 of the rearrangement wiring.

〔５〕前記検査パッドを設けた構造の半導体集積回路の製造方法において、バーンインは、バンプ電極形成後ダイシングしてから行い、或いは、その逆に、バーンイン後バンプ電極を形成してダイシングを行っても良い。前者においては、フリップチップ型半導体集積回路と同様に外部接続電極がエリアアレイ状にマッピングされたＢＧＡ（ボールグリッドアレイ）型の半導体チップの為に用意されているバーンイン用ソケットを流用でき、或いはバンプ電極のエリアアレイ状の配列を既存のバーンイン用ソケットの端子配列に合せることにより、特別な仕様のバーンイン用ソケットを新規に用意しなくても済み、チップ単位でのバーンインを容易に行う事が出来、また、テストコストの低減にも寄与する。後者は、プローブテストだけでなく、バーンインも、検査パッド２０９ａ，２０９ｂ或いは検査パッド２０９ｂとバンプ状電極下地金属２０７を用いて行う事が出来る。したがって、高温下でソケットに接触する事により半田バンプ電極のような突起状電極が変形するのを防止する事が出来る。  [5] In the method of manufacturing a semiconductor integrated circuit having the structure having the inspection pad, the burn-in is performed after the bump electrode is formed and then dicing is performed, or conversely, the bump electrode is formed after the burn-in and the dicing is performed. Also good. In the former, a burn-in socket prepared for a BGA (ball grid array) type semiconductor chip in which external connection electrodes are mapped in an area array like a flip chip type semiconductor integrated circuit can be used, or a bump can be used. By aligning the electrode area array arrangement with the terminal arrangement of the existing burn-in socket, it is not necessary to prepare a special burn-in socket and burn-in can be easily performed on a chip basis. It also contributes to reducing test costs. In the latter case, not only the probe test but also burn-in can be performed using theinspection pads 209a and 209b or theinspection pad 209b and the bump-likeelectrode base metal 207. Therefore, it is possible to prevent the protruding electrode such as the solder bump electrode from being deformed by contacting the socket at a high temperature.

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。  Although the invention made by the present inventor has been specifically described based on the embodiments, it is needless to say that the present invention is not limited thereto and can be variously modified without departing from the gist thereof.

例えば、欠陥救済、機能選択、トリミングなどの手段は、ＤＲＡＭやシンクロナスＤＲＡＭ以外に、ＳＲＡＭ、ＥＥＰＲＯＭ、フラッシュメモリ、不揮発性記憶素子を用いたプログラマブルロジックアレイ等の各種メモリ、そしてマイクロコンピュータやマイクロプロセッサ等の種々の論理ＬＳＩにも適用することができる。  For example, means for defect relief, function selection, trimming, etc., other than DRAM and synchronous DRAM, SRAM, EEPROM, flash memory, various memories such as a programmable logic array using a nonvolatile memory element, microcomputers and microprocessors The present invention can also be applied to various logic LSIs.

また、プログラム素子は電位差によって絶縁破壊されるアンチヒューズに限定されず、電位差によって溶融されて高抵抗状態にされるその他の電気ヒューズであってもよい。また、欠陥救済における救済アドレスのアクセス判定にセレクタ３等を用いる構成は一例であり、種々の回路構成を採用することができる。同じく、アンチヒューズ回路の構成、アドレス比較回路の構成についても種々変更可能である。また、ボンディングオプションに代わる機能選択やトリミングについてもその他の用途に適用する事が出来る。  Further, the program element is not limited to an antifuse that is broken down by a potential difference, but may be another electric fuse that is melted by a potential difference to be in a high resistance state. Further, the configuration using theselector 3 or the like for access determination of the repair address in defect repair is an example, and various circuit configurations can be adopted. Similarly, various modifications can be made to the configuration of the antifuse circuit and the configuration of the address comparison circuit. Also, function selection and trimming instead of bonding options can be applied to other purposes.

アンチヒューズのようなプログラム素子に印加する電位差は負極性の電圧と正極性の電圧の双方を用いる事に限定されない。回路の接地電圧基準で一方の極性の電圧だけを用いるようにしてもよい。  The potential difference applied to a program element such as an antifuse is not limited to using both a negative voltage and a positive voltage. Only a voltage of one polarity on the basis of the ground voltage of the circuit may be used.

また、Ｖｂｂ’のような負電圧の入力端子はヒューズプログラムの専用端子である事に限定されない。アドレス入力端子などの特定の外部端子を兼用してもよい。兼用端子は例えばプログラムモードで前記ＣＧＮＤのような端子機能が選択されることになる。  The negative voltage input terminal such as Vbb 'is not limited to a dedicated terminal for the fuse program. A specific external terminal such as an address input terminal may also be used. For the shared terminal, for example, a terminal function such as CGND is selected in the program mode.

また、以上の説明ではワイヤボンディング接続用ウェーハに再配置配線や検査パッド及びバンプ電極を追加した製造工程を経てフリップチップ型半導体集積回路を構成した。本発明は、そのような考え方に限定されず、当初より、フリップチップ型半導体集積回路を製造することを企図した工程を経る事ができる。その場合には、ボンディングパッドのようなパッド電極を設け無くてもよい。再配置配線のような導電層に接続する端子が有ればよい。  In the above description, the flip chip type semiconductor integrated circuit is configured through a manufacturing process in which rearrangement wirings, inspection pads, and bump electrodes are added to the wire bonding connection wafer. The present invention is not limited to such a concept, and from the beginning, a process intended to manufacture a flip chip type semiconductor integrated circuit can be performed. In that case, a pad electrode such as a bonding pad may not be provided. It suffices if there is a terminal connected to the conductive layer such as a rearrangement wiring.

電気ヒューズは、その両端に所定電圧が与えられることにより電気ヒューズの両端（電流経路）の抵抗値が大きくなる構成や逆に小さくなる構成（アンチヒューズ）の他に、以下のものを用いてもよい。すなわち、電気ヒューズは可逆的に情報を保持可能な素子で構成してもよい。例えば、ＥＥＰＲＯＭ、ＦＲＡＭ、フラッシュメモリなどで電気ヒューズを構成してもよい。或いは、一度だけ書き込み可能なＲＯＭやＥＰＲＯＭで電気ヒューズを構成してもよい。  In addition to a configuration in which the resistance value at both ends (current path) of the electrical fuse is increased by applying a predetermined voltage to both ends of the electrical fuse, or a configuration in which the resistance is decreased (antifuse), the following can be used. Good. That is, the electric fuse may be composed of an element that can hold information reversibly. For example, the electrical fuse may be constituted by an EEPROM, FRAM, flash memory, or the like. Alternatively, the electrical fuse may be configured by a ROM or EPROM that can be written only once.

本発明は、半導体基板に回路基板実装用の半田バンプなどの突起状電極を備えるＤＲＡＭやシステムＬＳＩなど種々の半導体集積回路に広く適用することができる。  The present invention can be widely applied to various semiconductor integrated circuits such as DRAMs and system LSIs in which semiconductor electrodes are provided with protruding electrodes such as solder bumps for circuit board mounting.

図１は本発明に係る半導体集積回路に用いられているアンチヒューズ回路の一例を示す回路図である。FIG. 1 is a circuit diagram showing an example of an antifuse circuit used in a semiconductor integrated circuit according to the present invention.図２は図１のアンチヒューズ回路を構成する回路素子のデバイス構造の一例を示す縦断面図である。FIG. 2 is a longitudinal sectional view showing an example of a device structure of circuit elements constituting the antifuse circuit of FIG.図３は基板ゲート容量を用いたアンチヒューズのレイアウトの一例を示す平面図である。FIG. 3 is a plan view showing an example of an antifuse layout using a substrate gate capacitance.図４は図２の選択トランジスタ及びアンチヒューズを構成する為の最初の製造工程における状態を示す縦断面図である。FIG. 4 is a longitudinal sectional view showing a state in an initial manufacturing process for constituting the selection transistor and the antifuse of FIG.図５は図４に続く次の製造工程を示す縦断面図である。FIG. 5 is a longitudinal sectional view showing the next manufacturing process subsequent to FIG.図６は図５に続く次の製造工程を示す縦断面図である。FIG. 6 is a longitudinal sectional view showing the next manufacturing process subsequent to FIG.図７は図６に続く次の製造工程を示す縦断面図である。FIG. 7 is a longitudinal sectional view showing the next manufacturing process subsequent to FIG.図８はアンチヒューズの絶縁破壊動作時における電圧印加条件の一例を示す説明図である。FIG. 8 is an explanatory diagram showing an example of voltage application conditions during the dielectric breakdown operation of the antifuse.図９はアンチヒューズの絶縁破壊時における電圧電流特性の一例を示す特性図である。FIG. 9 is a characteristic diagram showing an example of voltage-current characteristics at the time of dielectric breakdown of the antifuse.図１０は図１の構成に対して選択トランジスタの保護抵抗とラッチアップ防止抵抗を追加したアンチヒューズ回路の回路図である。FIG. 10 is a circuit diagram of an antifuse circuit in which a protection resistor and a latch-up prevention resistor of a selection transistor are added to the configuration of FIG.図１１は図１０の回路でアンチヒューズを絶縁破壊する時の電圧印加条件とアンチヒューズ周りのデバイス断面構造を例示する縦断面図である。FIG. 11 is a longitudinal sectional view illustrating a voltage application condition and a device sectional structure around the antifuse when the antifuse is broken down in the circuit of FIG.図１２は本発明に係る半導体集積回路の別の例であるフリップチップ型ＤＲＡＭのＤＲＡＭチップを示す平面図である。FIG. 12 is a plan view showing a DRAM chip of a flip chip type DRAM which is another example of the semiconductor integrated circuit according to the present invention.図１３は図１２のＤＲＡＭチップを用いてフリップチップ型ＤＲＡＭを得るときに最初の製造工程におけるチップ平面図である。FIG. 13 is a chip plan view in the first manufacturing process when a flip chip type DRAM is obtained using the DRAM chip of FIG.図１４は図１３に続く次の製造工程におけるチップ平面図である。FIG. 14 is a chip plan view in the next manufacturing step subsequent to FIG.図１５は図１４に続く次の製造工程におけるチップ平面図である。FIG. 15 is a plan view of the chip in the next manufacturing process subsequent to FIG.図１６は図１５に続く次の製造工程におけるチップ平面図である。FIG. 16 is a chip plan view in the next manufacturing step subsequent to FIG.図１７は図１２のフリップチップ型ＤＲＡＭにおけるアンチヒューズ回路の主要部の縦断面図である。FIG. 17 is a longitudinal sectional view of the main part of the antifuse circuit in the flip chip type DRAM of FIG.図１８は本発明の半導体集積回路の第３の例に係るフリップチップ型システムＬＳＩの機能ブロック図である。FIG. 18 is a functional block diagram of a flip chip system LSI according to a third example of the semiconductor integrated circuit of the present invention.図１９は図１８におけるアンチヒューズ回路とロジック回路及び外部入出力回路のデバイス構造の縦断面図である。FIG. 19 is a longitudinal sectional view of the device structure of the antifuse circuit, logic circuit, and external input / output circuit in FIG.図２０は図１８のフリップチップ型システムＬＳＩに内蔵されたＤＲＡＭ１０６の一例ブロック図である。FIG. 20 is a block diagram showing an example of theDRAM 106 built in the flip chip type system LSI of FIG.図２１は救済アドレス記憶回路に用いられる１ビット分のアンチヒューズ回路の一例を示す回路図である。FIG. 21 is a circuit diagram showing an example of an anti-fuse circuit for 1 bit used in the relief address storage circuit.図２２は図２１のアンチヒューズ回路を用いた救済アドレス記憶回路の一例を示す回路図である。FIG. 22 is a circuit diagram showing an example of a relief address storage circuit using the antifuse circuit of FIG.図２３はアンチヒューズを絶縁破壊するときの動作の一例を示すタイミングチャートである。FIG. 23 is a timing chart showing an example of the operation when the antifuse is broken down.図２４は検出信号を読み出す動作の一例を示すタイミングチャートである。FIG. 24 is a timing chart showing an example of an operation for reading a detection signal.図２５は図２２におけるトランジスタ、アンチヒューズのデバイス断面の一例を示す縦断面図である。25 is a longitudinal sectional view showing an example of a device cross section of the transistor and antifuse in FIG.図２６はアドレス比較回路の一例を示す論理回路図である。FIG. 26 is a logic circuit diagram showing an example of the address comparison circuit.図２７はボンディングオプションの一例を示す説明図である。FIG. 27 is an explanatory diagram showing an example of a bonding option.図２８は入力保護回路及び初段入力回路の一例を示す回路図である。FIG. 28 is a circuit diagram showing an example of the input protection circuit and the first stage input circuit.図２９はボンディングオプション判定回路の一例を示す論理回路図である。FIG. 29 is a logic circuit diagram showing an example of a bonding option determination circuit.図３０はボンディングオプションで設定可能な動作モードを整理して示した説明図である。FIG. 30 is an explanatory diagram showing the operation modes that can be set by the bonding option.図３１はアンチヒューズ回路を用いてボンディングオプションと同等の機能選択を可能にする構成を示すブロック図である。FIG. 31 is a block diagram showing a configuration that enables function selection equivalent to the bonding option using an antifuse circuit.図３２は図３１のアンチヒューズによって設定可能な動作モードを整理して示す説明図である。FIG. 32 is an explanatory diagram showing organized operation modes that can be set by the antifuse of FIG.図３３はアンチヒューズを採用したトリミング設定回路の一例を示す回路図である。FIG. 33 is a circuit diagram showing an example of a trimming setting circuit employing an antifuse.図３４はトリミングデコーダの論理構成の一例を示す論理回路図である。FIG. 34 is a logic circuit diagram showing an example of the logical configuration of the trimming decoder.図３５はフリップチップ型ＤＲＡＭの一例平面図である。FIG. 35 is a plan view of an example of a flip chip type DRAM.図３６は図３５の一部分を拡大し表面の絶縁層を除去して再配置配線の引き回しが見えるように示した平面図である。FIG. 36 is a plan view showing a part of FIG. 35 in an enlarged manner so that the insulating layer on the surface is removed so that the rearrangement wiring can be seen.図３７は図３５のフリップチップ型ＤＲＡＭの製造工程における最初の状態を示す縦断面図である。FIG. 37 is a longitudinal sectional view showing an initial state in the manufacturing process of the flip chip type DRAM of FIG.図３８は図３７に続く製造工程における縦断面図である。FIG. 38 is a longitudinal sectional view in the manufacturing process, following FIG.図３９は図３８に続く製造工程における縦断面図である。FIG. 39 is a longitudinal sectional view in the manufacturing process, following FIG.図４０は図３９に続く製造工程における縦断面図である。FIG. 40 is a longitudinal sectional view in the manufacturing process, following FIG.図４１は図４０に続く製造工程における縦断面図である。41 is a longitudinal sectional view in the manufacturing process, following FIG.図４２は図４１に続く製造工程における縦断面図である。FIG. 42 is a longitudinal sectional view in the manufacturing process, following FIG.図４３は図４２に続く製造工程における縦断面図である。FIG. 43 is a longitudinal sectional view in the manufacturing process, following FIG.図４４は６４メガビットシンクロナスＤＲＡＭチップにおけるボンディングパッド数とパッケージにおける外部端子数との比較を示す説明図である。FIG. 44 is an explanatory diagram showing a comparison between the number of bonding pads in a 64-megabit synchronous DRAM chip and the number of external terminals in a package.図４５はフリップチップ型ＤＲＡＭにおける再配置配線部分の他の構造を示す断面図である。FIG. 45 is a sectional view showing another structure of the rearrangement wiring portion in the flip chip type DRAM.図４６は検査パッドのレイアウト構成の別の例を示す平面図である。FIG. 46 is a plan view showing another example of the layout configuration of the inspection pad.図４７は図４６のレイアウト構成における断面構造の一例を示す縦断面図である。47 is a longitudinal sectional view showing an example of a sectional structure in the layout configuration of FIG.図４８は検査パッドの断面構造の更に別の例を示す縦断面図である。FIG. 48 is a longitudinal sectional view showing still another example of the sectional structure of the inspection pad.図４９は検査パッドのレイアウト構成の更に別の例を示す平面図である。FIG. 49 is a plan view showing still another example of the layout configuration of the inspection pad.図５０は図４９のレイアウト構成における断面構造の一例を示す縦断面図である。50 is a longitudinal sectional view showing an example of a sectional structure in the layout configuration of FIG.図５１はプローブ検査専用ボンディングパッドのみに検査パッドを設けたレイアウト構成の平面図である。FIG. 51 is a plan view of a layout configuration in which an inspection pad is provided only on a probe inspection-dedicated bonding pad.図５２は検査パッドの更に別の構造を示す縦断面図である。FIG. 52 is a longitudinal sectional view showing still another structure of the test pad.図５３は従来のワイヤボンディング接続用ウェーハの完成段階を示す斜視図である。FIG. 53 is a perspective view showing a completed stage of a conventional wire bonding connecting wafer.図５４は図５３に続くバンプ電極下地金属形成状態を示す斜視図である。FIG. 54 is a perspective view showing a bump electrode base metal formation state following FIG.図５５は図５４に続くプローブ検査工程を示す斜視図である。FIG. 55 is a perspective view showing a probe inspection process following FIG.図５６は図５５に続く半田バンプ電極形成工程を示す斜視図である。FIG. 56 is a perspective view showing a solder bump electrode forming step subsequent to FIG.図５７は図５６に続く個片切断工程を示す斜視図である。FIG. 57 is a perspective view showing an individual piece cutting step subsequent to FIG.図５８は本発明のフリップチップ型半導体集積回路の再配置配線形成工程以降の製造工程フローを（ａ），（ｂ），（ｃ），（ｄ）の４通りで示すフローチャートである。FIG. 58 is a flowchart showing the manufacturing process flow after the rearrangement wiring forming process of the flip-chip type semiconductor integrated circuit according to the present invention in four ways (a), (b), (c) and (d).図５９は図５８の各製造工程フローにおけるプローブ検査、バーンイン、最終検査の各検査工程でのプローブ、ソケットなどのチップ接触箇所を示した説明図である。FIG. 59 is an explanatory diagram showing chip contact locations such as probes and sockets in each inspection process of probe inspection, burn-in, and final inspection in each manufacturing process flow of FIG.

符号の説明Explanation of symbols

２０２ａ、２０２ｂ ボンディングパッド
２０４ 下部絶縁層
２０５ 再配置配線
２０６ 表面絶縁層
２０８ バンプ電極
２０９ 検査パッド
２９７ バンプ電極下地金属層202a,202b Bonding pad 204Lower insulating layer 205Relocation wiring 206Surface insulating layer 208Bump electrode 209Inspection pad 297 Bump electrode base metal layer

Claims (7)

Translated fromJapanese

その主面に集積回路及び複数の第１電極が形成された半導体チップであって、前記複数の第１電極が第１の間隔で配列された半導体チップと、
前記半導体チップの主面を覆う第１絶縁膜と、
前記第１絶縁膜上に形成された複数の第１配線層であって、各々の一端部が前記複数の第１電極に接続され、各々の他端部が前記第１の間隔より大きい第２の間隔で配列された複数の第１配線層と、
前記複数の第１配線層に電気的に接続され、且つ、前記複数の第１配線層の他端部上に形成された複数の第１導体層と、
前記複数の第１配線層に電気的に接続され、且つ、前記複数の第１配線層上に形成された第２導体層であって、前記他端部と異なる位置に配置された複数の第２導体層と、
前記複数の第１配線層上に形成された複数の突起状電極とを有し、
前記複数の第１導体層と前記複数の第２導体層は、同一工程により形成された導体膜から成るものであることを特徴とする半導体集積回路装置。A semiconductor chip having an integrated circuit and a plurality of first electrodes formed on a main surface thereof, wherein the plurality of first electrodes are arranged at a first interval;
A first insulating film covering a main surface of the semiconductor chip;
A plurality of first wiring layers formed on the first insulating film, each one end of which is connected to the plurality of first electrodes, and each of the other ends is larger than the first interval; A plurality of first wiring layers arranged at intervals of
A plurality of first conductor layers electrically connected to the plurality of first wiring layers and formed on the other end of the plurality of first wiring layers;
A second conductor layer electrically connected to the plurality of first wiring layers and formed on the plurality of first wiring layers, the plurality of second conductor layers disposed at a position different from the other end portion; Two conductor layers;
A plurality of protruding electrodes formed on the plurality of first wiring layers;
The semiconductor integrated circuit device, wherein the plurality of first conductor layers and the plurality of second conductor layers are composed of conductor films formed by the same process. 前記複数の第１導体層は、前記複数の突起状電極の下地導体層であり、前記複数の第２導体層は、電気的試験を行うための検査用導体層であることを特徴とする請求項１記載の半導体集積回路装置。  The plurality of first conductor layers are base conductor layers of the plurality of protruding electrodes, and the plurality of second conductor layers are inspection conductor layers for performing an electrical test. Item 14. A semiconductor integrated circuit device according to Item 1. 前記複数の第１配線層の一端は、前記第１絶縁層中に形成された複数の開口を介して前記複数の第１電極に接続されていることを特徴とする請求項１記載の半導体集積回路装置。  2. The semiconductor integrated circuit according to claim 1, wherein one end of the plurality of first wiring layers is connected to the plurality of first electrodes through a plurality of openings formed in the first insulating layer. Circuit device. 更に、前記第１絶縁膜の下部に形成され、且つ、前記半導体チップの主面を覆う第２絶縁膜を有し、前記第２絶縁膜は、前記複数の第１電極を露出する複数の開口を有するものであることを特徴とする請求項３記載の半導体集積回路装置。  And a second insulating film formed under the first insulating film and covering a main surface of the semiconductor chip, wherein the second insulating film has a plurality of openings exposing the plurality of first electrodes. The semiconductor integrated circuit device according to claim 3, wherein: 前記第１絶縁膜は、有機絶縁膜であり、前記第２絶縁膜は、無機絶縁膜であることを特徴とする請求項４記載の半導体集積回路装置。  5. The semiconductor integrated circuit device according to claim 4, wherein the first insulating film is an organic insulating film, and the second insulating film is an inorganic insulating film. 前記第１絶縁膜はポリイミド膜を含み、前記第２絶縁膜は窒化シリコン膜を含むことを特徴とする請求項５記載の半導体集積回路装置。  6. The semiconductor integrated circuit device according to claim 5, wherein the first insulating film includes a polyimide film, and the second insulating film includes a silicon nitride film. 半導体基板と、
前記半導体基板上に形成された回路素子と、
前記半導体基板上に形成され、前記回路素子に接続された第１導電層と、
前記半導体基板上に形成され、試験パッドを構成する第２導電層と、
前記第１導電層の上に形成され、前記第１導電層に接続されたバンプと、
前記半導体基板と前記第１導電層との間、及び前記半導体基板と前記第２導電層との間に形成された有機膜とを有し、
前記第１導電層と第２導電層とは接続されて成るものであることを特徴とする半導体集積回路装置。A semiconductor substrate;
A circuit element formed on the semiconductor substrate;
A first conductive layer formed on the semiconductor substrate and connected to the circuit element;
A second conductive layer formed on the semiconductor substrate and constituting a test pad;
A bump formed on the first conductive layer and connected to the first conductive layer;
An organic film formed between the semiconductor substrate and the first conductive layer and between the semiconductor substrate and the second conductive layer;
The semiconductor integrated circuit device, wherein the first conductive layer and the second conductive layer are connected to each other.

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