JP2006510066A

Movatterモバイル変換

Info

Publication number: JP2006510066A
Application number: JP2004563695A
Authority: JP
Inventors: ケビンエル．デニス，; グレッグエム．ドゥサラー，; ロバートダブリュー．ゼーナー，; マシューエー．キング，; チャールズエイチ．ハニーマン，; ジャンナワン，
Original assignee: イー−インクコーポレイション
Priority date: 2002-12-16
Filing date: 2003-12-16
Publication date: 2006-03-23
Also published as: KR20080049144A; US8077141B2; JP2010044420A; WO2004059378A3; EP1573389B1; WO2004059378A2; CN101118362A; KR20050086917A; CN1726428A; EP1573389A2; US7365733B2; AU2003299673A1; US20040196215A1; US20080165122A1; KR100937613B1; JP2012014204A

Abstract

Translated fromJapanese

電気光学表示装置用バックプレーンは、ピクセル電極（１０４）と、電圧をピクセル電極（１０４）に供給するように配列された電圧供給線（Ｃ）と、電圧供給線（Ｃ）とピクセル電極（１０４）との間に配置されたマイクロメカニカルスイッチ（１０６、１１２）とを備え、マイクロメカニカルスイッチ（１０６、１１２）が開状態では電圧供給線（Ｃ）はピクセル電極（１０４）に電気的に接続にせず、閉状態では電圧供給線（Ｃ）はピクセル電極（１０４）に電気的に接続する。The backplane for the electro-optical display device includes a pixel electrode (104), a voltage supply line (C) arranged to supply a voltage to the pixel electrode (104), a voltage supply line (C), and a pixel electrode (104). And a micro mechanical switch (106, 112) disposed between the voltage supply line (C) and the pixel electrode (104) when the micro mechanical switch (106, 112) is open. In the closed state, the voltage supply line (C) is electrically connected to the pixel electrode (104).

Description

Translated fromJapanese

本発明は、電気光学表示装置用バックプレーンに関し、そしてこのようなバックプレーンの形成プロセスに関する。本発明のバックプレーンは特に、しかしこれに限定されるわけではないが、粒子ベースの電気泳動表示装置に用いられる。１つ以上の種類の荷電粒子を液体に懸濁して、電界の作用下で液体中を移動して、表示装置を視覚的に変化させる。 The present invention relates to a backplane for an electro-optic display device and to a process for forming such a backplane. The backplane of the present invention is used in particular for, but not limited to, particle-based electrophoretic display devices. One or more types of charged particles are suspended in the liquid and moved through the liquid under the action of an electric field to visually change the display device.

”電気光学”という用語は、ここでは、材料または表示装置に適用されるように、画像技術におけるその従来の意味で用いられ、少なくとも１つの光学特性が異なる第１および第２の表示状態を有する材料を言う。この材料は、材料に電界を加えることにより、第１の表示状態から第２の表示状態に変化する。光学特性は通常、人の目が感じ取れる色であるが、例えば光伝送、反射、ルミネセンスといった別の光学特性、あるいは、機械読み取り用表示装置の場合には、可視域外の電磁波長の反射における変化という意味での疑似カラーといったものである。 The term “electro-optic” is used herein in its conventional sense in imaging technology, as applied to a material or display device, and has first and second display states that differ in at least one optical characteristic. Say the material. This material changes from the first display state to the second display state by applying an electric field to the material. The optical properties are usually colors that the human eye can perceive, but for example, other optical properties such as light transmission, reflection, luminescence, or in the case of display devices for machine reading, changes in the reflection of the electromagnetic length outside the visible range. In this sense, it is a pseudo color.

”階調状態”という用語は、ここでは、画像技術におけるその従来の意味で用いられ、画素の２つの両極端の光の状態の中間の状態を言う。これは、必ずしもこれらの２つの両極端の状態の間の黒白移行を意味するわけではない。例えば、以下の電気泳動表示装置に関する特許および公開出願のいくつかでは、極端な状態とは白と濃いブルーであり、中間の”階調状態”とは実際には薄いブルーであると述べている。実際に、既に述べた２つの両極端の状態の間の移行は、変色ということではない。 The term “tone state” is used herein in its conventional sense in image technology and refers to a state intermediate between the two extreme light states of a pixel. This does not necessarily mean a black-and-white transition between these two extremes. For example, some of the following patents and published applications relating to electrophoretic display devices state that the extreme state is white and dark blue, and the intermediate “gradation state” is actually light blue. . In fact, the transition between the two extreme states already mentioned is not a discoloration.

”双安定”および”双安定性”という用語は、ここでは、画像技術におけるその従来の意味で用いられ、少なくとも１つの光学特性が異なる第１および第２の表示状態を有する表示素子を備える表示装置を言い、有限時間のアドレッシングパルスにより任意の所定の素子を第１の表示状態または第２の表示状態のいずれかに駆動した後で、アドレッシングパルスを停止する。この状態を少なくとも数回、例えば少なくとも４回持続させる。アドレッシングパルスの最小持続時間は、表示素子状態を変化させるために必要である。前述の米国特許出願公開第２００２／０１８０，６８７号では、濃度階調が可能な粒子ベースの電気泳動表示装置は、両極端の黒と白との状態だけでなく、中間の階調状態でも安定していて、他の種類の電気光学表示装置のあるものでもこれが当てはまることを示している。”双安定”という用語は、便宜上ここでは、双安定表示装置と多安定表示装置との両方を含むものとして用いるが、この種類の表示装置は、正しくは、双安定というよりもむしろ”多安定”と呼ばれる。 The terms “bistable” and “bistable” are used herein in their conventional sense in imaging technology and display comprising a display element having first and second display states that differ in at least one optical characteristic. An apparatus is referred to, and after an arbitrary predetermined element is driven to either the first display state or the second display state by a finite time addressing pulse, the addressing pulse is stopped. This state is maintained at least several times, for example at least four times. The minimum duration of the addressing pulse is necessary to change the display element state. In the aforementioned US Patent Application Publication No. 2002 / 0180,687, a particle-based electrophoretic display device capable of density gradation is stable not only in extreme black and white states but also in intermediate gradation states. This indicates that this is true even for some other types of electro-optic display devices. The term “bistable” is used here for convenience to include both bistable display devices and multistable display devices, but this type of display device is correctly referred to as “multistable” rather than bistable. Called.

数種類の双安定電気光学表示装置が周知である。電気光学表示装置の１つは、回転する２色部材を用いるもので、例えば、米国特許第５，８０８，７８３号、第５，７７７，７８２号、第５，７６０，７６１号、第６，０５４，０７１号、第６，０５５，０９１号、第６，０９７，５３１号、第６，１２８，１２４号、第６，１３７，４６７号、第６，１４７，７９１号に記載されている（この種類の表示装置はしばしば、”回転２色ボール”型表示装置と呼ばれるが、上述の特許の中には回転する部材が球形でないものもあるので、”回転する２色部材”という用語は、より正確なので好ましい）。かかる表示装置は、異なる光の特性を有する２つ以上の断面を持つ多数の小型の物体（典型的には、球形または円筒形）と、内部ダイポールとを用いる。マトリックス内の液体を満たした液胞にこれらの物体を懸濁する。これらの液胞は、物体が自由に回転するように液体で満たされている。電界を加えることで表示装置の見た目を変え、従って、物体が様々な体勢をとるよう回転させて、物体の断面が画面から見えるように変化させる。 Several types of bistable electro-optic display devices are well known. One of the electro-optic display devices uses a rotating two-color member. For example, US Pat. Nos. 5,808,783, 5,777,782, 5,760,761, No. 054,071, No. 6,055,091, No. 6,097,531, No. 6,128,124, No. 6,137,467, No. 6,147,791 ( This type of display device is often referred to as a “rotating two-color ball” type display device, but in some of the above-mentioned patents, the rotating member is not spherical, so the term “rotating two-color member” is Preferred because it is more accurate). Such display devices use a large number of small objects (typically spherical or cylindrical) having two or more cross-sections with different light characteristics and an internal dipole. These objects are suspended in vacuoles filled with liquid in the matrix. These vacuoles are filled with liquid so that the object rotates freely. By applying an electric field, the appearance of the display device is changed, and thus the object is rotated to take various postures so that the cross section of the object can be seen from the screen.

別の種類の電気光学媒体は、エレクトロクロミック媒体を用いる。例えば、ナノクロミック薄膜の形態のエレクトロクロミック媒体を用い、これは、少なくとも一部が半導電性の金属酸化物から形成された電極と、電極に付着した可逆性変色をする複数の色素分子とを備える。例えば、Ｂ．オリーガン（Ｏ’Ｒｅｇａｎ）他、ネイチャー（Ｎａｔｕｒｅ）１９９１年、３５３、７３７、およびＤ．ウッド（Ｗｏｏｄ）、情報表示装置（ＩｎｆｏｒｍａｔｉｏｎＤｉｓｐｌａｙ）、１８（３）、２４（２００２年３月）を参照のこと。また、Ｕ．バッハ（Ｂａｃｈ）他、Ａｄｖ．Ｍａｔｅｒ，２００２年、１４（１１），８４５を参照のこと。この種類のナノクロミック薄膜については、例えば、米国特許第６，３０１，０３８号、公開国際出願第０１／２７６９０号および米国特許出願第２００３／０２１４６９５号に記載されている。 Another type of electro-optic medium uses an electrochromic medium. For example, an electrochromic medium in the form of a nanochromic thin film is used, which includes an electrode at least partially formed from a semiconductive metal oxide and a plurality of dye molecules that are reversibly discolored attached to the electrode. Prepare. For example, B.I. O'Regan et al., Nature 1991, 353, 737, and D.C. See Wood, Information Display, 18 (3), 24 (March 2002). In addition, U.S. Bach et al., Adv. See Mater, 2002, 14 (11), 845. This type of nanochromic thin film is described, for example, in US Pat. No. 6,301,038, published International Application No. 01/27690 and US Patent Application No. 2003/0214695.

長年にわたって精力的に研究開発の対象となっている別の種類の電気光学表示装置は、複数の荷電粒子が電界の影響下の懸濁流体を移動する、粒子ベースの電気泳動表示装置である。電気泳動表示装置は、液晶表示装置と比較して、良好な輝度とコントラスト特性、広い視野角、状態の双安定性、低い消費電力を持つ。しかしながら、これらの表示装置は長期間使用すると画質に問題が発生し、これが普及を妨げている。例えば、電気泳動表示装置を構成する粒子は沈殿しやすく、これらの表示装置の耐用年数が短くなってしまう。 Another type of electro-optic display that has been the subject of extensive research and development over the years is a particle-based electrophoretic display in which a plurality of charged particles move through a suspended fluid under the influence of an electric field. The electrophoretic display device has favorable luminance and contrast characteristics, a wide viewing angle, state bistability, and low power consumption compared with a liquid crystal display device. However, when these display devices are used for a long period of time, there is a problem in image quality, which hinders popularization. For example, particles constituting the electrophoretic display device are easily precipitated, and the useful life of these display devices is shortened.

最近、マサチューセッツ工科大学（ＭＩＴ）およびイーインク社（ＥＩｎｋＣｏｒｐｏｒａｔｉｏｎ）の名前で譲渡されている、封止電気泳動媒体について記載している多数の特許および出願が公開されている。かかる封止媒体は、多数の小さなカプセルを備え、各カプセル自体が、液体懸濁媒体に懸濁した電気泳動粒子を含む分散相と、分散相を取り囲むカプセル壁とを有している。典型的には、カプセル自体は高分子バインダに保持され、２つの電極の間に位置するコヒーレント層を形成している。この種類の封止媒体については、例えば、米国特許第５，９３０，０２６号、第５，９６１，８０４号、第６，０１７，５８４号、第６，０６７，１８５号、第６，１１８，４２６号、第６，１２０，５８８号、第６，１２０，８３９号、第６，１２４，８５１号、第６，１３０，７７３号、第６，１３０，７７４号、第６，１７２，７９８号、第６，１７７，９２１号、第６，２３２，９５０号、第６，２４９，７２１号、第６，２５２，５６４号、第６，２６２，７０６号、第６，２６２，８３３号、第６，３００，９３２号、第６，３１２，３０４号、第６，３１２，９７１号、第６，３２３，９８９号、第６，３２７，０７２号、第６，３７６，８２８号、第６，３７７，３８７号、第６，３９２，７８５号、第６，３９２，７８６号、第６，４１３，７９０号、第６，４２２，６８７号、第６，４４５，３７４号、第６，４４５，４８９号、第６，４５９，４１８号、第６，４７３，０７２号、第６，４８０，１８２号、第６，４９８，１１４号、第６，５０４，５２４号、第６，５０６，４３８号、第６，５１２，３５４号、第６，５１５，６４９号、第６，５１８，９４９号、第６，５２１，４８９号、第６，５３１，９９７号、第６，５３５，１９７号、第６，５３８，８０１号、第６，５４５，２９１号、第６，５８０，５４５号、第６，６３９，５７８号、第６，６５２，０７５号、第６，６５７，７７２号、米国特許出願公開第２００２／００１９０８１号、第２００２／００２１２７０号、第２００２／００５３９００号、第２００２／００６０３２１号、第２００２／００６３６６１号、第２００２／００６３６７７号、第２００２／００９０９８０号、第２００２／０１０６８４７号、第２００２／０１１３７７０号、第２００２／０１３０８３２号、第２００２／０１３１１４７号、第２００２／０１４５７９２号、第２００２／０１７１９１０号、第２００２／０１８０６８７号、第２００２／０１８０６８８号、第２００２／０１８５３７８号、第２００３／００１１５６０号、第２００３／００１１８６８号、第２００３／００２０８４４号、第２００３／００２５８５５号、第２００３／００３４９４９号、第２００３／００３８７５５号、第２００３／００５３１８９号、第２００３／００７６５７３号、第２００３／００９６１１３号、第２００３／０１０２８５８号、第２００３／０１３２９０８号、第２００３／０１３７５２１号、第２００３／０１３７７１７号、第２００３／０１５１７０２号、第２００３／０２１４６９７号、および国際公開第９９／６７６７８号、第００／０５７０４号、第００／３８０００号、第００／３８００１号、第００／３６５６０号、第００／６７１１０号、第００／６７３２７号、第０１／０７９６１号、第０１／０８２４１号に記載されている。 Recently, a number of patents and applications have been published describing sealed electrophoretic media, assigned under the names of Massachusetts Institute of Technology (MIT) and Eink Corporation. Such a sealing medium comprises a number of small capsules, each capsule itself having a dispersed phase containing electrophoretic particles suspended in a liquid suspending medium and a capsule wall surrounding the dispersed phase. Typically, the capsule itself is held in a polymer binder, forming a coherent layer located between the two electrodes. For this type of sealing media, for example, U.S. Pat. Nos. 5,930,026, 5,961,804, 6,017,584, 6,067,185, 6,118, No. 426, No. 6,120,588, No. 6,120,839, No. 6,124,851, No. 6,130,773, No. 6,130,774, No. 6,172,798 Nos. 6,177,921, 6,232,950, 6,249,721, 6,252,564, 6,262,706, 6,262,833, 6,300,932, 6,312,304, 6,312,971, 6,323,989, 6,327,072, 6,376,828, 6, 377,387, 6,392,785, 6,392,786 No. 6,413,790, No. 6,422,687, No. 6,445,374, No. 6,445,489, No. 6,459,418, No. 6,473,072, 6,480,182, 6,498,114, 6,504,524, 6,506,438, 6,512,354, 6,515,649, 6, 518,949, 6,521,489, 6,531,997, 6,535,197, 6,538,801, 6,545,291, 6,580, 545, 6,639,578, 6,652,075, 6,657,772, U.S. Patent Application Publication Nos. 2002/0019081, 2002/0021270, 2002/0053900, 2002/0060321 2002/0063661, 2002/0063677, 2002/0090980, 2002/0106847, 2002/0113770, 2002/0130832, 2002/0131147, 2002/0145792, 2002 / 0171910, 2002/0180687, 2002/0180688, 2002/0185378, 2003/0011560, 2003/0011868, 2003/0020844, 2003/0025855, 2003/0034949 No. 2003/0038755 No. 2003/0053189 No. 2003/0076573 No. 2003/0096113 No. 2003/0102858 No. 20 03/0132908, 2003/0137521, 2003/0137717, 2003/0151702, 2003/0214697, and International Publication Nos. 99/67678, 00/05704, 00/38000, No. 00/38001, No. 00/36560, No. 00/67110, No. 00/67327, No. 01/07961, No. 01/08241.

前述の特許および出願の多くは、封止電気泳動媒体内の個別のマイクロカプセルを取り囲む壁は、連続相で置き換えることができ、従って、いわゆるポリマー分散電気泳動表示装置を形成できることを認めている。この装置では、電気泳動媒体が、電気泳動流体の複数の個別の液滴と、高分子材料の連続相とを備えている。かかるポリマー分散電気泳動表示装置内の電気泳動流体の個別の液滴は、個別のカプセル膜が個々の液滴それぞれに対応付けられていないが、カプセルまたはマイクロカプセルとして見なされることを認めている。例えば、前述の第２００２／０１３１１４７号を参照のこと。従って、本出願の目的は、かかるポリマー分散電気泳動媒体を封止電気泳動媒体の亜種として考えることである。 Many of the aforementioned patents and applications recognize that the walls surrounding individual microcapsules in a sealed electrophoretic medium can be replaced with a continuous phase, thus forming a so-called polymer dispersed electrophoretic display. In this apparatus, the electrophoretic medium comprises a plurality of individual droplets of electrophoretic fluid and a continuous phase of a polymeric material. Individual droplets of electrophoretic fluid in such polymer dispersion electrophoretic displays recognize that individual capsule membranes are not associated with each individual droplet, but are considered as capsules or microcapsules. For example, see the aforementioned 2002/0131147. Accordingly, the purpose of this application is to consider such polymer dispersed electrophoretic media as a variant of encapsulated electrophoretic media.

封止電気泳動表示装置には、典型的には従来の電気泳動装置が持つクラスタ化および沈殿の障害状態がなく、さらに、例えば、様々な曲げられる基板や硬い基板上に表示装置を印刷したり塗布したりする能力といった利点がある。（”印刷”ということばは、印刷および塗布の全ての形態を含むものとして使用する。これに制限しないが、パッチダイコーティング、スロットまたはエクストルージョンコーティング、スライドまたはカスケードコーティング、カーテンコーティング等のプリメータド（ｐｒｅ−ｍｅｔｅｒｅｄ）コーティング、ロール式ナイフコーティング、正転反転ロールコーティング等のロールコーティング、グラビアコーティング、浸漬コーティング、スプレーコーティング、メニスカスコーティング、スピンコーティング、ブラシコーティング、エアナイフコーティング、シルクスクリーン印刷プロセス、静電印刷プロセス、感熱印刷プロセス、インクジェット印刷プロセスおよび他の同様な技術を含む。）従って、得られる表示装置には、可ぎょう性を持たせられる。また、（様々な方法を用いて）表示媒体を印刷できるので、表示装置自体を安価に製造できる。 Sealed electrophoretic display devices typically do not have the clustering and precipitation obstacle states of conventional electrophoretic devices, and can be used, for example, to print display devices on various bendable and rigid substrates. There is an advantage such as the ability to apply. (The term “printing” is used to include all forms of printing and application, including but not limited to patch die coating, slot or extrusion coating, slide or cascade coating, curtain coating, etc. -Metered coating, roll coating such as roll knife coating, normal reversal roll coating, gravure coating, dip coating, spray coating, meniscus coating, spin coating, brush coating, air knife coating, silk screen printing process, electrostatic printing process Including thermal printing processes, inkjet printing processes and other similar technologies.) It is to have a cormorant sex. Further, since the display medium can be printed (using various methods), the display device itself can be manufactured at low cost.

関連する種類の電気泳動表示装置は、いわゆる”マイクロセル電気泳動表示装置”である。マイクロセル電気泳動表示装置では、荷電粒子と懸濁流体とをマイクロカプセル内に封止しないが、その代わりに典型的には、高分子薄膜のキャリア媒体に形成した複数のキャビティ内部に保持する。例えば、サイピックスイメージング社（ＳｉｐｉｘＩｍａｇｉｎｇＩｎｃ．）に譲渡されている国際公開第０２／０１２８１号および米国特許出願公開第２００２−００７５５５６号を参照のこと。 A related type of electrophoretic display is the so-called “microcell electrophoretic display”. In microcell electrophoretic display devices, charged particles and suspended fluid are not sealed within microcapsules, but instead are typically held within a plurality of cavities formed in a polymeric thin film carrier medium. See, for example, International Publication No. 02/01281 and US Patent Application Publication No. 2002-0075556, assigned to Sipix Imaging Inc.

液晶表示装置を含む多の種類の電気光学表示装置も、本発明のバックプレーンを使用することもできる。 Many types of electro-optic display devices, including liquid crystal display devices, can also use the backplane of the present invention.

明らかなように、電気光学表示装置を動作するためには、電気光学媒体に制御可能な電界を印加して、その各種の光学的状態で媒体を切り換える必要があるので、媒体の両側に電極を配列する。表示装置の最も簡単な形態では、表示装置の各ピクセルが、それが持つ切り換え可能な接続が各種の電圧レベルに接続している別の電極に対応付けられている。しかしながら、高解像表示装置、例えばＶＧＡ（６４０×４８０）表示装置では、無数の電気リード線が必要となってしまうのでこのアーキテクチャは実現不可能である。従って、このような表示装置では共通して、アクティブマトリックス表示装置アーキテクチャが用いられている。電気光学層の一方の面に１つの共通透明電極が設けられていて、この共通電極は、表示装置の全ピクセルに渡って延設している。通常、この共通電極は、電気光学層と見る人との間にあって、見る人がこれを介して表示装置を見る画面を形成する。電気光学層の反対側には、各ピクセル電極を１つの行と１つの列との交差部分で一意に形成するように、行列状のピクセル電極のマトリックスが配置されている。従って、共通前面電極に印加する電圧に対して対応付けられたピクセル電極に印加する電圧を変化させることにより、電気光学層の各ピクセルに印加する電界を制御する。ダイオードも用いることができるが、各ピクセル電極は通常、薄膜トランジスタといった少なくとも非線形装置に対応付けられている。各行のトランジスタのゲートは、１つの延長行電極を介して行ドライバに接続している。各列のトランジスタのソース電極は、１つの延長列電極を介して列ドライバに接続している。各トランジスタのドレイン電極は、ピクセル電極に直接接続している。ゲートを行に割り当て、ソース電極を列に割り当てることは任意に行われ、逆にすることもできることが理解されるであろう。ソースおよびドレイン電極の割り当てもこのように行うことができる。非線形装置アレイおよびそれら装置に対応付けられた行および列電極により、表示装置のバックプレーンを形成する。通常、このバックプレーンは、同じ物理装置内に行ドライバ回路と列ドライバ回路とを含む。多くの電気光学表示装置では、アクティブマトリックスアーキテクチャにより、比較的複雑なバックプレーンを従来の半導体製造技術を用いる残りの表示装置と別々に製造するが可能になる。残りの部分、例えば表示装置の前面部を、電気光学媒体層を高分子フィルムに成膜することにより安価に製造することもできる。このフィルムには、例えばインジウムスズ酸化物（ＩＴＯ）または有機高分子導体から形成したおおむね透明な導電層を前もって成膜してある。通常、表示装置の前面部を次に、バックプレーンに積層する。 Obviously, in order to operate an electro-optic display device, it is necessary to apply a controllable electric field to the electro-optic medium and switch the medium in its various optical states, so electrodes are placed on both sides of the medium. Arrange. In the simplest form of display device, each pixel of the display device is associated with a separate electrode that has its switchable connection connected to various voltage levels. However, this architecture is not feasible for high resolution display devices, such as VGA (640 × 480) display devices, because an infinite number of electrical leads are required. Therefore, the active matrix display device architecture is commonly used in such display devices. One common transparent electrode is provided on one surface of the electro-optic layer, and this common electrode extends over all pixels of the display device. The common electrode is usually between the electro-optic layer and the viewer, and forms a screen through which the viewer sees the display device. On the opposite side of the electro-optic layer, a matrix of matrix pixel electrodes is arranged so that each pixel electrode is uniquely formed at the intersection of one row and one column. Therefore, the electric field applied to each pixel of the electro-optic layer is controlled by changing the voltage applied to the pixel electrode associated with the voltage applied to the common front electrode. Although diodes can also be used, each pixel electrode is typically associated with at least a non-linear device such as a thin film transistor. The gates of the transistors in each row are connected to the row driver via one extended row electrode. The source electrodes of the transistors in each column are connected to the column driver via one extended column electrode. The drain electrode of each transistor is directly connected to the pixel electrode. It will be understood that assigning gates to rows and assigning source electrodes to columns is optional and can be reversed. The assignment of source and drain electrodes can also be made in this way. The non-linear device array and the row and column electrodes associated with these devices form a display device backplane. Typically, this backplane includes a row driver circuit and a column driver circuit in the same physical device. In many electro-optic display devices, the active matrix architecture allows a relatively complex backplane to be manufactured separately from the remaining display devices using conventional semiconductor manufacturing techniques. The remaining part, for example, the front part of the display device can be manufactured at low cost by forming an electro-optic medium layer on a polymer film. The film is pre-deposited with a generally transparent conductive layer formed, for example, from indium tin oxide (ITO) or an organic polymer conductor. Usually, the front portion of the display device is then laminated to the backplane.

すでに述べたように、表示装置のバックプレーンを、半導体製造技術を用いて製造する。しかしながら、このような技術の現在の状態は、バックプレーンの製造に最適なものではない。半導体製造技術は、コンピュータで中央処理装置（”ＣＰＵ”）や他の論理演算装置として用いられる大量の複雑な集積回路（”チップ”）を製造する必要によるものであった。このようなＣＰＵでは各装置に何百万ものトランジスタを備える必要があり、ＣＰＵ内での放熱を最小限にすることと、処理する各半導体ウェハでできるだけ多くのＣＰＵを製造する経済的な必要性（ウェハ処理のコストは、製造するＣＰＵの数と基本的に無関係である）という２つの要件により、トランジスタの集積密度が非常に高くなった。最新型のＣＰＵの製造技術は、それぞれの部品が約０．１３μｍと小さく、個々のトランジスタの大きさが約１μｍ四方で、隣接するトランジスタの間の間隔が同じ大きさである。表示装置のバックプレーンでは、このように小型のトランジスタで高集積密度である必要はなく、通常ではピクセルを有するので、トランジスタまたは他の非線形装置の間隔は約０．１ｍｍである。また、バックプレーンは通常、約１００ｍｍ四方（もっと大きくすることができる）なので、チップよりもサイズがずっと大きくなる。その結果、バックプレーンを製造する単位面積当りのコストを減らす大きな必要性がある。 As already described, the backplane of the display device is manufactured using semiconductor manufacturing technology. However, the current state of such technology is not optimal for backplane manufacturing. Semiconductor manufacturing technology has relied on the need to manufacture large numbers of complex integrated circuits (“chips”) that are used as central processing units (“CPU”) and other logic processing units in computers. Such CPUs require millions of transistors in each device, minimizing heat dissipation within the CPU, and the economic need to manufacture as many CPUs as possible on each semiconductor wafer being processed. Two requirements (wafer processing costs are essentially independent of the number of CPUs to be manufactured) have resulted in very high transistor integration density. In the latest CPU manufacturing technology, each component is as small as about 0.13 μm, the size of each transistor is about 1 μm square, and the distance between adjacent transistors is the same. In the display backplane, such small transistors need not be highly integrated and usually have pixels, so the spacing of transistors or other non-linear devices is about 0.1 mm. Also, the backplane is usually about 100 mm square (can be made larger), so it is much larger than the chip. As a result, there is a great need to reduce the cost per unit area for manufacturing the backplane.

本発明は、バックプレーンおよびその製造プロセスにおける各種の改良を提供する。 The present invention provides various improvements in the backplane and its manufacturing process.

従って、一面では、本発明は、電気光学表示装置用バックプレーンを提供する。バックプレーンは、ピクセル電極と、電圧をピクセル電極に供給するように配列された電圧供給線と、電圧供給線とピクセル電極との間に配置されたマイクロメカニカルスイッチとを備え、マイクロメカニカルスイッチは、開状態では電圧供給線をピクセル電極に電気的に接続せず、閉状態では電圧供給線をピクセル電極に電気的に接続する。 Accordingly, in one aspect, the present invention provides a backplane for an electro-optic display device. The backplane includes a pixel electrode, a voltage supply line arranged to supply a voltage to the pixel electrode, and a micromechanical switch disposed between the voltage supply line and the pixel electrode, In the open state, the voltage supply line is not electrically connected to the pixel electrode, and in the closed state, the voltage supply line is electrically connected to the pixel electrode.

本発明のこの面を、以下では便宜上、本発明の”ＭＥＭＳ”バックプレーンということもある。このようなＭＥＭＳバックプレーンの一形態では、マイクロメカニカルスイッチが、第１の電極と接触するあるいはしないように動作可能な片持ばりと、片持ばりを動作させるように配列された第２の電極とを備える。このようなＭＥＭＳバックプレーンはさらに、キャパシタ電極と第１の電極とがキャパシタを形成するように、第１の電極と隣接して配置されているキャパシタ電極を備えることもできる。ＭＥＭＳバックプレーンには、マイクロメカニカルスイッチを覆う封止材料層を備えることもできる。 This aspect of the present invention may hereinafter be referred to as the “MEMS” backplane of the present invention for convenience. In one form of such a MEMS backplane, the micromechanical switch has a cantilever that is operable to contact or not contact the first electrode, and a second electrode that is arranged to operate the cantilever. With. Such a MEMS backplane can further include a capacitor electrode disposed adjacent to the first electrode such that the capacitor electrode and the first electrode form a capacitor. The MEMS backplane can also include a sealing material layer that covers the micromechanical switch.

本発明は、ＭＥＭＳバックプレーンを備える電気光学表示装置（”ＭＥＭＳ表示装置”）におよぶ。従って、別の面では、本発明は以下を備える電気光学表示装置を提供する。 The present invention extends to an electro-optic display device (“MEMS display device”) comprising a MEMS backplane. Accordingly, in another aspect, the present invention provides an electro-optic display device comprising:

少なくとも１つの光学的特性が異なる第１および第２の表示装置状態を有する電気光学媒体の層であって、媒体に対する電界の印加によりその第１の表示装置状態から第２の表示装置状態へ変化可能な電気光学媒体と、
電気光学媒体の層と隣接して配置されたバックプレーンであって、電圧を印加することにより、電気光学媒体に電界を印加するように配列されたピクセル電極と、電圧をピクセル電極に供給するように配列された電圧供給線と、電圧供給線とピクセル電極との間に配置されたマイクロメカニカルスイッチとをさらに備え、マイクロメカニカルスイッチは、開状態では電圧供給線をピクセル電極に電気的に接続せず、閉状態では電圧供給線をピクセル電極に電気的に接続する。A layer of an electro-optic medium having first and second display device states having at least one different optical characteristic, wherein the layer changes from the first display device state to the second display device state by applying an electric field to the medium. Possible electro-optic medium,
A backplane disposed adjacent to the layer of electro-optic medium, the pixel electrode being arranged to apply an electric field to the electro-optic medium by applying a voltage, and supplying the voltage to the pixel electrode And a micromechanical switch disposed between the voltage supply line and the pixel electrode, the micromechanical switch electrically connecting the voltage supply line to the pixel electrode in the open state. In the closed state, the voltage supply line is electrically connected to the pixel electrode.

このようなＭＥＭＳ表示装置はさらに、バックプレーンから電気光学媒体層の反対側に設けられている光透過性電極を備えることもできる。ＭＥＭＳ表示装置の電気光学媒体は、上述の任意の種類とすることもできる。従って、例えば電気光学媒体を、回転する２色部材またはエレクトロクロミック媒体とすることもできる。あるいは、電気光学媒体高分子分散型、あるいはマイクロセル型の真のカプセル壁内に電気泳動粒子が封止されているような種類の封止電気泳動媒体とすることもできる。 Such a MEMS display device may further include a light transmissive electrode provided on the opposite side of the electro-optic medium layer from the backplane. The electro-optic medium of the MEMS display device can be of any type described above. Thus, for example, the electro-optic medium can be a rotating two-color member or an electrochromic medium. Alternatively, a sealed electrophoretic medium of a type in which electrophoretic particles are sealed in an electro-optical medium polymer dispersion type or microcell type true capsule wall can be used.

本発明はまた、電気光学表示装置用バックプレーンを形成するためのプロセスを提供する。プロセスは以下を含む。 The present invention also provides a process for forming an electro-optic display backplane. The process includes:

基板を用意して、
第１、第２および第３の電極を間隔をおいて基板に形成して、
その後、犠牲層を基板に形成して、犠牲層は第１の電極および第２の電極を覆うが、少なくとも第３の電極の一部を露出したままにして、
その後、第３の電極の露出部分と接触する第１の部分と、少なくとも第２の電極および第１の電極それぞれの一部に延長するように犠牲層に延設した第２の部分とを有する片持ばり部材を形成するように、導電材料を基板に成膜して、
その後、犠牲層を除去することにより、第２の電極に印加する電圧の影響下で、片持ばり部材の第２の部分が、自在に第１の電極と接触するようになる。Prepare the board
Forming first, second and third electrodes on the substrate at intervals;
A sacrificial layer is then formed on the substrate, the sacrificial layer covering the first electrode and the second electrode, but leaving at least a portion of the third electrode exposed,
Thereafter, a first portion that contacts the exposed portion of the third electrode, and a second portion that extends to the sacrificial layer so as to extend to at least a portion of each of the second electrode and the first electrode. A conductive material is deposited on the substrate to form a cantilever member,
Thereafter, by removing the sacrificial layer, the second part of the cantilever member comes into contact with the first electrode freely under the influence of the voltage applied to the second electrode.

このプロセスでは、導電材料を基板に成膜するステップが、片持ばり部材と間隔をおくが、第１の電極の重複部分が、キャパシタ電極および第１の電極が共にキャパシタを形成するように、キャパシタ電極を成膜することを含むこともできる。このプロセスはまた、犠牲層を除去した後、少なくとも片持ばり部材を覆うように、封止材料層を基板に成膜することを含むこともできる。 In this process, the step of depositing the conductive material on the substrate is spaced from the cantilever member, but the overlapping portion of the first electrode forms a capacitor together with the capacitor electrode and the first electrode. It may also include depositing a capacitor electrode. The process can also include depositing a layer of sealing material on the substrate so as to cover at least the cantilever member after removal of the sacrificial layer.

別の面では、本発明は、電子回路の少なくとも１つの電子構成部品を基板に形成するプロセスを提供する。このプロセスは以下を含む。 In another aspect, the present invention provides a process for forming at least one electronic component of an electronic circuit on a substrate. This process includes:

基板に、少なくとも１つの電子構成部品を形成可能な構成部品材料の層を形成して、
エンボス加工可能な材料の層を構成部品材料の層に形成して、
エンボス加工可能な材料の層をイメージ的にエンボス加工して、少なくとも１つの第１の部分と、少なくとも１つの第１の部分よりも厚さが厚い少なくとも１つの第２の部分とを形成して、
エンボス加工可能な材料をエッチングして、その少なくとも１つの第１の部分を除去して、その少なくとも１つの第２の部分に存在するエンボス加工可能な材料を残すことにより、エンボス加工可能な材料の少なくとも１つの第１の部分の下にある構成部品材料を露出して、
その後、構成部品材料の露出部分をエッチングすることにより、構成部品材料の層をパターン形成して、その中に少なくとも１つの電子構成部品を形成する。Forming a layer of component material on the substrate capable of forming at least one electronic component;
Forming a layer of embossable material into a layer of component material,
Imageally embossing the layer of embossable material to form at least one first portion and at least one second portion that is thicker than the at least one first portion. ,
Of the embossable material by etching the embossable material to remove the at least one first portion, leaving the embossable material present in the at least one second portion. Exposing the component material under the at least one first portion;
Thereafter, the exposed portion of the component material is etched to pattern the component material layer to form at least one electronic component therein.

本発明のこの面を、以下では便宜上、本発明のエンボス加工プロセスということもある。エンボス加工プロセスは、構成部品材料層のパターン形成後に、残余のエンボス加工可能な材料を基板から除去することを含むこともできる。エンボス加工可能な材料をイメージ的にエンボス加工することは、ローラにより実行することもできる。エンボス加工可能な材料は、フォトレジストを含むこともできる。フォトレジストから溶剤を除去するために、フォトレジストを、イメージ的にエンボス加工する前に加熱する（”ソフトベークする”）こともできる。あるいはまたは、構成部品材料をエッチングする前に、エッチングを行って少なくとも１つの第１の部分を除去した後で、フォトレジストを加熱する（”ハードベークする”）こともできる。 This aspect of the present invention may hereinafter be referred to as the embossing process of the present invention for convenience. The embossing process can also include removing the remaining embossable material from the substrate after patterning the component material layer. The embossing of the embossable material can also be performed with a roller. The embossable material can also include a photoresist. In order to remove the solvent from the photoresist, the photoresist can also be heated ("soft-baked") prior to imagewise embossing. Alternatively, the photoresist can be heated (“hard baked”) after etching to remove at least one first portion prior to etching the component material.

エンボス加工可能な材料は、少なくとも１つのベース可溶性単量体由来の反復単位を有する共重合体を含むこともできる。この少なくとも１つのベース可溶性単量体は、酸の存在下で非ブロック化するブロック基を含むこともできる。この目的のための好ましい共重合体は、４−水酸化スチレンおよびメタクリレート由来の反復単位を有するものを含む。 The embossable material can also comprise a copolymer having repeating units derived from at least one base soluble monomer. The at least one base soluble monomer can also include a blocking group that deblocks in the presence of acid. Preferred copolymers for this purpose include those having repeating units derived from 4-hydroxystyrene and methacrylate.

最後に、本発明は、電気光学表示装置用バックプレーンを提供する。このバックプレーンは以下を含む。 Finally, the present invention provides a backplane for an electro-optic display device. This backplane includes:

基板と、
基板に形成したトランジスタと、
トランジスタを覆うパッシベーション層と、
トランジスタからパッシベーション層の反対側に設けられたピクセル電極と、
パッシベーション層を貫通して、トランジスタをピクセル電極に電気的に接続する導電性バイアと、
パッシベーション層が、エポキシ、ポリウレタン、シリコンポリアクリレートおよびポリイミドポリマーからなる基から選択する高分子を含む。A substrate,
A transistor formed on a substrate;
A passivation layer covering the transistor;
A pixel electrode provided on the opposite side of the passivation layer from the transistor;
A conductive via that penetrates the passivation layer and electrically connects the transistor to the pixel electrode;
The passivation layer comprises a polymer selected from the group consisting of epoxy, polyurethane, silicon polyacrylate and polyimide polymer.

本発明のこの面を、以下では便宜上、本発明の”埋込みトランジスタ”バックプレーンということもある。このような埋込みトランジスタバックプレーンでは、パッシベーション層を熱硬化性ポリマーまたは放射線硬化性ポリマーから形成することもできる。このような埋込みトランジスタバックプレーンから好ましいものは、基板は、絶縁層で覆われた金属膜を備え、トランジスタは絶縁層上に形成されている。基板は例えば、ポリイミド絶縁層で覆われたステンレス箔を備えることもできる。 This aspect of the present invention may hereinafter be referred to as the “buried transistor” backplane of the present invention for convenience. In such embedded transistor backplanes, the passivation layer can also be formed from a thermosetting polymer or a radiation curable polymer. A preferable example of such a buried transistor backplane is that the substrate includes a metal film covered with an insulating layer, and the transistor is formed on the insulating layer. For example, the substrate may include a stainless steel foil covered with a polyimide insulating layer.

本発明は、埋込みトランジスタバックプレーンを含む電気光学表示装置にわたる。従って、本発明は、以下を備える電気光学表示装置を提供する。 The present invention extends to an electro-optic display that includes a buried transistor backplane. Accordingly, the present invention provides an electro-optic display device comprising:

少なくとも１つの光学的特性が異なる第１および第２の表示装置状態を有する電気光学媒体の層であって、媒体への電界の印加により、その第１の表示装置状態から第２の表示装置状態へ変更可能な電気光学媒体と、
電気光学媒体層に隣接して配置され、電圧をそのピクセル電極に印加することにより、電界を電気光学媒体へ印加するように配置した本発明の埋込みトランジスタバックプレーン。A layer of an electro-optic medium having first and second display device states having at least one different optical characteristic, wherein the first display device state is changed to the second display device state by applying an electric field to the medium. A changeable electro-optic medium,
An embedded transistor backplane of the present invention disposed adjacent to an electro-optic medium layer and arranged to apply an electric field to the electro-optic medium by applying a voltage to its pixel electrode.

この電気光学表示装置は、任意の種類の前述の電気光学媒体を用いることもできる。 The electro-optic display device can use any kind of the above-described electro-optic medium.

すでに示したように、本発明は異なった面をいくつか有している。それぞれ、電気光学表示装置用バックプレーンにおける改良を提供する。本発明のいくつかの面についても、他の応用例に有益である。以下に、本発明の主要な面について個別に説明するが、本発明の２つ以上の面を、１つのバックプレーンの製造または他の電子構成部品の製造に用いることもできることを理解されたい。例えば、本発明のＭＥＭＳバックプレーンを、本発明のエンボス加工方法を用いて製造することもできる。 As already indicated, the present invention has several different aspects. Each provides improvements in the backplane for electro-optic display devices. Some aspects of the invention are also useful for other applications. In the following, the main aspects of the present invention will be described individually, but it should be understood that more than one aspect of the present invention can be used to manufacture one backplane or other electronic components. For example, the MEMS backplane of the present invention can be manufactured using the embossing method of the present invention.

パートＡ：ＭＥＭＳバックプレーン
すでに述べたように、従来技術のアクティブマトリックス表示装置は、各ピクセルに非線形（トランジスタまたはダイオード）スイッチ要素を必要とする。現在、非線形トランジスタ要素は、アモルファスシリコン、ポリシリコンおよび有機半導体から製造することができる。ダイオードスイッチ要素は、金属−絶縁体−半導体（ＭＩＭ）、金属−半導体−絶縁体（ＭＳＩ）、ショットキーおよびＮＩＮダイオードを含む。電気光学表示装置を駆動することができるが、これらのスイッチ要素にはある欠点がある。Part A: MEMS Backplane As already mentioned, prior art active matrix displays require a non-linear (transistor or diode) switch element for each pixel. Currently, non-linear transistor elements can be fabricated from amorphous silicon, polysilicon and organic semiconductors. The diode switch elements include metal-insulator-semiconductor (MIM), metal-semiconductor-insulator (MSI), Schottky and NIN diodes. Although electro-optic displays can be driven, these switch elements have certain drawbacks.

アモルファスおよび多結晶シリコンベースのトランジスタは、安定した装置を製造するには比較的高温（＞２００℃）の成膜ステップを必要とする。このような高温処理を必要とすることにより、実際には、製造に用いることができるフレキシブル基板の最大サイズに限度がある。熱膨張係数差により、特定のサイズを超える位置ずれを起こすことになる。（上記のように、ある種類の電気光学表示装置の魅力的な特徴の１つは、フレキシブル基板上に製造できることなので、従来の液晶表示装置では不可能なフレキシブルで、頑丈な表示装置を提供できる。）金属箔等の寸法上安定したフレキシブル基板は、ポリシング、平坦化およびパッシベーション等、さらに処理工程が必要である。有機トランジスタは低温で製造することができるが、動作寿命が短いという傾向があり、酸素および水分に対しデリケートである。いずれの種類のスイッチ要素のオン／オフ比は望ましいものではなく、半導体層のシリコン移動度のために限界がある（アモルファスシリコンでは＜１．０ｃｍ^２／Ｖｓ、多結晶シリコンでは＜３００ｃｍ^２／Ｖｓである。トランジスタスイッチは比較的大きなゲート対ピクセル浮遊容量を有しているが、電圧結合が生じてしまいピクセルでのＤＣ電圧が不均衡になるので、表示した画像に不要のアーチファクトが生じることもある。Amorphous and polycrystalline silicon based transistors require a relatively high temperature (> 200 ° C.) deposition step to produce a stable device. The need for such high temperature processing actually limits the maximum size of a flexible substrate that can be used for manufacturing. Due to the difference in thermal expansion coefficient, a positional shift exceeding a specific size is caused. (As described above, one of the attractive features of a certain type of electro-optical display device is that it can be manufactured on a flexible substrate, so that it is possible to provide a flexible and sturdy display device that is impossible with conventional liquid crystal display devices. .) Dimensionally stable flexible substrates such as metal foils require additional processing steps such as polishing, planarization and passivation. Organic transistors can be manufactured at low temperatures but tend to have a short operating lifetime and are sensitive to oxygen and moisture. The on / off ratio of any type of switch element is not desirable and is limited by the silicon mobility of the semiconductor layer (<1.0 cm² / Vs for amorphous silicon and <300 cm² / Vs for polycrystalline silicon) The transistor switch has a relatively large gate-to-pixel stray capacitance, but voltage coupling occurs and the DC voltage at the pixel becomes unbalanced, which can cause unwanted artifacts in the displayed image. is there.

ダイオードは、ピクセル寄生容量に対し非常に大きな選択線を有しているので、厳格な設計ルールを必要とする。また、前述の国際公開０１／０７９６１号で説明した理由により、ピクセル全体に駆動電圧を維持するためにバックプレーンの各ピクセルにキャパシタを備えることは利点があるが、ダイオードベースのバックプレーンにこのようなキャパシタを設けることは難しい。 Since diodes have a very large selection line for pixel parasitic capacitance, they require strict design rules. In addition, for the reason described in the above-mentioned International Publication No. 01/07961, it is advantageous to provide a capacitor in each pixel of the backplane in order to maintain a driving voltage for the entire pixel. It is difficult to provide a simple capacitor.

本発明のＭＥＭＳバックプレーンは、従来技術のバックプレーンのこれらの問題を低減したり、解消したりする。このようなＭＥＭＳ電気光学表示装置用バックプレーンの好ましい形態は、複数のマイクロエレクトロメカニカルシステム（ＭＥＭＳ）スイッチを有し、電気泳動表示装置等のフラットパネル表示装置をアドレッシングするのに役立つ。 The MEMS backplane of the present invention reduces or eliminates these problems of prior art backplanes. Such a preferred form of a backplane for a MEMS electro-optical display device has a plurality of micro electro mechanical system (MEMS) switches, and is useful for addressing a flat panel display device such as an electrophoretic display device.

添付の図面を参照して、このようなＭＥＭＳバックプレーンの本発明の好ましい製造プロセスについて説明するが、これは説明のためだけである。図１Ａ〜図１Ｄは、製造プロセスの各種の段階における１つのＭＥＭＳスイッチの概略側面図であり、図２は、完成したバックプレーンの一部を示す上面図である。 The preferred manufacturing process of the present invention for such a MEMS backplane will be described with reference to the accompanying drawings, which is for illustration only. 1A-1D are schematic side views of one MEMS switch at various stages of the manufacturing process, and FIG. 2 is a top view showing a portion of the completed backplane.

図２からアクティブマトリックス表示装置製造の当業者にとって明らかなように、ＭＥＭＳスイッチの存在を別にして、図２に示すバックプレーンは、従来のトランジスタベースのアクティブマトリックスバックプレーンに非常によく似ている。バックプレーンは、任意の一時点に行電極Ｒの１つを選択するように（すなわち、それに印加する動作電圧を有するように）、従来の設計の行ドライバ（図示せず）に接続している複数の並列行電極Ｒを備え、他の行は通常、図示したバックプレーンから電気光学媒体の反対側に設けられた１つの共通電極と同じ電圧に設定されている。所定の間隔の後、各行電極Ｒを周期的なやり方で順に選択するように、もともと選択した行電極Ｒの選択を取り消し、次の行電極Ｒを選択して、このシーケンスが連続する。バックプレーンはさらに、列電極Ｃを備える。これらはお互いに並列に延びているが、行電極に、第１の、つまりピクセル電極１０４に垂直である。このうちの１つだけが図２に図示されている。ピクセル電極１０４は、各ピクセル電極を、１つの行電極Ｒと１つの列電極Ｃとの交差部分に一意に対応付けられるように、矩形のアレイ状に配列されている。ピクセル電極１０４は、その対応付けられた列電極ＣにＭＥＭＳスイッチを介して接続している。スイッチは、片持ばり１１２と、アクチュエータ（つまり第２の）電極１０６（対応付けられた行電極Ｒが延設した形態を有すると、対応付けられた列電極Ｃが延設した形態を有するソース（つまり第３の）電極１０８とを備える。ＭＥＭＳスイッチに精通している者に明らかなように、アクチュエータ電極１０６に動作電圧を印加していないと、ソース電極１０８から間隔をおいた片持ばり１１２の自由端（図２の左側端）でＭＥＭＳスイッチが開いた位置にあるので、このピクセル電極１０４と対応付けられた列電極Ｃとの間に電気的接触はない。しかしながら、行ドライバが特定の行を選択して動作電圧を選択した行電極Ｒに印加すると、動作電圧がアクチュエータ電極１０６に現れ、その自由端がソース電極１０８と接触するように片持ばり１１２が下方に引かれるので、このピクセル電極１０４と対応付けられた列電極Ｃとの間に電気的接触が行われ、ピクセル電極１０４が対応付けられた列電極Ｃと同じ電圧になる。従って、選択する行のピクセル電極（すなわち、選択した行電極Ｒに対応付けられた電極）だけが、対応付けられた列電極Ｃと同じ電圧になって、表示装置に隣接して設けられた電気光学媒体の書き込みが、従来のトランジスタベースのバックプレーンの書き込みと全く同様に、ラインごとのやり方で進められる。 As will be apparent to those skilled in the art of active matrix display manufacturing from FIG. 2, apart from the presence of a MEMS switch, the backplane shown in FIG. 2 is very similar to a conventional transistor-based active matrix backplane. . The backplane is connected to a conventionally designed row driver (not shown) to select one of the row electrodes R at any one time (ie, to have an operating voltage applied to it). A plurality of parallel row electrodes R are provided, and the other rows are usually set to the same voltage as one common electrode provided on the opposite side of the electro-optic medium from the illustrated backplane. After a predetermined interval, the selection of the originally selected row electrode R is canceled and the next row electrode R is selected so that each row electrode R is sequentially selected in a periodic manner, and this sequence continues. The backplane further includes a column electrode C. They extend in parallel to each other but are perpendicular to the row electrodes and to the first orpixel electrode 104. Only one of these is shown in FIG. Thepixel electrodes 104 are arranged in a rectangular array so that each pixel electrode is uniquely associated with the intersection of one row electrode R and one column electrode C. Thepixel electrode 104 is connected to the associated column electrode C via a MEMS switch. The switch has a configuration in which thecantilever 112 and the actuator (that is, the second) electrode 106 (the associated row electrode R is extended, and the associated column electrode C is extended). (Ie, a third)electrode 108. As will be apparent to those familiar with MEMS switches, a cantilever that is spaced from thesource electrode 108 when no operating voltage is applied to theactuator electrode 106. There is no electrical contact between thispixel electrode 104 and the associated column electrode C because the MEMS switch is in the open position at the free end of 112 (the left end of FIG. 2). When an operating voltage is applied to the selected row electrode R, the operating voltage appears at theactuator electrode 106 so that its free end is in contact with thesource electrode 108. Since thehandle 112 is pulled downward, electrical contact is made between thepixel electrode 104 and the column electrode C associated with thepixel electrode 104, and the same voltage as the column electrode C associated with thepixel electrode 104 is obtained. Therefore, only the pixel electrode of the selected row (that is, the electrode associated with the selected row electrode R) has the same voltage as the associated column electrode C and is provided adjacent to the display device. Optical media writing proceeds in a line-by-line manner, much like conventional transistor-based backplane writing.

図２に示すバックプレーンはさらに、各ピクセル電極１０４に対応付けられたキャパシタ電極１１４を備え、１つのキャパシタ電極１１４は列電極Ｃの隣接する部分とキャパシタを構成する。 The backplane shown in FIG. 2 further includes acapacitor electrode 114 associated with eachpixel electrode 104, and onecapacitor electrode 114 forms a capacitor with an adjacent portion of the column electrode C.

図２に示すバックプレーンの製造プロセスについて、図１Ａ〜図１Ｄを参照して説明する。図１Ａに示すように、プロセスは、例えば高分子フィルムまたは高分子をコーティングした金属箔の絶縁基板１０２から開始する。プロセスの第１の段階では、任意の都合の良い方法で薄い金属層を基板１０２に成膜してパターン形成して、３つの電極、すなわちピクセル電極１０４、”ゲート”つまりアクチュエータ電極１０６およびソース電極１０８を形成して、図１Ａに示す構造を製造する。プロセスの好ましい形態では、金属層は、金を約１００ｎｍの厚さにスパッタで成膜する。次に、犠牲層１１０を図１Ｂに示す形態で成膜してアクチュエータおよびソース電極を覆うが、ピクセル電極１０４は露出したままにしておく。図１Ｂに示すように、この犠牲層１１０は部分的に覆うもので、ピクセル電極１０４とアクチュエータ電極１０６との間のギャップをすべて覆うものではないことに留意する。犠牲層１１０を望ましくは、銅を室温で約１μｍの厚さにスパッタで成膜する。次に、犠牲層をエッチングして、機械的な片持ばりのベース領域を形成して、金属の２つの基板のキャパシタの支柱をサポートする。フォトレジスト層を追加してパターン形成して、アパーチャを残して、そして片持ばり１１２およびキャパシタ電極１１４をメッキする。好ましくは、室温で電気メッキ溶液および金等の低応力材料を用いる（理解しやすいように、図１Ａ〜図１Ｄのキャパシタ電極１１４の位置をずらしている）ビーム１１２の厚さは、望ましくは約２〜４μｍである。最後に、フォトレジスト層を剥離して、図１Ｃに示す構造を形成して、次に、好ましくはウェットエッチングを用いて犠牲層１１０を除去するので、片持ばり１１２が遊離する。 2 will be described with reference to FIGS. 1A to 1D. As shown in FIG. 1A, the process begins with an insulatingsubstrate 102 of, for example, a polymer film or a metal foil coated with a polymer. In the first stage of the process, a thin metal layer is deposited and patterned on thesubstrate 102 in any convenient manner to form three electrodes: apixel electrode 104, a “gate” oractuator electrode 106, and a source electrode. 108 is formed to produce the structure shown in FIG. 1A. In a preferred form of the process, the metal layer is sputtered with gold to a thickness of about 100 nm. Next, asacrificial layer 110 is deposited in the form shown in FIG. 1B to cover the actuator and source electrode, but leave thepixel electrode 104 exposed. Note that thissacrificial layer 110 partially covers, as shown in FIG. 1B, and does not cover all the gaps between thepixel electrode 104 and theactuator electrode 106. Thesacrificial layer 110 is preferably formed by sputtering copper to a thickness of about 1 μm at room temperature. The sacrificial layer is then etched to form a mechanical cantilever base region to support the capacitor posts on the two metal substrates. A photoresist layer is added and patterned to leave the aperture, and thecantilever 112 andcapacitor electrode 114 are plated. Preferably, the thickness of thebeam 112 using an electroplating solution and a low stress material such as gold at room temperature (thecapacitor electrode 114 of FIGS. 1A-1D has been displaced for ease of understanding) is desirably about 2-4 μm. Finally, the photoresist layer is stripped to form the structure shown in FIG. 1C, and then thesacrificial layer 110 is removed, preferably using wet etching, so that thecantilever 112 is released.

用いる電気光学媒体の種類によるが、ＭＥＭＳスイッチと電気光学媒体との間を物理的に分離して維持することは望ましく、あるいは不可欠なことである。この目的のため、保護封止層をバックプレーンに追加して、犠牲層を削除した後でＭＥＭＳスイッチが誤って破損しないようにすることもできる。図３に示すように、このような保護封止層の好ましい形態は、ＭＥＭＳスイッチにそろえられ、基板に接着した、前もってパターン形成したポリイミドまたは他の高分子封止材料１１６を備える。 Depending on the type of electro-optic medium used, it may be desirable or essential to maintain a physical separation between the MEMS switch and the electro-optic medium. For this purpose, a protective sealing layer can be added to the backplane to prevent accidental breakage of the MEMS switch after the sacrificial layer is removed. As shown in FIG. 3, a preferred form of such a protective sealing layer comprises a pre-patterned polyimide or otherpolymeric sealing material 116 that is aligned with the MEMS switch and adhered to the substrate.

ＭＥＭＳベースの本発明のバックプレーンにより、重要な技術的利点をいくつか提供する。ＭＥＭＳスイッチは、”オン”状態では低いインピーダンスで、”オフ”状態では非常に高いインピーダンスになる。従って、優れたオン／オフ比が得られるので、他の種類の非線形要素を通過するリーク電流に伴う問題を回避できる。上述のように図１Ａ〜図１Ｄを参照して、３つまたは４つのマスクを用い、高温処理工程を全く必要としない簡単なプロセスで、ＭＥＭＳスイッチを製造することができる。従って、例えば、ポリ（エチレンテレフタレート）フィルムといった、低コストのフレキシブル基板にこのプロセスを用いることができる。また、上記のＭＥＭＳ製造プロセス薄膜トランジスタまたはダイオードに基づくバックプレーンの製造プロセスよりも、処理中に環境的汚染受ける可能性が低い。これにより、必要とするクリーンルーム設備のコストを低減するようになる。また、ＭＥＭＳベースのバックプレーンの製造プロセスにより、粗いパターン形成ステップのいくつかを利用できるようになる。 The MEMS-based backplane of the present invention provides several important technical advantages. The MEMS switch has a low impedance in the “on” state and a very high impedance in the “off” state. Therefore, since an excellent on / off ratio can be obtained, problems associated with leakage current passing through other types of nonlinear elements can be avoided. Referring to FIGS. 1A-1D as described above, a MEMS switch can be fabricated with a simple process using three or four masks and requiring no high temperature processing steps. Thus, for example, this process can be used for low cost flexible substrates such as poly (ethylene terephthalate) films. Also, it is less likely to be subject to environmental contamination during processing than the MEMS manufacturing process backplane manufacturing process based on thin film transistors or diodes. Thereby, the cost of the required clean room facility is reduced. Also, the MEMS-based backplane manufacturing process allows some of the rough patterning steps to be utilized.

ＭＥＭＳスイッチは、ピクセル静電容量に対する非常に細い選択線を有しているので、ＭＥＭＳベースのバックプレーンは、同様のトランジスタまたはダイオードベースのバックプレーンよりも、このような静電容量によるＤＣ不均衡が小さく、このＤＣ不均衡の低減は、いくつかの種類の電気光学媒体、特に粒子ベースの電気泳動媒体の動作寿命および／または表示装置特性を延長するのに重要である。また、ＭＥＭＳベースの表示装置における選択線およびデータ線の重複領域が空気で分離できるので（図１Ｄおよび図２を参照のこと）、空気の比誘電率がほぼ正確に１で、得られる低減した静電容量により、表示装置の消費電力が低減することと、消費電力の大きな部分がデータ線に対応付けられた静電容量の充放電によるので、このような重複領域の単位面積当りの不要の静電容量を絶対最小値にしておける。 MEMS switches have a very narrow selection line for pixel capacitance, so a MEMS-based backplane has a DC imbalance due to such capacitance than a similar transistor or diode-based backplane. This reduction in DC imbalance is important for extending the operating life and / or display characteristics of some types of electro-optic media, particularly particle-based electrophoretic media. In addition, since the overlapping area of the selection line and the data line in the MEMS-based display device can be separated by air (see FIG. 1D and FIG. 2), the relative permittivity of air is almost exactly 1 and reduced. Capacitance reduces the power consumption of the display device, and the large part of the power consumption is due to the charging / discharging of the capacitance associated with the data lines. Capacitance can be set to the absolute minimum.

ＭＥＭＳベースの本発明のバックプレーンの変更した形態では、図１Ｄ、図２および図３に示す片持ばりを、ＭＥＭＳダイアフラムに置換することもできる。これは、片持ばりよりも静摩擦の影響を受ける可能性が低い。 In a modified form of the MEMS-based backplane of the present invention, the cantilever shown in FIGS. 1D, 2 and 3 can be replaced with a MEMS diaphragm. This is less likely to be affected by static friction than a cantilever.

パートＢ：本発明のエンボス加工プロセス
すでに述べたように、バックプレーンの製造には、基板上に小型部品のパターン形成を必要とする。表１に示すように、各種のパターン形成の応用例に必要なクリティカルディメンション長さのスケールの範囲があり、これらの寸法を正しく達成するために技術範囲として用いられてきた。Part B: Embossing Process of the Invention As already mentioned, the production of a backplane requires the patterning of small parts on a substrate. As shown in Table 1, there is a range of critical dimension length scales required for various patterning applications, and has been used as a technical scope to achieve these dimensions correctly.

また、すでに述べたように、非常に小型の部品を製造するには、例えばクリティカルディメンションが＜２５μｍでは、主要な技術として明らかにフォトリソグラフィがあげられる。この数十年にわたる大規模な調査によれば、フォトリソグラフィ技術は、０．１３μｍプロセスが本格的な生産になるまで改良され、０．１０μｍプロセスが研究中である。フォトリソグラフィは、大規模な工業的な応用が可能なスケーラブル技術として改良されているが、多くの工程があることと、フォトリソグラフィ製造設備に伴う資本経費が高いこととで一般的に費用がかかると考えられている。

Also, as already mentioned, in order to manufacture very small parts, for example, when the critical dimension is <25 μm, photolithography is clearly mentioned as the main technique. According to extensive research over the last few decades, photolithography technology has been improved until the 0.13 μm process is in full production, and the 0.10 μm process is under investigation. Photolithography has been improved as a scalable technology for large-scale industrial applications, but is generally expensive due to the many processes and high capital costs associated with photolithography manufacturing equipment It is believed that.

前述のように、本発明の第２の面は、別のパターン形成技術、すなわち、バックプレーンの構成部品および他の電子装置をパターン形成する、エンボス加工レジストプロセスに関する。エンボス加工レジストプロセスにより、従来のフォトリソグラフィプロセスよりも利点をいくつか提供し、高いスループットのロールツーロール処理を可能にし、１μｍを下回る部品サイズを可能にし、処理コストの固定費または変動費の低減を可能にする。 As mentioned above, the second aspect of the present invention relates to another patterning technique, namely an embossing resist process for patterning backplane components and other electronic devices. The embossed resist process offers several advantages over traditional photolithography processes, enables high-throughput roll-to-roll processing, enables component sizes below 1 μm, and reduces fixed or variable processing costs Enable.

添付の図面の図４Ａ〜図４Ｅは、本発明のエンボス加工プロセスを示す。図４Ａに示すように、基板４０２をまず、材料４０４でコーティングしてパターン形成する。この材料は、金属、絶縁体、半導体または任意の他の種類のパターン形成可能な材料とすることができる。エンボス加工可能な材料層（以下では、便宜上”レジスト”という）４０６を次に、材料４０４に塗布して、”マスタスタンプ”（好ましくは、図４Ａに示すようなエンボス加工ローラ４０８の形態である）を用いてレジストをエンボス加工して、レジストをテクスチャまたはパターン形成する。図４Ｂからよくわかるように、このエンボス加工ステップにより、レジスト４０６を厚い（第２の）領域４０６Ａと薄い（第１の）領域４０６Ｂとに成形し、ローラ４０８のパターン形成により、任意の所望のやり方で、レジスト４０６を所定の２つの種類の領域に分離する。 4A-4E of the accompanying drawings illustrate the embossing process of the present invention. As shown in FIG. 4A, asubstrate 402 is first coated with amaterial 404 and patterned. This material can be a metal, an insulator, a semiconductor or any other type of patternable material. An embossable material layer (hereinafter referred to as “resist” for convenience) 406 is then applied to thematerial 404 to form a “master stamp” (preferably in the form of anembossing roller 408 as shown in FIG. 4A. ) To emboss the resist to texture or pattern the resist. As can be seen from FIG. 4B, this embossing step forms resist 406 into thick (second)region 406A and thin (first) region 406B, andpatterning roller 408 allows any desired In a manner, the resist 406 is separated into two predetermined types of regions.

このプロセスの次のステップでは、薄い領域４０６Ｂを除去して基底材料４０４を十分露出する程度に、パターン形成したレジストをわずかにエッチング（半導体製造技術の当業者に周知の任意の従来のエッチングプロセスを用いて）するが、材料４０４が厚い領域４０６Ａを覆う部分を残すようにするので、図４Ｃに示す構造を形成する。次に基板を第２のエッチング工程にかけて、材料４０４の露出部分を所望の分量エッチングするので、図４Ｄに示す構造を形成する。最後に、図４Ｅに示すように、レジストを基板から剥離して、最終的なパターン形成材料４０４を基板４０２に残す。 In the next step of this process, the patterned resist is slightly etched to remove the thin regions 406B and sufficiently expose the underlying material 404 (any conventional etching process known to those skilled in the semiconductor manufacturing arts). However, thematerial 404 leaves a portion covering thethick region 406A, thus forming the structure shown in FIG. 4C. The substrate is then subjected to a second etching step to etch the exposed portion ofmaterial 404 by a desired amount, thereby forming the structure shown in FIG. 4D. Finally, as shown in FIG. 4E, the resist is stripped from the substrate, leaving thefinal patterning material 404 on thesubstrate 402.

表面に塗布したエンボス加工可能な材料を、パターン形成ステップを最適化するように選択することもできる。市販のフォトレジストを、エンボス加工可能な材料として用いることもできる。フォトレジストを、そのガラス転移温度（Ｔ_ｇ）を越える温度でエンボス加工することもできるし、ウェットまたはドライエッチングを行って基底材料を露出することもできる。レジストを、基底材料のエッチングに用いる化学薬品に耐性のものを選択することもできるし、基底材料のパターン形成後にその表面から容易に剥離するものを選択することもできる。ある場合では、レジストをエンボス加工する前にレジストを”ソフトベーク”して溶剤を除去することは必要または望ましいことである。また、ある場合では、エッチングして薄い領域４０６Ｂを除去した後、基底材料のエッチングにレジストが確実に耐えることができるように、レジストを”ハードベーク”することは好ましいことである。The embossable material applied to the surface can also be selected to optimize the patterning step. Commercially available photoresist can also be used as a material that can be embossed. The photoresist can be embossed at a temperature above its glass transition temperature (T_g ), or wet or dry etching can be performed to expose the base material. It is possible to select a resist that is resistant to chemicals used for etching the base material, or a resist that easily peels from the surface after patterning of the base material. In some cases, it may be necessary or desirable to “soft bake” the resist to remove the solvent before embossing the resist. In some cases, it may also be desirable to “hard bake” the resist after etching to remove the thin regions 406B so that the resist can reliably withstand the etching of the base material.

溶融材料（高分子または別のもの）を、エンボス加工可能な材料またはレジストとして用いることもできる。例えば、ろう状材料（例えば、オクタコサン、ノナデカン等のアルカン等）を用いることもできる。これらのろう状材料を、加熱スロットダイ、凹版、スピンコーティングチャック、オフセット印刷ローラ、またはこの分野の当業者が周知の他の同様の装置を用いて、液相でコーティングすることもできる。溶融材料は通常成膜すると、薄い、エンボス加工可能なフィルム状に固化し、次にウェットまたはドライエッチング技術を用いて、エンボス加工しエッチバックすることもできる。パターン形成したレジスト膜は、基底材料のエッチングマスクとしての役割を果たし、すでに述べたように、基底材料のエッチングに続いて剥離する。ヘキサン等の溶剤は、前述のろう状材料を効果的に剥離するので、このようなプロセスには利点がある。成膜後にレジストから溶剤を乾燥させる必要がないからである。また、用いる化学薬品を適切に選択する（”最適化する”）ことにより、パターン形成が完了した後、比較的非毒性の溶剤を用いて、ろう状材料を基底材料から剥離することもできる。 A molten material (polymer or another) can also be used as the embossable material or resist. For example, a wax-like material (for example, alkane such as octacosan and nonadecane) can be used. These waxy materials can also be coated in the liquid phase using a heated slot die, intaglio, spin coating chuck, offset printing roller, or other similar apparatus known to those skilled in the art. Once the molten material is deposited, it can be solidified into a thin, embossable film and then embossed and etched back using wet or dry etching techniques. The patterned resist film serves as an etching mask for the base material, and as described above, the resist film is peeled off after the base material is etched. Such a process is advantageous because solvents such as hexane effectively strip the aforementioned waxy material. This is because it is not necessary to dry the solvent from the resist after film formation. It is also possible to exfoliate the waxy material from the base material using a relatively non-toxic solvent after patterning is completed by appropriate selection of chemicals to be used ("optimize").

エンボス加工レジストの発想に最適化した重合体を用いることもできる。例えば、図５Ａに示す４−水酸化スチレンおよびブチル−メタクリレート重合体である。このブロック共重合体の４−ヒドロキシスチレンの成分は塩基可溶性で、共重合体は酸の存在下で非ブロック化する。その結果、共重合体は、エンボス加工レジストプロセスで有益な特性をいくつか示す。第一に、高分子の分子量を調整することにより、そのガラス転移温度を約１００から約１５０℃の範囲内に調整することができるので、許容できるエンボス加工温度範囲になる。第二に、弱塩基溶液を用いてパターン形成した共重合体をエッチバックすることもできるので、基底材料を露出する。最も普通の基底材料（金属，半導体、絶縁体）をエッチングするのに用いる酸は、基底材料のエッチングの間に共重合体を非ブロック化するので、エッチングが完了した後、レジストを容易に除去することができる。 Polymers optimized for the concept of embossed resist can also be used. For example, 4-hydroxystyrene and butyl-methacrylate polymers shown in FIG. 5A. The 4-hydroxystyrene component of this block copolymer is base soluble and the copolymer is deblocked in the presence of acid. As a result, the copolymer exhibits some beneficial properties in the embossed resist process. First, by adjusting the molecular weight of the polymer, its glass transition temperature can be adjusted within the range of about 100 to about 150 ° C., thus providing an acceptable embossing temperature range. Second, the base material is exposed because the patterned copolymer can be etched back using a weak base solution. The acid used to etch the most common base materials (metals, semiconductors, insulators) deblocks the copolymer during the base material etch, so the resist is easily removed after the etch is complete can do.

あるいは、エンボス加工レジスト共重合体で、図５Ｂに示すメタクリレートベースのブロックを、図５Ａに示すブチルメタクリレートブロックの代わりに用いることもできる。この異なるブロックを用いることにより、エンボス加工レジストを約１７５〜１８０℃の温度で熱によって非ブロック化することができる。基底材料のパターン形成を上記のように従来の酸性エッチング化学薬品を用いないでエッチングを行う場合に、熱による非ブロック化は、有用な別の方法である。 Alternatively, in an embossed resist copolymer, the methacrylate-based block shown in FIG. 5B can be used in place of the butyl methacrylate block shown in FIG. 5A. By using this different block, the embossed resist can be deblocked by heat at a temperature of about 175-180 ° C. Deblocking with heat is another useful method when patterning the base material is etched without using conventional acidic etching chemicals as described above.

本発明のプロセスのエンボス加工処理に用いられるマスタスタンプを、様々な従来技術の超微細加工技術を用いて形成することもできる。好ましくは、マスタスタンプは、コンパクトディスク製造業者がコンパクトディスク（ＣＤ）やＤＶＤの製造に用いるニッケルマスタスタンプの作成に一般的に利用する技術を用いて作成する。これらの技術には、ニッケルマスタスタンプの電鋳に対して、フォトリソグラフィで形成した鋳型の作成が必要である。 The master stamp used in the embossing process of the process of the present invention can also be formed using various conventional ultra-fine processing techniques. Preferably, the master stamp is created using a technique commonly used by a compact disc manufacturer to create a nickel master stamp for use in the production of a compact disc (CD) or DVD. These techniques require the creation of a mold formed by photolithography in contrast to nickel master stamp electroforming.

ＣＤおよびＤＶＤのマスタリングプロセスから得られるニッケル箔は、本発明に用いるのに非常に適しているが、従来のＣＤ／ＤＶＤプロセスのいくつかを変更する必要がある。まず、ＣＤ上のピットは通常、２５０ｎｍより浅いが、約１〜１０μｍ深さのマスタスタンプ上に部品を作成するには通常望ましいものの、本発明では、優れた刻印を形成するには、スタンプ部品はレジスト厚さの約２〜５倍必要で、通常約１００〜１０００ｎｍになる。 Nickel foils obtained from CD and DVD mastering processes are very suitable for use in the present invention, but some of the conventional CD / DVD processes need to be modified. First, the pits on a CD are usually shallower than 250 nm, but it is usually desirable to make a part on a master stamp of about 1-10 μm depth, but in the present invention, a stamp part is used to form an excellent stamp. Requires about 2 to 5 times the resist thickness, and is usually about 100 to 1000 nm.

このような深さの部品をマスタ上に作成するには、マスタ製造は、厚い膜処理に最適化したフォトレジストを用いる必要がある。例えば、ＳＵ−８レジストを用いて、１００μｍ以上もの厚さの膜を形成することもできる。ニッケルマスタをその鋳型から確実に簡単に外すために、傾斜を付けた側壁をマスタの部品部分に形成することが好ましい。傾斜側壁の技術を、高スループット薬品検出システムを繰り返すために用いるマスタの形成に利用していたが、エンボス加工レジストプロセスには明らかに用いられていなかった。 In order to produce a part having such a depth on the master, the master manufacturing needs to use a photoresist optimized for thick film processing. For example, a film having a thickness of 100 μm or more can be formed using SU-8 resist. In order to ensure that the nickel master is easily removed from its mold, it is preferable to form an inclined side wall in the part of the master. The slanted sidewall technique was used to form a master that was used to repeat the high-throughput drug detection system, but was not clearly used in the embossed resist process.

マスタスタンプの幾何学的機能として、別の技術、高度化ＭＥＭＳ装置の製造に従来から行われているように、例えば、反応性イオンエッチング（ＲＩＥ）またはレーザアブレーションを用いてシリコンウェハまたはガラス基板を所望の部品を有するようにエッチングすることは有益である。 As a geometrical function of the master stamp, a silicon wafer or glass substrate can be formed using, for example, reactive ion etching (RIE) or laser ablation, as is conventionally done in the manufacture of other technologies, advanced MEMS devices. It is beneficial to etch to have the desired part.

本発明のエンボス加工プロセスにより、材料のパターン形成について、従来のフォトリソグラフィ技術よりも明らかな利点をいくつか提供する。エンボス加工プロセスにより、リソグラフィよりも低い固定費および変動費が見込まれるのは、従来のリソグラフィ用紫外線露光装置を機械的エンボス加工装置に置き換え、従来のフォトレジストを安価な化学的に単純な材料と置き換えるからである。本発明のエンボス加工プロセスは、部品の特徴的な寸法を６〜１０ｎｍという小ささで達成できることを示している。これは、高度のフォトリソグラフィプロセスで達成可能なものよりも５〜１０倍小さい。溶融高分子レジストを利用する本発明の実施の形態を用いる場合、フォトリソグラフィに必要なソフトベークステップおよびハードベークステップを完全に省くことができる。ミクロンスケールに小さくなる部品サイズでは、オールウェットプロセスを用いてエンボス加工レジストプロセスを正常に完了することもできる。すなわち、高価な真空ステップを全く必要としない。最後に、エンボス加工レジストプロセスは、図４Ａに示すように、マスタスタンプとしてローラを用いる高スループットのロールツーロールパターン形成に非常に適している。 The embossing process of the present invention provides several distinct advantages over conventional photolithography techniques for patterning materials. The embossing process is expected to have lower fixed and variable costs than lithography, replacing conventional lithography UV exposure equipment with mechanical embossing equipment and replacing traditional photoresists with cheap, chemically simple materials. It is because it replaces. The embossing process of the present invention shows that the characteristic dimensions of parts can be achieved as small as 6-10 nm. This is 5 to 10 times smaller than that achievable with advanced photolithography processes. When using an embodiment of the present invention that utilizes a molten polymer resist, the soft and hard bake steps required for photolithography can be omitted completely. For part sizes down to micron scale, the embossing resist process can also be successfully completed using an all wet process. That is, no expensive vacuum steps are required. Finally, the embossing resist process is well suited for high throughput roll-to-roll pattern formation using a roller as a master stamp, as shown in FIG. 4A.

パートＣ：埋込みトランジスタバックプレーン
前述のように、電気光学表示装置の製造において、表示装置のバックプレーンおよび前面部は通常、別々の装置として製造して、共に積層して、最終的な表示装置を作成する。このような積層は通常、積層用接着剤を用いて、バックプレーンを表示装置の前面部に接着する必要がある。従って、最終的な表示装置では、製造したバックプレーンの露出表面が積層用接着剤に対し露出する。多くの場合、積層用接着剤には、バックプレーンの露出表面上のトランジスタまたは他の非線形装置の性能に有害となるような影響を与える材料が含まれている。例えば、特定の市販のポリウレタン積層用接着剤をアモルファスシリコンＴＦＴのチャネルに直接塗布すると、トランジスタを完全に破壊してしまうことがわかっている。添付の図面の図６に示すように、このようなある実験では、トランジスタのオン／オフ比が１０６から約１０に低減したことがわかった。また、ある種類の電気光学媒体は流動化学種を含んでいて、これは、積層用接着剤を移動可能でトランジスタまたは他の非線形装置に悪影響を与えることになる。例えば、粒子ベースの電気泳動媒体は、炭化水素溶剤を含み、これは、このように移動可能で、アモルファスシリコントランジスタの特性に悪影響を与えることもある。最後に、アモルファスシリコンＴＦＴはまたＴＦＴに電気光学媒体を介して侵入する光や水分により、劣化することもある。封止粒子ベースの電気泳動媒体等の多くの電気光学媒体は通常不透光であると考えられているが、ある種の光は、例えばカプセルの間の小さなギャップを介して、このような媒体を通過するものもある。Part C: Embedded Transistor Backplane As mentioned above, in the manufacture of electro-optic display devices, the backplane and front part of the display device are usually manufactured as separate devices and stacked together to produce the final display device. create. In such a lamination, it is usually necessary to bond the backplane to the front surface portion of the display device using a lamination adhesive. Therefore, in the final display device, the exposed surface of the manufactured backplane is exposed to the laminating adhesive. In many cases, the laminating adhesive includes materials that have a detrimental effect on the performance of transistors or other non-linear devices on the exposed surface of the backplane. For example, it has been found that applying certain commercially available polyurethane laminating adhesives directly to the channel of an amorphous silicon TFT completely destroys the transistor. As shown in FIG. 6 of the accompanying drawings, it was found that in one such experiment, the transistor on / off ratio was reduced from 106 to about 10. Also, certain types of electro-optic media contain flowing chemical species that can move the laminating adhesive and adversely affect transistors or other non-linear devices. For example, particle-based electrophoretic media include a hydrocarbon solvent, which can move in this way and can adversely affect the properties of the amorphous silicon transistor. Finally, amorphous silicon TFTs can also be degraded by light and moisture entering the TFTs via electro-optic media. Many electro-optic media, such as encapsulated particle-based electrophoretic media, are usually considered opaque, but certain types of light can pass through such media, for example, through small gaps between the capsules. Some pass through.

このような問題を回避するために、非線形装置と電気光学媒体との間にバリア層またはパッシベーション層を介在させることが知られている。例えば、前述の２００２／０１１９５８４号には、いわゆる”埋込みトランジスタ設計”のバックプレーンが記載されている。このような設計では、積層の前に、ピクセル電極だけが最終的なバックプレーンに露出する。バックプレーンのトランジスタは、パッシベーション層の下に”埋め込まれて”いて、トランジスタのドレインは、パッシベーション層を貫通する導電性バイアにより、それらに対応付けられたピクセル電極に接続している。前述の公開出願に記載されているこの設計の好ましい形態では、パッシベーション層は、プラズマ促進化学蒸（ＰＥＣＶＤ）で成膜した、約５μｍを越える窒化ケイ素を備える。この比較的厚い層により、トランジスタのチャネルとデータ線とを覆う必要がある。クラックをまったく発生させることなくこのような厚い窒化物層を成膜することは困難である。従って、パッシベーション層としての窒化ケイ素と置換する別の材料を発見することが望ましい。 In order to avoid such a problem, it is known to interpose a barrier layer or a passivation layer between the nonlinear device and the electro-optic medium. For example, the aforementioned 2002/0119584 describes a so-called “buried transistor design” backplane. In such a design, only the pixel electrodes are exposed to the final backplane prior to lamination. The backplane transistors are “buried” under the passivation layer, and the drains of the transistors are connected to their associated pixel electrodes by conductive vias that penetrate the passivation layer. In a preferred form of this design described in the aforementioned published application, the passivation layer comprises more than about 5 μm silicon nitride deposited by plasma enhanced chemical vapor (PECVD). This relatively thick layer needs to cover the channel and data lines of the transistor. It is difficult to form such a thick nitride layer without generating any cracks. Therefore, it is desirable to find another material that replaces silicon nitride as a passivation layer.

エポキシ、ポリウレタン、シリコン、ポリアクリレートおよびポリイミドポリマーをパッシベーション層としての窒化ケイ素の代わりとして用いて、電気光学表示装置に用いられるバックプレーンのトランジスタまたは他の非線形装置を封止して保護できることがわかっている。好ましいポリマーは、スクリーン印刷によりバックプレーンに塗布することができる。これは、ＰＥＣＶＤよりも複雑でなく、より少ない設備ですむプロセスである。 It has been found that epoxy, polyurethane, silicon, polyacrylate and polyimide polymers can be used in place of silicon nitride as a passivation layer to seal and protect backplane transistors or other nonlinear devices used in electro-optic displays. Yes. Preferred polymers can be applied to the backplane by screen printing. This is a process that is less complex and requires less equipment than PECVD.

本発明で用いる高分子封止材料は、熱または放射線、好ましくは紫外線放射のいずれかで硬化可能である。好ましい熱硬化性材料として、エポキシテクノロジ（ＥｐｏｘｙＴｅｃｈｎｏｌｏｇｙ）社製エポテック（ＥｐｏＴｅｋ）Ｈ７０Ｅ−２ＬＣと、デュポンエレクトロニックマテリアルズ社製デュポン（ＤｕＰｏｎｔ）５０３６とが含まれる。好ましい紫外線硬化材料として、アライドフォトケミカル（ＡｌｌｉｅｄＰｈｏｔｏｃｈｅｍｉｃａｌＩｎｃ）社製ＴＧＨ１００３×２と、クリエーティブマテリアルズ（ＣｒｅａｔｉｖｅＭａｔｅｒｉａｌｓＩｎｃ）社製ＣＭ１１６−２０とが含まれる。これらの材料の特性および硬化条件について、以下の表２にまとめている。 The polymeric sealing material used in the present invention can be cured by either heat or radiation, preferably ultraviolet radiation. Preferred thermosetting materials include EpoTek H70E-2LC from Epoxy Technology andDuPont 5036 from DuPont Electronic Materials. Preferred UV curable materials include TGH1003 × 2 manufactured by Allied Photochemical Inc. and CM116-20 manufactured by Creative Materials Inc. The properties and curing conditions of these materials are summarized in Table 2 below.

これらの材料を、基本的に前述の２００２／００１９０８１号に記載のように、ポリイミド層でコーティングしたステンレス膜上に製造したアモルファスシリコンを用いてテストした。直径２０〜１８０μｍのＴＦＴ封止材料の液摘を、プローブステーションを用いてＴＦＴのチャネル領域に塗布した。熱硬化性コーティングを、表２に記載の必要条件で、通常のオーブンで硬化した。紫外線硬化コーティングとして、ＥＬＣ−４０００光硬化装置を用いて、硬化時間は１〜２分であった。封止材料の硬化に続いて、ＴＦＴの電流／電圧曲線を、従来のやり方で生成した。結果をそれぞれ、図７〜図１０に示す。比較のため、図１１にエポテックＨ６２を用いて封止されているＴＦＴを示し（エポテックＨ７０Ｅ−２ＬＣと同じ製造業者の熱硬化性ポリマー）、図１２に、エレクトロダッグ（Ｅｌｅｃｔｒｏｄａｇ）４５２ＳＳを用いて封止されているＴＦＴ（アチソンインダストリーズ（ＡｃｈｅｓｏｎＩｎｄｕｓｔｒｉｅｓ，Ｉｎｃ）社製の紫外線硬化ポリマー）の同様の曲線を示す。

These materials were tested using amorphous silicon produced on a stainless steel film coated with a polyimide layer, essentially as described in the aforementioned 2002/0019081. A TFT sealing material with a diameter of 20 to 180 μm was applied to the TFT channel region using a probe station. The thermosetting coating was cured in a normal oven with the requirements listed in Table 2. The curing time was 1-2 minutes using an ELC-4000 photocuring device as the UV curable coating. Following curing of the encapsulant, a current / voltage curve of the TFT was generated in a conventional manner. The results are shown in FIGS. For comparison, FIG. 11 shows a TFT encapsulated with Epotec H62 (a thermosetting polymer from the same manufacturer as Epotec H70E-2LC), and FIG. 12 encapsulates with Electrodag 452SS. Figure 3 shows a similar curve for a TFT that has been turned off (a UV curable polymer from Acheson Industries, Inc).

図７〜図１０は、上記の表２に記載の材料がすべて要項な結果であったことを示している。デュポン５０３６で封止した後は、オフ電流が低下している。封止材料としてエポテックＨ７０Ｅ−２ＬＣを用いる場合は、ＴＦＴの性能は同じである。ＴＧＨ１００３×２をコーティングしたＴＦＴは、制御装置と比較して、同じ性能であった。ＣＭ１１６−２０で封止されているＴＦＴは、制御装置よりも良いサブスレショルド勾配である。しかしながら、図１１および図１２には、間違った封止材料を選択すると何が起きるが示されている。図１１は、エポテックＨ６２で封止した場合は、アモルファスシリコンＴＦＴがほとんど破壊されたことを示し、図１２は、エレゥトロダッグ４５２ＳＳで封止した場合はＴＦＴが劣化して、ＴＦＴが高いオフ電流でリークしやすくなることが示している。 7 to 10 show that all the materials shown in Table 2 above are essential results. After sealing withDuPont 5036, the off-current is reduced. When Epotec H70E-2LC is used as the sealing material, the performance of the TFT is the same. The TFT coated with TGH1003 × 2 had the same performance as the control device. The TFT sealed with CM 116-20 has a better subthreshold gradient than the control device. However, FIGS. 11 and 12 show what happens when the wrong sealing material is selected. FIG. 11 shows that the amorphous silicon TFT is almost destroyed when encapsulated with Epotec H62, and FIG. 12 shows that the TFT deteriorates when encapsulated with Electrodug 452SS, and the TFT leaks with high off-current. It is easy to do.

本発明は従って、電気光学表示装置のバックプレーンに用いられるトランジスタおよび他の非線形装置を保護する低コストのプロセスを提供する。用いる高分子封止材料を、スクリーン印刷で成膜してパターン形成する。上述の従来技術のプロセスで用いられるＰＥＣＶＤ窒化ケイ素成膜およびフォトリソグラフィパターン形成プロセスと比較して、低コストのプロセスである。 The present invention thus provides a low cost process for protecting transistors and other nonlinear devices used in the backplane of electro-optic display devices. The polymer sealing material to be used is formed into a pattern by screen printing. Compared to the PECVD silicon nitride deposition and photolithography patterning process used in the above prior art processes, it is a low cost process.

本発明の各種の面について、封止粒子ベースの電気泳動媒体と共に用いることについて主に説明してきたが、上述の任意の種類の電気光学媒体を、本発明の電気光学表示装置に用いることができることが理解されるであろう。 The various aspects of the present invention have been mainly described for use with encapsulating particle-based electrophoretic media, but any of the above-described electro-optic media can be used in the electro-optic display device of the present invention. Will be understood.

添付の図面の図１Ａ〜図１Ｄは、本発明のＭＥＭＳバックプレーンの一部を示す概略側面図である。この部分は、１つのマイクロエレクトロメカニカルスイッチを含む。側面図バックプレーン製造中の各種の段階を示す。1A-1D of the accompanying drawings are schematic side views showing a portion of the MEMS backplane of the present invention. This part contains one microelectromechanical switch. Side view showing various stages during backplane manufacture.図２は、図１Ｄに示す完成したバックプレーンの一部を示す上面図である。FIG. 2 is a top view showing a portion of the completed backplane shown in FIG. 1D.図３は、図１Ｄと同じ概略側面図である。保護封止材料層を設けた変更した本発明のＭＥＭＳバックプレーンの一部を示す。FIG. 3 is the same schematic side view as FIG. 1D. 2 shows a portion of a modified MEMS backplane of the present invention provided with a protective sealing material layer.図４Ａ〜図４Ｅは、本発明のエンボス加工プロセスの各種の段階を示す概略側面図である。4A-4E are schematic side views illustrating various stages of the embossing process of the present invention.図５Ａは、本発明のエンボス加工プロセスに用いられる好ましいポリマーの組成式を示す。図５Ｂは、図５Ａに示すメタクリレート反復単位と置換可能な別の反復単位の組成式である。FIG. 5A shows the composition formula of a preferred polymer used in the embossing process of the present invention. FIG. 5B is a composition formula of another repeating unit that can be substituted for the methacrylate repeating unit shown in FIG. 5A.図６〜図１２は、本発明の埋込みトランジスタバックプレーンに用いられる各種の埋込みトランジスタの電流／ゲート電圧曲線である。同様の曲線は、特定の制御実験を示す。6 to 12 are current / gate voltage curves of various embedded transistors used in the embedded transistor backplane of the present invention. A similar curve shows a specific control experiment.図６〜図１２は、本発明の埋込みトランジスタバックプレーンに用いられる各種の埋込みトランジスタの電流／ゲート電圧曲線である。同様の曲線は、特定の制御実験を示す。6 to 12 are current / gate voltage curves of various embedded transistors used in the embedded transistor backplane of the present invention. A similar curve shows a specific control experiment.図６〜図１２は、本発明の埋込みトランジスタバックプレーンに用いられる各種の埋込みトランジスタの電流／ゲート電圧曲線である。同様の曲線は、特定の制御実験を示す。6 to 12 are current / gate voltage curves of various embedded transistors used in the embedded transistor backplane of the present invention. A similar curve shows a specific control experiment.図６〜図１２は、本発明の埋込みトランジスタバックプレーンに用いられる各種の埋込みトランジスタの電流／ゲート電圧曲線である。同様の曲線は、特定の制御実験を示す。6 to 12 are current / gate voltage curves of various embedded transistors used in the embedded transistor backplane of the present invention. A similar curve shows a specific control experiment.図６〜図１２は、本発明の埋込みトランジスタバックプレーンに用いられる各種の埋込みトランジスタの電流／ゲート電圧曲線である。同様の曲線は、特定の制御実験を示す。6 to 12 are current / gate voltage curves of various embedded transistors used in the embedded transistor backplane of the present invention. A similar curve shows a specific control experiment.図６〜図１２は、本発明の埋込みトランジスタバックプレーンに用いられる各種の埋込みトランジスタの電流／ゲート電圧曲線である。同様の曲線は、特定の制御実験を示す。6 to 12 are current / gate voltage curves of various embedded transistors used in the embedded transistor backplane of the present invention. A similar curve shows a specific control experiment.図６〜図１２は、本発明の埋込みトランジスタバックプレーンに用いられる各種の埋込みトランジスタの電流／ゲート電圧曲線である。同様の曲線は、特定の制御実験を示す。6 to 12 are current / gate voltage curves of various embedded transistors used in the embedded transistor backplane of the present invention. A similar curve shows a specific control experiment.