JP2006050208A - Logic circuit corresponding to power source instantaneous interruption - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To provide a logic circuit corresponding to a power source instantaneous interruption for continuing to hold data, with respect to temporary reduction or stoppage of the power source that is provided. <P>SOLUTION: The logical circuit, corresponding to the power source instantaneous interruption, is provided with a first latch circuit L1 for inputting a data signal from an outer circuit via a first switch SW1 and latching the data signal; and a second latching circuit L2 for inputting the data signal latched in the first latching circuit L1 via a second switch SW2, latching the data signal, and outputting it to the outer circuit. The first and second latching circuits L1, L2 respectively comprise first and second capacitors CP1, CP2 for holding a voltage corresponding to the data signal; and first and second resistances RS1, RS2 for suppressing the change of the voltages to be held by the first and second capacitors CP1, CP2. One of the electrodes of the first or second capacitors CP1, CP2 is connected to each current output side of the first and second resistances RS1, RS2. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

Translated fromJapanese

本発明は、電源の瞬間的な低下または停止に対してデータを保持し続ける電源瞬断対応論理回路に関する。  The present invention relates to a power supply interruption logic circuit that keeps data in response to a momentary drop or stop of a power supply.

従来より、入力された信号を、時間を遅延させて出力するＤフリップフロップ（以下ＤＦＦと記す）回路が知られている（例えば、特許文献１参照）。図６は、従来知られているＤＦＦ回路の回路図である。図６に示されるように、ＤＦＦ回路は、第１ラッチ回路Ｌ１および第２ラッチ回路Ｌ２と、第１スイッチＳＷ１および第２スイッチＳＷ２と、を備えて構成されている。これらは、例えばＭＯＳトランジスタにて形成される。  2. Description of the Related Art Conventionally, a D flip-flop (hereinafter referred to as DFF) circuit that outputs an input signal with a time delay is known (see, for example, Patent Document 1). FIG. 6 is a circuit diagram of a conventionally known DFF circuit. As shown in FIG. 6, the DFF circuit includes a first latch circuit L1 and a second latch circuit L2, and a first switch SW1 and a second switch SW2. These are formed by, for example, MOS transistors.

第１ラッチ回路Ｌ１は、入力する信号を一時的に保持する回路であり、第１および第２インバータＩＶ１、ＩＶ２と、第３スイッチＳＷ３と、を備えている。第２ラッチ回路Ｌ２は、第１ラッチ回路Ｌ１と同じ働きをするものであり、第３および第４インバータＩＶ３、ＩＶ４と、第４スイッチＳＷ４と、を備えている。  The first latch circuit L1 is a circuit that temporarily holds a signal to be input, and includes first and second inverters IV1 and IV2 and a third switch SW3. The second latch circuit L2 has the same function as the first latch circuit L1, and includes third and fourth inverters IV3 and IV4 and a fourth switch SW4.

第１スイッチＳＷ１は、外部回路からのデータ信号を第１ラッチ回路Ｌ１に入力するものである。また、第２スイッチＳＷ２は、第１および第２ラッチ回路Ｌ１、Ｌ２を接続するものである。なお、上記第１〜第４スイッチＳＷ１〜ＳＷ４は、クロックパルスのハイレベルが入力されると接続、クロックパルスのローレベルが入力されると開放されるようになっている。  The first switch SW1 inputs a data signal from an external circuit to the first latch circuit L1. The second switch SW2 connects the first and second latch circuits L1 and L2. The first to fourth switches SW1 to SW4 are connected when a high level of the clock pulse is input, and are opened when a low level of the clock pulse is input.

このようなＤＦＦ回路の作動を、図７を参照して説明する。図７は、図６に示されるＤＦＦ回路のタイムチャートである。このタイムチャートは、図６に示されるＤＦＦ回路図において、クロックパルスのハイレベルまたはローレベルに応じた第１ラッチ回路Ｌ１の電位Ｔ１、第２ラッチ回路Ｌ２の電位Ｔ２、および出力信号Ｑの各パルスを示している。  The operation of such a DFF circuit will be described with reference to FIG. FIG. 7 is a time chart of the DFF circuit shown in FIG. This time chart shows the potential T1 of the first latch circuit L1, the potential T2 of the second latch circuit L2, and the output signal Q according to the high level or low level of the clock pulse in the DFF circuit diagram shown in FIG. Shows a pulse.

ＤＦＦ回路にクロックパルスのローレベルが入力される（図７の区間ＣＬ１）と、第１スイッチＳＷ１および第２ラッチ回路Ｌ２の第４スイッチＳＷ４が接続される。ＤＦＦ回路にクロックパルスのローレベルが入力されている期間にデータ信号ＤがＤＦＦ回路に入力されると、そのデータ信号Ｄは、第１ラッチ回路Ｌ１にラッチされる。これにより、電位Ｔ１はＴ１＝−Ｄとなる。  When the low level of the clock pulse is input to the DFF circuit (section CL1 in FIG. 7), the first switch SW1 and the fourth switch SW4 of the second latch circuit L2 are connected. When the data signal D is input to the DFF circuit during the period when the low level of the clock pulse is input to the DFF circuit, the data signal D is latched by the first latch circuit L1. As a result, the potential T1 becomes T1 = −D.

さらに、ＤＦＦ回路にクロックパルスのローレベルが入力される場合、第２スイッチＳＷ２および第１ラッチ回路Ｌ１の第３スイッチＳＷ３が開放される。これにより、第１ラッチ回路Ｌ１と第２ラッチ回路Ｌ２とは電気的に切断された状態になる。また、第４スイッチＳＷ４が接続されるため、第２ラッチ回路Ｌ２がループ回路となる。これにより、出力信号Ｑ＝―Ｔ２として外部回路に出力され続ける。  Further, when the low level of the clock pulse is input to the DFF circuit, the second switch SW2 and the third switch SW3 of the first latch circuit L1 are opened. As a result, the first latch circuit L1 and the second latch circuit L2 are electrically disconnected. Further, since the fourth switch SW4 is connected, the second latch circuit L2 becomes a loop circuit. As a result, the output signal Q = −T2 continues to be output to the external circuit.

一方、ＤＦＦ回路にクロックパルスのハイレベルが入力される（図７の区間ＣＬ２）と、第２スイッチＳＷ２および第１ラッチ回路Ｌ１の第３スイッチＳＷ３が接続される。これにより、Ｔ２＝Ｔ１（＝―Ｄ）となり、第１ラッチ回路Ｌ１にラッチされていたデータ信号Ｄが第２ラッチ回路Ｌ２に移る。そして、出力信号Ｑ＝―Ｔ２（＝―Ｔ１＝Ｄ）として出力される。  On the other hand, when the high level of the clock pulse is input to the DFF circuit (section CL2 in FIG. 7), the second switch SW2 and the third switch SW3 of the first latch circuit L1 are connected. As a result, T2 = T1 (= −D), and the data signal D latched in the first latch circuit L1 moves to the second latch circuit L2. An output signal Q = −T2 (= −T1 = D) is output.

再び、ＤＦＦ回路にクロックパルスのローレベルが入力される（図７の区間ＣＬ３）と、
第１および第４スイッチＳＷ１、ＳＷ４が開放される。これにより、外部回路からの入力が遮断されると共に、出力信号Ｑが出力され続ける。
特開２００２−９２４２号公報Again, when the low level of the clock pulse is input to the DFF circuit (section CL3 in FIG. 7),
The first and fourth switches SW1 and SW4 are opened. As a result, the input from the external circuit is cut off and the output signal Q is continuously output.
JP 2002-9242 A

上記のようなＤＦＦ回路を、車両に搭載するセンサ、例えば車輪速度センサに採用すると、以下の問題が生じることが発明者らの検討により明らかとなった。例えば車輪速度センサなどのセンサは、そのセンサを制御するＥＣＵから長い配線を介して車両の所定場所に設置される。つまり、配線のノイズや振動により、センサに供給される電源が変動しやすい状態となる。  When the DFF circuit as described above is employed in a sensor mounted on a vehicle, for example, a wheel speed sensor, the inventors have found that the following problems occur. For example, a sensor such as a wheel speed sensor is installed at a predetermined location of the vehicle through a long wiring from an ECU that controls the sensor. In other words, the power supplied to the sensor is likely to fluctuate due to wiring noise and vibration.

ところが、上記従来の技術では、ＤＦＦ回路に供給される電源が一瞬でも途絶えると、第１ラッチ回路Ｌ１または第２ラッチ回路Ｌ２にて保持していたデータ信号が消えてしまうという問題が生じる。すなわち、電源が供給されなくなることでＭＯＳトランジスタ自体は作動しなくなり、データ信号は保持され続けると考えられるが、ＭＯＳトランジスタでＤＦＦ回路を構成しているため、いわゆるＰＮ接合が存在すると共に、この接合部位にて微少なリーク電流が流れることでラッチ回路の保持状態が解除されてしまう。  However, in the conventional technique, when the power supplied to the DFF circuit is interrupted even for a moment, the data signal held in the first latch circuit L1 or the second latch circuit L2 is lost. That is, it is considered that the MOS transistor itself does not operate when the power is not supplied and the data signal continues to be held. However, since the MOS transistor constitutes a DFF circuit, a so-called PN junction exists, and this junction When a minute leak current flows at the part, the holding state of the latch circuit is released.

本発明は、上記点に鑑み、供給される電源の一時的な低下もしくは停止に対してデータを保持し続けることができる電源瞬断対応論理回路を提供することを目的とする。  The present invention has been made in view of the above points, and it is an object of the present invention to provide an instantaneous power failure response logic circuit capable of continuing to hold data against a temporary drop or stop of the supplied power.

上記目的を達成するため、請求項１に記載の発明では、入力されるデータ信号を一時的に保持すると共に、クロックパルスが入力される任意のタイミングでデータ信号を出力するフリップフロップ回路として構成される電源瞬断対応論理回路であって、データ信号に対応した電圧を保持するコンデンサ（ＣＰ１〜ＣＰ５）と、コンデンサに保持されている電圧の変動を抑制する抵抗（ＲＳ１〜ＲＳ５、ＩＶ５、ＩＶ６）と、を備え、フリップフロップ回路に対する電源供給が一時的に低下または停止した時、抵抗およびコンデンサにて形成されるＲＣ回路の時定数によって決まる時間、コンデンサに保持される電圧がフリップフロップ回路に保持されるデータ信号とされることを特徴としている。  In order to achieve the above object, the invention according toclaim 1 is configured as a flip-flop circuit that temporarily holds an input data signal and outputs the data signal at an arbitrary timing when a clock pulse is input. And a capacitor (CP1 to CP5) that holds a voltage corresponding to a data signal, and a resistor (RS1 to RS5, IV5, IV6) that suppresses fluctuations in the voltage held in the capacitor. When the power supply to the flip-flop circuit is temporarily lowered or stopped, the voltage held in the capacitor is held in the flip-flop circuit for a time determined by the time constant of the RC circuit formed by the resistor and the capacitor It is characterized by being made a data signal.

このように、データ信号を保持するコンデンサと、コンデンサにて保持されている電圧の変動を抑制する抵抗と、を電源瞬断対応回路内に設ける。これにより、電源瞬断対応論理回路に対して電源供給が一時的に低下もしくは停止したとしても、コンデンサによって電源瞬断対応論理回路内にラッチされたデータ信号に対応した電圧を保持することができる。  As described above, the capacitor that holds the data signal and the resistor that suppresses the fluctuation of the voltage held by the capacitor are provided in the power supply interruption correspondence circuit. As a result, even if the power supply is temporarily reduced or stopped for the power supply interruption-response logic circuit, the voltage corresponding to the data signal latched in the power supply interruption-response logic circuit by the capacitor can be held. .

さらに、コンデンサと共に電源瞬断対応論理回路内に設けられた抵抗によって、電源瞬断対応論理回路に対して電源供給が一時的に低下もしくは停止した時や、電源供給の復帰中における電源瞬断対応論理回路の不安定な動作状態によって、コンデンサに保持されていたデータ信号の電圧が変動してしまうことを防止することができる。  In addition, the power supply for the instantaneous power failure response logic circuit is temporarily reduced or stopped by the resistor provided in the logic circuit for the instantaneous power failure response together with the capacitor, or the power supply is responded to when the power supply is restored. It is possible to prevent the voltage of the data signal held in the capacitor from fluctuating due to an unstable operation state of the logic circuit.

請求項２に記載の発明では、第１スイッチ（ＳＷ１）を介して外部回路からデータ信号が入力されると共に、データ信号をラッチする第１ラッチ回路（Ｌ１）と、第２スイッチ（ＳＷ２）を介して第１ラッチ回路にてラッチされているデータ信号を入力し、そのデータ信号をラッチすると共に外部回路に出力する第２ラッチ回路（Ｌ２）と、を備え、第１、第２ラッチ回路は、データ信号に対応した電圧を保持する第１、第２コンデンサ（ＣＰ１、ＣＰ２）と、第１、第２コンデンサにて保持される電圧の変動を抑制する第１、第２抵抗（ＲＳ１、ＲＳ２）と、をそれぞれ有し、第１、第２ラッチ回路に対する電源供給が一時的に低下または停止した時、第１、第２コンデンサおよび第１、第２抵抗にてそれぞれ形成されるＲＣ回路の時定数によって決まる時間、第１、第２コンデンサにそれぞれ保持される電圧が第１、第２ラッチ回路にそれぞれ保持されるデータ信号とされることを特徴としている。  According to the second aspect of the present invention, the data signal is input from the external circuit through the first switch (SW1), and the first latch circuit (L1) for latching the data signal and the second switch (SW2) are provided. And a second latch circuit (L2) for inputting the data signal latched by the first latch circuit and latching the data signal and outputting to the external circuit. The first and second latch circuits are The first and second capacitors (CP1, CP2) that hold the voltage corresponding to the data signal, and the first and second resistors (RS1, RS2) that suppress fluctuations in the voltage held by the first and second capacitors And when the power supply to the first and second latch circuits is temporarily lowered or stopped, the RC circuit formed by the first and second capacitors and the first and second resistors respectively. Time constant Thus determined time, the voltage held in the first, second capacitor is characterized by being the first, each of the data signal held in the second latch circuit.

このように、データ信号を保持する第１、第２ラッチ回路に、データ信号に対応した電圧を保持する第１、第２コンデンサを設ける。これにより、電源瞬断対応論理回路に対して電源供給が一時的に低下もしくは停止した場合、各ラッチ回路にラッチされているデータ信号を保持し続けることができる。また、第１、第２コンデンサにて保持される電圧の変動を抑制する抵抗も設ける。これにより、電源供給の一次停止時や復旧時に第１、第２コンデンサに保持されている電圧が変動してしまうことを防止することができる。  In this way, the first and second capacitors that hold the voltage corresponding to the data signal are provided in the first and second latch circuits that hold the data signal. As a result, when the power supply is temporarily lowered or stopped with respect to the instantaneous power interruption logic circuit, the data signal latched in each latch circuit can be held. Also, a resistor that suppresses fluctuations in the voltage held by the first and second capacitors is provided. As a result, it is possible to prevent the voltage held in the first and second capacitors from fluctuating when the power supply is temporarily stopped or restored.

請求項３に記載の発明では、第１、第２コンデンサは、その電極の一方が第１、第２抵抗の電流出力側に接続されていることを特徴としている。  The invention according to claim 3 is characterized in that one of the electrodes of the first and second capacitors is connected to the current output side of the first and second resistors.

このように、第１、第２コンデンサを第１、第２抵抗の電流出力側に接続する。これにより、電源供給の一次停止時や復旧時に第１、第２ラッチ回路内にて起こる電流の逆流（いわゆる電流の吸い込み）に対して、第１、第２コンデンサに保持されていた電圧が消失されないようにすることができる。  In this way, the first and second capacitors are connected to the current output side of the first and second resistors. As a result, the voltage held in the first and second capacitors disappears against the reverse current (so-called current sink) that occurs in the first and second latch circuits when the power supply is temporarily stopped or restored. Can be prevented.

請求項４に記載の発明では、第１、第２ラッチ回路において、第１、第２コンデンサおよび第１、第２抵抗によってそれぞれ決まる時定数は、第１、第２ラッチ回路に対する電源供給が一時的に低下または停止している時間よりも長くなるように、第１、第２コンデンサおよび第１、第２抵抗の値がそれぞれ設定されるようになっていることを特徴としている。  According to a fourth aspect of the present invention, in the first and second latch circuits, the time constants determined by the first and second capacitors and the first and second resistors, respectively, are temporarily supplied with power to the first and second latch circuits. The values of the first and second capacitors and the first and second resistors are set so as to be longer than the time during which they are lowered or stopped.

このように、第１、第２コンデンサおよび第１、第２抵抗でそれぞれ決まる時定数を、第１、第２ラッチ回路に対する電源供給が一時的に低下または停止している時間よりも長くなるように設定する。これにより、データ信号を時定数時間保持することができ、電源供給が一時的に低下または停止している期間、データ信号を保持し続けることができる。したがって、データ信号を消失させないようにすることができる。  As described above, the time constants determined by the first and second capacitors and the first and second resistors are set to be longer than the time during which the power supply to the first and second latch circuits is temporarily lowered or stopped. Set to. As a result, the data signal can be held for a time constant time, and the data signal can be held for a period during which the power supply is temporarily lowered or stopped. Therefore, it is possible to prevent the data signal from being lost.

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。  In addition, the code | symbol in the bracket | parenthesis of each said means shows the correspondence with the specific means as described in embodiment mentioned later.

（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。以下では、図６に示す構成要素と同一のものには、同一符号を記してある。(First embodiment)
Hereinafter, a first embodiment of the present invention will be described with reference to the drawings. In the following, the same components as those shown in FIG.

図１は、本発明の一実施形態に係る電源瞬断対応論理回路の回路図である。図１に示されるように、電源瞬断対応論理回路は、入力されたデータ信号を一時的に保持すると共にそのデータ信号を任意のタイミングで出力する、いわゆるＤ−フリップフロップ回路であって、第１スイッチＳＷ１と、第１ラッチ回路Ｌ１と、第２スイッチＳＷ２と、第２ラッチ回路Ｌ２と、を備えて構成されている。  FIG. 1 is a circuit diagram of a logic circuit for power interruption according to an embodiment of the present invention. As shown in FIG. 1, the instantaneous power failure logic circuit is a so-called D-flip-flop circuit that temporarily holds an input data signal and outputs the data signal at an arbitrary timing. The first switch SW1, the first latch circuit L1, the second switch SW2, and the second latch circuit L2 are provided.

第１スイッチＳＷ１は、入力されるクロックパルスのハイレベルまたはローレベルに応じて第１スイッチＳＷ１の一端側と他端側とを接続（導通）または開放（断線）するものである。この第１スイッチＳＷ１は、例えば半導体基板にＭＯＳトランジスタとして形成される。  The first switch SW1 connects (conducts) or opens (disconnects) one end side and the other end side of the first switch SW1 according to the high level or low level of the input clock pulse. The first switch SW1 is formed as a MOS transistor on a semiconductor substrate, for example.

第１ラッチ回路Ｌ１は、入力される信号を一時的に保持するものであり、第１インバータＩＶ１と、第２インバータＩＶ２と、第３スイッチＳＷ３と、第１コンデンサＣＰ１と、第１抵抗ＲＳ１と、を備えて構成されている。  The first latch circuit L1 temporarily holds an input signal, and includes a first inverter IV1, a second inverter IV2, a third switch SW3, a first capacitor CP1, and a first resistor RS1. , And is configured.

第１および第２インバータＩＶ１、ＩＶ２は、入力されたデジタル信号を反転して出力するものである。また、第３スイッチＳＷ３は、第１スイッチＳＷ１と同様のものである。これら、第１および第２インバータＩＶ１、ＩＶ２および第３スイッチＳＷ３は、例えば半導体基板にＭＯＳトランジスタとして形成される。  The first and second inverters IV1 and IV2 invert the input digital signal and output it. The third switch SW3 is the same as the first switch SW1. The first and second inverters IV1, IV2 and the third switch SW3 are formed as MOS transistors on a semiconductor substrate, for example.

第１コンデンサＣＰ１は、電源瞬断対応論理回路に供給される電源が一時的に低下もしくは停止する場合、第１ラッチ回路Ｌ１にラッチされているデータ信号を保持し続けるためのものである。図１に示されるように、第１コンデンサＣＰ１の一方の電極が、第２インバータＩＶ２と第１抵抗ＲＳ１との間に接続され、他方の電極が接地された状態とされる。この第１コンデンサＣＰ１は、その電極の一方が後述する第１抵抗ＲＳ１の電流出力側に接続されている。  The first capacitor CP1 is for continuing to hold the data signal latched in the first latch circuit L1 when the power supplied to the instantaneous power interruption logic circuit is temporarily lowered or stopped. As shown in FIG. 1, one electrode of the first capacitor CP1 is connected between the second inverter IV2 and the first resistor RS1, and the other electrode is grounded. The first capacitor CP1 has one of its electrodes connected to a current output side of a first resistor RS1 described later.

本実施形態では、第１コンデンサＣＰ１として２０ｐＦの容量のものが採用される。なお、ここでは第１コンデンサＣＰ１の容量を２０ｐＦとしているが、５〜５０ｐＦの範囲、より好ましくは２０ｐＦである。  In the present embodiment, a capacitor having a capacity of 20 pF is employed as the first capacitor CP1. In addition, although the capacity | capacitance of 1st capacitor | condenser CP1 is 20 pF here, it is the range of 5-50 pF, More preferably, it is 20 pF.

第１抵抗ＲＳ１は、電源瞬断対応論理回路に供給される電源が一時的に低下もしくは停止した時、または、再び電源が供給される復旧時、第１コンデンサＣＰ１にて保持されている電圧の変動を抑制するものである。詳しくは、第１コンデンサＣＰ１に蓄積された電荷が第１インバータＩＶ１側に流れることを防止するものである。つまり、第１抵抗ＲＳ１は、第１インバータＩＶ１の電流吸い込みに耐えられる抵抗値を有するものが採用される。このような第１抵抗ＲＳ１は、例えばＮｉ等の金属、Ｐｏｌｙ―ＳｉやＳｉＣｒ等で形成される薄膜抵抗（もしくは非拡散抵抗）で構成され、０．５ＭΩのものが採用される。なお、ここでは第１抵抗ＲＳ１の抵抗を０．５ＭΩとしているが、０．２〜２ＭΩの範囲、より好ましくは０．５ＭΩである。  The first resistor RS1 has a voltage held by the first capacitor CP1 when the power supplied to the instantaneous power interruption logic circuit is temporarily reduced or stopped, or when power is supplied again. It suppresses fluctuations. Specifically, the charge accumulated in the first capacitor CP1 is prevented from flowing to the first inverter IV1 side. That is, the first resistor RS1 has a resistance value that can withstand the current sink of the first inverter IV1. The first resistor RS1 is composed of a thin film resistor (or non-diffused resistor) formed of, for example, a metal such as Ni, Poly-Si, SiCr, or the like, and a 0.5 MΩ resistor is employed. In addition, although resistance of 1st resistance RS1 is 0.5 M (ohm) here, it is the range of 0.2-2 M (ohm), More preferably, it is 0.5 M (ohm).

この第１抵抗ＲＳ１は、第１インバータＩＶ１と第２インバータＩＶ２との間に接続され、その一端側が第１インバータＩＶ１側に接続され、他端側が第１コンデンサＣＰ１の電極および第２インバータＩＶ２側に接続されている。このような第１抵抗ＲＳ１の配置により、電源の一時的な低下もしくは停止によって第１インバータＩＶ１側に電流が流れてしまうことを防止し、第１コンデンサＣＰ１に保持されているデータ信号を消失させないようにしている。  The first resistor RS1 is connected between the first inverter IV1 and the second inverter IV2, one end side thereof is connected to the first inverter IV1 side, and the other end side thereof is connected to the electrode of the first capacitor CP1 and the second inverter IV2 side. It is connected to the. Such an arrangement of the first resistor RS1 prevents a current from flowing to the first inverter IV1 side due to a temporary drop or stop of the power supply, and does not erase the data signal held in the first capacitor CP1. I am doing so.

第２スイッチＳＷ２は、第１スイッチＳＷ１と同様に、入力されるクロックパルスに応じて第２スイッチＳＷ２の一端側（第１ラッチ回路Ｌ１側）と他端側（第２ラッチ回路Ｌ２側）とを接続または開放するものである。  Similarly to the first switch SW1, the second switch SW2 has one end side (first latch circuit L1 side) and the other end side (second latch circuit L2 side) of the second switch SW2 according to the input clock pulse. Is connected or released.

第２ラッチ回路Ｌ２は、第１ラッチ回路Ｌ１と同様に、入力される信号を一時的に保持するものである。第２ラッチ回路Ｌ２の構成は、第１ラッチ回路Ｌ１と同様であり、第１ラッチ回路Ｌ１の第１インバータＩＶ１、第２インバータＩＶ２、第３スイッチＳＷ３、第１コンデンサＣＰ１、第１抵抗ＲＳ１がそれぞれ第２ラッチ回路Ｌ２の第３インバータＩＶ３、第４インバータＩＶ４、第４スイッチＳＷ４、第２コンデンサＣＰ２、第２抵抗ＲＳ２に対応し、それぞれが第１ラッチ回路Ｌ１と同様の機能を果たす。  Similar to the first latch circuit L1, the second latch circuit L2 temporarily holds an input signal. The configuration of the second latch circuit L2 is the same as that of the first latch circuit L1, and the first inverter IV1, the second inverter IV2, the third switch SW3, the first capacitor CP1, and the first resistor RS1 of the first latch circuit L1 are included. Each corresponds to the third inverter IV3, the fourth inverter IV4, the fourth switch SW4, the second capacitor CP2, and the second resistor RS2 of the second latch circuit L2, and each performs the same function as the first latch circuit L1.

なお、第２ラッチ回路Ｌ２において、第２抵抗ＲＳ２は第４インバータＩＶ４と第４スイッチＳＷ４との間に接続されている。また、第２コンデンサＣＰ２の一方の電極は、第２抵抗ＲＳ２と第４スイッチＳＷ４との間に接続されている。  In the second latch circuit L2, the second resistor RS2 is connected between the fourth inverter IV4 and the fourth switch SW4. One electrode of the second capacitor CP2 is connected between the second resistor RS2 and the fourth switch SW4.

以上が、電源瞬断対応論理回路の構成である。上記構成は、例えば１チップ内に作り込まれるようになっており、各構成要素は図示しない電源線から電源が供給されることで作動するようになっている。また、本実施形態では、第１〜第４スイッチＳＷ１〜ＳＷ４は、クロックパルスのハイレベルが入力されると接続、ローレベルが入力されると開放されるようになっている。  The above is the configuration of the power supply interruption logic circuit. The above-mentioned configuration is built in, for example, one chip, and each component operates by being supplied with power from a power line (not shown). In the present embodiment, the first to fourth switches SW1 to SW4 are connected when a high level of the clock pulse is input, and are opened when a low level is input.

また、限定するものではないが、本発明に係る電源瞬断対応論理回路は、車両に搭載されるセンサ、例えば逆回転も検出できる車輪速度センサ、加速度センサ、ヨーレートセンサ等に採用される。  Although not limited thereto, the power supply interruption-response logic circuit according to the present invention is employed in a sensor mounted on a vehicle, for example, a wheel speed sensor that can detect reverse rotation, an acceleration sensor, a yaw rate sensor, and the like.

次に、第１および第２抵抗ＲＳ１、ＲＳ２の値、第１および第２コンデンサＣＰ１、ＣＰ２の値の設定方法について説明する。まず、上記第１および第２ラッチ回路Ｌ１、Ｌ２では、第１および第２抵抗ＲＳ１、ＲＳ２と第１および第２コンデンサＣＰ１、ＣＰ２によってＲＣ回路が構成され、これらの値に応じて第１および第２コンデンサＣＰ１、ＣＰ２の充放電時間、すなわち時定数（＝ＲＣ）が決まる。したがって、電源瞬断時に各ラッチ回路Ｌ１、Ｌ２にてデータ信号を保持し続けるためには、少なくとも、この時定数の値が、電源が一時的に低下する時間（例えば１〜２μｓ）よりも長くなければならない。  Next, a method for setting the values of the first and second resistors RS1 and RS2 and the values of the first and second capacitors CP1 and CP2 will be described. First, in the first and second latch circuits L1 and L2, an RC circuit is configured by the first and second resistors RS1 and RS2 and the first and second capacitors CP1 and CP2. The charging / discharging time of the second capacitors CP1 and CP2, that is, the time constant (= RC) is determined. Therefore, in order to keep holding the data signal in each of the latch circuits L1 and L2 when the power supply is instantaneously interrupted, at least the value of this time constant is longer than the time during which the power supply temporarily decreases (for example, 1 to 2 μs). There must be.

一般に、抵抗およびコンデンサの充放電時間波形が、ロジック回路の誤作動を引き起こす電圧値（≒電源電圧／２）に達する時間は、０．７×時定数である。このことから、電源が一時的に低下する時間の１．４４倍以上の抵抗の値およびコンデンサの容量を設定する必要がある。しかしながら、各抵抗ＲＳ１、ＲＳ２および各コンデンサＣＰ１、ＣＰ２の値を大きくし過ぎると、回路の要求される最大動作周波数（例えば１００μｓ）に、この電源瞬断対応論理回路が対応できなくなる。  In general, the time required for the charge and discharge time waveforms of the resistor and the capacitor to reach a voltage value (≈power supply voltage / 2) that causes malfunction of the logic circuit is 0.7 × time constant. For this reason, it is necessary to set a resistance value and a capacitance of the capacitor that are 1.44 times or more as long as the power supply temporarily decreases. However, if the values of the resistors RS1 and RS2 and the capacitors CP1 and CP2 are too large, the instantaneous power failure logic circuit cannot cope with the maximum operating frequency required for the circuit (for example, 100 μs).

そこで、各コンデンサＣＰ１、ＣＰ２への充放電電圧を電源電圧比でほぼ飽和していると考えられる０．９以上、もしくは０．１以下にするためには、最小クロック時間（＝1／最大クロック周波数）＞２．３×ＲＣとなる。実際の作動においては、最大動作周波数の３分の１程度の時間とすることで電源の一時的低下に十分に対応できる。よって、本実施形態で対応できる時間は（１／３）×最小クロック時間（ＲＣ＝（１／２．３）×最小クロック時間）となる。  Therefore, in order to set the charge / discharge voltage to each of the capacitors CP1 and CP2 to 0.9 or more, or 0.1 or less, which is considered to be almost saturated at the power supply voltage ratio, the minimum clock time (= 1 / maximum clock) Frequency)> 2.3 × RC. In actual operation, it is possible to sufficiently cope with a temporary decrease in power by setting the time to about one third of the maximum operating frequency. Therefore, the time that can be handled in this embodiment is (1/3) × minimum clock time (RC = (1 / 2.3) × minimum clock time).

上記のように、最大動作周波数を例えば１００μｓとすると、時定数をその３分の１である１０〜３０μｓ程度とすれば良い。この時間であれば、電源の一時的低下時間が例えば数μｓであるので、十分に対応できる。  As described above, if the maximum operating frequency is set to 100 μs, for example, the time constant may be set to about 10 to 30 μs that is one third of the time constant. If it is this time, since the power supply temporary fall time is several microseconds, for example, it can respond sufficiently.

本実施形態では、時定数を１０μｓとし、この時定数となるような各抵抗ＲＳ１、ＲＳ２および各コンデンサＣＰ１、ＣＰ２を設定する。具体的には、例えば半導体基板上に電源瞬断対応論理回路を設計する際、各抵抗ＲＳ１、ＲＳ２および各コンデンサＣＰ１、ＣＰ２をパターン面積のバランスを考慮して設定する。時定数を１０μｓとすると、抵抗の値を大きくした場合、２ＭΩ×５ｐＦとすることができる。一方、コンデンサの値を大きくした場合、０．２ＭΩ×５０ｐＦとすることができる。本実施形態では、０．５ＭΩ×２０ｐＦとしている。  In the present embodiment, the time constant is set to 10 μs, and the resistors RS1 and RS2 and the capacitors CP1 and CP2 are set so as to be the time constant. Specifically, for example, when designing a logic circuit for instantaneous power interruption on a semiconductor substrate, the resistors RS1 and RS2 and the capacitors CP1 and CP2 are set in consideration of a balance of pattern areas. If the time constant is 10 μs, 2 MΩ × 5 pF can be obtained when the resistance value is increased. On the other hand, when the value of the capacitor is increased, it can be 0.2 MΩ × 50 pF. In this embodiment, it is set to 0.5 MΩ × 20 pF.

上記のように、各抵抗ＲＳ１、ＲＳ２および各コンデンサＣＰ１、ＣＰ２を設定し、電源瞬断対応論理回路に対する電源供給が一時的に低下もしくは停止した場合（１〜２μｓ）、各ラッチ回路Ｌ１、Ｌ２にラッチされていたデータ信号は、各コンデンサＣＰ１、ＣＰ２によって時定数の時間（１０μｓ）保持される。そして、電源供給が一時的に低下もしくは停止している時、もしくは電源の復旧時において、各抵抗ＲＳ１、ＲＳ２の存在により、第１および第２コンデンサＣＰ１、ＣＰ２に蓄積された電荷が第１および第４インバータＩＶ１、ＩＶ４側に吸い込まれないようにして、データ信号が失われないようにする。  As described above, when the resistors RS1 and RS2 and the capacitors CP1 and CP2 are set, and the power supply to the instantaneous power failure corresponding logic circuit is temporarily lowered or stopped (1 to 2 μs), the latch circuits L1 and L2 The data signal latched in (1) is held for a time constant time (10 μs) by the capacitors CP1 and CP2. Then, when the power supply is temporarily lowered or stopped, or when the power supply is restored, the electric charges accumulated in the first and second capacitors CP1 and CP2 are caused by the presence of the resistors RS1 and RS2. The data signal is not lost by preventing it from being sucked into the fourth inverters IV1 and IV4.

このようにして、電源瞬断対応論理回路に対する電源供給が一時的に低下もしくは停止した場合であっても、第１および第２抵抗ＲＳ１、ＲＳ２および第１および第２コンデンサＣＰ１、ＣＰ２にてそれぞれ形成されるＲＣ回路の時定数によって決まる時間、第１および第２コンデンサＣＰ１、ＣＰ２にそれぞれ保持される電圧が第１および第２ラッチ回路Ｌ１、Ｌ２に保持されるデータ信号とされる。  In this manner, even when the power supply to the power supply circuit for instantaneous power interruption is temporarily lowered or stopped, the first and second resistors RS1 and RS2 and the first and second capacitors CP1 and CP2 respectively. The voltage held in the first and second capacitors CP1 and CP2 for the time determined by the time constant of the formed RC circuit is used as the data signal held in the first and second latch circuits L1 and L2.

続いて、図１に示される電源瞬断対応論理回路の回路作動について、図２に示されるタームチャートを参照して説明する。図２においては、クロック（Ｃｌｋ）、Ｄ（データ信号）、図１に示される回路図の電位Ｔ１、電位Ｔ２、電位Ｔ３、そしてＱ（出力信号）の各パルスが示されている。ここで、電位Ｔ１は第１ラッチ回路Ｌ１にラッチされるデータ信号である。電位Ｔ２は電位Ｔ１と同電位であり、第２ラッチ回路Ｌ２にラッチされるデータ信号である。電位Ｔ３は電位Ｔ２と同電位であり、第２コンデンサＣＰ２の電位である。  Next, the circuit operation of the power supply interruption logic circuit shown in FIG. 1 will be described with reference to the term chart shown in FIG. In FIG. 2, pulses of clock (Clk), D (data signal), potential T1, potential T2, potential T3, and Q (output signal) in the circuit diagram shown in FIG. 1 are shown. Here, the potential T1 is a data signal latched by the first latch circuit L1. The potential T2 is the same potential as the potential T1, and is a data signal latched by the second latch circuit L2. The potential T3 is the same potential as the potential T2, and is the potential of the second capacitor CP2.

なお、説明をわかりやすくするため、データ信号Ｄが第１ラッチ回路Ｌ１に入力される以前に、第１および第２ラッチ回路Ｌ１、Ｌ２にはデータ信号Ｄがラッチされていないものとする。  For ease of explanation, it is assumed that the data signal D is not latched in the first and second latch circuits L1 and L2 before the data signal D is input to the first latch circuit L1.

まず、電源瞬断対応論理回路にクロックパルスのローレベルが入力される（区間ＣＬ１）と、第１および第４スイッチＳＷ１、ＳＷ４が接続、第２および第３スイッチＳＷ２、ＳＷ３が開放される。この状態で、外部回路から電源瞬断対応論理回路にデータ信号Ｄのハイレベルが入力されると、第１ラッチ回路Ｌ１において、電位Ｔ１は第１インバータＩＶ１によってデータ信号Ｄが反転した信号（Ｔ１＝−Ｄ）となる。ここで、図２の区間ＣＬ１に示されるように、データ信号の立ち上がりに対して、電位Ｔ１は時定数の時間、すなわち本実施形態では１０μｓ遅れて立ち下がる。  First, when a low level of the clock pulse is input to the instantaneous power interruption logic circuit (section CL1), the first and fourth switches SW1 and SW4 are connected, and the second and third switches SW2 and SW3 are opened. In this state, when the high level of the data signal D is input from the external circuit to the power supply interruption-response logic circuit, in the first latch circuit L1, the potential T1 is the signal (T1 = −D). Here, as shown in a section CL1 in FIG. 2, the potential T1 falls with a time of time constant, that is, with a delay of 10 μs in this embodiment, with respect to the rise of the data signal.

一方、第２ラッチ回路Ｌ２においては、第１ラッチ回路Ｌ１と電気的に切断された状態になっているとともに、ループ回路が形成される。第２ラッチ回路Ｌ２にはデータ信号Ｄが保持されていないため、電位Ｔ２は図２に示されるようにハイレベルになっている。また、電位Ｔ３は電位Ｔ２と同電位であるため、ハイレベルになっている。なお、第２ラッチ回路Ｌ２にはデータ信号Ｄが保持されていないため、出力信号Ｑ（＝―Ｔ２＝―Ｔ３）はローレベルになっている。  On the other hand, the second latch circuit L2 is electrically disconnected from the first latch circuit L1, and a loop circuit is formed. Since the data signal D is not held in the second latch circuit L2, the potential T2 is at a high level as shown in FIG. Further, since the potential T3 is the same potential as the potential T2, it is at a high level. Since the data signal D is not held in the second latch circuit L2, the output signal Q (= −T2 = −T3) is at a low level.

次に、電源瞬断対応論理回路にクロックパルスのハイレベルが入力される（区間ＣＬ２）と、第１および第４スイッチＳＷ１、ＳＷ４が開放、第２および第３スイッチＳＷ２、ＳＷ３が接続される。第１ラッチ回路Ｌ１においては、ループ回路が形成され、区間ＣＬ１に第１ラッチ回路Ｌ１に入力されたデータ信号Ｄがラッチされる。したがって、図２の区間ＣＬ２に示されるように、電位Ｔ１はローレベルが保持される。  Next, when a high level of the clock pulse is input to the instantaneous power interruption logic circuit (section CL2), the first and fourth switches SW1 and SW4 are opened, and the second and third switches SW2 and SW3 are connected. . In the first latch circuit L1, a loop circuit is formed, and the data signal D input to the first latch circuit L1 is latched in the interval CL1. Therefore, as shown in the interval CL2 in FIG. 2, the potential T1 is kept at a low level.

第２ラッチ回路Ｌ２においては、第２スイッチＳＷ２が接続されているので、電位Ｔ２は第１ラッチ回路Ｌ１に保持されているデータ信号Ｄと同電位、すなわち電位Ｔ１と同電位になる。同様に、電位Ｔ３は電位Ｔ２と同電位になる。このとき、電位Ｔ３は、ＲＣ回路によって時定数の時間だけ遅れて電位Ｔ２と同電位になる。そして、出力信号Ｑは、第３および第４インバータＩＶ３、ＩＶ４の存在により、電位Ｔ２および電位Ｔ３の反転信号（Ｑ＝―Ｔ３＝−Ｔ２＝−Ｔ１＝Ｄ）として出力される。  In the second latch circuit L2, since the second switch SW2 is connected, the potential T2 becomes the same potential as the data signal D held in the first latch circuit L1, that is, the same potential as the potential T1. Similarly, the potential T3 is the same as the potential T2. At this time, the potential T3 becomes the same potential as the potential T2 with a delay of the time constant by the RC circuit. The output signal Q is output as the potential T2 and the inverted signal of the potential T3 (Q = −T3 = −T2 = −T1 = D) due to the presence of the third and fourth inverters IV3 and IV4.

再び、電源瞬断対応論理回路にクロックパルスのローレベルが入力される（区間ＣＬ３）と、上記と同様にしてデータ信号のラッチおよび出力がなされる。  When the low level of the clock pulse is input again to the instantaneous power interruption logic circuit (section CL3), the data signal is latched and output in the same manner as described above.

図２の電位Ｔ１、電位Ｔ３のパルス波形に示されるように、各ラッチ回路Ｌ１、Ｌ２に保持されるデータ信号Ｄは、時定数の時間だけ遅れて保持される。つまり、この時定数の時間の遅れによって、電源瞬断対応論理回路に対する電源供給の一時的な低下もしくは停止した場合であっても、第１および第２ラッチ回路Ｌ１、Ｌ２にてデータ信号Ｄを保持し続けることができるのである。  As shown in the pulse waveforms of the potential T1 and the potential T3 in FIG. 2, the data signal D held in each of the latch circuits L1 and L2 is held with a time constant delay. That is, even when the power supply to the instantaneous power interruption corresponding logic circuit is temporarily lowered or stopped due to the time constant delay, the first and second latch circuits L1 and L2 send the data signal D. You can keep it.

以上説明したように、本実施形態では、第１および第２ラッチ回路Ｌ１、Ｌ２において、データ信号を保持する第１および第２コンデンサＣＰ１、ＣＰ２と、第１および第２コンデンサＣＰ１、ＣＰ２にて保持されている電圧の変動を抑制する第１および第２抵抗ＲＳ１、ＲＳ２と、をそれぞれ設ける。これにより、電源瞬断対応論理回路に対して電源供給が一時的に低下もしくは停止したとしても、第１および第２コンデンサＣＰ１、ＣＰ２によって電源瞬断対応論理回路内にラッチされたデータ信号に対応した電圧を保持することができる。  As described above, in the present embodiment, in the first and second latch circuits L1 and L2, the first and second capacitors CP1 and CP2 holding the data signal and the first and second capacitors CP1 and CP2 are used. First and second resistors RS1 and RS2 that suppress fluctuations in the held voltage are provided. As a result, even if the power supply is temporarily lowered or stopped for the power supply interruption-response logic circuit, it corresponds to the data signal latched in the power supply interruption-response logic circuit by the first and second capacitors CP1 and CP2. Voltage can be maintained.

また、第１および第２コンデンサＣＰ１、ＣＰ２と共に電源瞬断対応論理回路内に設けられた第１および第２抵抗ＲＳ１、ＲＳ２によって、電源供給の一時的低下および停止や、電源供給の復帰中などにおける電源瞬断対応論理回路の不安定な動作状態によって、第１および第２コンデンサＣＰ１、ＣＰ２に保持されていたデータ信号の電圧が変動してしまうことを防止することができる。  In addition, the first and second resistors RS1 and RS2 provided in the logic circuit corresponding to the instantaneous power interruption together with the first and second capacitors CP1 and CP2 temporarily decrease and stop the power supply, and the power supply is being restored. It is possible to prevent the voltage of the data signal held in the first and second capacitors CP1 and CP2 from fluctuating due to the unstable operation state of the power supply circuit for instantaneous power interruption in FIG.

さらに、本実施形態では、第１および第２コンデンサＣＰ１、ＣＰ２を第１および第２抵抗ＲＳ１、ＲＳ２の電流出力側に接続している。これにより、電源供給の一次停止時や復旧時に第１および第２ラッチ回路Ｌ１、Ｌ２内にて起こる電流の逆流（いわゆる電流の吸い込み）に対して、第１および第２コンデンサＣＰ１、ＣＰ２に保持されていた電圧が消失されないようにすることができる。  Further, in the present embodiment, the first and second capacitors CP1 and CP2 are connected to the current output side of the first and second resistors RS1 and RS2. Thus, the first and second capacitors CP1 and CP2 hold the current backflow (so-called current sink) that occurs in the first and second latch circuits L1 and L2 when the power supply is temporarily stopped or restored. The voltage that has been applied can be prevented from being lost.

そして、第１および第２コンデンサＣＰ１、ＣＰ２および第１および第２抵抗ＲＳ１、ＲＳ２でそれぞれ決まる時定数を、第１および第２ラッチ回路Ｌ１、Ｌ２に対する電源供給が一時的に低下または停止している時間よりも長くなるように設定する。これにより、データ信号を時定数時間保持することができ、電源供給が一時的に低下または停止している期間、データ信号を保持し続けることができる。  The time constants determined by the first and second capacitors CP1 and CP2 and the first and second resistors RS1 and RS2, respectively, are set so that the power supply to the first and second latch circuits L1 and L2 is temporarily reduced or stopped. Set to be longer than the current time. As a result, the data signal can be held for a time constant time, and the data signal can be held for a period during which the power supply is temporarily lowered or stopped.

（第２実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。本実施形態では、第１および第２コンデンサＣＰ１、ＣＰ２と、第１および第２抵抗ＲＳ１、ＲＳ２が各ラッチ回路Ｌ１、Ｌ２中に配置される場所が第１実施形態と異なる。(Second Embodiment)
In the present embodiment, only different parts from the first embodiment will be described. In this embodiment, the first and second capacitors CP1 and CP2 and the first and second resistors RS1 and RS2 are different from the first embodiment in the places where they are arranged in the respective latch circuits L1 and L2.

図３は、本実施形態に係る電源瞬断対応論理回路の回路図である。なお、第１実施形態と同じ構成要素には同じ符号を記してある。本実施形態では、第１実施形態に対して、第１ダイオードＤＩ１が加えられた構成となっている。  FIG. 3 is a circuit diagram of the logic circuit for power interruption according to the present embodiment. In addition, the same code | symbol is described to the same component as 1st Embodiment. In the present embodiment, a first diode DI1 is added to the first embodiment.

図３に示されるように、第１ラッチ回路Ｌ１においては、第３スイッチＳＷ３と第１インバータＩＶ１との間に第１抵抗ＲＳ１が配置されている。さらに、第１コンデンサＣＰ１の一方の電極が第１抵抗ＲＳ１と第１インバータＩＶ１との間に接続されている。  As shown in FIG. 3, in the first latch circuit L1, the first resistor RS1 is disposed between the third switch SW3 and the first inverter IV1. Furthermore, one electrode of the first capacitor CP1 is connected between the first resistor RS1 and the first inverter IV1.

また、第２ラッチ回路Ｌ２においては、第３インバータＩＶ３と第４インバータＩＶ４との間に第２抵抗ＲＳ２が配置されている。さらに、第２コンデンサＣＰ２の一方の電極が第２抵抗ＲＳ２と第４インバータＩＶ４との間に接続されている。  In the second latch circuit L2, the second resistor RS2 is disposed between the third inverter IV3 and the fourth inverter IV4. Furthermore, one electrode of the second capacitor CP2 is connected between the second resistor RS2 and the fourth inverter IV4.

そして、第２ラッチ回路Ｌ２から出力されるデータ信号は、第１ダイオードＤＩ１を通過して出力信号Ｑとして出力されるようになっている。この第１ダイオードＤＩ１は、第第２抵抗ＲＳ２および第２コンデンサＣＰ２によってアナログ信号とされたデータ信号を再びデジタル信号に変換する機能を有する。  The data signal output from the second latch circuit L2 passes through the first diode DI1 and is output as the output signal Q. The first diode DI1 has a function of converting a data signal converted into an analog signal by the second resistor RS2 and the second capacitor CP2 into a digital signal again.

このように、第１および第２ラッチ回路Ｌ１、Ｌ２において、第１および第２コンデンサＣＰ１、ＣＰ２、第１および第２抵抗ＲＳ１、ＲＳ２の配置場所を変更することができる。本実施形態のように各コンデンサＣＰ１、ＣＰ２および各抵抗ＲＳ１、ＲＳ２の設置場所を変更しても、上記第１実施形態と同様の効果が得られる。  As described above, in the first and second latch circuits L1 and L2, the arrangement locations of the first and second capacitors CP1 and CP2 and the first and second resistors RS1 and RS2 can be changed. Even if the installation locations of the capacitors CP1 and CP2 and the resistors RS1 and RS2 are changed as in the present embodiment, the same effects as in the first embodiment can be obtained.

（第３実施形態）
本実施形態では、第１および第２実施形態と異なる部分についてのみ説明する。本実施形態では、第１および第２抵抗ＲＳ１、ＲＳ２を無くしたことが第１および第２実施形態と異なる。(Third embodiment)
In the present embodiment, only parts different from the first and second embodiments will be described. In the present embodiment, the first and second resistors RS1 and RS2 are eliminated from the first and second embodiments.

図４−１は、本実施形態に係る電源瞬断対応論理回路の回路図である。図４−１に示されるように、本実施形態では、第１ラッチ回路Ｌ１は、第３スイッチＳＷ３と、第２インバータＩＶ２と、第１コンデンサＣＰ１と、第５インバータＩＶ５と、を備え構成される。また、第２ラッチ回路Ｌ２は、第４スイッチＳＷ４と、第３インバータＩＶ３と、第２コンデンサＣＰ２と、第６インバータＩＶ６と、を備え構成される。  FIG. 4A is a circuit diagram of the logic circuit for power interruption according to the present embodiment. As shown in FIG. 4A, in the present embodiment, the first latch circuit L1 includes a third switch SW3, a second inverter IV2, a first capacitor CP1, and a fifth inverter IV5. The The second latch circuit L2 includes a fourth switch SW4, a third inverter IV3, a second capacitor CP2, and a sixth inverter IV6.

これら第５および第６インバータＩＶ５、ＩＶ６は、出力電流を制限する機能を有している。つまり、これら第５および第６インバータＩＶ５、ＩＶ６は、抵抗が含まれた構成であると言える。  These fifth and sixth inverters IV5 and IV6 have a function of limiting the output current. That is, it can be said that the fifth and sixth inverters IV5 and IV6 have a configuration including a resistor.

具体的な回路例を図４−２に示す。図４−２は、図４−１に示される電源瞬断対応論理回路の等価回路図である。トランジスタＴＰ１、ＴＰ２とトランジスタＴＮ１、ＴＮ２はそれぞれゲートが共通に接続されており素子形状はゲート幅が１０：１と異なっている。トランジスタＴＰ１、ＴＮ１および抵抗Ｒ１により基準電流５０ｕＡが作られ、トランジスタＴＰ１とトランジスタＴＰ２（トランジスタＴＮ１とトランジスタＴＮ２も同様）とはカレントミラー動作をするため、素子サイズ比によりトランジスタＴＰ２、ＴＮ２は５uＡの電流しかソースもしくはシンク出来なくなる。トランジスタＴＰ３、ＴＮ３は通常のインバータ用素子であり入力によりどちらかが導通する。  A specific circuit example is shown in FIG. FIG. 4-2 is an equivalent circuit diagram of the logic circuit for power supply interruption shown in FIG. 4-1. The gates of the transistors TP1 and TP2 and the transistors TN1 and TN2 are commonly connected, and the element shape is different from the gate width of 10: 1. A reference current 50uA is generated by the transistors TP1 and TN1 and the resistor R1, and the transistors TP1 and TP2 (the same applies to the transistors TN1 and TN2) perform a current mirror operation. You can only source or sink. The transistors TP3 and TN3 are normal inverter elements, and either one is turned on by input.

このように、第１および第２抵抗ＲＳ１、ＲＳ２、第１および第４インバータＩＶ１、ＩＶ４それぞれの機能を備え、出力電流を制限する第５および第６インバータＩＶ５、ＩＶ６を採用することもできる。  As described above, the fifth and sixth inverters IV5 and IV6 that have the functions of the first and second resistors RS1 and RS2 and the first and fourth inverters IV1 and IV4 and limit the output current may be employed.

このように、第１および第２実施形態で用いていた各抵抗ＲＳ１、ＲＳ２をインバータに内蔵した形態とすることもできる。このような構成としても、第１および第２実施形態と同様に、データ信号を保持することができる。  As described above, the resistors RS1 and RS2 used in the first and second embodiments may be incorporated in the inverter. Even in such a configuration, a data signal can be held as in the first and second embodiments.

（他の実施形態）
上記第１実施形態では、第１および第２ラッチ回路Ｌ１、Ｌ２にてそれぞれ第１〜第４インバータＩＶ１〜ＩＶ４を採用しているが、第２および第３インバータＩＶ２、ＩＶ３をシュミットインバータとしても良い。これにより、抵抗およびコンデンサによってなだらかに立ち上がる波形を方形波に整形することができる。(Other embodiments)
In the first embodiment, the first and fourth inverters IV1 to IV4 are employed in the first and second latch circuits L1 and L2, respectively. However, the second and third inverters IV2 and IV3 may be Schmidt inverters. good. Thereby, the waveform which rises gently by the resistor and the capacitor can be shaped into a square wave.

第１および第２実施形態では、各抵抗ＲＳ１、ＲＳ２および各コンデンサＣＰ１、ＣＰ２の配置位置が異なるが、これらの配置位置を例えば第１実施形態の第１ラッチ回路Ｌ１の構成と第２実施形態の第２ラッチ回路Ｌ２との組み合わせ、または、第１実施形態の第２ラッチ回路Ｌ２と第２実施形態の第１ラッチ回路Ｌ１との組み合わせという構成にしても良い。  In the first and second embodiments, the positions of the resistors RS1 and RS2 and the capacitors CP1 and CP2 are different. For example, the positions of the resistors RS1 and RS2 and the capacitors CP1 and CP2 are different from those of the first latch circuit L1 of the first embodiment. Or a combination of the second latch circuit L2 of the first embodiment and the first latch circuit L1 of the second embodiment.

また、第１〜第３実施形態に対して、ＴＴＬロジック回路でのＤ−フリップフロップ回路に採用することもできる。このようなＴＴＬロジック回路を図５に示す。図５に示されるように、ＴＴＬロジック回路は、複数の抵抗Ｒ１０〜Ｒ２６と、複数のトランジスタＴＲ１〜ＴＲ１３と、を備えて構成されている。これら抵抗Ｒ１０〜Ｒ２６およびトランジスタＴＲ１〜ＴＲ１３群は、八の字型のループ回路を３つ形成しており、それぞれのループ回路にてデータ信号が保持されるようになっている。そして、それぞれのループ回路に第３〜第５抵抗ＲＳ３〜ＲＳ５および第３〜第５コンデンサＣＰ３〜ＣＰ５が配置されている。  Moreover, it can also employ | adopt as a D-flip-flop circuit in a TTL logic circuit with respect to 1st-3rd embodiment. Such a TTL logic circuit is shown in FIG. As shown in FIG. 5, the TTL logic circuit includes a plurality of resistors R10 to R26 and a plurality of transistors TR1 to TR13. These resistors R10 to R26 and the transistors TR1 to TR13 form three eight-shaped loop circuits, and a data signal is held in each loop circuit. And 3rd-5th resistance RS3-RS5 and 3rd-5th capacitor | condenser CP3-CP5 are arrange | positioned at each loop circuit.

具体的には、トランジスタＴＲ１、ＴＲ２の電流出力側に第３抵抗ＲＳ３および第３コンデンサＣＰ３が接続されている。同様に、トランジスタＴＲ５、ＴＲ６の電流出力側に第４抵抗ＲＳ４および第４コンデンサＣＰ４が接続され、トランジスタＴＲ１０、ＴＲ１１の電流出力側に第５抵抗ＲＳ５および第５コンデンサＣＰ５が接続されている。これにより、電源供給の一時的低下または停止時に各ループ回路にラッチされていたデータ信号は各抵抗ＲＳ３〜ＲＳ５および各コンデンサＣＰ３〜ＣＰ５によって決まる時定数の時間保持される。このように、ＴＴＬロジック回路に、各抵抗ＲＳ３〜ＲＳ５および各コンデンサＣＰ３〜ＣＰ５を備えるようにしても良い。  Specifically, the third resistor RS3 and the third capacitor CP3 are connected to the current output side of the transistors TR1 and TR2. Similarly, the fourth resistor RS4 and the fourth capacitor CP4 are connected to the current output side of the transistors TR5 and TR6, and the fifth resistor RS5 and the fifth capacitor CP5 are connected to the current output side of the transistors TR10 and TR11. As a result, the data signal latched in each loop circuit when the power supply is temporarily reduced or stopped is held for a time constant determined by the resistors RS3 to RS5 and the capacitors CP3 to CP5. As described above, the TTL logic circuit may include the resistors RS3 to RS5 and the capacitors CP3 to CP5.

なお、反転信号を示す場合、本来ならば所望の記号の上にバー（−）を付すべきであるが、パソコン出願に基づく表現上の制限が存在するため、本明細書においては、所望の記号の前にバーを付すものとする。  When an inverted signal is indicated, a bar (-) should be added above the desired symbol. However, since there is a limitation in expression based on the PC application, the desired symbol is used in this specification. A bar shall be attached in front of

本発明の一実施形態に係る電源瞬断対応論理回路の回路図である。It is a circuit diagram of a logic circuit for instantaneous power interruption according to an embodiment of the present invention.図１に示される電源瞬断対応論理回路のタイムチャートである。It is a time chart of the power supply interruption corresponding | compatible logic circuit shown by FIG.本発明の第２実施形態に係る電源瞬断対応論理回路の回路図である。It is a circuit diagram of a logic circuit for instantaneous power interruption according to a second embodiment of the present invention.本発明の第３実施形態に係る電源瞬断対応論理回路の回路図である。FIG. 5 is a circuit diagram of a power supply instantaneous interruption logic circuit according to a third embodiment of the present invention.図４−１に示す電源瞬断対応論理回路の等価回路図である。FIG. 4 is an equivalent circuit diagram of the power supply instantaneous interruption logic circuit shown in FIG.他の実施形態に係るＴＴＬロジック回路の回路図である。FIG. 6 is a circuit diagram of a TTL logic circuit according to another embodiment.従来のＤＦＦ回路の回路図である。It is a circuit diagram of the conventional DFF circuit.図６に示されるＤＦＦ回路のタイムチャートである。7 is a time chart of the DFF circuit shown in FIG. 6.

符号の説明Explanation of symbols

Ｌ１…第１ラッチ回路、Ｌ２…第２ラッチ回路、
ＳＷ１〜ＳＷ４…第１〜第４スイッチ、ＩＶ１〜ＩＶ６…第１〜第６インバータ、
ＣＰ１〜ＣＰ５…第１〜第５コンデンサ、ＲＳ１〜ＲＳ５…第１〜第５抵抗、
ＤＩ１…第１ダイオード、Ｒ１、Ｒ１０〜Ｒ２６…抵抗、
ＴＰ１〜ＴＰ３、ＴＮ１〜ＴＮ３、ＴＲ１〜ＴＲ１３…トランジスタ。L1 ... 1st latch circuit, L2 ... 2nd latch circuit,
SW1 to SW4, first to fourth switches, IV1 to IV6, first to sixth inverters,
CP1 to CP5: first to fifth capacitors, RS1 to RS5: first to fifth resistors,
DI1, first diode, R1, R10 to R26, resistance,
TP1 to TP3, TN1 to TN3, TR1 to TR13, transistors.

Claims (4)

Translated fromJapanese

入力されるデータ信号を一時的に保持すると共に、クロックパルスが入力される任意のタイミングで前記データ信号を出力するフリップフロップ回路として構成される電源瞬断対応論理回路であって、
前記データ信号に対応した電圧を保持するコンデンサ（ＣＰ１〜ＣＰ５）と、前記コンデンサに保持されている前記電圧の変動を抑制する抵抗（ＲＳ１〜ＲＳ５、ＩＶ５、ＩＶ６）と、を備え、
前記フリップフロップ回路に対する電源供給が一時的に低下または停止した時、前記抵抗および前記コンデンサにて形成されるＲＣ回路の時定数によって決まる時間、前記コンデンサに保持される電圧が前記フリップフロップ回路に保持されるデータ信号とされることを特徴とする電源瞬断対応論理回路。A power supply instantaneous interruption corresponding logic circuit configured as a flip-flop circuit that temporarily holds an input data signal and outputs the data signal at an arbitrary timing when a clock pulse is input,
A capacitor (CP1 to CP5) that holds a voltage corresponding to the data signal, and a resistor (RS1 to RS5, IV5, IV6) that suppresses fluctuation of the voltage held in the capacitor,
When the power supply to the flip-flop circuit is temporarily lowered or stopped, the voltage held in the capacitor is held in the flip-flop circuit for a time determined by the time constant of the RC circuit formed by the resistor and the capacitor A logic circuit capable of dealing with instantaneous power interruption characterized by being a data signal to be transmitted.第１スイッチ（ＳＷ１）を介して外部回路からデータ信号が入力されると共に、前記データ信号をラッチする第１ラッチ回路（Ｌ１）と、
第２スイッチ（ＳＷ２）を介して前記第１ラッチ回路にてラッチされている前記データ信号を入力し、そのデータ信号をラッチすると共に外部回路に出力する第２ラッチ回路（Ｌ２）と、を備え、
前記第１、第２ラッチ回路は、前記データ信号に対応した電圧を保持する第１、第２コンデンサ（ＣＰ１、ＣＰ２）と、前記第１、第２コンデンサにて保持される前記電圧の変動を抑制する第１、第２抵抗（ＲＳ１、ＲＳ２）と、をそれぞれ有し、
前記第１、第２ラッチ回路に対する電源供給が一時的に低下または停止した時、前記第１、第２コンデンサおよび前記第１、第２抵抗にてそれぞれ形成されるＲＣ回路の時定数によって決まる時間、前記第１、第２コンデンサにそれぞれ保持される電圧が前記第１、第２ラッチ回路にそれぞれ保持されるデータ信号とされることを特徴とする請求項１に記載の電源瞬断対応論理回路。A first latch circuit (L1) that receives a data signal from an external circuit via the first switch (SW1) and latches the data signal;
A second latch circuit (L2) that inputs the data signal latched by the first latch circuit via a second switch (SW2), latches the data signal, and outputs the data signal to an external circuit; ,
The first and second latch circuits are configured to detect fluctuations in the voltage held by the first and second capacitors (CP1 and CP2) holding the voltage corresponding to the data signal and the first and second capacitors. First and second resistors (RS1, RS2) to be suppressed
When the power supply to the first and second latch circuits is temporarily lowered or stopped, the time is determined by the time constants of the RC circuits formed by the first and second capacitors and the first and second resistors, respectively. 2. The instantaneous power interruption logic circuit according to claim 1, wherein voltages held in the first and second capacitors are data signals held in the first and second latch circuits, respectively. .前記第１、第２コンデンサは、その電極の一方が前記第１、第２抵抗の電流出力側に接続されていることを特徴とする請求項２に記載の電源瞬断対応論理回路。3. The instantaneous power interruption logic circuit according to claim 2, wherein one of the electrodes of the first and second capacitors is connected to a current output side of the first and second resistors.前記第１、第２ラッチ回路において、前記第１、第２コンデンサおよび前記第１、第２抵抗によってそれぞれ決まる前記時定数は、前記第１、第２ラッチ回路に対する電源供給が一時的に低下または停止している時間よりも長くなるように、前記第１、第２コンデンサおよび前記第１、第２抵抗の値がそれぞれ設定されるようになっていることを特徴とする請求項２または３に記載の電源瞬断対応論理回路。In the first and second latch circuits, the time constants respectively determined by the first and second capacitors and the first and second resistors are temporarily reduced in power supply to the first and second latch circuits. 4. The values of the first and second capacitors and the first and second resistors are set so as to be longer than the stop time, respectively. The logic circuit for power supply interruption described.

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