JP2005353877A - Semiconductor device - Google Patents
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Abstract
Description
Translated fromJapanese本発明は半導体装置に関し、特に高耐圧かつ大電流を制御する縦型パワーＭＯＳＦＥＴとしての半導体装置に関するものである。 The present invention relates to a semiconductor device, and more particularly to a semiconductor device as a vertical power MOSFET that controls a high voltage and a large current.
従来の縦型のシリコン（Ｓｉ）パワーＭＯＳＦＥＴにおいては絶縁破壊性能が劣っており、耐圧特性を稼ぐには不純物を低濃度にドープした領域（ドリフト領域）を所定以上の厚膜に形成することが必要である。しかしこうすると、ＳｉパワーＭＯＳＦＥＴのドリフト抵抗が増して、ひいてはＭＯＳＦＥＴの導通損失に相当するオン抵抗（オン抵抗＝チャネル抵抗＋ドリフト抵抗）が増大することになる。また、ＳｉパワーＭＯＳＦＥＴの電流容量は、Ｓｉ素子の特性劣化に繋がる温度上昇によって制約されている。こうした理由からＳｉパワーＭＯＳＦＥＴには、電流容量やオン抵抗によって決まる半導体素子の特性改善に限界が見えつつあると言える。 In conventional vertical silicon (Si) power MOSFETs, the dielectric breakdown performance is inferior, and a region doped with a low concentration of impurities (drift region) may be formed in a thick film of a predetermined thickness or more in order to obtain a withstand voltage characteristic. is necessary. However, this increases the drift resistance of the Si power MOSFET, which in turn increases the on-resistance (on-resistance = channel resistance + drift resistance) corresponding to the conduction loss of the MOSFET. Further, the current capacity of the Si power MOSFET is restricted by a temperature rise that leads to deterioration of the characteristics of the Si element. For these reasons, it can be said that Si power MOSFETs are seeing limitations in improving the characteristics of semiconductor elements determined by current capacity and on-resistance.
そこで、従来のＳｉパワーＭＯＳＦＥＴの限界を打破する半導体材料として、ワイドバンドギャップ半導体である炭化珪素（シリコンカーバイド；４Ｈ−ＳｉＣ）が注目されている。ＳｉＣは、高絶縁耐圧性および熱伝導特性並びに高温耐性に優れた物性を有し、パワーＭＯＳＦＥＴに適した材料である。より具体的には、ＳｉＣパワーＭＯＳＦＥＴでは、ＳｉＣの高絶縁耐圧性によってドリフト領域を薄くできかつその領域の不純物密度を高めることも可能であり、これによってドリフト抵抗の大幅な低減が図られ得る。また、ＳｉＣパワーＭＯＳＦＥＴは、高温状態で動作可能であると共に熱伝導性に優れているため、その電流容量の向上が容易である。 Thus, silicon carbide (silicon carbide; 4H—SiC), which is a wide band gap semiconductor, has attracted attention as a semiconductor material that overcomes the limitations of conventional Si power MOSFETs. SiC is a material suitable for power MOSFETs, having physical properties excellent in high withstand voltage resistance, heat conduction characteristics and high temperature resistance. More specifically, in the SiC power MOSFET, the drift region can be thinned and the impurity density in the region can be increased due to the high withstand voltage of SiC, which can significantly reduce the drift resistance. Moreover, since SiC power MOSFET can operate | move in a high temperature state and is excellent in thermal conductivity, the improvement of the current capacity is easy.
もっともその反面、ＳｉＣパワーＭＯＳＦＥＴにおいては、ＳｉＣ層の表面に熱酸化処理によってゲート絶縁層としてのＳｉＯ２層を積層すると、ＳｉＣ層とＳｉＯ２層との界面に、多数のキャリアをトラップする界面準位が高密度に形成され、こうした高密度の界面準位により、充分なチャネル移動度（チャネルにおけるキャリア移動度）が達成されず、ＳｉＣパワーＭＯＳＦＥＴのオン抵抗（チャネル抵抗）の増加の一要因になっている。On the other hand, in the SiC power MOSFET, when a SiO2 layer as a gate insulating layer is laminated on the surface of the SiC layer by thermal oxidation, an interface state that traps many carriers at the interface between the SiC layer and the SiO2 layer. As a result, the channel state (carrier mobility in the channel) is not achieved due to the high density of interface states, which is a factor in increasing the on-resistance (channel resistance) of the SiC power MOSFET. It has become.
これの対応策として、電流の流れるチャネルをＳｉＣ層／ＳｉＯ２層界面から離して、界面準位の影響を緩和する試みも研究されているが、未だ充分にチャネル抵抗を低減したノーマリオフ型のＳｉＣパワーＭＯＳＦＥＴは開発されていない。As a countermeasure for this, an attempt to alleviate the influence of the interface state by separating the channel through which the current flows from the SiC layer / SiO2 layer interface has been studied. A power MOSFET has not been developed.
このような状況において、ＳｉＣ基板にＳｉ層をヘテロエピタキシャル成長した後、このＳｉ層にＳｉＯ２層を積層するという技術が提案されている（従来例としての特許文献１参照）。
確かに、上記の従来例に記載のパワーＭＯＳＦＥＴのようにＳｉ層の上に熱酸化処理によってＳｉＯ２層を形成すれば、ＳｉＣ層／ＳｉＯ２層の界面における炭素不純物に起因した界面汚染は回避されて、界面準位の増加を効果的に抑制し得るものと期待できるが、このＭＯＳＦＥＴにおいては、高電界に曝されるｐｎ接合部（ｐ型のウェル領域とｎ型のＳｉ層との界面部）の空乏層が、絶縁破壊性能の劣ったＳｉ層の領域内に内在し、高絶縁耐圧性に優れたＳｉＣの特性が有効に活かされてないと、本願発明者は考察している。Certainly, if the SiO2 layer is formed on the Si layer by thermal oxidation like the power MOSFET described in the above-mentioned conventional example, interface contamination due to carbon impurities at the SiC layer / SiO2 layer interface is avoided. In this MOSFET, it is expected that the increase in the interface state can be effectively suppressed. However, in this MOSFET, the pn junction exposed to a high electric field (the interface between the p-type well region and the n-type Si layer) The inventor of the present application considers that the characteristics of SiC excellent in high withstand voltage resistance are not utilized effectively because the depletion layer of (1) is inherent in the region of the Si layer having inferior dielectric breakdown performance.
本発明は、斯かる事情に鑑みてなされたものであって、高チャネル移動度を実現可能なチャネル領域と高絶縁耐圧性に優れたドリフト領域とを有して、チャネル抵抗とドリフト抵抗の両方を下げて、導通損失に相当するオン抵抗低減を可能にしたノーマリオフ型の縦型パワーＭＯＳＦＥＴを提供することを目的としている。併せて、本発明は、高温状態で動作可能であると共に熱伝導性（放熱性）に優れたノーマリオフ型の縦型パワーＭＯＳＦＥＴを提供することも目的としている。 The present invention has been made in view of such circumstances, and has a channel region capable of realizing high channel mobility and a drift region excellent in high withstand voltage, and both channel resistance and drift resistance are provided. It is an object of the present invention to provide a normally-off type vertical power MOSFET that can reduce the on-resistance corresponding to conduction loss. In addition, another object of the present invention is to provide a normally-off vertical power MOSFET that can operate at a high temperature and has excellent thermal conductivity (heat dissipation).
本発明に係る半導体装置は、第一の半導体からなる半導体層と、前記半導体層に前記半導体層の表面を含むように形成された第二の導電型のウェル領域と、前記ウェル領域に接して前記半導体層の全厚みに亘って前記半導体層に形成された第一の導電型の導電領域と、前記ウェル領域の少なくとも一部と前記導電領域の少なくとも一部との上に形成された半導体からなるチャネル層と、前記チャネル層の上に形成されたゲート電極と、を備え、前記ゲート電極の下方に位置する前記チャネル層の少なくとも一部が、第二の半導体により構成され、前記第一の半導体のバンドギャップは前記第二の半導体のバンドギャップより大きいものである。なおここで、第一の半導体は、例えば、炭化珪素、窒化ガリウムおよびダイヤモンドのうちの何れかである。また、第二の半導体は、例えば、シリコン、ガリウム砒素、シリコンとゲルマニウムとを含む化合物、およびシリコンとゲルマニウムと炭素とを含む化合物のうちの何れかである。 A semiconductor device according to the present invention includes a semiconductor layer made of a first semiconductor, a second conductivity type well region formed in the semiconductor layer so as to include the surface of the semiconductor layer, and in contact with the well region. A conductive region of a first conductivity type formed in the semiconductor layer over the entire thickness of the semiconductor layer, and a semiconductor formed on at least a portion of the well region and at least a portion of the conductive region. A channel layer, and a gate electrode formed on the channel layer, wherein at least a part of the channel layer located below the gate electrode is configured by a second semiconductor, The band gap of the semiconductor is larger than the band gap of the second semiconductor. Here, the first semiconductor is, for example, any one of silicon carbide, gallium nitride, and diamond. The second semiconductor is, for example, any one of silicon, gallium arsenide, a compound containing silicon and germanium, and a compound containing silicon, germanium, and carbon.
これによって、高チャネル移動度を実現可能なチャネル領域（チャネル層）と高絶縁耐圧性に優れたドリフト領域（半導体層）とを有して、チャネル抵抗とドリフト抵抗の両方を下げて、導通損失に相当するオン抵抗低減を可能にしたノーマリオフ型の縦型パワーＭＯＳＦＥＴが得られる。 As a result, it has a channel region (channel layer) that can achieve high channel mobility and a drift region (semiconductor layer) with high withstand voltage resistance, lowering both channel resistance and drift resistance, and conducting loss Thus, a normally-off vertical power MOSFET that can reduce the on-resistance corresponding to is obtained.
ここで、前記第一の半導体からなる第一の導電型の基板を有し、前記基板の上に前記半導体層が形成されるように構成しても良く、前記チャネル層を前記第二の半導体により構成しても良い。 Here, the substrate may have a first conductivity type made of the first semiconductor, and the semiconductor layer may be formed on the substrate, and the channel layer may be configured as the second semiconductor. You may comprise by.
また、前記導電領域においては、所定の耐圧特性を得るため、前記基板よりも添加不純物の濃度を低減させて高抵抗層として機能させることが望ましい。 Further, in the conductive region, in order to obtain a predetermined withstand voltage characteristic, it is desirable to function as a high resistance layer by reducing the concentration of the added impurity compared to the substrate.
また、前記チャネル層は前記第二の導電型を有して、チャネル領域を含む本体部と、前記本体部から延び、前記本体部よりも添加不純物の濃度が高い領域と、によって構成されており、前記領域に接触する第一の電極が配置されるように構成しても良い。 In addition, the channel layer has the second conductivity type, and includes a main body portion including a channel region, and a region extending from the main body portion and having a higher concentration of additive impurities than the main body portion. The first electrode that contacts the region may be arranged.
そして、前記チャネル層と接する前記導電領域の上面において、隣接する前記ウェル領域の間隔が、前記半導体層の厚さの０％を超えかつ５０％以下にすれば、隣接するウェル電極の間の全域を空乏層によって閉じて、導電領域の上面に積層したナローバンドギャップ半導体（チャネル層）が高電界に曝されることを確実に防止できる。 Then, on the upper surface of the conductive region in contact with the channel layer, if the interval between adjacent well regions exceeds 0% and not more than 50% of the thickness of the semiconductor layer, the entire region between adjacent well electrodes Is closed by a depletion layer, and the narrow band gap semiconductor (channel layer) stacked on the upper surface of the conductive region can be reliably prevented from being exposed to a high electric field.
より詳しくは、前記基板の裏面に接触する第二の電極と、前記上面の下方に位置する前記導電領域を挟む前記隣接するウェル領域とが配置され、前記第一の電極と前記第二の電極との間に印加される電位差が所定値以下の状態において、前記隣接するウェル領域の間の前記導電領域が空乏化するように構成されるものである。なおこの際、前記電位差の所定値が、０Ｖを超えかつ４０Ｖ以下である。 More specifically, a second electrode that contacts the back surface of the substrate and the adjacent well region that sandwiches the conductive region located below the top surface are disposed, and the first electrode and the second electrode The conductive region between the adjacent well regions is depleted in a state where the potential difference applied between the adjacent well regions is not more than a predetermined value. At this time, the predetermined value of the potential difference is more than 0V and not more than 40V.
本発明によれば、高チャネル移動度を実現可能なチャネル領域と高絶縁耐圧性に優れたドリフト領域とを有して、チャネル抵抗とドリフト抵抗の両方を下げて、導通損失に相当するオン抵抗低減を可能にしたノーマリオフ型の縦型パワーＭＯＳＦＥＴが得られる。 According to the present invention, a channel region capable of realizing high channel mobility and a drift region excellent in high withstand voltage resistance, both channel resistance and drift resistance are lowered, and on-resistance corresponding to conduction loss is achieved. A normally-off vertical power MOSFET that can be reduced is obtained.
本発明の実施の形態に係るパワーＭＯＳＦＥＴについて図面を参照しつつ説明する。 A power MOSFET according to an embodiment of the present invention will be described with reference to the drawings.
以下の説明および添付図面において、「ｎ」または「ｐ」は導電型を示し、これらを記した層や領域は、それぞれ電子または正孔がキャリアであることを意味する。 In the following description and the accompanying drawings, “n” or “p” indicates a conductivity type, and the layer or region in which these are described means that electrons or holes are carriers, respectively.
図１は、本発明の実施の形態に係るｎチャネル型のパワーＭＯＳＦＥＴ（半導体装置）の断面図である。なお、高濃度コンタクト層７を内部に含む、略正方形平面形状または略六角形平面形状のウェル領域６が、ドレイン電極５を共有しながら多数並べて配置されているが、ここではその平面視の図示は省略する。 FIG. 1 is a cross-sectional view of an n-channel type power MOSFET (semiconductor device) according to an embodiment of the present invention. A large number of
図１に示すように、ＳｉＣ（第一の半導体）からなる半導体基板１の表面には、ＳｉＣからなるＳｉＣ成長層２（半導体層）が、エピタキシャル成長により形成されている。このＳｉＣ成長層２は、不純物（窒素）を含みドリフト電流が流れるｎ型のドリフト層本体部２ａ（導電領域）と、ドリフト電流を通過させるドリフト面２ｂの領域以外のＳｉＣ成長層２の表層に対して、その上方から不純物イオン（アルミニウムイオン）を注入することにより形成されたｐ型のウェル領域６と、このウェル領域６の領域内においてそれよりも高濃度に不純物イオン（アルミニウムイオン）をＳｉＣ成長層２の表層に対して注入して形成されたｐ型の高濃度コンタクト層７と、を有している。 As shown in FIG. 1, a SiC growth layer 2 (semiconductor layer) made of SiC is formed on the surface of a
一方、半導体基板１の裏面にはオーミック接触したアルミニウム金属からなるドレイン電極５が配置されている。 On the other hand, a
ＳｉＣ成長層２の表面には、Ｓｉ（第二の半導体）からなるＳｉ成長層３（チャネル層）が、ドリフト面２ｂに接触してウェル領域６に延びるようにヘテロエピタキシャル成長により形成されている。このＳｉ成長層３は、ｎ型不純物（窒素）を含みチャネル領域１０を有するＳｉ成長層本体部３ａと、Ｓｉ成長層本体部３ａからウェル領域６の上方に延びるＳｉ成長層本体部３ａよりもｎ型不純物濃度を高めた領域と、を有している。この領域が、ソース領域９を構成する。 On the surface of the
また、高濃度コンタクト層７とオーミック接触するアルミニウム金属からなるウェル電極８が配置されている。このウェル電極８（接地状態）によってウェル領域６の電位は固定され、これによって、ゲート電圧オフ時にチャネル領域１０を空乏化することができると共に、ＭＯＳＦＥＴ１００のスイッチング動作によってウェル領域６に蓄積された電荷を、接地状態のウェル電極８に逃がすことができる。なおここでは、ウェル電極８とのオーミック接触を確実に得るため、高濃度コンタクト層７はウェル領域６よりも不純物濃度を高めているが、この濃度条件は必須ではない。 A well
また、Ｓｉ成長層３には、熱酸化処理により形成されたゲート絶縁層４（ＳｉＯ２層）が、Ｓｉ成長層本体部３ａの全域とソース領域９の一部とを覆うように接触して配置されている。In addition, a gate insulating layer 4 (SiO2 layer) formed by thermal oxidation is in contact with the
また、ソース領域９とオーミック接触するアルミニウム金属からなるソース電極１１が配置されている。なおここでは、ソース電極１１とのオーミック接触を確実に得るため、ソース領域９はＳｉ成長層本体部３ａよりも不純物濃度を高めているが、この濃度条件は必須ではない。 Further, a
また、ウェル電極８と高濃度コンタクト層７とを直接接触させることによって、高濃度コンタクト層７に所定の電位が確実に印加され得る。同様に、ソース電極１１とソース領域９とを直接接触させることによって、ソース領域９に所定の電位が確実に印加され得る。 Further, by bringing the well
ゲート絶縁層４の上には、アルミニウム金属からなるゲート電極１２が、ゲート絶縁層４を介してＳｉ成長層本体部３ａの全域とソース領域９の一部とを覆うようにして配置されている。そして、図１に示すように、チャネル領域１０は、ゲート電極１２とウェル領域６によって挟まれかつゲート絶縁層４に隣接する層に相当し、このチャネル領域１０は、ゲート電極１２とドレイン電極５との間の電位差がゼロボルトの状態で空乏化する程度の不純物密度を有している。 On the
ここで、ＳｉＣ成長層２は、シリコン半導体（バンドギャップ：1.11eV）やＧａＡｓ半導体（バンドギャップ：1.43eV）のバンドギャップよりも広いバンドギャップを有している。ここで、このＳｉＣ成長層２をシリコンカーバイド以外のワイドバンドギャップ半導体で置換しても良い。 Here, the
ワイドバンドギャップ半導体とは、半導体の性質を特徴づける材料パラメータであるエネルギーバンドギャップがシリコン半導体やＧａＡｓ半導体に比べて大きな材料（通常、バンドギャップ２eＶ以上）のことを総称していうものとする。 A wide band gap semiconductor is a generic term for a material having a larger energy band gap (usually a band gap of 2 eV or more) than a silicon semiconductor or a GaAs semiconductor, which is a material parameter that characterizes the properties of the semiconductor.
ワイドバンドギャップ半導体材料の例としては、シリコンカーバイド（バンドギャップ：3.26eV）の他、窒化ガリウム（バンドギャップ：3.39eV）またはダイヤモンドもあるが、ここでは高絶縁耐圧性と熱伝導性に優れるシリコンカーバイドが使用されている。 Examples of wide bandgap semiconductor materials include silicon carbide (bandgap: 3.26 eV), gallium nitride (bandgap: 3.39 eV), and diamond. Here, silicon with high dielectric strength and thermal conductivity is excellent. Carbide is used.
Ｓｉ成長層３は、シリコン半導体に代表されるバンドギャップの狭い（バンドギャップ２eＶ未満）ナローバンドギャップ半導体から構成されている。ナローバンドギャップ半導体材料の例としては、シリコン、ガリウム砒素、シリコンとゲルマニウムとを含む化合物、またはシリコンとゲルマニウムと炭素とを含む化合物がある。 The
また、ドリフト面２ｂの幅Ｌ（すなわち、隣接するウェル６の間隔）が、ＳｉＣ成長層２の厚さＷの０％を超えかつその５０％以下（Ｌ／Ｗ≦０．５）、望ましくは０％を超えかつ３０％以下（Ｌ／Ｗ≦０．３）となるように隣接するウェル領域６の間隔Ｌが充分に狭く調整されている。 Further, the width L of the
こうすると、ＭＯＳＦＥＴ１００のゲート電圧オフ時に、ドレイン電極５に所定電圧（ソース電極１１とドレイン電極５との間の電位差：０Ｖを超えかつ４０Ｖ以下）を印加した状態においてウェル領域６の間の全域（ドリフト面２ｂの下層の導電領域）を空乏化できる。 Thus, when the gate voltage of the
こうして、空乏層によってウェル領域６の間を閉じることができてドリフト面２ｂに積層したナローバンドギャップ半導体（Ｓｉ成長層３）が、ドレイン電極５の電圧に基づく高電界に曝されることを防止し、高電界印加に起因したアバランシェ破壊が効果的に回避され得る。 Thus, the narrow band gap semiconductor (Si growth layer 3) that can be closed between the
勿論、ＭＯＳＦＥＴ１００のゲート電圧オン時に、ウェル領域６の間の空乏層が開く程度には、ウェル領域６の間隔を開けておく必要があると言えるが、ドリフト層本体部２ａの不純物濃度によってｐｎ接合における空乏層の伸び方が変化するため、不純物濃度の条件等に応じてウェル領域６の間隔の下限値は適宜、設計される。 Of course, when the gate voltage of the
なお、このようなウェル領域６の間隔Ｌの制御の他、ウェル領域６の間に、不純物をドーピングすることでこの領域間にドーピング密度の小さいｎ型の領域やｐ型の領域を別途配置して空乏化しても良い。 In addition to the control of the distance L between the
こうして、半導体基板１と、ＳｉＣ成長層２と、Ｓｉ成長層３と、ゲート絶縁層４と、ドレイン電極５と、ウェル電極８と、ソース電極１１と、ゲート電極１２と、によって構成されたＭＯＳＦＥＴ１００が得られる。 Thus, the
このようなＭＯＳＦＥＴ１００においては、ゲート電極１２にプラス電圧を印加すれば、電界によりチャネル領域１０に電子が引きつけられてその部分がｎ型になって、これによりチャネル領域１０がオンする。 In such a
こうすると、ソース領域９からチャネル領域１０と、Ｓｉ成長層本体部３ａと、ドリフト層本体部２ａとを経てドレイン電極５に向かって電子が移動できるようになり、ドリフト電流がドリフト層本体部２ａの内部を縦方向に流れる。すなわち、このデバイスは、ゲート電圧印加によってドリフト電流をスイッチング制御可能な縦型パワーＭＯＳＦＥＴである。 In this way, electrons can move from the
勿論、ドレイン電極５をＳｉＣ成長層２の表層に配置した横型パワーＭＯＳＦＥＴであっても構わない。 Of course, a lateral power MOSFET in which the
このように構成されたＭＯＳＦＥＴ１００によれば、ｐｎ接合部（ｐ型のウェル領域６とｎ型のドリフト層本体部２ａとの界面部）の空乏層は、高電界印加状態においてもアバランシェ破壊の発生を抑制し得るワイドバンドギャップ半導体（ＳｉＣ）の領域内に存在している。よって、Ｓｉ層にｐｎ接合部を配置した従来例のＭＯＳＦＥＴに比べて、ドリフト層本体部２ａの厚さを薄くできると共に（絶縁破壊を考慮して空乏層幅を広げる必要がないため）、そこでの不純物濃度も高めることができて、ＭＯＳＦＥＴ１００のドリフト抵抗の低減が図れる。 According to the
また、チャネル領域１０が、界面準位の影響を改善し高チャネル移動度を実現可能にしたＳｉ成長層本体部３ａに存在するため、ＭＯＳＦＥＴ１００のチャネル抵抗も低減し得る。 In addition, since the
なお、ＭＯＳＦＥＴ１００のドリフト抵抗とチャネル抵抗とを低減できれば、そのオン抵抗に起因する導通損失が改善され、このことがＭＯＳＦＥＴ１００の発熱の抑制にも効果的に寄与する。 If the drift resistance and the channel resistance of
また、ドリフト層本体部２ａにはバンドギャップが広いＳｉＣ材料が使用されることによって、ＭＯＳＦＥＴ１００の高温状態において電子・正孔対の生成が抑制可能である。加えて、熱伝導性（放熱性）に優れるＳｉＣ材料を使用することにより、ＭＯＳＦＥＴ１００の電流容量を増やしても、ＭＯＳＦＥＴ１００の熱問題に適切に対処でき、充分な電流容量を得ることが可能になる。 In addition, by using a SiC material having a wide band gap for the
次に、以上のように構成されたＭＯＳＦＥＴ１００の製造方法を、図面を参照して詳しく説明する。 Next, a method for manufacturing
図２（ａ）〜図２（ｅ）は、本発明の実施の形態に係るＭＯＳＦＥＴの各製造工程を説明する断面図である。 FIG. 2A to FIG. 2E are cross-sectional views illustrating each manufacturing process of the MOSFET according to the embodiment of the present invention.
最初に、図２（ａ）の工程において、ＣＶＤ法によって添加不純物（窒素）のｉｎ−ｓｉｔｕドーピングを行いながら、ＳｉＣ成長層２（ｎ型の不純物半導体）が半導体基板１の上にエピタキシャル成長される。ＳｉＣ成長層２の厚さは、約１０μｍであり、不純物濃度は、約５×１０１５ｃｍ−３である。なお、半導体基板１として、例えば、主面が（０００１）から[１１−２０]方向に８度のオフ角度をつけた直径７５ｍｍの４Ｈ-ＳｉＣ基板が用いられる。この半導体基板１における不純物濃度は、約１×１０１８ｃｍ−３である。First, in the step of FIG. 2A, the SiC growth layer 2 (n-type impurity semiconductor) is epitaxially grown on the
なおここでは、ＳｉＣ成長層２をエピタキシャル成長により形成したが、不純物濃度の低いＳｉＣ基板が得られれば、こうしたＳｉＣ基板にドリフト領域を形成しても良い。 Here,
次に、図２（ｂ）の工程において、ＳｉＣ成長層２の表面に、例えばニッケル（Ｎｉ）金属からなるウェル領域形成用注入マスク（図示せず）が形成される。このＮｉ注入マスクは、Ａｌイオン（添加不純物）の注入によってウェル領域６（ｐ型の不純物半導体）として機能する部分のみが開口するようにＳｉＣ成長層２の表面を覆っている。 Next, in the step of FIG. 2B, a well region forming implantation mask (not shown) made of, for example, nickel (Ni) metal is formed on the surface of the
そしてこの状態で、Ｎｉ注入マスクの上方からＳｉＣ成長層２の内部に対してＡｌイオン注入が多段階に亘って実行される。その後、このＮｉ注入マスクが適宜の方法により除去されて、ＳｉＣ成長層２に対し結晶回復のための活性化アニール処理が、約１５００℃〜１８００℃の温度条件下において実行される。 In this state, Al ion implantation is performed in multiple stages from above the Ni implantation mask into the
これによって、図２(ｂ)に示すように、ＳｉＣ成長層２の一部が、不純物濃度１×１０１８ｃｍ−３のウェル領域６に変換される。また、ＳｉＣ成長層２のうち、ウェル領域６を除いた領域が、ドリフト層本体部２ａとなる。このドリフト層本体部２ａの不純物濃度は、上述のように約５×１０１５ｃｍ−３である。Thereby, as shown in FIG. 2B, a part of the
続いて、ＳｉＣ成長層２の表面に、例えばアルミニウム（Ａｌ）金属からなる高濃度コンタクト層用注入マスク（図示せず）が形成される。このＡｌ注入マスクは、Ａｌイオン（添加不純物）の注入によって高濃度コンタクト層７（ｐ型の不純物半導体）として機能する部分のみが開口するようにＳｉＣ成長層２の表面を覆っている。そしてこの状態で、Ａｌ注入マスクの上方からＳｉＣ成長層２の内部に対してＡｌイオン注入が多段階に亘って実行される。 Subsequently, an implantation mask (not shown) for a high concentration contact layer made of, for example, aluminum (Al) metal is formed on the surface of the
その後、このＡｌ注入マスクが適宜の方法により除去されて、ＳｉＣ成長層２に対し結晶回復のための活性化アニール処理が、約１５００℃〜１８００℃の温度条件下において実行される。 Thereafter, the Al implantation mask is removed by an appropriate method, and activation annealing treatment for crystal recovery is performed on the
これによって、図２(ｂ)に示すように、ウェル領域６の領域内におけるＳｉＣ成長層２の一部が、不純物濃度１×１０１９ｃｍ−３の高濃度コンタクト層７に変換される。As a result, as shown in FIG. 2B, a part of the
次に、図２（ｃ）の工程において、ＣＶＤ法によって、添加不純物（窒素）のｉｎ−ｓｉｔｕドーピングを行いながら、Ｓｉ成長層３（ｎ型の不純物半導体）がＳｉＣ成長層２の全面にヘテロエピタキシャル成長される。 Next, in the step of FIG. 2C, the Si growth layer 3 (n-type impurity semiconductor) is heterogeneously formed on the entire surface of the
なお、Ｓｉ成長層３に替えて、ポリシリコン層やアモルファスシリコン層を形成しても良い。 Instead of the
Ｓｉ成長層３の厚さは、約０.２μｍであり、Ｓｉ成長層３の不純物濃度は、約１×１０１４ｃｍ−３である。The thickness of the
次に、図２（ｄ）の工程において、Ｓｉ成長層３の表面に、例えばニッケル（Ｎｉ）金属からなるソース領域用注入マスク（図示せず）が形成される。このＮｉ注入マスクは、添加不純物の燐イオンの注入によってソース領域９（ｎ型の不純物半導体）として機能する部分のみが開口するようにＳｉ成長層３の表面を覆っている。そしてこの状態で、Ｎｉ注入マスクの上方からＳｉ成長層３の内部に対して燐イオン注入が多段階に亘って実行される。 Next, in the step of FIG. 2D, a source region implantation mask (not shown) made of, for example, nickel (Ni) metal is formed on the surface of the
その後、このＮｉ注入マスクが適宜の方法により除去されて、Ｓｉ成長層３に対し結晶回復のための活性化アニール処理が、約８００℃の温度条件下において実行される。 Thereafter, the Ni implantation mask is removed by an appropriate method, and an activation annealing process for crystal recovery is performed on the
続いて、高濃度コンタクト層７の上方に存在するＳｉ成長層３がエッチングによってパターニング除去される。 Subsequently, the
これによって、図２(ｄ)に示すように、ウェル領域６の上方のＳｉ成長層３の一部が、不純物濃度１×１０１９ｃｍ−３のソース領域９に変換される。なお、Ｓｉ成長層３のうち、ソース領域９を除いた領域が、Ｓｉ成長層本体部３ａとなる。Thereby, as shown in FIG. 2D, a part of the
次に、図２（ｅ）の工程において、Ｓｉ成長層３の表面を約９００℃の温度で熱酸化処理することによって、Ｓｉ成長層３の全面にＳｉＯ２層からなるゲート絶縁層４が形成された後、ソース電極１１（図１参照）に接触するソース領域９を露出させるようにゲート絶縁層４の一部がエッチングにより除去される。Next, in the step of FIG. 2E, the surface of the
なお、ゲート絶縁層４の厚さは、約８０ｎｍである。またここでは、ゲート絶縁層の形成法として熱酸化技術を用いているが、ＣＶＤ法を用いても良い。また、ゲート絶縁層はＳｉＯ２層に限らず、例えばＳｉＮ層であっても良い。The
その後、電子ビーム（ＥＢ）蒸着法によって基板１の表裏両面の全域にアルミニウム金属層を形成して、このアルミニウム金属層に対して適宜の方法によりパターニング処理と、金属および半導体の間のオーミック接触用の加熱処理とを行うことによって、図１に示すように、ゲート電極１２と、ソース電極１１と、ウェル電極８と、ドレイン電極５とが形成される。 Thereafter, an aluminum metal layer is formed on the entire front and back surfaces of the
こうして作製されたＭＯＳＦＥＴ１００（図１）のチャネル領域１０の幅ｔは１μｍであり、隣接するウェル領域６の間隔Ｌは２μｍであった。 The width t of the
また、ウェル領域６の深さｄ１は１μｍであり、高濃度コンタクト層７の深さｄ２は０.２μｍであり、ソース領域９の厚さｄ３は０.２μｍであった。 The depth d1 of the
そして、ＭＯＳＦＥＴ１００のオン抵抗として３ｍΩｃｍ２が達成され、かつ高耐圧特性（１０００Ｖ）が得られた。Then, 3 mΩcm2 was achieved as the on-resistance of the
なおここまで、ｎチャネル型のＭＯＳＦＥＴを例に説明したが、ｐチャネル型のＭＯＳＦＥＴであっても同様の効果が得られる。そしてこの場合には、ｎ型のＳｉ成長層とｎ型のＳｉＣ成長層とのヘテロ接合は整流性を持たないため、ウェル領域に対するウェル電極をＳｉ成長層の表面で配置することが可能であり、これによって、ウェル領域上方のＳｉ成長層の一部を除去するというエッチングプロセスを省いて製造プロセスの簡略化が図られる。 Note that, up to this point, an n-channel MOSFET has been described as an example, but a similar effect can be obtained even with a p-channel MOSFET. In this case, since the heterojunction between the n-type Si growth layer and the n-type SiC growth layer has no rectifying property, the well electrode for the well region can be disposed on the surface of the Si growth layer. Thus, the manufacturing process can be simplified by omitting the etching process of removing a part of the Si growth layer above the well region.
また、所定の導電型のＳｉＣ半導体基板にこれと同じ導電型のＳｉＣ成長層をエピタキシャル成長することによりＭＯＳＦＥＴを作製しているが、所定の導電型のＳｉＣ半導体基板にこれと異なる導電型のＳｉＣ成長層を形成する方法により、ＩＧＢＴを作製しても本発明の効果が得られる。 Further, a MOSFET is fabricated by epitaxially growing a SiC growth layer of the same conductivity type on a SiC semiconductor substrate of a predetermined conductivity type, but SiC growth of a different conductivity type is performed on a SiC semiconductor substrate of a predetermined conductivity type. Even if an IGBT is manufactured by the method of forming a layer, the effect of the present invention can be obtained.
また、主面が４Ｈ-ＳｉＣ（０００１）オフ面である基板を用いたが、主面が４Ｈ-ＳｉＣ（０００１）オフ面以外の面である基板を用いても良く、４Ｈ-ＳｉＣ以外のポリタイプからなるＳｉＣ基板を用いても良い。 In addition, although the substrate whose main surface is the 4H—SiC (0001) off surface is used, a substrate whose main surface is a surface other than the 4H—SiC (0001) off surface may be used. A SiC substrate made of a type may be used.
本発明によれば、導通損失に相当するオン抵抗低減を可能にした半導体装置が得られ、省エネを実現するパワー半導体装置等に適用できる。 According to the present invention, a semiconductor device capable of reducing on-resistance corresponding to conduction loss can be obtained, and can be applied to a power semiconductor device and the like that realize energy saving.
１ 半導体基板
２ ＳｉＣ成長層
３ Ｓｉ成長層
４ ゲート絶縁層
５ ドレイン電極
６ ウェル領域
７ 高濃度コンタクト層
８ ウェル電極
９ ソース領域
１０ チャネル領域
１１ ソース電極
１２ ゲート電極DESCRIPTION OF
Claims (10)
Translated fromJapanese前記半導体層に前記半導体層の表面を含むように形成された第二の導電型のウェル領域と、
前記ウェル領域に接して前記半導体層の全厚みに亘って前記半導体層に形成された第一の導電型の導電領域と、
前記ウェル領域の少なくとも一部と前記導電領域の少なくとも一部との上に形成された半導体からなるチャネル層と、
前記チャネル層の上に形成されたゲート電極と、を備え、
前記ゲート電極の下方に位置する前記チャネル層の少なくとも一部が、第二の半導体により構成され、前記第一の半導体のバンドギャップは、前記第二の半導体のバンドギャップより大きい半導体装置。A semiconductor layer made of a first semiconductor;
A second conductivity type well region formed so as to include the surface of the semiconductor layer in the semiconductor layer;
A conductive region of a first conductivity type formed in the semiconductor layer over the entire thickness of the semiconductor layer in contact with the well region;
A channel layer made of a semiconductor formed on at least a part of the well region and at least a part of the conductive region;
A gate electrode formed on the channel layer,
A semiconductor device in which at least a part of the channel layer located below the gate electrode is made of a second semiconductor, and the band gap of the first semiconductor is larger than the band gap of the second semiconductor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004173716AJP2005353877A (en) | 2004-06-11 | 2004-06-11 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2004173716AJP2005353877A (en) | 2004-06-11 | 2004-06-11 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
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Family
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| Application Number | Title | Priority Date | Filing Date |
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| JP2004173716AWithdrawnJP2005353877A (en) | 2004-06-11 | 2004-06-11 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2005353877A (en) |
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