JP2005228892A - Semiconductor wafer, semiconductor element and manufacturing method thereof - Google Patents
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Abstract
Translated fromJapaneseDescription
Translated fromJapanese本発明は、半導体ウェーハとそれを用いた半導体素子の製造方法および半導体素子に関する。 The present invention relates to a semiconductor wafer, a method for manufacturing a semiconductor element using the same, and a semiconductor element.
半導体装置の製造工程は、半導体ウェーハを格子状のスクライブラインで複数の素子領域に区画し、これら各素子領域に集積回路を形成する工程と、半導体ウェーハをスクライブラインに沿って切断し、各素子領域を半導体素子（半導体チップ）として個片化する工程と、これら半導体素子を個々にパッケージで封止する工程とに大別される。半導体ウェーハの切断工程には、一般的にダイヤモンドブレード等を用いて半導体ウェーハを機械的に切削して切断するブレードダイシングが適用されている。 The manufacturing process of a semiconductor device includes a step of partitioning a semiconductor wafer into a plurality of element regions by a lattice-shaped scribe line, forming an integrated circuit in each of these element regions, and cutting the semiconductor wafer along the scribe line, The process is roughly divided into a process of dividing a region into semiconductor elements (semiconductor chips) and a process of individually sealing these semiconductor elements with a package. In the semiconductor wafer cutting process, blade dicing is generally applied in which a semiconductor wafer is mechanically cut and cut using a diamond blade or the like.
近年、半導体素子の製造コストの低減や高密度実装を図るために、半導体ウェーハの大口径化や薄型化が進められている。さらに、半導体素子のファインピッチ化や高速化に対応するために、配線の低抵抗化を実現するＣｕ配線、および配線間容量を低減する低誘電率（low-κ）の絶縁膜（low-κ膜）の適用が進められている。低誘電率絶縁膜の構成材料（low-κ材料）としては、例えばフッ素がドープされた酸化ケイ素（ＳｉＯＦ）、炭素がドープされた酸化ケイ素（ＳｉＯＣ）、有機シリカ（organic-silica）等を使用することが検討されている。 In recent years, in order to reduce the manufacturing cost of semiconductor elements and achieve high-density mounting, semiconductor wafers have been increased in diameter and thickness. Furthermore, in order to cope with finer pitches and higher speeds of semiconductor elements, Cu wiring that lowers wiring resistance and low dielectric constant (low-κ) insulating film (low-κ) that reduces inter-wiring capacitance Application of membrane) is underway. For example, fluorine-doped silicon oxide (SiOF), carbon-doped silicon oxide (SiOC), organic silica (organic-silica), etc. are used as the constituent material of the low dielectric constant insulating film (low-κ material). To be considered.
上記したようなlow-κ膜を層間絶縁膜として有する半導体ウェーハをブレードダイシングにより切断した場合、low-κ材料の脆さや密着力の低さ等に起因して、low-κ膜から剥離やクラック等が生じやすいという問題がある。そこで、low-κ膜を有する半導体ウェーハのブレードダイシングに先立って、各素子領域を区画するスクライブラインに沿ってレーザビームを照射し、low-κ膜を切断することが提案されている（例えば特許文献１，２参照）。また、レーザビームの照射により半導体ウェーハを切断するレーザダイシングも提案されている（例えば特許文献３参照）。 When a semiconductor wafer having the low-κ film as an interlayer insulating film as described above is cut by blade dicing, peeling or cracking from the low-κ film may occur due to the brittleness of the low-κ material or low adhesion. Etc. are likely to occur. Therefore, prior to blade dicing of a semiconductor wafer having a low-κ film, it has been proposed to irradiate a laser beam along a scribe line that partitions each element region to cut the low-κ film (for example, a patent)
レーザダイシングは半導体ウェーハ中のlow-κ膜の切断に対して有効であるものの、ブレードダイシングに比べて加工速度が遅いことから、ダイシングに要するコストが増加するという難点を有している。そこで、レーザダイシングによる加工コストの増加を抑制するために、レーザ加工の速度を高めることが検討されている。しかし、レーザ加工の速度を高めると半導体素子の周囲にチッピング（欠け）が生じやすくなり、半導体素子の品質低下や不良発生率の増大等を招いてしまう。これはレーザ加工速度の上昇に伴って増加する熱的および機械的な衝撃によって、機械的強度が低いlow-κ膜に起因してチッピングが生じやすくなるものと考えられる。
上述したように、層間絶縁膜としてlow-κ膜を有する半導体ウェーハのダイシングにはレーザ加工が有効であるものの、加工コストを低減するためにレーザ加工速度を高めると、半導体素子の周囲にチッピングが生じやすくなるという問題を招いている。半導体素子周囲のチッピングは素子品質や製造歩留りの低下要因となることから、特にlow-κ膜に起因するレーザ加工時のチッピングを抑制することを可能にした半導体ウェーハ、さらにはそのような半導体ウェーハを使用した高歩留りおよび高品質の半導体素子の製造方法を実現することが求められている。 As described above, although laser processing is effective for dicing a semiconductor wafer having a low-κ film as an interlayer insulating film, chipping occurs around the semiconductor element when the laser processing speed is increased in order to reduce the processing cost. Inviting the problem that it is likely to occur. Chipping around the semiconductor element causes a reduction in element quality and manufacturing yield, so that it is possible to suppress chipping during laser processing caused by the low-κ film, and such a semiconductor wafer. It is required to realize a method for manufacturing a high-yield and high-quality semiconductor element using the above.
本発明はこのような課題に対処するためになされたもので、レーザ加工時のチッピングを抑制することを可能にした半導体ウェーハ、さらにはそのような半導体ウェーハを適用することによって、品質や製造歩留りの向上を図った半導体素子およびその製造方法を提供することを目的としている。 The present invention has been made to cope with such a problem. A semiconductor wafer that can suppress chipping during laser processing, and further, by applying such a semiconductor wafer, quality and manufacturing yield can be improved. An object of the present invention is to provide a semiconductor device and a method for manufacturing the same.
本発明の一態様に係る半導体ウェーハは、複数の素子領域と、前記複数の素子領域間を区画するように格子状に設けられたダイシング領域とを具備する半導体ウェーハにおいて、前記ダイシング領域はレーザ加工により隣接する前記素子領域間を分離する領域を有し、かつ前記レーザ加工を行う領域全体に連続した金属層または金属層と樹脂層とが存在することを特徴としている。 A semiconductor wafer according to an embodiment of the present invention is a semiconductor wafer including a plurality of element regions and a dicing region provided in a lattice shape so as to partition the plurality of element regions. And the adjacent element regions are separated from each other, and a continuous metal layer or a metal layer and a resin layer exist in the entire region where the laser processing is performed.
本発明の一態様に係る半導体素子は、個片化された半導体基板と、前記半導体基板の表面層側に形成された集積回路を有する素子部と、前記素子部全体を囲うように設けられたレーザ加工溝を有する外周部とを具備する半導体素子であって、前記外周部は前記レーザ加工溝に沿って連続した金属層または金属層と樹脂層とを有することを特徴としている。 A semiconductor element according to one embodiment of the present invention is provided so as to surround an individual semiconductor substrate, an element portion having an integrated circuit formed on a surface layer side of the semiconductor substrate, and the entire element portion. A semiconductor element having an outer peripheral portion having a laser processing groove, wherein the outer peripheral portion has a metal layer or a metal layer and a resin layer which are continuous along the laser processing groove.
また、本発明の他の態様に係る半導体素子は、さらに前記素子部が低誘電率絶縁膜を有し、かつ前記レーザ加工溝は少なくとも前記低誘電率絶縁膜を切断するように形成されていることを特徴としている。 In the semiconductor device according to another aspect of the present invention, the element portion further includes a low dielectric constant insulating film, and the laser processing groove is formed so as to cut at least the low dielectric constant insulating film. It is characterized by that.
本発明の一態様に係る半導体素子の製造方法は、低誘電率絶縁膜を有する複数の素子領域と、前記複数の素子領域間を区画するように格子状に設けられたダイシング領域とを備える半導体ウェーハを、前記ダイシング領域に沿って切断して半導体素子を製造する方法において、前記ダイシング領域内に前記素子領域の外周全体を囲うように連続した金属層または金属層と樹脂層とを存在させた半導体ウェーハを作製する工程と、前記金属層または前記金属層と樹脂層とが存在する部分をレーザ加工し、少なくとも前記低誘電率絶縁膜を切断する工程とを具備することを特徴としている。 A method of manufacturing a semiconductor device according to one embodiment of the present invention includes a plurality of device regions having a low dielectric constant insulating film, and a dicing region provided in a lattice shape so as to partition the plurality of device regions. In a method of manufacturing a semiconductor device by cutting a wafer along the dicing region, a continuous metal layer or a metal layer and a resin layer are present in the dicing region so as to surround the entire outer periphery of the device region. The method includes a step of manufacturing a semiconductor wafer, and a step of laser processing a portion where the metal layer or the metal layer and the resin layer are present to cut at least the low dielectric constant insulating film.
また、本発明の他の態様に係る半導体素子の製造方法は、さらに、ブレードを用いて前記ダイシング領域に沿って前記半導体ウェーハを切断し、前記複数の素子領域をそれぞれ個片化して半導体素子を作製する工程を具備することを特徴としている。 The method for manufacturing a semiconductor device according to another aspect of the present invention further includes cutting a semiconductor wafer along the dicing region using a blade, and dividing the plurality of device regions into individual pieces. It is characterized by comprising a manufacturing step.
本発明の一態様によれば、半導体ウェーハのレーザ加工を行う領域全体に連続した金属層または金属層と樹脂層とを存在させているため、レーザ照射に伴う熱的および機械的な衝撃を緩和することができる。これによって、レーザ加工時のチッピングが抑制されることから、半導体素子の品質や製造歩留り等を向上させることが可能となる。 According to one aspect of the present invention, since a continuous metal layer or a metal layer and a resin layer are present in the entire region of the semiconductor wafer where laser processing is performed, thermal and mechanical shocks associated with laser irradiation are alleviated. can do. As a result, chipping during laser processing is suppressed, so that it is possible to improve the quality and manufacturing yield of the semiconductor elements.
以下、本発明を実施するための形態について、図面を参照して説明する。図１、図２および図３は本発明の第１の実施形態による半導体ウェーハの構成を模式的に示す図である。図１は第１の実施形態による半導体ウェーハの全体構成を模式的に示す平面図、図２は図１に示す半導体ウェーハの要部を拡大して示す平面図、図３は図１に示す半導体ウェーハの要部を拡大して示す断面図である。 Hereinafter, embodiments for carrying out the present invention will be described with reference to the drawings. 1, FIG. 2 and FIG. 3 are diagrams schematically showing a configuration of a semiconductor wafer according to the first embodiment of the present invention. FIG. 1 is a plan view schematically showing the overall configuration of the semiconductor wafer according to the first embodiment, FIG. 2 is an enlarged plan view showing the main part of the semiconductor wafer shown in FIG. 1, and FIG. 3 is the semiconductor shown in FIG. It is sectional drawing which expands and shows the principal part of a wafer.
図１、図２および図３に示す半導体ウェーハ１は、複数の素子領域２、２…と、これら素子領域２間を区画するように格子状に設けられたダイシング領域３、３…とを具備している。各素子領域２はガードリング４で囲われており、このガードリング４内に回路部５およびボンディングパッド６が形成されている。なお、ガードリング４で囲われた回路部５およびボンディングパッド６を有する素子領域２は、後述する半導体素子の素子部を構成するものである。各素子領域２の回路部５は図３の要部拡大図に示すように、半導体基板（Ｓｉ基板）７の表面層側に形成されている。 1, 2, and 3 includes a plurality of
Ｓｉ基板７の表面層側に形成された回路部５は、Ｃｕ配線８および低誘電率絶縁膜（low-κ膜）９を有している。低誘電率絶縁膜９には、例えば比誘電率が3.5以下の材料が用いられる。このような低誘電率絶縁膜９としては、フッ素がドープされた酸化ケイ素膜（ＳｉＯＦ膜）、炭素がドープされた酸化ケイ素膜（ＳｉＯＣ膜）、有機シリカ（organic-silica）膜、ＨＳＱ（hydrogen silsesquioxane）膜、ＭＳＱ膜（methyl silsesquioxane膜）、ＢＣＢ（benzocyclobutene）膜、ＰＡＥ（polyarylether）膜、ＰＴＦＥ（polytetrafluoroethylene）膜、さらにはこれらの多孔質膜等が例示される。このような低誘電率絶縁膜９はそれら同士やＳｉ基板７等に対する密着強度が低く、例えば15J/m2以下というような密着強度しか得られない。The
Ｃｕ配線８の電極形成部にはＣｕパッド１０が形成されており、さらにその上にボンディングパッド６としてＡｌパッドが形成されている。Ａｌパッド（ボンディングパッド）６の露出部を除く回路部５の表面は保護膜１１で覆われている。このような保護膜１１には、例えば1〜5μm程度の膜厚を有するポリイミド樹脂層のような樹脂層が用いられる。なお、図中１２はＳｉＯxやＳｉＮx等からなるパッシベーション膜である。Ｓｉ基板７上の回路部５の厚さは例えば2〜15μm程度となる。回路部５は半導体基板７側に形成されたトランジスタ（図示せず）等と共に集積回路を構成するものである。A
複数の素子領域２間を区画するダイシング領域３は、レーザ加工領域１３とブレードダイシング領域１４とを有している。レーザ加工領域１３は素子領域２の外周全体を囲うように、各素子領域２のガイドリング４に沿ってそれぞれ連続して設けられている。ブレードダイシング領域１４は隣接する素子領域２、２の各レーザ加工領域１３、１３の間に設けられており、最終的に素子領域２、２間の切断領域となるものである。レーザ加工領域１３は少なくとも低誘電率絶縁膜９をレーザ加工で分離する領域であり、半導体ウェーハ１の切断後には後述する半導体素子の外周部の一部を形成するものである。 The
このようなレーザ加工領域１３には、図３の要部拡大図に示すように、金属層１５と樹脂層１６とが存在している。金属層１５は例えばＡｌパッド６の成膜時にレーザ加工領域１３にもＡｌ層を存在させることで形成したものである。また、レーザ加工領域１３の樹脂層１６は上述した回路部５の保護膜１１の一部であり、保護膜１１をダイシング領域３のレーザ加工領域１３にまで存在させることで形成したものである。これら金属層１５とその上方（ウェーハ表面部側）に形成されたエネルギー吸収率の高い樹脂層１６は、低誘電率絶縁膜９を含む回路部５をレーザ加工する際に、レーザビームの照射に伴う熱的および機械的な衝撃を緩和する層として機能するものであり、これによって特に低誘電率絶縁膜９に起因するチッピングを抑制することが可能となる。 In the
レーザ照射時に衝撃緩和層として機能する金属層１５はＡｌ層に限られるものではなく、他の金属材料を適用してもよい。ただし、製造コストの増加等を抑制する上で、金属層１５はボンディングパッド６の形成時に同時に成膜することが好ましい。また、樹脂層１６に関しても上述したポリイミド樹脂に限られるものではなく、例えばエポキシ樹脂、フェノール樹脂、シリコーン樹脂等を適用してもよい。ただし、金属層１５の場合と同様に、樹脂層１６と保護膜１１とを同一材料でかつ同時に成膜することが好ましい。衝撃緩和層としての金属層１５および樹脂層１６はレーザ加工領域１３全体に連続して設けられている。すなわち、レーザ加工領域１３は各素子領域２の外周全体を囲うように連続した金属層１５と樹脂層１６を有している。 The
ここで、レーザ照射時の衝撃緩和層は必ずしも金属層１５と樹脂層１６を共に存在させなくてはならないものではなく、金属層１５のみでも衝撃緩和効果を得ることができる。従って、衝撃緩和層は金属層単独もしくは金属層１５と樹脂層１６との多層膜のいずれかを適用することができる。ただし、金属層１５と樹脂層１６の両層を適用することで、より良好な衝撃緩和効果が得られることから、この実施形態ではレーザ加工領域１３に金属層１５と樹脂層１６を共に存在させている。金属層１５と樹脂層１６との多層膜を適用する場合、エネルギー吸収率の高い樹脂層１６はウェーハ表面部側（金属層１５より上層側）に形成されていることが望ましい。なお、樹脂層１６のみではチッピングを十分に抑制し得るような衝撃緩和効果を得ることができない。 Here, the impact relaxation layer at the time of laser irradiation does not necessarily have to have both the
上述したように、レーザ加工を行う領域１３には衝撃緩和層として金属層１５と樹脂層１６を存在させているが、これら金属層１５および樹脂層１６、特に樹脂層１６はブレードダイシングする際にブレードの目詰まりを誘発して切れ味を低下させる原因となる。このようなブレードの切れ味の低下はチッピング（欠け）の発生要因となるおそれがある。このため、ブレードダイシング領域１４には金属層１５および樹脂層１６、特に樹脂層１６を存在させないことが好ましい。図２および図３において、ブレードダイシング領域１４は金属層１５および樹脂層１６を有していない。このような状態は予めブレードダイシング領域１４には金属層１５および樹脂層１６を形成しない、もしくは金属層１５および樹脂層１６を除去することで実現される。 As described above, the
次に、上述した実施形態による半導体ウェーハ１のダイシング（切断）工程について、図４および図５を参照して述べる。まず、図４（ａ）および図５（ａ）に示すように、裏面側にダイシングテープ１７を貼り付けた半導体ウェーハ１のレーザ加工領域１３に沿ってレーザビームを照射する。レーザ加工領域１３は上述したように各素子領域２を囲うように形成されており、これらレーザ加工領域１３間にはブレードダイシング領域１４が設けられているため、レーザビームは各素子領域２の周囲がレーザ加工溝１８で囲われるように照射する。図４（ａ）において、矢印はレーザビームによる加工方向（レーザ照射手段または半導体ウェーハ１の相対的な移動方向）を示している。 Next, the dicing (cutting) process of the
さらに、図５（ａ）では図示を省略したが、回路部５は図２に示したように低誘電率絶縁膜を有している。レーザビームはレーザ加工溝１８が少なくとも低誘電率絶縁膜を切断するように照射する。レーザ加工溝１８はＳｉ基板７に到達するように形成することが好ましく、これによって回路部５の低誘電率絶縁膜を確実に切断、分離することができる。このようなレーザ加工において、レーザ加工領域１３には連続した金属層１５と樹脂層１６が存在しているため、レーザ照射に伴う熱的および機械的衝撃を緩和することができる。特に、レーザ加工速度の上昇に伴って増加する熱的および機械的な衝撃を十分に緩和することができることから、機械的強度や密着力が低い低誘電率絶縁膜に起因するチッピングを再現性よく抑制することが可能となる。 Further, although not shown in FIG. 5A, the
レーザ加工時のチッピングの抑制は単にダイシング加工時の歩留りを高めるだけでなく、半導体素子の品質や信頼性の向上に大きく寄与するものである。すなわち、レーザ加工速度の上昇に伴って増加する熱的および機械的な衝撃は、レーザ加工した部分にチッピングを生じやすくさせると共に、機械的強度や密着力が低い低誘電率絶縁膜に残留応力や歪を発生させることになる。低誘電率絶縁膜に生じた残留応力や歪は、後工程（ブレードダイシング工程やパッケージ工程等）における低誘電率絶縁膜の剥離やクラック等の発生原因となり、半導体素子の品質や信頼性を低下させる。これに対して、レーザ加工領域１３に存在させた金属層１５および樹脂層１６でレーザ照射に伴う熱的および機械的衝撃を緩和することによって、半導体素子の品質や信頼性を大幅に高めることができる。 Suppression of chipping at the time of laser processing not only increases the yield at the time of dicing processing, but also greatly contributes to the improvement of the quality and reliability of the semiconductor element. In other words, thermal and mechanical shocks that increase as the laser processing speed increases cause chipping to occur easily in the laser-processed portion, and residual stress and Distortion will be generated. Residual stresses and strains generated in the low dielectric constant insulating film cause peeling and cracking of the low dielectric constant insulating film in the subsequent process (blade dicing process, packaging process, etc.), which deteriorates the quality and reliability of the semiconductor element. Let On the other hand, the
この後、図４（ｂ）および図５（ｂ）に示すように、ダイヤモンドブレード等を用いてブレードダイシング領域１４に沿って半導体ウェーハ１を切断する。ブレードダイシングはブレードによる加工溝１９がダイシングテープ１７に到達するように実施する。このようなブレードダイシング工程によって、各素子領域をそれぞれ個片化して半導体素子を作製する。図４（ｂ）において、矢印はブレードによる加工方向（ブレードまたは半導体ウェーハ１の相対的な移動方向）を示している。なお、レーザ加工で半導体ウェーハ１の切断まで実施した場合にはブレードダイシング工程を省略することができるが、加工コスト等の点からレーザ加工とブレードダイシングとを組合せて半導体ウェーハ１の切断工程を実施することが好ましい。 Thereafter, as shown in FIGS. 4B and 5B, the
ここで、図４は各素子領域２を囲うレーザ加工領域１３の角部間の橋渡し部２０を他の領域と同面積で形成した構造を示している。橋渡し部２０はブレードの加工経路に存在しているため、その部分に存在する金属層１５および樹脂層１６はブレードの切れ味の低下要因となるおそれがある。そこで、例えば図６に示すように橋渡し部２０の金属層１５および樹脂層１６の面積を小さくしたり、また図７に示すように橋渡し部２０の金属層１５および樹脂層１６を除去するようにしてもよい。このような構造においても、各素子領域２を囲うレーザ加工領域１３には連続した金属層１５と樹脂層１６が存在するため、レーザ照射に伴う熱的および機械的な衝撃を十分に緩和した上で、金属層１５および樹脂層１６に基づくブレードの切れ味の低下を抑制することが可能となる。 Here, FIG. 4 shows a structure in which a bridging
上述した実施形態による半導体ウェーハ１の切断工程によれば、機械的強度や密着力が低い低誘電率絶縁膜に起因するクラックや剥離、さらにはレーザ加工速度を上昇させた際のチッピングを再現性よく抑制することができる。これらによって、信頼性や品質の低下および不良発生の増加等を招くことなく、レーザ加工に伴う加工コストを低減することが可能となる。すなわち、信頼性や品質に優れる半導体素子（特に低誘電率絶縁膜を有する半導体素子）を低コストで提供することができる。図８はこのような切断工程を適用して作製した一実施形態による半導体素子の構成を模式的に示している。 According to the cutting process of the
図８に示す半導体素子２１はガイドリング４で囲われた素子部２２を有している。この素子部２２は図２や図３に示した素子領域２に対応し、図示を省略した回路部やボンディングパッド６を有している。ガイドリング４の外側の外周部２３は、半導体ウェーハ１のレーザ加工領域１３およびブレードダイシング領域１４の一部に相当するものである。従って、外周部２３は素子部２２全体を囲うように設けられたレーザ加工溝１８を有しており、さらにレーザ加工溝１８に沿って連続した金属層（図８では図示を省略）および樹脂層１６が存在している。外周部２３にはレーザ加工溝１８で切断された金属層および樹脂層１６の残余の部分が存在することになる。 A
この実施形態の半導体素子２１は切断工程時における製造歩留りが高いだけでなく、上述したように品質や信頼性等に優れるものである。すなわち、外周部２３に存在する金属層および樹脂層１６でレーザ加工時の残留応力や歪等が低減されるため、後工程（ダイボンディング工程やパッケージング工程等）における低誘電率絶縁膜の剥離やクラック等を抑制することが可能となる。従って、半導体素子２１の品質や信頼性を大幅に高めることができる。具体的には、後工程における不良発生率を抑制することができると共に、実使用時における信頼性を高めることが可能となる。このような半導体素子２１の品質や信頼性の向上は、特に半導体素子２１が低誘電率絶縁膜を有する場合に有効であるが、低誘電率絶縁膜以外の低強度膜や低密着膜を有する場合おいても適用可能である。 The
図９はレーザ加工領域に金属層（膜厚1μmのＡｌ層）と樹脂層（膜厚3μmのポリイミド樹脂層）を存在させた場合（実施例１）と金属層（膜厚3μmのＡｌ層）のみを存在させた場合（実施例２）と何も存在させなかった場合（比較例１）において、レーザ加工後のチッピング発生数（チップ1辺当り）とレーザ加工速度との関係を示している。なお、半導体ウェーハの回路部は2層の低誘電率絶縁膜を有するものである。図９から明らかなように、レーザ加工領域に金属層または金属層と樹脂層を存在させる、特に金属層と樹脂層を存在させることによって、チッピング発生数を大幅に低減することができる。このことは、半導体素子の製造歩留りを高めると共に、品質や信頼性等に優れる半導体素子が提供できることを示している。 FIG. 9 shows a case where a metal layer (1 μm thick Al layer) and a resin layer (3 μm thick polyimide resin layer) are present in the laser processing region (Example 1) and a metal layer (3 μm thick Al layer). The relationship between the number of chipping occurrences after laser processing (per side of the chip) and the laser processing speed is shown in the case where only is present (Example 2) and the case where nothing is present (Comparative Example 1). . The circuit portion of the semiconductor wafer has a two-layer low dielectric constant insulating film. As is apparent from FIG. 9, the number of chippings can be greatly reduced by making the metal layer or the metal layer and the resin layer exist in the laser processing region, in particular, by making the metal layer and the resin layer exist. This indicates that it is possible to increase the manufacturing yield of the semiconductor element and to provide a semiconductor element having excellent quality and reliability.
上述した実施形態の半導体素子２１は、例えばリードフレーム上へのダイボンディング、半導体素子２１のボンディングパッド６とリードフレームとの間のワイヤボンディング、封止樹脂によるモールド、リードの成形等の各工程を経て、パッケージ構造の半導体装置として用いられるものである。半導体素子２１の封止構造は上記したリードフレームを用いたＱＦＰ等に限らず、ＰＧＡ、ＢＧＡ、ＣＳＰ等の一般的な各種パッケージ構造を適用することができる。また、場合によってはベアチップ実装等を適用してもよい。電極接続構造に関してもワイヤボンディングに限らず、フリップチップ接続やＴＡＢ接続等の一般的に使用されている接続構造を適用することができる。封止材料や実装基板に関しても同様であり、一般的な材料や構成を適用することができる。 The
次に、本発明の第２の実施形態について、図１０、図１１および図１２を参照して説明する。図１０は第２の実施形態による半導体ウェーハの要部構成およびその切断工程を示す断面図、図１１は第２の実施形態による半導体ウェーハの切断工程を示す平面図である。また、図１２は第２の実施形態による切断工程を適用して作製した半導体素子の構成を模式的に示す平面図である。なお、これらの図において、前述した第１の実施形態と同一部分には同一符号を付し、一部説明を省略する。 Next, a second embodiment of the present invention will be described with reference to FIG. 10, FIG. 11, and FIG. FIG. 10 is a cross-sectional view showing the main configuration of the semiconductor wafer according to the second embodiment and a cutting process thereof, and FIG. 11 is a plan view showing the cutting process of the semiconductor wafer according to the second embodiment. FIG. 12 is a plan view schematically showing the configuration of a semiconductor device manufactured by applying the cutting process according to the second embodiment. In these drawings, the same parts as those in the first embodiment described above are denoted by the same reference numerals, and a part of the description is omitted.
第２の実施形態による半導体ウェーハ１は、図１０（ａ）に示すように、レーザ加工領域１３とブレードダイシング領域１４とが重なっているものである。すなわち、レーザ加工領域１３の内側にブレードダイシング領域１４が設けられている。なお、回路部５の構成やレーザ加工領域１３に存在する金属層１５および樹脂層１６については、前述した第１の実施形態と同様とされている。このような半導体ウェーハ１の切断工程は、まず図１０（ｂ）および図１１（ａ）に示すように、レーザ加工領域１３に沿ってレーザビームを照射する。レーザビームは各素子領域２の周囲がレーザ加工溝１８で囲われ、かつレーザ加工溝１８の幅がブレードの幅より広くなるように照射する。図１１（ｂ）において、矢印はレーザビームによる加工方向（レーザ照射手段または半導体ウェーハ１の相対的な移動方向）を示している。 As shown in FIG. 10A, the
レーザ加工溝１８は前述した第１の実施形態と同様に、少なくとも回路部５の低誘電率絶縁膜を切断するように形成する。このようなレーザ加工において、レーザ加工領域１３には前述した第１の実施形態と同様に、連続した金属層１５と樹脂層１６が存在しているため、レーザ照射に伴う熱的および機械的衝撃を緩和することができる。特に、レーザ加工速度の上昇に伴って増加する熱的および機械的な衝撃を十分に緩和することができることから、機械的強度や密着力が低い低誘電率絶縁膜に起因するチッピングを再現性よく抑制することが可能となる。 The
この後、図１０（ｃ）および図１１（ｂ）に示すように、ダイヤモンドブレード等を用いてレーザ加工領域１３の内側のブレードダイシング領域１４に沿って半導体ウェーハ１を切断する。すなわち、ブレードはレーザ加工溝１８に沿って移動され、レーザ加工溝１８の内側からＳｉ基板７を切断するものである。ブレードダイシングはブレードによる加工溝１９がダイシングテープ１７に到達するように実施される。このようなブレードダイシング工程によって、各素子領域をそれぞれ個片化して半導体素子を作製する。図１１（ｂ）において、矢印はブレードによる加工方向（ブレードまたは半導体ウェーハ１の相対的な移動方向）を示している。 Thereafter, as shown in FIGS. 10C and 11B, the
上述した実施形態による半導体ウェーハ１の切断工程によれば、機械的強度や密着力が低い低誘電率絶縁膜に起因するクラックや剥離、さらにはレーザ加工速度を上昇させた際のチッピングを再現性よく抑制することができる。これらによって、信頼性や品質の低下および不良発生の増加等を招くことなく、レーザ加工に伴う加工コストを低減することが可能となる。すなわち、信頼性や品質に優れる半導体素子（特に低誘電率絶縁膜を有する半導体素子）を低コストで提供することができる。図１２はこのような切断工程を適用して作製した一実施形態による半導体素子の構成を模式的に示している。 According to the cutting process of the
図１２に示す半導体素子２４はガイドリング４で囲われた素子部２２を有している。この素子部２２は図２や図３に示した素子領域２に対応し、図示を省略した回路部やボンディングパッド６を有している。ガイドリング４の外側の外周部２３は、半導体ウェーハ１のレーザ加工領域１３の一部に相当するものである。外周部２３は素子部２２全体を囲うように設けられたレーザ加工溝１８を有している。この実施形態の半導体素子２４はレーザ加工溝１８が最外周に存在しており、その内側に沿って連続した金属層（図１２では図示を省略）および樹脂層１６が存在している。外周部２３にはレーザ加工溝１８で切断された金属層および樹脂層１６の残余の部分が存在することになる。 A
この第２の実施形態による半導体素子２４も高歩留り並びに高品質を有するものである。すなわち、外周部２３に存在する金属層および樹脂層１６でレーザ加工時の残留応力や歪等が低減されるため、後工程（ダイボンディング工程やパッケージング工程等）における低誘電率絶縁膜の剥離やクラック等を抑制することが可能となる。従って、半導体素子２４の品質や信頼性を大幅に高めることができる。具体的には、後工程における不良発生率を抑制することができると共に、実使用時における信頼性を高めることが可能となる。なお、半導体素子２４はレーザ加工溝１８に沿って金属層のみを存在させた外周部２３を有するものであってもよい。半導体素子２４は前述した第１の実施形態と同様に、各種の封止材料で封止して半導体装置として用いられる。 The
なお、本発明は上記した実施形態に限定されるものではなく、各種の半導体ウェーハ、それを用いた半導体素子の製造方法、さらにはそのような製造方法を適用した半導体素子に適用することができる。そのような半導体ウェーハ、半導体素子およびその製造方法についても、本発明に含まれるものである。また、本発明の実施形態は本発明の技術的思想の範囲内で拡張もしくは変更することができ、この拡張、変更した実施形態も本発明の技術的範囲に含まれるものである。 The present invention is not limited to the above-described embodiments, and can be applied to various semiconductor wafers, semiconductor element manufacturing methods using the same, and semiconductor devices to which such manufacturing methods are applied. . Such a semiconductor wafer, a semiconductor element, and a manufacturing method thereof are also included in the present invention. The embodiments of the present invention can be expanded or modified within the scope of the technical idea of the present invention, and the expanded and modified embodiments are also included in the technical scope of the present invention.
１…半導体ウェーハ、２…素子領域、３…ダイシング領域、５…回路部、９…低誘電率絶縁膜、１３…レーザ加工領域、１４…ブレードダイシング領域、１５…金属層、１６…樹脂層、１８…レーザ加工溝、１９…ブレード加工溝、２１，２４…半導体素子、２２…素子部、２３…外周部。 DESCRIPTION OF
Claims (5)
Translated fromJapanese前記ダイシング領域はレーザ加工により隣接する前記素子領域間を分離する領域を有し、かつ前記レーザ加工を行う領域全体に連続した金属層または金属層と樹脂層とが存在することを特徴とする半導体ウェーハ。In a semiconductor wafer comprising a plurality of element regions and a dicing region provided in a lattice shape so as to partition between the plurality of element regions,
The dicing region has a region that separates adjacent element regions by laser processing, and a continuous metal layer or a metal layer and a resin layer exist in the entire region to be laser processed. Wafer.
前記外周部は前記レーザ加工溝に沿って連続した金属層または金属層と樹脂層とを有することを特徴とする半導体素子。A semiconductor substrate separated; an element portion having an integrated circuit formed on the surface layer side of the semiconductor substrate; and an outer peripheral portion having a laser processing groove provided so as to surround the entire element portion. A semiconductor element,
The outer peripheral portion includes a metal layer or a metal layer and a resin layer which are continuous along the laser processing groove.
前記素子部は低誘電率絶縁膜を有し、かつ前記レーザ加工溝は少なくとも前記低誘電率絶縁膜を切断するように形成されていることを特徴とする半導体素子。The semiconductor device according to claim 2,
The element portion has a low dielectric constant insulating film, and the laser processed groove is formed so as to cut at least the low dielectric constant insulating film.
前記ダイシング領域内に前記素子領域の外周全体を囲うように連続した金属層または金属層と樹脂層とを存在させた半導体ウェーハを作製する工程と、
前記金属層または前記金属層と樹脂層とが存在する部分をレーザ加工し、少なくとも前記低誘電率絶縁膜を切断する工程と
を具備することを特徴とする半導体素子の製造方法。A semiconductor device comprising: a plurality of element regions having a low dielectric constant insulating film; and a dicing region provided in a lattice shape so as to partition the plurality of element regions, and cutting the semiconductor wafer along the dicing region. In the method of manufacturing
Producing a semiconductor wafer in which a continuous metal layer or a metal layer and a resin layer exist so as to surround the entire outer periphery of the element region in the dicing region;
And a step of laser processing the metal layer or a portion where the metal layer and the resin layer are present, and cutting at least the low dielectric constant insulating film.
さらに、ブレードを用いて前記ダイシング領域に沿って前記半導体ウェーハを切断し、前記複数の素子領域をそれぞれ個片化して半導体素子を作製する工程を具備することを特徴とする半導体素子の製造方法。In the manufacturing method of the semiconductor device according to claim 4,
The method for manufacturing a semiconductor device further comprises the steps of: cutting the semiconductor wafer along the dicing region using a blade to divide each of the plurality of device regions into individual semiconductor devices.
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