JP2005079283A

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Publication number: JP2005079283A
Application number: JP2003306802A
Authority: JP
Inventors: Satoshi Takenaka; 敏竹中
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2003-08-29
Filing date: 2003-08-29
Publication date: 2005-03-24

Abstract

【課題】チャネル領域のソース・ドレイン端近傍における電界強度を緩和することにより、オフリーク電流の低減、オン電流の増大、耐圧性、電流−電圧特性等の動特性、及びデバイスとしての信頼性の向上を図ることができる薄膜半導体装置及びその製造方法、電気光学装置、並びに電子機器を提供する。
【解決手段】本発明のＬＤＤ構造のダブルゲートＴＦＴは、下部ゲート電極３３、下部ゲート絶縁膜３４、半導体薄膜３５、第１及び第２絶縁層３６ａ、３６ｂの上部ゲート絶縁膜３６、上部ゲート電極３７及び層間絶縁膜３８が形成され、半導体薄膜３５は、チャネル領域３５ａ、低濃度ソース領域３５ｂ、低濃度ドレイン領域３５ｃ、高濃度ソース領域３５ｄ、高濃度ドレイン領域３５ｅを備え、第１絶縁層３６ａのチャネル領域３５ａの中央部に対応する部分には開口部３９が形成された構成である。
【選択図】図４
PROBLEM TO BE SOLVED: To reduce off-leak current, increase on-current, withstand voltage, dynamic characteristics such as current-voltage characteristics, and improve the reliability as a device by relaxing the electric field strength in the vicinity of the source / drain end of the channel region A thin film semiconductor device and a manufacturing method thereof, an electro-optical device, and an electronic apparatus are provided.
A double gate TFT having an LDD structure according to the present invention includes a lower gate electrode 33, a lower gate insulating film 34, a semiconductor thin film 35, an upper gate insulating film 36 of first and second insulating layers 36a and 36b, and an upper gate electrode. 37 and an interlayer insulating film 38 are formed, and the semiconductor thin film 35 includes a channel region 35a, a low concentration source region 35b, a low concentration drain region 35c, a high concentration source region 35d, and a high concentration drain region 35e, and a first insulating layer 36a. An opening 39 is formed in a portion corresponding to the central portion of the channel region 35a.
[Selection] Figure 4

Description

Translated fromJapanese

本発明は、薄膜半導体装置及びその製造方法、電気光学装置、並びに電子機器に係り、特に、ＬＤＤ（Lightly Doped Drain）構造の薄膜半導体装置のオン電流やオフリーク電流を制御することが可能な技術に関するものである。 The present invention relates to a thin film semiconductor device and a manufacturing method thereof, an electro-optical device, and an electronic apparatus, and more particularly to a technique capable of controlling an on-current and an off-leak current of a thin film semiconductor device having an LDD (Lightly Doped Drain) structure. Is.

液晶装置、エレクトロルミネッセンス（ＥＬ）装置、プラズマディスプレイ等の電気光学装置として、マトリクス状に配置された多数のドットを、ドット毎に駆動するために、各ドットに薄膜半導体装置であるＴＦＴを設けたアクティブマトリクス型の電気光学装置が知られている。
また、かかる用途に用いられるＴＦＴとして、透明基板上に、下絶縁膜、チャネル領域、ソース領域及びドレイン領域を有する半導体薄膜、上絶縁膜が順次積層され、前記チャネル領域に、下絶縁膜を介して下ゲート電極が対向配置されるとともに、上絶縁膜を介して上ゲート電極が対向配置された構造のダブルゲートＴＦＴが知られている（例えば、特許文献１〜３参照）。As electro-optical devices such as liquid crystal devices, electroluminescence (EL) devices, plasma displays, etc., each dot is provided with a TFT, which is a thin film semiconductor device, in order to drive a large number of dots arranged in a matrix. An active matrix type electro-optical device is known.
In addition, as a TFT used in such applications, a lower insulating film, a channel region, a semiconductor thin film having a source region and a drain region, and an upper insulating film are sequentially stacked on a transparent substrate, and the lower insulating film is interposed in the channel region. There is known a double gate TFT having a structure in which a lower gate electrode is disposed oppositely and an upper gate electrode is disposed oppositely via an upper insulating film (see, for example,Patent Documents 1 to 3).

このダブルゲートＴＦＴでは、透明基板上に、パターニングされた下ゲート電極、下絶縁膜、チャネル領域及びソース・ドレイン領域を有する半導体薄膜、上絶縁膜を順次積層し、この上絶縁膜上にレジスト膜を形成し、このレジスト膜を下絶縁膜をマスクとして透明基板の裏面側から露光することによりパターニングし、その後、レジスト膜の露光・除去された部分に上ゲート電極を形成する方法が採られている。
このダブルゲートＴＦＴでは、下ゲート電極と上ゲート電極とを同じ大きさとすることにより、ゲートとソース・ドレインとの間の寄生容量を低減している。In this double gate TFT, a patterned lower gate electrode, a lower insulating film, a semiconductor thin film having a channel region and source / drain regions, and an upper insulating film are sequentially laminated on a transparent substrate, and a resist film is formed on the upper insulating film. The resist film is patterned by exposing from the back side of the transparent substrate using the lower insulating film as a mask, and then an upper gate electrode is formed on the exposed / removed portion of the resist film. Yes.
In this double gate TFT, the lower gate electrode and the upper gate electrode have the same size, thereby reducing the parasitic capacitance between the gate and the source / drain.

一方、かかる用途に用いられる他のＴＦＴとして、透明基板上に、下絶縁膜、チャネル領域、ソース領域及びドレイン領域を有する半導体薄膜、上絶縁膜が順次積層され、前記チャネル領域に、上絶縁膜を介してゲート電極が対向配置され、さらに、ソース領域及びドレイン領域に、各々、不純物濃度が相対的に高い高濃度領域と相対的に低い低濃度領域（ＬＤＤ領域）とが形成されたＬＤＤ構造のＴＦＴが知られている（例えば、特許文献４参照）。 On the other hand, as another TFT used in such applications, a lower insulating film, a channel region, a semiconductor thin film having a source region and a drain region, and an upper insulating film are sequentially stacked on a transparent substrate, and the upper insulating film is formed on the channel region. An LDD structure in which a gate electrode is opposed to each other, and a high concentration region and a relatively low concentration region (LDD region) having a relatively high impurity concentration are formed in the source region and the drain region, respectively. TFT is known (for example, see Patent Document 4).

このＬＤＤ構造のＴＦＴでは、透明基板上に、下絶縁膜、パターニングされた半導体薄膜、上絶縁膜を順次積層し、この上絶縁膜上かつ前記半導体薄膜のチャネル領域に対応する部分にゲート電極を形成し、このゲート電極をマスクとして前記半導体薄膜に低濃度の不純物イオンを注入することにより低濃度のソース領域及びドレイン領域、及び不純物イオンが注入されないチャネル領域を形成し、その後、このゲート電極上に該ゲート電極より幅広の絶縁膜を形成し、この絶縁膜をマスクとして前記低濃度のソース領域及びドレイン領域に高濃度の不純物イオンを注入することにより高濃度のソース領域及びドレイン領域を形成し、その後全面に層間絶縁膜を成膜する方法が採られている。
このＬＤＤ構造のＴＦＴでは、チャネル領域の一方の側に低濃度ソース領域及び高濃度ソース領域を、他方の側に低濃度ドレイン領域及び高濃度ドレイン領域を、それぞれ形成しているので、耐圧性、電流−電圧特性等の動特性に優れたものとなっている。
特開昭５８−１１５８５０号公報特開昭６３−２４６８７４号公報特開平０８−２４１９９７号公報特開平０６−２５０２１２号公報In this LDD structure TFT, a lower insulating film, a patterned semiconductor thin film, and an upper insulating film are sequentially laminated on a transparent substrate, and a gate electrode is formed on the upper insulating film and in a portion corresponding to the channel region of the semiconductor thin film. And forming a low concentration source region and drain region and a channel region into which no impurity ions are implanted by implanting low concentration impurity ions into the semiconductor thin film using the gate electrode as a mask. Forming a high-concentration source region and drain region by implanting high-concentration impurity ions into the low-concentration source region and drain region using the insulating film as a mask. Thereafter, an interlayer insulating film is formed on the entire surface.
In this TFT having an LDD structure, a low concentration source region and a high concentration source region are formed on one side of the channel region, and a low concentration drain region and a high concentration drain region are formed on the other side. It has excellent dynamic characteristics such as current-voltage characteristics.
JP 58-115850 A JP-A-63-246874 Japanese Patent Laid-Open No. 08-241997 Japanese Patent Laid-Open No. 06-250212

ところで、上述したダブルゲートＴＦＴでは、上絶縁膜の厚みが均一であることから、チャネル領域では、周縁部であるソース領域及びドレイン領域に近い領域、すなわちソース・ドレイン端近傍の電界強度に起因するオフリーク電流が大きいという問題点があった。
このように、オフリーク電流が大きい場合、消費電力が大きくなり、電圧に対する耐性が低下し、信頼性が低下する虞がある。
また、上述したＬＤＤ構造のＴＦＴでは、耐圧性、電流−電圧特性等の動特性に優れているものの、大きなオン電流を得ることができないという問題点があった。
大きなオン電流が得られない場合、ＴＦＴの動特性の高速化が難しく、したがって、高速度で駆動させることが難しい。By the way, in the above-described double gate TFT, the thickness of the upper insulating film is uniform. Therefore, in the channel region, it is caused by the electric field strength in the vicinity of the source region and the drain region, that is, in the vicinity of the source / drain edges. There was a problem that off-leakage current was large.
As described above, when the off-leakage current is large, the power consumption is increased, the resistance to voltage is lowered, and the reliability may be lowered.
Further, although the above-mentioned LDD structure TFT has excellent dynamic characteristics such as withstand voltage and current-voltage characteristics, there is a problem that a large on-current cannot be obtained.
When a large on-current cannot be obtained, it is difficult to increase the dynamic characteristics of the TFT, and therefore, it is difficult to drive at a high speed.

本発明は、上記事情に鑑みてなされたものであって、チャネル領域の周縁部、すなわちソース・ドレイン端近傍における電界強度を緩和することにより、オフリーク電流を低減することができ、その結果、消費電力を低減することができ、電圧に対する耐性を向上させることができ、さらに、大きなオン電流を得ることができ、耐圧性、電流−電圧特性等の動特性、及びデバイスとしての信頼性を向上させることができる薄膜半導体装置及びその製造方法、電気光学装置、並びに電子機器を提供することを目的とする。 The present invention has been made in view of the above circumstances, and it is possible to reduce off-leakage current by relaxing the electric field strength in the periphery of the channel region, that is, in the vicinity of the source / drain ends. Power can be reduced, voltage tolerance can be improved, large on-current can be obtained, dynamic characteristics such as withstand voltage, current-voltage characteristics, and device reliability can be improved. An object of the present invention is to provide a thin film semiconductor device that can be manufactured, a manufacturing method thereof, an electro-optical device, and an electronic apparatus.

本発明者等は、鋭意研究した結果、半導体薄膜の上層に形成された絶縁膜を、半導体薄膜のチャネル領域の中央部分に対応する部分を薄く、同チャネル領域の周縁部に対応する部分を厚くすれば、チャネル領域の周縁部、すなわちソース・ドレイン端近傍における電界強度を緩和することができ、したがって、オフリーク電流を低減することができ、その結果、消費電力を低減させることができ、電圧に対する耐性及び信頼性を向上させることができることを見出し、本発明に到達するに至った。 As a result of diligent research, the inventors of the present invention have made the insulating film formed in the upper layer of the semiconductor thin film thin in the portion corresponding to the central portion of the channel region of the semiconductor thin film and thicken the portion corresponding to the peripheral portion of the channel region. Thus, the electric field strength in the peripheral portion of the channel region, that is, in the vicinity of the source / drain end can be relaxed, and therefore the off-leakage current can be reduced, resulting in the reduction in power consumption and The inventors have found that resistance and reliability can be improved and have reached the present invention.

すなわち、本発明の薄膜半導体装置は、第１の絶縁膜、チャネル領域、ソース領域及びドレイン領域を有する半導体薄膜、第２の絶縁膜が順次積層され、前記チャネル領域に、前記第１の絶縁膜を介して第１のゲート電極が対向配置されるとともに、前記第２の絶縁膜を介して第２のゲート電極が対向配置され、前記ソース領域及びドレイン領域には、それぞれ不純物濃度が相対的に高い高濃度領域と不純物濃度が相対的に低い低濃度領域とが形成されてなる薄膜半導体装置において、前記第２の絶縁膜は、前記チャネル領域の中央部に対応する部分の厚みが、前記チャネル領域の前記ソース領域及びドレイン領域それぞれの近傍に対応する部分の厚みより薄いことを特徴とする。 That is, in the thin film semiconductor device of the present invention, a first insulating film, a channel region, a semiconductor thin film having a source region and a drain region, and a second insulating film are sequentially stacked, and the first insulating film is formed in the channel region. The first gate electrode is disposed oppositely via the second insulating film, the second gate electrode is disposed oppositely via the second insulating film, and the source region and the drain region each have a relatively low impurity concentration. In the thin film semiconductor device in which a high concentration region and a low concentration region having a relatively low impurity concentration are formed, the second insulating film has a thickness corresponding to a central portion of the channel region. The region is thinner than the thickness of the portion corresponding to the vicinity of each of the source region and the drain region.

この薄膜半導体装置においては、前記第２の絶縁膜を、前記チャネル領域の中央部に対応する部分の厚みが前記ソース・ドレイン端近傍に対応する部分の厚みより薄くなるようにしたことにより、第１及び第２のゲート電極により前記チャネル領域に電圧を印加した場合、前記ソース・ドレイン端近傍への電界強度が緩和されるので、オフリーク電流を低減することができる。また、ゲート電圧に対する耐性あるいはドレイン電圧に対する耐性等の耐圧性が向上し、信頼性を向上させることができる。 In this thin film semiconductor device, the second insulating film is formed such that the thickness of the portion corresponding to the central portion of the channel region is smaller than the thickness of the portion corresponding to the vicinity of the source / drain end. When a voltage is applied to the channel region by the first and second gate electrodes, the electric field strength in the vicinity of the source / drain ends is relaxed, so that off-leakage current can be reduced. In addition, withstand voltage characteristics such as resistance to gate voltage or resistance to drain voltage are improved, and reliability can be improved.

この薄膜半導体装置においては、前記第２の絶縁膜を、前記半導体薄膜上に形成される第１の絶縁層と、該第１の絶縁層上に形成される第２の絶縁層とを備えた構成とし、前記第１の絶縁層の前記チャネル領域に対応する位置に、前記第１のゲート電極と同じ大きさの開口部を形成することとすれば、前記ソース・ドレイン端近傍の電界強度が緩和され、オフリーク電流を低減することができると共に、チャネル領域のオン電流を増大させることができる。 In the thin film semiconductor device, the second insulating film includes a first insulating layer formed on the semiconductor thin film and a second insulating layer formed on the first insulating layer. If an opening having the same size as the first gate electrode is formed at a position corresponding to the channel region of the first insulating layer, the electric field strength in the vicinity of the source / drain end is As a result, the off-leakage current can be reduced and the on-current of the channel region can be increased.

この薄膜半導体装置においては、前記第２の絶縁膜を、前記半導体薄膜上に形成される第１の絶縁層と、該第１の絶縁層上に形成される第２の絶縁層とを備えた構成とし、前記第１の絶縁層の前記チャネル領域に対応する位置に、前記第１のゲート電極より狭い開口部を形成することとすれば、前記ソース・ドレイン端近傍の電界強度が緩和され、オフリーク電流を大きく低減することができると共に、チャネル領域のオン電流を増大させることができる。 In the thin film semiconductor device, the second insulating film includes a first insulating layer formed on the semiconductor thin film and a second insulating layer formed on the first insulating layer. If an opening narrower than the first gate electrode is formed at a position corresponding to the channel region of the first insulating layer, the electric field strength in the vicinity of the source / drain end is reduced, The off-leakage current can be greatly reduced and the on-current of the channel region can be increased.

この薄膜半導体装置においては、前記第２の絶縁膜を、前記半導体薄膜上に形成される第１の絶縁層と、該第１の絶縁層上に形成される第２の絶縁層とを備えた構成とし、前記第１の絶縁層の前記チャネル領域に対応する位置に、前記第１のゲート電極より広い開口部を形成することとすれば、前記ソース・ドレイン端近傍の電界強度が緩和され、オフリーク電流を低減することができると共に、チャネル領域のオン電流を大きく増大させることができる。 In the thin film semiconductor device, the second insulating film includes a first insulating layer formed on the semiconductor thin film and a second insulating layer formed on the first insulating layer. If an opening wider than the first gate electrode is formed at a position corresponding to the channel region of the first insulating layer, the electric field strength in the vicinity of the source / drain end is reduced, The off-leak current can be reduced and the on-current of the channel region can be greatly increased.

本発明の薄膜半導体装置の製造方法は、第１の絶縁膜、チャネル領域、ソース領域及びドレイン領域を有する半導体薄膜、第１及び第２の絶縁層からなる第２の絶縁膜が順次積層され、前記チャネル領域に、前記第１の絶縁膜を介して第１のゲート電極が対向配置されるとともに、前記第２の絶縁膜を介して第２のゲート電極が対向配置され、前記ソース領域及びドレイン領域には、それぞれ不純物濃度が相対的に高い高濃度領域と不純物濃度が相対的に低い低濃度領域とが形成されてなる薄膜半導体装置の製造方法であって、透光性基板上に、遮光性を有する第１のゲート電極を形成する工程と、前記第１のゲート電極を含む前記透光性基板上に、第１の絶縁膜、半導体薄膜を順次積層する工程と、前記半導体薄膜上にポジ型フォトレジストを塗布する工程と、前記透光性基板の裏面側から前記第１のゲート電極をマスクとして前記フォトレジストを露光し、所定形状にパターニングする工程と、このパターニングされたフォトレジストをマスクとして前記半導体薄膜に低濃度の不純物を注入する工程と、これらパターニングされたフォトレジスト及び半導体薄膜を含む第１の絶縁膜上に第１の絶縁層を成膜する工程と、リフトオフ法により前記パターニングされたフォトレジストと該フォトレジスト上の前記第１の絶縁層を除去し、該第１の絶縁層の前記半導体薄膜のチャネル領域の中央部に対応する部分を開口部とする工程と、残部の第１の絶縁層を含む前記半導体薄膜上に第２の絶縁層を形成する工程と、この第２の絶縁層上に前記第１のゲート電極より幅広の第２のゲート電極を形成する工程と、この第２のゲート電極をマスクとして、前記半導体薄膜に高濃度の不純物を注入する工程と、を有することを特徴とする。 In the method for manufacturing a thin film semiconductor device of the present invention, a first insulating film, a semiconductor thin film having a channel region, a source region and a drain region, and a second insulating film composed of first and second insulating layers are sequentially stacked, A first gate electrode is disposed opposite to the channel region via the first insulating film, and a second gate electrode is disposed opposite to the channel region via the second insulating film. A method of manufacturing a thin film semiconductor device in which a high-concentration region having a relatively high impurity concentration and a low-concentration region having a relatively low impurity concentration are formed in each region. Forming a first gate electrode having conductivity, a step of sequentially laminating a first insulating film and a semiconductor thin film on the translucent substrate including the first gate electrode, Positive photoregis Applying the photoresist, exposing the photoresist from the back side of the translucent substrate using the first gate electrode as a mask, patterning the photoresist into a predetermined shape, and using the patterned photoresist as a mask, the semiconductor A step of injecting a low-concentration impurity into the thin film, a step of forming a first insulating layer on the first insulating film including the patterned photoresist and the semiconductor thin film, and the patterned photo by a lift-off method. Removing the resist and the first insulating layer on the photoresist, and opening the portion corresponding to the center of the channel region of the semiconductor thin film of the first insulating layer; and the remaining first Forming a second insulating layer on the semiconductor thin film including the insulating layer; and forming a second gate wider than the first gate electrode on the second insulating layer. Forming an electrode, a second mask gate electrode, and having a implanting high concentration impurities into the semiconductor thin film.

この薄膜半導体装置の製造方法では、半導体薄膜上にポジ型フォトレジストを塗布し、次いで、透光性基板の裏面側から前記第１のゲート電極をマスクとして前記フォトレジストを露光し、所定形状にパターニングし、次いで、このパターニングされたフォトレジストをマスクとして前記半導体薄膜に低濃度の不純物を注入し、これらパターニングされたフォトレジスト及び半導体薄膜を含む第１の絶縁膜上に第１の絶縁層を形成し、次いで、リフトオフ法により前記パターニングされたフォトレジストと該フォトレジスト上の前記第１の絶縁層を除去し、該第１の絶縁層の前記半導体薄膜のチャネル領域の中央部に対応する部分を開口部とし、次いで、残部の第１の絶縁層を含む前記半導体薄膜上に第２の絶縁層を形成する。
この場合、ポジ型フォトレジストの露光条件、例えば、光強度と露光時間を変えれば、このポジ型フォトレジストの硬化領域が変化し、このポジ型フォトレジストのパターニング部分の大きさも変化する。In this method of manufacturing a thin film semiconductor device, a positive photoresist is applied on the semiconductor thin film, and then the photoresist is exposed from the back side of the translucent substrate using the first gate electrode as a mask to form a predetermined shape. Then, a low-concentration impurity is implanted into the semiconductor thin film using the patterned photoresist as a mask, and a first insulating layer is formed on the first insulating film including the patterned photoresist and the semiconductor thin film. Next, the patterned photoresist and the first insulating layer on the photoresist are removed by a lift-off method, and a portion corresponding to the central portion of the channel region of the semiconductor thin film of the first insulating layer Then, a second insulating layer is formed on the semiconductor thin film including the remaining first insulating layer.
In this case, if the exposure conditions of the positive photoresist, for example, the light intensity and the exposure time are changed, the cured region of the positive photoresist changes, and the size of the patterning portion of the positive photoresist also changes.

例えば、光強度及び露光時間が適切であった場合、このポジ型フォトレジストは前記第１のゲート電極に対応する領域を除いて露光されることとなるので、このポジ型フォトレジストの硬化領域は第１のゲート電極と同じ大きさとなる。したがって、リフトオフ法により該ポジ型フォトレジストと該ポジ型フォトレジスト上の前記第１の絶縁層を除去した場合、前記第１の絶縁層の開口部は前記第１のゲート電極と同じ大きさとなる。
また、光強度、露光時間の少なくとも一方を大きくした場合、露光過多となるためにマスクの裏側に回り込む光量が増加し、前記ポジ型フォトレジストの硬化領域は第１のゲート電極より狭くなる。したがって、リフトオフ法により該ポジ型フォトレジストと該ポジ型フォトレジスト上の前記第１の絶縁層を除去した場合、前記第１の絶縁層の開口部は前記第１のゲート電極より狭いものとなる。
また、光強度、露光時間の少なくとも一方を小さくした場合、露光不足となるためにマスクの周辺部分の光量が減少し、前記ポジ型フォトレジストの硬化領域は第１のゲート電極より広くなる。したがって、リフトオフ法により該ポジ型フォトレジストと該ポジ型フォトレジスト上の前記第１の絶縁層を除去した場合、前記第１の絶縁層の開口部は前記第１のゲート電極より広いものとなる。For example, when the light intensity and the exposure time are appropriate, the positive photoresist is exposed except for the region corresponding to the first gate electrode. Therefore, the cured region of the positive photoresist is The size is the same as that of the first gate electrode. Therefore, when the positive photoresist and the first insulating layer on the positive photoresist are removed by a lift-off method, the opening of the first insulating layer has the same size as the first gate electrode. .
When at least one of the light intensity and the exposure time is increased, the amount of light that wraps around the back side of the mask increases due to overexposure, and the hardened region of the positive photoresist becomes narrower than the first gate electrode. Therefore, when the positive photoresist and the first insulating layer on the positive photoresist are removed by a lift-off method, the opening of the first insulating layer is narrower than the first gate electrode. .
Further, when at least one of the light intensity and the exposure time is reduced, the exposure is insufficient, so that the amount of light in the peripheral portion of the mask is reduced and the hardened region of the positive photoresist becomes wider than the first gate electrode. Therefore, when the positive photoresist and the first insulating layer on the positive photoresist are removed by a lift-off method, the opening of the first insulating layer is wider than the first gate electrode. .

以上により、半導体薄膜のチャネル領域の中央部に対応する部分の厚みが、前記ソース・ドレイン端近傍に対応する部分の厚みより薄い第１及び第２の絶縁層からなる第２の絶縁膜を有する薄膜半導体装置を作製することができる。
この第１の絶縁層の開口部の大きさは、ポジ型フォトレジストの露光条件を変えることにより調整することができる。
したがって、ソース・ドレイン端近傍の電界強度が緩和され、オフリーク電流を低減することができると共に、チャネル領域のオン電流を大きく増大させることができる薄膜半導体装置を容易に作製することができる。As described above, the thickness of the portion corresponding to the central portion of the channel region of the semiconductor thin film has the second insulating film composed of the first and second insulating layers thinner than the thickness corresponding to the vicinity of the source / drain end. A thin film semiconductor device can be manufactured.
The size of the opening of the first insulating layer can be adjusted by changing the exposure condition of the positive photoresist.
Therefore, the electric field strength in the vicinity of the source / drain ends can be relaxed, the off-leak current can be reduced, and a thin film semiconductor device capable of greatly increasing the on-current of the channel region can be easily manufactured.

本発明の他の薄膜半導体装置の製造方法は、第１の絶縁膜、チャネル領域、ソース領域及びドレイン領域を有する半導体薄膜、第１及び第２の絶縁層からなる第２の絶縁膜が順次積層され、前記チャネル領域に、前記第１の絶縁膜を介して第１のゲート電極が対向配置されるとともに、前記第２の絶縁膜を介して第２のゲート電極が対向配置され、前記ソース領域及びドレイン領域には、それぞれ不純物濃度が相対的に高い高濃度領域と不純物濃度が相対的に低い低濃度領域とが形成されてなる薄膜半導体装置の製造方法であって、透光性基板上に、遮光性を有する第１のゲート電極を形成する工程と、前記第１のゲート電極を含む前記透光性基板上に、第１の絶縁膜、半導体薄膜を順次積層する工程と、前記半導体薄膜上にポジ型フォトレジストを塗布する工程と、前記透光性基板の裏面側から前記第１のゲート電極をマスクとして前記フォトレジストを露光し、所定形状にパターニングする工程と、これらパターニングされたフォトレジスト及び半導体薄膜を含む第１の絶縁膜上に第１の絶縁層を成膜する工程と、これらパターニングされたフォトレジスト及び第１の絶縁層をマスクとして前記半導体薄膜に低濃度の不純物を注入する工程と、リフトオフ法により前記パターニングされたフォトレジストと該フォトレジスト上の前記第１の絶縁層を除去し、該第１の絶縁層の前記半導体薄膜のチャネル領域の中央部に対応する部分を開口部とする工程と、残部の第１の絶縁層を含む前記半導体薄膜上に第２の絶縁層を形成する工程と、この第２の絶縁層上に前記第１のゲート電極より幅広の第２のゲート電極を形成する工程と、この第２のゲート電極をマスクとして、前記半導体薄膜に高濃度の不純物を注入する工程と、を有することを特徴とする。 According to another method of manufacturing a thin film semiconductor device of the present invention, a first insulating film, a semiconductor thin film having a channel region, a source region and a drain region, and a second insulating film composed of a first insulating layer and a second insulating layer are sequentially stacked. A first gate electrode is disposed opposite to the channel region via the first insulating film, and a second gate electrode is disposed opposite to the channel region via the second insulating film; And a drain region in which a high concentration region with a relatively high impurity concentration and a low concentration region with a relatively low impurity concentration are formed, respectively, on a translucent substrate Forming a first light-shielding gate electrode; sequentially laminating a first insulating film and a semiconductor thin film on the light-transmitting substrate including the first gate electrode; and the semiconductor thin film. On top of the positive photo Applying a strike, exposing the photoresist from the back side of the translucent substrate using the first gate electrode as a mask, patterning the photoresist into a predetermined shape, and applying the patterned photoresist and semiconductor thin film Forming a first insulating layer on the first insulating film including the step of implanting low-concentration impurities into the semiconductor thin film using the patterned photoresist and the first insulating layer as a mask; Removing the patterned photoresist and the first insulating layer on the photoresist by a method, and forming a portion of the first insulating layer corresponding to the central portion of the channel region of the semiconductor thin film as an opening Forming a second insulating layer on the semiconductor thin film including the remaining first insulating layer; and forming the first gate electrode on the second insulating layer. Forming a wider second gate electrode, a second mask gate electrode, and having a implanting high concentration impurities into the semiconductor thin film.

この薄膜半導体装置の製造方法では、半導体薄膜上にポジ型フォトレジストを塗布し、次いで、透光性基板の裏面側から前記第１のゲート電極をマスクとして前記フォトレジストを露光し、所定形状にパターニングし、次いで、これらパターニングされたフォトレジスト及び半導体薄膜を含む第１の絶縁膜上に第１の絶縁層を形成し、次いで、これらパターニングされたフォトレジスト及び第１の絶縁層をマスクとして前記半導体薄膜に低濃度の不純物を注入し、次いで、リフトオフ法により前記パターニングされたフォトレジストと該フォトレジスト上の前記第１の絶縁層を除去し、該第１の絶縁層の前記半導体薄膜のチャネル領域の中央部に対応する部分を開口部とし、次いで、残部の第１の絶縁層を含む前記半導体薄膜上に第２の絶縁層を形成する。
この場合も、上述した本発明の薄膜半導体装置の製造方法と全く同様、ポジ型フォトレジストの露光条件、例えば、光強度と露光時間を変えれば、このポジ型フォトレジストの硬化領域が変化し、このポジ型フォトレジストのパターニング部分の大きさも変化する。In this method of manufacturing a thin film semiconductor device, a positive photoresist is applied on the semiconductor thin film, and then the photoresist is exposed from the back side of the translucent substrate using the first gate electrode as a mask to form a predetermined shape. Then, a first insulating layer is formed on the first insulating film including the patterned photoresist and the semiconductor thin film, and the patterned photoresist and the first insulating layer are used as a mask. A low concentration impurity is implanted into the semiconductor thin film, and then the patterned photoresist and the first insulating layer on the photoresist are removed by a lift-off method, and the channel of the semiconductor thin film in the first insulating layer is removed. A portion corresponding to the central portion of the region is used as an opening, and then a second insulating layer is formed on the semiconductor thin film including the remaining first insulating layer. To form.
Also in this case, just like the above-described manufacturing method of the thin film semiconductor device of the present invention, if the exposure conditions of the positive photoresist, for example, the light intensity and the exposure time are changed, the cured region of the positive photoresist changes, The size of the patterning portion of the positive photoresist also changes.

この製造方法においても、上述した本発明の薄膜半導体装置の製造方法と全く同様、半導体薄膜のチャネル領域の中央部に対応する部分の厚みが、前記ソース・ドレイン端近傍に対応する部分の厚みより薄い第１及び第２の絶縁層からなる第２の絶縁膜を有する薄膜半導体装置を作製することができる。
この第１の絶縁層の開口部の大きさは、ポジ型フォトレジストの露光条件を変えることにより調整することができる。
したがって、ソース・ドレイン端近傍の電界強度が緩和され、オフリーク電流を低減することができると共に、チャネル領域のオン電流を大きく増大させることができる薄膜半導体装置を容易に作製することができる。Also in this manufacturing method, the thickness of the portion corresponding to the central portion of the channel region of the semiconductor thin film is more than the thickness of the portion corresponding to the vicinity of the source / drain ends, just like the manufacturing method of the thin film semiconductor device of the present invention described above. A thin film semiconductor device having a second insulating film made of thin first and second insulating layers can be manufactured.
The size of the opening of the first insulating layer can be adjusted by changing the exposure condition of the positive photoresist.
Therefore, the electric field strength in the vicinity of the source / drain ends can be relaxed, the off-leak current can be reduced, and a thin film semiconductor device capable of greatly increasing the on-current of the channel region can be easily manufactured.

本発明の更に他の薄膜半導体装置の製造方法は、第１の絶縁膜、チャネル領域、ソース領域及びドレイン領域を有する半導体薄膜、第２の絶縁膜が順次積層され、前記チャネル領域に、前記第１の絶縁膜を介して第１のゲート電極が対向配置されるとともに、前記第２の絶縁膜を介して第２のゲート電極が対向配置され、前記ソース領域及びドレイン領域には、それぞれ不純物濃度が相対的に高い高濃度領域と不純物濃度が相対的に低い低濃度領域とが形成されてなる薄膜半導体装置の製造方法であって、透光性基板上に、遮光性を有する第１のゲート電極を形成する工程と、前記第１のゲート電極を含む前記透光性基板上に、第１の絶縁膜、半導体薄膜を順次積層する工程と、前記半導体薄膜上にポジ型フォトレジストを塗布する工程と、前記透光性基板の裏面側から前記第１のゲート電極をマスクとして前記ポジ型フォトレジストを露光し、所定形状にパターニングする工程と、このパターニングされたポジ型フォトレジストをマスクとして前記半導体薄膜に低濃度の不純物を注入する工程と、これらパターニングされたフォトレジスト及び半導体薄膜を含む第１の絶縁膜上に第２の絶縁膜を成膜する工程と、前記第２の絶縁膜上にネガ型フォトレジストを塗布する工程と、前記透光性基板の裏面側から前記第１のゲート電極をマスクとして前記ネガ型フォトレジストを露光し、所定形状にパターニングする工程と、このパターニングされたネガ型フォトレジストをマスクとして前記第２の絶縁膜を選択除去し、該第２の絶縁膜の前記半導体薄膜のチャネル領域の中央部に対応する部分の厚みを、この部分以外の厚みより薄くする工程と、前記ネガ型フォトレジストを除去し、前記第２の絶縁膜上に前記第１のゲート電極より幅広の第２のゲート電極を形成する工程と、この第２のゲート電極をマスクとして、前記半導体薄膜に高濃度の不純物を注入する工程と、を有することを特徴とする。 According to still another method of manufacturing a thin film semiconductor device of the present invention, a first insulating film, a channel region, a semiconductor thin film having a source region and a drain region, and a second insulating film are sequentially stacked. The first gate electrode is disposed opposite to the first insulating film, and the second gate electrode is disposed opposite to the second insulating film. The source region and the drain region each have an impurity concentration. A method of manufacturing a thin film semiconductor device in which a high concentration region having a relatively high concentration and a low concentration region having a relatively low impurity concentration are formed, wherein the first gate having a light shielding property is formed on a light transmitting substrate A step of forming an electrode; a step of sequentially laminating a first insulating film and a semiconductor thin film on the translucent substrate including the first gate electrode; and applying a positive photoresist on the semiconductor thin film. Process, Exposing the positive photoresist from the back side of the translucent substrate using the first gate electrode as a mask and patterning the positive photoresist, and patterning the semiconductor thin film using the patterned positive photoresist as a mask A step of implanting low-concentration impurities, a step of forming a second insulating film on the first insulating film including the patterned photoresist and semiconductor thin film, and a negative type on the second insulating film A step of applying a photoresist, a step of exposing the negative photoresist from the back side of the translucent substrate using the first gate electrode as a mask, and patterning the negative photoresist, and a pattern of the patterned negative photo Using the resist as a mask, the second insulating film is selectively removed to correspond to the central portion of the channel region of the semiconductor thin film of the second insulating film Forming the thickness of the portion to be thinner than other portions, removing the negative photoresist, and forming a second gate electrode wider than the first gate electrode on the second insulating film And a step of implanting high-concentration impurities into the semiconductor thin film using the second gate electrode as a mask.

この薄膜半導体装置の製造方法では、半導体薄膜上にポジ型フォトレジストを塗布し、次いで、透光性基板の裏面側から前記第１のゲート電極をマスクとして前記ポジ型フォトレジストを露光し、所定形状にパターニングし、次いで、このパターニングされたポジ型フォトレジストをマスクとして前記半導体薄膜に低濃度の不純物を注入し、次いで、これらパターニングされたフォトレジスト及び半導体薄膜を含む第１の絶縁膜上に第２の絶縁膜を成膜し、この第２の絶縁膜上にネガ型フォトレジストを塗布し、透光性基板の裏面側から前記第１のゲート電極をマスクとして前記ネガ型フォトレジストを露光し、所定形状にパターニングし、次いで、このパターニングされたネガ型フォトレジストをマスクとして前記第２の絶縁膜を選択除去し、該第２の絶縁膜の前記半導体薄膜のチャネル領域の中央部に対応する部分の厚みを、この部分以外の厚みより薄くする。
この場合、前記ネガ型フォトレジストの露光条件、例えば、光強度と露光時間を変えれば、前記ネガ型フォトレジストの硬化領域が変化し、このネガ型フォトレジストのパターニング部分の大きさも変化する。In this method of manufacturing a thin film semiconductor device, a positive photoresist is applied onto a semiconductor thin film, and then the positive photoresist is exposed from the back surface side of the translucent substrate using the first gate electrode as a mask. Then, a low-concentration impurity is implanted into the semiconductor thin film using the patterned positive photoresist as a mask, and then on the first insulating film including the patterned photoresist and the semiconductor thin film. A second insulating film is formed, a negative photoresist is applied on the second insulating film, and the negative photoresist is exposed from the rear surface side of the translucent substrate using the first gate electrode as a mask. Then, the second insulating film is selectively removed using the patterned negative photoresist as a mask. , The thickness of the portion corresponding to the central portion of the channel region of the semiconductor thin film of the second insulating film is thinner than the thickness of other than this portion.
In this case, if the exposure conditions of the negative photoresist, for example, the light intensity and the exposure time are changed, the cured region of the negative photoresist changes, and the size of the patterning portion of the negative photoresist also changes.

例えば、光強度及び露光時間が適切であった場合、前記ネガ型フォトレジストは前記第１のゲート電極に対応する領域を除いて露光されることとなるので、このネガ型フォトレジストの非硬化領域は第１のゲート電極と同じ大きさとなる。したがって、このネガ型フォトレジストをマスクとした場合、前記第２の絶縁膜の選択除去される領域は前記第１のゲート電極と同じ大きさとなる。
また、光強度、露光時間の少なくとも一方を大きくした場合、露光過多となるためにマスクの裏側に回り込む光量が増加し、前記ネガ型フォトレジストの非硬化領域は第１のゲート電極より狭くなる。よって、マスクの開口部となるネガ型フォトレジストの非硬化領域は第１のゲート電極より狭くなる。したがって、このネガ型フォトレジストをマスクとした場合、前記第２の絶縁膜の選択除去される領域は前記第１のゲート電極より狭いものとなる。
また、光強度、露光時間の少なくとも一方を小さくした場合、露光不足となるためにマスクの裏側の周辺部分の光量が減少し、前記ネガ型フォトレジストの非硬化領域は第１のゲート電極より広くなる。よって、マスクの開口部となるネガ型フォトレジストの非硬化領域は第１のゲート電極より広くなる。したがって、このネガ型フォトレジストをマスクとした場合、前記第２の絶縁膜の選択除去される領域は前記第１のゲート電極より広いものとなる。For example, when the light intensity and the exposure time are appropriate, the negative photoresist is exposed except for the region corresponding to the first gate electrode. Is the same size as the first gate electrode. Therefore, when this negative photoresist is used as a mask, the region of the second insulating film to be selectively removed has the same size as the first gate electrode.
When at least one of the light intensity and the exposure time is increased, the amount of light that wraps around the back side of the mask increases due to overexposure, and the uncured region of the negative photoresist becomes narrower than the first gate electrode. Therefore, the non-cured region of the negative photoresist that becomes the opening of the mask is narrower than the first gate electrode. Therefore, when this negative photoresist is used as a mask, the region of the second insulating film to be selectively removed is narrower than that of the first gate electrode.
Further, when at least one of the light intensity and the exposure time is reduced, the amount of light in the peripheral portion on the back side of the mask is reduced due to insufficient exposure, and the uncured region of the negative photoresist is wider than the first gate electrode. Become. Therefore, the non-cured region of the negative photoresist that becomes the opening of the mask is wider than the first gate electrode. Therefore, when this negative photoresist is used as a mask, the region of the second insulating film to be selectively removed is wider than the first gate electrode.

以上により、半導体薄膜のチャネル領域の中央部に対応する部分の厚みが、前記ソース・ドレイン端近傍に対応する部分の厚みより薄い第２の絶縁膜を有する薄膜半導体装置を作製することができる。
この厚みの薄い部分の平面上の大きさは、前記ネガ型フォトレジストの露光条件を変えることにより調整することができる。
したがって、ソース・ドレイン端近傍の電界強度が緩和され、オフリーク電流を低減することができ、さらに、耐圧性及び信頼性が向上した薄膜半導体装置を容易に作製することができる。As described above, a thin film semiconductor device having the second insulating film in which the thickness of the portion corresponding to the central portion of the channel region of the semiconductor thin film is thinner than the thickness of the portion corresponding to the vicinity of the source / drain ends can be manufactured.
The size of the thin portion on the plane can be adjusted by changing the exposure conditions of the negative photoresist.
Therefore, the electric field strength in the vicinity of the source / drain ends can be relaxed, the off-leakage current can be reduced, and a thin film semiconductor device with improved breakdown voltage and reliability can be easily manufactured.

本発明の電気光学装置は、本発明の薄膜半導体装置を備えたことを特徴とする。
本発明の電気光学装置では、本発明の薄膜半導体装置を備えたことにより、薄膜半導体装置の電圧に対する耐性及びデバイスとしての信頼性が向上することとなり、したがって、耐圧性及び信頼性が向上した電気光学装置を提供することができる。さらに、本発明のようにオフリーク電流の小さい薄膜半導体装置を備えたことにより、消費電力の低い電気光学装置を提供することができる。The electro-optical device of the present invention includes the thin film semiconductor device of the present invention.
In the electro-optical device according to the present invention, the provision of the thin film semiconductor device according to the present invention improves the voltage resistance of the thin film semiconductor device and the reliability as a device. An optical device can be provided. Further, by providing a thin film semiconductor device with a small off-leakage current as in the present invention, an electro-optical device with low power consumption can be provided.

本発明の電子機器は、本発明の電気光学装置を備えたことを特徴とする。
本発明の電子機器では、本発明の電気光学装置を備えたことにより、電気光学装置の耐圧性及び信頼性が向上することとなり、したがって、耐圧性及び信頼性が向上した電子機器を提供することができる。さらに、消費電力の低い電気光学装置を提供することができる。An electronic apparatus according to the present invention includes the electro-optical device according to the present invention.
In the electronic apparatus of the present invention, by providing the electro-optical device of the present invention, the pressure resistance and reliability of the electro-optical device are improved. Therefore, an electronic apparatus having improved pressure resistance and reliability is provided. Can do. Furthermore, an electro-optical device with low power consumption can be provided.

本発明に係る各実施例について詳細に説明する。なお、各実施例においては、図面を参照しながら説明するが、各図において、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならせてある。
なお、係る各実施例は、本発明の実施態様を示すものであり、本発明はこれらの実施態様に限定されるものではなく、本発明の技術的思想の範囲内で任意に変更可能である。Embodiments according to the present invention will be described in detail. Each example will be described with reference to the drawings. In each figure, the scale of each layer and each member is made different so that each layer and each member can be recognized on the drawing. is there.
Each of the examples shows embodiments of the present invention, and the present invention is not limited to these embodiments, and can be arbitrarily changed within the scope of the technical idea of the present invention. .

図１〜図４に基づいて、本発明に係る実施例１の電気光学装置の構造について説明する。本実施形態では、スイッチング素子としてＬＤＤ構造のダブルゲートＴＦＴ（薄膜半導体装置）を用いたアクティブマトリクス型の透過型液晶装置（電気光学装置）を例にとり説明する。
図１は本実施例の液晶装置の画像表示領域を構成するマトリクス状に配置された複数のドットにおけるスイッチング素子、信号線等の等価回路図、図２はデータ線、走査線、画素電極等が形成されたＴＦＴアレイ基板の１ドットを拡大して示す平面図、図３は本実施例の液晶装置の構造を示す断面図であって、図２のＡ−Ａ’線に沿う断面図、図４はＬＤＤ構造のダブルゲートＴＦＴを示す断面図である。なお、図３においては、図示上側が光入射側、図示下側が視認側（観察者側）である場合について図示している。また、各図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならせてある。The structure of the electro-optical device according to the first embodiment of the present invention will be described with reference to FIGS. In this embodiment, an active matrix transmissive liquid crystal device (electro-optical device) using a double gate TFT (thin film semiconductor device) having an LDD structure as a switching element will be described as an example.
FIG. 1 is an equivalent circuit diagram of switching elements, signal lines and the like in a plurality of dots arranged in a matrix constituting the image display area of the liquid crystal device of this embodiment, and FIG. 2 is a diagram showing data lines, scanning lines, pixel electrodes and the like. 3 is an enlarged plan view showing one dot of the formed TFT array substrate, FIG. 3 is a cross-sectional view showing the structure of the liquid crystal device of this embodiment, and is a cross-sectional view taken along the line AA ′ of FIG. 4 is a cross-sectional view showing a double gate TFT having an LDD structure. Note that FIG. 3 illustrates the case where the upper side in the drawing is the light incident side and the lower side in the drawing is the viewing side (observer side). Moreover, in each figure, in order to make each layer and each member the size which can be recognized on drawing, the scale is varied for every layer and each member.

本実施例の液晶装置において、図１に示すように、画像表示領域を構成するマトリクス状に配置された複数のドットには、画素電極９と当該画素電極９を制御するためのスイッチング素子であるＬＤＤ構造のダブルゲートＴＦＴ（薄膜半導体装置）３０がそれぞれ形成されており、画像信号が供給されるデータ線６ａが当該ＴＦＴ３０のソースに電気的に接続されている。データ線６ａに書き込む画像信号Ｓ１、Ｓ２、…、Ｓｎは、この順に線順次に供給されるか、あるいは相隣接する複数のデータ線６ａに対してグループ毎に供給される。 In the liquid crystal device of the present embodiment, as shown in FIG. 1, a plurality of dots arranged in a matrix that forms an image display area arepixel electrodes 9 and switching elements for controlling thepixel electrodes 9. A double gate TFT (thin film semiconductor device) 30 having an LDD structure is formed, and adata line 6 a to which an image signal is supplied is electrically connected to the source of theTFT 30. Image signals S1, S2,..., Sn to be written to thedata line 6a are supplied line-sequentially in this order, or are supplied for each group to a plurality ofadjacent data lines 6a.

また、走査線３ａがＴＦＴ３０のゲートに電気的に接続されており、複数の走査線３ａに対して走査信号Ｇ１、Ｇ２、…、Ｇｍが所定のタイミングでパルス的に線順次で印加される。また、画素電極９はＴＦＴ３０のドレインに電気的に接続されており、スイッチング素子であるＴＦＴ３０を一定期間だけオンすることにより、データ線６ａから供給される画像信号Ｓ１、Ｓ２、…、Ｓｎを所定のタイミングで書き込む。 Further, thescanning line 3a is electrically connected to the gate of theTFT 30, and the scanning signals G1, G2,..., Gm are applied to the plurality ofscanning lines 3a in a pulse-sequential manner at a predetermined timing. Further, thepixel electrode 9 is electrically connected to the drain of theTFT 30, and by turning on theTFT 30 as a switching element for a certain period, the image signals S1, S2,. Write at the timing.

画素電極９を介して液晶に書き込まれた所定レベルの画像信号Ｓ１、Ｓ２、…、Ｓｎは、後述する共通電極との間で一定期間保持される。液晶は、印加される電圧レベルにより分子集合の配向や秩序が変化することにより、光を変調し、階調表示を可能にする。ここで、保持された画像信号がリークすることを防止するために、画素電極９と共通電極との間に形成される液晶容量と並列に蓄積容量６０が付加されている。 A predetermined level of image signals S1, S2,..., Sn written to the liquid crystal via thepixel electrode 9 is held for a certain period with the common electrode described later. The liquid crystal modulates light by changing the orientation and order of the molecular assembly according to the applied voltage level, thereby enabling gradation display. Here, in order to prevent the retained image signal from leaking, astorage capacitor 60 is added in parallel with the liquid crystal capacitor formed between thepixel electrode 9 and the common electrode.

図３に示すように、本実施例の液晶装置は、液晶層５０を挟持して対向配置され、ＴＦＴ３０や画素電極９が形成されたＴＦＴアレイ基板１０と、共通電極２１が形成された対向基板２０とを具備して概略構成されている。 As shown in FIG. 3, the liquid crystal device of this embodiment is arranged so as to face each other with aliquid crystal layer 50 interposed therebetween, aTFT array substrate 10 on which theTFT 30 and thepixel electrode 9 are formed, and a counter substrate on which thecommon electrode 21 is formed. 20 and is schematically configured.

以下、ＴＦＴアレイ基板１０の平面構造について図２に基づき説明する。
ＴＦＴアレイ基板１０には、矩形状の画素電極９が複数、マトリクス状に設けられており、各画素電極９の縦横の境界に沿って、データ線６ａ、走査線３ａ及び容量線３ｂが設けられている。本実施例において、各画素電極９及び各画素電極９を囲むように配設されたデータ線６ａ、走査線３ａ等が形成された領域が１ドットとなっている。Hereinafter, the planar structure of theTFT array substrate 10 will be described with reference to FIG.
A plurality ofrectangular pixel electrodes 9 are provided in a matrix on theTFT array substrate 10, anddata lines 6 a,scanning lines 3 a, andcapacitor lines 3 b are provided along the vertical and horizontal boundaries of eachpixel electrode 9. ing. In the present embodiment, eachpixel electrode 9 and a region where thedata line 6a, thescanning line 3a, etc. arranged so as to surround eachpixel electrode 9 are formed are one dot.

データ線６ａは、ＴＦＴ３０を構成する多結晶シリコンからなる半導体薄膜３５のうちソース領域３５ｘに、コンタクトホール１３を介して電気的に接続されており、画素電極９は、半導体薄膜３５のうちドレイン領域３５ｙに、コンタクトホール１５、ソース線６ｂ、コンタクトホール１４を介して電気的に接続されている。また、走査線３ａの一部が半導体薄膜３５のうちチャネル領域３５ａに対向するように拡幅されており、走査線３ａの拡幅された部分が、下部ゲート電極３３及び上部ゲート電極３７として機能する。以下、走査線３ａにおいて、ゲート電極として機能する部分を単に「ゲート電極」と称し、符号３ｃで示す。また、ＴＦＴ３０を構成する半導体薄膜３５は、容量線３ｂと対向する部分にまで延設されており、この延設部分３５ｆを下電極、容量線３ｂを上電極とする蓄積容量（蓄積容量素子）６０が形成されている。 Thedata line 6 a is electrically connected to thesource region 35 x of the semiconductorthin film 35 made of polycrystalline silicon constituting theTFT 30 through thecontact hole 13, and thepixel electrode 9 is connected to the drain region of the semiconductorthin film 35. It is electrically connected to 35y through thecontact hole 15, thesource line 6b, and thecontact hole 14. Further, a part of thescanning line 3 a is widened so as to face thechannel region 35 a of the semiconductorthin film 35, and the widened part of thescanning line 3 a functions as thelower gate electrode 33 and theupper gate electrode 37. Hereinafter, in thescanning line 3a, a portion functioning as a gate electrode is simply referred to as a “gate electrode” and is denoted byreference numeral 3c. Further, the semiconductorthin film 35 constituting theTFT 30 extends to a portion facing thecapacitor line 3b, and a storage capacitor (storage capacitor element) having the extendedportion 35f as a lower electrode and thecapacitor line 3b as an upper electrode. 60 is formed.

次に、図３に基づいて、本実施例の液晶装置の断面構造について説明する。
ＴＦＴアレイ基板１０は、ガラス等の透光性材料からなる基板本体（透光性基板）１０Ａとその液晶層５０側表面に形成された画素電極９、ＴＦＴ３０、配向膜１２を主体として構成されており、対向基板２０はガラス等の透光性材料からなる基板本体２０Ａとその液晶層５０側表面に形成された共通電極２１と配向膜２２とを主体として構成されている。Next, the cross-sectional structure of the liquid crystal device of this embodiment will be described with reference to FIG.
TheTFT array substrate 10 is mainly composed of a substrate body (translucent substrate) 10A made of a translucent material such as glass, apixel electrode 9, aTFT 30, and analignment film 12 formed on the surface of theliquid crystal layer 50 side. Thecounter substrate 20 is mainly composed of asubstrate body 20A made of a translucent material such as glass, acommon electrode 21 and analignment film 22 formed on the surface of theliquid crystal layer 50 side.

詳細には、ＴＦＴアレイ基板１０において、基板本体１０Ａの直上に、シリコン酸化膜等の絶縁材料からなる下地保護膜を兼ねる下部ゲート絶縁膜（第１の絶縁膜）３４が形成されている。また、基板本体１０Ａの液晶層５０側表面にはインジウム錫酸化物（ＩＴＯ）等の透明導電性薄膜からなる画素電極９が設けられ、各画素電極９に隣接する位置に、各画素電極９をスイッチング制御する画素スイッチング用のＴＦＴ３０が設けられている。
なお、本実施例では、透過型液晶装置を例としたので、画素電極９はＩＴＯ等の透明導電性薄膜からなるが、反射型液晶装置では、画素電極９はＡｌ等の金属薄膜からなり、反射半透過型液晶装置では、ＩＴＯ等の透明導電性薄膜とＡｌ等の金属薄膜の積層構造からなる。Specifically, in theTFT array substrate 10, a lower gate insulating film (first insulating film) 34 that also serves as a base protective film made of an insulating material such as a silicon oxide film is formed immediately above thesubstrate body 10A. Further, apixel electrode 9 made of a transparent conductive thin film such as indium tin oxide (ITO) is provided on the surface of thesubstrate body 10A on theliquid crystal layer 50 side, and eachpixel electrode 9 is placed at a position adjacent to eachpixel electrode 9. Apixel switching TFT 30 for switching control is provided.
In this embodiment, since the transmissive liquid crystal device is taken as an example, thepixel electrode 9 is made of a transparent conductive thin film such as ITO. In the reflective liquid crystal device, thepixel electrode 9 is made of a metal thin film such as Al, The reflective transflective liquid crystal device has a laminated structure of a transparent conductive thin film such as ITO and a metal thin film such as Al.

この画素スイッチング用のＴＦＴ３０は、ｎチャネル型またはｐチャネル型のＬＤＤ構造のダブルゲートＴＦＴ（Thin-Film Transistor）（薄膜半導体装置）であり、図４に示すように、透光性を有する基板本体（透光性基板）１０Ａ上に、アルミニウム、タンタル、モリブデン、チタン、クロム、あるいはこれらの金属を成分とする合金等の遮光性を有する所定パターンの導電膜からなる下部ゲート電極（第１のゲート電極）３３、酸化珪素、窒化珪素等からなる下部ゲート絶縁膜（第１の絶縁膜）３４、多結晶シリコンからなる島状の半導体薄膜３５、酸化珪素、窒化珪素等からなる上部ゲート絶縁膜（第２の絶縁膜）３６、アルミニウム、タンタル、モリブデン、チタン、クロム、あるいはこれらの金属を成分とする合金等の遮光性を有する所定パターンの導電膜からなる上部ゲート電極（第２のゲート電極）３７、酸化珪素、窒化珪素等からなる層間絶縁膜３８が積層されている。 Thispixel switching TFT 30 is an n-channel or p-channel LDD double-gate TFT (Thin-Film Transistor) (thin film semiconductor device), as shown in FIG. (Translucent substrate) A lower gate electrode (first gate) made of a conductive film having a predetermined light-shielding property such as aluminum, tantalum, molybdenum, titanium, chromium, or an alloy containing these metals as a component on 10A. Electrode) 33, lower gate insulating film (first insulating film) 34 made of silicon oxide, silicon nitride, etc., island-like semiconductorthin film 35 made of polycrystalline silicon, upper gate insulating film made of silicon oxide, silicon nitride, etc. (Second insulating film) 36, and has light shielding properties such as aluminum, tantalum, molybdenum, titanium, chromium, or an alloy containing these metals as components. Upper gate electrode (second gate electrode) 37 made of a conductive film of constant pattern, silicon oxide, aninterlayer insulating film 38 made of silicon nitride or the like is laminated.

半導体薄膜３５は、チャネル領域３５ａと、このチャネル領域３５ａの両側それぞれに形成されたソース領域３５ｘ及びドレイン領域３５ｙとを備えている。
このソース領域３５ｘは、チャネル領域３５ａ側の不純物濃度が相対的に低い低濃度ソース領域３５ｂと、この低濃度ソース領域３５ｂに隣接して形成された不純物濃度が相対的に高い高濃度ソース領域３５ｄとを備えている。また、ドレイン領域３５ｙは、チャネル領域３５ａ側の不純物濃度が相対的に低い低濃度ドレイン領域３５ｃと、この低濃度ドレイン領域３５ｃに隣接して形成された不純物濃度が相対的に高い高濃度ドレイン領域３５ｅとを備えている。The semiconductorthin film 35 includes achannel region 35a and asource region 35x and adrain region 35y formed on both sides of thechannel region 35a.
Thesource region 35x includes a lowconcentration source region 35b having a relatively low impurity concentration on thechannel region 35a side, and a highconcentration source region 35d having a relatively high impurity concentration formed adjacent to the lowconcentration source region 35b. And. Thedrain region 35y includes a lowconcentration drain region 35c having a relatively low impurity concentration on thechannel region 35a side, and a high concentration drain region having a relatively high impurity concentration formed adjacent to the lowconcentration drain region 35c. 35e.

この上部ゲート絶縁膜３７上には、走査線３ａ（ゲート電極３ｃ）が形成され、本実施例では、ゲート電極３ｃの側面は上部ゲート絶縁膜３６の表面に対して略垂直となっている。また、半導体薄膜３５のうち、下部ゲート絶縁膜３４を介して下部ゲート電極３３と対向する領域、及び上部ゲート絶縁膜３７を介して上部ゲート電極３７と対向する領域が、下部ゲート電極３３及び上部ゲート電極３７それぞれからの電界によりチャネルが形成されるチャネル領域３５ａとなっている。 Ascanning line 3 a (gate electrode 3 c) is formed on the uppergate insulating film 37, and in this embodiment, the side surface of thegate electrode 3 c is substantially perpendicular to the surface of the uppergate insulating film 36. Further, in the semiconductorthin film 35, a region facing thelower gate electrode 33 via the lowergate insulating film 34 and a region facing theupper gate electrode 37 via the uppergate insulating film 37 are divided into thelower gate electrode 33 and theupper gate electrode 33. Achannel region 35 a is formed in which a channel is formed by an electric field from each of thegate electrodes 37.

このチャネル領域３５ａには、下部ゲート絶縁膜３４を介して下部ゲート電極３３が対向配置されるとともに、上部ゲート絶縁膜３６を介して上部ゲート電極３７が対向配置されている。
上部ゲート絶縁膜３６は、第１絶縁層３６ａ及び第２絶縁層３６ｂの２層構造からなるもので、第１絶縁層６ａには、チャネル領域３５ａの中央部に対応する部分に開口部３９が形成され、これによって、上部ゲート絶縁膜３６のチャネル領域３５ａの中央部に対応する部分の厚みが、このチャネル領域３５ａのソース・ドレイン端、すなわち低濃度ソース領域３５ｂ及び低濃度ドレイン領域３５ｃ近傍に対応する部分の厚みより薄くなるようになっている。Alower gate electrode 33 is disposed opposite to thechannel region 35a via a lowergate insulating film 34, and anupper gate electrode 37 is disposed opposite to thechannel region 35a via an uppergate insulating film 36.
The uppergate insulating film 36 has a two-layer structure of a first insulatinglayer 36a and a second insulatinglayer 36b, and the first insulatinglayer 6a has anopening 39 in a portion corresponding to the central portion of thechannel region 35a. Thus, the thickness of the portion of the uppergate insulating film 36 corresponding to the central portion of thechannel region 35a is close to the source / drain ends of thechannel region 35a, that is, in the vicinity of the lowconcentration source region 35b and the lowconcentration drain region 35c. It becomes thinner than the thickness of the corresponding part.

また、走査線３ａ（ゲート電極３ｃ）が形成された基板本体１０Ａ上には、シリコン酸化膜等からなる層間絶縁膜３８が形成されており、この層間絶縁膜３８上に、データ線６ａ及びソース線６ｂが形成されている。データ線６ａは層間絶縁膜３８に形成されたコンタクトホール１３を介して半導体薄膜３５の高濃度ソース領域３５ｄに電気的に接続されており、ソース線６ｂは、層間絶縁膜３８に形成されたコンタクトホール１４を介して半導体薄膜３５の高濃度ドレイン領域３５ｅに電気的に接続されている。 An interlayer insulatingfilm 38 made of a silicon oxide film or the like is formed on thesubstrate body 10A on which thescanning line 3a (gate electrode 3c) is formed. On theinterlayer insulating film 38, thedata line 6a and the source Aline 6b is formed. Thedata line 6 a is electrically connected to the highconcentration source region 35 d of the semiconductorthin film 35 through thecontact hole 13 formed in theinterlayer insulating film 38, and thesource line 6 b is a contact formed in theinterlayer insulating film 38. Thehole 14 is electrically connected to the highconcentration drain region 35 e of the semiconductorthin film 35.

また、データ線６ａ、ソース線６ｂが形成された層間絶縁膜３８上には、シリコン窒化膜等からなる第２層間絶縁膜５が形成されており、第２層間絶縁膜５上に、画素電極９が形成されている。画素電極９は、第２層間絶縁膜５に形成されたコンタクトホール１５を介して、ソース線６ｂに電気的に接続されている。
また、半導体薄膜３５の高濃度ドレイン領域３５ｅからの延設部分３５ｆ（下電極）に対して、上部ゲート絶縁膜３７と一体形成された絶縁膜（誘電体膜）を介して、走査線３ａと同層に形成された容量線３ｂが上電極として対向配置されており、これら延設部分３５ｆと容量線３ｂにより蓄積容量６０が形成されている。
また、ＴＦＴアレイ基板１０の液晶層５０側最表面には、液晶層５０内の液晶分子の配列を制御するための配向膜１２が形成されている。A second interlayer insulating film 5 made of a silicon nitride film or the like is formed on theinterlayer insulating film 38 on which thedata line 6a and thesource line 6b are formed. A pixel electrode is formed on the second interlayer insulating film 5. 9 is formed. Thepixel electrode 9 is electrically connected to thesource line 6 b through acontact hole 15 formed in the second interlayer insulating film 5.
Further, thescanning line 3a and the extendingportion 35f (lower electrode) from the highconcentration drain region 35e of the semiconductorthin film 35 are connected to thescanning line 3a via an insulating film (dielectric film) integrally formed with the uppergate insulating film 37. Thecapacitor line 3b formed in the same layer is disposed as an upper electrode so as to face each other, and astorage capacitor 60 is formed by theextended portion 35f and thecapacitor line 3b.
Analignment film 12 for controlling the alignment of liquid crystal molecules in theliquid crystal layer 50 is formed on the outermost surface of theTFT array substrate 10 on theliquid crystal layer 50 side.

他方、対向基板２０においては、基板本体２０Ａの液晶層５０側表面に、液晶装置に入射した光が、少なくとも、半導体薄膜３５のチャネル領域３５ａ、低濃度ソース領域３５ｂ及び低濃度ドレイン領域３５ｃに入射するのを防止するための遮光膜２３が形成されている。また、遮光膜２３が形成された基板本体２０Ａ上には、そのほぼ全面に渡って、ＩＴＯ等からなる共通電極２１が形成され、その液晶層５０側には、液晶層５０内の液晶分子の配列を制御するための配向膜２２が形成されている。 On the other hand, in thecounter substrate 20, light incident on the liquid crystal device is incident on at least thechannel region 35a, the lowconcentration source region 35b, and the lowconcentration drain region 35c of the semiconductorthin film 35 on the surface of thesubstrate body 20A on theliquid crystal layer 50 side. Alight shielding film 23 is formed to prevent this. Acommon electrode 21 made of ITO or the like is formed on almost the entire surface of thesubstrate body 20A on which thelight shielding film 23 is formed, and the liquid crystal molecules in theliquid crystal layer 50 are formed on theliquid crystal layer 50 side. Analignment film 22 for controlling the arrangement is formed.

このＴＦＴ３０では、上部ゲート絶縁膜３６のチャネル領域３５ａの中央部付近の厚みが、チャネル領域３５ａのソース・ドレイン端付近の厚みより薄くなっていることにより、下部ゲート電極３３及び上部ゲート電極３７によりチャネル領域３５ａに電圧を印加した場合に、電界は上部ゲート電極３７から上部ゲート絶縁膜３６のうち厚みの薄い部分を介してチャネル領域３５ａの中央部付近に集中し、下部ゲート電極３３から下部ゲート絶縁膜３４を介してチャネル領域３５ａの中央部付近に集中する。これにより、チャネル領域３５ａの周辺部分すなわちソース・ドレイン端近傍の電界強度が緩和される。 In theTFT 30, the thickness of the uppergate insulating film 36 near the center portion of thechannel region 35 a is thinner than the thickness of thechannel region 35 a near the source / drain ends, so that thelower gate electrode 33 and theupper gate electrode 37 When a voltage is applied to thechannel region 35a, the electric field is concentrated from theupper gate electrode 37 through the thin portion of the uppergate insulating film 36 near the center of thechannel region 35a, and from thelower gate electrode 33 to the lower gate. It concentrates near the center of thechannel region 35a via the insulatingfilm 34. As a result, the electric field intensity in the peripheral portion of thechannel region 35a, that is, in the vicinity of the source / drain ends, is relaxed.

以上説明したように、このダブルゲートＴＦＴ３０によれば、チャネル領域３５ａのソース・ドレイン端近傍の電界強度が緩和されるので、オフリーク電流を低減することができ、さらに、耐圧性及び信頼性を向上させることができる。
また、ゲート電圧に対する耐性あるいはドレイン電圧に対する耐性等の耐圧性を向上させることができ、信頼性を向上させることができる。
また、チャネル領域３５ａの下方に下部ゲート電極３３を、上方に上部ゲート電極３７を、それぞれ対向配置したので、チャネルの構造を上下それぞれにチャネルを有するダブルチャネル構造とすることができ、したがって、単位面積当たりの電流密度を高くすることができ、オン電流を増大させることができる。
さらに、ＬＤＤ構造としたので、ゲート電圧に対する耐性あるいはドレイン電圧に対する耐性等の耐圧性を向上させることができ、信頼性を向上させることができる。As described above, according to thedouble gate TFT 30, the electric field strength in the vicinity of the source / drain end of thechannel region 35a is relaxed, so that the off-leak current can be reduced, and further, the breakdown voltage and the reliability are improved. Can be made.
In addition, withstand voltage characteristics such as resistance to gate voltage or drain voltage can be improved, and reliability can be improved.
Further, since thelower gate electrode 33 and theupper gate electrode 37 are disposed opposite to each other below thechannel region 35a, the channel structure can be a double channel structure having channels on the upper and lower sides. The current density per area can be increased, and the on-current can be increased.
In addition, since the LDD structure is employed, it is possible to improve withstand voltage properties such as resistance to gate voltage or resistance to drain voltage, and reliability can be improved.

図５は、本発明の実施例２のｎチャネル型のＬＤＤ構造のダブルゲートＴＦＴ（Thin-Film Transistor）（薄膜半導体装置）を示す断面図である。
このダブルゲートＴＦＴが、実施例１のダブルゲートＴＦＴと異なる点は、実施例１のダブルゲートＴＦＴでは、第１絶縁層３６ａのチャネル領域３５ａの中央部に対応する位置に単に開口部３９を形成しただけであるのに対し、本実施例２のダブルゲートＴＦＴでは、第１絶縁層３６ａのチャネル領域３５ａの中央部に対応する位置に、下部ゲート電極３３と同じ大きさの開口部７１を形成した点であり、それ以外の構成要素については実施例１のダブルゲートＴＦＴと全く同様である。FIG. 5 is a cross-sectional view showing an n-channel LDD structure double gate TFT (Thin-Film Transistor) (thin film semiconductor device) according to a second embodiment of the present invention.
This double gate TFT is different from the double gate TFT of the first embodiment in that, in the double gate TFT of the first embodiment, anopening 39 is simply formed at a position corresponding to the central portion of thechannel region 35a of the first insulatinglayer 36a. In contrast, in the double gate TFT according to the second embodiment, anopening 71 having the same size as thelower gate electrode 33 is formed at a position corresponding to the center of thechannel region 35a of the first insulatinglayer 36a. The other components are the same as those of the double gate TFT according to the first embodiment.

このダブルゲートＴＦＴでは、第１絶縁層３６ａのチャネル領域３５ａの中央部に対応する位置に、下部ゲート電極３３と同じ大きさの開口部７１を形成したので、下部ゲート電極３３及び上部ゲート電極３７によりチャネル領域３５ａに電圧を印加した場合に、電界は上部ゲート電極３７から第１絶縁層３６ａの開口部７１を介してチャネル領域３５ａの中央部付近に集中し、下部ゲート電極３３から下部ゲート絶縁膜３４を介してチャネル領域３５ａの中央部付近に集中する。
これにより、チャネル領域３５ａの周辺部分であるソース・ドレイン端近傍の電界強度が緩和される。In this double gate TFT, theopening 71 having the same size as that of thelower gate electrode 33 is formed at a position corresponding to the central portion of thechannel region 35a of the first insulatinglayer 36a. Therefore, thelower gate electrode 33 and theupper gate electrode 37 are formed. When a voltage is applied to thechannel region 35a by the above, the electric field is concentrated from theupper gate electrode 37 to the vicinity of the center of thechannel region 35a through theopening 71 of the first insulatinglayer 36a, and from thelower gate electrode 33 to the lower gate insulation. Thefilm 34 is concentrated in the vicinity of the central portion of thechannel region 35a.
As a result, the electric field strength in the vicinity of the source / drain end, which is the peripheral portion of thechannel region 35a, is relaxed.

また、チャネル領域３５ａの下方に下部ゲート電極３３を、上方に上部ゲート電極３７を、それぞれ対向配置したことにより、チャネルの構造が半導体薄膜３５の上下面それぞれにチャネルを有するダブルチャネル構造となる。これにより、単位面積当たりの電流密度が高まり、オン電流が大きく増大する。 Further, thelower gate electrode 33 is disposed below thechannel region 35a and theupper gate electrode 37 is disposed above thechannel region 35a, so that the channel structure becomes a double channel structure having channels on the upper and lower surfaces of the semiconductorthin film 35, respectively. As a result, the current density per unit area is increased, and the on-current is greatly increased.

次に、このダブルゲートＴＦＴの製造方法について、図６及び図７に基づき説明する。
まず、図６（ａ）に示すように、表面を超音波洗浄等により清浄化したガラス基板等からなる透光性を有する基板本体１０Ａを用意し、この基板本体１０Ａ全面に、スパッタリング法等によりアルミニウム、タンタル、モリブデン、チタン、クロム等の金属、またはこれらの金属のいずれかを主成分とする合金等からなる遮光性を有する１０〜５００ｎｍの厚みの導電膜７２を形成し、その後、この導電膜７２をフォトリソグラフィー法によりパターニングし、所定形状にパターニングされた遮光性を有する下部ゲート電極３３とする。この下部ゲート電極３３のパターンエッジになだらかな傾斜を持たせてテーパー形状にすると、その後の工程で、薄膜を形成する時に、この下部ゲート電極３３上の薄膜の被覆性が向上する。Next, a method for manufacturing the double gate TFT will be described with reference to FIGS.
First, as shown in FIG. 6A, asubstrate body 10A having translucency made of a glass substrate or the like whose surface is cleaned by ultrasonic cleaning or the like is prepared, and the entire surface of thesubstrate body 10A is formed by sputtering or the like. Aconductive film 72 having a thickness of 10 to 500 nm having a light shielding property made of a metal such as aluminum, tantalum, molybdenum, titanium, or chromium, or an alloy containing any of these metals as a main component is formed. Thefilm 72 is patterned by photolithography to form a light-shieldinglower gate electrode 33 that is patterned into a predetermined shape. If the pattern edge of thelower gate electrode 33 is tapered to have a tapered shape, the coverage of the thin film on thelower gate electrode 33 is improved when a thin film is formed in a subsequent process.

次いで、この下部ゲート電極３３を含む基板本体１０Ａ上に、プラズマＣＶＤ法等により、基板温度が１００〜６００℃となる条件下で、酸化珪素（ＳｉＯ_２）、窒化珪素（Ｓｉ_３Ｎ_４）等からなる１０〜５０ｎｍの厚みの下部ゲート絶縁膜３４を成膜する。
この成膜工程に用いられる原料としては、モノシラン（ＳｉＨ_４）と一酸化二窒素（Ｎ_２Ｏ）との混合ガス、ジシラン（Ｓｉ_２Ｈ_６)とアンモニア（ＮＨ_３）との混合ガス、テトラエトキシシラン（ＴＥＯＳ：Ｓｉ（ＯＣ_２Ｈ_５）_４）と酸素（Ｏ_２）との混合ガス等が好適である。Next, silicon oxide (SiO₂ ), silicon nitride (Si₃ N₄ ) or the like is formed on the substratemain body 10A including thelower gate electrode 33 by a plasma CVD method or the like under a condition where the substrate temperature becomes 100 to 600 ° C. A lowergate insulating film 34 having a thickness of 10 to 50 nm is formed.
The raw material used in this film forming process includes a mixed gas of monosilane (SiH₄ ) and dinitrogen monoxide (N₂ O), a mixed gas of disilane (Si₂ H₆ ) and ammonia (NH₃ ), tetra A mixed gas of ethoxysilane (TEOS: Si (OC₂ H₅ )₄ ) and oxygen (O₂ ) is preferable.

次いで、図６（ｂ）に示すように、下部ゲート絶縁膜３４上に、プラズマＣＶＤ法等により、基板温度が１００〜６００℃となる条件下で、非晶質シリコン（ａ−Ｓｉ）からなる１０〜１００ｎｍの厚みの非晶質半導体薄膜７３を成膜する。
この成膜工程に用いられる原料としては、モノシラン（ＳｉＨ_４）、ジシラン（Ｓｉ_２Ｈ_６)等が好適である。
次いで、この非晶質半導体薄膜７３にレーザ光を照射する等して加熱することにより多結晶化し、多結晶シリコンからなる多結晶半導体薄膜７４とする。その他にも、４００〜７００℃程度でアニールすることにより非晶質半導体薄膜７３を多結晶化する固相成長法を用いてもよい。
次いで、フォトリソグラフィ法により多結晶半導体薄膜７４をパターニングし、島状の半導体薄膜３５とする。Next, as shown in FIG. 6B, the lowergate insulating film 34 is made of amorphous silicon (a-Si) under the condition that the substrate temperature is 100 to 600 ° C. by plasma CVD or the like. An amorphous semiconductorthin film 73 having a thickness of 10 to 100 nm is formed.
Monosilane (SiH₄ ), disilane (Si₂ H₆ ), and the like are suitable as raw materials used in this film forming process.
Next, the amorphous semiconductorthin film 73 is polycrystallized by irradiating it with laser light or the like to obtain a polycrystalline semiconductor thin film 74 made of polycrystalline silicon. In addition, a solid phase growth method in which the amorphous semiconductorthin film 73 is polycrystallized by annealing at about 400 to 700 ° C. may be used.
Next, the polycrystalline semiconductor thin film 74 is patterned by a photolithography method to form an island-shaped semiconductorthin film 35.

次いで、図６（ｃ）に示すように、この半導体薄膜３５を含む下部ゲート絶縁膜３４上に、ポジ型フォトレジスト７６を塗布し、下部ゲート電極３３をマスクとして基板本体１０Ａの裏面側（下部ゲート電極３３と反対側）から光Ｌを照射し、このフォトレジスト７６を露光する。
次いで、このフォトレジスト７６を現像し、このフォトレジスト７６に所定形状のパターニングを施す。これにより、図６（ｄ）に示すように、フォトレジスト７６は、下部ゲート電極３３と同じ大きさの島状のフォトレジスト７６ａを除いて除去される。Next, as shown in FIG. 6C, apositive photoresist 76 is applied on the lowergate insulating film 34 including the semiconductorthin film 35, and the back surface side (lower portion) of thesubstrate body 10A using thelower gate electrode 33 as a mask. Thisphotoresist 76 is exposed by irradiating light L from the opposite side of thegate electrode 33.
Next, thephotoresist 76 is developed, and patterning of a predetermined shape is performed on thephotoresist 76. As a result, as shown in FIG. 6D, thephotoresist 76 is removed except for the island-shapedphotoresist 76 a having the same size as thelower gate electrode 33.

ここでは、このフォトレジスト７６に下部ゲート電極３３と同じ大きさの島状のフォトレジストを形成するために、このフォトレジスト７６に適切な露光が行われる様に、光Ｌの光強度及び露光時間を適切に制御する必要がある。これにより、フォトレジスト７６は下部ゲート電極３３に対応する領域のみを除いて露光され、フォトレジスト７６の硬化領域は下部ゲート電極３３と同じ大きさとなる。
このフォトレジスト７６を現像することにより、このフォトレジスト７６に下部ゲート電極３３と同じ大きさの島状のフォトレジスト７６ａが形成される。Here, in order to form an island-shaped photoresist having the same size as that of thelower gate electrode 33 on thephotoresist 76, the light intensity and exposure time of the light L are applied so that thephotoresist 76 is appropriately exposed. Need to be controlled appropriately. As a result, thephotoresist 76 is exposed except for the region corresponding to thelower gate electrode 33, and the cured region of thephotoresist 76 has the same size as thelower gate electrode 33.
By developing thephotoresist 76, an island-like photoresist 76a having the same size as thelower gate electrode 33 is formed on thephotoresist 76.

次いで、図６（ｅ）に示すように、島状のフォトレジスト７６ａをマスクとして、半導体薄膜３５に上方より約０．１×１０^１３〜１０×１０^１３／ｃｍ^２のドーズ量で低濃度の不純物イオン（リン（Ｐ）イオンまたはボロン（Ｂ）イオン）７７を注入する。
この低濃度の不純物イオン７７注入により、半導体薄膜３５のうちフォトレジスト７６ａに覆われていない部分は上部ゲート電極３３に対して自己整合的に低濃度のソース領域３５ｂ及びドレイン領域３５ｃが形成され、フォトレジスト７６ａに覆われている部分は不純物イオン７７注入が成されないのでチャネル領域３５ａとなる。Next, as shown in FIG. 6E, with the island-shapedphotoresist 76a as a mask, the semiconductorthin film 35 has a low concentration at a dose of about 0.1 × 10¹³ to 10 × 10¹³ / cm² from above. Impurity ions (phosphorus (P) ions or boron (B) ions) 77 are implanted.
By this low-concentration impurity ion 77 implantation, a portion of the semiconductorthin film 35 that is not covered with thephotoresist 76a forms a low-concentration source region 35b and drainregion 35c in a self-aligned manner with respect to theupper gate electrode 33. The portion covered with thephotoresist 76a becomes thechannel region 35a because theimpurity ions 77 are not implanted.

次いで、図７（ｆ）に示すように、島状のフォトレジスト７６ａ及び半導体薄膜３５を含む下部ゲート絶縁膜３４上に、プラズマＣＶＤ法等により、基板温度が１００〜６００℃となる条件下で、酸化珪素（ＳｉＯ_２）、窒化珪素（Ｓｉ_３Ｎ_４）等からなる２０〜１０００ｎｍの厚みの第１絶縁層３６ａを成膜する。
この成膜工程に用いられる原料は、下部ゲート絶縁膜３４と全く同様である。
この結果、島状のフォトレジスト７６ａ上、及びこの島状のフォトレジスト７６ａ上を除く半導体薄膜３５及び下部ゲート絶縁膜３４上それぞれに、第１絶縁層３６ａが成膜されることとなる。Next, as shown in FIG. 7F, on the lowergate insulating film 34 including the island-like photoresist 76a and the semiconductorthin film 35, the substrate temperature is set to 100 to 600 ° C. by plasma CVD or the like. Then, a first insulatinglayer 36a having a thickness of 20 to 1000 nm made of silicon oxide (SiO₂ ), silicon nitride (Si₃ N₄ ), or the like is formed.
The raw material used in this film forming process is exactly the same as that of the lowergate insulating film 34.
As a result, the first insulatinglayer 36a is formed on the island-shapedphotoresist 76a and on the semiconductorthin film 35 and the lowergate insulating film 34 except for the island-shapedphotoresist 76a.

次いで、リフトオフ法により、島状のフォトレジスト７６ａと該島状のフォトレジスト７６上の第１絶縁層３６ａを除去する。
これにより、図７（ｇ）に示すように、半導体薄膜３５及び下部ゲート絶縁膜３４上に、島状のフォトレジスト７６ａと平面視同一形状の開口部７１を有する第１絶縁層３６ａが形成されることとなる。
次いで、図７（ｈ）に示すように、半導体薄膜３５を含む第１絶縁層３６ａ上に、プラズマＣＶＤ法等により、基板温度が１００〜６００℃となる条件下で、酸化珪素（ＳｉＯ_２）、窒化珪素（Ｓｉ_３Ｎ_４）等からなる２０〜１０００ｎｍの厚みの第２絶縁層３６ｂを成膜する。
この成膜工程に用いられる原料は、下部ゲート絶縁膜３４と全く同様である。これら第１絶縁層３６ａ及び第２絶縁層３６ｂにより上部ゲート絶縁膜３６が構成される。Next, the island-like photoresist 76a and the first insulatinglayer 36a on the island-like photoresist 76 are removed by a lift-off method.
As a result, as shown in FIG. 7G, the first insulatinglayer 36a having theopening 71 having the same shape as that of the island-shapedphotoresist 76a is formed on the semiconductorthin film 35 and the lowergate insulating film 34. The Rukoto.
Next, as shown in FIG. 7H, silicon oxide (SiO₂ ) is formed on the first insulatinglayer 36a including the semiconductorthin film 35 under a condition that the substrate temperature is 100 to 600 ° C. by plasma CVD or the like. A second insulatinglayer 36b made of silicon nitride (Si₃ N₄ ) or the like and having a thickness of 20 to 1000 nm is formed.
The raw material used in this film forming process is exactly the same as that of the lowergate insulating film 34. The first insulatinglayer 36a and the second insulatinglayer 36b constitute an uppergate insulating film 36.

次いで、図７（ｉ）に示すように、第２絶縁層３６ｂ全面に、スパッタリング法等によりアルミニウム、タンタル、モリブデン、チタン、クロム等の金属、またはこれらの金属のいずれかを主成分とする合金等からなる１０〜５００ｎｍの厚みの導電膜７９を形成し、その後、この導電膜７９をフォトリソグラフィー法によりパターニングし、上部ゲート電極３７より幅が広くかつ半導体薄膜３５より幅が狭い上部ゲート電極３７とする。 Next, as shown in FIG. 7 (i), a metal such as aluminum, tantalum, molybdenum, titanium, or chromium, or an alloy containing any of these metals as a main component is formed on the entire surface of the second insulatinglayer 36b by sputtering or the like. Aconductive film 79 having a thickness of 10 to 500 nm is formed, and then theconductive film 79 is patterned by a photolithography method. Theupper gate electrode 37 is wider than theupper gate electrode 37 and narrower than the semiconductorthin film 35. And

次いで、上部ゲート電極３７をマスクとして、半導体薄膜３５に上方より約０．１×１０^１５〜１０×１０^１５／ｃｍ^２のドーズ量で高濃度の不純物イオン（リン（Ｐ）イオンまたはボロン（Ｂ）イオン）８１を注入する。
この高濃度の不純物イオン８１注入により、半導体薄膜３５のうち上部ゲート電極３７に覆われていない部分は上部ゲート電極３７に対して自己整合的に高濃度のソース領域３５ｄ及びドレイン領域３５ｅが形成される。なお、上部ゲート電極３７に覆われている部分は高濃度の不純物イオン８１注入が成されないので、低濃度のソース領域３５ｂ、ドレイン領域３５ｃ及びチャネル領域３５ａのままである。Next, high-concentration impurity ions (phosphorus (P) ions or boron (B) with a dose of about 0.1 × 10¹⁵ to 10 × 10¹⁵ / cm² from above are formed on the semiconductorthin film 35 using theupper gate electrode 37 as a mask. ) Ion) 81 is implanted.
By this highconcentration impurity ion 81 implantation, a portion of the semiconductorthin film 35 that is not covered with theupper gate electrode 37 is formed with a highconcentration source region 35d and drainregion 35e in a self-aligned manner with respect to theupper gate electrode 37. The The portion covered with theupper gate electrode 37 is not implanted with the high-concentration impurity ions 81, so that the low-concentration source region 35b, drainregion 35c, andchannel region 35a remain.

次いで、図７（ｊ）に示すように、上部ゲート電極３７を含む第２絶縁層３６ｂ上に、プラズマＣＶＤ法等により、基板温度が１００〜６００℃となる条件下で、酸化珪素（ＳｉＯ_２）、窒化珪素（Ｓｉ_３Ｎ_４）等からなる１００〜１０００ｎｍの厚みの層間絶縁膜３８を成膜する。この成膜工程に用いられる原料は、下部ゲート絶縁膜３４、第１絶縁層３６ａ及び第２絶縁層３６ｂと全く同様である。
次いで、層間絶縁膜３８上に所定形状のフォトレジスト（図示略）を形成し、このフォトレジストをマスクとして上部ゲート絶縁膜３６及び層間絶縁膜３８にドライエッチングを施し、これら上部ゲート絶縁膜３６及び層間絶縁膜３８に、高濃度ソース領域３５ｄに達するコンタクトホール１３及び高濃度ドレイン領域３５ｅに達するコンタクトホール１４をそれぞれ形成する。Next, as shown in FIG. 7J, silicon oxide (SiO₂ ) is formed on the second insulatinglayer 36b including theupper gate electrode 37 under a condition that the substrate temperature is 100 to 600 ° C. by plasma CVD or the like. ), Aninterlayer insulating film 38 having a thickness of 100 to 1000 nm made of silicon nitride (Si₃ N₄ ) or the like is formed. The raw material used in this film forming process is exactly the same as that of the lowergate insulating film 34, the first insulatinglayer 36a, and the second insulatinglayer 36b.
Next, a photoresist (not shown) having a predetermined shape is formed on theinterlayer insulating film 38, and the uppergate insulating film 36 and theinterlayer insulating film 38 are dry-etched using the photoresist as a mask, and the uppergate insulating film 36 and Acontact hole 13 reaching the highconcentration source region 35d and acontact hole 14 reaching the highconcentration drain region 35e are formed in theinterlayer insulating film 38, respectively.

次いで、層間絶縁膜３８全面に、スパッタリング法等により、アルミニウム、タンタル、モリブデン、チタン、クロム等の金属、あるいはこれらの金属のうち少なくとも１種を含む合金等からなる導電膜を形成し、その後、この導電膜をフォトリソグラフィ法によりパターニングし、ソース電極６ａ及びドレイン電極６ｂとする。
以上により、ｎチャネル型またはｐチャネル型のＬＤＤ構造のダブルゲートＴＦＴを作製することができる。Next, a conductive film made of a metal such as aluminum, tantalum, molybdenum, titanium, or chromium, or an alloy containing at least one of these metals is formed on the entire surface of theinterlayer insulating film 38 by a sputtering method or the like. This conductive film is patterned by photolithography to form asource electrode 6a and adrain electrode 6b.
As described above, a double-gate TFT having an n-channel or p-channel LDD structure can be manufactured.

以上説明した様に、このＬＤＤ構造のダブルゲートＴＦＴによれば、第１絶縁層３６ａのチャネル領域３５ａの中央部に対応する位置に、下部ゲート電極３３と同じ大きさの開口部７１を形成したので、下部ゲート電極３３及び上部ゲート電極３７によりチャネル領域３５ａに電圧を印加した場合に、電界は上部ゲート電極３７から第１絶縁層３６ａの開口部７１を介してチャネル領域３５ａの中央部付近に集中し、下部ゲート電極３３から下部ゲート絶縁膜３４を介してチャネル領域３５ａの中央部付近に集中することとなり、チャネル領域３５ａのソース・ドレイン端近傍の電界強度が緩和される。したがって、オフリーク電流を低減することができ、さらに、耐圧性及び信頼性を向上させることができる。 As described above, according to the double gate TFT having the LDD structure, theopening 71 having the same size as thelower gate electrode 33 is formed at the position corresponding to the center of thechannel region 35a of the first insulatinglayer 36a. Therefore, when a voltage is applied to thechannel region 35a by thelower gate electrode 33 and theupper gate electrode 37, the electric field is generated from theupper gate electrode 37 to the vicinity of the center of thechannel region 35a through theopening 71 of the first insulatinglayer 36a. It concentrates and concentrates from thelower gate electrode 33 to the vicinity of the center of thechannel region 35a through the lowergate insulating film 34, and the electric field strength in the vicinity of the source / drain ends of thechannel region 35a is relaxed. Therefore, off-leakage current can be reduced, and further, pressure resistance and reliability can be improved.

また、チャネル領域４ａの下方に下部ゲート電極２を、上方に上部ゲート電極６を、それぞれ対向配置したので、チャネルの構造を上下それぞれにチャネルを有するダブルチャネル構造とすることができる。したがって、チャネル領域４ａの中央部へ電流を集中させることができ、オン電流を増大させることができる。
さらに、ＬＤＤ構造としたので、ゲート電圧に対する耐性あるいはドレイン電圧に対する耐性等の耐圧性を向上させることができ、信頼性を向上させることができる。Further, since thelower gate electrode 2 and theupper gate electrode 6 are disposed opposite to each other below the channel region 4a, the channel structure can be a double channel structure having channels on the upper and lower sides, respectively. Therefore, the current can be concentrated at the center of the channel region 4a, and the on-current can be increased.
In addition, since the LDD structure is employed, it is possible to improve withstand voltage properties such as resistance to gate voltage or resistance to drain voltage, and reliability can be improved.

また、このダブルゲートＴＦＴの製造方法によれば、半導体薄膜３５を含む下部ゲート絶縁膜３４上に、ポジ型フォトレジスト７６を塗布し、下部ゲート電極３３をマスクとして基板本体１０Ａの裏面側から光Ｌを照射し、このフォトレジスト７６を露光して島状のフォトレジスト７６ａとし、このフォトレジスト７６ａを含む全面に第１絶縁層３６ａを成膜し、リフトオフ法により、島状のフォトレジスト７６ａと該島状のフォトレジスト７６上の第１絶縁層３６ａを除去するので、第１絶縁層３６ａのチャネル領域３５ａの中央部に対応する位置に、下部ゲート電極３３と同じ大きさの開口部７１を形成することができ、オフリーク電流を低減するとともに、オン電流を増大させることができ、さらに、耐圧性及び信頼性を向上させることができるＬＤＤ構造のダブルゲートＴＦＴを、容易にかつ低コストで作製することができる。 Further, according to this method for manufacturing a double gate TFT, apositive photoresist 76 is applied on the lowergate insulating film 34 including the semiconductorthin film 35, and light is applied from the back side of thesubstrate body 10A using thelower gate electrode 33 as a mask. L is irradiated, and thephotoresist 76 is exposed to form an island-shapedphotoresist 76a. A first insulatinglayer 36a is formed on the entire surface including thephotoresist 76a, and the island-shapedphotoresist 76a is formed by a lift-off method. Since the first insulatinglayer 36a on the island-shapedphotoresist 76 is removed, anopening 71 having the same size as that of thelower gate electrode 33 is formed at a position corresponding to the central portion of thechannel region 35a of the first insulatinglayer 36a. Can be formed, the off-leakage current can be reduced, the on-current can be increased, and the withstand voltage and reliability can be improved. The double gate TFT having an LDD structure that can, can be manufactured easily and at low cost.

図８は、本発明の実施例３のｎチャネル型のＬＤＤ構造のダブルゲートＴＦＴの製造方法を示す過程図であり、この製造方法により上述した実施例２のｎチャネル型のＬＤＤ構造のダブルゲートＴＦＴが得られる。
このダブルゲートＴＦＴの製造方法について、図８に基づき説明する。
この製造方法においては、半導体薄膜３５上に下部ゲート電極３３と同じ大きさの島状のフォトレジスト７６ａを形成するまでは、上記実施例２と全く同様である。FIG. 8 is a process diagram showing a method of manufacturing an n-channel type LDD structure double gate TFT according to the third embodiment of the present invention. By this manufacturing method, the n-channel LDD structure double gate according to the second embodiment described above. A TFT is obtained.
A method for manufacturing the double gate TFT will be described with reference to FIG.
This manufacturing method is exactly the same as that of the second embodiment until the island-shapedphotoresist 76a having the same size as thelower gate electrode 33 is formed on the semiconductorthin film 35.

その後、図８（ａ）に示すように、島状のフォトレジスト７６ａ及び半導体薄膜３５を含む下部ゲート絶縁膜３４上に、プラズマＣＶＤ法等により、基板温度が１００〜６００℃となる条件下で、酸化珪素（ＳｉＯ_２）、窒化珪素（Ｓｉ_３Ｎ_４）等からなる２０〜１０００ｎｍの厚みの第１絶縁層３６ａを成膜する。
この成膜工程に用いられる原料は、下部ゲート絶縁膜３４と全く同様である。
この結果、島状のフォトレジスト７６ａ上、及びこの島状のフォトレジスト７６ａ上を除く半導体薄膜３５及び下部ゲート絶縁膜３４上それぞれに、第１絶縁層３６ａが成膜されることとなる。Thereafter, as shown in FIG. 8A, on the lowergate insulating film 34 including the island-like photoresist 76a and the semiconductorthin film 35, the substrate temperature is set to 100 to 600 ° C. by plasma CVD or the like. Then, a first insulatinglayer 36a having a thickness of 20 to 1000 nm made of silicon oxide (SiO₂ ), silicon nitride (Si₃ N₄ ), or the like is formed.
The raw material used in this film forming process is exactly the same as that of the lowergate insulating film 34.
As a result, the first insulatinglayer 36a is formed on the island-shapedphotoresist 76a and on the semiconductorthin film 35 and the lowergate insulating film 34 except for the island-shapedphotoresist 76a.

次いで、図８（ｂ）に示すように、島状のフォトレジスト７６ａ及び第１絶縁層３６ａをマスクとして、半導体薄膜３５に上方より約０．１×１０¹³〜１０×１０¹³／ｃｍ²のドーズ量で低濃度の不純物イオン（リン（Ｐ）イオンまたはボロン（Ｂ）イオン）７７を注入する。
この低濃度の不純物イオン７７注入により、半導体薄膜３５のうち第１絶縁層３６ａのみにより覆われている部分は上部ゲート電極３３に対して自己整合的に低濃度のソース領域３５ｂ及びドレイン領域３５ｃが形成され、フォトレジスト７６ａ及び第１絶縁層３６ａに覆われている部分は不純物イオン７７注入が成されないのでチャネル領域３５ａとなる。Next, as shown in FIG. 8B, the island-shapedphotoresist 76a and the first insulatinglayer 36a are used as a mask, and the semiconductorthin film 35 has a thickness of about 0.1 × 10¹³ to 10 × 10¹³ / cm² from above. A low concentration impurity ion (phosphorus (P) ion or boron (B) ion) 77 is implanted at a dose.
By this lowconcentration impurity ion 77 implantation, portions of the semiconductorthin film 35 that are covered only by the first insulatinglayer 36 a have lowconcentration source regions 35 b anddrain regions 35 c in a self-aligned manner with respect to theupper gate electrode 33. The portion formed and covered with thephotoresist 76a and the first insulatinglayer 36a becomes thechannel region 35a because theimpurity ions 77 are not implanted.

リフトオフ法により、島状のフォトレジスト７６ａと該島状のフォトレジスト７６上の第１絶縁層３６ａを除去する工程以降は、実施例２のダブルゲートＴＦＴの製造方法と全く同様である。
このダブルゲートＴＦＴの製造方法においても、実施例２のダブルゲートＴＦＴの製造方法と全く同様、オフリーク電流を低減することができ、オン電流を増大させることができ、耐圧性及び信頼性を向上させることができるダブルゲートＴＦＴを、容易にかつ低コストで作製することができる。After the step of removing the island-like photoresist 76a and the first insulatinglayer 36a on the island-like photoresist 76 by the lift-off method, the manufacturing method of the double gate TFT of the second embodiment is exactly the same.
Also in this double gate TFT manufacturing method, the off-leakage current can be reduced, the on-current can be increased, and the withstand voltage and the reliability can be improved, just like the double gate TFT manufacturing method of the second embodiment. A double-gate TFT that can be manufactured can be easily manufactured at low cost.

図９は、本発明の実施例４のｎチャネル型またはｐチャネル型のＬＤＤ構造のダブルゲートＴＦＴ（Thin-Film Transistor）（薄膜半導体装置）を示す断面図である。
このダブルゲートＴＦＴが、実施例２のダブルゲートＴＦＴと異なる点は、実施例２のダブルゲートＴＦＴでは、第１絶縁層３６ａのチャネル領域３５ａの中央部に対応する位置に、下部ゲート電極３３と同じ大きさの開口部７１を形成したのに対し、本実施例４のダブルゲートＴＦＴでは、第１絶縁層３６ａのチャネル領域３５ａの中央部に対応する位置に、下部ゲート電極３３より幅が狭い開口部９１を形成した点であり、それ以外の構成要素については実施例２のＴＦＴと全く同様である。FIG. 9 is a cross-sectional view showing an n-channel or p-channel LDD double-gate TFT (Thin-Film Transistor) (thin film semiconductor device) according to a fourth embodiment of the present invention.
This double gate TFT is different from the double gate TFT of the second embodiment in that, in the double gate TFT of the second embodiment, thelower gate electrode 33 and the position corresponding to the central portion of thechannel region 35a of the first insulatinglayer 36a. Whereas theopening 71 having the same size is formed, in the double gate TFT of the fourth embodiment, the width is narrower than that of thelower gate electrode 33 at a position corresponding to the central portion of thechannel region 35a of the first insulatinglayer 36a. Theopening 91 is formed, and other components are the same as those of the TFT of the second embodiment.

このダブルゲートＴＦＴでは、第１絶縁層３６ａのチャネル領域３５ａの中央部に対応する位置に、下部ゲート電極３３より幅が狭い開口部９１を形成したことにより、下部ゲート電極３３及び上部ゲート電極３７によりチャネル領域３５ａに電圧を印加した場合に、電界は上部ゲート電極３７から第１絶縁層３６ａの開口部９１を介してチャネル領域３５ａの中央部付近に集中し、下部ゲート電極３３から下部ゲート絶縁膜３４を介してチャネル領域３５ａの中央部付近に集中する。 In this double gate TFT, anopening 91 having a width smaller than that of thelower gate electrode 33 is formed at a position corresponding to the central portion of thechannel region 35a of the first insulatinglayer 36a, so that thelower gate electrode 33 and theupper gate electrode 37 are formed. When a voltage is applied to thechannel region 35a by the above, the electric field is concentrated from theupper gate electrode 37 to the vicinity of the center of thechannel region 35a through theopening 91 of the first insulatinglayer 36a, and from thelower gate electrode 33 to the lower gate insulation. Thefilm 34 is concentrated in the vicinity of the central portion of thechannel region 35a.

これにより、チャネル領域３５ａのソース・ドレイン端近傍の電界強度が緩和され、オフリーク電流が大きく低減され、さらに、耐圧性及び信頼性がさらに向上する。
また、チャネル領域３５ａの下方に下部ゲート電極３３を、上方に上部ゲート電極３７を、それぞれ対向配置したことにより、チャネルの構造が上下それぞれにチャネルを有するダブルチャネル構造となり、単位面積当たりの電流密度が高まり、オン電流が増大する。As a result, the electric field strength in the vicinity of the source / drain ends of thechannel region 35a is relaxed, the off-leakage current is greatly reduced, and the pressure resistance and reliability are further improved.
Further, thelower gate electrode 33 is disposed below thechannel region 35a, and theupper gate electrode 37 is disposed above thechannel region 35a, so that the channel structure has a double channel structure having channels on the upper and lower sides, and current density per unit area is obtained. Increases and the on-current increases.

このダブルゲートＴＦＴの製造方法は、ポジ型フォトレジスト７６の露光条件を除いて上記実施例２と全く同様である。
この露光条件は、上記実施例２では、露光過多や露光不足にならない適切な露光条件を選択したのに対し、本実施例では、光強度、露光時間の少なくとも一方を大きくする「露光過多」を選択する。露光過多の場合、図１０に示すように、マスクとなる下部ゲート電極３３の裏側に回り込む光Ｌの光量が増加し、ポジ型フォトレジスト７６の硬化領域９２は下部ゲート電極３３の幅より狭くなる。よって、島状のポジ型フォトレジスト７６ａとなるフォトレジスト７６の硬化領域９２は下部ゲート電極３３の幅より狭くなる。The manufacturing method of this double gate TFT is exactly the same as that of the second embodiment except for the exposure condition of thepositive photoresist 76.
As for the exposure conditions, in Example 2 described above, appropriate exposure conditions that do not cause overexposure or underexposure are selected, whereas in this embodiment, “overexposure” that increases at least one of light intensity and exposure time is set. select. In the case of overexposure, as shown in FIG. 10, the amount of light L that wraps around the back side of thelower gate electrode 33 serving as a mask increases, and the curedregion 92 of thepositive photoresist 76 becomes narrower than the width of thelower gate electrode 33. . Therefore, the curedregion 92 of thephotoresist 76 that becomes the island-shapedpositive photoresist 76 a becomes narrower than the width of thelower gate electrode 33.

したがって、フォトレジスト７６を露光過多とすることにより、下部ゲート電極３３より幅の狭い島状のポジ型フォトレジストを形成することができ、この島状のポジ型フォトレジストを用いて、第１絶縁層３６ａのチャネル領域３５ａの中央部に対応する位置に、下部ゲート電極３３より幅が狭い開口部９１を形成することができる。 Therefore, by making thephotoresist 76 overexposed, an island-shaped positive photoresist having a width smaller than that of thelower gate electrode 33 can be formed, and the first insulation is formed using the island-shaped positive photoresist. Anopening 91 having a width smaller than that of thelower gate electrode 33 can be formed at a position corresponding to the central portion of thechannel region 35a of thelayer 36a.

このダブルゲートＴＦＴによれば、第１絶縁層３６ａのチャネル領域３５ａの中央部に対応する位置に、下部ゲート電極３３より幅が狭い開口部９１を形成したので、オフリーク電流を低減することができ、オン電流を大きく増大させることができ、耐圧性及び信頼性をさらに向上させることができる。 According to this double gate TFT, since theopening 91 having a width smaller than that of thelower gate electrode 33 is formed at a position corresponding to the central portion of thechannel region 35a of the first insulatinglayer 36a, off-leakage current can be reduced. The on-current can be greatly increased, and the pressure resistance and reliability can be further improved.

図１１は、本発明の実施例５のｎチャネル型またはｐチャネル型のＬＤＤ構造のダブルゲートＴＦＴ（Thin-Film Transistor）（薄膜半導体装置）を示す断面図である。
このダブルゲートＴＦＴが、実施例２のダブルゲートＴＦＴと異なる点は、実施例２のダブルゲートＴＦＴでは、第１絶縁層３６ａのチャネル領域３５ａの中央部に対応する位置に、下部ゲート電極３３と同じ大きさの開口部７１を形成したのに対し、本実施例５のダブルゲートＴＦＴでは、第１絶縁層３６ａのチャネル領域３５ａの中央部に対応する位置に、下部ゲート電極３３より幅が広い開口部１０１を形成した点であり、それ以外の構成要素については実施例２のＴＦＴと全く同様である。FIG. 11 is a sectional view showing an n-channel or p-channel LDD structure double gate TFT (Thin-Film Transistor) (thin film semiconductor device) of Example 5 of the present invention.
This double gate TFT is different from the double gate TFT of the second embodiment in that, in the double gate TFT of the second embodiment, thelower gate electrode 33 and the position corresponding to the central portion of thechannel region 35a of the first insulatinglayer 36a. Whereas theopening 71 having the same size is formed, the double gate TFT of the fifth embodiment is wider than thelower gate electrode 33 at a position corresponding to the center of thechannel region 35a of the first insulatinglayer 36a. Theopening 101 is formed, and the other components are the same as those of the TFT of the second embodiment.

このダブルゲートＴＦＴでは、チャネル領域３５ａのソース・ドレイン端近傍の電界強度が緩和され、オフリーク電流が大きく低減され、さらに、耐圧性及び信頼性がさらに向上する。
また、チャネル領域３５ａの下方に下部ゲート電極３３を、上方に上部ゲート電極３７を、それぞれ対向配置したことにより、チャネルの構造が上下それぞれにチャネルを有するダブルチャネル構造となり、単位面積当たりの電流密度が高まり、オン電流が増大する。In this double gate TFT, the electric field strength in the vicinity of the source / drain end of thechannel region 35a is relaxed, the off-leakage current is greatly reduced, and the breakdown voltage and reliability are further improved.
Further, thelower gate electrode 33 is disposed below thechannel region 35a, and theupper gate electrode 37 is disposed above thechannel region 35a, so that the channel structure has a double channel structure having channels on the upper and lower sides, and current density per unit area is obtained. Increases and the on-current increases.

このダブルゲートＴＦＴの製造方法は、ポジ型フォトレジスト７６の露光条件を除いて上記実施例２と全く同様である。
この露光条件は、上記実施例２では、露光過多や露光不足にならない適切な露光条件を選択したのに対し、本実施例では、光強度、露光時間の少なくとも一方を小さくする「露光不足」を選択する。露光不足の場合、図１２に示すように、マスクとなる下部ゲート電極３３の裏側には光Ｌが回り込まず、ポジ型フォトレジスト７６の硬化領域９２は下部ゲート電極３３の幅より広くなる。よって、島状のポジ型フォトレジスト７６ａとなるフォトレジスト７６の硬化領域９２は下部ゲート電極３３の幅より広くなる。The manufacturing method of this double gate TFT is exactly the same as that of the second embodiment except for the exposure condition of thepositive photoresist 76.
As for the exposure conditions, in Example 2 described above, appropriate exposure conditions that do not cause overexposure or underexposure are selected, whereas in this embodiment, “underexposure” that reduces at least one of light intensity and exposure time is reduced. select. In the case of underexposure, as shown in FIG. 12, the light L does not enter the back side of thelower gate electrode 33 serving as a mask, and thehardened region 92 of thepositive photoresist 76 becomes wider than the width of thelower gate electrode 33. Therefore, the curedregion 92 of thephotoresist 76 that becomes the island-shapedpositive photoresist 76 a is wider than the width of thelower gate electrode 33.

したがって、この露光不足のフォトレジスト７６を現像することにより、このフォトレジスト７６の非硬化領域が除去されるので、下部ゲート電極３３より幅の広い島状のポジ型フォトレジストが形成されることとなる。
また、露光条件によらず、露光後の現像処理時間を長くしたり、あるいは、現像時の現像液の温度を通常よりも高くすることで、同様に、下部ゲート電極３３より幅の広い島状のポジ型フォトレジストが形成される。本発明においては、いずれの方法を用いてもよい。Therefore, by developing the underexposedphotoresist 76, the uncured region of thephotoresist 76 is removed, so that an island-like positive photoresist wider than thelower gate electrode 33 is formed. Become.
Also, regardless of the exposure conditions, by increasing the development processing time after exposure, or by increasing the temperature of the developing solution during development, the island shape is wider than thelower gate electrode 33. A positive type photoresist is formed. Any method may be used in the present invention.

このダブルゲートＴＦＴによれば、第１絶縁層３６ａのチャネル領域３５ａの中央部に対応する位置に、下部ゲート電極３３より幅が広い開口部１０１を形成したので、オフリーク電流をさらに低減することができ、オン電流を増大させることができ、耐圧性及び信頼性をさらに向上させることができる。 According to the double gate TFT, since theopening 101 having a width wider than that of thelower gate electrode 33 is formed at a position corresponding to the center of thechannel region 35a of the first insulatinglayer 36a, the off-leakage current can be further reduced. In addition, the on-current can be increased, and the pressure resistance and reliability can be further improved.

図１３は、本発明の実施例６のｎチャネル型またはｐチャネル型のＬＤＤ構造のダブルゲートＴＦＴ（Thin-Film Transistor）（薄膜半導体装置）を示す断面図である。
このダブルゲートＴＦＴが、実施例１のダブルゲートＴＦＴと異なる点は、実施例１のダブルゲートＴＦＴでは、上部ゲート絶縁膜３６を第１及び第２絶縁層３６ａ、３６ｂの２層構造とし、第１絶縁層３６ａのチャネル領域３５ａの中央部に対応する位置に開口部３９を形成したのに対し、本実施例６のダブルゲートＴＦＴでは、上部ゲート絶縁膜（第２の絶縁膜）を単層構造とし、この上部ゲート絶縁膜１１１の厚みを、チャネル領域３５ａの中央部に対応する中央部分１１１ａの厚みが、このチャネル領域３５ａのソース・ドレイン端近傍に対応する周辺部分１１１ｂの厚みより薄くなるようにした点であり、それ以外の構成要素については実施例１のダブルゲートＴＦＴと全く同様である。FIG. 13 is a cross-sectional view showing an n-channel or p-channel LDD structure double gate TFT (Thin-Film Transistor) (thin film semiconductor device) according toEmbodiment 6 of the present invention.
This double gate TFT differs from the double gate TFT of the first embodiment in that the uppergate insulating film 36 has a two-layer structure of first and second insulatinglayers 36a, 36b in the double gate TFT of the first embodiment. Whereas theopening 39 is formed at a position corresponding to the central portion of thechannel region 35a of the first insulatinglayer 36a, the upper gate insulating film (second insulating film) is a single layer in the double gate TFT of the sixth embodiment. The uppergate insulating film 111 is structured such that the thickness of thecentral portion 111a corresponding to the central portion of thechannel region 35a is smaller than the thickness of theperipheral portion 111b corresponding to the vicinity of the source / drain ends of thechannel region 35a. The other components are the same as those of the double gate TFT of the first embodiment.

このダブルゲートＴＦＴでは、上部ゲート絶縁膜１１１の厚みを、チャネル領域３５ａの中央部に対応する中央部分１１１ａの厚みが、このチャネル領域３５ａのソース・ドレイン端近傍に対応する周辺部分１１１ｂの厚みより薄くなるようにしたので、オフリーク電流が低減され、さらに、耐圧性及び信頼性が向上する。
また、チャネルの構造が上下それぞれにチャネルを有するダブルチャネル構造となり、単位面積当たりの電流密度が高まり、オン電流が増大する。In this double gate TFT, the thickness of the uppergate insulating film 111 is set so that the thickness of thecentral portion 111a corresponding to the central portion of thechannel region 35a is larger than the thickness of theperipheral portion 111b corresponding to the vicinity of the source / drain ends of thechannel region 35a. Since the thickness is reduced, the off-leakage current is reduced, and the pressure resistance and reliability are further improved.
In addition, the channel structure is a double channel structure having channels on the upper and lower sides, the current density per unit area is increased, and the on-current is increased.

次に、このダブルゲートＴＦＴの製造方法について、図１４及び図１５に基づき説明する。
この製造方法においては、半導体薄膜３５に低濃度の不純物イオン７７を注入し、チャネル領域３５ａの両側それぞれに低濃度ソース領域３５ｂ及び低濃度ドレイン領域３５ｃを形成するまでは、上記実施例２と全く同様である。
その後、図１４（ａ）に示すように、半導体薄膜３５を含む下部ゲート絶縁膜３４上に、プラズマＣＶＤ法等により、基板温度が１００〜６００℃となる条件下で、酸化珪素（ＳｉＯ_２）、窒化珪素（Ｓｉ_３Ｎ_４）等からなる１０〜５０ｎｍの厚みの上部ゲート絶縁膜１１１を成膜する。Next, a method for manufacturing the double gate TFT will be described with reference to FIGS.
In this manufacturing method, lowconcentration impurity ions 77 are implanted into the semiconductorthin film 35, and the lowconcentration source region 35b and the lowconcentration drain region 35c are formed on both sides of thechannel region 35a. It is the same.
Thereafter, as shown in FIG. 14A, silicon oxide (SiO₂ ) is formed on the lowergate insulating film 34 including the semiconductorthin film 35 under a condition that the substrate temperature is 100 to 600 ° C. by plasma CVD or the like. Then, an uppergate insulating film 111 having a thickness of 10 to 50 nm made of silicon nitride (Si₃ N₄ ) or the like is formed.

次いで、図１４（ｂ）に示すように、上部ゲート絶縁膜１１１上に、ネガ型フォトレジスト１１２を塗布し、下部ゲート電極３３をマスクとして基板本体１０Ａの裏面側（下部ゲート電極３３と反対側）から光Ｌを照射し、このフォトレジスト１１２を露光する。
次いで、このフォトレジスト１１２を現像する。これにより、図１４（ｃ）に示すように、フォトレジスト１１２には、下部ゲート電極３３と同じ大きさの開口部１１３が形成される。Next, as shown in FIG. 14B, anegative photoresist 112 is applied on the uppergate insulating film 111, and the back surface side of thesubstrate body 10A (opposite side to the lower gate electrode 33) using thelower gate electrode 33 as a mask. ) Is irradiated with light L, and thephotoresist 112 is exposed.
Next, thephotoresist 112 is developed. As a result, anopening 113 having the same size as thelower gate electrode 33 is formed in thephotoresist 112 as shown in FIG.

ここでは、このフォトレジスト１１２に下部ゲート電極３３と同じ大きさの開口部１１３を形成するために、上記実施例２と同様、適切な露光が行われる様に、光Ｌの光強度及び露光時間を適切に制御する必要がある。これにより、フォトレジスト１１２は下部ゲート電極３３に対応する領域のみを除いて露光され、フォトレジスト１１２の非硬化領域は下部ゲート電極３３と同じ大きさとなる。
このフォトレジスト１１２を現像することにより、このフォトレジスト１１２に下部ゲート電極３３と同じ大きさの開口部１１３が形成される。Here, in order to form theopening 113 having the same size as that of thelower gate electrode 33 in thephotoresist 112, the light intensity of the light L and the exposure time so that appropriate exposure is performed as in the second embodiment. Need to be controlled appropriately. As a result, thephotoresist 112 is exposed except for the region corresponding to thelower gate electrode 33, and the uncured region of thephotoresist 112 has the same size as thelower gate electrode 33.
By developing thephotoresist 112, anopening 113 having the same size as thelower gate electrode 33 is formed in thephotoresist 112.

次いで、図１５（ｄ）に示すように、このフォトレジスト１１２をマスクとして上部ゲート絶縁膜１１１にドライエッチング等の異方性エッチングを施し、この上部ゲート絶縁膜１１１にフォトレジスト１１２の開口部１１３と平面視同一形状の凹部１１４を形成する。
次いで、このフォトレジスト１１２を剥離することにより、図１５（ｅ）に示すように、この凹部１１４が形成された上部ゲート絶縁膜１１１は、チャネル領域３５ａの中央部に対応する中央部分１１１ａの厚みが、このチャネル領域３５ａの低濃度ソース領域３５ｂ及び低濃度ドレイン領域３５ｃの近傍に対応する周辺部分１１１ｂの厚みより薄い上部ゲート絶縁膜１１１となる。Next, as shown in FIG. 15D, anisotropic etching such as dry etching is performed on the uppergate insulating film 111 using thephotoresist 112 as a mask, and anopening 113 of thephotoresist 112 is formed in the uppergate insulating film 111. And aconcave portion 114 having the same shape in plan view.
Next, by removing thephotoresist 112, as shown in FIG. 15E, the uppergate insulating film 111 in which therecess 114 is formed has a thickness of thecentral portion 111a corresponding to the central portion of thechannel region 35a. However, the uppergate insulating film 111 is thinner than the thickness of theperipheral portion 111b corresponding to the vicinity of the lowconcentration source region 35b and the lowconcentration drain region 35c of thechannel region 35a.

この上部ゲート絶縁膜１１１上に所定形状の上部ゲート電極３７を形成する工程以降は、上記実施例２と全く同様であるから、説明を省略する。
以上により、単層構造の上部ゲート絶縁膜１１１の厚みを、チャネル領域３５ａの中央部に対応する部分の厚みが、このチャネル領域３５ａのソース・ドレイン端近傍に対応する部分の厚みより薄くなるようにしたｎチャネル型のＬＤＤ構造のダブルゲートＴＦＴを作製することができる。Since the process of forming theupper gate electrode 37 having a predetermined shape on the uppergate insulating film 111 is exactly the same as that of the second embodiment, the description thereof is omitted.
As described above, the thickness of the uppergate insulating film 111 having a single layer structure is set such that the thickness of the portion corresponding to the central portion of thechannel region 35a is smaller than the thickness of the portion corresponding to the vicinity of the source / drain ends of thechannel region 35a. An n-channel type LDD structure double-gate TFT can be manufactured.

以上説明した様に、このダブルゲートＴＦＴによれば、単層構造の上部ゲート絶縁膜１１１の厚みを、チャネル領域３５ａの中央部に対応する中央部分１１１ａの厚みが、このチャネル領域３５ａのソース・ドレイン端近傍に対応する周辺部分１１１ｂの厚みより薄くなるようにしたので、実施例１のダブルゲートＴＦＴと全く同様の効果を奏することができる。 As described above, according to this double-gate TFT, the thickness of the uppergate insulating film 111 having a single layer structure is set such that the thickness of thecentral portion 111a corresponding to the central portion of thechannel region 35a is equal to the source region of thechannel region 35a. Since the thickness is smaller than the thickness of theperipheral portion 111b corresponding to the vicinity of the drain end, the same effect as that of the double gate TFT of the first embodiment can be obtained.

また、このダブルゲートＴＦＴの製造方法によれば、半導体薄膜３５を含む下部ゲート絶縁膜３４上に厚みのある上部ゲート絶縁膜１１１を成膜し、下部ゲート電極３３と同じ大きさの開口部１１３が形成されたネガ型フォトレジスト１１２をマスクとして上部ゲート絶縁膜１１１にドライエッチング等の異方性エッチングを施し、この上部ゲート絶縁膜１１１にフォトレジスト１１２の開口部１１３と平面視同一形状の凹部１１４を形成するので、上部ゲート絶縁膜１１１の成膜が１回の工程で済み、工程が簡単化され、製造コストの低減を図ることができる。 Further, according to the method for manufacturing the double gate TFT, the thick uppergate insulating film 111 is formed on the lowergate insulating film 34 including the semiconductorthin film 35, and theopening 113 having the same size as thelower gate electrode 33 is formed. The uppergate insulating film 111 is subjected to anisotropic etching such as dry etching using thenegative photoresist 112 formed with a mask as a mask, and the uppergate insulating film 111 has a recess having the same shape as theopening 113 of thephotoresist 112 in plan view. Since 114 is formed, the uppergate insulating film 111 can be formed in one step, the process is simplified, and the manufacturing cost can be reduced.

［電子機器］
次に、本発明の上記実施例１〜６のＬＤＤ構造のダブルゲートＴＦＴを備えた電気光学装置を有する電子機器の具体例について説明する。
図１６は、携帯電話の一例を示した斜視図である。図１６において、５００は携帯電話本体を示し、５０１は前記のダブルゲートＴＦＴを備えた液晶装置（電気光学装置）の液晶表示部を示している。
図１６に示す電子機器は、上記実施例のＬＤＤ構造のダブルゲートＴＦＴを備えた液晶装置を有するものであるので、性能に優れたものとなる。[Electronics]
Next, specific examples of the electronic apparatus having the electro-optical device including the double gate TFT having the LDD structure according to the first to sixth embodiments of the present invention will be described.
FIG. 16 is a perspective view showing an example of a mobile phone. In FIG. 16,reference numeral 500 denotes a mobile phone body, andreference numeral 501 denotes a liquid crystal display unit of a liquid crystal device (electro-optical device) provided with the double gate TFT.
The electronic device shown in FIG. 16 has a liquid crystal device including the double gate TFT of the LDD structure of the above embodiment, and thus has excellent performance.

本発明の実施例１の液晶装置の画像表示領域の等価回路を示す等価回路図である。It is an equivalent circuit diagram which shows the equivalent circuit of the image display area | region of the liquid crystal device of Example 1 of this invention.本発明の実施例１の液晶装置のＴＦＴアレイ基板の要部を示す拡大平面図である。It is an enlarged plan view which shows the principal part of the TFT array substrate of the liquid crystal device of Example 1 of this invention.本発明の実施例１の液晶装置の断面構造を示す断面図である。It is sectional drawing which shows the cross-section of the liquid crystal device of Example 1 of this invention.本発明の実施例１のＬＤＤ構造のダブルゲートＴＦＴを示す断面図である。It is sectional drawing which shows the double gate TFT of the LDD structure of Example 1 of this invention.本発明の実施例２のＬＤＤ構造のダブルゲートＴＦＴを示す断面図である。It is sectional drawing which shows the double gate TFT of the LDD structure of Example 2 of this invention.本発明の実施例２のＬＤＤ構造のダブルゲートＴＦＴの製造方法を示す過程図である。It is process drawing which shows the manufacturing method of the double gate TFT of the LDD structure of Example 2 of this invention.本発明の実施例２のＬＤＤ構造のダブルゲートＴＦＴの製造方法を示す過程図である。It is process drawing which shows the manufacturing method of the double gate TFT of the LDD structure of Example 2 of this invention.本発明の実施例３のＬＤＤ構造のダブルゲートＴＦＴの製造方法を示す過程図である。It is process drawing which shows the manufacturing method of the double gate TFT of the LDD structure of Example 3 of this invention.本発明の実施例４のＬＤＤ構造のダブルゲートＴＦＴを示す断面図である。It is sectional drawing which shows the double gate TFT of the LDD structure of Example 4 of this invention.本発明の実施例４のＬＤＤ構造のダブルゲートＴＦＴの製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the double gate TFT of the LDD structure of Example 4 of this invention.本発明の実施例５のＬＤＤ構造のダブルゲートＴＦＴを示す断面図である。It is sectional drawing which shows the double gate TFT of the LDD structure of Example 5 of this invention.本発明の実施例５のＬＤＤ構造のダブルゲートＴＦＴの製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the double gate TFT of the LDD structure of Example 5 of this invention.本発明の実施例６のＬＤＤ構造のダブルゲートＴＦＴを示す断面図である。It is sectional drawing which shows the double gate TFT of the LDD structure of Example 6 of this invention.本発明の実施例６のＬＤＤ構造のダブルゲートＴＦＴの製造方法を示す過程図である。It is process drawing which shows the manufacturing method of the double gate TFT of the LDD structure of Example 6 of this invention.本発明の実施例６のＬＤＤ構造のダブルゲートＴＦＴの製造方法を示す過程図である。It is process drawing which shows the manufacturing method of the double gate TFT of the LDD structure of Example 6 of this invention.本発明の実施例１〜６のＬＤＤ構造のダブルゲートＴＦＴを備えた液晶装置の液晶表示部を有する携帯電話の一例を示す図である。It is a figure which shows an example of the mobile telephone which has the liquid crystal display part of the liquid crystal device provided with the double gate TFT of the LDD structure of Examples 1-6 of this invention.

符号の説明Explanation of symbols

１０Ａ透光性を有する基板本体（透光性基板）
３３下部ゲート電極（第１のゲート電極）
３４下部ゲート絶縁膜（第１の絶縁膜）
３５半導体薄膜
３５ａチャネル領域
３５ｂ低濃度ソース領域
３５ｃ低濃度ドレイン領域
３５ｄ高濃度ソース領域
３５ｅ高濃度ドレイン領域
３６上部ゲート絶縁膜（第２の絶縁膜）
３６ａ第１絶縁層
３６ｂ第２絶縁層
３７上部ゲート電極（第２のゲート電極）
３８層間絶縁膜
３９開口部
７１開口部
７６ポジ型フォトレジスト
７６ａ硬化領域
７７低濃度の不純物イオン
８１高濃度の不純物イオン
９１開口部
１１１上部ゲート絶縁膜（第２の絶縁膜）
１１１ａ中央部分
１１１ｂ周辺部分
１１２ネガ型フォトレジスト
１１３開口部
１１４凹部
10A Translucent substrate body (translucent substrate)
33 Lower gate electrode (first gate electrode)
34 Lower gate insulating film (first insulating film)
35 Semiconductorthin film35a Channel region 35b Lowconcentration source region 35c Lowconcentration drain region 35d Highconcentration source region 35e Highconcentration drain region 36 Upper gate insulating film (second insulating film)
36aFirst insulating layer 36bSecond insulating layer 37 Upper gate electrode (second gate electrode)
38Interlayer Insulating Film 39Opening 71Opening 76Positive Photoresist 76a HardenedRegion 77 LowConcentration Ion Ion 81 HighConcentration Impurity Ion 91Opening 111 Upper Gate Insulating Film (Second Insulating Film)
111aCentral portion 111bPeripheral portion 112Negative photoresist 113Opening 114 Recess

Claims

Translated fromJapanese

第１の絶縁膜、チャネル領域、ソース領域及びドレイン領域を有する半導体薄膜、第２の絶縁膜が順次積層され、
前記チャネル領域に、前記第１の絶縁膜を介して第１のゲート電極が対向配置されるとともに、前記第２の絶縁膜を介して第２のゲート電極が対向配置され、前記ソース領域及びドレイン領域には、それぞれ不純物濃度が相対的に高い高濃度領域と不純物濃度が相対的に低い低濃度領域とが形成されてなる薄膜半導体装置において、
前記第２の絶縁膜は、前記チャネル領域の中央部に対応する部分の厚みが、前記チャネル領域の前記ソース領域及びドレイン領域それぞれの近傍に対応する部分の厚みより薄いことを特徴とする薄膜半導体装置。A first insulating film, a channel region, a semiconductor thin film having a source region and a drain region, and a second insulating film are sequentially stacked;
A first gate electrode is disposed opposite to the channel region via the first insulating film, and a second gate electrode is disposed opposite to the channel region via the second insulating film. In the thin film semiconductor device in which a high concentration region having a relatively high impurity concentration and a low concentration region having a relatively low impurity concentration are formed in each region,
The thin film semiconductor, wherein the second insulating film has a thickness corresponding to a central portion of the channel region that is smaller than a thickness corresponding to the vicinity of each of the source region and the drain region of the channel region. apparatus.

前記第２の絶縁膜は、前記半導体薄膜上に形成される第１の絶縁層と、該第１の絶縁層上に形成される第２の絶縁層とを備え、
前記第１の絶縁層の前記チャネル領域に対応する位置には、前記第１のゲート電極と同じ大きさの開口部が形成されていることを特徴とする請求項１記載の薄膜半導体装置。The second insulating film includes a first insulating layer formed on the semiconductor thin film, and a second insulating layer formed on the first insulating layer,
2. The thin film semiconductor device according to claim 1, wherein an opening having the same size as that of the first gate electrode is formed at a position corresponding to the channel region of the first insulating layer.

前記第２の絶縁膜は、前記半導体薄膜上に形成される第１の絶縁層と、該第１の絶縁層上に形成される第２の絶縁層とを備え、
前記第１の絶縁層の前記チャネル領域に対応する位置には、前記第１のゲート電極より狭い開口部が形成されていることを特徴とする請求項１記載の薄膜半導体装置。The second insulating film includes a first insulating layer formed on the semiconductor thin film, and a second insulating layer formed on the first insulating layer,
2. The thin film semiconductor device according to claim 1, wherein an opening narrower than the first gate electrode is formed at a position corresponding to the channel region of the first insulating layer.

前記第２の絶縁膜は、前記半導体薄膜上に形成される第１の絶縁層と、該第１の絶縁層上に形成される第２の絶縁層とを備え、
前記第１の絶縁層の前記チャネル領域に対応する位置には、前記第１のゲート電極より広い開口部が形成されていることを特徴とする請求項１記載の薄膜半導体装置。The second insulating film includes a first insulating layer formed on the semiconductor thin film, and a second insulating layer formed on the first insulating layer,
2. The thin film semiconductor device according to claim 1, wherein an opening wider than the first gate electrode is formed at a position corresponding to the channel region of the first insulating layer.

第１の絶縁膜、チャネル領域、ソース領域及びドレイン領域を有する半導体薄膜、第１及び第２の絶縁層からなる第２の絶縁膜が順次積層され、
前記チャネル領域に、前記第１の絶縁膜を介して第１のゲート電極が対向配置されるとともに、前記第２の絶縁膜を介して第２のゲート電極が対向配置され、前記ソース領域及びドレイン領域には、それぞれ不純物濃度が相対的に高い高濃度領域と不純物濃度が相対的に低い低濃度領域とが形成されてなる薄膜半導体装置の製造方法であって、
透光性基板上に、遮光性を有する第１のゲート電極を形成する工程と、
前記第１のゲート電極を含む前記透光性基板上に、第１の絶縁膜、半導体薄膜を順次積層する工程と、
前記半導体薄膜上にポジ型フォトレジストを塗布する工程と、
前記透光性基板の裏面側から前記第１のゲート電極をマスクとして前記フォトレジストを露光し、所定形状にパターニングする工程と、
これらパターニングされたフォトレジスト及び半導体薄膜を含む第１の絶縁膜上に第１の絶縁層を成膜する工程と、
これらパターニングされたフォトレジスト及び第１の絶縁層をマスクとして前記半導体薄膜に低濃度の不純物を注入する工程と、
リフトオフ法により前記パターニングされたフォトレジストと該フォトレジスト上の前記第１の絶縁層を除去し、該第１の絶縁層の前記半導体薄膜のチャネル領域の中央部に対応する部分を開口部とする工程と、
残部の第１の絶縁層を含む前記半導体薄膜上に第２の絶縁層を形成する工程と、
この第２の絶縁層上に前記第１のゲート電極より幅広の第２のゲート電極を形成する工程と、
この第２のゲート電極をマスクとして、前記半導体薄膜に高濃度の不純物を注入する工程と、
を有することを特徴とする薄膜半導体装置の製造方法。A first insulating film, a channel region, a semiconductor thin film having a source region and a drain region, and a second insulating film composed of first and second insulating layers are sequentially stacked;
A first gate electrode is disposed opposite to the channel region via the first insulating film, and a second gate electrode is disposed opposite to the channel region via the second insulating film. Each of the regions is a method of manufacturing a thin film semiconductor device in which a high concentration region having a relatively high impurity concentration and a low concentration region having a relatively low impurity concentration are formed.
Forming a light-shielding first gate electrode on a light-transmitting substrate;
Sequentially stacking a first insulating film and a semiconductor thin film on the translucent substrate including the first gate electrode;
Applying a positive photoresist on the semiconductor thin film;
Exposing the photoresist from the back side of the translucent substrate using the first gate electrode as a mask, and patterning the photoresist into a predetermined shape;
Forming a first insulating layer on the first insulating film including the patterned photoresist and semiconductor thin film; and
Implanting low-concentration impurities into the semiconductor thin film using the patterned photoresist and the first insulating layer as a mask;
The patterned photoresist and the first insulating layer on the photoresist are removed by a lift-off method, and a portion corresponding to the central portion of the channel region of the semiconductor thin film of the first insulating layer is used as an opening. Process,
Forming a second insulating layer on the semiconductor thin film including the remaining first insulating layer;
Forming a second gate electrode wider than the first gate electrode on the second insulating layer;
Using the second gate electrode as a mask, implanting high-concentration impurities into the semiconductor thin film;
A method for manufacturing a thin film semiconductor device, comprising:

第１の絶縁膜、チャネル領域、ソース領域及びドレイン領域を有する半導体薄膜、第２の絶縁膜が順次積層され、
前記チャネル領域に、前記第１の絶縁膜を介して第１のゲート電極が対向配置されるとともに、前記第２の絶縁膜を介して第２のゲート電極が対向配置され、前記ソース領域及びドレイン領域には、それぞれ不純物濃度が相対的に高い高濃度領域と不純物濃度が相対的に低い低濃度領域とが形成されてなる薄膜半導体装置の製造方法であって、
透光性基板上に、遮光性を有する第１のゲート電極を形成する工程と、
前記第１のゲート電極を含む前記透光性基板上に、第１の絶縁膜、半導体薄膜を順次積層する工程と、
前記半導体薄膜上にポジ型フォトレジストを塗布する工程と、
前記透光性基板の裏面側から前記第１のゲート電極をマスクとして前記ポジ型フォトレジストを露光し、所定形状にパターニングする工程と、
このパターニングされたポジ型フォトレジストをマスクとして前記半導体薄膜に低濃度の不純物を注入する工程と、
これらパターニングされたフォトレジスト及び半導体薄膜を含む第１の絶縁膜上に第２の絶縁膜を成膜する工程と、
前記第２の絶縁膜上にネガ型フォトレジストを塗布する工程と、
前記透光性基板の裏面側から前記第１のゲート電極をマスクとして前記ネガ型フォトレジストを露光し、所定形状にパターニングする工程と、
このパターニングされたネガ型フォトレジストをマスクとして前記第２の絶縁膜を選択除去し、該第２の絶縁膜の前記半導体薄膜のチャネル領域の中央部に対応する部分の厚みを、この部分以外の厚みより薄くする工程と、
前記ネガ型フォトレジストを除去し、前記第２の絶縁膜上に前記第１のゲート電極より幅広の第２のゲート電極を形成する工程と、
この第２のゲート電極をマスクとして、前記半導体薄膜に高濃度の不純物を注入する工程と、
を有することを特徴とする薄膜半導体装置の製造方法。A first insulating film, a channel region, a semiconductor thin film having a source region and a drain region, and a second insulating film are sequentially stacked;
A first gate electrode is disposed opposite to the channel region via the first insulating film, and a second gate electrode is disposed opposite to the channel region via the second insulating film. Each of the regions is a method of manufacturing a thin film semiconductor device in which a high concentration region having a relatively high impurity concentration and a low concentration region having a relatively low impurity concentration are formed.
Forming a light-shielding first gate electrode on a light-transmitting substrate;
Sequentially stacking a first insulating film and a semiconductor thin film on the translucent substrate including the first gate electrode;
Applying a positive photoresist on the semiconductor thin film;
Exposing the positive photoresist from the back side of the translucent substrate using the first gate electrode as a mask, and patterning it into a predetermined shape;
Implanting low-concentration impurities into the semiconductor thin film using the patterned positive photoresist as a mask;
Forming a second insulating film on the first insulating film including the patterned photoresist and semiconductor thin film; and
Applying a negative photoresist on the second insulating film;
Exposing the negative photoresist from the back side of the translucent substrate using the first gate electrode as a mask, and patterning the negative photoresist;
The second insulating film is selectively removed using the patterned negative photoresist as a mask, and the thickness of the portion of the second insulating film corresponding to the central portion of the channel region of the semiconductor thin film is set to a portion other than this portion. Making it thinner than the thickness;
Removing the negative photoresist and forming a second gate electrode wider than the first gate electrode on the second insulating film;
Using the second gate electrode as a mask, implanting high-concentration impurities into the semiconductor thin film;
A method for manufacturing a thin film semiconductor device, comprising:

請求項１ないし４のいずれか１項記載の薄膜半導体装置を備えたことを特徴とする電気光学装置。 An electro-optical device comprising the thin film semiconductor device according to claim 1.

請求項８記載の電気光学装置を備えたことを特徴とする電子機器。 An electronic apparatus comprising the electro-optical device according to claim 8.