JP2005051252A - Method for manufacturing semiconductor device - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To improve the throughput of a semiconductor device provided with a polycrystalline silicon film of superior characteristics. <P>SOLUTION: A method for manufacturing the semiconductor device forms an amorphous silicon film on a glass substrate 1, anneals the amorphous silicon film by with a laser to form the polycrystalline silicon film 2, forms a gate electrode 4 of a polycide structure containing a silicide film 4b via a gate insulating film 3 on the polycrystalline silicon film 2, forms an impurity region 6 being the source/drain on the polycrstalline silicon film 2, and activates by quickly heating the impurity region 6 by a RTA method. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

Translated fromJapanese

本発明は、薄膜トランジスタ(Thin Film Transistor)等の半導体装置の製造方法に関するものである。  The present invention relates to a method for manufacturing a semiconductor device such as a thin film transistor.

近年、アクティブマトリクス方式ＬＣＤ(Liqid Crystal Display)の画素駆動素子（画素駆動用トランジスタ）として、透明絶縁基板上に形成された多結晶シリコン膜を能動層に用いた薄膜トランジスタ（以下、多結晶シリコンＴＦＴという）の開発が進められている。  In recent years, as a pixel driving element (pixel driving transistor) of an active matrix LCD (Liqid Crystal Display), a thin film transistor (hereinafter referred to as a polycrystalline silicon TFT) using a polycrystalline silicon film formed on a transparent insulating substrate as an active layer. ) Is under development.

多結晶シリコンＴＦＴは、非晶質シリコン膜を能動層に用いた薄膜トランジスタに比べ、移動度が大きく駆動能力が高いという利点がある。そのため、多結晶シリコンＴＦＴを用いれば、高性能なＬＣＤを実現できる上に、画素部（表示部）だけでなく周辺駆動回路（ドライバ部）までを同一基板上に一体に形成することができる。  Polycrystalline silicon TFTs have the advantage of higher mobility and higher driving capability than thin film transistors using amorphous silicon films as active layers. Therefore, if a polycrystalline silicon TFT is used, a high-performance LCD can be realized, and not only the pixel portion (display portion) but also the peripheral drive circuit (driver portion) can be integrally formed on the same substrate.

このような多結晶シリコンＴＦＴにおいて、能動層としての多結晶シリコン膜の形成方法としては、基板上に直接多結晶シリコン膜を堆積させる方法や基板上に非晶質シリコン膜を形成した後に、これを多結晶化する方法等がある。このうち、多結晶シリコン膜を直接基板に堆積させる方法は、例えば、ＣＶＤ法を用い、高温下で堆積させるという比較的簡単な工程である。  In such a polycrystalline silicon TFT, as a method of forming a polycrystalline silicon film as an active layer, a method of depositing a polycrystalline silicon film directly on a substrate or an amorphous silicon film formed on a substrate is used. There is a method of polycrystallizing. Among these, the method of depositing the polycrystalline silicon film directly on the substrate is a relatively simple process of depositing at a high temperature using, for example, a CVD method.

また、非晶質シリコン膜を堆積した後にこれを多結晶化するには、固相成長法が一般的である。この固相成長法は、非晶質シリコン膜に熱処理を行うことにより、固体のままで多結晶化させて多結晶シリコン膜を得る方法である。この固相成長法の一例を図３１及び図３２に基づいて説明する。  In order to polycrystallize an amorphous silicon film after it is deposited, a solid phase growth method is generally used. This solid phase growth method is a method in which a polycrystalline silicon film is obtained by performing heat treatment on an amorphous silicon film to be polycrystallized in a solid state. An example of this solid phase growth method will be described with reference to FIGS.

工程Ａ（図３１参照）：絶縁基板（例えば石英ガラス）６１上に、通常の減圧ＣＶＤ法を用いて非晶質シリコン膜を形成し、更に、窒素（Ｎ₂）雰囲気中、温度９００℃程度で熱処理を行うことにより、前記非晶質シリコン膜を固相成長させて多結晶シリコン膜６２を形成する。Step A (see FIG. 31): An amorphous silicon film is formed on an insulating substrate (for example, quartz glass) 61 by using a normal low pressure CVD method. Further, in a nitrogen (N₂ ) atmosphere, a temperature of about 900 ° C. The amorphous silicon film is solid-phase grown by performing a heat treatment in order to form a polycrystalline silicon film 62.

前記多結晶シリコン膜６２を薄膜トランジスタの能動層として用いるために、フォトリソグラフィ技術、ＲＩＥ法によるドライエッチング技術により前記多結晶シリコン膜６２を所定形状に加工する。  In order to use the polycrystalline silicon film 62 as an active layer of a thin film transistor, the polycrystalline silicon film 62 is processed into a predetermined shape by a photolithography technique or a dry etching technique by RIE.

前記多結晶シリコン膜６２の上に、減圧ＣＶＤ法を用いて、ゲート絶縁膜６３としてのシリコン酸化膜を堆積する。  A silicon oxide film as a gate insulating film 63 is deposited on the polycrystalline silicon film 62 by using a low pressure CVD method.

工程Ｂ（図３２参照）：前記ゲート絶縁膜６３上に、減圧ＣＶＤ法により多結晶シリコン膜を堆積した後、この多結晶シリコン膜に不純物を注入し、更に熱処理を行って不純物を活性化させる。  Step B (see FIG. 32): After depositing a polycrystalline silicon film on the gate insulating film 63 by a low pressure CVD method, an impurity is implanted into the polycrystalline silicon film, and further heat treatment is performed to activate the impurity. .

次に、常圧ＣＶＤ法により、この多結晶シリコン膜の上にシリコン酸化膜６４を堆積した後、フォトリソグラフィ技術、ＲＩＥ法によるドライエッチング技術を用いて、前記多結晶シリコン膜及びシリコン酸化膜６４を所定形状に加工する。前記多結晶シリコン膜はゲート電極６５として使用する。  Next, after depositing a silicon oxide film 64 on the polycrystalline silicon film by an atmospheric pressure CVD method, the polycrystalline silicon film and the silicon oxide film 64 are used by a photolithography technique and a dry etching technique by an RIE method. Is processed into a predetermined shape. The polycrystalline silicon film is used as the gate electrode 65.

次に、自己整合技術により、ゲート電極６５及びシリコン酸化膜６４をマスクとして、多結晶シリコン膜６２に不純物を注入し、ソース・ドレイン領域６６を形成する。  Next, impurities are implanted into the polycrystalline silicon film 62 by the self-alignment technique using the gate electrode 65 and the silicon oxide film 64 as a mask to form source / drain regions 66.

このような方法は、固相成長や不純物活性化の時に９００℃程度の高い温度を使用することから、高温プロセスと呼ばれており、耐熱性の高い基板（例えば、石英基板）を用いた場合には、処理時間が短く済むという利点がある。  Such a method is called a high-temperature process because a high temperature of about 900 ° C. is used at the time of solid phase growth or impurity activation, and when a heat-resistant substrate (for example, a quartz substrate) is used. Has the advantage of shortening the processing time.

しかしながら、前記耐熱性の高い基板は高価であり、比較的安価なガラス基板を用いた場合には、基板に熱歪みが生じて好ましくなく、近年では、低温プロセスを用いた開発が盛んである。  However, the substrate having high heat resistance is expensive, and when a relatively inexpensive glass substrate is used, thermal distortion occurs in the substrate. In recent years, development using a low-temperature process has been actively performed.

特に、駆動デバイスであるＴＦＴにおいては、高性能化が必須であり、このために、低温プロセスを用いたＴＦＴの構成材料の高品質化をはじめとする様々なアプローチがなされている。  In particular, high performance is indispensable for a TFT as a driving device, and various approaches have been made for this purpose, such as improving the quality of constituent materials of TFT using a low temperature process.

例えば、デバイス特性を左右する活性層材料の高品質化技術として、非晶質シリコン膜を出発材料とし、エキシマレーザーアニール法によって、多結晶シリコン薄膜を形成する技術が開発されている。  For example, as a technique for improving the quality of an active layer material that affects device characteristics, a technique for forming a polycrystalline silicon thin film by an excimer laser annealing method using an amorphous silicon film as a starting material has been developed.

レーザーアニールは、ビーム走査を何度も繰り返して行う必要があるため、結晶化プロセスに時間がかかるという問題があるが、従来例にあっては、熱源としてレーザービームのみを使用するものであるので、多結晶化プロセスに加え、例えば、不純物領域の活性化にも時間のかかるレーザーアニールを行わなければならず、総プロセス時間が長くなり、ＴＦＴデバイスおよびＴＦＴを使用したＬＣＤデバイスのスループットが低下する問題がある。  In laser annealing, it is necessary to repeat beam scanning many times, so there is a problem that the crystallization process takes time. However, in the conventional example, only a laser beam is used as a heat source. In addition to the polycrystallization process, for example, laser annealing that takes time to activate the impurity region must be performed, which increases the total process time and decreases the throughput of the TFT device and the LCD device using the TFT. There's a problem.

本発明は、半導体装置の製造方法に関し、斯かる問題点を解決するものである。  The present invention relates to a method for manufacturing a semiconductor device and solves such problems.

本発明の第１の局面による半導体装置の製造方法は、基板上に非晶質シリコン膜を形成する第１の工程と、非晶質シリコン膜をレーザーアニールして多結晶シリコン膜を形成する第２の工程と、多結晶シリコン膜に、ソース／ドレイン領域としての不純物領域を形成する第３の工程と、不純物領域を、シート状のアニール光を発する光源を有するＲＴＡ（Rapid Thermal Annealing）法を用いて急速加熱することにより活性化する第４の工程と、を備え、光源が、ランプと前記ランプを覆う反射鏡とから構成されていることをその要旨とする。  A method for manufacturing a semiconductor device according to a first aspect of the present invention includes a first step of forming an amorphous silicon film on a substrate, and a first step of forming a polycrystalline silicon film by laser annealing the amorphous silicon film.Step 2, a third step of forming impurity regions as source / drain regions in the polycrystalline silicon film, and an RTA (Rapid Thermal Annealing) method having a light source that emits sheet-like annealing light in the impurity regions. And a fourth step that is activated by rapid heating, and the light source is composed of a lamp and a reflecting mirror that covers the lamp.

このように、非晶質シリコン膜の結晶化を、レーザーアニールを用いて行い、不純物領域の活性化を、ランプとこのランプを覆う反射鏡とから構成され、且つシート状のアニール光を発する光源を有するＲＴＡ法を用いて行うことにより、結晶化と活性化とをいずれもレーザーアニール法で行うことに比べて、製造時間が短くなる。特にこの場合、レーザーアニールにより品質の高い多結晶シリコン膜が得られ、且つランプとこのランプを覆う反射鏡とから構成され、且つシート状のアニール光を発する光源を有するＲＴＡにより不純物領域を短時間で活性化できる。  In this way, the amorphous silicon film is crystallized by using laser annealing, and the impurity region is activated by a light source that is composed of a lamp and a reflecting mirror covering the lamp and emits sheet-like annealing light. By using the RTA method having the above, the manufacturing time is shortened compared to the case where both crystallization and activation are performed by the laser annealing method. Particularly in this case, a high-quality polycrystalline silicon film is obtained by laser annealing, and the impurity region is formed in a short time by RTA having a light source that emits annealing light in the form of a sheet and a lamp and a reflecting mirror that covers the lamp. Can be activated.

本発明の第２の局面による半導体装置の製造方法は、基板上に非晶質シリコン膜を形成する第１の工程と、非晶質シリコン膜をレーザーアニールして多結晶シリコン膜を形成する第２の工程と、多結晶シリコン膜に、ソース／ドレイン領域としての不純物領域を形成する第３の工程と、不純物領域を、シート状のアニール光を発する光源を有するＲＴＡ（Rapid Thermal Annealing）法を用いて急速加熱することにより活性化する第４の工程と、を備え、光源が、ランプとランプからの光を反射する反射鏡とから構成されていることをその要旨とする。  A method for manufacturing a semiconductor device according to a second aspect of the present invention includes a first step of forming an amorphous silicon film on a substrate, and a first step of forming a polycrystalline silicon film by laser annealing the amorphous silicon film.Step 2, a third step of forming impurity regions as source / drain regions in the polycrystalline silicon film, and an RTA (Rapid Thermal Annealing) method having a light source that emits sheet-like annealing light in the impurity regions. And a fourth step that is activated by rapid heating, and the light source is composed of a lamp and a reflecting mirror that reflects light from the lamp.

このように、非晶質シリコン膜の結晶化を、レーザーアニールを用いて行い、不純物領域の活性化を、光源が、ランプとこのランプからの光を反射する反射鏡とから構成され、且つシート状のアニール光を発する光源を有するＲＴＡ法を用いて行うことにより、結晶化と活性化とをいずれもレーザーアニール法で行うことに比べて、製造時間が短くなる。特にこの場合、レーザーアニールにより品質の高い多結晶シリコン膜が得られ、且つランプとこのランプからの光を反射する反射鏡とから構成され、且つシート状のアニール光を発する光源を有するＲＴＡにより不純物領域を短時間で活性化できる。  Thus, the amorphous silicon film is crystallized using laser annealing, the impurity region is activated, the light source is composed of a lamp and a reflecting mirror that reflects light from the lamp, and a sheet By using the RTA method having a light source that emits a shaped annealing light, the manufacturing time is shortened compared to the case where both the crystallization and activation are performed by the laser annealing method. Particularly in this case, a high-quality polycrystalline silicon film is obtained by laser annealing, and an impurity is formed by an RTA having a light source that emits sheet-like annealing light, which is composed of a lamp and a reflecting mirror that reflects light from the lamp. The area can be activated in a short time.

本発明の第３の局面による半導体装置の製造方法は、第４の工程は、一対のランプを相対向させた状態で、この一対のランプ間に基板を搬送する工程を含むことをその要旨とする。  The semiconductor device manufacturing method according to the third aspect of the present invention is characterized in that the fourth step includes a step of transporting the substrate between the pair of lamps in a state where the pair of lamps are opposed to each other. To do.

このように構成することにより、ＲＴＡ法による加熱をきわめて短時間で行うことができるので、基板を変形させることなく、不純物領域を短時間で活性化できる。  With this configuration, heating by the RTA method can be performed in a very short time, and thus the impurity region can be activated in a short time without deforming the substrate.

本発明の第４の局面による半導体装置の製造方法は、第４の工程は、基板を予熱する工程と、一対のランプを相対向させた状態で、この一対のランプ間に基板を搬送する工程とを含むことをその要旨とする。  In the method of manufacturing a semiconductor device according to the fourth aspect of the present invention, the fourth step includes a step of preheating the substrate and a step of transporting the substrate between the pair of lamps in a state where the pair of lamps face each other. Including the above.

このように構成することにより、予熱された基板が搬送されるため、ＲＴＡ法による加熱をさらに短時間で行うことができる。  With this configuration, since the preheated substrate is transported, heating by the RTA method can be performed in a shorter time.

本発明の第５の局面による半導体装置の製造方法は、レーザーアニールが、シート状のレーザービームを用いて行うことをその要旨とする。  The gist of the semiconductor device manufacturing method according to the fifth aspect of the present invention is that the laser annealing is performed using a sheet-like laser beam.

このように、レーザーアニールとしてシート状に加工されたレーザービームを用いることにより、スループットをさらに向上させることができる。  Thus, the throughput can be further improved by using a laser beam processed into a sheet shape as laser annealing.

本発明の第６の局面による半導体装置の製造方法は、基板上に非晶質シリコン膜を形成する第１の工程と、シート状に加工されたレーザービームを非晶質シリコン膜に照射することにより非晶質シリコン膜をアニールして多結晶シリコン膜を形成する第２の工程と、多結晶シリコン膜に、ソース／ドレイン領域としての不純物領域を形成する第３の工程と、不純物領域を、ランプを熱源として急速加熱することにより活性化する第４の工程と、を含み、第４の工程は、基板を予熱する工程と、一対のランプを相対向させた状態で、この一対のランプ間に基板を搬送する工程と、を含むことをその要旨とする。  A method for manufacturing a semiconductor device according to a sixth aspect of the present invention includes a first step of forming an amorphous silicon film on a substrate, and irradiating the amorphous silicon film with a laser beam processed into a sheet shape. A second step of annealing the amorphous silicon film to form a polycrystalline silicon film, a third step of forming an impurity region as a source / drain region in the polycrystalline silicon film, and an impurity region, A fourth step of activating by rapidly heating the lamp as a heat source, wherein the fourth step is a step of preheating the substrate and a pair of lamps facing each other with the pair of lamps facing each other. And the step of transporting the substrate.

このように、非晶質シリコン膜の結晶化を、シート状に加工されたレーザーアニールを用いて行い、不純物領域の活性化を、ランプを熱源として急速加熱することにより行うことで、結晶化と活性化とをいずれもレーザーアニール法で行うことに比べて、製造時間が短くなる。特にこの場合、シート状に加工されたレーザーアニールにより品質の高い多結晶シリコン膜が得られ、且つランプを熱源とした急速加熱により不純物領域を短時間で活性化できる。また、予熱された基板を一対のランプ間に搬送するため、ランプを熱源とした加熱をより短時間で行うことができる。  In this way, crystallization of the amorphous silicon film is performed using laser annealing processed into a sheet shape, and activation of the impurity region is performed by rapid heating using a lamp as a heat source. Compared with the case where activation is performed by laser annealing, the manufacturing time is shortened. Particularly in this case, a high-quality polycrystalline silicon film can be obtained by laser annealing processed into a sheet shape, and the impurity region can be activated in a short time by rapid heating using a lamp as a heat source. Further, since the preheated substrate is transported between the pair of lamps, heating using the lamp as a heat source can be performed in a shorter time.

本発明の第７の局面による半導体装置の製造方法は、基板上に非晶質シリコン膜を形成する第１の工程と、非晶質シリコン膜をレーザーアニールして多結晶シリコン膜を形成する第２の工程と、多結晶シリコン膜に、不純物領域を形成する第３の工程と、不純物領域を、ランプを熱源として急速加熱することにより活性化する第４の工程と、を含み、第２の工程は、シート状に加工されたレーザービームを非晶質シリコン膜に照射することにより行い、第４の工程は、基板を予熱する工程と、ＲＴＡ（Rapid Thermal Annealing）法を用いて急速加熱する工程と、を含み、ＲＴＡ法を用いて急速加熱する工程は、シート状のアニール光を発するランプ光源を用い、かつ、前記ランプとして、キセノンアークランプを用いることをその要旨とする。  A method of manufacturing a semiconductor device according to a seventh aspect of the present invention includes a first step of forming an amorphous silicon film on a substrate, and a first step of forming a polycrystalline silicon film by laser annealing the amorphous silicon film. 2, a third step of forming an impurity region in the polycrystalline silicon film, and a fourth step of activating the impurity region by rapid heating using a lamp as a heat source. The process is performed by irradiating the amorphous silicon film with a laser beam processed into a sheet shape, and the fourth process is a process of preheating the substrate and rapid heating using an RTA (Rapid Thermal Annealing) method. And the step of rapid heating using the RTA method includes using a lamp light source that emits sheet-like annealing light and using a xenon arc lamp as the lamp.

このように、非晶質シリコン膜の結晶化を、シート状に加工されたレーザーアニールを用いて行い、不純物領域の活性化を、ランプを熱源として急速加熱することにより行うことで、結晶化と活性化とをいずれもレーザーアニール法で行うことに比べて、製造時間が短くなる。特にこの場合、シート状に加工されたレーザーアニールにより品質の高い多結晶シリコン膜が得られ、且つシート状のアニール光を発するランプ光源を用いたＲＴＡ法により不純物領域を短時間で活性化できる。さらにランプとしてキセノンアークランプを用いることで、不純物の活性化がより適したものになる。  In this way, crystallization of the amorphous silicon film is performed using laser annealing processed into a sheet shape, and activation of the impurity region is performed by rapid heating using a lamp as a heat source. Compared with the case where activation is performed by laser annealing, the manufacturing time is shortened. Particularly in this case, a high-quality polycrystalline silicon film can be obtained by laser annealing processed into a sheet shape, and the impurity region can be activated in a short time by the RTA method using a lamp light source that emits sheet-like annealing light. Further, by using a xenon arc lamp as a lamp, impurity activation becomes more suitable.

本発明の第８の局面による半導体装置の製造方法は、基板上に膜厚が１０００から６０００Åの範囲の絶縁膜を形成する第５の工程をさらに備え、絶縁膜の上に前記非晶質シリコン膜を形成することをその要旨とする。  The method of manufacturing a semiconductor device according to the eighth aspect of the present invention further includes a fifth step of forming an insulating film having a thickness in the range of 1000 to 6000 mm on the substrate, and the amorphous silicon is formed on the insulating film. The gist is to form a film.

このように構成することで、基板中の不純物が絶縁膜を通過して非晶質シリコン膜へ拡散するのを好適に防止することができる。  With such a configuration, it is possible to suitably prevent impurities in the substrate from passing through the insulating film and diffusing into the amorphous silicon film.

本発明の第９の局面による半導体装置の製造方法は、光源が、キセノンアークランプを用いた光源であることをその要旨とする。  The gist of the semiconductor device manufacturing method according to the ninth aspect of the present invention is that the light source is a light source using a xenon arc lamp.

このようにすることで、不純物の活性化がより適したものになる。  By doing so, the activation of impurities becomes more suitable.

本発明にあっては、以下の通りの優れた効果を奏する。The present invention has the following excellent effects.

（１）低温プロセスが可能で、安価な基板を使用でき、半導体装置の製造コストを削減できる。  (1) A low-temperature process is possible, an inexpensive substrate can be used, and the manufacturing cost of the semiconductor device can be reduced.

（２）良質な多結晶シリコン膜を短時間で得ることができ、半導体装置におけるスループットが向上する。  (2) A high-quality polycrystalline silicon film can be obtained in a short time, and the throughput in the semiconductor device is improved.

（第１実施形態）
本発明を具体化した第１の実施形態を図１乃至図１８に従って説明する。(First embodiment)
A first embodiment of the present invention will be described with reference to FIGS.

工程１（図１参照）：石英ガラスや無アルカリガラスなどの基板１上に、ＳｉＯ₂やＳｉＮなどの絶縁性薄膜１ａをＣＶＤ法やスパッタ法などにより形成する。具体的には、基板１としてコーニング社製７０５９を使用し、その表面上に常圧又は減圧ＣＶＤ法により、形成温度３５０℃で、膜厚３０００〜５０００ÅのＳｉＯ₂膜を形成する。Step 1 (see FIG. 1): An insulatingthin film 1a such as SiO₂ or SiN is formed on asubstrate 1 such as quartz glass or non-alkali glass by CVD or sputtering. Specifically, 7059 manufactured by Corning Co. is used as thesubstrate 1, and a SiO₂ film having a film thickness of 3000 to 5000 mm is formed on the surface thereof at a forming temperature of 350 ° C. by a normal pressure or reduced pressure CVD method.

このＳｉＯ₂膜の膜厚は、後工程の熱処理やビーム照射などで基板１中の不純物がこのＳｉＯ₂膜を通過して上層へ拡散しない程度の厚みが必要で、１０００〜６０００Åの範囲が適切で、２０００〜６０００Åにしたときに拡散防止効果が良好で、その中でも３０００〜５０００Åの場合がもっとも適している。The thickness of the SiO₂ film, the degree of impurities in thesubstrate 1 by heat treatment or the like and the beam irradiation in the subsequent step does not diffuse into the upper layer through the SiO₂ film thickness is required, the range of 1000~6000Å proper Thus, the diffusion preventing effect is good when it is 2000 to 6000 mm, and the case of 3000 to 5000 mm is most suitable among them.

また、絶縁性薄膜１ａとしてＳｉＮを用いた場合の膜厚としては、１０００〜５０００Åの範囲が適切で、２０００〜５０００Åにしたときに拡散防止効果が良好で、その中でも２０００〜３０００Åの場合がもっとも適している。  In addition, as the film thickness when SiN is used as the insulatingthin film 1a, the range of 1000 to 5000 mm is appropriate, and when 2000 to 5000 mm is achieved, the diffusion preventing effect is good, and among these, the case of 2000 to 3000 mm is the most. Is suitable.

工程２（図２参照）：前記絶縁性薄膜１ａの上に、非晶質シリコン膜２ａ（膜厚５００Å）を形成する。この非晶質シリコン膜２ａをＴＦＴの能動層として用いた場合、この能動層が厚すぎると、多結晶シリコンＴＦＴのオフ電流が増大し、薄すぎるとオン電流が減少するため、このときの非晶質シリコン膜２ａの膜厚は、４００〜８００Åの範囲が適切で、５００〜７００Åにしたときに特性が良好で、その中でも５００〜６００Åの場合がもっとも適している。  Step 2 (see FIG. 2): Anamorphous silicon film 2a (with a thickness of 500 mm) is formed on the insulatingthin film 1a. When thisamorphous silicon film 2a is used as an active layer of a TFT, if the active layer is too thick, the off-current of the polycrystalline silicon TFT increases, and if it is too thin, the on-current decreases. The film thickness of thecrystalline silicon film 2a is suitably in the range of 400 to 800 mm, and the characteristics are good when it is set to 500 to 700 mm, and among these, the case of 500 to 600 mm is most suitable.

前記非晶質シリコン膜２ａの形成方法には以下のものがある。  There are the following methods for forming theamorphous silicon film 2a.

1)減圧ＣＶＤを用いる方法：減圧ＣＶＤ法でシリコン膜を形成するには、モノシラン（ＳｉＨ₄）又はジシラン（Ｓｉ₂Ｈ₆）の熱分解を用いる。モノシランを用いた場合、処理温度が５５０℃以下では非晶質、６２０℃以上では多結晶となる。そして、５５０〜６２０℃では微結晶を含む非晶質が多くなり、温度が低くなるほど非晶質に近づいて微結晶が少なくなる。従って、温度条件を変えるだけで、非晶質シリコン膜２ａ中の微結晶の量を調整することができる。1) Method using low pressure CVD: To form a silicon film by low pressure CVD, thermal decomposition of monosilane (SiH₄ ) or disilane (Si₂ H₆ ) is used. When monosilane is used, it becomes amorphous when the processing temperature is 550 ° C. or lower, and becomes polycrystalline when the processing temperature is 620 ° C. or higher. Then, at 550 to 620 ° C., the number of amorphous substances including microcrystals increases, and the lower the temperature, the closer to the amorphous state and the smaller the number of microcrystals. Therefore, the amount of microcrystals in theamorphous silicon film 2a can be adjusted only by changing the temperature condition.

2)プラズマＣＶＤ法を用いる方法：プラズマＣＶＤ法で非晶質シリコン膜を形成するには、プラズマ中でのモノシランまたはジシランの熱分解を用いる。  2) Method using plasma CVD method: In order to form an amorphous silicon film by plasma CVD method, thermal decomposition of monosilane or disilane in plasma is used.

実際の工程では、前記1)の方法を採用し、使用ガス：モノシラン、温度：３５０℃の条件で、微結晶を含まない非晶質シリコン膜を形成している。  In the actual process, the method of 1) is adopted, and an amorphous silicon film not containing microcrystals is formed under the conditions of gas used: monosilane and temperature: 350 ° C.

工程３（図３参照）：前記非晶質シリコン膜２ａの表面に、波長λ＝２４８ｎｍのＫｒＦエキシマレーザービームを照射、走査してアニール処理を行い、非晶質シリコン膜２ａを溶融再結晶化して、多結晶シリコン薄膜２を形成する。  Step 3 (see FIG. 3): The surface of theamorphous silicon film 2a is irradiated with a KrF excimer laser beam having a wavelength λ = 248 nm, scanned and annealed to melt and recrystallize theamorphous silicon film 2a. Thus, the polycrystalline siliconthin film 2 is formed.

この時のレーザー条件は、アニール雰囲気：１×１０^-4Ｐａ以下、基板温度：室温〜６００℃、照射エネルギー密度：１００〜５００ｍＪ／ｃｍ²、走査速度：１〜１０ｍｍ／ｓｅｃ（実際には、０．１〜１００ｍｍ／ｓｅｃの範囲の速度で走査可能）である。The laser conditions at this time are as follows: annealing atmosphere: 1 × 10⁻⁴ Pa or less, substrate temperature: room temperature to 600 ° C., irradiation energy density: 100 to 500 mJ / cm² , scanning speed: 1 to 10 mm / sec (in practice, Scanning is possible at a speed in the range of 0.1 to 100 mm / sec).

前記レーザービームとしては、波長λ＝３０８ｎｍのＸｅＣｌエキシマレーザーを使用してもよい。この時のレーザー条件は、アニール雰囲気：１×１０^-4Ｐａ以下、基板温度：室温〜６００℃、照射エネルギー密度：１００〜５００ｍＪ／ｃｍ²、走査速度：１〜１０ｍｍ／ｓｅｃ（実際には、０．１〜１００ｍｍ／ｓｅｃの範囲の速度で走査可能）である。As the laser beam, an XeCl excimer laser having a wavelength λ = 308 nm may be used. The laser conditions at this time are as follows: annealing atmosphere: 1 × 10⁻⁴ Pa or less, substrate temperature: room temperature to 600 ° C., irradiation energy density: 100 to 500 mJ / cm² , scanning speed: 1 to 10 mm / sec (in practice, Scanning is possible at a speed in the range of 0.1 to 100 mm / sec).

また、波長λ＝１９３ｎｍのＡｒＦエキシマレーザーを使用してもよい。この場合のレーザー条件は、アニール雰囲気：１×１０^-4Ｐａ以下、基板温度：室温〜６００℃、照射エネルギー密度：１００〜５００ｍＪ／ｃｍ²、走査速度：１〜１０ｍｍ／ｓｅｃである。Alternatively, an ArF excimer laser with a wavelength λ = 193 nm may be used. The laser conditions in this case are an annealing atmosphere: 1 × 10⁻⁴ Pa or less, a substrate temperature: room temperature to 600 ° C., an irradiation energy density: 100 to 500 mJ / cm² , and a scanning speed: 1 to 10 mm / sec.

いずれのレーザービームを用いても、照射エネルギー密度及び照射回数に比例して、多結晶シリコンの粒径は大きくなるので、所望の大きさの粒径が得られるように、エネルギー密度を調整すればよい。  Regardless of which laser beam is used, the particle size of polycrystalline silicon increases in proportion to the irradiation energy density and the number of irradiations. Therefore, if the energy density is adjusted so that a desired particle size can be obtained. Good.

本実施形態では、このエキシマレーザーアニールに、高スループットレーザー照射法を用いる。即ち、図２９において、１０１はＫｒＦエキシマレーザー、１０２はこのレーザー１０１からのレーザービームを反射する反射鏡、１０３は反射鏡１０２からのレーザービームを所定の状態に加工し、基板１に照射するレーザービーム制御光学系である。  In this embodiment, a high-throughput laser irradiation method is used for this excimer laser annealing. That is, in FIG. 29, 101 is a KrF excimer laser, 102 is a reflecting mirror that reflects the laser beam from thelaser 101, 103 is a laser that processes the laser beam from the reflectingmirror 102 into a predetermined state and irradiates thesubstrate 1 This is a beam control optical system.

このような構成において、高スループットレーザー照射法とは、レーザービーム制御光学系１０３によってシート状（１５０ｍｍ×０．５ｍｍ）に加工されたレーザービームを、複数パルスの重ね合わせにより照射する方法で、ステージ走査とパルスレーザ照射を完全に同期させ、きわめて高精度な重複でレーザーを照射することによりスループットを高めるものである。  In such a configuration, the high-throughput laser irradiation method is a method in which a laser beam processed into a sheet (150 mm × 0.5 mm) by the laser beam controloptical system 103 is irradiated by superimposing a plurality of pulses. Scanning and pulsed laser irradiation are completely synchronized, and the laser beam is irradiated with extremely high accuracy to increase throughput.

工程４（図４参照）：前記多結晶シリコン膜２を薄膜トランジスタの能動層として用いるために、フォトリソグラフィ技術、ＲＩＥ法によるドライエッチング技術により前記多結晶シリコン膜２を所定形状に加工する。  Step 4 (see FIG. 4): In order to use thepolycrystalline silicon film 2 as an active layer of a thin film transistor, thepolycrystalline silicon film 2 is processed into a predetermined shape by a photolithography technique and a dry etching technique by an RIE method.

そして、前記多結晶シリコン膜２の上に、ロードロック式減圧ＣＶＤ装置を用いた減圧ＣＶＤ法により、ゲート絶縁膜としてのＬＴＯ膜（Low Temperature Oxide：シリコン酸化膜）３（膜厚１０００Å）を形成する。  Then, an LTO film (Low Temperature Oxide: silicon oxide film) 3 (thickness 1000 mm) as a gate insulating film is formed on thepolycrystalline silicon film 2 by low pressure CVD using a load lock type low pressure CVD apparatus. To do.

工程５（図５参照）：前記ゲート絶縁膜３の上に、減圧ＣＶＤ法により非晶質シリコン膜（膜厚２０００Å）４ａを堆積する。この非晶質シリコン膜４ａは、その形成時に不純物（Ｎ型ならヒ素やリン、Ｐ型ならボロン）がドープされているが、ノンドープ状態で堆積し、その後に不純物を注入してもよい。  Step 5 (see FIG. 5): An amorphous silicon film (film thickness: 2000 mm) 4a is deposited on thegate insulating film 3 by low pressure CVD. Theamorphous silicon film 4a is doped with impurities (arsenic and phosphorus for N-type and boron for P-type) at the time of formation. However, theamorphous silicon film 4a may be deposited in a non-doped state and then implanted with impurities.

次に、スパッタ法を用い、前記非晶質シリコン膜４ａの上にタングステンシリサイド（ＷＳｉ_X）膜４ｂ（膜厚１０００Å）を形成する。スパッタ法では、Ｗシリサイドの合金ターゲットを使用する。Ｗシリサイド（ＷＳｉ_X）の化学量論的組成はＸ＝２であるが、合金ターゲットの組成はＸ＞２に設定する。これはＷシリサイド膜４ｂの組成がＸ＝２に近いと、その後の熱処理時に非常に大きな引っ張り応力が生じ、Ｗシリサイド膜４ｂにクラックが発生したり、剥離したりする恐れがあるためである。但し、Ｗシリサイドの抵抗値はＸ＝２の場合に最も低くなるため、クラックや剥離が生じない程度にＸの上限を設定する必要がある。Next, a tungsten silicide (WSi_x )film 4b (thickness 1000 mm) is formed on theamorphous silicon film 4a by sputtering. In the sputtering method, an alloy target of W silicide is used. The stoichiometric composition of W silicide (WSi_x ) is X = 2, but the composition of the alloy target is set to X> 2. This is because if the composition of theW silicide film 4b is close to X = 2, a very large tensile stress is generated during the subsequent heat treatment, and theW silicide film 4b may be cracked or peeled off. However, since the resistance value of W silicide is lowest when X = 2, it is necessary to set the upper limit of X to such an extent that cracks and peeling do not occur.

そして、常圧ＣＶＤ法により、前記Ｗシリサイド膜４ｂの上にシリコン酸化膜５を堆積した後、フォトリソグラフィ技術、ＲＩＥ法によるドライエッチング技術を用いて、前記多結晶シリコン膜４ａ、Ｗシリサイド膜４ｂ及びシリコン酸化膜５を所定形状に加工する。前記非晶質シリコン膜４ａは、前記Ｗシリサイド膜４ｂとともにポリサイド構造のゲート電極４として使用する。  Then, after depositing asilicon oxide film 5 on theW silicide film 4b by an atmospheric pressure CVD method, thepolycrystalline silicon film 4a and theW silicide film 4b are deposited by using a photolithography technique and a dry etching technique by an RIE method. Then, thesilicon oxide film 5 is processed into a predetermined shape. Theamorphous silicon film 4a is used as thegate electrode 4 having a polycide structure together with theW silicide film 4b.

工程６（図６参照）：自己整合技術により、ゲート電極４及びシリコン酸化膜５をマスクとして、多結晶シリコン膜２に不純物を注入し、ソース／ドレイン領域６を形成する。  Step 6 (see FIG. 6): Impurities are implanted into thepolycrystalline silicon film 2 by the self-alignment technique using thegate electrode 4 and thesilicon oxide film 5 as a mask to form source /drain regions 6.

工程７（図７参照）：前記ゲート絶縁膜３及びシリコン酸化膜５の上に、常圧ＣＶＤ法によりシリコン酸化膜を堆積し、これを異方性全面エッチバックすることにより、前記ゲート電極４及びシリコン酸化膜５の側方にサイドウォール７を形成する。更に、このサイドウォール７及びシリコン酸化膜５をレジスト８で覆い、再び自己整合技術により、レジスト８をマスクとして多結晶シリコン膜２に不純物を注入して、ＬＤＤ(Lightly Doped Drain）構造を形成する。  Step 7 (see FIG. 7): A silicon oxide film is deposited on thegate insulating film 3 and thesilicon oxide film 5 by an atmospheric pressure CVD method, and anisotropically etched back to form thegate electrode 4. Asidewall 7 is formed on the side of thesilicon oxide film 5. Further, thesidewall 7 and thesilicon oxide film 5 are covered with a resist 8, and an impurity is implanted into thepolycrystalline silicon film 2 again by the self-alignment technique using the resist 8 as a mask to form an LDD (Lightly Doped Drain) structure. .

工程８（図８参照）：この状態で、ＲＴＡ（Rapid Thermal Annealing）法による急速加熱を行う。  Step 8 (see FIG. 8): In this state, rapid heating is performed by an RTA (Rapid Thermal Annealing) method.

即ち、図３０において、１０５はシート状のアニール光を発する光源であり、キセノン（Ｘｅ）アークランプ１０６とそれを包む反射鏡１０７を１組として、これを上下に相対向させることにより構成している。１０８、１０８は基板１を搬送するためのローラー、１０９は予熱用のプリヒーター、１１０は加熱後の基板が急激に冷却されてひび割れしないようにするための補助ヒーターである。  That is, in FIG. 30,reference numeral 105 denotes a light source that emits sheet-like annealing light. Thelight source 105 includes a xenon (Xe)arc lamp 106 and a reflectingmirror 107 that encloses it, and is configured to face each other up and down. Yes.Reference numerals 108 and 108 denote rollers for transporting thesubstrate 1, 109 denotes a preheater for preheating, and 110 denotes an auxiliary heater for preventing the heated substrate from being rapidly cooled and cracked.

このような構成において、基板１をプリヒーター１０６で予熱した後、シート状のアニール光源１０５を通して、熱処理する。  In such a configuration, thesubstrate 1 is preheated by thepreheater 106 and then heat-treated through the sheet-like annealinglight source 105.

この時のＲＴＡの条件は、熱源：Ｘｅアークランプ、温度：７００〜９５０℃（パイロメータ）、雰囲気：Ｎ₂、時間：１〜３秒である。ＲＴＡ法による加熱は、高温を用いるが、きわめて短時間で終えることができるので、基板１が変形する心配はない。The RTA conditions at this time are: heat source: Xe arc lamp, temperature: 700 to 950 ° C. (pyrometer), atmosphere: N₂ , time: 1 to 3 seconds. Although heating by the RTA method uses a high temperature, since it can be completed in a very short time, there is no fear that thesubstrate 1 is deformed.

尚、基板１に対し、急激に高い温度を加えることが心配な場合は、ＲＴＡを複数回に分けて行ってもよい。即ち、各回の時間は１〜３秒とし、回を重ねる毎に温度を、初回：４００℃〜最終回：７００〜９５０℃というように段階的に上昇させる。  In addition, when it is anxious about applying high temperature with respect to the board |substrate 1, you may divide RTA into several times. That is, the time for each time is 1 to 3 seconds, and the temperature is increased stepwise as the first time: 400 ° C. to the last time: 700 to 950 ° C. each time the time is repeated.

前記Ｘｅアークランプの光熱は、多結晶部よりも非晶質部やシリサイド部に強く吸収されるため、必要な部分のみを重点的に加熱することが可能になり、（ゲート）配線の低抵抗化や不純物の活性化に適している。  Since the photoheat of the Xe arc lamp is absorbed more strongly in the amorphous part and the silicide part than in the polycrystalline part, it becomes possible to heat only the necessary part, and the low resistance of the (gate) wiring. Suitable for activation and impurity activation.

そして、この急速加熱により、前記ソース／ドレイン領域６の不純物が活性化するとともに前記非晶質シリコン膜４ａが多結晶化され、更には、この多結晶シリコン膜４ａとＷシリサイド膜４ｂとによるポリサイド構造のゲート電極４のシート抵抗が、約２０〜２２Ω／□にまで下がる。  The rapid heating activates the impurities in the source /drain region 6 and polycrystallizes theamorphous silicon film 4a. Furthermore, the polycide formed by thepolycrystalline silicon film 4a and theW silicide film 4b. The sheet resistance of thegate electrode 4 of the structure is reduced to about 20 to 22Ω / □.

また、活性化処理を行ったソース／ドレイン領域６のシート抵抗も、ｎ型で１〜１．５ｋΩ／□、ｐ型で１〜１．２ｋΩ／□と、高温プロセスで用いられる拡散炉による高温熱処理と同等のものとなる。  Further, the sheet resistance of the source /drain region 6 subjected to the activation treatment is also 1 to 1.5 kΩ / □ for n-type and 1 to 1.2 kΩ / □ for p-type, which is a high temperature by a diffusion furnace used in a high-temperature process. Equivalent to heat treatment.

この工程により、薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）Ａが形成される。  Through this process, a thin film transistor (TFT) A is formed.

工程９（図９参照）：レジスト８除去後、デバイスの全面に、プラズマ酸化膜（膜厚２０００Å）と常圧ＣＶＤ法によるシリコン酸化膜（膜厚２０００Å）との積層構造から成る層間絶縁膜９を形成する。層間絶縁膜９を常圧ＣＶＤ法によるシリコン酸化膜だけで形成すると、堆積膜厚が不均一になって、オーバーハングが形成され、後工程で使用するＡｌなどが除去されずに残りやすく、絶縁不良が発生する危惧がある。一方、本実施形態のように、プラズマ酸化膜を堆積した後に常圧でシリコン酸化膜を堆積する方法にあっては、シリコン酸化膜の成長レートが安定し、その堆積膜厚が均一になる。  Step 9 (see FIG. 9): After the resist 8 is removed, aninterlayer insulating film 9 having a laminated structure of a plasma oxide film (film thickness 2000 mm) and a silicon oxide film (film thickness 2000 mm) formed by atmospheric pressure CVD is formed on the entire surface of the device. Form. If theinterlayer insulating film 9 is formed only by the silicon oxide film by the atmospheric pressure CVD method, the deposited film thickness becomes non-uniform, an overhang is formed, and Al or the like used in the subsequent process is likely to remain without being removed. There is a risk of defects. On the other hand, in the method of depositing the silicon oxide film at normal pressure after depositing the plasma oxide film as in this embodiment, the growth rate of the silicon oxide film is stabilized and the deposited film thickness becomes uniform.

特に、プラズマ酸化膜は、基板表面の凹凸に合わせて均一な膜厚で堆積されるので、層間絶縁膜としての総膜厚が均一に安定する。  In particular, since the plasma oxide film is deposited with a uniform film thickness according to the unevenness of the substrate surface, the total film thickness as the interlayer insulating film is stabilized uniformly.

プラズマ酸化膜の堆積条件は、堆積温度：３９０℃、ＲＦ出力：５００Ｗ、ＳｉＨ₄流量：５００ｓｃｃｍ、酸素流量：１５００ｓｃｃｍ、圧力：９ｔｏｒｒとし、シリコン酸化膜の堆積条件は、堆積温度：４００℃、キャリアＮ₂ガス流量：３０００ｃｃとする。The deposition conditions of the plasma oxide film are deposition temperature: 390 ° C., RF output: 500 W, SiH₄ flow rate: 500 sccm, oxygen flow rate: 1500 sccm, pressure: 9 torr. The deposition conditions of the silicon oxide film are deposition temperature: 400 ° C., carrier. N₂ gas flow rate: 3000 cc.

続いて、電気炉により、水素（Ｈ₂）雰囲気中、温度４５０℃で１２時間加熱し、更に、水素プラズマ処理を施す。このような水素化処理を行うことで、多結晶シリコン膜の結晶欠陥部分に水素原子が結合し、結晶構造が安定化して、電界効果移動度が高まる。Subsequently, it is heated in a hydrogen (H₂ ) atmosphere at a temperature of 450 ° C. for 12 hours by an electric furnace, and further subjected to hydrogen plasma treatment. By performing such hydrogenation treatment, hydrogen atoms are bonded to the crystal defect portion of the polycrystalline silicon film, the crystal structure is stabilized, and the field effect mobility is increased.

その後、フォトリソグラフィ技術、ＲＩＥ法によるドライエッチング技術を用いて、前記層間絶縁膜９に、前記ソース・ドレイン領域６とコンタクトするコンタクトホール１０を形成する。  Thereafter, contact holes 10 that are in contact with the source /drain regions 6 are formed in theinterlayer insulating film 9 by using a photolithography technique and a dry etching technique by RIE.

工程１０（図１０参照）：マグネトロンスパッタ法により、Ｔｉ／Ａｌ−Ｓｉ合金／Ｔｉの積層構造からなる配線層を堆積し、フォトリソグラフィ技術、ＲＩＥ法によるドライエッチング技術を用いて、ソース・ドレイン電極１１として加工する。  Step 10 (see FIG. 10): A wiring layer having a laminated structure of Ti / Al—Si alloy / Ti is deposited by magnetron sputtering, and a source / drain electrode is formed by using a photolithography technique and a dry etching technique by RIE. 11 is processed.

工程１１（図１１参照）：ＣＶＤ法により、デバイスの全面に保護膜としてのシリコン酸化膜１２（シリコン窒化膜でもよい）を薄く堆積させる。  Step 11 (see FIG. 11): A silicon oxide film 12 (or a silicon nitride film) as a protective film is thinly deposited on the entire surface of the device by CVD.

工程１２（図１２参照）：デバイス全面に、ＳＯＧ（Spin On Glass）膜１３を３回にわたって塗布し、デバイス表面の凹凸を平坦化する。  Step 12 (see FIG. 12): An SOG (Spin On Glass)film 13 is applied to the entire surface of the device three times to flatten the unevenness of the device surface.

工程１３（図１３参照）：前記ＳＯＧ膜１３はレジストの剥離性が悪く、また水分を吸収しやすいので、この保護膜として、ＣＶＤ法により、ＳＯＧ膜１３の上に更にシリコン酸化膜１４（シリコン窒化膜でもよい）を薄く堆積させる。  Step 13 (see FIG. 13): Since theSOG film 13 has poor resist releasability and easily absorbs moisture, as a protective film, a silicon oxide film 14 (silicon) is further formed on theSOG film 13 by CVD. A nitride film may be thinly deposited.

工程１４（図１４参照）：フォトリソグラフィ技術、ＲＩＥ法によるドライエッチング技術を用いて、前記シリコン酸化膜１２／ＳＯＧ膜１３／シリコン酸化膜１４に、前記ソース・ドレイン電極１１に通じるコンタクトホール１５を形成し、デバイスの全面に、画素電極としてのＩＴＯ膜１６をスパッタ蒸着させる。  Step 14 (see FIG. 14): Contact holes 15 communicating with the source /drain electrodes 11 are formed in thesilicon oxide film 12 /SOG film 13 /silicon oxide film 14 by using a photolithography technique and a dry etching technique by RIE. Then, anITO film 16 as a pixel electrode is sputter-deposited on the entire surface of the device.

工程１５（図１５参照）：最後に、ＩＴＯ膜１６を電極形状に加工すべく、ＩＴＯ膜１６の上にレジストパターンを形成した後、まず、臭化水素ガス（ＨＢｒ）を用いたＲＩＥ法によりＩＴＯ膜１６をエッチングし、シリコン酸化膜１４が露出しはじめた時点で、ガスを塩素ガス（Ｃｌ₂）に切り替え、そのまま最後までエッチングを継続する。Step 15 (see FIG. 15): Finally, a resist pattern is formed on theITO film 16 in order to process theITO film 16 into an electrode shape, and then, first, by RIE using hydrogen bromide gas (HBr). When theITO film 16 is etched and thesilicon oxide film 14 begins to be exposed, the gas is switched to chlorine gas (Cl₂ ), and the etching is continued as it is.

工程１６（図１６参照）：このようにＬＣＤの片側ＴＦＴ基板を形成した後は、表面に共通電極１７が形成された透明絶縁基板１８を相対向させ、各基板１、１８の間に液晶を封入して液晶層１９を形成することにより、ＬＣＤの画素部を完成させる。  Step 16 (see FIG. 16): After forming the one-side TFT substrate of the LCD in this way, the transparent insulatingsubstrate 18 having thecommon electrode 17 formed on the surface is opposed to each other, and the liquid crystal is placed between thesubstrates 1 and 18. By encapsulating and forming theliquid crystal layer 19, the pixel portion of the LCD is completed.

図１７は本実施形態におけるアクティブマトリクス方式ＬＣＤのブロック構成図である。  FIG. 17 is a block diagram of an active matrix LCD according to this embodiment.

画素部２０には各走査線（ゲート配線）G1・・・Gn,Gn+1・・・Gmと各データ線（ドレイン配線）D1・・・Dn,Dn+1・・・Dmとが配置されている。各ゲート配線と各ドレイン配線とはそれぞれ直交し、その直交部分に画素２１が設けられている。そして、各ゲート配線は、ゲートドライバ２２に接続され、ゲート信号（走査信号）が印加されるようになっている。また、各ドレイン配線は、ドレインドライバ（データドライバ）２３に接続され、データ信号（ビデオ信号）が印加されるようになっている。これらのドライバ２２、２３によって周辺駆動回路２４が構成されている。  Each scanning line (gate wiring) G1... Gn, Gn + 1... Gm and each data line (drain wiring) D1... Dn, Dn + 1. ing. Each gate line and each drain line are orthogonal to each other, and apixel 21 is provided in the orthogonal part. Each gate wiring is connected to agate driver 22 so that a gate signal (scanning signal) is applied. In addition, each drain wiring is connected to a drain driver (data driver) 23 so that a data signal (video signal) is applied thereto. Thesedrivers 22 and 23 constitute aperipheral drive circuit 24.

そして、各ドライバ２２、２３のうち少なくともいずれか一方を画素部２０と同一基板上に形成したＬＣＤは、一般にドライバ一体型（ドライバ内蔵型）ＬＣＤと呼ばれている。尚、ゲートドライバ２２が、画素部２０の両端に設けられている場合もある。また、ドレインドライバ２３が、画素部２０の両側に設けられている場合もある。  An LCD in which at least one of thedrivers 22 and 23 is formed on the same substrate as thepixel unit 20 is generally called a driver integrated type (driver built-in type) LCD. Thegate driver 22 may be provided at both ends of thepixel unit 20 in some cases. In some cases, thedrain driver 23 is provided on both sides of thepixel unit 20.

この周辺駆動回路２４のスイッチング用素子にも前記多結晶シリコンＴＦＴ（Ａ）と同等の製造方法で作成した多結晶シリコンＴＦＴを用いており、多結晶シリコンＴＦＴ（Ａ）の作製に並行して、同一基板上に形成される。尚、この周辺駆動回路２４用の多結晶シリコンＴＦＴは、ＬＤＤ構造ではなく、通常のシングルドレイン構造を採用している（もちろん、ＬＤＤ構造であってもよい）。  The switching element of theperipheral drive circuit 24 uses a polycrystalline silicon TFT created by the same manufacturing method as the polycrystalline silicon TFT (A), and in parallel with the fabrication of the polycrystalline silicon TFT (A), It is formed on the same substrate. Note that the polycrystalline silicon TFT for theperipheral drive circuit 24 adopts a normal single drain structure instead of the LDD structure (of course, an LDD structure may be used).

また、この周辺駆動回路２４の多結晶シリコンＴＦＴは、ＣＭＯＳ構造に形成することにより、各ドライバ２２、２３としての寸法の縮小化を実現している。図１８にゲート配線Ｇnとドレイン配線Ｄnとの直交部分に設けられている画素２１の等価回路を示す。  In addition, the polycrystalline silicon TFT of theperipheral drive circuit 24 is formed in a CMOS structure, so that the size of eachdriver 22 and 23 is reduced. FIG. 18 shows an equivalent circuit of thepixel 21 provided in an orthogonal portion between the gate wiring Gn and the drain wiring Dn.

画素２１は、画素駆動素子としてのＴＦＴ（前記薄膜トランジスタＡと同様）、液晶セルＬＣ、補助容量Ｃsから構成される。ゲート配線ＧnにはＴＦＴのゲートが接続され、ドレイン配線ＤnにはＴＦＴのドレインが接続されている。そして、ＴＦＴのソースには、液晶セルＬＣの表示電極（画素電極）と補助容量（蓄積容量又は付加容量）Ｃsとが接続されている。  Thepixel 21 includes a TFT (similar to the thin film transistor A) as a pixel driving element, a liquid crystal cell LC, and an auxiliary capacitor Cs. The gate of the TFT is connected to the gate wiring Gn, and the drain of the TFT is connected to the drain wiring Dn. A display electrode (pixel electrode) of the liquid crystal cell LC and an auxiliary capacitor (storage capacitor or additional capacitor) Cs are connected to the source of the TFT.

この液晶セルＬＣと補助容量Ｃsとにより、信号蓄積素子が構成される。液晶セルＬＣの共通電極（表示電極の反対側の電極）には電圧Ｖcomが印加されている。一方、補助容量Ｃsにおいて、ＴＦＴのソースと接続される側の反対側の電極には定電圧ＶRが印加されている。この液晶セルＬＣの共通電極は、文字通り全ての画素２１に対して共通した電極となっている。そして、液晶セルＬＣの表示電極と共通電極との間には静電容量が形成されている。尚、補助容量Ｃsにおいて、ＴＦＴのソースと接続される側の反対側の電極は、隣のゲート配線Ｇn+1と接続されている場合もある。  The liquid crystal cell LC and the auxiliary capacitor Cs constitute a signal storage element. A voltage Vcom is applied to the common electrode (electrode opposite to the display electrode) of the liquid crystal cell LC. On the other hand, in the auxiliary capacitor Cs, a constant voltage VR is applied to the electrode opposite to the side connected to the TFT source. The common electrode of the liquid crystal cell LC is literally a common electrode for all thepixels 21. A capacitance is formed between the display electrode and the common electrode of the liquid crystal cell LC. In the auxiliary capacitor Cs, the electrode on the side opposite to the side connected to the source of the TFT may be connected to the adjacent gate wiring Gn + 1.

このように構成された画素２１において、ゲート配線Ｇnを正電圧にしてＴＦＴのゲートに正電圧を印加すると、ＴＦＴがオンとなる。すると、ドレイン配線Ｄnに印加されたデータ信号で、液晶セルＬＣの静電容量と補助容量Ｃsとが充電される。反対に、ゲート配線Ｇnを負電圧にしてＴＦＴのゲートに負電圧を印加すると、ＴＦＴがオフとなり、その時点でドレイン配線Ｄnに印加されていた電圧が、液晶セルＬＣの静電容量と補助容量Ｃsとによって保持される。このように、画素２１へ書き込みたいデータ信号をドレイン配線に与えてゲート配線の電圧を制御することにより、画素２１に任意のデータ信号を保持させておくことができる。その画素２１の保持しているデータ信号に応じて液晶セルＬＣの透過率が変化し、画像が表示される。  In thepixel 21 configured as described above, when the gate wiring Gn is set to a positive voltage and a positive voltage is applied to the gate of the TFT, the TFT is turned on. Then, the electrostatic capacity and the auxiliary capacity Cs of the liquid crystal cell LC are charged by the data signal applied to the drain wiring Dn. On the other hand, when the gate wiring Gn is set to a negative voltage and a negative voltage is applied to the TFT gate, the TFT is turned off, and the voltage applied to the drain wiring Dn at that time is the capacitance and auxiliary capacitance of the liquid crystal cell LC. Held by Cs. In this way, by supplying a data signal to be written to thepixel 21 to the drain wiring and controlling the voltage of the gate wiring, thepixel 21 can hold an arbitrary data signal. The transmittance of the liquid crystal cell LC changes according to the data signal held by thepixel 21, and an image is displayed.

ここで、画素２１の特性として重要なものに、書き込み特性と保持特性とがある。書き込み特性に対して要求されるのは、画素部２０の仕様から定められた単位時間内に、信号蓄積素子（液晶セルＬＣ及び補助容量Ｃs）に対して所望のビデオ信号電圧を十分に書き込むことができるかどうかという点である。また、保持特性に対して要求されるのは、信号蓄積素子に一旦書き込んだビデオ信号電圧を必要な時間だけ保持することができるかどうかという点である。  Here, the important characteristics of thepixel 21 include a writing characteristic and a holding characteristic. What is required for the writing characteristics is that a desired video signal voltage is sufficiently written to the signal storage elements (the liquid crystal cell LC and the auxiliary capacitor Cs) within a unit time determined from the specification of thepixel unit 20. Is whether or not Also, what is required for the holding characteristic is whether or not the video signal voltage once written in the signal storage element can be held for a necessary time.

補助容量Ｃsが設けられているのは、信号蓄積素子の静電容量を増大させて書き込み特性及び保持特性を向上させるためである。すなわち、液晶セルＬＣは、その構造上、静電容量の増大には限界がある。そこで、補助容量Ｃsによって液晶セルＬＣの静電容量の不足分を補うわけである。
（第２実施形態）
次に、本発明を具体化した第２の実施形態を図１９〜図２８に基づいて説明する。但し、第１実施形態で説明した個所と同等の個所には同じ符号を用い説明を省略する。また、この第２実施形態は、第１実施形態の工程１〜工程８に対応する工程が異なるので、ここではその部分のみを説明する。The auxiliary capacitor Cs is provided in order to increase the capacitance of the signal storage element and improve the writing characteristics and the holding characteristics. That is, the liquid crystal cell LC has a limit in increasing the capacitance because of its structure. Therefore, the auxiliary capacitance Cs compensates for the shortage of the capacitance of the liquid crystal cell LC.
(Second Embodiment)
Next, a second embodiment embodying the present invention will be described with reference to FIGS. However, the same reference numerals are used for portions equivalent to those described in the first embodiment, and description thereof is omitted. Moreover, since this 2nd Embodiment differs in the process corresponding to the process 1-theprocess 8 of 1st Embodiment, only the part is demonstrated here.

工程(1)（図１９参照）：基板１上に、Ｗシリサイド膜５１を形成する。  Step (1) (see FIG. 19):A W silicide film 51 is formed on thesubstrate 1.

工程(2)（図２０参照）：前記Ｗシリサイド膜５１を、トランジスタの能動層としての多結晶シリコンと同じパターンに加工する。  Step (2) (see FIG. 20): TheW silicide film 51 is processed into the same pattern as the polycrystalline silicon as the active layer of the transistor.

工程(3)（図２１参照）：前記基板１及びＷシリサイド膜５１を覆うように、ＳｉＯ₂やＳｉＮなどの絶縁性薄膜１ａをＣＶＤ法やスパッタ法などにより形成する。Step (3) (see FIG. 21): An insulatingthin film 1a such as SiO₂ or SiN is formed by CVD or sputtering so as to cover thesubstrate 1 and theW silicide film 51.

工程(4)（図２２参照）：前記絶縁性薄膜１ａの上に、非晶質シリコン膜２ａを形成する。  Step (4) (see FIG. 22): Anamorphous silicon film 2a is formed on the insulatingthin film 1a.

工程(5)（図２３参照）：前記非晶質シリコン膜２ａの表面にＫｒＦエキシマレーザービームを走査してアニール処理を行い、非晶質シリコン膜２ａを溶融再結晶化して、多結晶シリコン薄膜２を形成する。  Step (5) (see FIG. 23): The surface of theamorphous silicon film 2a is scanned with a KrF excimer laser beam and annealed to melt and recrystallize theamorphous silicon film 2a, thereby forming a polycrystalline silicon thin film. 2 is formed.

尚、レーザービームとして、ＸｅＣｌエキシマレーザーやＡｒＦエキシマレーザーを使用してもよい。  A XeCl excimer laser or an ArF excimer laser may be used as the laser beam.

工程(6)（図２４参照）：前記多結晶シリコン膜２を薄膜トランジスタの能動層として用いるために、フォトリソグラフィ技術、ＲＩＥ法によるドライエッチング技術により前記多結晶シリコン膜２を所定形状に加工する。  Step (6) (see FIG. 24): In order to use thepolycrystalline silicon film 2 as an active layer of a thin film transistor, thepolycrystalline silicon film 2 is processed into a predetermined shape by a photolithography technique and a dry etching technique by the RIE method.

そして、前記多結晶シリコン膜２の上に、ゲート絶縁膜としてのＬＴＯ膜３を形成する。  Then, anLTO film 3 as a gate insulating film is formed on thepolycrystalline silicon film 2.

工程(7)（図２５参照）：前記ゲート絶縁膜３の上に、非晶質シリコン膜４ａを堆積する。  Step (7) (see FIG. 25): Anamorphous silicon film 4a is deposited on thegate insulating film 3.

次に、前記非晶質シリコン膜４ａの上にＷシリサイド膜４ｂを形成する。  Next, aW silicide film 4b is formed on theamorphous silicon film 4a.

そして、前記Ｗシリサイド膜４ｂの上にシリコン酸化膜５を堆積した後、フォトリソグラフィ技術、ＲＩＥ法によるドライエッチング技術を用いて、前記多結晶シリコン膜４ａ、Ｗシリサイド膜４ｂ及びシリコン酸化膜５を所定形状に加工する。前記非晶質シリコン膜４ａは、前記Ｗシリサイド膜４ｂとともにポリサイド構造のゲート電極４として使用する。  Then, after depositing asilicon oxide film 5 on theW silicide film 4b, thepolycrystalline silicon film 4a, theW silicide film 4b and thesilicon oxide film 5 are formed by using a photolithography technique and a dry etching technique by RIE. Process into a predetermined shape. Theamorphous silicon film 4a is used as thegate electrode 4 having a polycide structure together with theW silicide film 4b.

工程(8)（図２６参照）：前記ゲート絶縁膜３及びシリコン酸化膜５の上に、常圧ＣＶＤ法によりシリコン酸化膜を堆積し、これを異方性全面エッチバックすることにより、前記ゲート電極４及びシリコン酸化膜５の側方にサイドウォール７を形成する。  Step (8) (see FIG. 26): A silicon oxide film is deposited on thegate insulating film 3 and thesilicon oxide film 5 by an atmospheric pressure CVD method, and this is etched back on the entire surface to thereby form the gate.Sidewalls 7 are formed on the sides of theelectrodes 4 and thesilicon oxide film 5.

そして、自己整合技術により、サイドウォール７をマスクとして、多結晶シリコン膜２に、加速電圧：８０ＫｅＶ、ドーズ量３×１０¹³ｃｍ^-2の条件で、リン（Ｐ）イオンを不純物として注入し、低濃度の不純物領域６ａを形成する。Then, by the self-alignment technique, phosphorus (P) ions are implanted as impurities into thepolycrystalline silicon film 2 using thesidewall 7 as a mask under the conditions of an acceleration voltage of 80 KeV and a dose of 3 × 10¹³ cm⁻² . A lowconcentration impurity region 6a is formed.

工程(9)（図２７参照）：前記サイドウォール７及びシリコン酸化膜５をレジスト８で覆い、再び自己整合技術により、レジスト８をマスクとして多結晶シリコン膜２に、加速電圧：８０ＫｅＶ、ドーズ量１×１０¹⁵ｃｍ^-2の条件で、リン（Ｐ）イオンを不純物として注入し、高濃度の不純物領域６ｂを形成することにより、ＬＤＤ（Lightly Doped Drain）構造のソース／ドレイン領域６を形成する。Step (9) (see FIG. 27): Thesidewall 7 and thesilicon oxide film 5 are covered with a resist 8, and the self-alignment technique is applied again to thepolycrystalline silicon film 2 using the resist 8 as a mask, with an acceleration voltage of 80 KeV and a dose amount. Source /drain regions 6 having an LDD (Lightly Doped Drain) structure are formed by implanting phosphorus (P) ions as impurities under conditions of 1 × 10¹⁵ cm⁻² to form a highconcentration impurity region 6b. .

工程(10)（図２８参照）：この状態で、第１実施形態と同様のＲＴＡ法による急速加熱を行う。  Step (10) (see FIG. 28): In this state, rapid heating is performed by the RTA method similar to that of the first embodiment.

Ｘｅアークランプの光熱は、多結晶部よりも非晶質部やシリサイド部に強く吸収されるため、必要な部分のみを重点的に加熱することが可能になり、（ゲート）配線の低抵抗化や不純物の活性化に適している。  Xe arc lamp photothermal energy is absorbed more strongly in the amorphous part and silicide part than in the polycrystalline part, so that only the necessary part can be heated preferentially, and the resistance of the (gate) wiring is reduced. Suitable for activation of impurities.

特に、本実施形態では、多結晶シリコン膜２に対応して、その下方にＷシリサイド膜５１を形成している。このＷシリサイド膜５１は、ＲＴＡの熱を吸収する作用があり、熱を吸収したＷシリサイド膜５１からの放射熱によっても前記多結晶シリコン膜２の不純物の活性化が行われる。  In particular, in the present embodiment, theW silicide film 51 is formed below thepolycrystalline silicon film 2 corresponding to thepolycrystalline silicon film 2. TheW silicide film 51 has an action of absorbing the heat of RTA, and the impurity of thepolycrystalline silicon film 2 is activated by the radiant heat from theW silicide film 51 that has absorbed the heat.

即ち、多結晶シリコン膜２を、Ｘｅアークランプによる熱とＷシリサイド膜５１からの放射熱とにより、直接及び間接的に加熱することにより、多結晶シリコン膜２全体を均一に加熱し、活性化がバラツクことなく良好に行われるようにする。  That is, thepolycrystalline silicon film 2 is heated directly and indirectly by heat from the Xe arc lamp and radiant heat from theW silicide film 51, thereby heating the entirepolycrystalline silicon film 2 uniformly and activating it. Is performed well without variation.

Ｗシリサイド膜５１の大きさは、基本的に、多結晶シリコン膜２と同じか又はそれ以上であればよいが、面内でのパターンの大きさに対応した面積となるように調整すれば、なお好ましい。  The size of theW silicide film 51 may basically be the same as or larger than that of thepolycrystalline silicon film 2, but if adjusted so as to have an area corresponding to the size of the pattern in the plane, Further preferred.

即ち、集積化半導体デバイスでは、パターンの疎密が基板上に発生するため、各トランジスタに均等にＷシリサイド膜２を設けたのでは、場所によって単位面積当りの熱吸収率が異なり、均一な熱処理が行えず、また、Ｗシリサイド膜５１が集中する場所での温度が非常に高くなって基板１が変形する場合がある。  That is, in an integrated semiconductor device, pattern density occurs on the substrate. Therefore, if theW silicide film 2 is provided uniformly in each transistor, the heat absorption rate per unit area differs depending on the location, and uniform heat treatment is performed. In addition, the temperature at the location where theW silicide film 51 is concentrated may become very high, and thesubstrate 1 may be deformed.

そこで、下層に配置した熱吸収膜の単位面積当りの密度を、その上層に形成されるパターンに係わらずほぼ一定となるようにすれば、ＲＴＡで活性化するときの温度分布の偏りを解消することができる。具体的にドライバー一体型のＬＣＤパネルでは、ドライバ部に比べて画素部のトランジスタの密度が高いので、ドライバ部のトランジスタに対応するＷシリサイド膜５１の大きさを、画素部のそれに比べて大きくしてやることで、基板１全体の温度分布がほぼ均一になる。  Therefore, if the density per unit area of the heat absorption film disposed in the lower layer is made substantially constant regardless of the pattern formed in the upper layer, the temperature distribution bias when activated by RTA is eliminated. be able to. Specifically, in the driver-integrated LCD panel, the density of the transistors in the pixel portion is higher than that in the driver portion. Therefore, the size of theW silicide film 51 corresponding to the transistor in the driver portion is made larger than that in the pixel portion. As a result, the temperature distribution of theentire substrate 1 becomes substantially uniform.

ＬＣＤパネルにあっては、回路の面積の約１０％がＷシリサイド膜５１となるように調整することが好ましい。  In the LCD panel, it is preferable to adjust so that about 10% of the circuit area becomes theW silicide film 51.

この工程により、多結晶シリコンＴＦＴ（ＴＦＴ：Thin Film Transistor）（Ａ）が形成される。  By this step, a polycrystalline silicon TFT (TFT: Thin Film Transistor) (A) is formed.

以上の実施形態により製造した多結晶シリコンＴＦＴにあっては、いわゆる低温プロセスで行うことができ、しかも、良質の多結晶シリコン膜を能動層として使用している。  The polycrystalline silicon TFT manufactured by the above embodiment can be performed by a so-called low temperature process, and a high-quality polycrystalline silicon film is used as an active layer.

本発明者の実験によれば、ｎチャネルのＭＯＳ型多結晶シリコンＴＦＴでの移動度μｎが２００ｃｍ²／Ｖ・Ｓ以上、ｐチャネルのＭＯＳ型多結晶シリコンＴＦＴでの移動度μｐが１５０ｃｍ²／Ｖ・Ｓ以上と、高い性能のトランジスタを実現できることが分かった。According to the experiments by the present inventors, the mobility μn in the n-channel MOS type polycrystalline silicon TFT is 200 cm² / V · S or more, and the mobility μp in the p-channel MOS type polycrystalline silicon TFT is 150 cm² / V. It was found that a transistor with high performance of V · S or higher can be realized.

このような高性能ＴＦＴにあっては、例えば、μｎ＝５０ｃｍ²／Ｖ・Ｓ、μｐ＝２０ｃｍ²／Ｖ・Ｓが要求されるＮＴＳＣテレビ信号表示用ＬＣＤパネルにも十分に適用可能であり、μｎ＝５０ｃｍ²／Ｖ・Ｓ、μｐ＝２０ｃｍ²／Ｖ・Ｓ、しきい値電圧：２Ｖ（ｎチャネル）、−５Ｖ（ｐチャネル）、Ｓ値（Sub-threshold swing）：０．２Ｖ／ｄｅｃａｄｅ、オン・オフ比：１×１０⁷の特性を得ることができる。Such a high-performance TFT is sufficiently applicable to, for example, an LCD panel for NTSC television signal display that requires μn = 50 cm² / V · S and μp = 20 cm² / V · S, μn = 50 cm² / V · S, μp = 20 cm² / V · S, threshold voltage: 2 V (n channel), −5 V (p channel), S value (Sub-threshold swing): 0.2 V / decade The on / off ratio of 1 × 10⁷ can be obtained.

また、移動度が高いぶん、ＴＦＴの駆動能力が向上するので、ＴＦＴのサイズを小さくすることができ、従来能動層として非晶質シリコンを用いたトランジスタのサイズ（Ｗ／Ｌ＝３４／１０μｍ）に比べて、１／８以下のサイズ（Ｗ／Ｌ＝８／５μｍ）に縮小することができる。更には、高品質の能動層であるので、トランジスタＯＦＦ時のリーク電流も少なく、そのぶん補助容量の面積も１／３以下に縮小することができる。  Also, the higher the mobility, the better the driving capability of the TFT, so that the size of the TFT can be reduced, and the size of a transistor that conventionally uses amorphous silicon as the active layer (W / L = 34/10 μm). Can be reduced to a size of 1/8 or less (W / L = 8/5 μm). Furthermore, since it is a high quality active layer, there is little leakage current when the transistor is OFF, and the area of the auxiliary capacitor can be reduced to 1/3 or less.

具体的には、サイズ２．４型で、画素ピッチ：５０．０（Ｈ）μｍ×１５００（Ｖ）μｍ、画素数：２３万ドット（３２０×３（ＲＧＢ）×２４０）と、従来型のパネルに比べて３倍以上の高密度画素を有しながらも、５５％という高開口率（従来比：１．５倍）のものを得ることができ、高輝度化を実現できる。  Specifically, the size is 2.4 type, pixel pitch: 50.0 (H) μm × 1500 (V) μm, number of pixels: 230,000 dots (320 × 3 (RGB) × 240), While having ahigh density pixel 3 times or more compared with the panel, it is possible to obtain a high aperture ratio of 55% (compared to the conventional one: 1.5 times) and to achieve high brightness.

以上の実施形態は以下のように変更してもよく、その場合でも同様の作用、効果を得ることができる。  The above embodiment may be modified as follows, and even in that case, the same operation and effect can be obtained.

（１）条件にもよるが基板１として、通常のガラス板なども使用可能である。  (1) Depending on the conditions, a normal glass plate or the like can be used as thesubstrate 1.

（２）工程２や工程(4)において、非晶質シリコン膜を減圧ＣＶＤ法により、例えば、モノシランガスを用い、温度５８０℃で堆積させる。これにより、非晶質シリコン膜２ａは微結晶を含んだ膜となる。  (2) Instep 2 and step (4), an amorphous silicon film is deposited at a temperature of 580 ° C. by a low pressure CVD method using, for example, monosilane gas. Thereby, theamorphous silicon film 2a becomes a film containing microcrystals.

微結晶を含んだ非晶質シリコン膜を固相成長法により多結晶化することにより、結晶粒径が小さくなるぶん移動度は若干低下するが、結晶成長を短時間で終えることができる。  When an amorphous silicon film containing microcrystals is polycrystallized by a solid phase growth method, the crystal grain size is reduced, but the mobility is slightly reduced, but the crystal growth can be completed in a short time.

（３）工程２や工程(4)において、非晶質シリコン膜２ａを減圧ＣＶＤ法、プラズマＣＶＤ法によらず、常圧ＣＶＤ法、光励起ＣＶＤ法、蒸着法、ＥＢ(Electron Beam)蒸着法、ＭＢＥ(Molecular Beam Epitaxy)法、スパッタ法からなるグループの内のいずれか一つの方法によって形成する。  (3) In thestep 2 and the step (4), theamorphous silicon film 2a is not subjected to the low pressure CVD method or the plasma CVD method, but the atmospheric pressure CVD method, the photoexcited CVD method, the vapor deposition method, the EB (Electron Beam) vapor deposition method, It is formed by either one of the group consisting of MBE (Molecular Beam Epitaxy) method and sputtering method.

（４）多結晶シリコン膜２のチャネル領域に相当する部分に不純物をドーピングして多結晶シリコンＴＦＴのしきい値電圧（Ｖth）を制御する。固相成長法で形成した多結晶シリコンＴＦＴにおいては、Ｎチャネルトランジスタではディプレッション方向にしきい値電圧がシフトし、Ｐチャネルトランジスタではエンハンスメント方向にしきい値電圧がシフトする傾向にある。また、水素化処理を行った場合には、その傾向がより顕著となる。このしきい値電圧のシフトを抑えるには、チャネル領域に不純物をドーピングすればよい。  (4) Impurities are doped into the portion corresponding to the channel region of thepolycrystalline silicon film 2 to control the threshold voltage (Vth) of the polycrystalline silicon TFT. In the polycrystalline silicon TFT formed by the solid phase growth method, the threshold voltage tends to shift in the depletion direction in the N-channel transistor, and the threshold voltage tends to shift in the enhancement direction in the P-channel transistor. Further, when hydrogenation is performed, the tendency becomes more prominent. In order to suppress this threshold voltage shift, the channel region may be doped with impurities.

（５）工程５、工程(1)、工程(7)において、スパッタ法以外のＰＶＤ方法（真空蒸着法、イオンプレーティング法、イオンビームデポジション法、クラスターイオンビーム法など）を用いて、Ｗシリサイド膜４ｂ、５１を形成する。この場合にも、前記したスパッタ法の場合と同様な理由により、Ｗシリサイド（ＷＳｉ_X）の組成をＸ＞２に設定する。(5) InStep 5, Step (1), and Step (7), PVD methods (vacuum deposition method, ion plating method, ion beam deposition method, cluster ion beam method, etc.) other than sputtering method are used.Silicide films 4b and 51 are formed. Also in this case, the composition of W silicide (WSi_x ) is set to X> 2 for the same reason as in the case of the sputtering method described above.

（６）工程５、工程(1)、工程(7)において、ＣＶＤ法を用いてＷシリサイド膜４ｂ、５１を形成する。そのソースガスとしては、六フッ化タングステン（ＷＦ₆）とシラン（ＳｉＨ₄）を用いればよい。成膜温度は、３５０〜４５０℃前後とする。この場合にも、前記したスパッタ法の場合と同様な理由により、Ｗシリサイド（ＷＳｉ_X）の組成をＸ＞２に設定する。ＣＶＤ法はＰＶＤ法に比べ、段差被覆性が優れているため、Ｗシリサイド膜４ｂの膜厚をより均一にすることができる。(6) Instep 5, step (1), and step (7),W silicide films 4b and 51 are formed by CVD. As the source gas, tungsten hexafluoride (WF₆ ) and silane (SiH₄ ) may be used. The film forming temperature is about 350 to 450 ° C. Also in this case, the composition of W silicide (WSi_x ) is set to X> 2 for the same reason as in the case of the sputtering method described above. Since the CVD method has better step coverage than the PVD method, the thickness of theW silicide film 4b can be made more uniform.

（７）ゲート電極に用いるＷシリサイドに代わるものとして、ＭｏＳｉ₂、ＴｉＳｉ₂、ＴａＳｉ₂、ＣｏＳｉ₂などの高融点金属シリサイド、その他、Ｗ、Ｍｏ、Ｃｏ、Ｃｒ、Ｔｉ、Ｔａなどの高融点金属を用いてもよい。(7) As an alternative to W silicide used for the gate electrode, refractory metal silicides such as MoSi₂ , TiSi₂ , TaSi₂ , CoSi₂ , and other refractory metals such as W, Mo, Co, Cr, Ti, Ta May be used.

（８）工程９において、プラズマ酸化膜に代えて、ＴＥＯＳ(Tetra Ethyl Ortho Silicate又はTetra-ethoxy-silane)を用いたプラズマＴＥＯＳ酸化膜を用いてもよく、また、シリコン酸化膜に代えて、常圧オゾンＴＥＯＳ酸化膜を用いてもよい。  (8) Instep 9, a plasma TEOS oxide film using TEOS (Tetra Ethyl Ortho Silicate or Tetra-ethoxy-silane) may be used instead of the plasma oxide film, and instead of the silicon oxide film, A pressurized ozone TEOS oxide film may be used.

プラズマＴＥＯＳ酸化膜の堆積条件は、堆積温度：３９０℃、ＲＦ出力：５００Ｗ、ＴＥＯＳ流量：５００ｓｃｃｍ、酸素流量：６００ｓｃｃｍ、圧力：９ｔｏｒｒとし、常圧オゾンＴＥＯＳ酸化膜の堆積条件は、堆積温度：４００℃、ＲＦ出力：オゾン濃度：約５ｗｔ％、ＴＥＯＳキャリアＮ₂ガス流量：３０００ｃｃとする。The deposition conditions for the plasma TEOS oxide film are deposition temperature: 390 ° C., RF output: 500 W, TEOS flow rate: 500 sccm, oxygen flow rate: 600 sccm, pressure: 9 torr, and the deposition conditions for atmospheric pressure ozone TEOS oxide film are deposition temperature: 400 ° C, RF output: ozone concentration: about 5 wt%, TEOS carrier N₂ gas flow rate: 3000 cc.

（９）上記（８）の工程の後、プラズマＴＥＯＳ酸化膜を、アンモニア（ＮＨ₃）ガスを用いてプラズマ処理することにより窒素イオンに晒し、その表面を窒化してから常圧オゾンＴＥＯＳ酸化膜を堆積すると、シリコン酸化膜の成長レートがより安定する。この時の窒化処理条件は、温度：３６０℃、ＲＦ出力：５００Ｗ、アンモニア流量：１００〜５００ｓｃｃｍ、Ｎ₂流量：０〜４００ｓｃｃｍである。尚、この窒化処理において、アンモニアの代わりに窒素を用いてもよい。(9) After the step (8), the plasma TEOS oxide film is exposed to nitrogen ions by plasma treatment using ammonia (NH₃ ) gas, the surface is nitrided, and then the atmospheric pressure ozone TEOS oxide film As a result, the growth rate of the silicon oxide film becomes more stable. The nitriding conditions at this time are as follows: temperature: 360 ° C., RF output: 500 W, ammonia flow rate: 100 to 500 sccm, N₂ flow rate: 0 to 400 sccm. In this nitriding treatment, nitrogen may be used instead of ammonia.

（１０）Ｗシリサイド膜５１に代えて、非結晶質シリコン膜や多結晶シリコン膜などの半導体膜を用いる。これらのシリコン膜には不純物がドープされていてもよい。このように、導電性膜又は半導体膜を用いることにより、この熱吸収膜に電圧を印加することで、ＴＦＴを、ＬＳＩに用いられるＭＯＳトランジスタのように４端子デバイスとして動作させて、しきい値電圧をコントロールできると共に、ガラス基板を用いた場合には、基板内のイオンを静電的にシールドするため、ガラス基板内のイオンによるトランジスタの特性劣化及び可動イオンが形成する電位によるＴＦＴへの悪影響を防止することができる。  (10) Instead of theW silicide film 51, a semiconductor film such as an amorphous silicon film or a polycrystalline silicon film is used. These silicon films may be doped with impurities. In this way, by using a conductive film or a semiconductor film, a voltage is applied to the heat absorption film, so that the TFT operates as a four-terminal device like a MOS transistor used in an LSI, and a threshold value is obtained. The voltage can be controlled, and when a glass substrate is used, the ions in the substrate are electrostatically shielded. Therefore, the characteristics of the transistor are deteriorated by the ions in the glass substrate, and the TFT has an adverse effect on the potential formed by the movable ions. Can be prevented.

（１１）Ｗシリサイド膜５１に代えて、ＭｏＳｉ₂、ＴｉＳｉ₂、ＴａＳｉ₂、ＣｏＳｉ₂などの高融点金属シリサイド、その他、Ｗ、Ｍｏ、Ｃｏ、Ｃｒ、Ｔｉ、Ｔａなどの高融点金属を用いてもよい。更には、使用温度が低い場合には（約４５０℃以下）、ＡｌやＡｕなどのいわゆる低融点金属を用いてもよい。(11) Instead of theW silicide film 51, a refractory metal silicide such as MoSi₂ , TiSi₂ , TaSi₂ , or CoSi₂ , or other refractory metal such as W, Mo, Co, Cr, Ti, or Ta is used. Also good. Furthermore, when the use temperature is low (about 450 ° C. or less), a so-called low melting point metal such as Al or Au may be used.

Ｗシリサイド膜も含めて、これらの金属膜は、光を通さない性質を有しているので、以下の通りの効果を有する。  These metal films, including the W silicide film, have the following effects because they have the property of not allowing light to pass through.

（ａ）光の散乱を防止すると共に液晶セルに斜めから入ろうとする不要な光を遮るので、ＬＣＤデバイスとしてコントラストが高くなる。  (A) Since the light scattering is prevented and unnecessary light entering the liquid crystal cell from an oblique direction is blocked, the contrast of the LCD device is increased.

（ｂ）ＴＦＴに入ろうとする光を遮るので、光によるリーク電流を減少させてＴＦＴとしての特性を向上させると共に光によるＴＦＴ自身の劣化を防止する。  (B) Since the light entering the TFT is blocked, the leakage current due to the light is reduced to improve the characteristics as the TFT and the deterioration of the TFT itself due to the light is prevented.

（１２）プレーナ型だけでなく、逆プレーナ型、スタガ型、逆スタガ型などあらゆる構造の多結晶シリコンＴＦＴに適用する。  (12) The present invention is applied not only to a planar type but also to a polycrystalline silicon TFT having any structure such as an inverted planar type, a staggered type, and an inverted staggered type.

（１３）多結晶シリコンＴＦＴだけでなく、絶縁ゲート型半導体素子全般に適用する。また、太陽電池や光センサなどの光電変換素子、バイポーラトランジスタ、静電誘導型トランジスタ(ＳＩＴ：Static Induction Transistor)などの多結晶シリコン膜を用いるあらゆる半導体装置に適用する。  (13) Applicable not only to polycrystalline silicon TFTs but also to insulated gate semiconductor devices in general. Further, the present invention is applied to any semiconductor device using a polycrystalline silicon film such as a photoelectric conversion element such as a solar cell or an optical sensor, a bipolar transistor, or a static induction transistor (SIT).

本発明を具体化した第１実施形態の製造工程を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of 1st Embodiment which actualized this invention.本発明を具体化した第１実施形態の製造工程を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of 1st Embodiment which actualized this invention.本発明を具体化した第１実施形態の製造工程を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of 1st Embodiment which actualized this invention.本発明を具体化した第１実施形態の製造工程を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of 1st Embodiment which actualized this invention.本発明を具体化した第１実施形態の製造工程を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of 1st Embodiment which actualized this invention.本発明を具体化した第１実施形態の製造工程を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of 1st Embodiment which actualized this invention.本発明を具体化した第１実施形態の製造工程を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of 1st Embodiment which actualized this invention.本発明を具体化した第１実施形態の製造工程を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of 1st Embodiment which actualized this invention.本発明を具体化した第１実施形態の製造工程を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of 1st Embodiment which actualized this invention.本発明を具体化した第１実施形態の製造工程を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of 1st Embodiment which actualized this invention.本発明を具体化した第１実施形態の製造工程を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of 1st Embodiment which actualized this invention.本発明を具体化した第１実施形態の製造工程を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of 1st Embodiment which actualized this invention.本発明を具体化した第１実施形態の製造工程を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of 1st Embodiment which actualized this invention.本発明を具体化した第１実施形態の製造工程を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of 1st Embodiment which actualized this invention.本発明を具体化した第１実施形態の製造工程を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of 1st Embodiment which actualized this invention.本発明を具体化した第１実施形態の製造工程を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of 1st Embodiment which actualized this invention.アクティブマトリクス方式ＬＣＤのブロック構成図である。It is a block block diagram of active matrix type LCD.画素の等価回路図である。It is an equivalent circuit diagram of a pixel.本発明を具体化した第２実施形態の製造工程を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of 2nd Embodiment which actualized this invention.本発明を具体化した第２実施形態の製造工程を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of 2nd Embodiment which actualized this invention.本発明を具体化した第２実施形態の製造工程を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of 2nd Embodiment which actualized this invention.本発明を具体化した第２実施形態の製造工程を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of 2nd Embodiment which actualized this invention.本発明を具体化した第２実施形態の製造工程を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of 2nd Embodiment which actualized this invention.本発明を具体化した第２実施形態の製造工程を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of 2nd Embodiment which actualized this invention.本発明を具体化した第２実施形態の製造工程を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of 2nd Embodiment which actualized this invention.本発明を具体化した第２実施形態の製造工程を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of 2nd Embodiment which actualized this invention.本発明を具体化した第２実施形態の製造工程を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of 2nd Embodiment which actualized this invention.本発明を具体化した第２実施形態の製造工程を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of 2nd Embodiment which actualized this invention.エキシマレーザーアニール装置の構成図である。It is a block diagram of an excimer laser annealing apparatus.ＲＴＡ装置の構成図である。It is a block diagram of a RTA apparatus.従来例の製造工程を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of a prior art example.従来例の製造工程を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of a prior art example.

符号の説明Explanation of symbols

１ 絶縁基板
２ａ 非晶質シリコン膜
２ 多結晶シリコン膜
３ ゲート絶縁膜
４ａ 多結晶シリコン膜（非晶質シリコン膜）
４ｂ Ｗシリサイド膜
４ ゲート電極
６ 不純物領域DESCRIPTION OFSYMBOLS 1Insulating substrate 2aAmorphous silicon film 2Polycrystalline silicon film 3Gate insulating film 4a Polycrystalline silicon film (amorphous silicon film)
4bW silicide film 4Gate electrode 6 Impurity region

Claims (9)

Translated fromJapanese

基板上に非晶質シリコン膜を形成する第１の工程と、
前記非晶質シリコン膜をレーザーアニールして多結晶シリコン膜を形成する第２の工程と、
前記多結晶シリコン膜に、ソース／ドレイン領域としての不純物領域を形成する第３の工程と、
前記不純物領域を、シート状のアニール光を発する光源を有するＲＴＡ（Rapid Thermal Annealing）法を用いて急速加熱することにより活性化する第４の工程と、を備え、
前記光源が、ランプと前記ランプを覆う反射鏡とから構成されていることを特徴とした半導体装置の製造方法。A first step of forming an amorphous silicon film on a substrate;
A second step of forming a polycrystalline silicon film by laser annealing the amorphous silicon film;
A third step of forming impurity regions as source / drain regions in the polycrystalline silicon film;
A fourth step of activating the impurity region by rapid heating using an RTA (Rapid Thermal Annealing) method having a light source that emits sheet-like annealing light,
The method of manufacturing a semiconductor device, wherein the light source is composed of a lamp and a reflecting mirror covering the lamp. 基板上に非晶質シリコン膜を形成する第１の工程と、
前記非晶質シリコン膜をレーザーアニールして多結晶シリコン膜を形成する第２の工程と、
前記多結晶シリコン膜に、ソース／ドレイン領域としての不純物領域を形成する第３の工程と、
前記不純物領域を、シート状のアニール光を発する光源を有するＲＴＡ（Rapid Thermal Annealing）法を用いて急速加熱することにより活性化する第４の工程と、を備え、
前記光源が、ランプと前記ランプからの光を反射する反射鏡とから構成されていることを特徴とした半導体装置の製造方法。A first step of forming an amorphous silicon film on a substrate;
A second step of forming a polycrystalline silicon film by laser annealing the amorphous silicon film;
A third step of forming impurity regions as source / drain regions in the polycrystalline silicon film;
A fourth step of activating the impurity region by rapid heating using an RTA (Rapid Thermal Annealing) method having a light source that emits sheet-like annealing light,
A method of manufacturing a semiconductor device, wherein the light source includes a lamp and a reflecting mirror that reflects light from the lamp. 前記第４の工程は、一対のランプを相対向させた状態で、この一対のランプ間に前記基板を搬送する工程を含むことを特徴とした請求項１又は２に記載の半導体装置の製造方法。  3. The method of manufacturing a semiconductor device according to claim 1, wherein the fourth step includes a step of transporting the substrate between the pair of lamps in a state where the pair of lamps are opposed to each other. . 前記第４の工程は、前記基板を予熱する工程と、一対のランプを相対向させた状態で、この一対のランプ間に前記基板を搬送する工程とを含むことを特徴とした請求項１又は２に記載の半導体装置の製造方法。  2. The method according to claim 1, wherein the fourth step includes a step of preheating the substrate and a step of transporting the substrate between the pair of lamps with the pair of lamps facing each other. 3. A method for manufacturing a semiconductor device according to 2. 前記レーザーアニールが、シート状のレーザービームを用いて行うことを特徴とした請求項１〜４のいずれか１項に記載の半導体装置の製造方法。  The method for manufacturing a semiconductor device according to claim 1, wherein the laser annealing is performed using a sheet-like laser beam. 基板上に非晶質シリコン膜を形成する第１の工程と、
シート状に加工されたレーザービームを前記非晶質シリコン膜に照射することにより前記非晶質シリコン膜をアニールして多結晶シリコン膜を形成する第２の工程と、
前記多結晶シリコン膜に、ソース／ドレイン領域としての不純物領域を形成する第３の工程と、
前記不純物領域を、ランプを熱源として急速加熱することにより活性化する第４の工程と、を含み、
前記第４の工程は、前記基板を予熱する工程と、一対のランプを相対向させた状態で、この一対のランプ間に前記基板を搬送する工程と、を含むことを特徴とした半導体装置の製造方法。A first step of forming an amorphous silicon film on a substrate;
A second step of annealing the amorphous silicon film by irradiating the amorphous silicon film with a laser beam processed into a sheet shape to form a polycrystalline silicon film;
A third step of forming impurity regions as source / drain regions in the polycrystalline silicon film;
A fourth step of activating the impurity region by rapid heating using a lamp as a heat source,
The fourth step includes a step of preheating the substrate, and a step of transporting the substrate between the pair of lamps in a state where the pair of lamps are opposed to each other. Production method. 基板上に非晶質シリコン膜を形成する第１の工程と、
前記非晶質シリコン膜をレーザーアニールして多結晶シリコン膜を形成する第２の工程と、
前記多結晶シリコン膜に、不純物領域を形成する第３の工程と、
前記不純物領域を、ランプを熱源として急速加熱することにより活性化する第４の工程と、を含み、
前記第２の工程は、シート状に加工されたレーザービームを前記非晶質シリコン膜に照射することにより行い、
前記第４の工程は、前記基板を予熱する工程と、ＲＴＡ（Rapid Thermal Annealing）法を用いて急速加熱する工程と、を含み、
前記ＲＴＡ法を用いて急速加熱する工程は、シート状のアニール光を発するランプ光源を用い、かつ、前記ランプとして、キセノンアークランプを用いることを特徴とした半導体装置の製造方法。A first step of forming an amorphous silicon film on a substrate;
A second step of forming a polycrystalline silicon film by laser annealing the amorphous silicon film;
A third step of forming an impurity region in the polycrystalline silicon film;
A fourth step of activating the impurity region by rapid heating using a lamp as a heat source,
The second step is performed by irradiating the amorphous silicon film with a laser beam processed into a sheet shape,
The fourth step includes a step of preheating the substrate and a step of rapid heating using an RTA (Rapid Thermal Annealing) method,
The method of manufacturing a semiconductor device, wherein the rapid heating step using the RTA method uses a lamp light source that emits sheet-like annealing light, and uses a xenon arc lamp as the lamp. 前記基板上に膜厚が１０００から６０００Åの範囲の絶縁膜を形成する第５の工程をさらに備え、前記絶縁膜の上に前記非晶質シリコン膜を形成することを特徴とした１〜７のいずれか１項に記載の半導体装置の製造方法。  The method according to any one of 1 to 7, further comprising a fifth step of forming an insulating film having a thickness of 1000 to 6000 mm on the substrate, and forming the amorphous silicon film on the insulating film. A manufacturing method of a semiconductor device given in any 1 paragraph. 前記光源が、キセノンアークランプを用いた光源であることを特徴とした１〜６のいずれか１項に記載の半導体装置の製造方法。  The method of manufacturing a semiconductor device according to any one of 1 to 6, wherein the light source is a light source using a xenon arc lamp.

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