JP2004304130A - Method for manufacturing semiconductor device - Google Patents

Abstract

Translated fromJapanese

【課題】半導体層上又は半導体基板上の絶縁膜に開口部を形成する際に、当該半導体層又は半導体基板に対するオーバーエッチングを抑制できるようにした半導体装置の製造方法を提供する。
【解決手段】ＳＯＩ基板１０のシリコン層５上に層間絶縁膜用のＳｉＯ_２膜１３を形成した後に、このＳｉＯ_２膜１３の原子間の結合を断ち切るような条件で、電子ビームまたはレーザをコンタクトホール形成領域のＳｉＯ_２膜１３に照射して、当該領域のＳｉＯ_２膜１３を改質し、その後、改質されたＳｉＯ_２膜１３をドライエッチングして除去しコンタクトホールを形成する。ＳｉＯ_２膜１３のエッチングに対する耐性を弱めることができるので、このＳｉＯ_２膜１３のエッチングレートを高めることができる。
【選択図】 図２Provided is a method for manufacturing a semiconductor device in which, when an opening is formed in an insulating film over a semiconductor layer or a semiconductor substrate, overetching of the semiconductor layer or the semiconductor substrate can be suppressed.
After forming an SiO₂ film 13 for an interlayer insulating film on a silicon layer 5 of an SOI substrate 10, an electron beam or a laser is contacted under conditions that cut off bonds between atoms of the SiO₂ film 13. Irradiation is performed on the SiO₂ film 13 in the hole formation region to modify the SiO₂ film 13 in the region, and then the modified SiO₂ film 13 is removed by dry etching to form a contact hole. It is possible to weaken the resistance to etching of the SiO₂ film 13, it is possible to increase the etching rate of the SiO₂ film 13.
[Selection] Fig. 2

Description

Translated fromJapanese

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に係り、特に、ＳＯＩ構造のトランジスタにおけるコンタクトホールの形成工程に適用して好適な半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
近年、デバイスの低消費電力化や高速化を目的に、バルクシリコンウエーハに代わってＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）ウエーハが用いられるようになってきた。ＳＯＩウエーハとは、半導体ウエーハ上に絶縁層が設けられ、この絶縁層上に半導体層が設けられた３層構造を有するウエーハである。この半導体層、例えば単結晶のシリコン層にＭＯＳトランジスタ等の素子を形成すると、素子間を完全に分離することができる。また、ＭＯＳトランジスタにおけるソース／ドレイン拡散層の容量を低減することができるので、その動作速度を向上させることができる。
【０００３】
ＭＯＳトランジスタの形成工程では、半導体層上に形成された層間絶縁膜の下にあるソース／ドレイン拡散層を層間絶縁膜上に引き出すために、ソース／ドレイン拡散層上の層問絶縁膜をエッチングして除去しコンタクトホールを形成する。コンタクトホール形成用のエッチング（以下で、コンタクトホールエッチングという）は、全てドライエッチングで行う方法と、または、始めにウェットエッチングを行いその後にドライエッチングを行う方法とがあるが、どちらの方法でも、コンタクトホールエッチングの最終段階はドライエッチングで行う。
【０００４】
通常、コンタクトホールが形成される層間絶縁膜の膜厚はウエーハ面内でばらつきがあり、また、ドライエッチングのエッチングレート（単位時間当たりのエッチング量）もウエーハ面内でばらつきがある。このため、ウエーハ面内にコンタクトホールを再現性良く形成するためには、層間絶縁膜の膜厚に対してコンタクトホールエッチングを過剰に行う（以下で、オーバーエッチングという）必要がある。このオーバーエッチングによって、ＳＯＩウエーハ上層のシリコン層は多少エッチングされる。また、シリコン層の厚みが特に薄い場合には、このオーバーエッチングによって、シリコン層は完全にエッチングされ突き抜けてしまうおそれがある。
【０００５】
このシリコン層の突き抜けを回避するために、ＳＯＩウエーハのシリコン層と層間絶縁膜との間に、エッチングストッパー用のシリコン層や、シリコンナイトライド層を積層する手法が知られている（例えば、特許文献１参照。）。また、その他の手法として、ＳＯＩウエーハのシリコン層に窒素イオンを注入し、その後このＳＯＩウエーハ上に層間絶縁膜を積層して、このシリコン層と層間絶縁膜との間や、シリコン層とＳＯＩウエーハの絶縁層との間にエッチングストッパー用のシリコンナイトライドを形成する手法も知られている（例えば、特許文献２参照。）。
【０００６】
【特許文献１】
特開平７−７４１２６号公報
【特許文献２】
特開２０００−１３３７０９号公報
【非特許文献１】
Ｍ． Ｍａｔｓｕｍｏｔｏ， Ｙ． Ｍａｅｄａ， Ｍ． Ｋｕｗａｈａｒａ ａｎｄ Ｍ． Ｔａｋａｙａｍａ， Ｐｒｏｃｅｅｄ ｉｎｇ ｏｆ Ｒａｄｔｅｃｈ’９７ Ａｓｉａ， （１９９７）
【０００７】
【発明が解決しようとする課題】
ところで、従来例に係る半導体装置の製造方法によれば、ＳＯＩウエーハにおけるシリコン層の突き抜けを防止するために、このシリコン層と層間絶縁膜との間にエッチングストッパー用のシリコンナイトライド層を積層していた。或いは、このシリコン層に窒素イオンを注入しその後層間絶縁膜を積層して、このシリコン層と層間絶縁膜層との間にエッチングストッパー用のシリコンナイトライド層を形成していた。
【０００８】
しかしながら、ＳＯＩウエーハのシリコン層と層間絶縁膜との間にシリコンナイトライド層を積層する方法では、シリコンナイトライド層とシリコン層との膨張率が異なるために、当該間で応力が発生してしまう。このため、ＭＯＳトランジスタの電気的特性に悪影響を与える恐れがあった。また、このシリコン層に窒素イオンを注入してエッチングストッパー用のシリコンナイトライド層を形成する方法では、シリコン層が膜減りしてしまうので、ソース／ドレイン拡散層の寄生抵抗が増大してしまう恐れがあった。
【０００９】
そこで、この発明はこのような問題を解決したものであって、半導体層上又は半導体基板上の絶縁膜に開口部を形成する際に、当該半導体層又は半導体基板に対するオーバーエッチングを抑制できるようにした半導体装置の製造方法の提供を目的とする。
【００１０】
【課題を解決するための手段】
上記した課題を解決するために、本発明に係る第１の半導体装置の製造方法は、半導体層又は半導体基板上に絶縁膜を形成する工程と、この絶縁膜の原子間の結合を断ち切るような条件で電子ビームまたはレーザを所定領域の絶縁膜に照射して、当該所定領域の絶縁膜を改質する工程と、改質された絶縁膜をエッチングして除去し所定の開口部を形成する工程と、を含むことを特徴とするものである。
【００１１】
ここで、半導体層は例えばシリコン層であり、半導体基板は例えばバルクのシリコン基板である。また、絶縁膜は例えば層間絶縁膜用のシリコン酸化膜である。このシリコン酸化膜に、シリコン原子と酸素原子の結合エネルギー以上のエネルギーを与えると、シリコン原子と酸素原子の結合に係る電子が励起され、シリコン原子と酸素原子の結合状態が解消される。
【００１２】
本発明に係る第１の半導体装置の製造方法によれば、電子ビームまたはレーザの照射によって、絶縁膜を構成する原子の原子間の結合を断ち切ることができるので、この絶縁膜のエッチングに対する耐性を弱めることができる。従って、絶縁膜のエッチングレートを高めることができ、絶縁膜と、当該絶縁膜下の半導体層又は半導体基板とのエッチングの選択比を高めることができる。
【００１３】
これにより、半導体層又は半導体基板上の絶縁膜に開口部を形成する際に、当該半導体層又は半導体基板に対するオーバーエッチングを抑制することができる。
本発明に係る第２の半導体装置の製造方法は、半導体層又は半導体基板上に絶縁膜を形成する工程と、所定領域の絶縁膜をエッチングし薄膜化する工程と、この絶縁膜の原子間の結合を断ち切るような条件で電子ビームまたはレーザを薄膜化された絶縁膜に照射して、当該薄膜化された絶縁膜を改質する工程と、改質された絶縁膜をエッチングして除去し所定の開口部を形成する工程と、を含むことを特徴とするものである。
【００１４】
本発明に係る第２の半導体装置の製造方法によれば、上述した第１の半導体装置の製造方法と比べて、電子ビームまたはレーザが照射される絶縁膜の膜厚を薄膜化しているので、電子ビームまたはレーザの照射時間を短縮することができる。
本発明に係る第３の半導体装置の製造方法は、上述した第１、第２の半導体装置の製造方法において、半導体層は、ＳＯＩ基板のシリコン層であることを特徴とするものである。
【００１５】
本発明に係る第３の半導体装置の製造方法によれば、ＳＯＩ基板を構成するシリコン層上の絶縁膜に開口部を形成する際に、このシリコン層に対するオーバーエッチングを抑制することができ、シリコン層の突き抜けを防止することができる。
【００１６】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施形態に係る半導体装置の製造方法について説明する。
（１）第１実施形態
図１（Ａ）〜図２（Ｂ）は、本発明の第１実施形態に係る半導体装置の製造方法を示す工程図である。この工程図は、ＳＯＩウエーハ１０に対してコンタクトホール１７を形成する方法を手順に沿って示したものである。
【００１７】
図１（Ａ）に示すように、まず始めに、ＳＯＩウエーハ１０を用意する。このＳＯＩウエーハ１０は、その下方から、例えばシリコンウエーハ１と、シリコン酸化層３と、単結晶のシリコン層５とからなる３層構造を有している。これらの中で、シリコン層５はＭＯＳトランジスタ等の素子が形成される素子形成層であり、その厚さは例えば５０ｎｍ程度である。このような３層構造を有するＳＯＩ基板１０は、例えば周知技術のＳＩＭＯＸ（ｓｉｌｉｃｏｎ ｉｍｐｌａｎｔｅｄ ｏｘｉｄｅ）法又は、貼り合わせ法によって形成される。
【００１８】
次に、図１（Ｂ）に示すように、シリコン層５上にシリコン酸化膜（以下で、ＳｉＯ_２膜という）１３を形成する。このＳｉＯ_２膜１３は層間絶縁膜であり、その膜厚は６００ｎｍ程度である。このＳｉＯ_２膜１３の成膜は、ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）等で行う。
次に、コンタクトホールを形成する領域（以下で、コンタクトホール形成領域という）を開口するようなレジストパターン１５をＳｉＯ_２膜１３上に形成する。このコンタクトホール形成領域は、例えばＭＯＳトランジスタのソース／ドレイン拡散層上の領域である。また、レジストパターン１５の形成は、例えばリソグラフィで行う。
【００１９】
即ち、まず始めに、電子ビームリソグラフィ用のレジストをＳｉＯ_２膜１３上に塗布する。次に、コンタクトホール形成用の露光用マスクをステッパ等の露光装置にセットし、この露光装置を用いてレジストを感光処理する。そして、露光処理したレジストを現像処理する。これにより、コンタクトホール形成領域にあるＳｉＯ_２膜１３の表面だけを露出し、他の領域を覆うようなレジストパターン１５を形成する。
【００２０】
次に、このレジストパターン１５をマスクにして、ＳｉＯ_２膜１３に電子ビームを数〜数十ｋｅＶの加速電圧で照射し、コンタクトホール形成領域のＳｉＯ_２膜１３を原子間の結合が切断された状態に改質する。ここで、ＳｉＯ_２膜１３のＳｉ−Ｓｉ間の結合エネルギーは約７．６ｅＶ、Ｓｉ−Ｏ間の結合エネルギーは約１０．８ｅＶなので、基本的な考えでは、約１０．８ｅＶ以上の電子ビームをＳｉＯ_２膜１３に照射すれば良い。
【００２１】
しかし、実際には、電子ビームの電子エネルギーの全てが原子間の結合の切断に使われるわけではないので、電子ビームの加速電圧はこれらの結合エネルギーよりも高い値に設定する。例えば、ＳｉＯ_２膜１３の膜厚が６００ｎｍ程度の場合には、電子ビームの加速電圧は５〜１０ｋｅＶ、電子密度は１〜２Ｃ／ｃｍ^２程度とする。ＳｉＯ_２膜１３の膜厚に合わせて、電子ビームの加速電圧を設定する。この加速電圧によって、電子ビーム照射の深さがコントロールされる。
【００２２】
ここで、加速電圧（エネルギー）Ｖ［ｋＶ］と、電子ビーム照射の深さＳ［μｍ］（電子飛程、阻止能）との関係としては、▲１▼式が知られている（例えば、非特許文献１参照。）。
Ｓ＝０．０６６７Ｖ^５／３／ρ…▲１▼
▲１▼式において、ρ［ｇ／ｃｍ^３］は電子ビームが照射される物質（以下で、被照射物質という）の密度である。被照射物質がＳｉＯ_２（石英ガラス）の場合、ρ＝２．２［ｇ／ｃｍ^３］なので、▲１▼式より、エネルギーＶ［ｋＶ］と深さＳ［μｍ］の関係として、図４が得られる。これをもとに、ＳｉＯ_２膜１３の膜厚を考慮して、電子ビームの加速電圧を設定すれば良い。
【００２３】
この電子ビームの照射によって、従来方式と比べて、コンタクトホール形成領域のＳｉＯ_２膜１３のエッチングレートを、他の領域のＳｉＯ_２膜１３よりも高めることができる。つまり、コンタクトホール形成領域において、ＳｉＯ_２膜１３と、このＳｉＯ_２膜１３下のシリコン層５とのエッチングの選択比を高めることができる。
【００２４】
次に、レジストパターン１５を残したまま、ＳｉＯ_２膜１３をドライエッチングして除去しコンタクトホール１７を形成する。このドライエッチング（コンタクトホールエッチング）は、例えばＲＩＥ（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ）で行う。ＲＩＥの条件は、例えば、ガス種とその流量比がＣＨＦ_３／Ｏ_２＝７５ｓｃｃｍ／８ｓｃｃｍ、チャンバ内圧力が５０ｍＴｏｒｒ（６．６Ｐａ）、高周波電力が８００Ｗ（Ｊ／ｓ）である。コンタクトホール形成領域のＳｉＯ_２膜１３を改質しそのエッチングレートを高めているので、従来方式と比べて、コンタクトホールエッチングの条件をよりマイルドな条件（高周波電力を低減し、エッチング時間を短縮する等）に設定することができる。その後は、このコンタクトホール１７にアルミ合金等の金属膜を埋め込み、配線または電極形状にパターニングして、半導体装置を完成させる。
【００２５】
このように、本発明の第１実施形態に係る半導体装置の製造方法によれば、コンタクト形成領域のＳｉＯ_２膜１３に電子ビームを照射することによって、このＳｉＯ_２膜１３と、このＳｉＯ_２膜１３下のシリコン層５とのエッチングの選択比を高めることができる。従って、シリコン層５に対するオーバーエッチングを抑制することができ、シリコン層５の突き抜けを防止することができる。これにより、電気的特性の安定した半導体装置を製造することができる。
（２）第２実施形態
上述の第１実施形態では、ＳｉＯ_２膜１３上にレジストパターン１５を形成した後、このレジストパターン１５をマスクにしてＳｉＯ_２膜１３に電子ビームを照射し、ＳｉＯ_２膜１３を原子間の結合が切断された状態に改質する方法について説明した。
【００２６】
しかしながら、この方法では、ＳｉＯ_２膜１３の膜厚が大きいほど、電子ビームの照射エネルギーを高くする必要があり、入射電子の深さをコントロールすることが困難である。そのため、ＳｉＯ_２膜１３だけでなく、その下のシリコン層５も改質してしまう可能性がある。そこで、この第２実施形態では、上述の第１実施形態と比べて、電子ビームの照射によってシリコン層５に悪影響を与える可能性を低減することができるような、半導体装置の製造方法について説明する。
【００２７】
図３（Ａ）〜（Ｃ）は本発明の第２実施形態に係る半導体装置の製造方法を示す工程図である。この工程図は、ＳＯＩウエーハに対してコンタクトホールを形成する方法を手順に沿って示したものである。図３（Ａ）に示すレジストパターン１５を形成する工程までは、第１実施形態で説明したコンタクトホールの形成工程と同様である。従って、図３（Ａ）〜（Ｃ）において、図１（Ａ）〜図２（Ｂ）と対応する部分には同一符号を付し、その詳細説明を省略する。
【００２８】
図３（Ａ）において、レジストパターン１５を形成した後、このレジストパターン１５をマスクにしてＳｉＯ_２膜１３をドライエッチングし、コンタクトホール形成領域のＳｉＯ_２膜１３を例えば１００ｎｍ程度の厚みに薄膜化する。
この第１のドライエッチングは、例えばＲＩＥで行う。ＲＩＥの条件は、例えば、ガス種とその流量比がＣＨＦ_３／Ｏ_２＝７５ｓｃｃｍ／８ｓｃｃｍ、チャンバ内圧力が５０ｍＴｏｒｒ（６．６Ｐａ）、高周波電力が１２００Ｗ（Ｊ／ｓ）である。この第１のドライエッチングでは、ＳｉＯ_２膜を１００ｎｍ程度残すので、シリコン層５に対するオーバーエッチングを考慮する必要がない。そのため、第１実施形態で説明したコンタクトホールエッチングと比べて、高周波電力を高く設定することができる。
【００２９】
次に、このレジストパターン１５をマスクにして、ＳｉＯ_２膜１３に電子ビームを照射し、薄膜化されたＳｉＯ_２膜１３を原子間の結合が切断された状態に改質する。改質の対象となるＳｉＯ_２膜１３は、第１実施形態形態と比べて薄膜化されているので、電子ビームの照射エネルギーを低く設定することができる。
例えば、電子ビームの加速電圧は２〜４ｋｅＶ、電子密度は１〜２Ｃ／ｃｍ^２程度である。これにより、第１実施形態と比べて、電子ビームによる電子のシリコン層５への入射を抑えることができ、シリコン層５に悪影響を与える可能性を低減することができる。
【００３０】
次に、このレジストパターン１５をマスクにしてＳｉＯ_２膜１３をドライエッチングし、コンタクトホール１７を形成する。この第２のドライエッチングは、例えばＲＩＥで行う。ＲＩＥの条件は、例えば、ガス種とその流量比がＣＨＦ_３／Ｏ_２＝７５ｓｃｃｍ／８ｓｃｃｍ、チャンバ内圧力が５０ｍＴｏｒｒ（６．６Ｐａ）、電力が１２００Ｗ（Ｊ／ｓ）である。この第２のドライエッチングでは、電子ビームの照射によって、ＳｉＯ_２膜１３のエッチングレートが高められているので、第１のドライエッチングよりも第２のドライエッチングをよりマイルドな条件（高周波電力を低減し、エッチング時間を短縮する等）に設定することができる。その後は、第１の実施形態と同様に、このコンタクトホール１７にアルミ合金等の金属膜を埋め込み、配線または電極形状にパターニングして、半導体装置を完成させる。
【００３１】
このように、本発明の第２の実施形態に係る半導体装置の製造方法によれば、上述の第１実施形態と同様の作用効果を得ることができる。また、電子ビームが照射されるＳｉＯ_２膜１３の膜厚を１００ｎｍ程度にまで薄膜化しているので、電子ビームの照射時間を短縮することができる。これにより、電子ビームの照射によってシリコン層５に悪影響を与える可能性を低減することができる。
（３）第３実施形態
上述の第１、第２実施形態では、図２（Ａ）及び図３（Ｂ）で示したように、コンタクトホール形成領域のＳｉＯ_２膜１３に電子ビームを照射して、このＳｉＯ_２膜１３のＳｉ‐Ｓｉ結合、Ｓｉ−Ｏ結合を切断する場合について説明した。
【００３２】
しかしながら、第１、第２実施形態で説明した原子間結合の切断は電子ビームに限られることはなく、レーザで行っても良い。例えば、ＫｒＦ（発振波長２４８ｎｍ）５．０ｅＶやＡｒＦ（発振波長１９３ｎｍ）６．４ｅＶ等のエキシマレーザを使用する。この場合には、レジストパターン１５に、レーザ光を吸収することができるものを使用することが好ましい。
【００３３】
この種のエキシマレーザのエネルギーは、Ｓｉ−Ｓｉ間及びＳｉ−Ｏ間の結合エネルギーよりも小さいが、通常、層間絶縁膜用のＳｉＯ_２膜１３はＣＶＤで形成されることが多く、その構造はアモルファスである。
このため、ＳｉＯ_２膜１３中にＳｉ‐Ｓｉ間及びＳｉ−Ｏ間の結合エネルギーが弱い部分が有り、この部分によってＫｒＦやＡｒＦ等のエキシマレーザのエネルギーが吸収される。また、ＳｉＯ_２膜１３下のシリコン層５に悪影響を及ぼさないためには、このＳｉＯ_２膜１３にＳｉ−Ｏ間の結合を切断するのに十分なエネルギ−を与える必要がある。
【００３４】
ここで、エキシマレーザ２光子吸収モードとは、１個の分子が一度に２個の光子を吸収して励起される現象である。エキシマレーザのようにエネルギーの強力なレーザでは２光子吸収が起こり、入射先エネルギーの２倍のエネルギーが吸収される。これはＳｉ−Ｏ間の結合エネルギーに匹敵するため、Ｓｉ−Ｏが選択的に励起される。
【００３５】
なお、エキシマレーザの発振出力は、ＳｉＯ_２膜１３をガス化または微粒子化しない程度に低く抑える必要がある。これは、ＳｉＯ_２膜１３をガス化または微粒子化してしまうと、このＳｉＯ_２膜１３下のシリコン層５もガス化、または微粒子化してしまう可能性が高いためである。このため、エキシマレーザの発振出力は、例えば１００Ｗ（Ｊ／ｓ）よりも低く設定する。
【００３６】
上述の第１〜第３実施形態では、シリコン層５が本発明の半導体層に対応し、ＳｉＯ_２膜１３が本発明の絶縁膜に対応している。また、コンタクトホール形成領域が本発明の所定領域に対応し、コンタクトホール１７が本発明の開口部に対応している。
【図面の簡単な説明】
【図１】第１実施形態に係る半導体装置の製造方法（１）を示す工程図。
【図２】第１実施形態に係る半導体装置の製造方法（２）を示す工程図。
【図３】第２実施形態に係る半導体装置の製造方法を示す工程図。
【図４】エネルギーＶ［ｋＶ］と深さＳ［μｍ］の関係を示す表図。
【符号の説明】
１ シリコン基板、３ シリコン酸化層、５ シリコン層、１０ ＳＯＩウエーハ、１３ ＳｉＯ_２膜（層間絶縁膜）、１５ レジストパターン、１７ コンタクトホール[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device suitable for application to a step of forming a contact hole in a transistor having an SOI structure.
[0002]
[Prior art]
In recent years, SOI (silicon on insulator) wafers have been used in place of bulk silicon wafers for the purpose of reducing power consumption and increasing the speed of devices. An SOI wafer is a wafer having a three-layer structure in which an insulating layer is provided on a semiconductor wafer and a semiconductor layer is provided on the insulating layer. When an element such as a MOS transistor is formed in this semiconductor layer, for example, a single crystal silicon layer, the elements can be completely separated. Further, since the capacity of the source / drain diffusion layer in the MOS transistor can be reduced, the operation speed can be improved.
[0003]
In the process of forming the MOS transistor, the insulating layer between the source / drain diffusion layers is etched to draw out the source / drain diffusion layers below the interlayer insulating film formed on the semiconductor layer onto the interlayer insulating film. To form a contact hole. Etching for forming a contact hole (hereinafter, referred to as contact hole etching) includes a method of performing all dry etching and a method of performing wet etching first and then performing dry etching. The final stage of the contact hole etching is performed by dry etching.
[0004]
Normally, the thickness of an interlayer insulating film in which a contact hole is formed varies in the wafer surface, and the etching rate of dry etching (the amount of etching per unit time) also varies in the wafer surface. Therefore, in order to form a contact hole in a wafer surface with good reproducibility, it is necessary to perform contact hole etching excessively with respect to the thickness of the interlayer insulating film (hereinafter referred to as over-etching). By this over-etching, the silicon layer on the SOI wafer is slightly etched. Further, when the thickness of the silicon layer is particularly small, the silicon layer may be completely etched and penetrated by the over-etching.
[0005]
In order to avoid the penetration of the silicon layer, a method of laminating a silicon layer for an etching stopper or a silicon nitride layer between the silicon layer of the SOI wafer and the interlayer insulating film is known (for example, see Patent Reference 1). As another method, nitrogen ions are implanted into the silicon layer of the SOI wafer, and then an interlayer insulating film is laminated on the SOI wafer, and between the silicon layer and the interlayer insulating film, or between the silicon layer and the SOI wafer. A method of forming a silicon nitride for an etching stopper between the insulating layer and the insulating layer is also known (for example, see Patent Document 2).
[0006]
[Patent Document 1]
JP-A-7-74126 [Patent Document 2]
Japanese Patent Application Laid-Open No. 2000-133709 [Non-Patent Document 1]
M. Matsumoto, Y .; Maeda, M .; Kuwahara and M.K. Takayama, Proceeding of Radtech '97 Asia, (1997)
[0007]
[Problems to be solved by the invention]
By the way, according to the conventional method of manufacturing a semiconductor device, a silicon nitride layer for an etching stopper is laminated between the silicon layer and the interlayer insulating film in order to prevent the silicon layer from penetrating in the SOI wafer. I was Alternatively, nitrogen ions are implanted into the silicon layer, and then an interlayer insulating film is laminated, so that a silicon nitride layer for an etching stopper is formed between the silicon layer and the interlayer insulating film layer.
[0008]
However, in the method of laminating the silicon nitride layer between the silicon layer of the SOI wafer and the interlayer insulating film, stress is generated between the silicon nitride layer and the silicon layer because the silicon nitride layer and the silicon layer have different expansion coefficients. . Therefore, there is a possibility that the electrical characteristics of the MOS transistor are adversely affected. Further, in the method of forming a silicon nitride layer for an etching stopper by injecting nitrogen ions into the silicon layer, the silicon layer is reduced in film thickness, so that the parasitic resistance of the source / drain diffusion layers may increase. was there.
[0009]
Therefore, the present invention has solved such a problem, and when forming an opening in an insulating film over a semiconductor layer or a semiconductor substrate, it is possible to suppress overetching of the semiconductor layer or the semiconductor substrate. It is an object of the present invention to provide a method for manufacturing a semiconductor device.
[0010]
[Means for Solving the Problems]
In order to solve the above-described problems, a first method for manufacturing a semiconductor device according to the present invention includes a step of forming an insulating film on a semiconductor layer or a semiconductor substrate, and a step of cutting off bonds between atoms of the insulating film. Irradiating an insulating film in a predetermined region with an electron beam or a laser under the conditions to modify the insulating film in the predetermined region; and etching and removing the modified insulating film to form a predetermined opening. And the following.
[0011]
Here, the semiconductor layer is, for example, a silicon layer, and the semiconductor substrate is, for example, a bulk silicon substrate. The insulating film is, for example, a silicon oxide film for an interlayer insulating film. When energy equal to or higher than the bonding energy between silicon atoms and oxygen atoms is applied to the silicon oxide film, electrons related to the bonding between silicon atoms and oxygen atoms are excited, and the bonding state between silicon atoms and oxygen atoms is eliminated.
[0012]
According to the first method for manufacturing a semiconductor device of the present invention, the bond between atoms constituting the insulating film can be broken by irradiation with an electron beam or a laser. Can be weakened. Therefore, the etching rate of the insulating film can be increased, and the etching selectivity between the insulating film and the semiconductor layer or the semiconductor substrate under the insulating film can be increased.
[0013]
Accordingly, when an opening is formed in a semiconductor layer or an insulating film over a semiconductor substrate, overetching of the semiconductor layer or the semiconductor substrate can be suppressed.
A second method for manufacturing a semiconductor device according to the present invention includes a step of forming an insulating film on a semiconductor layer or a semiconductor substrate; a step of etching and thinning the insulating film in a predetermined region; A step of irradiating the thinned insulating film with an electron beam or a laser under conditions that break the bond, and modifying the thinned insulating film; and etching and removing the modified insulating film by a predetermined method. Forming an opening of the above.
[0014]
According to the second method for manufacturing a semiconductor device according to the present invention, the thickness of the insulating film irradiated with an electron beam or a laser is reduced as compared with the first method for manufacturing a semiconductor device. The irradiation time of an electron beam or a laser can be reduced.
A third method for manufacturing a semiconductor device according to the present invention is characterized in that, in the first and second methods for manufacturing a semiconductor device, the semiconductor layer is a silicon layer of an SOI substrate.
[0015]
According to the third method for manufacturing a semiconductor device of the present invention, when an opening is formed in an insulating film on a silicon layer included in an SOI substrate, overetching of the silicon layer can be suppressed. The penetration of the layer can be prevented.
[0016]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, a method for manufacturing a semiconductor device according to an embodiment of the present invention will be described with reference to the drawings.
(1) First Embodiment FIGS. 1A to 2B are process diagrams showing a method for manufacturing a semiconductor device according to a first embodiment of the present invention. This process chart shows a method of forming acontact hole 17 in theSOI wafer 10 along a procedure.
[0017]
As shown in FIG. 1A, first, anSOI wafer 10 is prepared. TheSOI wafer 10 has a three-layer structure including, for example, asilicon wafer 1, asilicon oxide layer 3, and a single-crystal silicon layer 5 from below. Among these, thesilicon layer 5 is an element forming layer on which elements such as MOS transistors are formed, and its thickness is, for example, about 50 nm. TheSOI substrate 10 having such a three-layer structure is formed, for example, by a well-known SIMOX (silicon implanted oxide) method or a bonding method.
[0018]
Next, as shown in FIG. 1B, a silicon oxide film (hereinafter, referred to as an SiO₂ film) 13 is formed on thesilicon layer 5. This SiO₂ film 13 is an interlayer insulating film, and its thickness is about 600 nm. The SiO₂ film 13 is formed by CVD (chemical vapor deposition) or the like.
Next, a resistpattern 15 is formed on the SiO₂ film 13 so as to open a region for forming a contact hole (hereinafter, referred to as a contact hole forming region). This contact hole formation region is, for example, a region on a source / drain diffusion layer of a MOS transistor. The formation of the resistpattern 15 is performed by, for example, lithography.
[0019]
That is, first, a resist for electron beam lithography is applied on the SiO₂ film 13. Next, an exposure mask for forming a contact hole is set in an exposure device such as a stepper, and the resist is exposed to light using this exposure device. Then, the exposed resist is developed. As a result, a resistpattern 15 is formed that exposes only the surface of the SiO₂ film 13 in the contact hole formation region and covers other regions.
[0020]
Next, using the resistpattern 15 as a mask, the SiO₂ film 13 is irradiated with an electron beam at an acceleration voltage of several to several tens keV to break the bonds between atoms in the SiO₂ film 13 in the contact hole formation region. Reform to a state. Here, since the bonding energy between Si and Si of the SiO₂ film 13 is about 7.6 eV and the bonding energy between Si and O is about 10.8 eV, the electron beam of about 10.8 eV or more is basically considered. Irradiation may be performed on the SiO₂ film 13.
[0021]
However, in practice, not all of the electron energy of the electron beam is used to break bonds between atoms, so the acceleration voltage of the electron beam is set to a value higher than these bond energies. For example, when the thickness of the SiO₂ film 13 is about 600 nm, the acceleration voltage of the electron beam is 5 to 10 keV, and the electron density is about 1 to² C / cm² . The acceleration voltage of the electron beam is set according to the thickness of the SiO₂ film 13. The acceleration voltage controls the depth of electron beam irradiation.
[0022]
Here, Equation (1) is known as a relationship between the acceleration voltage (energy) V [kV] and the electron beam irradiation depth S [μm] (electron range, stopping power) (for example,See Non-Patent Document 1.)
S = 0.0667V^5/3 /ρ...▲1▼
In the formula (1), ρ [g / cm³ ] is the density of a substance to be irradiated with an electron beam (hereinafter, referred to as a substance to be irradiated). When the substance to be irradiated is SiO₂ (quartz glass), since ρ = 2.2 [g / cm³ ], the relationship between the energy V [kV] and the depth S [μm] can be obtained from Equation (1) in FIG. Is obtained. Based on this, the acceleration voltage of the electron beam may be set in consideration of the thickness of the SiO₂ film 13.
[0023]
By irradiation of the electron beam, as compared with the conventional method, the etching rate of the SiO₂ film 13 of the contact hole formation region can be made higher than the SiO₂ film 13 in other areas. That is, in the contact hole formation region, a SiO₂ film 13, it is possible to increase the etching selectivity of thesilicon layer 5 underneath the SiO₂ film 13.
[0024]
Next, thecontact hole 17 is formed by removing the SiO₂ film 13 by dry etching while leaving the resistpattern 15. This dry etching (contact hole etching) is performed by, for example, RIE (reactive ion etching). The conditions of the RIE are, for example, a gas type and its flow rate ratio are CHF₃ / O₂ = 75 sccm / 8 sccm, the pressure in the chamber is 50 mTorr (6.6 Pa), and the high frequency power is 800 W (J / s). Since the SiO₂ film 13 in the contact hole forming region is modified to increase the etching rate, the contact hole etching conditions are more mild (the high-frequency power is reduced and the etching time is shortened) as compared with the conventional method. Etc.). Thereafter, a metal film such as an aluminum alloy is buried in thecontact hole 17 and patterned into a wiring or electrode shape to complete a semiconductor device.
[0025]
As described above, according to the method for manufacturing a semiconductor device according to the first embodiment of the present invention, the SiO₂ film 13 in the contact formation region is irradiated with the electron beam, thereby forming the SiO₂ film 13 and the SiO₂ film. The etching selectivity with respect to thesilicon layer 5 below 13 can be increased. Accordingly, overetching of thesilicon layer 5 can be suppressed, and penetration of thesilicon layer 5 can be prevented. Thus, a semiconductor device having stable electric characteristics can be manufactured.
(2) In the second embodiment the first embodiment described above, after forming a resistpattern 15 on the SiO₂ film 13 is irradiated with an electron beam to the SiO₂ film 13 using the resistpattern 15 as a mask, SiO₂ The method for modifying thefilm 13 to a state in which the bond between atoms has been cut has been described.
[0026]
However, in this method, as the thickness of the SiO₂ film 13 increases, the irradiation energy of the electron beam needs to be increased, and it is difficult to control the depth of the incident electrons. Therefore, not only the SiO₂ film 13 but also theunderlying silicon layer 5 may be modified. Therefore, in the second embodiment, a description will be given of a method of manufacturing a semiconductor device capable of reducing the possibility that thesilicon layer 5 is adversely affected by electron beam irradiation, as compared with the above-described first embodiment. .
[0027]
3A to 3C are process diagrams showing a method for manufacturing a semiconductor device according to the second embodiment of the present invention. This process chart shows a method of forming a contact hole in an SOI wafer along a procedure. The steps up to the step of forming the resistpattern 15 shown in FIG. 3A are the same as the steps of forming the contact holes described in the first embodiment. Therefore, in FIGS. 3 (A) to 3 (C), parts corresponding to FIGS. 1 (A) to 2 (B) are denoted by the same reference numerals, and detailed description thereof will be omitted.
[0028]
In FIG. 3A, after a resistpattern 15 is formed, the SiO₂ film 13 is dry-etched using the resistpattern 15 as a mask to reduce the thickness of the SiO₂ film 13 in the contact hole formation region to, for example, about 100 nm. I do.
This first dry etching is performed by, for example, RIE. The conditions of the RIE are, for example, a gas type and its flow rate ratio are CHF₃ / O₂ = 75 sccm / 8 sccm, the pressure in the chamber is 50 mTorr (6.6 Pa), and the high frequency power is 1200 W (J / s). In the first dry etching, since the SiO₂ film is left at about 100 nm, it is not necessary to consider over-etching of thesilicon layer 5. Therefore, the high frequency power can be set higher than the contact hole etching described in the first embodiment.
[0029]
Next, by using the resistpattern 15 as a mask, the SiO₂ film 13 is irradiated with an electron beam to modify the thinned SiO₂ film 13 into a state in which bonds between atoms have been cut. Since the SiO₂ film 13 to be modified is thinner than in the first embodiment, the irradiation energy of the electron beam can be set lower.
For example, the acceleration voltage of the electron beam is 2 to 4 keV, and the electron density is about 1 to² C / cm² . Thus, compared to the first embodiment, the incidence of electrons on thesilicon layer 5 by an electron beam can be suppressed, and the possibility of adversely affecting thesilicon layer 5 can be reduced.
[0030]
Next, using the resistpattern 15 as a mask, the SiO₂ film 13 is dry-etched to form acontact hole 17. This second dry etching is performed by, for example, RIE. The conditions of the RIE are, for example, a gas type and a flow rate ratio thereof are CHF₃ / O₂ = 75 sccm / 8 sccm, the pressure in the chamber is 50 mTorr (6.6 Pa), and the power is 1200 W (J / s). In the second dry etching, the etching rate of the SiO₂ film 13 is increased by the irradiation of the electron beam. Therefore, the second dry etching is performed under milder conditions (reduced high-frequency power) than the first dry etching. To shorten the etching time). Thereafter, as in the first embodiment, a metal film such as an aluminum alloy is buried in thecontact hole 17 and patterned into a wiring or electrode shape to complete a semiconductor device.
[0031]
As described above, according to the method for manufacturing a semiconductor device according to the second embodiment of the present invention, it is possible to obtain the same functions and effects as those of the above-described first embodiment. Further, since the film thickness of the SiO₂ film 13 irradiated with the electron beam is reduced to about 100 nm, the irradiation time of the electron beam can be shortened. Thus, the possibility that the irradiation of the electron beam adversely affects thesilicon layer 5 can be reduced.
(3) Third Embodiment In the first and second embodiments described above, as shown in FIGS. 2A and 3B, the SiO₂ film 13 in the contact hole formation region is irradiated with an electron beam. The case where the Si—Si bond and the Si—O bond of the SiO₂ film 13 are cut has been described.
[0032]
However, the breaking of the interatomic bond described in the first and second embodiments is not limited to the electron beam, and may be performed by a laser. For example, an excimer laser such as KrF (oscillation wavelength 248 nm) 5.0 eV or ArF (oscillation wavelength 193 nm) 6.4 eV is used. In this case, it is preferable to use a resistpattern 15 that can absorb laser light.
[0033]
The energy of this type of excimer laser is smaller than the bonding energy between Si—Si and between Si—O, but usually, the SiO₂ film 13 for the interlayer insulating film is often formed by CVD, and its structure is It is amorphous.
For this reason, there is a portion in the SiO₂ film 13 where the bonding energy between Si—Si and between Si—O is weak, and the energy of the excimer laser such as KrF or ArF is absorbed by this portion. Further, in order not to adversely affect thesilicon layer 5 under the SiO₂ film 13, it is necessary to apply sufficient energy to the SiO₂ film 13 to break the bond between Si and O.
[0034]
Here, the excimer laser two-photon absorption mode is a phenomenon in which one molecule absorbs two photons at a time and is excited. In a laser having a high energy such as an excimer laser, two-photon absorption occurs, and energy twice as much as the incident energy is absorbed. Since this is comparable to the binding energy between Si—O, Si—O is selectively excited.
[0035]
Note that the oscillation output of the excimer laser needs to be kept low enough that the SiO₂ film 13 is not gasified or turned into fine particles. This is because if the SiO₂ film 13 is gasified or turned into fine particles, there is a high possibility that thesilicon layer 5 under the SiO₂ film 13 will be gasified or turned into fine particles. For this reason, the oscillation output of the excimer laser is set lower than, for example, 100 W (J / s).
[0036]
In the first to third embodiments described above, thesilicon layer 5 corresponds to the semiconductor layer of the present invention, and the SiO₂ film 13 corresponds to the insulating film of the present invention. The contact hole forming region corresponds to a predetermined region of the present invention, and thecontact hole 17 corresponds to an opening of the present invention.
[Brief description of the drawings]
FIG. 1 is a process chart showing a method (1) for manufacturing a semiconductor device according to a first embodiment.
FIG. 2 is a process chart showing a method (2) for manufacturing the semiconductor device according to the first embodiment.
FIG. 3 is a process chart showing a method for manufacturing a semiconductor device according to a second embodiment.
FIG. 4 is a table showing a relationship between energy V [kV] and depth S [μm].
[Explanation of symbols]
Reference Signs List 1 silicon substrate, 3 silicon oxide layer, 5 silicon layer, 10 SOI wafer, 13 SiO₂ film (interlayer insulating film), 15 resist pattern, 17 contact hole

Claims (3)

Translated fromJapanese

半導体層又は半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜の原子間の結合を断ち切るような条件で電子ビームまたはレーザを所定領域の前記絶縁膜に照射して、当該所定領域の絶縁膜を改質する工程と、
改質された前記絶縁膜をエッチングして除去し所定の開口部を形成する工程と、を含むことを特徴とする半導体装置の製造方法。Forming an insulating film on a semiconductor layer or a semiconductor substrate,
Irradiating the insulating film in a predetermined region with an electron beam or a laser under such conditions as to break the bond between the atoms of the insulating film, a step of modifying the insulating film in the predetermined region,
Etching the modified insulating film to form a predetermined opening.半導体層又は半導体基板上に絶縁膜を形成する工程と、
所定領域の前記絶縁膜をエッチングし薄膜化する工程と、
前記絶縁膜の原子間の結合を断ち切るような条件で電子ビームまたはレーザを薄膜化された前記絶縁膜に照射して、当該薄膜化された絶縁膜を改質する工程と、
改質された前記絶縁膜をエッチングして除去し所定の開口部を形成する工程と、を含むことを特徴とする半導体装置の製造方法。Forming an insulating film on a semiconductor layer or a semiconductor substrate,
A step of etching and thinning the insulating film in a predetermined region;
A step of irradiating the thinned insulating film with an electron beam or a laser under conditions such as breaking the bonds between atoms of the insulating film, and modifying the thinned insulating film,
Etching the modified insulating film to form a predetermined opening.前記半導体層は、ＳＯＩ基板のシリコン層であることを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。3. The method according to claim 1, wherein the semiconductor layer is a silicon layer of an SOI substrate. 4.

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