JP2004241796A - Source clock recovery circuit on receiving side by SRTS method in ATM transmission network - Google Patents

Abstract

Translated fromJapanese

【課題】本発明はＡＴＭ伝送網における受信側のＳＲＴＳ方式を用いたソースクロック再生回路に関し，超高速のユーザクロック及び網抽出クロックを採用した場合に汎用回路で実現することを目的とする。
【解決手段】網クロックを１／ｍ分周した出力をカウントするマスクカウンタによりＲＴＳ周期の最終値とその前後のカウント値の各タイミングを発生する最終値発生部と，ＲＴＳ値一致検出のタイミングで受信ＲＴＳ値を入力して次回のＲＴＳ値を予測してマスク解除の出力を発生するマスク解除値計算部とからなる一致検出マスク作成回路と，網クロックをカウントする４ビットカウンタの値と，最終値発生部からの各信号との論理演算により次のマスク解除点を導き出すマスク論理部及び４ビットカウンタの出力と受信ＲＴＳ値とを比較した出力とマスク論理部からのマスク解除信号との一致出力を発生するＲＴＳ一致検出回路とを備えるよう構成する。
【選択図】 図１The present invention relates to a source clock recovery circuit using an SRTS method on a receiving side in an ATM transmission network, and an object thereof is to realize a general-purpose circuit when an ultra-high-speed user clock and a network extraction clock are employed.
A final value generator for generating a final value of an RTS cycle and timings of count values before and after the RTS cycle by a mask counter that counts an output obtained by dividing a network clock by 1 / m, and a RTS value coincidence detection timing. A match detection mask generation circuit comprising a mask release value calculation unit for inputting the received RTS value and predicting the next RTS value to generate a mask release output, a value of a 4-bit counter for counting network clocks, A mask logic unit for deriving the next mask release point by a logical operation with each signal from the value generation unit and an output obtained by comparing the output of the 4-bit counter with the received RTS value and a coincidence output of the mask release signal from the mask logic unit And an RTS match detection circuit that generates
[Selection diagram] Fig. 1

Description

Translated fromJapanese

【０００１】
【発明の属する技術分野】
本発明はＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ：非同期転送モード） 伝送網におけるＳＲＴＳ方式による受信側のソースクロック再生回路に関する。
【０００２】
ＡＴＭの伝送網ではＡＡＬ（ＡＴＭ Ａｄａｐｔａｔｉｏｎ Ｌａｙｅｒ ｔｙｐｅ−１）の機能として受信側でのソースクロックを再生する手段としてＳＲＴＳ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｒｅｓｉｄｕａｌ Ｔｉｍｅ Ｒｅｓｉｄｕａｌ Ｔｉｍｅ Ｓｔａｍｐ）方式をＩＴＵ−Ｔ（国際電気通信連合）により勧告されているが，送信側のＣＢＲ（Ｃｏｎｓｔａｎｔ ＢｉｔＲａｔｅ）信号の周波数が高くなると汎用デバイスでは追従が困難になるため，これに対処することが望まれている。
【０００３】
【従来の技術】
ＡＴＭセルの伝送により，ＣＢＲ信号をＳＲＴＳ方式により伝送するための技術はＩＴＵ−ＴＩ．３６３．１により勧告されており，その技術内容は従来公知である（例えば，特開平７−２６４２１４号公報）。
【０００４】
上記公知の技術であるＣＢＲ信号及びＳＲＴＳ方式について概説すると，一定のスピードでユーザデータを送るサービス（ＣＢＲサービス）があり，このサービスでは受信側は受信ＡＴＭセルからユーザデータを分離した後，そのユーザデータを送信側クロックと同一タイミング（同一周波数，同一位相）で出力（ソースクロックを再生）する必要がある。ところが，送信側のＣＢＲ信号のクロック（ユーザクロック）の周波数が受信側のクロックの周波数と一致しない場合がある。このような場合，受信側で網（ネットワーク）のクロックを分周して既知の送信側のクロックの周波数を生成するが，受信側クロックと送信側クロックとの間にタイミング的な誤差が生じ，忠実なＣＢＲサービスを行えない。
【０００５】
そのため，ＡＴＭセルのＡＡＬ−１（ＡＴＭ Ａｄａｐｔａｔｉｏｎ Ｌａｙｅｒ−１） のＣＳ（Ｃｏｎｖｅｒｇｅｎｃｅ Ｓｕｂｌａｙｅｒ） 機能によりタイミング情報を伝送するようにしている。
【０００６】
図５はＡＡＬ−１のＡＴＭセルのフォーマットの説明図である。ＡＡＬ−１のＡＴＭセルは５バイト長のＡＴＭヘッダの後に，１バイト長のＳＡＲ（Ｓｅｇｍｅｎｔａｉｏｎ Ａｎｄ Ｒｅａｓｓｅｍｂｌｙ） −ＰＤＵ（Ｐｒｏｔｏｃｏｌ Ｄａｔａ Ｕｎｉｔ） ヘッダとユーザデータを転送するための４７バイト長のＳＡＲ−ＰＤＵペイロードとが配置されている。１バイトのＳＡＲ−ＰＤＵヘッダは，４ビットのＳＮ（Ｓｅｑｕｅｎｃｅ Ｎｕｍｂｅｒ）フィールドと４ビットのＳＮＰ（Ｓｅｑｕｅｎｃｅ Ｎｕｍｂｅｒ Ｐｒｏｔｅｃｔｉｏｎ） フィールドとで構成される。ＳＮフィールドは１ビットのＣＳＩ（Ｃｏｎｖｅｒｇｅｎｃｅ Ｓｕｂｌａｙｅｒ Ｉｄｅｎｔｉｆｉｅｒ）と３ビットで構成するＳＣ（Ｓｅｑｕｅｎｃｅ Ｃｏｕｎｔ） の２つに分割され，ＳＮＰフィールドは３ビットで構成するＣＲＣ（Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋ）と１ビットのＥＰＢ（Ｅｖｅｎ Ｐａｒｉｔｙ Ｂｉｔ） の２つに分割される。ＳＮフィールドのＳＣはＡＴＭセルのシーケンス番号を０〜７の順に循環するカウント値を表し，これによりセルの順番をチェックする。ＳＮＰフィールドはＣＲＣとＥＰＢによりＳＮのエラー検証と訂正を行う機能を備える。
【０００７】
ＣＳＩビットはＳＲＴＳ法によるユーザクロックのタイミング情報の伝送と再生に使用する。すなわち，ユーザクロックのタイミング情報はＲＴＳ（ＲｅｓｉｄｕａｌＴｉｍｅ Ｓｔａｍｐ）と呼ぶ４ビット情報（ＲＴＳ４，ＲＴＳ３，ＲＴＳ２，ＲＴＳ１）により構成される。すなわち，ユーザクロックをカウントして所定ビット数に達した時の下位４ビットのカウント値をＲＴＳ情報として使用する。このＲＴＳ情報はＡＡＬ−１のＣＳ機能であるＣＳＩビットを用いて転送される。
【０００８】
図６はＲＴＳ情報フォーマットの説明図である。ＲＴＳ情報はＡＴＭセルの８セルのマルチフレーム構成をとり，ユーザデータは４７バイトのＳＡＲ−ＰＤＵペイロードで転送されるので，８セル分の中のユーザデータのビット数は３００８（８セル×４７バイト×８ビット）である。ＣＳＩビットはＳＣ値の０〜７に対応して，８ビット構成となっており，ＳＣ値＝１，３，５，７の奇数値の時のＣＳＩ値（各１ビット）により上記の４ビットのＲＴＳ情報（ＲＴＳ４，ＲＴＳ３，ＲＴＳ２，ＲＴＳ１）が伝送される。
【０００９】
図７はＲＴＳ情報の生成周期の説明図である。ＣＢＲ信号を送信する場合，送信ユーザデータＤ_ｕは固定速度のデータで，そのデータに同期するクロックを送信ユーザクロックＣ_ｕとする。ＡＴＭセルではこの送信ユーザデータＤ_ｕの情報をＳＡＲ−ＰＤＵペイロードで送信し，送信ユーザクロックＣ_ｕのタイミング情報であるＲＴＳ情報をＣＳＩビットで送信する。送信ユーザクロック（サービスクロックともいう）の周波数をｆ_ｓ，ユーザデータ１ビット分の時間をＴ_ｕ＝１／ｆ_ｓとすると，ＲＴＳ情報の生成周期はＴ_ｔｓ＝Ｔ_ｕ×３００８である。ＲＴＳデータの生成のためのクロックを送信ＲＴＳサンプリングタイミングクロックＣ_ｔｓとすると，ＲＴＳ情報はこのクロックＣ_ｔｓの立上りで生成され，この送信ＲＴＳサンプリングクロックＣ_ｔｓは送信ユーザクロックＣ_ｕを１／３００８に分周したものである。
【００１０】
ＳＲＴＳでは，網側の回線タイミングに同期したネットワーククロック周波数ｆ_ｎをＸ分周してネットワーク分周クロックＣ_ＮＸ（分周周波数ｆ_ｎｘ＝ｆ_ｎ／Ｘ）を生成する。Ｘの値はネットワーク分周クロック周波数ｆ_ｎｘとユーザクロック周波数の公称値（Ｎｏｍｉｎａｌ ｖａｌｕｅ）ｆ_ＮＯＭの比が，１≦ｆ_ｎｘ／ｆ_ＮＯＭ＜２の範囲になるようにＸを決める。ここで，Ｘ＝２^Ｎ（Ｎは整数）とすると，ネットワーク分周クロックを４ビットバイナリカウンタで分周し，ｆ_ｎｘ／２^０，ｆ_ｎｘ／２^１，ｆ_ｎｘ／２^２，ｆ_ｎｘ／２^３の周波数のネットワークタイミング情報Ｑ_１，Ｑ_２，Ｑ_３，Ｑ_４を生成し，このＱ_１，Ｑ_２，Ｑ_３，Ｑ_４を送信ＲＴＳサンプリングクロックＣ_ｔｓの立上りでサンプリングした値がそれぞれＲＴＳ情報のＲＴＳ１，ＲＴＳ２，ＲＴＳ３，ＲＴＳ４ となる。
【００１１】
上記したように，ＩＴＵ−ＴＩ．３６３．１勧告では，送信側で網抽出基準クロック（ｆ_ｎ）に同期しない信号をＡＴＭセル化して送る場合に，受信側で送信側のＣＢＲ信号周波数ｆ_ｓを再生する手段としてＳＲＴＳ方式を勧告しているが，再生しようとするｆ_ｓ（公称周波数がｆ_ＮＯＭ）の周波数が高速になってくると，ｆ_ｕと網抽出基準クロック（上記のネットワーク分周クロックと同じ）ｆ_ｎｘとの間には，勧告により上記した１≦ｆ_ｎｘ／ｆ_ｓ＜２という規定があり，網抽出基準クロックが超高速クロックとなってしまう。その場合，現在の汎用デバイス（ＣＭＯＳ）ではマージン保証するのが不可能になるという問題があった。
【００１２】
この対策として，図８に従来例の構成として示す技術が提案されている（特許文献１参照）。
【００１３】
ユーザからのシリアルのＣＢＲ信号はシリアル・ｎパラレル変換部８０でｎ個のパラレル信号に変換されセル化部８１に供給される。一方，ユーザのサービスクロック周波数ｆ_ｓが超高速周波数の場合は，１／ｎ分周部８２で１／ｎ分周されて周波数ｆ_ｓ’に低下させる。また，網抽出クロック（ネットワーククロック）の周波数ｆ_ｎｘは１／ｍ分周部８４で１／ｍ分周される。ここで，ｆ_ｓ，ｆ_ｓ’，ｆ_ｎｘの関係は次の通りである。
【００１４】
ｆ_ｓ’＝ｆ_ｓ／ｎ
ｆ_ｓ’≦（ｆ_ｎｘ／ｍ）≦２ｆ_ｓ’
ＲＴＳ作成部８５の内部の４ビットカウンタ（図示省略）において１／ｍ分周部８４から出力されたクロックをカウントする。一方，サービスクロックを１／ｎ分周部８２で分周した出力が（３００８／ｎ）分周部８３で分周され，ＲＴＳ情報の生成周期Ｔ_ｔｓ（４７×８×８＝３００８ビット）毎にＲＴＳ作成部８５を駆動することで，その時の４ビットカウンタの値がＲＴＳ情報（ＴＳ１，ＲＴＳ２，ＲＴＳ３，ＲＴＳ４ ）としてセル化部８１へ入力される。セル化部８１でＲＴＳ情報，シリアル・ｎパラレル変換部８０からのＣＢＲ信号等を入力としてＡＴＭセルが組み立てられる。ＡＴＭ網を介して伝送されたＡＴＭセルは受信側（相手側）のデセル化部８６で分解されて，データはｎパラレル・シリアル変換部８７でｎ個のパラレル信号をシリアル信号に変換して元のＣＢＲ信号に戻し，ＲＴＳ情報はＲＴＳ受信部８８から一致検出部８９へ出力される。
【００１５】
受信側でも網抽出クロックｆ_ｎｘを１／ｍ分周部９０で分周し，その出力を４ビット（ｂｉｔ） カウンタ９１でカウントし，その４ビットカウンタ９１の４ビットの値が，ＲＴＳ受信部８８で受信した４ビットのＲＴＳ情報の値と一致したことを一致検出部８９で検出する。但し，この一致検出部８９の一致出力は，マスクカウンタ９２において，１／ｍ分周部９０の出力をカウントして，上記ＲＴＳ情報の生成周期Ｔ_ｔｓ（ｆ_ｓを１／ｎ分周した周波数の３００８個分の時間）に相当する個数（ｆ_ｎｘが１５５ＭＨｚの場合，５０００程度）の前後の±８の範囲だけマスクを解除して一致出力を通過可能にし，その他の時間はマスク部９３に対してマスク（禁止）する出力を発生する。
【００１６】
一致検出部８９の一致検出出力によりセル組立間隔が特定され，セル組立間隔によりＣＢＲ信号のクロック信号周波数が特定される。位相比較部９４，フィルタ９５，ＶＣＸＯ（電圧制御発振器）９６及び（３００８／ｎ）分周部９７によりクロック信号を再現するＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋ Ｌｏｏｐ）が構成される，位相比較部９４から入力された比較結果に従ってＣＢＲ信号のクロック周波数ｆ_ｓ’を再現する。再現されたクロック周波数ｆ_ｓ’をｎ逓倍部９８によりｎ逓倍することで元のサービスクロック周波数ｆ_ｓが得られる。
【００１７】
【特許文献１】
特開平９−２４７１６７号公報
【００１８】
【発明が解決しようとする課題】
上記図８に示す従来例の技術によれば，ＣＢＲ信号のクロック周波数ｆ_ｓと網抽出クロック周波数ｆ_ｎｘをｎ分周すると，ｆ_ｓをｆ_ｎｘに換算した時の位相残差によるジッタが，ｎ分周をしない場合に比べてｎ倍になってしまうという問題がある。
【００１９】
従って，分周クロックを使わずにＲＴＳ一致検出回路を実現したいが，分周クロックを使用しないと超高速の回路となってしまうため，高性能のデバイスを使う必要があり装置が高価になってしまう。
【００２０】
また，回路全体を分周クロックで動作させるのではなく回路規模の大きな一致検出マスク作成回路の部分だけ周波数を落として実現するという方法を考えた場合，次の問題がある。以下，例としてｆ_ｓ＝３６０ＭＨｚ，ｆ_ｎｘ＝６２２．０８ＭＨｚとした場合の動作を，図８に示す従来例のＲＴＳ一致検出の動作例を用いて説明する。
【００２１】
図９のＡ．はＲＴＳ一致検出の本来の動作を示し。図８に示すように，サービス（ユーザ）クロックｆ_ｓ（３６０ＭＨｚ）及び網抽出クロック（６２２．０８ＭＨｚ） を分周する方法を用いてない場合の動作である。送信側の周波数ｆ_ｓの偏差が０ｐｐｍ（０パート・パー・ミリオン：百万分率）で有る場合，１ＲＴＳ周期（１／３６０ＭＨｚ×３００８ビット）を網抽出クロックｆ_ｎｘで数えると計算上は５１９７．８２…ビットとなるため，ａ．に示すように５１９８ビット（または５１９７ビット）が該当する。この時，受信ＲＴＳ値がｂ．に示す例で示すように「９」の場合，４ビットカウンタ（図８の９１に対応）がｃ．のようにａ．のクロックをサイクリックに計数（１６進）して，その計数値が「９」の時にＲＴＳ値と一致すると，ｄ．の黒塗り（または点線）で示すタイミングで一致検出出力が発生する。ＲＴＳ値は４ビットで表現され０〜１５までの１６個の値を伝送するので，０ｐｐｍの時の一致場所から±８ビットの範囲以外は一致を検出しないように，マスク信号（図８のマスクカウンタ９２に対応する回路から発生）がｅ．に示すように発生してマスク部（図８の９３に対応）がマスクする。したがって，０ｐｐｍから±８ビット分の変動まで送信側の周波数を伝達して再現可能となる。
【００２２】
図９のＢ．は一致検出マスク部を分周クロックで実現した場合の動作を示す。すなわち，上記図８に示すようにＣＢＲ信号のクロック（サービスクロック）周波数ｆ_ｓ（３６０ＭＨｚ）及び網抽出クロック周波数（６２２．０８ＭＨｚ） を分周する方法を採用し，網抽出クロック（６２２．０８ＭＨｚ） を１／４分周（図８の１／ｍ分周部９０のｍ＝４の場合に相当）して１５５Ｍを用いてマスク信号を発生した場合である。ｆ．に示す６２２．０８ＭＨｚのクロックを４ビットカウンタで計数した場合はｈ．に示すように変化し，ｇ．に示す受信ＲＴＳ値（数値９とする）と一致するタイミングはｉ．に示されている。ところが，網抽出クロックを１／４分周した１５５ＭＨｚのクロックでマスク信号を作成すると，１５５ＭＨｚクロックの立上がりエッジは，６２２ＭＨｚの立上りエッジ（ｊ．の立下がりタイミング）に対して，ｍ．に示すように７通りのエッジが存在する。このため，タイミングによって７通りのどの位置にマスク信号の立下りが来るか保証できない。したがって，本来のＲＴＳ一致検出（Ａ．のｄ．）の原理と比べると，マイナス方向の一致検出範囲が−５ビット〜−１１ビットと大きく変動してしまうという問題がある。
【００２３】
本発明は上記の問題を解決し，超高速のサービスクロックｆ_ｓ及び網抽出クロックｆ_ｎｘを採用した場合において汎用デバイスで実現できるＳＲＴＳ方式による受信側のソースクロック再生回路を提供することを目的とする。
【００２４】
【課題を解決するための手段】
図１は本発明の原理構成を示す図である。図中，１は１／ｍ分周部，２はｆ_ｎｘ／ｍのクロックで動作する一致検出マスク作成回路，２０はマスクカウンタ，２１は最終値発生部，２２はマスク解除値計算部，３はＲＴＳ一致検出回路，３０は４ビットカウンタ，３１は比較部，３２はマスク論理部，３３はＲＴＳ一致検出部である。
【００２５】
網クロックｆ_ｎｘは１／ｍ分周部１で分周され，ｆ_ｎｘ／ｍのクロックが一致検出マスク作成回路２のマスクカウンタ２０でカウントされて，ＲＴＳ周期のカウントを行う。このマスクカウンタ２０はＲＴＳ一致検出回路３から発生するＲＴＳ一致検出出力により０がロード（リセット）され，最終値発生部２１はＲＴＳ周期の最終値と，最終値−１，及び最終値＋１の各値になったことを表す３つの出力を発生し，これらの出力はＲＴＳ一致検出回路３のマスク論理部３２に入力する。一方，マスク解除値計算部２２には，ＲＴＳ一致検出回路３からの一致検出出力のタイミングで受信ＲＴＳ値を入力して前回ＲＴＳ値として保持して，次回ＲＴＳ値の予測計算に用いる。この場合，差分値設定値としてサービスクロック（ＣＢＲ）の周波数ｆ_ｓで３００８ビット分の長さを網クロックの周波数ｆ_ｎｘでカウントした場合のビット数を算出し，そのビット数を１６進（ｍｏｄ１６）として差分値として求めて，前回ＲＴＳ値から差分値を減算することで，次のＲＴＳ値の予測値を得て，その値に基づいてマスク解除値（マスクを解除してＲＴＳ一致検出動作を可能化する複数のカウント値）が得られる。このマスク解除値計算部２２からの次ＲＴＳ値の出力及び上記最終値発生部２１から発生する最終値及びその前後（±１）のタイミングを表す各出力がＲＴＳ一致検出回路３のマスク論理部３２へ供給される。マスク論理部３２は網クロックｆ_ｎｘを４ビットカウンタ３０でカウントした出力と一致検出マスク作成回路２からの各信号を受け取って，論理処理を行うことでマスクカウンタ２０が変動して最終値に対応するマスク信号の立下がり位置（マスク解除位置）より前後にずれる場合にも，本来のマスク解除位置に修正し，その修正したマスク信号の出力によりＲＴＳ一致検出部３３でＲＴＳ値を検出する。
【００２６】
【発明の実施の形態】
図２は実施例の構成を示す図である。図中，１，２，２０，３，３０，３１，３３の各符号は上記図１の同じ符号の各部に対応し，１は網クロックｆ_ｎｘを１／ｍ分周する１／ｍ分周部，２は一致検出マスク作成回路，２０はマスクカウンタ，２１ａ〜２１ｃは図１の最終値発生部２１を構成し，２１ａはマスクカウント０〜（最終値−１）発生部，２１ｂはマスクカウント最終値発生部，２１ｃはマスクカウント最終値＋１発生部，２２ａ〜２２ｃは図１のマスク解除値計算部２２を構成し，２２ａは前回値保持回路，２２ｂは差分値引き算回路，２２ｃはマスク解除値計算回路である。３はＲＴＳ一致検出回路，３０は網クロックｆ_ｎｘをカウントする４ビットカウンタ，３１は比較部，３２ａ〜３２ｃは図１のマスク論理部３２を構成し，３２ａはアンド回路，３２ｂはマスク１回路，３２ｃはマスク２回路，３２ｄはマスク信号を発生するオア回路（ＯＲで表示），３３はアンド回路，３４はＰＬＬ位相生成部である。
【００２７】
この実施例では，網クロック周波数ｆ_ｎｘが６２２．０８ＭＨｚ，ＣＢＲ信号周波数（ソースクロック周波数）ｆ_ｓが３６０ＭＨｚ，１／ｍ分周部１がｍ＝４であるものとする。
【００２８】
初めに，マスクカウンタ２０がマイナス方向に６２２ＭＨｚで３クロック分変動した場合について図３を用いて各部の動作タイミングを用いて説明する。
【００２９】
図３はマスクカウンタがマイナス方向に変動した場合の動作例を示す。図３のａ．は周波数６２２．０８ＭＨｚの網クロックを示し，ＣＢＲ信号のクロック（ソースクロック）周波数ｆ_ｓ＝０ｐｐｍ時のＲＴＳ周期は６２２．０８ＭＨｚの５１９８ビット（または５１９７ビット）であり，受信ＲＴＳ値がｂ．に示すように「５」の場合，４ビットカウンタ（図２の３０）がｃ．に示すように１６進の０〜１５のカウントを繰り返し，マスク信号が解除されてローレベルの時にＲＴＳ値が「５」になると，本来のマスク信号ｅ．が解除（ローレベルの期間）されていると，ｄ．の黒塗りの四角形で示すタイミングでＲＴＳ値一致が検出される。
【００３０】
マスクカウンタ２０の最終値（この例では“１２９６”とする）が，本来のマスク信号の立下がり位置にこなければならないが，この例では図３のｇ．に示すように６２２ＭＨｚで３クロック分，マイナス方向にずれている。
【００３１】
前回値保持回路２２ａは，ＲＴＳ値一致検出のタイミングで受信ＲＴＳ値を保持し，次回ＲＴＳ値の予測計算に用いる。差分値引き算回路２２ｂでは，前回値−差分値の引き算を行う。ここで，差分値とは，以下の式で求められる。
【００３２】
【数１】

【００３３】
この結果，差分値＝（５１９７．８２４）ｍｏｄ １６＝１３．８２４であるため，差分値は約「１４」である。なお，ｍｏｄ １６は１６進数（ＲＴＳ値の４ビットで表す数値に対応）を意味する。従って，差分値引き算回路２２ｂには，差分値「１４」が入力され，仮に前回のＲＴＳ値が「３」とすると，次回ＲＴＳ値の予測値として｛（３＋１６）−１４｝＝５が算出される。次のマスク解除値計算回路２２ｃでは，差分値引き算回路２２ｂから「５」が入力されると，その値から次の式によりマイナス８ビットまでの数値を計算する。
【００３４】
｛（５＋１６）−８｝ｍｏｄ １６＝１３
｛（５＋１６）−７｝ｍｏｄ １６＝１４
｛（５＋１６）−６｝ｍｏｄ １６＝１５
（５−５）ｍｏｄ １６＝０
（５−４）ｍｏｄ １６＝１
（５−３）ｍｏｄ １６＝２
（５−２）ｍｏｄ １６＝３
（５−１）ｍｏｄ １６＝４
この計算結果（４ビット値）と４ビットカウンタ３０とがアンド回路３２ａでアンド論理がとられて，図３のｆ．に示すように４ビットカウンタ３０が１３〜４までの間で繰り返し“Ｈ”（ハイレベル）となっている。
【００３５】
この時，網クロック（周波数ｆ_ｎｘ）を１／４分周したクロックをカウントするマスクカウンタ２０の出力（カウント値）は，各部２１ａ〜２１ｃへ入力され，マスクカウント０〜（最終値−１）発生部２１ａは図３のｈ．に示すように，マスクカウント０〜１２９５（マスクカウント最終値−１）の期間だけ“Ｈ”を発生し，マスクカウント最終値発生部２１ｂはカウント値１２９６の期間だけ“Ｈ”を発生し，マスクカウント最終値＋１発生部２１ｃはカウント値１２９７の期間だけ“Ｈ”を発生する。
【００３６】
アンド回路３２ａからの出力は次のアンド回路３２ｂに論理を反転して，マスクカウント最終値発生部２１ｂの出力とアンド論理がとられ，“１２９６”の位置の４ビットカウント値（図３のｃ．参照）が６〜９であるためマスクされず，図３のｉ．に示すようにマスクカウント最終値の期間だけハイレベルとなる出力が発生する。また，アンド回路３２ａの出力はアンド回路３２ｃへも入力され，マスクカウント最終値＋１発生部２１ｃで作成された最終値＋１のデコード値のマスク論理がとられ，図３のｊ．に示すように“１２９７”の最後の１クロック分の４ビットカウント値が「１３」であるためにマスクされて，３クロック幅だけ“Ｈ”となる。
【００３７】
アンド回路３２ｂ，３２ｃの出力とマスクカウント０〜（最終値−１）発生部２１ａの出力はオア回路３２ｄへ入力することで，図３のｋに示すようなマスク信号が発生する。これは，図３のｈ，ｉ，ｊの各出力の論理和によりｋ．の出力が発生することからも分かる。こうしてオア回路３２ｄから発生したマスク信号の解除位置は，本来のマスク信号の解除位置と一致させることができる。
【００３８】
このマスク信号をアンド回路３３へ供給することで，ＲＴＳ値比較一致の出力を正しいタイミングで検出し，その出力でマスクカウンタ２０に“０”をロードし，前回値保持回路２２ａに受信ＲＴＳ値を前回値として保持すると共に，ＰＬＬ位相生成部３４を駆動して，後段のＰＬＬ回路（図示省略）に出力を発生する。なお，図３のｍ．は，１５５ＭＨｚのマスク信号の変動範囲を示し，１５５ＭＨｚのエッジが本来のマスク信号の立下りのエッジ位置と，その前後の±３ビット（クロック）の６通りの合計７通りあることを示す。
【００３９】
次に，マスクカウンタ２０がプラス方向に６２２ＭＨｚで３クロック分変動した場合について各部の動作タイミングを用いて説明する。
【００４０】
図４はマスクカウンタがプラス方向に変動した場合の動作例を示し，図４のａ．〜ｆ．に示す各部の値または信号波形は，上記図３のａ．〜ｆ．と同じであり，本来マスクカウンタの最終値が本来のマスク信号の立下り位置にこなければならないが，６２２ＭＨｚで３クロック分プラス方向にずれており，図４のｇ．に示すようにマスクカウンタ（図２の２０）が本来のマスク信号の立下り位置よりプラス方向に３クロック分ずれている。マスクカウント最終値発生部（図４の２１ｂ）で生成された最終値のデコード値のマスク論理であるアンド回路３２ｂの出力は，“１２９６”の位置の４ビットカウント値が１２〜１５で，図４のｆ．に示すアンド回路３２ａの出力は，１３〜１５の部分が“Ｈ”であるためマスクされ，図４のｉ．に示すように４ビットカウンタの１２の部分の１クロック幅だけ“Ｈ”となる。また，マスクカウント最終値＋１発生部２１ｃで生成された最終値＋１のデゴード値のマスク論理をとるアンド回路３２ｃの出力は，“１２９７”の位置の４ビットカウント値が０〜３であり，その期間はアンド回路３２ａの出力が“Ｈ”であるため，全てマスクされて図４のｊ．に示すように“Ｌ”（ローレベル）となる。アンド回路３２ｂ，３２ｃの出力とマスクカウント０〜（最終値−１）発生部２１ａの出力はオア回路３２ｄへ入力することで，図４のｈ，ｉ，ｊの論理和がとられてｋ．に示すようなマスク信号が発生する。このマスク信号の立下り位置は，図４のｅ．に示す本来のマスク信号の立下り位置と一致する。
【００４１】
このように，網クロックを分周した出力をカウントするマスクカウンタの最終値の位置が網クロックの所定個数分だけ前後に変動しても，マスク信号の解除位置を本来のマスク信号の解除位置と一致させることが可能となる。
【００４２】
図２の実施例の構成では，差分値引き算回路２２ｂ及びマスク解除値計算回路２２ｃをハードウェアにより行っているが，ＣＰＵ，メモリを含むコンピュータによるソフトウェアで計算するように構成してもよい。
【００４３】
（付記１） ＳＲＴＳ方式を用いてソースクロック再生を行うＡＴＭ伝送網における受信側のソースクロック再生回路において，網クロックを１／ｍ分周した出力をカウントするマスクカウンタによるＲＴＳ周期の最終値とその前後のカウント値の各タイミングを発生する最終値発生部と，ＲＴＳ値一致検出のタイミングで受信ＲＴＳ値を入力し，次回のＲＴＳ値を予測してマスク解除の出力を発生するマスク解除値計算部とを備える一致検出マスク作成回路と，網クロックを入力してカウントする４ビットカウンタのカウント値に対して，上記最終値発生部からのＲＴＳ周期の最終値とその前後の値の各タイミング信号との論理演算により次のマスク解除点を導き出してマスク信号を出力するマスク論理部及び前記４ビットカウンタの出力と受信ＲＴＳ値とを比較した出力と前記マスク論理部からのマスク解除信号との一致出力を発生するＲＴＳ一致検出回路と，を備えることを特徴とするＡＴＭ伝送網におけるＳＲＴＳ方式による受信側のソースクロック再生回路。
【００４４】
（付記２） 付記１において，前記マスク解除値発生部は，受信したＲＴＳ値を前回値として保持する回路と，ＲＴＳ生成周期でのソースクロックの周波数と網クロックの周波数とのＲＴＳ差分値を前記前回ＲＴＳ値から減算して次のＲＴＳ値の予測値を発生する回路と，前記次のＲＴＳ値の予測値を用いてマスク解除値を計算してマスク解除のタイミング信号を発生することを特徴とするＡＴＭ伝送網におけるＳＲＴＳ方式による受信側のソースクロック再生回路。
【００４５】
（付記３） 付記２において，前記ＲＴＳ差分値は，外部のコンピュータで計算してその出力を設定値として前記マスク解除値計算部に入力することを特徴とするＡＴＭ伝送網におけるＳＲＴＳ方式による受信側のソースクロック再生回路。
【００４６】
（付記４） 付記１において，前記マスク論理部は，前記マスク解除値計算部の出力と前記４ビットカウンタの出力との一致を検出する一致検出回路と，前記一致検出回路を反転した信号と前記最終値発生部のマスクカウント最終値の出力との論理積回路及び前記一致検出回路を反転した信号と前記マスクカウント最終値＋１の出力との論理積回路と，前記２つの論理積回路の出力と前記最終値発生部の０〜マスクカウント最終値−１の出力とを入力とする論理和回路とを備え，前記論理和回路からマスク信号を発生することを特徴とするＡＴＭ伝送網におけるＳＲＴＳ方式による受信側のソースクロック再生回路。
【００４７】
【発明の効果】
本発明によれば，分周回路を使用してジッタ特性を悪くすることなく，また超高速動作を行う回路を使用することなく，高速周波数のＲＴＳ一致検出回路を実現することが可能となり，高価なデバイスを使用することなく，装置コストを削減することができる。
【図面の簡単な説明】
【図１】本発明の原理構成を示す図である。
【図２】実施例の構成を示す図である。
【図３】マスクカウンタがマイナス方向に変動した場合の動作例を示す図である。
【図４】マスクカウンタがプラス方向に変動した場合の動作例を示す図である。
【図５】ＡＡＬ−１のＡＴＭセルのフォーマットの説明図である。
【図６】ＲＴＳ情報フォーマットの説明図である。
【図７】ＲＴＳ情報の生成周期の説明図である。
【図８】従来例の構成を示す図である。
【図９】従来例のＲＴＳ一致検出の動作例を示す図である。
【符号の説明】
１ １／ｍ分周部
２ 一致検出マスク作成回路
２０ マスクカウンタ
２１ 最終値発生部
２２ マスク解除値計算部
３ ＲＴＳ一致検出回路
３０ ４ビットカウンタ
３１ 比較部
３２ マスク論理部
３３ ＲＴＳ一致検出部[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a source clock recovery circuit on the receiving side using the SRTS method in an ATM (Asynchronous Transfer Mode) transmission network.
[0002]
In the ATM transmission network, the Synchronous Residual Time Residual Time Stamp (SRTS) method is recommended by the ITU-T (International Telecommunication Union) as a means for reproducing the source clock on the receiving side as a function of AAL (ATM Adaptation Layer type-1). However, if the frequency of the CBR (Constant Bit Rate) signal on the transmitting side becomes high, it becomes difficult for a general-purpose device to follow up. Therefore, it is desired to deal with this.
[0003]
[Prior art]
A technique for transmitting a CBR signal by the SRTS method by transmitting an ATM cell is described in ITU-TI. 363.1, the technical contents of which are conventionally known (for example, Japanese Patent Application Laid-Open No. 7-264214).
[0004]
The CBR signal and the SRTS system, which are known technologies, are briefly described. There is a service (CBR service) for transmitting user data at a constant speed. In this service, the receiving side separates user data from a received ATM cell and then transmits the user data to the user. It is necessary to output data (reproduce the source clock) at the same timing (the same frequency and the same phase) as the transmission side clock. However, the frequency of the clock (user clock) of the CBR signal on the transmitting side may not match the frequency of the clock on the receiving side. In such a case, a known clock frequency of the transmitting side is generated by dividing the frequency of the network clock on the receiving side, but a timing error occurs between the receiving side clock and the transmitting side clock, Faithful CBR service cannot be performed.
[0005]
Therefore, the timing information is transmitted by the CS (Convergence Sublayer) function of AAL-1 (ATM Adaptation Layer-1) of the ATM cell.
[0006]
FIG. 5 is an explanatory diagram of the format of an AAL-1 ATM cell. The AAL-1 ATM cell has a 5-byte ATM header followed by a 1-byte SAR (Segmentation And Reassembly)-PDU (Protocol Data Unit) header and a 47-byte SAR-PDU payload for transferring user data. And are arranged. The 1-byte SAR-PDU header is composed of a 4-bit SN (Sequence Number) field and a 4-bit SNP (Sequence Number Protection) field. The SN field is divided into two parts, a 1-bit CSI (Convergence Sublayer Identifier) and a 3-bit SC (Sequence Count). Even Parity Bit). The SC in the SN field indicates a count value that circulates the sequence number of the ATM cell in the order of 0 to 7, thereby checking the order of the cells. The SNP field has a function of verifying and correcting an SN error using CRC and EPB.
[0007]
The CSI bit is used for transmitting and reproducing user clock timing information by the SRTS method. That is, the timing information of the user clock is composed of 4-bit information (RTS4, RTS3, RTS2, RTS1) called RTS (Residual Time Stamp). That is, the count value of the lower 4 bits when the count of the user clock reaches a predetermined number of bits is used as the RTS information. This RTS information is transferred using the CSI bit which is the CS function of AAL-1.
[0008]
FIG. 6 is an explanatory diagram of the RTS information format. The RTS information has a multi-frame structure of eight ATM cells, and the user data is transferred in a 47-byte SAR-PDU payload. Therefore, the number of bits of the user data in the eight cells is 3008 (8 cells × 47 bytes). × 8 bits). The CSI bit has an 8-bit configuration corresponding to the SC value of 0 to 7, and the above-mentioned 4 bits are determined by the CSI value (1 bit each) when the SC value is an odd value of 1, 3, 5, and 7. RTS information (RTS4, RTS3, RTS2, RTS1) is transmitted.
[0009]
FIG. 7 is an explanatory diagram of a generation cycle of the RTS information. When transmitting the CBR signal, the transmission user data D_u Is a fixed speed data, and a clock synchronized with the data is transmitted by the transmission user clock C._u And In the ATM cell, this transmission user data D_u Is transmitted in the SAR-PDU payload, and the transmission user clock C is transmitted._u RTS information, which is the timing information of the above, is transmitted by the CSI bit. Let the frequency of the transmission user clock (also called the service clock) be f_s , The time for one bit of user data is T_u = 1 / f_s Then, the generation cycle of the RTS information is T_ts = T_u × 3008. Transmits a clock for generating RTS data. RTS sampling timing clock C_ts Then, the RTS information is_ts At the rising edge of the transmission RTS sampling clock C_ts Is the transmission user clock C_u Is divided into 1/3008.
[0010]
In SRTS, the network clock frequency f synchronized with the line timing on the network side_n Is divided by X into a network divided clock C_NX (Division frequency f_nx = F_n / X). The value of X is the network divided clock frequency f_nx And the nominal value of the user clock frequency (Nominal value) f_NOM Is 1 ≦ f_nx / F_NOM X is determined so as to be in the range of <2. Where X = 2^N (N is an integer), the network divided clock is divided by a 4-bit binary counter, and f_nx / 2⁰ , F_nx / 2¹ , F_nx / 2² , F_nx / 2³ Frequency network timing information Q₁ , Q₂ , Q₃ , Q₄ And generate this Q₁ , Q₂ , Q₃ , Q₄ RTS sampling clock C_ts RTS1, RTS2, RTS3, and RTS4 of the RTS information respectively.
[0011]
As described above, ITU-TI. According to the 363.1 recommendation, a network extraction reference clock (f_n )), When transmitting a signal that is not synchronized with the ATM cell in the form of an ATM cell, the CBR signal frequency f_s Although the SRTS method is recommended as a means for reproducing_s (Nominal frequency is f_NOM )), When the frequency becomes faster, f_u And a network extraction reference clock (same as the above-mentioned network divided clock) f_nx Between 1 and f_nx / F_s There is a rule of <2, and the network extraction reference clock becomes an ultra-high-speed clock. In this case, there is a problem that it is impossible to guarantee a margin with the current general-purpose device (CMOS).
[0012]
As a countermeasure, a technique shown in FIG. 8 as a configuration of a conventional example has been proposed (see Patent Document 1).
[0013]
The serial CBR signal from the user is converted into n parallel signals by a serial / n-parallel converter 80 and supplied to thecelling unit 81. On the other hand, the user's service clock frequency f_s Is an ultra-high-speed frequency, the frequency is divided by 1 / n in a 1 / nfrequency dividing section 82 and the frequency f_s 'To lower. Also, the frequency f of the network extraction clock (network clock)_nx Is divided by the 1 / m frequency dividing section 84 into 1 / m. Where f_s , F_s ', F_nx Is as follows.
[0014]
f_s '= F_s / N
f_s '≦ (f_nx / M) ≦ 2f_s '
The clock output from the 1 / m frequency divider 84 is counted by a 4-bit counter (not shown) inside the RTS generator 85. On the other hand, the output obtained by dividing the service clock by the 1 /n divider 82 is divided by the (3008 / n) divider 83, and the RTS information generation cycle T_ts By driving the RTS generator 85 every (47 × 8 × 8 = 3008 bits), the value of the 4-bit counter at that time is input to thecell generator 81 as RTS information (TS1, RTS2, RTS3, RTS4). . Thecelling unit 81 assembles an ATM cell by using the RTS information, the CBR signal from the serial / n-parallel conversion unit 80, and the like as inputs. The ATM cell transmitted via the ATM network is decomposed by the deceleratingunit 86 on the receiving side (the other side), and the data is converted by the n parallel /serial converting unit 87 from n parallel signals into a serial signal. , And the RTS information is output from theRTS receiving unit 88 to thecoincidence detecting unit 89.
[0015]
Network extraction clock f on the receiving side_nx Is divided by a 1 / m frequency divider 90, and the output is counted by a 4-bit counter 91. The 4-bit value of the 4-bit counter 91 is the 4-bit RTS received by theRTS receiver 88. Thecoincidence detection unit 89 detects that the value matches the value of the information. However, the coincidence output of thecoincidence detection unit 89 is obtained by counting the output of the 1 / m frequency dividing unit 90 in the mask counter 92 and generating the RTS information generation cycle T_ts (F_s (The time equivalent to 3008 times of the frequency obtained by dividing 1 / n)_nx When the frequency is 155 MHz, the mask is released only in the range of ± 8 before and after about 5000) to allow the coincidence output to pass therethrough, and at other times, the mask unit 93 generates an output that is masked (prohibited).
[0016]
The cell assembly interval is specified by the coincidence detection output of thecoincidence detection unit 89, and the clock signal frequency of the CBR signal is specified by the cell assembly interval. Thephase comparator 94, afilter 95, a VCXO (voltage controlled oscillator) 96, and a (3008 / n)frequency divider 97 constitute a PLL (Phase Lock Loop) for reproducing a clock signal. According to the comparison result, the clock frequency f of the CBR signal_s 'To reproduce. Reproduced clock frequency f_s Is multiplied by n by the n-multiplier 98 to obtain the original service clock frequency f._s Is obtained.
[0017]
[Patent Document 1]
JP-A-9-247167
[0018]
[Problems to be solved by the invention]
According to the prior art shown in FIG. 8, the clock frequency f of the CBR signal_s And the network extraction clock frequency f_nx Is divided by n, f_s To f_nx However, there is a problem that the jitter due to the phase residual when converted to is multiplied by n times as compared with the case without frequency division by n.
[0019]
Therefore, it is desirable to realize an RTS coincidence detection circuit without using a divided clock. However, if a divided clock is not used, an ultra-high-speed circuit is required. I will.
[0020]
In addition, the following problem arises when a method is considered in which the frequency is reduced only in the part of the match detection mask creating circuit having a large circuit scale instead of operating the entire circuit with the divided clock. Hereinafter, as an example, f_s = 360 MHz, f_nx = 622.08 MHz will be described using the operation example of the conventional RTS coincidence detection shown in FIG.
[0021]
FIG. Indicates the original operation of RTS match detection. As shown in FIG. 8, the service (user) clock f_s (360 MHz) and the method of dividing the network extraction clock (622.08 MHz). Transmission side frequency f_s Is 0 ppm (0 parts per million: parts per million), 1 RTS cycle (1/360 MHz × 3008 bits) is used as the network extraction clock f_nx .. Are calculated to be 5197.82... Bits, so that a. , 5198 bits (or 5197 bits) correspond. At this time, if the received RTS value is b. In the case of “9” as shown in the example shown in FIG. 8, the 4-bit counter (corresponding to 91 in FIG. 8) is c. Like a. Is cyclically counted (hexadecimal), and when the counted value matches the RTS value when the counted value is "9", d. A coincidence detection output is generated at the timing indicated by black (or dotted line). Since the RTS value is expressed by 4 bits and transmits 16 values from 0 to 15, a mask signal (the mask shown in FIG. 8) is used to detect no match other than the range of ± 8 bits from the match at 0 ppm. (Generated from the circuit corresponding to the counter 92) e. And the mask portion (corresponding to 93 in FIG. 8) masks. Therefore, the transmission side frequency can be transmitted and reproduced from 0 ppm to a variation of ± 8 bits.
[0022]
B. of FIG. Shows the operation when the coincidence detection mask section is realized by the divided clock. That is, as shown in FIG. 8, the clock (service clock) frequency f of the CBR signal_s (360 MHz) and the network extraction clock frequency (622.08 MHz) are divided, and the network extraction clock (622.08 MHz) is frequency-divided by ４ (m = m of the 1 / m frequency divider 90 in FIG. 8). 4 (corresponding to 4) and a mask signal is generated using 155M. f. When the 622.08 MHz clock shown in FIG. And g. The timing at which the received RTS value (numerical value 9) shown in FIG. Is shown in However, if a mask signal is created with a 155 MHz clock obtained by dividing the net extraction clock by 1/4, the rising edge of the 155 MHz clock is set at m.p.m. with respect to the rising edge of 622 MHz (falling timing of j.). As shown in FIG. 7, there are seven types of edges. For this reason, it is not possible to guarantee at which of the seven positions the falling of the mask signal comes depending on the timing. Therefore, compared with the principle of the original RTS coincidence detection (A. d.), There is a problem that the coincidence detection range in the minus direction greatly varies from -5 bits to -11 bits.
[0023]
The present invention solves the above-described problem and provides an ultra-high-speed service clock f._s And net extraction clock f_nx It is an object of the present invention to provide a source clock recovery circuit on the receiving side based on the SRTS method, which can be realized by a general-purpose device in the case of adopting.
[0024]
[Means for Solving the Problems]
FIG. 1 is a diagram showing the principle configuration of the present invention. In the figure, 1 is a 1 / m frequency divider, 2 is f_nx / M is a match detection mask generation circuit, 20 is a mask counter, 21 is a final value generation unit, 22 is a mask release value calculation unit, 3 is an RTS match detection circuit, 30 is a 4-bit counter, and 31 is a comparison unit. , 32 are a mask logic section, and 33 is an RTS match detection section.
[0025]
Network clock f_nx Is divided by the 1 /m dividing unit 1, and f_nx The clock of / m is counted by themask counter 20 of the coincidence detectionmask generation circuit 2, and the RTS cycle is counted. Themask counter 20 is loaded (reset) with 0 by the RTS coincidence detection output generated from the RTScoincidence detection circuit 3, and the final value generator 21 outputs the final value of the RTS cycle, the final value -1 and the final value +1. Three outputs indicating that the values have become values are generated, and these outputs are input to themask logic unit 32 of the RTSmatch detection circuit 3. On the other hand, the received RTS value is input to the mask release value calculation unit 22 at the timing of the match detection output from the RTSmatch detection circuit 3 and held as the previous RTS value, and is used for the prediction calculation of the next RTS value. In this case, the frequency f of the service clock (CBR) is used as the difference value setting value._s And the length for 3008 bits to the frequency f of the network clock_nx The number of bits when counting is calculated, the number of bits is obtained as a difference value in hexadecimal (mod 16), and the difference value is subtracted from the previous RTS value to obtain a predicted value of the next RTS value. Based on the value, a mask release value (a plurality of count values for releasing the mask and enabling the RTS match detection operation) is obtained. The output of the next RTS value from the mask release value calculation unit 22, the final value generated by the final value generation unit 21, and each output indicating the timing before and after (± 1) are output by themask logic unit 32 of the RTScoincidence detection circuit 3. Supplied to Themask logic unit 32 outputs the network clock f_nx Is received by the 4-bit counter 30 and each signal from the coincidence detectionmask generation circuit 2, and the logic processing is performed, so that themask counter 20 fluctuates and the falling position of the mask signal corresponding to the final value (mask) Even when the mask is shifted back and forth from the (release position), the RTS value is corrected to the original mask release position, and the RTSmatch detection unit 33 detects the RTS value based on the output of the corrected mask signal.
[0026]
BEST MODE FOR CARRYING OUT THE INVENTION
FIG. 2 is a diagram showing the configuration of the embodiment. In the figure,reference numerals 1, 2, 20, 3, 30, 31, and 33 correspond to the same reference numerals in FIG._nx 1 / m frequency dividing section, 1 / m frequency dividing section, 2 is a coincidence detection mask creating circuit, 20 is a mask counter, 21a to 21c constitute the final value generating section 21 in FIG. 1, and 21a is amask count 0 to ( A final value -1) generating unit, 21b is a mask count final value generating unit, 21c is a mask count final value + 1 generating unit, 22a to 22c constitute a mask release value calculating unit 22 in FIG. 1, and 22a is a previous value holding circuit. , 22b are difference value subtraction circuits, and 22c is a mask release value calculation circuit. 3 is an RTS match detection circuit, 30 is anetwork clock f_nx 1 is a comparison unit, 32a to 32c constitute themask logic unit 32 in FIG. 1, 32a is an AND circuit, 32b is amask 1 circuit, 32c is amask 2 circuit, and 32d generates a mask signal. OR circuit (denoted by OR), 33 is an AND circuit, and 34 is a PLL phase generator.
[0027]
In this embodiment, the network clock frequency f_nx Is 622.08 MHz, CBR signal frequency (source clock frequency) f_s Is 360 MHz, and the 1 /m frequency divider 1 has m = 4.
[0028]
First, the case where themask counter 20 fluctuates in the minus direction by 622 MHz for three clocks will be described with reference to FIG. 3 using the operation timing of each unit.
[0029]
FIG. 3 shows an operation example when the mask counter fluctuates in the minus direction. FIG. Indicates a network clock having a frequency of 622.08 MHz, and the clock (source clock) frequency f of the CBR signal_s The RTS cycle when = 0 ppm is 5198 bits (or 5197 bits) of 622.08 MHz, and the received RTS value is b. In the case of "5" as shown in FIG. 2, the 4-bit counter (30 in FIG. 2) is c. When the RTS value becomes "5" when the mask signal is released and the low level is set, the original mask signal e. Is released (low-level period), d. The RTS value match is detected at the timing indicated by the black square.
[0030]
The final value of the mask counter 20 (“1296” in this example) must come to the fall position of the original mask signal. In this example, g. As shown in the figure, there is a shift in the minus direction by three clocks at 622 MHz.
[0031]
The previousvalue holding circuit 22a holds the received RTS value at the timing of detecting the coincidence of the RTS values, and uses the received RTS value for prediction calculation of the next RTS value. The difference value subtraction circuit 22b subtracts the previous value minus the difference value. Here, the difference value is obtained by the following equation.
[0032]
(Equation 1)

[0033]
As a result, since the difference value = (5197.824) mod 16 = 13.824, the difference value is approximately “14”. Note that mod 16 means a hexadecimal number (corresponding to a numerical value represented by 4 bits of the RTS value). Therefore, if the difference value “14” is input to the difference value subtraction circuit 22b and the previous RTS value is “3”, {(3 + 16) −14} = 5 is calculated as the predicted value of the next RTS value. You. In the next mask releasevalue calculation circuit 22c, when "5" is input from the difference value subtraction circuit 22b, a value up to minus 8 bits is calculated from the value by the following equation.
[0034]
{(5 + 16) -8} mod 16 = 13
{(5 + 16) -7} mod 16 = 14
{(5 + 16) -6} mod 16 = 15
(5-5) mod 16 = 0
(5-4) mod 16 = 1
(5-3) mod 16 = 2
(5-2) mod 16 = 3
(5-1) mod 16 = 4
The calculation result (4-bit value) and the 4-bit counter 30 are ANDed by the AND circuit 32a, and f. As shown in (4), the 4-bit counter 30 repeatedly becomes "H" (high level) from 13 to 4.
[0035]
At this time, the network clock (frequency f_nx ) Is output to each of the units 21a to 21c, and themask count 0 to (final value-1) generating unit 21a is supplied to h. As shown in (1), "H" is generated only during the period of themask count 0 to 1295 (mask count final value -1), and the mask count final value generation unit 21b generates "H" only during the period of thecount value 1296, and The count final value + 1 generating section 21c generates "H" only during the period of thecount value 1297.
[0036]
The output from the AND circuit 32a is inverted in logic to the next AND circuit 32b, the output of the mask count final value generation section 21b and AND logic are taken, and the 4-bit count value at the position "1296" (c in FIG. 3). .) Are 6 to 9 and are not masked. As shown in (1), an output which becomes high only during the period of the mask count final value is generated. The output of the AND circuit 32a is also input to the AND circuit 32c, and the mask logic of the decoded value of the final value + 1 created by the mask count final value + 1 generating unit 21c is calculated, and j. Since the 4-bit count value of the last one clock of "1297" is "13" as shown in (1), it is masked and becomes "H" for three clock widths.
[0037]
The outputs of the AND circuits 32b and 32c and the output of themask count 0 to (final value-1) generator 21a are input to the OR circuit 32d, thereby generating a mask signal as shown in FIG. This is determined by the logical OR of the outputs of h, i, and j in FIG. Can also be seen from the output of The cancel position of the mask signal generated from the OR circuit 32d in this way can be matched with the original mask signal cancel position.
[0038]
By supplying this mask signal to the ANDcircuit 33, the output of the RTS value comparison coincidence is detected at the correct timing, "0" is loaded into themask counter 20 with the output, and the received RTS value is stored in the previousvalue holding circuit 22a. While retaining the previous value, it drives the PLLphase generation unit 34 to generate an output to a subsequent PLL circuit (not shown). Note that m. Indicates the fluctuation range of the 155 MHz mask signal, and indicates that there are a total of seven 155 MHz edges, namely, the falling edge position of the original mask signal and six patterns of ± 3 bits (clock) before and after it.
[0039]
Next, the case where themask counter 20 fluctuates in the plus direction by 622 MHz for three clocks will be described using the operation timing of each unit.
[0040]
FIG. 4 shows an operation example when the mask counter fluctuates in the plus direction. ~ F. The values or signal waveforms of the respective parts shown in FIG. ~ F. 4, the final value of the mask counter should originally be at the falling position of the original mask signal, but it is shifted in the plus direction by three clocks at 622 MHz, and g. As shown in the figure, the mask counter (20 in FIG. 2) is shifted from the original falling position of the mask signal by three clocks in the plus direction. The output of the AND circuit 32b, which is the mask logic of the decoded value of the final value generated by the mask count final value generation unit (21b in FIG. 4), has a 4-bit count value of 12 to 15 at the position "1296". 4 f. The output of the AND circuit 32a shown in FIG. 4 is masked because theportions 13 to 15 are "H", and i. As shown in (1), it becomes "H" only for one clock width of 12 parts of the 4-bit counter. Also, the output of the AND circuit 32c which takes the mask logic of the degode value of the final value + 1 generated by the mask count final value + 1 generating unit 21c has a 4-bit count value of "1297" of 0-3. During the period, since the output of the AND circuit 32a is "H", all the signals are masked and j. As shown in FIG. The outputs of the AND circuits 32b and 32c and the output of themask count 0 to (final value -1) generator 21a are input to an OR circuit 32d, and the logical sum of h, i, and j in FIG. A mask signal as shown in FIG. The falling position of this mask signal is indicated by e. And the falling position of the original mask signal shown in FIG.
[0041]
In this way, even if the position of the final value of the mask counter that counts the output obtained by dividing the network clock fluctuates by a predetermined number of the network clocks, the release position of the mask signal is the same as the original release position of the mask signal. It becomes possible to make them coincide.
[0042]
In the configuration of the embodiment of FIG. 2, the difference value subtraction circuit 22b and the mask releasevalue calculation circuit 22c are performed by hardware, but the calculation may be performed by software using a computer including a CPU and a memory.
[0043]
(Supplementary Note 1) In the source clock recovery circuit on the receiving side in the ATM transmission network that performs source clock recovery using the SRTS method, the final value of the RTS cycle by the mask counter that counts the output obtained by dividing the network clock by 1 / m and its value A final value generation unit that generates each timing of the preceding and following count values, and a mask release value calculation unit that receives the received RTS value at the timing of RTS value match detection, predicts the next RTS value, and generates an output of mask release. A match detection mask creating circuit having the following: a final value of the RTS cycle from the final value generation unit and timing signals of values before and after the count value of the 4-bit counter for inputting and counting the network clock; And a mask logic unit for deriving the next mask release point and outputting a mask signal by the logical operation of A source clock on the receiving side of the ATM transmission network by the SRTS method, comprising: an RTS coincidence detection circuit for generating an coincidence output between an output obtained by comparing a received RTS value and a mask release signal from the mask logic unit. Regeneration circuit.
[0044]
(Supplementary Note 2) InSupplementary Note 1, the mask release value generation unit may include a circuit that holds the received RTS value as a previous value, and an RTS difference value between a source clock frequency and a network clock frequency in an RTS generation cycle. A circuit for generating a predicted value of the next RTS value by subtracting from the previous RTS value; and calculating a mask release value by using the predicted value of the next RTS value to generate a mask release timing signal. Source clock recovery circuit on the receiving side in the ATM transmission network using the SRTS method.
[0045]
(Supplementary Note 3) In thesupplementary note 2, the RTS difference value is calculated by an external computer, and an output thereof is input as a set value to the unmasking value calculation unit. Source clock recovery circuit.
[0046]
(Supplementary note 4) InSupplementary note 1, the mask logic unit includes a match detection circuit that detects a match between the output of the mask release value calculation unit and the output of the 4-bit counter, a signal obtained by inverting the match detection circuit, and A logical product circuit of an output of the mask count final value of the final value generating unit, a logical product circuit of a signal obtained by inverting the coincidence detection circuit and the output of the mask count final value + 1, and an output of the two logical product circuits. A logical sum circuit for inputting the output of the final value generating section from 0 to the final value of the mask count -1 and generating a mask signal from the logical sum circuit by the SRTS method in an ATM transmission network. Source clock recovery circuit on the receiving side.
[0047]
【The invention's effect】
According to the present invention, it is possible to realize a high-speed RTS coincidence detection circuit without deteriorating jitter characteristics using a frequency divider circuit and without using a circuit that performs ultra-high-speed operation. The device cost can be reduced without using a complicated device.
[Brief description of the drawings]
FIG. 1 is a diagram showing the principle configuration of the present invention.
FIG. 2 is a diagram illustrating a configuration of an embodiment.
FIG. 3 is a diagram illustrating an operation example when a mask counter fluctuates in a negative direction.
FIG. 4 is a diagram illustrating an operation example when a mask counter fluctuates in a positive direction;
FIG. 5 is an explanatory diagram of an AAL-1 ATM cell format.
FIG. 6 is an explanatory diagram of an RTS information format.
FIG. 7 is an explanatory diagram of a generation cycle of RTS information.
FIG. 8 is a diagram showing a configuration of a conventional example.
FIG. 9 is a diagram illustrating an operation example of RTS coincidence detection of a conventional example.
[Explanation of symbols]
1 1 / m frequency divider
2 Match detection mask creation circuit
20 mask counter
21 Final value generator
22 Mask release value calculator
3 RTS match detection circuit
30 4-bit counter
31 Comparison section
32 Mask logic part
33 RTS match detector

Claims (3)

Translated fromJapanese

ＡＴＭ伝送網におけるＳＲＴＳ方式による受信側のソースクロック再生回路において，
網クロックを１／ｍ分周した出力をカウントするマスクカウンタによるＲＴＳ周期の最終値とその前後のカウント値の各タイミングを発生する最終値発生部と，ＲＴＳ値一致検出のタイミングで受信ＲＴＳ値を入力し，次回のＲＴＳ値を予測してマスク解除の出力を発生するマスク解除値計算部とを備える一致検出マスク作成回路と，
網クロックを入力してカウントする４ビットカウンタのカウント値に対して，上記最終値発生部からのＲＴＳ周期の最終値とその前後の値の各タイミング信号との論理演算により次のマスク解除点を導き出してマスク信号を出力するマスク論理部及び前記４ビットカウンタの出力と受信ＲＴＳ値とを比較した出力と前記マスク論理部からのマスク解除信号との一致出力を発生するＲＴＳ一致検出回路と，
を備えることを特徴とするＡＴＭ伝送網におけるＳＲＴＳ方式による受信側のソースクロック再生回路。In a source clock recovery circuit on the receiving side based on the SRTS method in an ATM transmission network,
A final value generator for generating the final value of the RTS cycle by the mask counter that counts the output obtained by dividing the network clock by 1 / m and the timing before and after the RTS cycle, and the received RTS value at the timing of detecting the coincidence of the RTS value. A coincidence detection mask generation circuit having a mask release value calculation unit for inputting and predicting the next RTS value and generating a mask release output;
With respect to the count value of the 4-bit counter that counts by inputting the network clock, the next mask release point is determined by the logical operation of the final value of the RTS cycle from the final value generation unit and each timing signal of the previous and subsequent values. A mask logic unit for deriving and outputting a mask signal; an RTS match detection circuit for generating a match output between an output obtained by comparing the output of the 4-bit counter with a received RTS value and a mask release signal from the mask logic unit;
A source clock recovery circuit on the receiving side according to the SRTS method in an ATM transmission network, comprising:請求項１において，
前記マスク解除値発生部は，受信したＲＴＳ値を前回値として保持する回路と，ＲＴＳ生成周期でのソースクロックの周波数と網クロックの周波数とのＲＴＳ差分値を前記前回ＲＴＳ値から減算して次のＲＴＳ値の予測値を発生する回路と，前記次のＲＴＳ値の予測値を用いてマスク解除値を計算してマスク解除のタイミング信号を発生することを特徴とするＡＴＭ伝送網におけるＳＲＴＳ方式による受信側のソースクロック再生回路。In claim 1,
The mask release value generation unit includes: a circuit that holds the received RTS value as a previous value; and a subtraction unit that subtracts the RTS difference value between the frequency of the source clock and the frequency of the network clock in the RTS generation cycle from the previous RTS value. A circuit for generating a predicted value of the RTS value, and a SRTS method in an ATM transmission network, wherein a mask release value is calculated by using the predicted value of the next RTS value to generate a mask release timing signal. Source clock recovery circuit on the receiving side.請求項１において，
前記マスク論理部は，前記マスク解除値計算部の出力と前記４ビットカウンタの出力との一致を検出する一致検出回路と，前記一致検出回路の反転出力と前記最終値発生部のマスクカウント最終値の出力との論理積回路及び前記一致検出回路を反転した信号と前記マスクカウント最終値＋１の出力との論理積回路と，前記２つの論理積回路の出力と前記最終値発生部の０〜マスクカウント最終値−１の出力とを入力とする論理和回路とを備え，前記論理和回路からマスク信号を発生することを特徴とするＡＴＭ伝送網におけるＳＲＴＳ方式による受信側のソースクロック再生回路。In claim 1,
The mask logic section includes a match detection circuit for detecting a match between the output of the mask release value calculation section and the output of the 4-bit counter, an inverted output of the match detection circuit, and a mask count final value of the final value generation section. And an AND circuit of a signal obtained by inverting the coincidence detection circuit and the output of the mask count final value + 1, and an output of the two AND circuits and 0 to 0 mask of the final value generator. A source clock recovery circuit on the receiving side by the SRTS method in an ATM transmission network, comprising: a logical sum circuit having an output of the final count value -1 as an input, and generating a mask signal from the logical sum circuit.

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