JP2004207267A - Semiconductor device and manufacturing method thereof - Google Patents

Abstract

Translated fromJapanese

【課題】高い生産性を有し、かつ薄型化された半導体装置を提供する。
【解決手段】複数個の電極部２が表面に配置された半導体素子１と、各電極部２がそれぞれ露出するように複数の開口が形成されたパッシベーション膜３と、パッシベーション膜３上に形成され、複数の第１開口部６が形成された第１の樹脂層５と、第１の樹脂層５上に形成された複数個の金属配線７と、第１の樹脂層５上に形成され、複数の第２開口部１０がマトリックス状に形成された第２の樹脂層９と、第２の樹脂層９上に形成された複数個の外部電極端子とを備える。半導体素子１の裏面に形成された金属膜２２を備え、金属膜２２に生じる第１の内部応力と、第１の樹脂層５、第２の樹脂層９、又は金属配線７に生じる第２の内部応力とのバランスが調節されていることで、第２の内部応力による半導体素子１の反りが防止されていることを特徴とする。
【選択図】 図１A semiconductor device having high productivity and reduced thickness is provided.
A semiconductor element having a plurality of electrode portions disposed on a surface thereof, a passivation film having a plurality of openings formed such that each electrode portion is exposed, and a passivation film formed on the passivation film. A first resin layer 5 having a plurality of first openings 6 formed therein, a plurality of metal wirings 7 formed on the first resin layer 5, and a plurality of metal wirings 7 formed on the first resin layer 5; A plurality of second openings are provided with a second resin layer formed in a matrix and a plurality of external electrode terminals formed on the second resin layer. A first internal stress generated in the metal film and a second internal stress generated in the first resin layer, the second resin layer, or the metal wiring; By adjusting the balance with the internal stress, the warpage of the semiconductor element 1 due to the second internal stress is prevented.
[Selection diagram] Fig. 1

Description

Translated fromJapanese

【０００１】
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、情報通信機器や事務用電子機器の小型化、高機能化に伴ない、各電子機器に使用される半導体装置は、小型化、薄型化、高密度化、及び多端子化が要求されている。これに対して、小型多端子パッケージとして各種のＣＳＰ（Chip Scale Package；チップスケールパッケージ）が開発されている。
【０００３】
特に、ＷＬ−ＣＳＰ（ウェハレベルＣＳＰ）は、ウェハ上に半導体素子の電極部と外部電極端子とを接続する金属配線を形成し、半導体装置の製造工程における最終段階で個々のパッケージごとに分離する形態を採用する技術であり、ベアチップと同等なサイズの極めて小型の半導体装置を実現する技術として注目されている。
【０００４】
図８は、従来のＷＬ−ＣＳＰに係る半導体装置２００を示す斜視図である。図８では、半導体装置２００上に形成された樹脂層の一部を剥がして内部を部分的に露出させた状態を示している。図９は、図８に示す半導体装置２００のＡ−Ａ’部における断面図である。
【０００５】
図８及び図９を参照して、半導体装置２００は、直方体形状をした半導体素子１を備えている。半導体素子１の表面は、パッシベーション膜３で覆われている。半導体素子１の周縁に沿うようにパッシベーション膜３に複数の開口が形成されている。各半導体素子１の表面には、複数個の半導体素子電極２が配置されている。各開口から各半導体素子電極２がそれぞれ露出している。パッシベーション膜３を覆うように第１の樹脂層５が形成されている。第１の樹脂層５には、パッシベーション膜３に形成された開口を通って半導体素子電極２が露出するように複数の開口部６が形成されている。第１の樹脂層５上に複数個の金属配線７が形成されている。各金属配線７は、各開口部６を通って各半導体素子電極２とそれぞれ接続されている。各金属配線７の各半導体素子電極２と反対側の一端に略円形状をした金属ランド８がそれぞれ形成されている。金属ランド８は、第１の樹脂層５上にマトリックス状に複数個配置されている。第１の樹脂層５、各金属配線７、及び各金属ランド８を覆うように第２の樹脂層９が形成されている。各金属ランド８が露出するように複数の開口部１０が第２の樹脂層９にマトリックス状に形成されている。各開口部１０に対応して複数個の外部電極端子１１が第２の樹脂層９上にマトリックス状に形成されている。各外部電極端子１１は、各開口部１０を通って各金属ランド８とそれぞれ接続されている。
【０００６】
図８に示す半導体装置２００において、Ａ−Ａ’部における断面に係る構成は、上述した図９に示す構成以外に、図１０に示す構成の場合もある。図１０に示す構成は、特許文献１に開示されたものである。半導体装置２００の熱放散性を向上させるため、半導体素子１の裏面に接着材１２を介して冷却用ヒートシンク材１３が貼り付けられている以外は、図９に示す構成と同様な構成である。
【０００７】
図１１は、外部と電気的接続を行なうための半導体素子電極２が複数個表面に配置された半導体素子１が、複数個集合して形成されたウエハ３０を示す斜視図である。各半導体素子１上にパッシベーション膜３が形成されている。各半導体素子１の周縁に沿うようにパッシベーション膜３に複数の開口が形成されている。各開口から半導体素子電極２がそれぞれ露出している。
【０００８】
図１１に示すウエハ３０における各半導体素子１上に樹脂層や金属配線が順次形成され、その後各半導体素子１ごとに分離されることによって、各半導体素子１にそれぞれ図８に示す半導体装置２００が形成される。図１２（ａ）〜図１２（ｄ）及び図１３（ａ）は、半導体装置２００の製造工程を示す断面図であり、図８に示す半導体装置２００のＡ−Ａ’部における断面に係る構成が形成される工程を示すものである。図１３（ｂ）は、図１１に示すウエハ３０における各半導体素子１上に樹脂層や金属配線が順次形成された後のウエハ３０が、ダイシングブレード１４を用いて各半導体素子１ごとに分離されている状態を示す斜視図である。各半導体素子１上に第２の樹脂層９が形成されている。各半導体素子１上に複数個の外部電極端子１１がマトリックス状に形成されている。各半導体素子１によってそれぞれ半導体装置２００が構成されている。
【０００９】
図１３（ｃ）は、半導体素子２００を示す斜視図であり、図８と対応するものである。図１３（ｃ）において、図８に示した部分と同一の部分には同一の参照符号を付してその説明を省略する。図１４は、図８に示す半導体装置２００のＡ−Ａ’部における断面に係る構成において、半導体素子１の裏面に塗布された接着剤１２を介して半導体素子１の裏面にヒートシンク材１３が貼りつけられた構成を示す断面図である。
【００１０】
以下、従来のＷＬ−ＣＳＰに係る半導体装置２００の製造方法について、図面を参照しながら説明する。
【００１１】
まず、図１１を参照して、外部と電気的接続を行なうための半導体素子電極２がそれぞれ複数個表面に配置された半導体素子１が、複数個集合して形成されたウエハ３０を準備する。各半導体素子１上にパッシベーション膜３が形成されている。各半導体素子１の周縁に沿うようにパッシベーション膜３に複数の開口が形成されている。各開口から各半導体素子電極２がそれぞれ露出している。図１２（ａ）を参照して、図１１に示すウエハ３０における各半導体素子１の表面と各半導体素子電極２とを覆うようにパッシベーション膜３が形成されている。パッシベーション膜３には、各半導体素子電極２がそれぞれ露出するように開口部４が複数形成されている。
【００１２】
次に、図１２（ｂ）を参照して、パッシベーション膜３上に感光性の絶縁性樹脂を塗布して第１の樹脂層５を形成する。そして、フォトリソグラフィ法を用いてパターン露光と現像を行ない、各半導体素子電極２がそれぞれ露出するように第１の樹脂層５に開口部６を複数形成する。
【００１３】
次いで、第１の樹脂層５上に感光性レジストを塗布し、パターン露光と現像を行ってメッキレジストを形成する。続いて、図１２（ｃ）を参照して、メッキレジストを除去して所定のパターン形状を形成し、そのパターン形状に沿って銅（Ｃｕ）を用いて金属配線７を電解メッキにより複数個形成すると共に、各金属配線７の各半導体素子電極２と反対側の一端に金属ランド８をそれぞれ形成する。これと同時に、各金属配線７は、各開口部６を通って各半導体素子電極２とそれぞれ接続する。
【００１４】
続いて、図１２（ｄ）を参照して、第１の樹脂層５上に、各金属配線７及び各金属ランド８を覆うようにポリイミドを塗布して第２の樹脂層９を形成し、フォトリソグラフィ法を用いて、第２の樹脂層９に開口部１０を各金属ランド８が露出するようにマトリックス状に複数形成する。
【００１５】
そして、図１３（ａ）を参照して、半田ペーストを第２の樹脂層９の各開口部１０上に印刷し、さらに溶融させて外部電極端子１１を、各外部電極端子１１が各開口部１０を通って各金属ランド８と接続するように複数個形成する。以上の工程によって、ウエハ３０における各半導体素子１がそれぞれ図８に示した半導体装置２００となる。
【００１６】
その後、図１３（ｂ）を参照して、ダイシングブレード１４を用いて各半導体素子１ごと、即ち各半導体装置２００ごとにウエハ３０を分離し、図１３（ｃ）を参照して、ＷＬ−ＣＳＰに係る半導体装置２００を得る。なお、この後、図１４を参照して、図１３（ａ）に示す半導体素子１の裏面に接着剤１２を塗布し、さらに接着剤１２を介してヒートシンク材１３を貼り付ける場合もある。この場合は、ヒートシンク材１３により、半導体装置２００の熱放散性が向上する。
【００１７】
上述した製造工程により得られる半導体装置２００では、実装基板と半導体装置２００との固定や、外部の素子と半導体素子電極２との電気的接続は、全て外部電極端子１１を介して行なわれる。また、第１の樹脂層５と第２の樹脂層９とは、金属配線７、金属ランド８、及び半導体素子電極２と外部とを電気的に絶縁する機能を備える。さらに、第１の樹脂層５と第２の樹脂層９とは、半導体装置２００を実装基板に実装した後、半導体装置２００と実装基板との熱膨張率の差等により生じる応力を緩和して、半導体装置２００の損傷を防ぐ機能も備える。
【００１８】
【特許文献１】
特開平１０−２８４６３４号公報（第４頁、第１図（ａ））
【００１９】
【発明が解決しようとする課題】
しかし、上述した従来技術においては、ウエハ３０における各半導体素子１上に形成された第１の樹脂層５、第２の樹脂層９、又は金属配線７に内部応力が発生することによって、図１５を参照して、ウエハ３０の表面を内側にして、ウエハ３０の片側の端部が５ｍｍ以上反ることがあった。この反りが原因となって、半導体装置２００の製造工程において、ウエハ３０の搬送時に、ウエハ３０に割れや欠けが生じ、半導体装置２００の生産歩留りが低下していた。図１５は、従来例におけるウエハ３０の断面図であり、詳しくは、第１の樹脂層５、第２の樹脂層９、又は金属配線７に生じた内部応力が矢印１５の方向に作用してウエハ３０がその表面を内側として反る状態を示す断面図である。図１５を参照して、第１の樹脂層５、金属配線７、及び第２の樹脂層９の上に複数個の外部電極端子１１が形成されている。
【００２０】
また、上述した従来技術においては、各半導体素子１ごとにウエハ３０を分離した後も、ウエハ３０の状態で生じた内部応力が各半導体装置２００に残留し、半導体装置２００に反りが生じることがあった。通常、半導体装置２００のコプラナリティ（端子最下面均一性）は５０μｍ以下であることが必要とされ、２０μｍ〜３０μｍであることが望まれる。ここで、「端子最下面均一性」とは、半導体装置２００の表面に形成された各外部電極端子１１の頂点の高さの均一性をいう。これに対して、半導体装置２００の中心を基準として端部に１０μｍ〜３０μｍの反りが発生することによって、コプラナリティが確保できず、実装基板への実装不良、特にオープン不良が発生する確率が高くなる問題があった。ここで、「実装不良」とは、半導体装置２００を実装基板に半田付けにより実装する場合に各外部電極端子１１と実装基板とが良好に半田付けされない状態をいい、「オープン不良」とは、実装不良が生じたときに断線状態が発生することをいう。
【００２１】
さらに、上述した従来技術においては、半導体装置２００の薄型化のため、ウエハ３０の厚さを薄くすると、それに伴ってウエハ３０に生じる反りは大きくなることから、実装不良が発生する確率はさらに高くなる。前述したように、近年、半導体装置において小型化と薄型化は必要不可欠となっており、ウエハ３０に生じる反りを防止することは必須となっている。
【００２２】
また、上述した従来技術において、図１４に示したように、各半導体装置２００の裏面に接着材１２を用いてヒートシンク材１３を貼り付ける場合は、半導体装置２００に生じる反りを防止するため、ヒートシンク材１３の厚み、ヒートシンク材１３の反りの原因となる内部応力、又は接着材１２の硬化収縮率等を各半導体装置２００のサイズに合わせて調整する必要があった。また、各半導体装置２００ごとにそれぞれヒートシンク材１３を貼り付けるため、生産効率が低下する問題があり、さらに、各半導体装置２００ごとにそれぞれヒートシンク材１３を貼り付けるための専用設備や、各半導体装置２００のサイズに合うヒートシンク材１３がそれぞれ必要となる問題もあった。
【００２３】
本発明は、このような従来技術における問題点を解決するためになされたものであり、その目的は、高い生産性を有し、かつ薄型化された半導体装置を提供することにある。
【００２４】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、複数個の電極部が表面に配置された半導体素子が複数個集合して形成されたウエハであって、各半導体素子の表面と各電極部とを覆うように形成され、かつ各電極部がそれぞれ露出するように複数の開口が形成されたパッシベーション膜によって表面が覆われたウエハを準備するウエハ準備工程と、前記パッシベーション膜上に第１の樹脂層を形成し、前記第１の樹脂層に複数の第１開口部を各電極部が各開口においてそれぞれ露出するように形成する第１の樹脂層形成工程と、各半導体素子ごとに、前記第１の樹脂層上に複数個の金属配線を各金属配線が各第１開口部を通って各電極部と接続するように形成する金属配線形成工程と、前記第１の樹脂層上に各金属配線を覆うように第２の樹脂層を形成し、各半導体素子ごとに、前記第２の樹脂層に複数の第２開口部を各金属配線の各電極部と反対側の一端が露出するようにマトリックス状に形成する第２の樹脂層形成工程と、各半導体素子ごとに、前記第２の樹脂層上に複数個の外部電極端子を各外部電極端子が各第２開口部を通って各金属配線の各電極部と反対側の一端と接続するように形成する外部電極端子形成工程と、前記外部電極端子形成工程の後で、ダイシングにより各半導体素子ごとに前記ウエハを分離する分離工程とを含んでおり、前記ウェハ準備工程の後で、前記ウエハの裏面に金属膜を形成する工程をさらに含んでおり、前記金属膜を形成する際の条件を調整し、前記金属膜に生じる第１の内部応力と、前記第１の樹脂層、前記第２の樹脂層、又は前記金属配線に生じる第２の内部応力との間のバランスを調節することで、前記第２の内部応力によって前記ウエハに生じる反り及び各半導体素子に生じる反りを防止することを特徴とする。
【００２５】
本発明に係る半導体装置は、複数個の電極部が表面に配置された半導体素子と、前記半導体素子の表面に各電極部を覆うように形成され、各電極部がそれぞれ露出するように複数の開口が形成されたパッシベーション膜と、前記パッシベーション膜上に形成され、各電極部が各開口においてそれぞれ露出するように複数の第１開口部が形成された第１の樹脂層と、前記第１の樹脂層上に各第１開口部を通って各電極部とそれぞれ接続されるように形成された複数個の金属配線と、前記第１の樹脂層上に各金属配線を覆うように形成され、各金属配線の各電極部と反対側の一端が露出するように複数の第２開口部がマトリックス状に形成された第２の樹脂層と、前記第２の樹脂層上に各第２開口部を通って各金属配線の各電極部と反対側の一端とそれぞれ接続されるように形成された複数個の外部電極端子とを備えており、前記半導体素子の裏面に形成された金属膜をさらに備え、前記金属膜に生じる第１の内部応力と、前記第１の樹脂層、前記第２の樹脂層、又は前記金属配線に生じる第２の内部応力との間のバランスが調節されていることで、前記第２の内部応力による前記半導体素子の反りが防止されていることを特徴とする。
【００２６】
【発明の実施の形態】
本実施の形態に係る半導体装置の製造方法においては、複数個の電極部が表面に配置された半導体素子が複数個集合して形成されたウエハであって、各半導体素子の表面と各電極部とを覆うように形成され、かつ各電極部がそれぞれ露出するように複数の開口が形成されたパッシベーション膜によって表面が覆われたウエハを準備するウエハ準備工程と、前記パッシベーション膜上に第１の樹脂層を形成し、前記第１の樹脂層に複数の第１開口部を各電極部が各開口においてそれぞれ露出するように形成する第１の樹脂層形成工程と、各半導体素子ごとに、前記第１の樹脂層上に複数個の金属配線を各金属配線が各第１開口部を通って各電極部と接続するように形成する金属配線形成工程と、前記第１の樹脂層上に各金属配線を覆うように第２の樹脂層を形成し、各半導体素子ごとに、前記第２の樹脂層に複数の第２開口部を各金属配線の各電極部と反対側の一端が露出するようにマトリックス状に形成する第２の樹脂層形成工程と、各半導体素子ごとに、前記第２の樹脂層上に複数個の外部電極端子を各外部電極端子が各第２開口部を通って各金属配線の各電極部と反対側の一端と接続するように形成する外部電極端子形成工程と、前記外部電極端子形成工程の後で、ダイシングにより各半導体素子ごとに前記ウエハを分離する分離工程とを含む。前記ウェハ準備工程の後で、前記ウエハの裏面に金属膜を形成する工程をさらに含んでおり、前記金属膜を形成する際の条件を調整し、前記金属膜に生じる第１の内部応力と、前記第１の樹脂層、前記第２の樹脂層、又は前記金属配線に生じる第２の内部応力との間のバランスを調節することで、前記第２の内部応力によって前記ウエハに生じる反り及び各半導体素子に生じる反りを防止している。これにより、高い生産性を有し、かつ薄型化された半導体装置を提供することができる。
【００２７】
前記第１の樹脂層形成工程の前に、前記ウエハの裏面に前記金属膜を形成することが好ましい。
【００２８】
前記ウエハの裏面に前記金属膜を形成するにあたり、前記金属膜をメッキ又はスパッタにより形成することが好ましい。メッキ又はスパッタにより形成する場合は、形成される前記金属膜の厚さを、メッキ又はスパッタにおける条件を調整することにより容易に変更することができ、これにより、前記金属膜に生じる第１の内部応力と、前記第１の樹脂層、前記第２の樹脂層、又は前記金属配線に生じる第２の内部応力とのバランスを容易に調節することができるからである。
【００２９】
以下、図面を参照して、本発明の実施の形態を説明する。
【００３０】
図１は、本実施の形態の半導体装置１００を示す斜視図である。本実施の形態では、ＷＬ−ＣＳＰ（ウェハレベルＣＳＰ）により半導体装置１００を製造する。図１では、半導体装置１００上に形成された樹脂層の一部を剥がして内部を部分的に露出させた状態を示している。図２は、図１に示す半導体装置１００のＡ−Ａ’部における断面図である。
【００３１】
図１及び図２を参照して、半導体装置１００は、直方体形状をした半導体素子１を備えている。半導体素子１の表面は、パッシベーション膜３で覆われている。半導体素子１の周縁に沿うようにパッシベーション膜３に複数の開口が形成されている。各半導体素子１の表面には、複数個の半導体素子電極２が配置されている。各開口から各半導体素子電極２がそれぞれ露出している。パッシベーション膜３を覆うように第１の樹脂層５が形成されている。第１の樹脂層５には、パッシベーション膜３に形成された開口を通って半導体素子電極２が露出するように複数の開口部６が形成されている。第１の樹脂層５上に複数個の金属配線７が形成されている。各金属配線７は、各開口部６を通って各半導体素子電極２とそれぞれ接続されている。各金属配線７の各半導体素子電極２と反対側の一端に略円形状をした金属ランド８がそれぞれ形成されている。金属ランド８は、第１の樹脂層５上にマトリックス状に複数個配置されている。第１の樹脂層５、各金属配線７、及び各金属ランド８を覆うように第２の樹脂層９が形成されている。各金属ランド８が露出するように複数の開口部１０が第２の樹脂層９にマトリックス状に形成されている。各開口部１０に対応して複数個の外部電極端子１１が第２の樹脂層９上にマトリックス状に形成されている。各外部電極端子１１は、各開口部１０を通って各金属ランド８とそれぞれ接続されている。半導体素子１の裏面は、銅（Ｃｕ）又は銀（Ａｇ）からなる金属膜２２により覆われている。
【００３２】
図３は、外部と電気的接続を行なうための半導体素子電極２が複数個表面に配置された半導体素子１が、複数個集合して形成されたウエハ２０を示す斜視図である。各半導体素子１上にパッシベーション膜３が形成されている。各半導体素子１の周縁に沿うようにパッシベーション膜３に複数の開口が形成されている。各開口から各半導体素子電極２がそれぞれ露出している。
【００３３】
図３に示すウエハ２０における各半導体素子１上に樹脂層や金属配線が順次形成され、その後各半導体素子１ごとに分離されることによって、各半導体素子１にそれぞれ図１に示す半導体装置１００が形成される。図４（ａ）〜図４（ｄ）及び図５（ａ）〜図５（ｄ）は、半導体装置１００の製造工程を示す断面図であり、図１に示す半導体装置１００のＡ−Ａ’部における断面に係る構成が形成される工程を示すものである。図６（ａ）は、図３に示すウエハ２０における各半導体素子１上に樹脂層や金属配線が順次形成された後のウエハ２０が、ダイシングブレード１４を用いて各半導体素子１ごとに分離されている状態を示す斜視図である。各半導体素子１上に第２の樹脂層９が形成されている。各半導体素子１上に複数個の外部電極端子１１がマトリックス状に形成されている。各半導体素子１によってそれぞれ半導体装置１００が構成されている。図６（ｂ）は、半導体素子１００を示す斜視図であり、図１と対応するものである。図６（ｂ）において、図１に示した部分と同一の部分には同一の参照符号を付してその説明を省略する。
【００３４】
以下、本実施の形態のＷＬ−ＣＳＰに係る半導体装置１００の製造方法について、図面を参照しながら説明する。
【００３５】
まず、図３を参照して、外部と電気的接続を行なうための半導体素子電極２がそれぞれ複数個表面に配置された半導体素子１が、複数個集合して形成されたウエハ２０を準備する。各半導体素子１上にパッシベーション膜３が形成されている。各半導体素子１の周縁に沿うようにパッシベーション膜３に複数の開口が形成されている。各開口から半導体素子電極２がそれぞれ露出している。図４（ａ）を参照して、図３に示すウエハ２０における各半導体素子１の表面と各半導体素子電極２とを覆うようにパッシベーション膜３が形成されている。パッシベーション膜３には、各半導体素子電極２がそれぞれ露出するように開口部４が複数形成されている。各半導体素子電極２には、Ａｌ−Ｓｉ合金又はＡｌ−Ｓｉ−Ｃｕ合金を用いるのが好ましい。
【００３６】
次に、図４（ｂ）を参照して、各半導体素子１の裏面を研磨する。ここで方向１６は、各半導体素子１の裏面を研磨する際の研磨の方向を模式的に示したものである。各半導体素子１の裏面を研磨することにより、図４（ｃ）を参照して、各半導体素子１の厚さを所定の厚さとする。各半導体素子１の厚さは、通常は、３５０μｍ〜５００μｍとするのが好ましく、薄型化する場合は、１００μｍ〜３５０μｍとするのが好ましい。
【００３７】
次いで、図４（ｄ）を参照して、電解メッキ法又はスパッタリング法により各半導体素子１の裏面に金属膜２２を形成する。金属膜２２の材料としては、例えば銅（Ｃｕ）又は銀（Ａｇ）を用いる。金属膜２２の厚さは、電解メッキ法による場合は、５μｍ〜２０μｍとするのが好ましく、スパッタリング法による場合は、約１μｍとするのが好ましい。電解メッキ法による場合は、電流密度等のメッキ条件を調整することによって、また、スパッタリング法による場合は、Ａｒ（アルゴン）流量等のスパッタリング条件を調整することによって、ウエハ２０の裏面に形成される金属膜２２に生じる内部応力と、後述する工程において各半導体素子１の表面に形成される、第１の樹脂層５、第２の樹脂層９、又は金属配線７に生じる内部応力との間のバランスを調節する。具体的には、第１の樹脂層５、第２の樹脂層９、又は金属配線７に生じる内部応力が大きくなる程、金属膜２２の厚さが厚くなるように各条件を調整し、第１の樹脂層５、第２の樹脂層９、又は金属配線７に生じる内部応力が小さくなる程、金属膜２２の厚さが薄くなるように各条件を調整する。これにより、第１の樹脂層５、第２の樹脂層９、又は金属配線７に生じる内部応力によってウエハ２０に生じる反り及び各半導体素子１に生じる反りが防止される。
【００３８】
次に、図５（ａ）を参照して、パッシベーション膜３上に感光性の絶縁性樹脂を塗布して第１の樹脂層５を形成する。そして、フォトリソグラフィ法を用いてパターン露光と現像を行ない、各半導体素子電極２がそれぞれ露出するように第１の樹脂層５に開口部６を複数形成する。第１の樹脂層５の材料としては、ポリイミドを用いるのが好ましい。第１の樹脂層５の厚さは、フォトリソグラフィ法による露光性と現像性を高める観点から５μｍ〜５０μｍとするのが良く、好ましくは約１０μｍとするのが良い。
【００３９】
次いで、第１の樹脂層５上に感光性レジストを塗布し、パターン露光と現像とを行ってメッキレジストを形成する。続いて、図５（ｂ）を参照して、メッキレジストを除去して所定のパターン形状を形成し、そのパターン形状に沿って銅（Ｃｕ）を用いて金属配線７を電解メッキにより複数個形成すると共に、各金属配線７の各半導体素子電極２と反対側の一端に金属ランド８をそれぞれ形成する。これと同時に、各金属配線７は、各開口部６を通って各半導体素子電極２とそれぞれ接続する。金属配線７及び金属ランド８の厚さは、その電気的抵抗を低く抑えながら機械的強度を高める観点からそれぞれ５μｍ〜１０μｍとするのが良い。
【００４０】
続いて、図５（ｃ）を参照して、第１の樹脂層５上に、各金属配線７及び各金属ランド８を覆うようにポリイミドを塗布して第２の樹脂層９を形成し、フォトリソグラフィ法を用いて、第２の樹脂層９に開口部１０を各金属ランド８が露出するようにマトリックス状に複数形成する。第２の樹脂層９の厚さは、ポリイミドの塗布時の平坦性を維持し、フォトリソグラフィ法による露光性と現像性とを高める観点から約１０μｍとするのが好ましい。
【００４１】
そして、図５（ｄ）を参照して、半田ペーストを第２の樹脂層９に形成された各開口部１０の中に印刷し、さらに溶融させて外部電極端子１１を、各外部電極端子１１が各開口部１０を通って各金属ランド８と接続するように複数個形成する。なお、外部電極端子１１は、半田ペーストを用いる代わりに、各開口部１０の中に半田ボールを載置して溶融させることで形成しても良い。以上の工程によって、ウエハ２０における各半導体素子１がそれぞれ図１に示した半導体装置１００となる。
【００４２】
その後、図６（ａ）を参照して、ウエハ２０の表面に平行な軸の周りに回転するダイシングブレード１４を用いて各半導体素子１ごと、即ち各半導体装置１００ごとにウエハ２０を分離し、図６（ｂ）を参照して、ＷＬ−ＣＳＰに係る半導体装置１００を得る。
【００４３】
図７は、本実施の形態におけるウエハ２０の裏面に形成される金属膜２２に生じる内部応力と、ウエハ２０の表面に形成された、第１の樹脂層５、第２の樹脂層９、又は金属配線７に生じる内部応力がバランスした状態を示す断面図である。図７を参照して、ウエハ２０上に第１の樹脂層５、金属配線７、及び第２の樹脂層９が形成され、その上に複数個の外部電極端子１１が形成されている。矢印１５は、第１の樹脂層５、第２の樹脂層９、又は金属配線７に生じた内部応力が作用する方向を模式的に示したものであり、矢印１５ａは、金属膜２２に生じた内部応力が作用する方向を模式的に示したものである。本実施の形態におけるウエハ２０においては、図７を参照して、ウエハ２０の表面に形成された、第１の樹脂層５、第２の樹脂層９、又は金属配線７に生じる内部応力が、矢印１５の方向に向かってウエハ２０をその表面を内側として反らせるように作用する。これに対して、その内部応力と等しい大きさの内部応力が、ウエハ２０の裏面に形成された金属膜２２に生じ、矢印１５ａの方向に向かってウエハ２０をその裏面を内側として反らせるように作用する。この状態において、第１の樹脂層５、第２の樹脂層９、又は金属配線７に生じる内部応力が、金属膜２２に生じる内部応力によって相殺される。この結果、双方の内部応力のバランスが調節され、ウエハ２０の反りが防止される。
【００４４】
本実施の形態における半導体装置及び半導体装置の製造方法によれば、ウエハの裏面に金属膜を形成する際の条件を調整することで、その金属膜に生じる内部応力と、ウエハの表面に形成された第１の樹脂層、第２の樹脂層、又は金属配線に生じる内部応力とのバランスを調節する。その結果、以下の効果が得られる。
【００４５】
まず、第１の樹脂層、第２の樹脂層、又は金属配線に生じる内部応力によってウエハに生じる反りが防止され、半導体装置の製造工程において、ウエハの搬送時に、ウエハの割れや欠けを防止することができる。また、ウエハの状態で生じた内部応力がウエハを分離して得られる各半導体装置に残留しないため、各半導体装置の反りが防止され、各半導体装置の実装基板への実装不良が解消する。これらにより、半導体装置の生産性が向上する。
【００４６】
次に、ウエハの厚さを薄くし、それに伴ってウエハに生じる反りが大きくなった場合においても、ウェハに生じる反りが効果的に防止され、その結果、半導体装置の薄型化が実現される。
【００４７】
なお、本実施の形態における半導体装置及び半導体装置の製造方法によれば、各半導体素子の裏面に金属膜をウェハ状態で形成することができること、及び、金属膜の形成にあたって金属配線を形成する際に用いる設備を流用できることによって、高い生産性を確保することができる。
【００４８】
【発明の効果】
本発明によれば、高い生産性を有し、かつ薄型化された半導体装置を提供することが可能となる。
【図面の簡単な説明】
【図１】本実施の形態における半導体装置の構成を示す斜視図である。
【図２】図１に示す半導体装置のＡ−Ａ’部における断面の構成を示す断面図である。
【図３】本実施の形態における半導体素子が複数個集合して形成されたウエハを示す斜視図である。
【図４】本実施の形態における半導体装置の製造工程を示す断面図であり、
（ａ）は、半導体素子電極とパッシベーション膜が表面に形成された半導体素子が複数個集合して形成されたウエハを準備する工程を説明するための断面図であり、
（ｂ）は、各半導体素子の裏面を研磨する工程を示す断面図であり、
（ｃ）は、各半導体素子が研磨されて薄くなった状態を示す断面図であり、
（ｄ）は、各半導体素子の裏面に金属膜を形成する工程を示す断面図である。
【図５】本実施の形態における半導体装置の製造工程を示す断面図であり、
（ａ）は、図４（ｄ）に示す工程に続いて、パッシベーション膜上に第１の樹脂層を形成する工程を示す断面図であり、
（ｂ）は、第１の樹脂層上に金属配線を形成する工程を示す断面図であり、
（ｃ）は、第１の樹脂層上に、開口部を有する第２の樹脂層を形成する工程を示す断面図であり、
（ｄ）は、第２の樹脂層上に、開口部を通って金属ランドと接続するように外部電極端子を形成する工程を示す断面図である。
【図６】本実施の形態における半導体装置の製造工程を示す図であり、
（ａ）は、図５（ｄ）に示す工程に続いて、ダイシングブレードを用いて各半導体素子ごとにウエハを分離する工程を示す斜視図であり、
（ｂ）は、ウエハから分離され、完成した各半導体装置を示す斜視図である。
【図７】本実施の形態のウエハにおいて、ウエハの裏面に形成された金属膜に生じる内部応力と、ウエハの表面に形成された、第１の樹脂層、第２の樹脂層、又は金属配線に生じる内部応力とがバランスした状態を示す断面図である。
【図８】従来例における半導体装置の構成を示す斜視図である。
【図９】図８に示す半導体装置のＡ−Ａ’部における断面の構成を示す断面図である。
【図１０】図８に示す半導体装置のＡ−Ａ’部における断面の別の構成を示す断面図である。
【図１１】従来例における半導体素子が複数個集合して形成されたウエハを示す斜視図である。
【図１２】従来例における半導体装置の製造工程を示す断面図であり、
（ａ）は、半導体素子電極とパッシベーション膜とが表面に形成された半導体素子が複数個集合したウエハを準備する工程を説明するための断面図であり、
（ｂ）は、パッシベーション膜上に第１の樹脂層を形成する工程を示す断面図であり、
（ｃ）は、第１の樹脂層上に金属配線を形成する工程を示す断面図であり、
（ｄ）は、第１の樹脂層上に、開口部を有する第２の樹脂層を形成する工程を示す断面図であり、
【図１３】（ａ）は、図１２（ｄ）に示す工程に続いて、第２の樹脂層上に、開口部を通って金属ランドと接続するように外部電極端子を形成する工程を示す断面図であり、
（ｂ）は、ダイシングブレードを用いて各半導体素子ごとにウエハを分離する工程を示す斜視図であり、
（ｃ）は、ウエハから分離され、完成した各半導体装置を示す斜視図である。
【図１４】従来例の半導体装置において、接着剤を介して半導体素子の裏面にヒートシンク材が貼りつけられた構成を示す断面図である。
【図１５】従来例のウエハにおいて、ウエハの表面に形成された、第１の樹脂層、第２の樹脂層、又は金属配線に生じる内部応力によりウエハが変形した状態を示す断面図である。
【符号の説明】
１ 半導体素子
２ 半導体素子電極
３ パッシベーション膜
４ パッシベーション膜の開口
５ 第１の樹脂層
６ 第１の樹脂層の開口部
７ 金属配線
８ 金属ランド
９ 第２の樹脂層
１０ 第２の樹脂層の開口部
１１ 外部電極端子
１２ 接着剤
１３ ヒートシンク材
１４ ダイシングブレード
１５ 第１の樹脂層５、第２の樹脂層９、又は金属配線７に生じた内部応力が作用する方向
１５ａ 金属膜２２に生じた内部応力が作用する方向
１６ 各半導体素子１の裏面を研磨する際の研磨の方向
２０、３０ ウエハ
２２ 金属膜[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device and a method for manufacturing the same.
[0002]
[Prior art]
In recent years, as information communication devices and office electronic devices have become smaller and more sophisticated, semiconductor devices used in each electronic device have been required to be smaller, thinner, denser, and have more terminals. I have. On the other hand, various CSPs (Chip Scale Packages) have been developed as small multi-terminal packages.
[0003]
In particular, in the WL-CSP (wafer level CSP), a metal wiring for connecting an electrode portion of a semiconductor element and an external electrode terminal is formed on a wafer, and separated into individual packages at a final stage in a semiconductor device manufacturing process. This is a technology that employs a form, and is attracting attention as a technology for realizing an extremely small semiconductor device having a size equivalent to a bare chip.
[0004]
FIG. 8 is a perspective view showing asemiconductor device 200 according to a conventional WL-CSP. FIG. 8 shows a state where a part of the resin layer formed on thesemiconductor device 200 is peeled off to partially expose the inside. FIG. 9 is a cross-sectional view taken along the line AA ′ of thesemiconductor device 200 shown in FIG.
[0005]
Referring to FIGS. 8 and 9,semiconductor device 200 includessemiconductor element 1 having a rectangular parallelepiped shape. The surface of thesemiconductor element 1 is covered with apassivation film 3. A plurality of openings are formed in thepassivation film 3 along the periphery of thesemiconductor element 1. A plurality ofsemiconductor element electrodes 2 are arranged on the surface of eachsemiconductor element 1. Eachsemiconductor element electrode 2 is exposed from each opening.First resin layer 5 is formed to coverpassivation film 3. A plurality ofopenings 6 are formed in thefirst resin layer 5 so that thesemiconductor element electrodes 2 are exposed through openings formed in thepassivation film 3. A plurality ofmetal wirings 7 are formed onfirst resin layer 5. Eachmetal wiring 7 is connected to eachsemiconductor element electrode 2 through eachopening 6. A substantiallycircular metal land 8 is formed at one end of eachmetal wiring 7 on the opposite side to eachsemiconductor element electrode 2. A plurality ofmetal lands 8 are arranged on thefirst resin layer 5 in a matrix. Asecond resin layer 9 is formed so as to cover thefirst resin layer 5, eachmetal wiring 7, and eachmetal land 8. A plurality ofopenings 10 are formed in thesecond resin layer 9 in a matrix so that eachmetal land 8 is exposed. A plurality ofexternal electrode terminals 11 are formed in a matrix on thesecond resin layer 9 corresponding to eachopening 10. Eachexternal electrode terminal 11 is connected to eachmetal land 8 through eachopening 10.
[0006]
In thesemiconductor device 200 illustrated in FIG. 8, the configuration related to the cross section taken along the line AA ′ may be the configuration illustrated in FIG. The configuration shown in FIG. 10 is disclosed inPatent Document 1. The configuration is the same as the configuration shown in FIG. 9 except that aheat sink material 13 for cooling is attached to the back surface of thesemiconductor element 1 via anadhesive 12 in order to improve the heat dissipation of thesemiconductor device 200.
[0007]
FIG. 11 is a perspective view showing awafer 30 formed by assembling a plurality ofsemiconductor elements 1 having a plurality ofsemiconductor element electrodes 2 for electrical connection with the outside arranged on the surface. Apassivation film 3 is formed on eachsemiconductor element 1. A plurality of openings are formed in thepassivation film 3 along the periphery of eachsemiconductor element 1. Thesemiconductor element electrode 2 is exposed from each opening.
[0008]
A resin layer and a metal wiring are sequentially formed on eachsemiconductor element 1 on thewafer 30 shown in FIG. 11 and then separated for eachsemiconductor element 1, so that thesemiconductor device 200 shown in FIG. It is formed. FIGS. 12A to 12D and FIG. 13A are cross-sectional views showing the manufacturing process of thesemiconductor device 200, and show the configuration of thesemiconductor device 200 shown in FIG. Are shown in the figure. FIG. 13B shows thewafer 30 after the resin layer and the metal wiring are sequentially formed on each of thesemiconductor elements 1 in thewafer 30 shown in FIG. FIG. Asecond resin layer 9 is formed on eachsemiconductor element 1. A plurality ofexternal electrode terminals 11 are formed on eachsemiconductor element 1 in a matrix. Eachsemiconductor element 1 constitutes asemiconductor device 200.
[0009]
FIG. 13C is a perspective view showing thesemiconductor element 200, and corresponds to FIG. In FIG. 13C, the same parts as those shown in FIG. FIG. 14 is a cross-sectional view taken along the line AA ′ of thesemiconductor device 200 shown in FIG. 8, in which aheat sink material 13 is attached to the back surface of thesemiconductor element 1 via an adhesive 12 applied to the back surface of thesemiconductor element 1. It is sectional drawing which shows the attached structure.
[0010]
Hereinafter, a conventional method for manufacturing thesemiconductor device 200 according to the WL-CSP will be described with reference to the drawings.
[0011]
First, referring to FIG. 11, awafer 30 is prepared in which a plurality ofsemiconductor elements 1 each having a plurality ofsemiconductor element electrodes 2 for making electrical connection with the outside are arranged on the surface thereof. Apassivation film 3 is formed on eachsemiconductor element 1. A plurality of openings are formed in thepassivation film 3 along the periphery of eachsemiconductor element 1. Eachsemiconductor element electrode 2 is exposed from each opening. Referring to FIG. 12A,passivation film 3 is formed to cover the surface of eachsemiconductor element 1 and eachsemiconductor element electrode 2 onwafer 30 shown in FIG. A plurality ofopenings 4 are formed in thepassivation film 3 so that eachsemiconductor element electrode 2 is exposed.
[0012]
Next, referring to FIG. 12B, a photosensitive insulating resin is applied onpassivation film 3 to formfirst resin layer 5. Then, pattern exposure and development are performed by using a photolithography method, and a plurality ofopenings 6 are formed in thefirst resin layer 5 so that eachsemiconductor element electrode 2 is exposed.
[0013]
Next, a photosensitive resist is applied on thefirst resin layer 5 and subjected to pattern exposure and development to form a plating resist. Subsequently, referring to FIG. 12 (c), the plating resist is removed to form a predetermined pattern shape, and a plurality ofmetal wirings 7 are formed by electrolytic plating using copper (Cu) along the pattern shape. At the same time,metal lands 8 are formed at one end of eachmetal wiring 7 on the opposite side to eachsemiconductor element electrode 2. At the same time, eachmetal wiring 7 is connected to eachsemiconductor element electrode 2 through eachopening 6.
[0014]
Subsequently, referring to FIG. 12D, polyimide is applied on thefirst resin layer 5 so as to cover eachmetal wiring 7 and eachmetal land 8, thereby forming asecond resin layer 9. Using a photolithography method, a plurality ofopenings 10 are formed in thesecond resin layer 9 in a matrix so that eachmetal land 8 is exposed.
[0015]
Then, referring to FIG. 13A, a solder paste is printed on each of theopenings 10 of thesecond resin layer 9, and is further melted to form theexternal electrode terminals 11. A plurality ofmetal lands 8 are formed so as to be connected to therespective metal lands 8 through. Through the above steps, eachsemiconductor element 1 on thewafer 30 becomes thesemiconductor device 200 shown in FIG.
[0016]
After that, referring to FIG. 13B, thewafer 30 is separated for eachsemiconductor element 1, that is, for eachsemiconductor device 200 using adicing blade 14, and referring to FIG. Is obtained. After that, referring to FIG. 14, the adhesive 12 may be applied to the back surface of thesemiconductor element 1 shown in FIG. 13A, and theheat sink material 13 may be attached via the adhesive 12 in some cases. In this case, the heat dissipation property of thesemiconductor device 200 is improved by theheat sink material 13.
[0017]
In thesemiconductor device 200 obtained by the above-described manufacturing process, fixing of the mounting substrate to thesemiconductor device 200 and electrical connection between an external element and thesemiconductor element electrode 2 are all performed via theexternal electrode terminals 11. In addition, thefirst resin layer 5 and thesecond resin layer 9 have a function of electrically insulating themetal wiring 7, themetal land 8, and thesemiconductor element electrode 2 from the outside. Further, thefirst resin layer 5 and thesecond resin layer 9 reduce the stress generated due to the difference in the coefficient of thermal expansion between thesemiconductor device 200 and the mounting substrate after thesemiconductor device 200 is mounted on the mounting substrate. Thesemiconductor device 200 also has a function of preventing thesemiconductor device 200 from being damaged.
[0018]
[Patent Document 1]
JP-A-10-284634 (page 4, FIG. 1 (a))
[0019]
[Problems to be solved by the invention]
However, in the above-described conventional technique, internal stress is generated in thefirst resin layer 5, thesecond resin layer 9, or themetal wiring 7 formed on eachsemiconductor element 1 in thewafer 30, so that FIG. In some cases, the edge of one side of thewafer 30 was warped by 5 mm or more with the surface of thewafer 30 inside. Due to the warpage, in the manufacturing process of thesemiconductor device 200, thewafer 30 is cracked or chipped when thewafer 30 is transferred, and the production yield of thesemiconductor device 200 is reduced. FIG. 15 is a cross-sectional view of thewafer 30 in the conventional example. More specifically, the internal stress generated in thefirst resin layer 5, thesecond resin layer 9, or themetal wiring 7 acts in the direction ofarrow 15 FIG. 4 is a cross-sectional view showing a state where thewafer 30 is warped with its surface inside. Referring to FIG. 15, a plurality ofexternal electrode terminals 11 are formed onfirst resin layer 5,metal wiring 7, andsecond resin layer 9.
[0020]
Further, in the above-described related art, even after thewafer 30 is separated for eachsemiconductor element 1, the internal stress generated in the state of thewafer 30 remains in eachsemiconductor device 200, and thesemiconductor device 200 may be warped. there were. Usually, the coplanarity (the lowermost terminal uniformity) of thesemiconductor device 200 is required to be 50 μm or less, and is desirably 20 μm to 30 μm. Here, “terminal lowermost surface uniformity” refers to the uniformity of the height of the apex of eachexternal electrode terminal 11 formed on the surface of thesemiconductor device 200. On the other hand, the occurrence of the warpage of 10 μm to 30 μm at the end with respect to the center of thesemiconductor device 200 makes it impossible to secure coplanarity, and the probability of occurrence of defective mounting on the mounting board, particularly open defect, increases. There was a problem. Here, “improper mounting” refers to a state where theexternal electrode terminals 11 and the mounting board are not soldered properly when thesemiconductor device 200 is mounted on the mounting board by soldering. It means that a disconnection state occurs when a mounting failure occurs.
[0021]
Furthermore, in the above-described prior art, when the thickness of thewafer 30 is reduced in order to reduce the thickness of thesemiconductor device 200, the warpage of thewafer 30 increases with the thickness, so that the probability of occurrence of mounting failure is further increased. Become. As described above, in recent years, miniaturization and reduction in thickness of a semiconductor device have become indispensable, and it is essential to prevent warpage occurring in thewafer 30.
[0022]
In the above-described prior art, as shown in FIG. 14, when theheat sink material 13 is attached to the back surface of eachsemiconductor device 200 using the adhesive 12, theheat sink 13 is formed to prevent thesemiconductor device 200 from warping. It is necessary to adjust the thickness of thematerial 13, the internal stress causing warpage of theheat sink material 13, the curing shrinkage of the adhesive 12, and the like according to the size of eachsemiconductor device 200. Further, since theheat sink material 13 is attached to each of thesemiconductor devices 200, there is a problem that the production efficiency is reduced. Further, a dedicated facility for attaching theheat sink material 13 to each of thesemiconductor devices 200, There is also a problem that theheat sink materials 13 that match the size of 200 are required.
[0023]
The present invention has been made to solve such a problem in the related art, and an object of the present invention is to provide a semiconductor device having high productivity and a reduced thickness.
[0024]
[Means for Solving the Problems]
The method for manufacturing a semiconductor device according to the present invention is a wafer formed by assembling a plurality of semiconductor elements having a plurality of electrode portions disposed on a surface, and covering a surface of each semiconductor element and each electrode portion. Preparing a wafer whose surface is covered by a passivation film having a plurality of openings formed such that the respective electrode portions are respectively exposed, and forming a first resin layer on the passivation film. A first resin layer forming step of forming and forming a plurality of first openings in the first resin layer such that each electrode portion is exposed in each of the openings; Forming a plurality of metal wirings on the resin layer so that each metal wiring is connected to each electrode through each first opening; and forming each metal wiring on the first resin layer. Form the second resin layer to cover Forming a second resin layer in each of the semiconductor elements in a matrix such that a plurality of second openings are formed in the second resin layer such that one end of each metal wiring on the side opposite to each electrode is exposed; And forming a plurality of external electrode terminals on the second resin layer for each semiconductor element, with each external electrode terminal passing through each second opening and being connected to one end of each metal wiring on the opposite side from each electrode. An external electrode terminal forming step for forming a connection, and a separating step for separating the wafer for each semiconductor element by dicing after the external electrode terminal forming step, and after the wafer preparing step A step of forming a metal film on the back surface of the wafer, adjusting a condition for forming the metal film, a first internal stress generated in the metal film, the first resin layer, The second resin layer or the metal wiring By adjusting the balance between the second internal stress, characterized in that to prevent warp occurring warp and each of the semiconductor elements generated in the wafer by the second internal stress.
[0025]
A semiconductor device according to the present invention includes a semiconductor element having a plurality of electrode portions disposed on a surface thereof, and a plurality of electrode portions formed on a surface of the semiconductor element so as to cover each electrode portion, and a plurality of electrode portions being respectively exposed. A passivation film having an opening formed thereon, a first resin layer formed on the passivation film and having a plurality of first openings formed such that each electrode portion is exposed at each opening, A plurality of metal wires formed on the resin layer so as to be connected to the respective electrode portions through the respective first openings, and formed on the first resin layer so as to cover the respective metal wires; A second resin layer in which a plurality of second openings are formed in a matrix so that one end of each metal wiring on the opposite side to each electrode portion is exposed; and each second opening on the second resin layer Through one end of each metal wiring on the opposite side of each electrode A plurality of external electrode terminals formed so as to be connected to each other, further comprising a metal film formed on a back surface of the semiconductor element, wherein a first internal stress generated in the metal film; Since the balance between the first resin layer, the second resin layer, and the second internal stress generated in the metal wiring is adjusted, the warpage of the semiconductor element due to the second internal stress is prevented. It is characterized by having been done.
[0026]
BEST MODE FOR CARRYING OUT THE INVENTION
In the method of manufacturing a semiconductor device according to the present embodiment, a wafer is formed by assembling a plurality of semiconductor elements having a plurality of electrode parts disposed on a surface, and the surface of each semiconductor element and each electrode part A wafer preparation step of preparing a wafer that is formed so as to cover the first electrode portion and that has a surface covered with a passivation film having a plurality of openings formed to expose the respective electrode portions, and a first step on the passivation film. A first resin layer forming step of forming a resin layer and forming a plurality of first openings in the first resin layer such that each electrode portion is exposed in each opening; Forming a plurality of metal wirings on the first resin layer so that each metal wiring is connected to each electrode through each first opening; and forming a plurality of metal wirings on the first resin layer. No. to cover the metal wiring Forming a plurality of second openings in the second resin layer for each semiconductor element in a matrix such that one end of each metal wiring on the opposite side to each electrode is exposed. 2) forming a plurality of external electrode terminals on the second resin layer for each semiconductor element and connecting each external electrode terminal to each electrode portion of each metal wiring through each second opening. The method includes a step of forming external electrode terminals to be connected to one end on the opposite side, and a separating step of separating the wafer for each semiconductor element by dicing after the step of forming external electrode terminals. After the wafer preparation step, the method further includes a step of forming a metal film on the back surface of the wafer, adjusting conditions when forming the metal film, a first internal stress generated in the metal film, By adjusting the balance between the first resin layer, the second resin layer, and the second internal stress generated in the metal wiring, the warpage generated in the wafer due to the second internal stress and each Warpage generated in the semiconductor element is prevented. Thus, a thin semiconductor device having high productivity can be provided.
[0027]
It is preferable that the metal film is formed on the back surface of the wafer before the first resin layer forming step.
[0028]
In forming the metal film on the back surface of the wafer, the metal film is preferably formed by plating or sputtering. In the case where the metal film is formed by plating or sputtering, the thickness of the metal film to be formed can be easily changed by adjusting the conditions for plating or sputtering. This is because the balance between the stress and the second internal stress generated in the first resin layer, the second resin layer, or the metal wiring can be easily adjusted.
[0029]
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0030]
FIG. 1 is a perspective view showing asemiconductor device 100 of the present embodiment. In the present embodiment, thesemiconductor device 100 is manufactured by WL-CSP (wafer level CSP). FIG. 1 shows a state where a part of the resin layer formed on thesemiconductor device 100 is peeled off to partially expose the inside. FIG. 2 is a cross-sectional view taken along the line AA ′ of thesemiconductor device 100 shown in FIG.
[0031]
With reference to FIGS. 1 and 2, asemiconductor device 100 includes asemiconductor element 1 having a rectangular parallelepiped shape. The surface of thesemiconductor element 1 is covered with apassivation film 3. A plurality of openings are formed in thepassivation film 3 along the periphery of thesemiconductor element 1. A plurality ofsemiconductor element electrodes 2 are arranged on the surface of eachsemiconductor element 1. Eachsemiconductor element electrode 2 is exposed from each opening.First resin layer 5 is formed to coverpassivation film 3. A plurality ofopenings 6 are formed in thefirst resin layer 5 so that thesemiconductor element electrodes 2 are exposed through openings formed in thepassivation film 3. A plurality ofmetal wirings 7 are formed onfirst resin layer 5. Eachmetal wiring 7 is connected to eachsemiconductor element electrode 2 through eachopening 6. A substantiallycircular metal land 8 is formed at one end of eachmetal wiring 7 on the opposite side to eachsemiconductor element electrode 2. A plurality ofmetal lands 8 are arranged on thefirst resin layer 5 in a matrix. Asecond resin layer 9 is formed so as to cover thefirst resin layer 5, eachmetal wiring 7, and eachmetal land 8. A plurality ofopenings 10 are formed in thesecond resin layer 9 in a matrix so that eachmetal land 8 is exposed. A plurality ofexternal electrode terminals 11 are formed in a matrix on thesecond resin layer 9 corresponding to eachopening 10. Eachexternal electrode terminal 11 is connected to eachmetal land 8 through eachopening 10. The back surface of thesemiconductor element 1 is covered with ametal film 22 made of copper (Cu) or silver (Ag).
[0032]
FIG. 3 is a perspective view showing awafer 20 formed by assembling a plurality ofsemiconductor elements 1 having a plurality ofsemiconductor element electrodes 2 for electrical connection with the outside arranged on the surface. Apassivation film 3 is formed on eachsemiconductor element 1. A plurality of openings are formed in thepassivation film 3 along the periphery of eachsemiconductor element 1. Eachsemiconductor element electrode 2 is exposed from each opening.
[0033]
A resin layer and a metal wiring are sequentially formed on eachsemiconductor element 1 on thewafer 20 shown in FIG. 3 and then separated for eachsemiconductor element 1, so that thesemiconductor device 100 shown in FIG. It is formed. 4A to 4D and FIGS. 5A to 5D are cross-sectional views showing the manufacturing process of thesemiconductor device 100, and are AA ′ of thesemiconductor device 100 shown in FIG. 4A to 4C illustrate a process of forming a configuration related to a cross section of a portion. FIG. 6A shows awafer 20 after a resin layer and a metal wiring are sequentially formed on eachsemiconductor element 1 in thewafer 20 shown in FIG. FIG. Asecond resin layer 9 is formed on eachsemiconductor element 1. A plurality ofexternal electrode terminals 11 are formed on eachsemiconductor element 1 in a matrix. Eachsemiconductor element 1 constitutes asemiconductor device 100. FIG. 6B is a perspective view showing thesemiconductor element 100, and corresponds to FIG. In FIG. 6B, the same parts as those shown in FIG.
[0034]
Hereinafter, a method for manufacturing thesemiconductor device 100 according to the WL-CSP of the present embodiment will be described with reference to the drawings.
[0035]
First, referring to FIG. 3, awafer 20 is prepared in which a plurality ofsemiconductor elements 1 each having a plurality ofsemiconductor element electrodes 2 for electrical connection with the outside are arranged on the surface thereof. Apassivation film 3 is formed on eachsemiconductor element 1. A plurality of openings are formed in thepassivation film 3 along the periphery of eachsemiconductor element 1. Thesemiconductor element electrode 2 is exposed from each opening. Referring to FIG. 4A,passivation film 3 is formed to cover the surface of eachsemiconductor element 1 and eachsemiconductor element electrode 2 onwafer 20 shown in FIG. A plurality ofopenings 4 are formed in thepassivation film 3 so that eachsemiconductor element electrode 2 is exposed. It is preferable to use an Al-Si alloy or an Al-Si-Cu alloy for eachsemiconductor element electrode 2.
[0036]
Next, referring to FIG. 4B, the back surface of eachsemiconductor element 1 is polished. Here, thedirection 16 schematically shows the direction of polishing when polishing the back surface of eachsemiconductor element 1. By polishing the back surface of eachsemiconductor element 1, the thickness of eachsemiconductor element 1 is set to a predetermined thickness with reference to FIG. Usually, the thickness of eachsemiconductor element 1 is preferably from 350 μm to 500 μm, and if the thickness is reduced, it is preferably from 100 μm to 350 μm.
[0037]
Next, referring to FIG. 4D, ametal film 22 is formed on the back surface of eachsemiconductor element 1 by an electrolytic plating method or a sputtering method. As a material of themetal film 22, for example, copper (Cu) or silver (Ag) is used. The thickness of themetal film 22 is preferably 5 μm to 20 μm when using the electrolytic plating method, and is preferably about 1 μm when using the sputtering method. In the case of using the electrolytic plating method, it is formed on the back surface of thewafer 20 by adjusting plating conditions such as current density, and in the case of using the sputtering method, by adjusting sputtering conditions such as Ar (argon) flow rate. Between the internal stress generated in themetal film 22 and the internal stress generated in thefirst resin layer 5, thesecond resin layer 9, or themetal wiring 7 formed on the surface of eachsemiconductor element 1 in a process described later. Adjust the balance. Specifically, each condition is adjusted so that the thickness of themetal film 22 increases as the internal stress generated in thefirst resin layer 5, thesecond resin layer 9, or themetal wiring 7 increases. Each condition is adjusted so that the thickness of themetal film 22 is reduced as the internal stress generated in thefirst resin layer 5, thesecond resin layer 9, or themetal wiring 7 is reduced. This prevents thewafer 20 and thesemiconductor elements 1 from being warped due to the internal stress generated in thefirst resin layer 5, thesecond resin layer 9, or themetal wiring 7.
[0038]
Next, referring to FIG. 5A, a photosensitive insulating resin is applied onpassivation film 3 to formfirst resin layer 5. Then, pattern exposure and development are performed by using a photolithography method, and a plurality ofopenings 6 are formed in thefirst resin layer 5 so that eachsemiconductor element electrode 2 is exposed. As the material of thefirst resin layer 5, it is preferable to use polyimide. The thickness of thefirst resin layer 5 is preferably 5 μm to 50 μm, and more preferably about 10 μm, from the viewpoint of enhancing the exposing property and developing property by photolithography.
[0039]
Next, a photosensitive resist is applied on thefirst resin layer 5, and pattern exposure and development are performed to form a plating resist. Subsequently, referring to FIG. 5B, a predetermined pattern shape is formed by removing the plating resist, and a plurality ofmetal wirings 7 are formed by electrolytic plating using copper (Cu) along the pattern shape. At the same time,metal lands 8 are formed at one end of eachmetal wiring 7 on the opposite side to eachsemiconductor element electrode 2. At the same time, eachmetal wiring 7 is connected to eachsemiconductor element electrode 2 through eachopening 6. The thickness of themetal wiring 7 and themetal land 8 is preferably 5 μm to 10 μm from the viewpoint of increasing the mechanical strength while keeping the electrical resistance low.
[0040]
Subsequently, referring to FIG. 5C, polyimide is applied on thefirst resin layer 5 so as to cover eachmetal wiring 7 and eachmetal land 8, thereby forming asecond resin layer 9. Using a photolithography method, a plurality ofopenings 10 are formed in thesecond resin layer 9 in a matrix so that eachmetal land 8 is exposed. The thickness of thesecond resin layer 9 is preferably about 10 μm from the viewpoint of maintaining the flatness during the application of the polyimide and improving the exposing property and developing property by the photolithography method.
[0041]
Then, referring to FIG. 5D, a solder paste is printed in each of theopenings 10 formed in thesecond resin layer 9 and further melted to form theexternal electrode terminals 11. Are formed so as to be connected to therespective metal lands 8 through therespective openings 10. Theexternal electrode terminals 11 may be formed by placing a solder ball in eachopening 10 and melting it, instead of using a solder paste. Through the above steps, eachsemiconductor element 1 on thewafer 20 becomes thesemiconductor device 100 shown in FIG.
[0042]
Thereafter, referring to FIG. 6A, thewafer 20 is separated for eachsemiconductor element 1, that is, for eachsemiconductor device 100 by using adicing blade 14 rotating around an axis parallel to the surface of thewafer 20. Referring to FIG. 6B, asemiconductor device 100 according to the WL-CSP is obtained.
[0043]
FIG. 7 shows the internal stress generated in themetal film 22 formed on the back surface of thewafer 20 and thefirst resin layer 5, thesecond resin layer 9, or thesecond resin layer 9 formed on the front surface of thewafer 20 in the present embodiment. FIG. 4 is a cross-sectional view showing a state where internal stresses generated in themetal wiring 7 are balanced. Referring to FIG. 7, afirst resin layer 5, ametal wiring 7, and asecond resin layer 9 are formed on awafer 20, and a plurality ofexternal electrode terminals 11 are formed thereon. Anarrow 15 schematically shows a direction in which the internal stress generated in thefirst resin layer 5, thesecond resin layer 9, or themetal wiring 7 acts, and anarrow 15a is formed in themetal film 22. 3 schematically shows the direction in which the internal stress acts. Referring to FIG. 7, internal stress generated infirst resin layer 5,second resin layer 9, ormetal wiring 7 formed on the surface ofwafer 20 inwafer 20 according to the present embodiment is: It acts to warp thewafer 20 in the direction ofarrow 15 with its surface inside. On the other hand, an internal stress having the same magnitude as the internal stress is generated in themetal film 22 formed on the back surface of thewafer 20, and acts so as to warp thewafer 20 in the direction ofarrow 15a with the back surface inside. I do. In this state, the internal stress generated in thefirst resin layer 5, thesecond resin layer 9, or themetal wiring 7 is canceled by the internal stress generated in themetal film 22. As a result, the balance between the two internal stresses is adjusted, and the warpage of thewafer 20 is prevented.
[0044]
According to the semiconductor device and the method of manufacturing the semiconductor device in the present embodiment, by adjusting the conditions for forming the metal film on the back surface of the wafer, the internal stress generated in the metal film and the stress formed on the surface of the wafer The balance with the internal stress generated in the first resin layer, the second resin layer, or the metal wiring is adjusted. As a result, the following effects can be obtained.
[0045]
First, the wafer is prevented from warping due to internal stress generated in the first resin layer, the second resin layer, or the metal wiring, and in the semiconductor device manufacturing process, the wafer is prevented from being cracked or chipped when the wafer is transferred. be able to. Further, since the internal stress generated in the state of the wafer does not remain in each semiconductor device obtained by separating the wafer, warpage of each semiconductor device is prevented, and mounting failure of each semiconductor device on the mounting board is eliminated. As a result, the productivity of the semiconductor device is improved.
[0046]
Next, even when the thickness of the wafer is reduced and the resulting warpage of the wafer is increased, the warpage of the wafer is effectively prevented, and as a result, the semiconductor device is reduced in thickness.
[0047]
According to the semiconductor device and the method of manufacturing the semiconductor device in the present embodiment, it is possible to form a metal film on the back surface of each semiconductor element in a wafer state, and to form a metal wiring when forming a metal film. High productivity can be ensured by using the equipment used for the above.
[0048]
【The invention's effect】
According to the present invention, it is possible to provide a semiconductor device having high productivity and reduced thickness.
[Brief description of the drawings]
FIG. 1 is a perspective view illustrating a configuration of a semiconductor device according to an embodiment.
FIG. 2 is a cross-sectional view showing a cross-sectional configuration taken along the line AA ′ of the semiconductor device shown in FIG. 1;
FIG. 3 is a perspective view showing a wafer formed by assembling a plurality of semiconductor elements in the present embodiment.
FIG. 4 is a cross-sectional view showing a manufacturing step of the semiconductor device according to the present embodiment;
(A) is a cross-sectional view for explaining a step of preparing a wafer in which a plurality of semiconductor elements each having a semiconductor element electrode and a passivation film formed on the surface are assembled;
(B) is a sectional view showing a step of polishing the back surface of each semiconductor element;
(C) is a sectional view showing a state where each semiconductor element is polished and thinned,
(D) is a sectional view showing a step of forming a metal film on the back surface of each semiconductor element.
FIG. 5 is a cross-sectional view showing a manufacturing step of the semiconductor device according to the present embodiment;
FIG. 4A is a cross-sectional view showing a step of forming a first resin layer on the passivation film, following the step shown in FIG.
(B) is a sectional view showing a step of forming a metal wiring on the first resin layer,
(C) is a sectional view showing a step of forming a second resin layer having an opening on the first resin layer,
(D) is a sectional view showing a step of forming an external electrode terminal on the second resin layer so as to connect to a metal land through an opening.
FIG. 6 is a diagram illustrating a manufacturing process of the semiconductor device according to the present embodiment;
5A is a perspective view showing a step of separating a wafer for each semiconductor element using a dicing blade, following the step shown in FIG.
(B) is a perspective view showing each completed semiconductor device separated from the wafer.
FIG. 7 shows the internal stress generated in the metal film formed on the back surface of the wafer and the first resin layer, the second resin layer, or the metal wiring formed on the front surface of the wafer in the wafer of the present embodiment. FIG. 4 is a cross-sectional view showing a state where internal stresses generated in the first embodiment are balanced.
FIG. 8 is a perspective view showing a configuration of a semiconductor device in a conventional example.
9 is a cross-sectional view showing a configuration of a cross section taken along the line AA ′ of the semiconductor device shown in FIG. 8;
10 is a cross-sectional view showing another configuration of a cross section taken along the line AA ′ of the semiconductor device shown in FIG. 8;
FIG. 11 is a perspective view showing a wafer formed by assembling a plurality of semiconductor elements in a conventional example.
FIG. 12 is a sectional view showing a manufacturing process of a semiconductor device in a conventional example;
FIG. 3A is a cross-sectional view for explaining a step of preparing a wafer in which a plurality of semiconductor elements each having a semiconductor element electrode and a passivation film formed on the surface are assembled;
(B) is a sectional view showing a step of forming a first resin layer on the passivation film,
(C) is a sectional view showing a step of forming a metal wiring on the first resin layer,
(D) is a sectional view showing a step of forming a second resin layer having an opening on the first resin layer,
FIG. 13A shows a step of forming an external electrode terminal on the second resin layer so as to connect to a metal land through an opening, following the step shown in FIG. 12D. FIG.
(B) is a perspective view showing a step of separating a wafer for each semiconductor element using a dicing blade,
(C) is a perspective view showing each completed semiconductor device separated from the wafer.
FIG. 14 is a cross-sectional view showing a configuration in which a heat sink material is attached to the back surface of a semiconductor element via an adhesive in a conventional semiconductor device.
FIG. 15 is a cross-sectional view showing a state in which a wafer is deformed by internal stress generated in a first resin layer, a second resin layer, or a metal wiring formed on a surface of the wafer in a conventional wafer.
[Explanation of symbols]
1 Semiconductor element
2 Semiconductor element electrode
3 Passivation film
4 Passivation film opening
5 First resin layer
6. Opening of first resin layer
7 Metal wiring
8 Metal land
9 Second resin layer
10 Opening of second resin layer
11 External electrode terminal
12 adhesive
13 Heat sink material
14 Dicing blade
15 Direction in which internal stress generated infirst resin layer 5,second resin layer 9, ormetal wiring 7 acts
15a Direction in which internal stress generated inmetal film 22 acts
16 Polishing direction when polishing the back surface of eachsemiconductor element 1
20, 30 wafers
22 Metal film

Claims (4)

Translated fromJapanese

複数個の電極部が表面に配置された半導体素子が複数個集合して形成されたウエハであって、各半導体素子の表面と各電極部とを覆うように形成され、かつ各電極部がそれぞれ露出するように複数の開口が形成されたパッシベーション膜によって表面が覆われたウエハを準備するウエハ準備工程と、
前記パッシベーション膜上に第１の樹脂層を形成し、前記第１の樹脂層に複数の第１開口部を各電極部が各開口においてそれぞれ露出するように形成する第１の樹脂層形成工程と、
各半導体素子ごとに、前記第１の樹脂層上に複数個の金属配線を各金属配線が各第１開口部を通って各電極部と接続するように形成する金属配線形成工程と、
前記第１の樹脂層上に各金属配線を覆うように第２の樹脂層を形成し、各半導体素子ごとに、前記第２の樹脂層に複数の第２開口部を各金属配線の各電極部と反対側の一端が露出するようにマトリックス状に形成する第２の樹脂層形成工程と、
各半導体素子ごとに、前記第２の樹脂層上に複数個の外部電極端子を各外部電極端子が各第２開口部を通って各金属配線の各電極部と反対側の一端と接続するように形成する外部電極端子形成工程と、
前記外部電極端子形成工程の後で、ダイシングにより各半導体素子ごとに前記ウエハを分離する分離工程とを含む半導体装置の製造方法であって、
前記ウェハ準備工程の後で、前記ウエハの裏面に金属膜を形成する工程をさらに含んでおり、前記金属膜を形成する際の条件を調整し、前記金属膜に生じる第１の内部応力と、前記第１の樹脂層、前記第２の樹脂層、又は前記金属配線に生じる第２の内部応力との間のバランスを調節することで、前記第２の内部応力によって前記ウエハに生じる反り及び各半導体素子に生じる反りを防止したことを特徴とする半導体装置の製造方法。A wafer formed by assembling a plurality of semiconductor elements having a plurality of electrode portions disposed on the surface, the wafer being formed so as to cover the surface of each semiconductor element and each electrode portion, and each electrode portion being A wafer preparation step of preparing a wafer whose surface is covered by a passivation film having a plurality of openings formed so as to be exposed;
A first resin layer forming step of forming a first resin layer on the passivation film and forming a plurality of first openings in the first resin layer such that each electrode portion is exposed in each opening; ,
A metal wiring forming step of forming a plurality of metal wirings on the first resin layer such that each metal wiring is connected to each electrode through each first opening for each semiconductor element;
A second resin layer is formed on the first resin layer so as to cover each metal wiring, and a plurality of second openings are formed in the second resin layer for each semiconductor element for each semiconductor element. A second resin layer forming step of forming a matrix so that one end opposite to the portion is exposed;
For each semiconductor element, a plurality of external electrode terminals are connected on the second resin layer to one end of each metal wiring opposite to each electrode portion of each metal wiring through each second opening. Forming an external electrode terminal,
A method of manufacturing the semiconductor device, comprising: after the external electrode terminal forming step, a separating step of separating the wafer for each semiconductor element by dicing.
After the wafer preparation step, the method further includes a step of forming a metal film on the back surface of the wafer, adjusting conditions when forming the metal film, a first internal stress generated in the metal film, By adjusting the balance between the first resin layer, the second resin layer, and the second internal stress generated in the metal wiring, the warpage generated in the wafer due to the second internal stress and each A method of manufacturing a semiconductor device, wherein a warpage of a semiconductor element is prevented.前記第１の樹脂層形成工程の前に、前記ウエハの裏面に前記金属膜を形成する請求項１に記載の半導体装置の製造方法。2. The method according to claim 1, wherein the metal film is formed on a back surface of the wafer before the first resin layer forming step.前記ウエハの裏面に前記金属膜を形成するにあたり、前記金属膜をメッキ又はスパッタにより形成する請求項１又は２に記載の半導体装置の製造方法。3. The method according to claim 1, wherein the metal film is formed by plating or sputtering when forming the metal film on the back surface of the wafer.複数個の電極部が表面に配置された半導体素子と、
前記半導体素子の表面に各電極部を覆うように形成され、各電極部がそれぞれ露出するように複数の開口が形成されたパッシベーション膜と、
前記パッシベーション膜上に形成され、各電極部が各開口においてそれぞれ露出するように複数の第１開口部が形成された第１の樹脂層と、
前記第１の樹脂層上に各第１開口部を通って各電極部とそれぞれ接続されるように形成された複数個の金属配線と、
前記第１の樹脂層上に各金属配線を覆うように形成され、各金属配線の各電極部と反対側の一端が露出するように複数の第２開口部がマトリックス状に形成された第２の樹脂層と、
前記第２の樹脂層上に各第２開口部を通って各金属配線の各電極部と反対側の一端とそれぞれ接続されるように形成された複数個の外部電極端子とを備えた半導体装置であって、
前記半導体素子の裏面に形成された金属膜をさらに備え、前記金属膜に生じる第１の内部応力と、前記第１の樹脂層、前記第２の樹脂層、又は前記金属配線に生じる第２の内部応力との間のバランスが調節されていることで、前記第２の内部応力による前記半導体素子の反りが防止されていることを特徴とする半導体装置。A semiconductor element having a plurality of electrode portions disposed on a surface thereof;
A passivation film formed on the surface of the semiconductor element so as to cover each electrode portion, and a plurality of openings formed to expose each electrode portion,
A first resin layer formed on the passivation film and having a plurality of first openings formed so that each electrode is exposed in each opening;
A plurality of metal wires formed on the first resin layer so as to be connected to the respective electrode portions through the respective first openings;
A second opening formed in the first resin layer so as to cover each metal wiring, and a plurality of second openings formed in a matrix so that one end of each metal wiring on the opposite side to each electrode is exposed; And a resin layer of
A semiconductor device having a plurality of external electrode terminals formed on the second resin layer so as to be connected to one ends of the metal wirings opposite to the respective electrode portions through the second openings, respectively; And
A metal film formed on a back surface of the semiconductor element; a first internal stress generated in the metal film; a second internal stress generated in the first resin layer, the second resin layer, or the metal wiring; A semiconductor device, wherein the semiconductor element is prevented from warping due to the second internal stress by adjusting a balance between the internal stress and the internal stress.

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