JP2004171660A

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Publication number: JP2004171660A
Application number: JP2002335779A
Authority: JP
Inventors: Takeshi Shimoyama; 健下山
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2002-11-19
Filing date: 2002-11-19
Publication date: 2004-06-17

Abstract

<P>PROBLEM TO BE SOLVED: To provide an information storage device capable of surely realizing optimal refreshing even when it is mounted on a system or an electronic device whose operation frequency is variable. <P>SOLUTION: In the information storage device having a plurality of memory cells for storing data by accumulating charges, the processing of recharging the memory cells with charges is surely controlled by using a dedicated recharging clock as a synchronous signal. By surely executing such processing, optimal refreshing processing is surely carried out even with a system or an electronic device in which an operation frequency is variable. <P>COPYRIGHT: (C)2004,JPO

Description

Translated fromJapanese

【０００１】
【発明の属する技術分野】
本発明はリフレッシュと称される電荷の再充電を行う情報記憶装置、情報記憶方法、及びその情報記憶方法を実行させる情報記憶プログラムに関し、特に外部からのコマンド入力を要せずに電荷の再充電を所定のタイミングで行う様な情報記憶装置、情報記憶方法、及びその情報記憶方法を実行させる情報記憶プログラムに関する。
【０００２】
【従来の技術】
パーソナルコンピュータやＰＤＡ（ＰｅｒｓｏｎａｌＤｉｇｉｔａｌＡｓｓｉｓｔａｎｃｅ）などの電子機器は、そのシステム構成として複数のＬＳＩ（Ｌａｒｇｅ−ＳｃａｌｅＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）を内部に配設し、それらＬＳＩの信号の入出力や信号処理に同期クロックを用いているものが広く利用されている。一般に同期動作を行うところは、その信号の周波数に比例して全体の動作速度が決まるように構成されており、このような同期動作を行う素子としては、ＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）やメモリなどが挙げられる。
【０００３】
一方、このようなシステム内においては、大容量のデータを一時的に記憶し読み出すことのできるメインメモリが通常設けられており、記憶容量当たりの製造コストが比較的に安価であることから、ＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）がこのようなメインメモリに頻繁に使用されている。ＤＲＡＭは、コンデンサと同様の構成で電荷を蓄える複数のセルからなるメモリバンクの各セルに、デジタルデータを対応させて電荷を充電させ、電荷の有無のパターンによりデータを記憶させることができる。ＤＲＡＭのデータの読み出しは、所定のセルに充電された電荷を読み出し、増幅器により増幅した後、データとして読み出すというものである。
【０００４】
ところで、上述のセルに蓄えられる電荷は、そのままアクセスされない状態（読み出されない状態）で放置される状態が続くと放電してしまい、結果として、データが破壊されてしまう。そこで全部のセルに対して、所定の時間間隔でページ（マトリクス状に構成されたセルの１列分をページと言う。）毎に充電電荷をセンスアンプなどの増幅器に読み出して増幅し、元のセルに戻すという、いわゆるリフレッシュ処理が必要となっている。ＤＲＡＭはこのようなリフレッシュ処理を所定の時間間隔で繰り返すことでデータを記憶し続けることができる。
【０００５】
また、リフレッシュ動作を改善することにより、メモリシステムを含む処理装置の処理能力を向上させる技術も開示されている（例えば、特許文献１。）。
【０００６】
【特許文献１】
特開２００２−２６９９８０号公報
【０００７】
【発明が解決しようとする課題】
常に一定の動作周波数ではなく、装置の動作周波数を可変とする例も知られている。例えば、パーソナルコンピュータ、ＰＤＡ、携帯電話機などの電子機器では、使用状態に応じて必要な動作だけをするように工夫されてきており、例えば待機時やスリープモードの際には、動作周波数を低く制御して低消費電力化を図り、通話時や動画像の信号処理時には動作周波数を高くして高速な演算処理を実現するシステムも増加してきている。
【０００８】
このような動作周波数を可変とするシステムは、その可変な動作周波数がクロックとして供給される領域が、通常、周波数を変更してはいけない固定周波数の部分とは切り離されており、動作周波数を変化させた場合でも固定周波数で動作する領域には悪影響が現れないように構成されている。また、これらの電子装置の例えばメインメモリとして使用されるＤＲＡＭは、データを保持するためにリフレッシュ処理が必要であり、低消費電力モードであってもＤＲＡＭには電源が供給されると共にリフレッシュ処理を制御するためのリフレッシュ回路にも電源が供給される。この時、ＤＲＡＭの内部に自動でリフレッシュを行う回路を導入すれば、ＤＲＡＭのみに電源を供給して動作させることで自動的なリフレッシュ処理が可能であり、その場合の周辺回路は簡単で容易なものにできる。
【０００９】
ＤＲＡＭは一般にジャンクション温度によってリフレッシュ処理が必要となる間隔が変化することから、最適なリフレッシュ処理はその間隔が変動するものであり、適切なリフレッシュ間隔の制御によっては、電源がオフで且つＤＲＡＭの電源がオンの時の消費電力を低く抑えることができる。しかしながら、従来のＤＲＡＭでは、このような制御よりも動作の安定性の方が優先し、複雑な制御を取り入れて動作させる設計例は知られていない。リフレッシュ間隔を制御する例も知られているが、予め設定されたコマンドを発行し、ＤＲＡＭ側ではコマンドに基づきリフレッシュ間隔をシフトさせる形式のものが多く、数多くの拡張機能を１つの素子に盛り込もうと意図した場合では十分な信号形式やコマンド形式を割り当てるのが困難となっていた。
【００１０】
そこで、本発明は、上述の技術的な課題に鑑み、動作周波数を可変とするようなシステムや電子装置に搭載されながらも最適なリフレッシュ処理が確実に実現される情報記憶装置、情報記憶方法、及び情報記憶プログラムの提供を目的とする。
【００１１】
【課題を解決するための手段】
本発明の情報記憶装置は、電荷を蓄積させることでデータを記憶する複数のメモリセルを有する情報記憶装置において、前記メモリセルに対して電荷の再充電を行う処理を再充電用クロックを同期信号として用いることを特徴とする。
【００１２】
本発明の情報記憶装置によれば、複数のメモリセルには電荷を蓄積させることでデータを記憶させることが可能であり、前記メモリセルに対して電荷の再充電を行う処理によってデータの保持が可能となる。専用の再充電用クロックを同期信号として用いることで、この電荷の再充電を行う処理を進行させるクロックを再充電用クロックと同期させ、再充電を行う処理を確実に制御できることになる。
【００１３】
また、本発明の他の情報記憶装置は、電荷を蓄積させることでデータを記憶する複数のメモリセルを有するメモリコア部と、前記メモリコア部の動作に必要な信号を供給するメモリ制御部と、再充電用クロックが供給され前記メモリコア部の各メモリセルについての電荷の再充電が該再充電用クロックの周波数に応じて制御される再充電制御部とを有することを特徴とする。
【００１４】
この情報記憶装置によれば、同様に、再充電制御部は再充電用クロックが供給され、メモリコア部の各メモリセルについての電荷の再充電が該再充電用クロックの周波数に応じて制御されることから、再充電を行う処理だけを確実に制御できることになる。
【００１５】
また、本発明の情報記憶方法は、周波数が可変とされる再充電用クロックを生成する手順と、生成された前記再充電用クロックに基づいて所定のメモリセルに対して電荷の再充電を行う手順とを有することを特徴とする。
【００１６】
本発明の情報記憶方法では、再充電用クロックがその周波数が可変とされる形式で生成され、その再充電用クロックを用いて所定のメモリセルに対して電荷の再充電が行われる。この前記メモリセルに対して電荷の再充電を行う処理によってデータの保持が可能となり、再充電用クロックを専用なものとさせることから再充電を行う処理だけを確実に制御できることになる。
【００１７】
【発明の実施の形態】
本発明の情報記憶装置の一例としてメモリ装置の例について図面を参照しながら説明する。本実施の形態のメモリ装置は、例えばＳＤＲＡＭ（ＳｙｎｃｈｒｏｎｏｕｓＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）若しくはＤＲＡＭコアからなるメモリ１１と、その制御のためのメモリコントローラ１２と、リフレッシュ用クロック生成回路１３とを主な構成としている。
【００１８】
メモリ１１は、一例としてＳＤＲＡＭ即ち同期型ＤＲＡＭ若しくはＤＲＡＭコアからなる回路構成を有する。メモリ１１がＳＤＲＡＭ構成の場合、例えばパーソナルコンピュータやＰＤＡの如きシステムにおけるメモリチップがメモリ１１に該当し、メモリ１１がＤＲＡＭコアの場合ではマイクロコンピュータなどの記憶保持部がメモリ１１に該当する。メモリ１１は、後述するようにマトリクス状に配列されるセルを有しており、この各セルに電荷が充電されることでデータが記憶される。なお、メモリ１１がＳＤＲＡＭである場合の構成例については図４を参照しながら後述する。
【００１９】
メモリ１１が例えばＳＤＲＡＭから構成される場合、クロック信号ＣＬＫに同期してデータについてのアクティベート動作、リード若しくはライト動作、プリチャージ動作が実行される。このクロック信号ＣＬＫは可変であっても良く、例えば１０ＭＨｚ、３３ＭＨｚ、５０ＭＨｚ、１００ＭＨｚ、１３３ＭＨｚなどの各周波数を切り替えて運用するようにしても良い。このメモリ１１には、図１において破線で示すリフレッシュ制御部１５を設けることができる。このリフレッシュ制御部１５は、メモリバンクに対する信号線に信号を送るように接続されている。リフレッシュ制御部１５はリフレッシュにかかるページをアクセスして電荷の再充電を行うための制御部であり、後述するようなセンスアンプと連動する。特に、本実施の形態のメモリ装置では、リフレッシュ制御部１５にリフレッシュ処理専用のクロック信号であるリフレッシュ用クロック信号ＳＣＬＫを入力し、リフレッシュ制御部１５による電荷の再充電であるリフレッシュ間隔がリフレッシュ用クロック信号ＳＣＬＫに同期して制御される。ここでリフレッシュ処理専用のクロックＳＣＬＫとは、ベースクロックやＤＲＡＭの動作クロックＣＬＫとは別個のクロックであり、コンピュータのスリープモード、スタンバイモード、或いはソフトオフ状態の際、或いは携帯電話機の待機モードなどで通常のクロック信号ＣＬＫよりは遅い周波数に制御されることが望ましい。リフレッシュ用クロック信号ＳＣＬＫが可変であっても良く、後述するように温度センサ１４の出力に応じて周波数がシフトする構成とすることもできる。なお、リフレッシュ処理は、アクティベート動作とプリチャージ動作の組み合わせから実行することができる。
【００２０】
ＤＲＡＭコントローラ１２は、メモリ１１に所要の制御信号を送ってメモリ１１を制御するためのデバイスである。制御信号は通常複数の信号からなり、例えばＣＳ（チップセレクト）、ＲＡＳ（ロウアドレスストローブ）、ＣＡＳ（カラムアドレスストローブ）、ＷＥ（ライトイネーブル）、ＣＫＥ（クロックイネーブル）、ＢＡ（バンク）、行アドレス（カラムアドレス）、列アドレス（ロウアドレス）などの各種制御信号、アドレス信号があり、これらの制御信号がメモリユニット３１に入力される。この制御信号とコマンドの対応については図５に示すような関係にすることができ、これについては図５を参照しながら後述する。特にＤＲＡＭコントローラ１２には、動作クロック信号ＣＬＫが供給されるが、その動作クロック信号ＣＬＫとは別個にリフレッシュ用クロック信号ＳＣＬＫを供給するように構成することができる。即ち、ＤＲＡＭコントローラ１２がリフレッシュの制御を行う場合では、ＤＲＡＭコントローラ１２の一部に図１に破線で示すリフレッシュ制御部１６を設け、このリフレッシュ制御部１６からの制御でメモリ１１がリフレッシュ処理を行うようにしても良い。具体的には、リフレッシュ制御部１６には、リフレッシュ専用のリフレッシュ用クロック信号ＳＣＬＫが供給され、そのリフレッシュ制御部１６による電荷の再充電であるリフレッシュ間隔がリフレッシュ用クロック信号ＳＣＬＫに同期して制御される。
【００２１】
図１においては、それぞれ破線で示すように、メモリ１１内にリフレッシュ制御部１５が設けられ、ＤＲＡＭコントローラ１２内にリフレッシュ制御部１６が形成されているが、これらのリフレッシュ制御部１５、１６はどちらか一方でも良く、両方設けても良い。メモリ１１内に配設されるリフレッシュ制御部１５は、自動的にリフレッシュ処理を行う形式、例えば内部的にリフレッシュ用のアドレス等を発生させるセルフリフレッシュ形式のものとすることができる。このような形式のリフレッシュ制御部１５は、特にエンベデッドＤＲＡＭに配設する場合に好適であり、図示しないリフレッシュカウンタなどが使用される。ＤＲＡＭコントローラ１２内に配設されるリフレッシュ制御部１６は、外部からアクティベート動作とプリチャージ動作のコマンドとそのアドレスを発生させて制御する方式の例である。
【００２２】
これらのリフレッシュ制御部１５、１６に供給されるリフレッシュ用クロック信号ＳＣＬＫはリフレッシュ用クロック生成回路１３によって生成される。リフレッシュ用クロック生成回路１３は、例えばパーソナルコンピュータやＰＤＡの如きシステムの電源がオフとなっている場合でも、メモリ１１のデータを保持する必要がある時には、メモリ１１に対して適切な間隔でリフレッシュ処理を実行するためのリフレッシュ用クロック信号ＳＣＬＫを生成させる。このリフレッシュの間隔はＤＲＡＭのリフレッシュ時間と呼ばれる電荷保持特性に左右されるが、一般的には全セルを数ｍｓ周期でアクティベート・プリチャージ動作するように制御される。
【００２３】
リフレッシュ用クロック生成回路１３には、メモリ周辺あるいは当該メモリ装置が搭載されるシステムの温度をモニターすることが可能な温度センサ１４が接続される。一般にＤＲＡＭは温度によってリフレッシュ時間が大きく変化し、室温ではかなりリフレッシュ時間が長くなる。そこで温度を計測し、その温度に依存してリフレッシュ時間を制御するようにすれば、低消費電力化も可能である。温度センサ１４は、単独のセンサーであっても良いが、ＣＰＵが把握しているシステム内の温度データを流用するようにしても良い。
【００２４】
このような構成からなる本実施の形態のメモリ装置は、例えば、図２に示すような動作を行う。図２は本実施の形態のメモリ装置の動作を説明するタイムチャートであり、図２の（Ａ）は、リフレッシュ用クロック信号ＳＣＬＫと対応するＤＲＡＭ内部コマンド発行方法例にかかる図であり、メモリ１１のリフレッシュ動作を示す。図２の（Ｂ）はリフレッシュ用クロック信号ＳＣＬＫが（Ａ）の半分の周波数になった場合を示し、図２の（Ｃ）はリフレッシュ用クロック信号ＳＣＬＫが４クロックの分散した信号とされた場合を示す。図２の（Ａ）〜（Ｃ）において信号ＳＣＬＫはリフレッシュ用クロック信号であり、コマンド（Ｃｏｍｍａｎｄ）信号の部分の中、”Ａ”はアクティベート動作、”Ｐ”はプリチャージ動作のそれぞれコマンド発行の期間を示す。”Ｔｒａｓ”はアクティベート動作からプリチャージ動作までの時間であるＲＡＳアクティベート時間を指し、リフレッシュ動作はアクティベート動作とプリチャージ動作の組み合わせで実行される。
【００２５】
図２の（Ａ）では、所定の周波数のリフレッシュ用クロック信号ＳＣＬＫが供給され、そのクロック信号ＳＣＬＫに応じてアクティベート動作”Ａ”が１クロック、さらに１クロックのブランクの後、プリチャージ動作”Ｐ”が１クロック、それに連続して１クロックの合計４クロックで一回のリフレッシュ動作が進められる。このようにアクティベート動作”Ａ”が１クロックでその後に１クロックのブランクがあるのは、ＲＡＳアクティベート時間が１クロックよりも長いためである。
【００２６】
例えば、パーソナルコンピュータやＰＤＡの如きシステムの電源がオフとなり、温度センサ１４が示す温度が室温程度である場合では、比較的に低速なリフレッシュ動作で十分な記憶保持動作が可能である。図２の（Ｂ）では、（Ａ）の場合の半分の周波数のリフレッシュ用クロック信号ＳＣＬＫとなっており、半分の周波数であることから、リフレッシュ用クロック信号ＳＣＬＫの１クロックの周期は２倍となる。このためリフレッシュ時間が倍の期間となるが、アクティベート動作やプリチャージ動作の際に動作させる回路部分をゆっくりと動作させることで消費電流を抑えることができる。
【００２７】
図２の（Ｃ）はリフレッシュ用クロック信号ＳＣＬＫが４クロックの分散した信号とされた場合を示す。アクティベート動作やプリチャージ動作を低速で進める方法として、図２の（Ｂ）にリフレッシュ用クロック信号ＳＣＬＫの周波数を低下させた場合について例示したが、クロックの周波数自体は変えずに間隔を空けることで実質的な周波数を下げる例である。この場合は、元のリフレッシュ用クロック信号ＳＣＬＫ（例えば（Ａ）の周波数）を断続的に利用するだけで、図２の（Ｃ）のリフレッシュ用クロック信号ＳＣＬＫを生成することができる。図２の（Ｃ）のリフレッシュ用クロック信号ＳＣＬＫは、４クロックの集中部分が期間をあけて存在し、４クロック分を一括してリフレッシュ動作の同期に用いるように構成している。このような動作でも消費電流を抑えることができる。
【００２８】
図３はリフレッシュ用のクロックの供給方法の例を示すブロック図である。メモリが同期型のＳＤＲＡＭ２２とされ、その制御を行うＤＲＡＭコントローラ２３とセレクタ２４を一体化させた制御回路部２１を形成している。セレクタ２４には、同期クロック信号ＣＬＫとリフレッシュ用クロック信号ＳＣＬＫが並行して供給されており、同期クロック信号ＣＬＫとリフレッシュ用クロック信号ＳＣＬＫのどちらか一方を動作クロックとすることができるように構成されている。このセレクタ２４の選択動作によって、同期クロック信号ＣＬＫが動作クロックに選ばれている場合は通常動作となるが、リフレッシュ用クロック信号ＳＣＬＫが動作クロックに選ばれている場合は、ＳＤＲＡＭ２２のデータ保持だけを行う所謂セルフリフレッシュモードに自動的に切り替えられるように制御回路部２１が構成される。すなわち、セレクタ２４がリフレッシュ用クロック信号ＳＣＬＫを動作クロックとした場合では、ＤＲＡＭコントローラ２３からセルフリフレッシュモードを開始させるようにＤＲＡＭ制御線の信号を制御する。この制御によって、比較的に簡単な回路構成でリフレッシュ用クロック信号ＳＣＬＫと同期した制御が実現されることになる。なお、セレクタは図３の例ではＤＲＡＭコントローラ２３と一体化するように構成されているが、リフレッシュ用クロック生成回路側に形成するような構成でも良い。
【００２９】
次に、図４を参照しながら、本実施の形態におけるＳＤＲＡＭの回路構成について更に詳しく説明する。図４にはメモリコントローラ３０とメモリユニット３１が示されており、本実施の形態においては、メモリユニット３１のリフレッシュ制御回路３２にリフレッシュ用クロック信号ＳＣＬＫが入力される構成となっている。リフレッシュ動作の周期は専用のリフレッシュ用クロック信号ＳＣＬＫに同期するため、システムの電源オフ時においては、リフレッシュ用クロック信号ＳＣＬＫの周波数を低くして、低消費電力化を図ることができる。
【００３０】
メモリユニット３１は、メモリバンク５５と、各セルの充電された電荷を増幅させるセンスアンプ５６や、その他の周辺回路から構成される。メモリバンク５５は、実際にデータを記憶するものであり、複数のセル５５ａから構成されている。各セル５５ａは、コンデンサ状の構成となっており、データに対応して、各セル５５ａを電荷が充電された状態とするか、または、充電されない状態とすることにより、各セル５５ａの充電状態のパターンによりデータを記憶するものである。図４に示す例の場合、セル５５ａは、１個のメモリバンク５５に対して８×８個設けられている例を示しているが、当然のことながら、セル５５ａの数は、これ以外の数であってもよい。
【００３１】
また、メモリバンク５５上の行毎のセル５５ａの集まりは、特にページ５５ｂと呼ばれる。さらに、メモリバンク５５は、リフレッシュ制御回路３２のリフレッシュタイミング発生器よりリフレッシュ信号が入力されるか、または、行セレクタ５３より読み出し信号が入力されると、信号が入力された行に対応するページ５５ｂ単位で、各セル５５ａの電荷をセンスアンプ５６に転送する。尚、図４中、メモリバンク５５の縦横に表示された番号（０乃至７）は、メモリバンク５５の各セル５５ａの垂直方向の位置を示す行、および、水平方向の位置を示す例のそれぞれの番号を示している。
【００３２】
センスアンプ５６は、行セレクタ５３により指定されたページ５５ｂのセル５５ａのデータが転送されてくると、それを受け取り、さらに、所定の電位まで増幅し、再び、元のページ５５ｂに転送する。このとき、電荷が蓄積された状態で、列セレクタ５７より指定された列のデータを読み出し信号が入力されると、センスアンプ５６は、指定された列のデータを読み出して、出力アンプ５８に出力する。
【００３３】
尚、図中、センスアンプ５６は、１ページ５５ｂ分のセル５５ａの電荷だけしか増幅できない構成となっている。このため、リフレッシュ処理、または、読み出し処理のいずれかの１ページ分の処理だけしか処理できないので、セルフリフレッシュタイミング発生器より発生されるリフレッシュ信号、または、行セレクタ５３より発生される読み出し信号は、これらの処理が、いずれかの行に対して実行されるタイミングとなるように発生されるようにＣＰＵにより制御される。また、センスアンプ５６は、複数のページ（行）に対して、リフレッシュ処理、または、読み出し処理を同時に並列処理できるよう複数に設けるようにしても良い。
【００３４】
列アドレスラッチ５２は、メモリコントローラ３０から入力されるＣＡＳ信号を受信すると、動作状態をオンにし、メモリバンク５５上のセル５５ａの位置を示すアドレスの列の情報を列セレクタ５７に出力する。列セレクタ５７は、列アドレスラッチ５２より入力された列に対応するセンスアンプ５６上のデータの読み出し信号をセンスアンプ５６に出力し、出力アンプ５８に読み出させる。出力アンプ５８は、入力された電荷をさらに倍増して、メモリコントローラ３０を介してＣＰＵにデータを出力する。
【００３５】
次に、ＣＰＵからの指令によりメモリコントローラ３０がメモリバンク５５のセル５５ａのデータを読み出す動作について説明する。例えば、ＣＰＵからの指令により、メモリコントローラ３０がＤＲＡＭのメモリバンク５５の６行４行目のセル５５ａのデータを読み出そうとする場合、ＣＰＵは、メモリコントローラ３０に第６行第４列目のセル５５ａのデータを読み出すように指令する。メモリコントローラ３０の制御信号発生部は、この指令を受け取ると、ＲＡＳ信号を行アドレスラッチ５１に出力した後、対応するアドレスの信号を行アドレスラッチ５１、および、列アドレスラッチ５２に出力する。行アドレスラッチ５１は、ＲＡＳ信号を制御信号発生部より受け取ると、その動作をオンにし、続けて受信されるアドレス情報の行の情報を行セレクタ５３に出力する。従って、この場合、「第６行目」という情報が、行セレクタ５３に出力される。
【００３６】
行セレクタ５３は、行アドレスラッチ５１から入力された行の情報に基づいて、その行に対応するページ５５ｂのセル５５ａの電荷をセンスアンプ５６に転送させる読み出し信号を出力する。すると、今の場合、メモリバンク５５上の図中実線で囲まれた第６行目のページ５５ｂのセル５５ａの電荷が、センスアンプ５６に出力される。センスアンプ５６は、転送されてきた電荷の電荷量を所定の値まで増幅させる。
【００３７】
このとき、制御信号発生部は、ＣＡＳ信号を列アドレスラッチ５２に出力すると共に、アドレス信号を行アドレスラッチ５１、および列アドレスラッチ５２に出力する。列アドレスラッチ５２は、ＣＡＳ信号を制御信号発生部より受け取ると、その動作をオンにし、続けて受信されるアドレス情報の列の情報を列セレクタ５３に出力する。従って、図示の例の場合、「第４列目」という情報が、列セレクタ５７に出力される。
【００３８】
列セレクタ５７は、入力された列の情報に基づいて、その列に対応するセンスアンプ５６で増幅された電荷を出力アンプ５８に転送させる読み出し信号を出力する。すなわち、今の場合、センスアンプ５６は、この読み出し信号に基づいて、図中実線で囲まれた第４列目のセル５５ａの電荷が、出力アンプ５８に出力される。出力アンプ５８は、転送されてきた電荷の電荷量を転送に必要な所定の値まで増幅させた後、メモリコントローラ３０を介してＣＰＵにデータを出力する。尚、この後、センスアンプ５６は、増幅した第６行目のページ５５ｂの電荷を、再びメモリバンク５５上の元のセル５５ａに戻す。従って、データの読み出しがなされた（今の場合、第６行目）ページ５５ｂ上の８個のセル５５ａは、充電電荷量が元の状態（フルチャージ状態）に戻されている。
【００３９】
図５はＳＤＲＡＭに供給される信号とコマンドの対応表の一例であり、バー記号は簡単のために省略している。ＣＳ（チップセレクト）信号が”Ｌ”（低レベル）となった時に、当該メモリユニット３１が選択されている状態となる。前述の如きアクティベート動作”Ａ”、リード動作”Ｒ”、プリチャージ動作”Ｐ”のそれぞれコマンドは、ＲＡＳ（ロウアドレスストローブ）、ＣＡＳ（カラムアドレスストローブ）、ＷＥ（ライトイネーブル）の組み合わせによって形成される。具体的には、ＲＡＳ信号が”Ｌ”レベル、ＣＡＳ信号が”Ｈ”レベル、ＷＥ信号が”Ｈ”レベルの組み合わせでアクティベート動作のコマンドが構成され、ＲＡＳ信号が”Ｈ”レベル、ＣＡＳ信号が”Ｌ”レベル、ＷＥ信号が”Ｈ”レベルの組み合わせでリード（読み出し）動作のコマンドが構成され、ＲＡＳ信号が”Ｈ”レベル、ＣＡＳ信号が”Ｌ”レベル、ＷＥ信号が”Ｌ”レベルの組み合わせでライト（書き込み）動作のコマンドが構成され、ＲＡＳ信号が”Ｌ”レベル、ＣＡＳ信号が”Ｈ”レベル、ＷＥ信号が”Ｌ”レベルの組み合わせでプリチャージ動作のコマンドが構成される。
【００４０】
リフレッシュ処理は基本的には、アクティベート動作”Ａ”の後にプリチャージ動作”Ｐ”を連続させることで実行される。従って、ＤＲＡＭコントローラにリフレッシュ用クロック信号ＳＣＬＫが供給される構成の場合では、先ず、ＲＡＳ信号が”Ｌ”レベル、ＣＡＳ信号が”Ｈ”レベル、ＷＥ信号が”Ｈ”レベルの組み合わせでアクティベート動作のコマンドが発行され、続いて、ＲＡＳ信号が”Ｌ”レベル、ＣＡＳ信号が”Ｈ”レベル、ＷＥ信号が”Ｌ”レベルの組み合わせでプリチャージ動作のコマンドが発行されて、１回のリフレッシュ動作が行われる。本実施の形態では、このアクティベート動作の後にプリチャージ動作が続くが、その切替の周期がリフレッシュ用クロック信号ＳＣＬＫの周期に依存し、システムの電源オフ時においては、リフレッシュ用クロック信号ＳＣＬＫの周波数を低くして、低消費電力化を図ることができる。
【００４１】
次に、図６を参照しながら、本発明のメモリ装置を搭載したＰＤＡ（ＰｅｒｓｏｎａｌＤｉｇｉｔａｌＡｓｓｉｓｔａｎｃｅ）の例について説明する。このＰＤＡは図示しない液晶表示部やタッチパネルなどに接続されるＰＤＡコア部６０を有しており、このＰＤＡコア部６０には、所要の情報処理手順を進めるＣＰＵ６１やコプロセッサ６２が配設されている。ＣＰＵ６１はバスライン６６に接続されており、このバスライン６６を介して低速な回路部への接続部となるバスブリッジ６７、高速な描画を実現するグラフィックエンジン６３、画像の取り込みを行うカメラとの接続のためのカメラインターフェイス６５、液晶表示部への信号の送受信を行うＬＣＤ（ＬｉｑｕｉｄＣｒｙｓｔａｌＤｉｓｐｌａｙ）コントローラ６４などが接続されている。
【００４２】
バスブリッジ６７には、ＵＳＢ（ＵｎｉｖｅｒｓａｌＳｅｒｉａｌＢｕｓ）コントローラ８１、Ｉ／Ｏ用のＩ／Ｏバス８２、タッチパネルインターフェイス８３、キーボードやジョグダイヤル、発光ダイオードなどのインターフェイス８４などの回路が接続され、更にクロック信号ＣＬＫｖとその周波数情報Ｉｎｆｑを出力する周波数制御部７６もバスブリッジ６７に接続されている。また、外部メモリコントローラ７３は、外部メモリバスを介して接続するＲＯＭ７４やＳＤＲＡＭ７５に対する制御信号を送出する回路である。
【００４３】
前述のバスライン６６には、更に情報記憶デバイスであるエンべデットＤＲＡＭ（ｅＤＲＡＭ）７１及びＤＲＡＭコントローラ７２が接続するように構成され、さらに外部メモリコントローラ７３も接続する。ＤＲＡＭコントローラ７２は、エンべデットＤＲＡＭ７１に対する制御信号を送る回路部であり、特に本実施の形態では、リフレッシュ用クロック生成回路から可変とされるリフレッシュ用クロック信号ＳＣＬＫが当該ＤＲＡＭコントローラ７２に供給される。ＤＲＡＭコントローラ７２はリフレッシュ用クロック信号ＳＣＬＫに基づき最適なリフレッシュを行うための制御信号をエンべデットＤＲＡＭ（ｅＤＲＡＭ）７１に送り、システムの電源オフ時においては、リフレッシュ用クロック信号ＳＣＬＫの周波数を低くして、低消費電力化を図ることができる。
【００４４】
次に、図７を参照しながら、システムをパーソナルコンピュータとした場合の実施の形態の構成について説明する。ＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）１１１は、ＨＤＤ（ＨａｒｄＤｉｓｃＤｒｉｖｅ）１２１に記憶されている各種アプリケーションプログラムやＯＳ（ＯｐｅｒａｔｉｎｇＳｙｓｔｅｍ）を実行する。ＲＯＭ１１２は、一般的にはＣＰＵ１１１が使用するプログラムや演算用のパラメータのうちの基本的に固定のデータを格納する。ＤＲＡＭコントローラ１１３は、ＣＰＵ１１１の命令に基づいて、ＤＲＡＭ１１４を制御する。特に本実施の形態においては、クロック制御部１１０からクロック信号ＣＬＫとリフレッシュ用クロック信号ＳＣＬＫの２つが供給され、ＤＲＡＭ１１４のリフレッシュ処理のタイミングをリフレッシュ用クロック信号ＳＣＬＫの周期にあわせたものとすることができる。ＤＲＡＭコントローラ１１３の制御信号発生部１１３ａからＤＲＡＭ１１４に対して所要の制御信号が出力される。
【００４５】
また、ＣＰＵ１１１はブリッジ１１５を介してＰＣＩ（ＰｅｒｉｐｈｅｒａｌＣｏｍｐｏｎｅｎｔＩｎｔｅｒｃｏｎｎｅｃｔ）バス１１６に接続されている。キーボード１１８は、ＣＰＵ１１１に各種の指令を入力する場合に、ユーザにより操作される。マウス１１９はディスプレイ１２０の画面上のポイントを操作するためのポンティリングデバイスであり、ディスプレイ１２０は液晶表示装置やＣＲＴなどによって構成される。ドライブ１３１は、装着されている磁気ディスク１３２、光ディスク１３３、光磁気ディスク１３４、または半導体メモリ１３５に記憶されているデータ又はプログラムを読み出して、或いは書き込んで、そのデータ等をインターフェイス１１７、バス１１６、ブリッジ１１５を介してＣＰＵ１１１に入出力し、ＣＰＵ１１１との間でＤＲＡＭ１１４からの読み出し又はＤＲＡＭ１１４への書き込みが行われる。
【００４６】
この構成においても、電源がオフとなった場合では、リフレッシュ用クロック信号ＳＣＬＫの周波数を低くして、リフレッシュを低速に実行して低消費電力化を図ることができる。
【００４７】
なお、上述した一連の処理は、ハードウエアにより実行させることも可能であるが、ソフトウエアにより実行することも可能である。また、プログラムを記述したステップは、記載された順序に沿って時系列的に行われる処理は、必ずしも時系列的な処理に限らず並列的或いは個別的に実行される処理を含むものである。
【００４８】
また、本実施の形態が搭載される電子機器もＰＤＡやパーソナルコンピュータに限定されず、プリンターやファクシミリ、パソコン用周辺機器、電話機、テレビジョン受像機、画像表示装置、通信機器、携帯電話機、カメラ、ラジオ、オーディオビデオ機器、デジタル家電製品、照明器具、ゲーム機やラジコンカーなどの玩具、電動工具、医療機器、測定機器、車両搭載用機器、事務機器、健康美容器具、電子制御型ロボット、衣類型電子機器、各種電動機器、車両、船舶、航空機などの輸送用機械、家庭用若しくは事業用発電装置、その他の用途に使用できる種々の電子機器に搭載可能である。
【００４９】
【発明の効果】
本発明の情報記憶装置によれば、リフレッシュ動作の周期は専用のリフレッシュ用クロック信号ＳＣＬＫに同期するため、例えばシステムの電源オフ時においては、リフレッシュ用クロック信号ＳＣＬＫの周波数を低くして、更なる低消費電力化を図ることができる。
【図面の簡単な説明】
【図１】本発明の情報記憶装置の一例を示すブロック図である。
【図２】メモリ装置の動作を説明するタイムチャートであって、（Ａ）はリフレッシュ用クロック信号ＳＣＬＫと対応するＤＲＡＭ内部コマンド発行方法例を示し、（Ｂ）はリフレッシュ用クロック信号ＳＣＬＫが（Ａ）の半分の周波数になった場合を示し、（Ｃ）はリフレッシュ用クロック信号ＳＣＬＫが４クロックの分散した信号とされた場合を示すそれぞれタイムチャートである。
【図３】本発明の情報記憶装置の一例においてセレクタを設けた変形例を示すブロック図である。
【図４】本発明の情報記憶装置の一例として、メモリコントローラとＳＤＲＡＭを用いた場合のブロック図である。
【図５】図４のＳＤＲＡＭの信号とコマンドの対応表の一例を示すテーブルである。
【図６】本発明の情報記憶装置の一例として、ＰＤＡにメモリコントローラとメモリを組み込んだ例を示すブロック図である。
【図７】本発明の情報記憶装置の一例として、パーソナルコンピュータにメモリを組み込んだ例を示すブロック図である。
【符号の説明】
１１メモリ
１２メモリコントローラ
１３リフレッシュ用クロック生成回路
１４温度センサ
１５リフレッシュ制御部
１６リフレッシュ制御部
３０メモリコントローラ
３１メモリユニット
３２リフレッシュ制御回路
６１ＣＰＵ
６６バスライン
７１エンベデットＤＲＡＭ
７２ＤＲＡＭコントローラ
７３外部メモリコントローラ
７４ＲＯＭ
７５ＳＤＲＡＭ
ＳＣＬＫリフレッシュ用クロック信号
ＣＬＫクロック信号[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to an information storage device, an information storage method, and an information storage program for executing the information storage method for recharging electric charges called refresh, and in particular, recharging electric charges without requiring an external command input. The present invention relates to an information storage device, an information storage method, and an information storage program for executing the information storage method for performing the information storage at a predetermined timing.
[0002]
[Prior art]
2. Description of the Related Art An electronic device such as a personal computer or a PDA (Personal Digital Assistance) has a plurality of LSIs (Large-Scale Integrated Circuits) as its system configuration, and a synchronous clock is used for input / output and signal processing of the LSIs. What is used is widely used. In general, the synchronous operation is configured such that the overall operation speed is determined in proportion to the frequency of the signal, and such a synchronous operation element includes a CPU (Central Processing Unit) and a memory. No.
[0003]
On the other hand, in such a system, a main memory capable of temporarily storing and reading a large amount of data is usually provided, and the manufacturing cost per storage capacity is relatively low. (Dynamic Random Access Memory) is frequently used for such a main memory. In a DRAM, each cell of a memory bank consisting of a plurality of cells that store electric charges in the same configuration as a capacitor is charged with electric data in correspondence with digital data, and data can be stored in a pattern of the presence or absence of electric charges. In reading data from the DRAM, charges charged in predetermined cells are read, amplified by an amplifier, and then read as data.
[0004]
By the way, the electric charge stored in the above-mentioned cell is discharged if the state where it is left as it is without being accessed (the state where it is not read out) continues, and as a result, data is destroyed. Therefore, for all the cells, the charge is read out to an amplifier such as a sense amplifier at a predetermined time interval for each page (one column of cells arranged in a matrix is called a page) and amplified, and the original charge is amplified. A so-called refresh process of returning to the cell is required. The DRAM can continue to store data by repeating such refresh processing at predetermined time intervals.
[0005]
Further, a technique for improving the processing capability of a processing device including a memory system by improving a refresh operation has been disclosed (for example, Patent Document 1).
[0006]
[Patent Document 1]
JP-A-2002-269980
[0007]
[Problems to be solved by the invention]
There is also known an example in which the operating frequency is not always constant but the operating frequency of the device is variable. For example, electronic devices such as personal computers, PDAs, and mobile phones have been devised so that only necessary operations are performed according to usage conditions. For example, in standby mode or sleep mode, the operating frequency is controlled to be low. In order to reduce power consumption and increase the frequency of operation at the time of talking and signal processing of moving images, systems for realizing high-speed arithmetic processing have been increasing.
[0008]
In such a system in which the operating frequency is variable, the region in which the variable operating frequency is supplied as a clock is usually separated from a fixed frequency portion in which the frequency must not be changed. Even if it is performed, it is configured such that no adverse effect appears in a region operating at a fixed frequency. In addition, a DRAM used as a main memory of these electronic devices, for example, requires a refresh process to retain data. Even in a low power consumption mode, power is supplied to the DRAM and the refresh process is performed. Power is also supplied to the refresh circuit for control. At this time, if a circuit for automatically refreshing is introduced into the DRAM, automatic refresh processing can be performed by supplying power only to the DRAM and operating the DRAM. In this case, peripheral circuits are simple and easy. Can be something.
[0009]
In DRAMs, the interval at which refresh processing is required generally changes depending on the junction temperature. Therefore, the optimum refresh processing varies in intervals. Depending on the appropriate control of the refresh interval, the power supply is turned off and the DRAM power supply is turned off. , The power consumption when the switch is on can be reduced. However, in the conventional DRAM, operation stability has a higher priority than such control, and there is no known design example in which the operation is performed by incorporating complicated control. An example of controlling the refresh interval is also known, but in many cases, a preset command is issued, and the DRAM side shifts the refresh interval based on the command, and many extended functions are incorporated in one element. It was difficult to assign a sufficient signal format or command format if it was intended.
[0010]
In view of the above technical problems, the present invention provides an information storage device, an information storage method, and an information storage device in which an optimal refresh process is reliably realized while being mounted on a system or an electronic device in which the operating frequency is variable. And an information storage program.
[0011]
[Means for Solving the Problems]
An information storage device according to the present invention is an information storage device having a plurality of memory cells that store data by accumulating electric charges. It is characterized by using as.
[0012]
According to the information storage device of the present invention, data can be stored by accumulating charges in a plurality of memory cells, and data can be held by a process of recharging charges in the memory cells. It becomes possible. By using the dedicated recharging clock as the synchronization signal, the clock for performing the process of recharging the charge is synchronized with the recharging clock, and the recharging process can be reliably controlled.
[0013]
Further, another information storage device of the present invention includes a memory core unit having a plurality of memory cells that store data by accumulating electric charges, and a memory control unit that supplies a signal necessary for operation of the memory core unit. A recharging control unit that is supplied with a recharging clock and controls the recharging of the electric charge of each memory cell of the memory core unit according to the frequency of the recharging clock.
[0014]
According to this information storage device, similarly, the recharging control unit is supplied with the recharging clock, and the recharging of the electric charge for each memory cell of the memory core unit is controlled according to the frequency of the recharging clock. Therefore, only the recharging process can be reliably controlled.
[0015]
According to the information storage method of the present invention, a procedure for generating a recharging clock whose frequency is variable, and recharging a predetermined memory cell based on the generated recharging clock are performed. And a procedure.
[0016]
According to the information storage method of the present invention, a recharge clock is generated in a format in which the frequency is variable, and a predetermined memory cell is recharged using the recharge clock. The data can be held by the process of recharging the charge to the memory cell, and since the recharging clock is dedicated, only the process of recharging can be reliably controlled.
[0017]
BEST MODE FOR CARRYING OUT THE INVENTION
An example of a memory device as an example of the information storage device of the present invention will be described with reference to the drawings. The memory device according to the present embodiment has, for example, amemory 11 composed of, for example, an SDRAM (Synchronous Dynamic Random Access Memory) or a DRAM core, amemory controller 12 for controlling thememory 11, and a refreshclock generation circuit 13. .
[0018]
Thememory 11 has, for example, a circuit configuration including an SDRAM, that is, a synchronous DRAM or a DRAM core. When thememory 11 has an SDRAM configuration, for example, a memory chip in a system such as a personal computer or a PDA corresponds to thememory 11, and when thememory 11 is a DRAM core, a storage unit such as a microcomputer corresponds to thememory 11. Thememory 11 has cells arranged in a matrix as described later, and data is stored by charging the cells. A configuration example in the case where thememory 11 is an SDRAM will be described later with reference to FIG.
[0019]
When thememory 11 is composed of, for example, an SDRAM, an activate operation, a read or write operation, and a precharge operation on data are executed in synchronization with the clock signal CLK. The clock signal CLK may be variable, and may be operated by switching each frequency such as 10 MHz, 33 MHz, 50 MHz, 100 MHz, and 133 MHz. Thememory 11 can be provided with a refresh control unit 15 indicated by a broken line in FIG. The refresh controller 15 is connected to send a signal to a signal line for a memory bank. The refresh control unit 15 is a control unit for accessing a page to be refreshed and recharging electric charges, and works in conjunction with a sense amplifier described later. In particular, in the memory device according to the present embodiment, the refresh clock signal SCLK, which is a clock signal dedicated to refresh processing, is input to the refresh control unit 15, and the refresh interval, which is the recharge of charge by the refresh control unit 15, is set to the refresh clock. It is controlled in synchronization with the signal SCLK. Here, the clock SCLK dedicated to the refresh processing is a clock separate from the base clock and the operation clock CLK of the DRAM, and is used when the computer is in a sleep mode, a standby mode, a soft-off state, or a standby mode of a mobile phone. It is desirable to control the frequency to be lower than the normal clock signal CLK. The refresh clock signal SCLK may be variable, and the frequency may be shifted according to the output of thetemperature sensor 14 as described later. The refresh processing can be executed from a combination of the activate operation and the precharge operation.
[0020]
TheDRAM controller 12 is a device for sending a required control signal to thememory 11 to control thememory 11. The control signal generally includes a plurality of signals, for example, CS (chip select), RAS (row address strobe), CAS (column address strobe), WE (write enable), CKE (clock enable), BA (bank), and row address. There are various control signals such as (column address) and column address (row address), and address signals. These control signals are input to the memory unit 31. The correspondence between the control signal and the command can be set as shown in FIG. 5, which will be described later with reference to FIG. In particular, although theDRAM controller 12 is supplied with the operation clock signal CLK, theDRAM controller 12 can be configured to supply the refresh clock signal SCLK separately from the operation clock signal CLK. That is, when theDRAM controller 12 controls the refresh, arefresh controller 16 indicated by a broken line in FIG. 1 is provided in a part of theDRAM controller 12, and thememory 11 performs the refresh process under the control of therefresh controller 16. You may do it. Specifically, therefresh control unit 16 is supplied with a refresh clock signal SCLK dedicated to refresh, and the refresh interval, which is the recharge of the electric charge by therefresh control unit 16, is controlled in synchronization with the refresh clock signal SCLK. You.
[0021]
In FIG. 1, a refresh control unit 15 is provided in thememory 11 and arefresh control unit 16 is formed in theDRAM controller 12, as indicated by broken lines, respectively. One or both may be provided. The refresh control unit 15 provided in thememory 11 can be of a type that automatically performs a refresh process, for example, a self-refresh type that internally generates a refresh address or the like. The refresh control unit 15 of this type is particularly suitable for being provided in an embedded DRAM, and a refresh counter (not shown) or the like is used. Therefresh control unit 16 provided in theDRAM controller 12 is an example of a method of externally generating and controlling an activate operation and a precharge operation command and its address.
[0022]
The refresh clock signal SCLK supplied to therefresh controllers 15 and 16 is generated by therefresh clock generator 13. The refreshclock generation circuit 13 performs refresh processing on thememory 11 at appropriate intervals even when the power of a system such as a personal computer or a PDA is turned off, when it is necessary to hold the data in thememory 11. Is generated. The refresh interval depends on a charge retention characteristic called a refresh time of the DRAM, but is generally controlled so that all cells are activated and precharged at a period of several ms.
[0023]
The refreshclock generation circuit 13 is connected to atemperature sensor 14 capable of monitoring the temperature of the periphery of the memory or a system in which the memory device is mounted. Generally, the refresh time of a DRAM greatly changes depending on the temperature, and the refresh time becomes considerably long at room temperature. Therefore, if the temperature is measured and the refresh time is controlled depending on the temperature, power consumption can be reduced. Thetemperature sensor 14 may be a single sensor, or may use temperature data in the system that is grasped by the CPU.
[0024]
The memory device according to the present embodiment having such a configuration operates, for example, as shown in FIG. FIG. 2 is a time chart for explaining the operation of the memory device according to the present embodiment. FIG. 2A is a diagram relating to an example of a method of issuing a DRAM internal command corresponding to a refresh clock signal SCLK. Shows the refresh operation. FIG. 2B shows a case where the refresh clock signal SCLK has a half frequency of that of FIG. 2A, and FIG. 2C shows a case where the refresh clock signal SCLK is a dispersed signal of 4 clocks. Is shown. In FIGS. 2A to 2C, the signal SCLK is a refresh clock signal, and among the command (Command) signal portions, "A" indicates an activation operation and "P" indicates a command issuance of a precharge operation. Indicates the period. “Tras” indicates a RAS activation time that is a time from the activation operation to the precharge operation, and the refresh operation is executed by a combination of the activation operation and the precharge operation.
[0025]
In FIG. 2A, a refresh clock signal SCLK having a predetermined frequency is supplied. According to the clock signal SCLK, an activate operation “A” is performed for one clock, and after a blank of one clock, a precharge operation “P” is performed. "" Is one clock, and one refresh operation is successively performed with a total of four clocks successively. The reason why the activation operation “A” is one clock and there is a blank of one clock after that is because the RAS activation time is longer than one clock.
[0026]
For example, when the power of a system such as a personal computer or a PDA is turned off and the temperature indicated by thetemperature sensor 14 is about room temperature, a sufficient memory holding operation can be performed by a relatively slow refresh operation. In FIG. 2B, the refresh clock signal SCLK has half the frequency of the case of FIG. 2A, and since the frequency is half, the cycle of one clock of the refresh clock signal SCLK is twice. Become. For this reason, the refresh time is twice as long. However, current consumption can be suppressed by slowly operating a circuit portion operated during the activation operation or the precharge operation.
[0027]
FIG. 2C shows a case where the refresh clock signal SCLK is a signal in which four clocks are dispersed. FIG. 2B illustrates a case where the frequency of the refresh clock signal SCLK is reduced as a method of performing the activate operation and the precharge operation at a low speed. This is an example of substantially lowering the frequency. In this case, the refresh clock signal SCLK of FIG. 2C can be generated only by intermittently using the original refresh clock signal SCLK (for example, the frequency of (A)). The refresh clock signal SCLK in FIG. 2C has a configuration in which a concentrated portion of four clocks exists with a period, and four clocks are collectively used for synchronization of the refresh operation. Even in such an operation, current consumption can be suppressed.
[0028]
FIG. 3 is a block diagram illustrating an example of a method of supplying a refresh clock. The memory is asynchronous SDRAM 22, and forms a control circuit unit 21 in which aDRAM controller 23 for controlling theSDRAM 22 and aselector 24 are integrated. Theselector 24 is supplied with the synchronous clock signal CLK and the refresh clock signal SCLK in parallel, and is configured such that either the synchronous clock signal CLK or the refresh clock signal SCLK can be used as an operation clock. ing. By the selection operation of theselector 24, the normal operation is performed when the synchronous clock signal CLK is selected as the operation clock. However, when the refresh clock signal SCLK is selected as the operation clock, only the data holding of theSDRAM 22 is performed. The control circuit unit 21 is configured so as to automatically switch to a so-called self-refresh mode. That is, when theselector 24 uses the refresh clock signal SCLK as the operation clock, theDRAM controller 23 controls the signal on the DRAM control line so as to start the self-refresh mode. With this control, control synchronized with the refresh clock signal SCLK can be realized with a relatively simple circuit configuration. Although the selector is configured to be integrated with theDRAM controller 23 in the example of FIG. 3, the selector may be formed on the refresh clock generation circuit side.
[0029]
Next, the circuit configuration of the SDRAM in the present embodiment will be described in more detail with reference to FIG. FIG. 4 shows a memory controller 30 and a memory unit 31. In the present embodiment, a refresh clock signal SCLK is input to arefresh control circuit 32 of the memory unit 31. Since the cycle of the refresh operation is synchronized with the dedicated refresh clock signal SCLK, the frequency of the refresh clock signal SCLK can be reduced to reduce power consumption when the system is powered off.
[0030]
The memory unit 31 includes a memory bank 55, asense amplifier 56 for amplifying the charged charge of each cell, and other peripheral circuits. The memory bank 55 actually stores data, and is composed of a plurality of cells 55a. Each cell 55a has a capacitor-like configuration, and the state of charge of each cell 55a is set by setting each cell 55a to a charged state or a non-charged state in accordance with data. The data is stored according to the following pattern. In the example shown in FIG. 4, 8 × 8 cells 55a are provided for one memory bank 55, but the number of cells 55a is, of course, It may be a number.
[0031]
The collection of cells 55a for each row on the memory bank 55 is particularly called a page 55b. Further, when a refresh signal is input from the refresh timing generator of therefresh control circuit 32 or a read signal is input from therow selector 53, the memory bank 55 stores the page 55b corresponding to the row to which the signal is input. The charge of each cell 55a is transferred to thesense amplifier 56 in units. In FIG. 4, the numbers (0 to 7) displayed in the vertical and horizontal directions of the memory bank 55 are the row indicating the vertical position of each cell 55a of the memory bank 55 and the example indicating the horizontal position, respectively. Are shown.
[0032]
When the data of the cell 55a of the page 55b designated by therow selector 53 is transferred, thesense amplifier 56 receives the data, amplifies the data to a predetermined potential, and transfers the data to the original page 55b again. At this time, when a read signal is input from thecolumn selector 57 to read the data of the designated column in a state where the electric charge is accumulated, thesense amplifier 56 reads the data of the designated column and outputs the data to theoutput amplifier 58. I do.
[0033]
In the figure, thesense amplifier 56 is configured to amplify only the electric charge of the cell 55a for one page 55b. Therefore, only one page of the refresh process or the read process can be processed. Therefore, the refresh signal generated by the self-refresh timing generator or the read signal generated by therow selector 53 is: The CPU is controlled so that these processes are generated so as to be executed at a timing for any of the rows. Further, a plurality ofsense amplifiers 56 may be provided so that refresh processing or read processing can be simultaneously performed in parallel on a plurality of pages (rows).
[0034]
When receiving the CAS signal input from the memory controller 30, thecolumn address latch 52 turns on the operation state, and outputs column information of the address indicating the position of the cell 55 a on the memory bank 55 to thecolumn selector 57. Thecolumn selector 57 outputs a data read signal on thesense amplifier 56 corresponding to the column input from thecolumn address latch 52 to thesense amplifier 56 and causes theoutput amplifier 58 to read the signal. Theoutput amplifier 58 further doubles the input charge and outputs data to the CPU via the memory controller 30.
[0035]
Next, an operation in which the memory controller 30 reads data from the cell 55a of the memory bank 55 in response to a command from the CPU will be described. For example, when the memory controller 30 attempts to read the data of the cell 55a in the sixth row and the fourth row of the memory bank 55 of the DRAM in response to a command from the CPU, the CPU causes the memory controller 30 to read the data in the sixth row and the fourth column. To read the data of the cell 55a. Upon receiving this command, the control signal generator of the memory controller 30 outputs a RAS signal to therow address latch 51 and then outputs a signal of a corresponding address to therow address latch 51 and thecolumn address latch 52. When receiving the RAS signal from the control signal generator, therow address latch 51 turns on its operation, and outputs the row information of the subsequently received address information to therow selector 53. Therefore, in this case, the information “sixth row” is output to therow selector 53.
[0036]
Therow selector 53 outputs, based on the information on the row input from therow address latch 51, a read signal for transferring the charges of the cells 55a of the page 55b corresponding to the row to thesense amplifier 56. Then, in this case, the charges of the cells 55a of the page 55b in the sixth row on the memory bank 55 surrounded by the solid line in the drawing are output to thesense amplifier 56. Thesense amplifier 56 amplifies the transferred charge amount to a predetermined value.
[0037]
At this time, the control signal generator outputs the CAS signal to thecolumn address latch 52 and outputs the address signal to therow address latch 51 and thecolumn address latch 52. When receiving the CAS signal from the control signal generator, thecolumn address latch 52 turns on its operation, and outputs to thecolumn selector 53 the column information of the subsequently received address information. Accordingly, in the case of the example shown in the figure, information of “the fourth column” is output to thecolumn selector 57.
[0038]
Thecolumn selector 57 outputs a read signal that causes the charge amplified by thesense amplifier 56 corresponding to the column to be transferred to theoutput amplifier 58 based on the input column information. That is, in this case, thesense amplifier 56 outputs the charge of the cell 55a in the fourth column surrounded by the solid line in the drawing to theoutput amplifier 58 based on the read signal. Theoutput amplifier 58 outputs data to the CPU via the memory controller 30 after amplifying the amount of the transferred electric charge to a predetermined value required for the transfer. After that, thesense amplifier 56 returns the amplified electric charge of the page 55b of the sixth row to the original cell 55a on the memory bank 55 again. Accordingly, the eight cells 55a on the page 55b from which the data has been read (in this case, the sixth row) have the charge amount returned to the original state (full charge state).
[0039]
FIG. 5 is an example of a correspondence table between signals and commands supplied to the SDRAM, and bar symbols are omitted for simplicity. When the CS (chip select) signal becomes “L” (low level), the memory unit 31 is selected. The commands of the activation operation "A", the read operation "R", and the precharge operation "P" as described above are formed by a combination of RAS (row address strobe), CAS (column address strobe), and WE (write enable). You. Specifically, the command of the activation operation is configured by a combination of the RAS signal at “L” level, the CAS signal at “H” level, and the WE signal at “H” level, and the RAS signal is at “H” level and the CAS signal is at “H” level. A read (read) operation command is configured by a combination of the “L” level and the WE signal at the “H” level. The RAS signal is at the “H” level, the CAS signal is at the “L” level, and the WE signal is at the “L” level. A combination command forms a write (write) operation command, and a combination of the RAS signal at “L” level, the CAS signal at “H” level, and the WE signal at “L” level forms a precharge operation command.
[0040]
The refresh process is basically performed by continuing the precharge operation “P” after the activate operation “A”. Therefore, in the case of the configuration in which the refresh clock signal SCLK is supplied to the DRAM controller, first, the activation operation is performed by a combination of the RAS signal at the “L” level, the CAS signal at the “H” level, and the WE signal at the “H” level. A command is issued, and then a precharge operation command is issued with a combination of the RAS signal at “L” level, the CAS signal at “H” level, and the WE signal at “L” level, and one refresh operation is performed. Done. In the present embodiment, the precharge operation follows the activate operation, but the switching cycle depends on the cycle of the refresh clock signal SCLK. When the system power is off, the frequency of the refresh clock signal SCLK is changed. By lowering the power consumption, power consumption can be reduced.
[0041]
Next, an example of a PDA (Personal Digital Assistance) equipped with the memory device of the present invention will be described with reference to FIG. The PDA has aPDA core unit 60 connected to a liquid crystal display unit or a touch panel (not shown). ThePDA core unit 60 is provided with aCPU 61 and acoprocessor 62 for performing a required information processing procedure. I have. TheCPU 61 is connected to abus line 66, and includes abus bridge 67 serving as a connection unit to a low-speed circuit unit via thebus line 66, agraphic engine 63 for achieving high-speed drawing, and a camera for capturing images. Acamera interface 65 for connection, an LCD (Liquid Crystal Display) controller 64 for transmitting and receiving signals to and from a liquid crystal display unit, and the like are connected.
[0042]
Thebus bridge 67 is connected with circuits such as a USB (Universal Serial Bus)controller 81, an I /O bus 82 for I / O, atouch panel interface 83, and aninterface 84 such as a keyboard, a jog dial, and a light emitting diode. Thefrequency controller 76 that outputs CLKv and its frequency information Infq is also connected to thebus bridge 67. Theexternal memory controller 73 is a circuit that sends a control signal to theROM 74 and theSDRAM 75 connected via an external memory bus.
[0043]
An embedded DRAM (eDRAM) 71 as an information storage device and aDRAM controller 72 are connected to thebus line 66, and anexternal memory controller 73 is also connected to thebus line 66. TheDRAM controller 72 is a circuit unit that sends a control signal to the embedded DRAM 71. In this embodiment, in particular, the refresh clock signal SCLK that is variable from the refresh clock generation circuit is supplied to theDRAM controller 72. . TheDRAM controller 72 sends a control signal for performing an optimal refresh to the embedded DRAM (eDRAM) 71 based on the refresh clock signal SCLK, and lowers the frequency of the refresh clock signal SCLK when the system is turned off. Thus, low power consumption can be achieved.
[0044]
Next, a configuration of an embodiment in which the system is a personal computer will be described with reference to FIG. A CPU (Central Processing Unit) 111 executes various application programs and an OS (Operating System) stored in a HDD (Hard Disc Drive) 121. TheROM 112 generally stores basically fixed data of programs used by theCPU 111 and calculation parameters. TheDRAM controller 113 controls theDRAM 114 based on a command from theCPU 111. In particular, in the present embodiment, the clock signal CLK and the refresh clock signal SCLK are both supplied from theclock control unit 110, and the timing of the refresh processing of theDRAM 114 is adjusted to the cycle of the refresh clock signal SCLK. it can. A required control signal is output to theDRAM 114 from thecontrol signal generator 113a of theDRAM controller 113.
[0045]
TheCPU 111 is connected to a PCI (Peripheral Component Interconnect)bus 116 via abridge 115. The keyboard 118 is operated by the user when inputting various commands to theCPU 111. The mouse 119 is a pontiling device for operating points on the screen of the display 120, and the display 120 is configured by a liquid crystal display device, a CRT, or the like. Thedrive 131 reads or writes data or programs stored in the mounted magnetic disk 132, optical disk 133, magneto-optical disk 134, or semiconductor memory 135, and writes the data and the like to theinterface 117, thebus 116, Data is input to and output from theCPU 111 via thebridge 115, and reading from or writing to theDRAM 114 is performed with theCPU 111.
[0046]
Also in this configuration, when the power supply is turned off, the frequency of the refresh clock signal SCLK is reduced, and the refresh can be performed at a low speed to reduce power consumption.
[0047]
The series of processes described above can be executed by hardware, but can also be executed by software. Further, in the steps in which the program is described, the processing performed in time series in the order described is not limited to the time-series processing, but includes processing executed in parallel or individually.
[0048]
Further, the electronic device in which the present embodiment is mounted is not limited to a PDA or a personal computer, but includes a printer, a facsimile, a peripheral device for a personal computer, a telephone, a television receiver, an image display device, a communication device, a mobile phone, a camera, Radios, audio / video equipment, digital home appliances, lighting equipment, toys such as game consoles and radio controlled cars, power tools, medical equipment, measuring equipment, equipment mounted on vehicles, office equipment, health and beauty equipment, electronically controlled robots, clothing type It can be mounted on electronic devices, various electric devices, transport machines such as vehicles, ships, aircrafts, etc., household or commercial power generation devices, and various other electronic devices that can be used for other purposes.
[0049]
【The invention's effect】
According to the information storage device of the present invention, the refresh operation cycle is synchronized with the dedicated refresh clock signal SCLK. Therefore, for example, when the power of the system is turned off, the frequency of the refresh clock signal SCLK is lowered to further increase the frequency. Low power consumption can be achieved.
[Brief description of the drawings]
FIG. 1 is a block diagram illustrating an example of an information storage device of the present invention.
FIGS. 2A and 2B are time charts for explaining the operation of a memory device, wherein FIG. 2A shows an example of a method of issuing a DRAM internal command corresponding to a refresh clock signal SCLK, and FIG. (C) is a time chart showing the case where the refresh clock signal SCLK is a dispersed signal of 4 clocks.
FIG. 3 is a block diagram showing a modification in which a selector is provided in an example of the information storage device of the present invention.
FIG. 4 is a block diagram when a memory controller and an SDRAM are used as an example of the information storage device of the present invention.
FIG. 5 is a table showing an example of a correspondence table between signals and commands of the SDRAM of FIG. 4;
FIG. 6 is a block diagram showing an example in which a memory controller and a memory are incorporated in a PDA as an example of the information storage device of the present invention.
FIG. 7 is a block diagram showing an example in which a memory is incorporated in a personal computer as an example of the information storage device of the present invention.
[Explanation of symbols]
11 Memory
12 Memory controller
13 Refresh clock generation circuit
14 Temperature sensor
15 Refresh controller
16 Refresh controller
30 Memory controller
31 memory unit
32 refresh control circuit
61 CPU
66 bus line
71 Embedded DRAM
72 DRAM controller
73 External memory controller
74 ROM
75 SDRAM
SCLK Refresh clock signal
CLK clock signal