【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に、アクティブマトリックス型
液晶表示装置の液晶駆動を行なう薄膜トランジスタを有
する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】低消費電力で駆動される薄型の液晶表示
装置において、近年、駆動素子に薄膜トランジスタ（Ｔ
ｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：以下ＴＦＴと
明記する）を用いた液晶表示装置は、画像のコントラス
トが良好であるとともに、画像信号の応答速度が速い等
の高性能を有しており、主に、パーソナルコンピュー
タ、携帯用のＴＶ等の表示部に使用され、その市場規模
は大きく伸びている。
【０００３】このようなＴＦＴには、ＴＦＴの電気的な
活性領域にＣＧ（ＣｏｎｔｉｎｕｏｕｓＧｒａｉｎ）シ
リコン膜を用いる場合がある。そのＣＧシリコン膜は、
特開平６−２４４１０３号公報に開示されているよう
に、非晶質Ｓｉ膜（アモルファスシリコン膜：以下ａ−
Ｓｉ膜と明記する）の表面にＮｉ（ニッケル）等の結晶
化を助長する触媒元素を微量に堆積させ、その後、アニ
ール処理等の高温処理を施すことによって得られる結晶
性の優れたシリコン膜である。
【０００４】ＣＧシリコン膜は、従来のａ−Ｓｉ膜およ
び多結晶シリコン膜（ポリシリコン膜：以下ｐ−Ｓｉ膜
と明記する）と比較して、キャリアの移動度が大きい。
このため、ＣＧシリコン膜は、低消費電力での駆動およ
び信号の高速応答が可能である。また、ＣＧシリコン膜
は、キャリアの移動度が大きいために、将来的にそれを
使用したシートコンピューターの作製の可能性を有して
おり、次世代のドライバーモノリシック型の液晶表示装
置を作製する材料として有望視されている。
【０００５】ＣＧシリコン膜は、前述のようにａ−Ｓｉ
膜内にＮｉ等の結晶化を助長する金属元素が添加され、
そのａ−Ｓｉ膜を加熱することによって形成される結晶
性シリコン膜である。Ｎｉ等の結晶化を助長する触媒元
素は、ａ−Ｓｉ膜を結晶化させる場合には必要である
が、結晶化した結晶性シリコン膜内では、不要な不純物
となり極力含まれないようにすることが望ましい。この
ため、結晶性シリコン膜内に添加されたＮｉ等の触媒元
素を除去する方法が、積極的に検討されている。
【０００６】例えば、特開平１０‐２２３５３３号公報
では、形成したＣＧシリコン膜の一部の領域にＶ族Ｂ元
素のＰ（燐）を高濃度にドーピングした後、加熱処理を
行うことによって、Ｐ（燐）をドーピングした領域にＮ
ｉ等の触媒元素を移動（ゲッタリング）させて、ＴＦＴ
の活性領域から触媒元素を除去する方法が開示されてい
る。
【０００７】このようなＣＧシリコン膜を用いたＴＦＴ
は、特にプロジェクション用の表示装置に必要である画
素の高密度化および画像の高輝度化を実現可能にするも
のとして注目されており、この分野における開発も活発
に行われている。
【０００８】図３は、一般的なプロジェクション用液晶
パネルに使用されるＴＦＴを有する半導体装置の構造断
面図である。図３に示す半導体装置は、周辺駆動回路部
４０およびマトリクス状に配置された画素部４１を有し
ている。ここで、周辺駆動回路部４０のＴＦＴは、主
に、ＣＭＯＳトランジスタによって形成されているが、
説明の簡略化のためにＮ型ＭＯＳトランジスタのみを表
示し、Ｐ型ＭＯＳトランジスタは省略している。また、
各画素部４１のＴＦＴも、ＭＯＳトランジスタにより形
成されている。
【０００９】周辺駆動回路部４０および画素部４１は、
共にガラス基板等の透明基板５１上に形成されている。
透明基板５ 1上の所定の領域に、それぞれ所定の厚み
のソース領域およびドレイン領域の半導体層であるソー
ス層５２およびドレイン層５４が形成されている。ソー
ス層５２およびドレイン層５４の間の半導体層には、活
性領域であるチャネル層５３が形成されている。透明基
板５１上の全体に、ＭＯＳトランジスタを構成するソー
ス層５２、ドレイン層５４およびチャネル層５３を被覆
するように、第１のシリコン酸化膜５５が形成されてい
る。チャネル層５３上には、第１のシリコン酸化膜５５
を介してゲート電極５６が形成されており、ゲート電極
５６とチャネル層５３との間の第１のシリコン酸化膜５
５は、ゲート酸化膜として作用する。
【００１０】周辺駆動回路部４０の第１のシリコン酸化
膜５５上には、ゲート電極５６を被覆するように、層間
絶縁膜である第２のシリコン酸化膜５５ａが形成されて
いる。ソース層５２およびドレイン層５４上の第１のシ
リコン酸化膜５５および第２のシリコン酸化膜５５ａに
は、ソース層５２およびドレイン層５４の表面をそれぞ
れ露出させるように、コンタクトホールがそれぞれ形成
されている。ソース層５２およびドレイン層５４上の各
コンタクトホールには、合金層がソース層５２およびド
レイン層５４の表面と接触するように埋め込まれ、それ
ぞれソース電極５８およびドレイン電極５９になってい
る。これにより、Ｎ型ＭＯＳトランジスタが形成されて
いる。
【００１１】一方、画素部４１のＭＯＳトランジスタ
は、ドレイン層５２が透明基板５１上積層されており、
このドレイン層５４上には、第１のシリコン酸化膜５５
を介して補助容量配線５７が形成され、ゲート電極５６
とともに第２のシリコン酸化膜５５ａによって被覆され
ている。ドレイン電極５９は、第２のシリコン酸化膜５
５ａ上に、補助容量配線５７の一部と対向するように形
成されている。画素部４１のＭＯＳトランジスタのその
他の構成は、周辺駆動回路部１のＮ型ＭＯＳトランジス
タと同様である。
【００１２】第２のシリコン酸化膜５５ａ上には、ソー
ス電極５８およびドレイン電極５９を被覆するように窒
化膜で形成された層間膜５５ｂが形成されている。画素
部４１のＭＯＳトランジスタのドレイン電極５９上の層
間膜５５ｂの所定の領域には、ドレイン電極５９の表面
が露出するように画素コンタクトホール６３が形成され
ている。画素コンタクトホール６３および層間膜５５ｂ
上には、ＩＴＯ（ＩｎｄｉｕｍＴｉｎ Ｏｘｉｄｅ）膜
等の透明導電膜から成る画素電極６０が形成され、画素
部４１のＭＯＳトランジスタのドレイン電極５９に接続
されている。透明導電膜から成る画素電極６０は、画素
部４１のＭＯＳトランジスタのドレイン電極５９、ゲー
ト電極５６等を被覆するように配置されている。
【００１３】
【発明が解決しようとする課題】ところで、プロジェク
ション用液晶パネルは、その特長である画像の高輝度化
および画素の高密度化が要求されており、図３に示すよ
うに、その液晶パネル内の画素部４１のＴＦＴには、強
度の高い光が入射される。
【００１４】シリコンという材料は、光が入射すると光
励起により光キャリアが生成され、その光キャリアによ
って電位が発生する。そのため、例えば、シリコンを用
いたＴＦＴであるＮ型ＭＯＳトランジスタでは、ゲート
領域に電圧が印加されないＯＦＦ状態の場合でも、ドレ
イン領域〜ソース領域間に電流が流れる現象が発生す
る。
【００１５】ＴＦＴであるＮ型ＭＯＳトランジスタのＯ
ＦＦ状態に、ドレイン領域〜ソース領域間に電流が流れ
ると、ドレイン領域の電荷が減少することにより、液晶
層に印加される電圧が減少し、液晶パネルにおいて、液
晶表示状態の経時変化および液晶表示状態の品位低下が
生じる。
【００１６】したがって、プロジェクション用液晶パネ
ルの画素部等に使用されるＴＦＴは、液晶表示状態の経
時変化および液晶表示状態の品位低下を抑制する必要が
あり、そのＴＦＴに使用されるシリコン膜は、光が入射
した場合に、光励起による光キャリアが生成しにくい特
性(以下、光耐性と明記する）が必要となる。
【００１７】一般的に、シリコン膜は、結晶状態が良好
になるほど光励起による光キャリアが生成し易くなる。
このため、結晶状態の優れたＣＧシリコン膜を使用した
ＴＦＴは、ｐ−Ｓｉ膜を使用したＴＦＴと比較して、Ｏ
Ｎ状態での低電圧駆動、高速応答等の特性はキャリアの
移動度が大きいために勝るが、ＯＦＦ状態での光耐性が
重要となる特性に関しては劣るとことになる。
【００１８】このような問題に対して、特開平９−４５
９３１号公報には、画素部および周辺駆動回路部のＴＦ
Ｔが、それぞれＣＧシリコン膜と異なる結晶性シリコン
膜およびＣＧシリコン膜にて形成された液晶パネルに使
用される半導体回路の構成およびその回路の作製方法が
開示されている。
【００１９】しかしながら、特開平９−４５９３１号公
報に開示されている半導体回路の構成およびその回路の
作製方法では、周辺回路領域のａ−Ｓｉ膜のみに結晶化
を助長する触媒元素を添加しており、そのためａ−Ｓｉ
膜上をパターニングすることが必要になるため、工程の
追加となり製造コストが増加するおそれがある。
【００２０】また、前述の問題に対して、結晶化させる
半導体層の厚みを薄くして光励起による光キャリアの生
成を抑制する方法もある。光励起による光キャリアの発
生率は、ＣＧシリコン膜の体積に比例しており、ＣＧシ
リコン膜の体積が小さければ光励起による光キャリアの
発生率も小さくなり、必然的に光耐性が向上する。
【００２１】一般的に、液晶パネルの各画素に用いられ
るＴＦＴは、チャネル領域となる半導体層（以下、チャ
ネル層と記す）上に、ゲート絶縁膜を介してチャネル領
域のＯＮ状態およびＯＦＦ状態を操作するゲート電極が
形成されている。このゲート電極に電圧が印加される
と、電界効果によりチャネル層に電流が流れる。この場
合、チャネル層に流れる殆どの電流は、チャネル層およ
びゲート絶縁膜の界面付近に流れ、その電流が流れるチ
ャネル層の厚さは、チャネル層およびゲート絶縁膜の界
面より数ｎｍ程度である。
【００２２】この結果、ＴＦＴにおけるチャネル領域の
半導体層の厚さは、１０ｎｍ程度あれば良い。また、Ｔ
ＦＴにおけるＯＦＦ状態での電流（以下、ＯＦＦ電流と
記す）は、前述のＯＮ状態での電流（以下、ＯＮ電流と
記す）と異なり、チャネル層の全体を流れることから、
チャネル層の厚さを薄くすることは、ＴＦＴのＯＦＦ電
流を低減するためにも有効となる。
【００２３】しかしながら、液晶パネルに用いるＴＦＴ
を製造する場合、チャネル層が形成された半導体層に
は、ソース領域およびドレイン領域の半導体層（以下、
ソース層およびドレイン層と記す）も形成され、ソース
層およびドレイン層はそれぞれ信号配線および画素電極
に電気的に接続される。このため、前述のように、チャ
ネル層の厚さが１０ｎｍ程度では、ソース層およびドレ
イン層と、それぞれ信号配線および画素電極との接触抵
抗が増加し、画素電極に十分な電圧が印加されなくなる
おそれがある。
【００２４】また、ソース層と信号電極との接続、およ
び、ドレイン層と画素電極との接続のために、ソース層
およびドレイン層上にコンタクトホールを開口する場合
には、ソース層およびドレイン層上の絶縁膜に対してド
ライエッチングを行いコンタクトホールを形成する。特
に、最近の液晶パネルでは画像の高輝度化および画素の
高開口化を追求しているために、コンタクトホールの形
成には、必然的にウェットエッチングではなくドライエ
ッチングを用いる傾向にある。コンタクトホールの形成
にドライエッチングを用いる場合、シリコン酸化膜等の
絶縁膜と、チャネル層に用いられるＣＧシリコン膜との
エッチング量の選択比の設定が難しい。このため、様々
な種類のエッチングガスが、ドライエッチングによるコ
ンタクトホールの形成のために、検討されているが、コ
ンタクトホール部分のエッチングによるＣＧシリコン膜
の膜厚減少を完全に防止できないおそれがある。
【００２５】さらに、コンタクトホールが形成される絶
縁膜は、液晶パネルを作製するガラス基板上に形成され
るために、その絶縁膜の膜厚分布にバラツキが生じる。
このため、ドライエッチングによるコンタクトホールの
形成時に、各ＴＦＴにおけるソース層およびドレイン層
の表面を露出させるために、絶縁膜に対してある程度の
オーバーエッチングを行っており、ソース層およびドレ
イン層のＣＧシリコン膜の膜厚減少とともに、ソース層
およびドレイン層と、それぞれ信号配線および画素電極
との接触抵抗が増加するおそれがある。
【００２６】これにより、ＴＦＴを構成するソース層、
ドレイン層およびチャネル層を形成する半導体層は、あ
る程度の膜厚が必要となり、このことは前述の光耐性の
向上およびＴＦＴのＯＦＦ電流の低減に対して逆効果と
なり、ＣＧシリコン膜を使用したＴＦＴへの重大な問題
となる。
【００２７】本発明は、このような課題を解決するもの
であり、その目的は、ＣＧシリコン膜を用いて、ＴＦＴ
の光耐性の向上およびＯＦＦ電流の低減させるととも
に、工程の簡略化が図れる半導体装置およびその製造方
法を提供することにある。
【００２８】
【課題を解決するための手段】本発明の半導体装置は、
絶縁性表面を有する基板上の所定の領域に、複数の薄膜
トランジスタが形成され、該薄膜トランジスタにはドレ
イン層、ソース層およびチャネル層が設けられている半
導体装置であって、該チャネル層は、第１の結晶性シリ
コン膜および第２の結晶性シリコン膜が順番に積層され
た構造を有することを特徴とする。
【００２９】前記第１の結晶性シリコン膜は、第１の非
晶質シリコン膜に加熱処理を行うことによって形成さ
れ、前記第２の結晶性シリコン膜は、第２の非晶質シリ
コン膜に加熱処理を行うことによって形成される。
【００３０】前記第２の結晶性シリコン膜の厚みは、前
記第１の結晶性シリコン膜の厚みよりも薄い。
【００３１】前記第１の結晶性シリコン膜と前記第２の
結晶性シリコン膜との間に酸化膜が形成されている。
【００３２】前記酸化膜の厚みは、１ｎｍ以下である。
【００３３】本発明の半導体装置の製造方法は、請求項
１に記載の半導体装置の製造方法であって、絶縁性表面
を有する基板上に、第１の非晶質シリコン膜を形成し、
加熱処理を施して第１の結晶性シリコン膜を形成する工
程と、該第１の結晶性シリコン膜上に、第２の非晶質シ
リコン膜を形成する工程と、該非晶質シリコン膜に、結
晶成長を助長する触媒金属を添加する工程と、該触媒金
属が添加された非晶質シリコン膜に、加熱処理を施して
第２の結晶性シリコン膜を形成する工程と、該第１の結
晶性シリコン膜および該第２の結晶性シリコン膜にイオ
ン注入を行いドレイン層、ソース層およびチャネル層を
形成する工程と、を包含することを特徴とする。
【００３４】前記触媒金属の除去は、前記第２の結晶性
シリコン膜内に、該触媒金属を選択的に引き寄せる効果
を有する第１の元素を添加する工程と、加熱処理によっ
て、該触媒元素を該第１の元素が添加された領域に移動
させる工程と、該第１の元素が添加された領域を除去す
る工程とを包含する。
【００３５】前記触媒金属は、Ｆｅ、Ｃｏ、Ｎｉ、Ｐ
ｄ、Ｐｔ、Ｃｕ、Ａｕ、Ｉｎ、Ｓｎから選択された１種
類または複数種類の元素である。
【００３６】前記第１の元素は、Ｖ族の元素である。
【００３７】前記Ｖ族の元素が、燐（Ｐ）である。
【００３８】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態を説明する。
【００３９】図１は、本発明の実施形態である半導体装
置の要部の断面図である。図１に示す半導体装置は、周
辺駆動回路部１およびマトリクス状に配置された画素部
２を有している。ここで、周辺駆動回路部１のＴＦＴ
は、主にＣＭＯＳトランジスタにより形成されている
が、説明の簡略化のためにＮ型ＭＯＳトランジスタのみ
を表示し、Ｐ型ＭＯＳトランジスタは省略している。ま
た、各画素部２のＴＦＴも、ＭＯＳトランジスタにより
形成されている。
【００４０】周辺駆動回路部１および画素部２は、共に
絶縁性基板である石英基板１１上に形成されている。石
英基板１１上の所定の領域に、それぞれ所定の厚みのソ
ース領域およびドレイン領域の半導体層であるソース層
１９ｂおよびドレイン層１９ｃが形成されている。ソー
ス層１９ｂおよびドレイン層１９ｃの間の半導体層に
は、活性領域であるチャネル層１９ａが形成されてい
る。チャネル層１９ａは、石英基板１１上に第１の結晶
性シリコン膜であるｐ−Ｓｉ膜１２、第２の結晶性シリ
コン膜であるＣＧシリコン膜１３が順番に形成された積
層構造であり、ｐ−Ｓｉ膜１２とＣＧシリコン膜１３と
の間には、厚み１ｎｍ以下の自然酸化シリコン膜１４が
形成されている。尚、自然酸化シリコン膜１４の厚みが
１ｎｍ以下であるので、ｐ−Ｓｉ膜１２およびＣＧシリ
コン膜１３の間の抵抗値も問題のないレベルである。石
英基板１１上の全体に、ＭＯＳトランジスタを構成する
ソース層１９ｂ、ドレイン層１９ｃおよびチャネル層１
９ａを被覆するように、第１のシリコン酸化膜１８が形
成されている。チャネル層１９ａ上には、第１のシリコ
ン酸化膜１８を介してゲート電極２０が形成されてお
り、ゲート電極２０とチャネル層１９ａとの間の第１の
シリコン酸化膜１８は、ゲート酸化膜として作用する。
【００４１】周辺駆動回路部１の第１のシリコン酸化膜
１８上には、ゲート電極２０を被覆するように、層関絶
縁膜である第２のシリコン酸化膜２１が形成されてい
る。ソース層１９ｂおよびドレイン層１９ｃ上の第１の
シリコン酸化膜１８および第２のシリコン酸化膜２１に
は、ソース層１９ｂおよびドレイン層１９ｃの表面をそ
れそれ露出させるように、コンタクトホールがそれぞれ
形成されている。ソース層１９ｂおよびドレイン層１９
ｃ上の各コンタクトホールには、ＴｉＷ／ＡｌＳｉ／Ｔ
ｉＷの３層構造の合金が、ソース層１９ｂおよびドレイ
ン層１９ｃの表面と接触するように埋め込まれ、それぞ
れソース電極２２およびドレイン電極２３になってい
る。これにより、Ｎ型ＭＯＳトランジスタが形成されて
いる。
【００４２】一方、画素部２のＭＯＳトランジスタは、
ドレイン層１９ｃが石英基板１１上に形成されており、
このドレイン層１９ｃ上には、第１のシリコン酸化膜１
８を介して補助容量配線２０ａが形成され、ゲート電極
２０とともに第２のシリコン酸化膜２１によって被覆さ
れている。ドレイン電極２３は、第２のシリコン酸化膜
２１上に、補助容量配線２０ａの一部と対向するように
形成されている。画素部２のＭＯＳトランジスタのその
他の構成は、周辺駆動回路部１のＮ型ＭＯＳトランジス
タと同様である。
【００４３】第２のシリコン酸化膜２１上には、ソース
電極２２およびドレイン電極２３を被覆するように窒化
膜で形成された層間膜２４が形成されている。画素部２
のＭＯＳトランジスタのドレイン電極２３上の層間膜２
４の所定の領域には、ドレイン電極２３の表面が露出す
るように画素コンタクトホール２８が形成されている。
画素コンタクトホール２８および層間膜２４上には、Ｉ
ＴＯ（ＩｎｄｉｕｍＴｉｎ Ｏｘｉｄｅ）膜等の透明導
電膜から成る画素電極２５が形成され、画素部２のＭＯ
Ｓトランジスタのドレイン電極２３に接続されている。
透明導電膜から成る画素電極２５は、画素部２のＭＯＳ
トランジスタのドレイン電極２３、ゲート電極２０等を
被覆するように配置されている。
【００４４】図１に示すように、本発明の実施形態の半
導体装置は、チャネル層１９ａがｐ−Ｓｉ膜１２および
ＣＧシリコン膜１３の積層構造であるために、上層のＣ
Ｇシリコン膜１３の厚みを薄く形成できる。
【００４５】このため、周辺駆動回路部１のＮ型ＭＯＳ
トランジスタ、および、画素部２のＴＦＴであるＭＯＳ
トランジスタがＯＮ状態の場合、周辺駆動回路部１のＮ
型ＭＯＳトランジスタ、および、画素部２のＴＦＴであ
るＭＯＳトランジスタは、ＯＮ電流がＣＧシリコン膜１
３の第１のシリコン酸化膜１８側近傍領域のみを流れる
ために、信号の高速応答等の高性能な電気特性が得られ
る。
【００４６】また、周辺駆動回路部１のＮ型ＭＯＳトラ
ンジスタ、および、画素部２のＭＯＳトランジスタがＯ
ＦＦ状態の場合、周辺駆動回路部１のＮ型ＭＯＳトラン
ジスタ、および、画素部２のＭＯＳトランジスタは、Ｏ
ＦＦ電流が厚みの薄いＣＧシリコン膜１３を殆ど流れ
る。このため、周辺駆動回路部１のＮ型ＭＯＳトランジ
スタ、および、画素部２のＭＯＳトランジスタは、通常
のチャネル層にＣＧシリコン膜のみを用いたＴＦＴ等の
ＭＯＳトランジスタよりも光耐性が向上するとともに、
ＯＦＦ電流を低減させた良好な電気特性が得られる。
【００４７】図２（ａ）〜（ｈ）は、それぞれ本発明の
実施形態である半導体装置の製造方における各工程を説
明するための断面図である。
【００４８】まず、図２（ａ）に示すように、周辺駆動
回路部１および画素部２が形成される絶縁性基板等の石
英基板１１上に、プラズマＣＶＤ法、または、ＬＰＣＶ
Ｄ（ＬｏｗＰｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐ
ｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって厚み４０ｎｍ
の第１のａ−Ｓｉ膜（非晶質Ｓｉ膜）成膜し、さらに石
英基板１１に温度６００℃以上の加熱処理を施し、第１
のａ−Ｓｉ膜を結晶化させｐ−Ｓｉ膜１２を形成する。
その後、ｐ−Ｓｉ膜１２が形成された石英基板１１を大
気中に放置する。
【００４９】次に、図２（ｂ）に示すように、ｐ−Ｓｉ
膜１２の表面には、大気中の放置による自然酸化によっ
て厚みの薄い自然酸化シリコン膜１４が形成される。そ
の後、ｐ−Ｓｉ膜１２上の全体に、自然酸化シリコン膜
１４を介して、プラズマＣＶＤ法等によって厚み３０ｎ
ｍの第２のａ−Ｓｉ膜を成膜し、さらに、第２のａ−Ｓ
ｉ膜上にＮｉ（ＣＨ3ＣＯＯＨ）2（酢酸ニッケル）を１
０ｐｐｍ溶かした水溶液をスピン塗布し、第２のａ−Ｓ
ｉ膜の結晶化を助長する触媒金属元素としてＮｉを添加
する。この場合、第２のａ−Ｓｉ膜の表面上のＮｉ濃度
は、２×１０12ａｔｍｓ／ｃｍ2程度となるように設定
する。また、触媒金属元素であるＮｉを第２のａ−Ｓｉ
膜の表面に添加する方法としては、スパッタ法，ＣＶＤ
法，プラズマ処理法、蒸着法等のいずれを用いても良
い。
【００５０】その後、窒素雰囲気中にて、石英基板１１
に加熱処理を行い第２のａ−Ｓｉ膜を結晶化させ、ＣＧ
シリコン膜１３を形成する。この場合、加熱処理の条件
は、温度５００℃〜７００℃の範囲内であれば良く、例
えば温度６００℃、１２時間である。ここで、ｐ−Ｓｉ
膜１２とＣＧシリコン膜１３との間には、厚み１ｎｍ以
下の自然酸化シリコン膜１４が形成されており、この自
然酸化シリコン膜１４は、加熱処理において、ｐ−Ｓｉ
膜１２と第２のａ−Ｓｉ膜との界面でのｐ−Ｓｉ膜１２
の面方位に沿った第２のａ−Ｓｉ膜のエピタキシャル成
長を防止する。
【００５１】次に、図２（ｃ）に示すように、触媒金属
元素Ｎｉを含むＣＧシリコン膜１３上に、常圧ＣＶＤ法
等によって厚み２００ｎｍの保護膜１５を成膜し、一般
的なフォトリソグラフィおよびウェットエッチングを用
いてパターニングし、保護膜１５の所定の領域にＣＧシ
リコン膜１３の表面が露出する開口部１６を形成する。
その後、イオン注入法等によって、石英基板１１上の全
面にＶ族元素である燐（Ｐ）イオンを注入し、このた
め、開口部１６のｐ−Ｓｉ膜１２およびＣＧシリコン膜
１３には、燐（Ｐ）イオンが注入されて燐（Ｐ）を高濃
度に含んだ燐（Ｐ）注入領域１６ａを形成する。燐
（Ｐ）のドーズ量は、２×１０15ａｔｍｓ／ｃｍ2程度
である。この場合、保護膜１５は、燐（Ｐ）の注入に対
するマスクとして働き、保護膜１５の下側のＣＧシリコ
ン膜１３には燐（Ｐ）が注入されない。また、燐（Ｐ）
は、ＣＧシリコン膜１３内の触媒金属元素のＮｉを燐
（Ｐ）注入領域１６ａに移動（ゲッタリング）させるゲ
ッタリング元素として作用する。
【００５２】次に、図２（ｄ）に示すように、ＣＧシリ
コン膜１３が成長している石英基板１１に、温度６００
℃、２４時間の加熱条件にて加熱処理を施して、ＣＧシ
リコン膜１３内に含有している触媒金属元素のＮｉを、
燐（Ｐ）を高濃度に含んだ燐（Ｐ）注入領域１６ａに移
動（ゲッタリング）させる。このようなゲッタリング処
理によって保護膜１５の下側のＣＧシリコン膜１３から
触媒金属元素のＮｉが殆ど除去される。尚、ゲッタリン
グのための加熱処理は、温度５００℃〜８００℃の範囲
が望ましく、温度が高い程ゲッタリング効果も増加す
る。
【００５３】次に、バッファード弗酸を用いて、ＣＧシ
リコン膜１３上の保護膜１５を全面除去し、さらに一般
的なフォトリソグラフィおよびドライエッチングを用い
て、燐（Ｐ）を高濃度に含んだ燐（Ｐ）注入領域１６ａ
を除去すると、同時にｐ−Ｓｉ膜１２およびＣＧシリコ
ン膜１３を所定の形状にパターニングする。その後、石
英基板１１上のｐ−Ｓｉ膜１２およびＣＧシリコン膜１
３に、酸素（Ｏ2）雰囲気にて温度９５０℃の加熱処理
を施し、図２（ｅ）に示すように、ｐ−Ｓｉ膜１２およ
びＣＧシリコン膜１３の表面を被覆するように熱酸化膜
１７を形成する。
【００５４】この工程は、第２のゲッタリング処理と呼
ばれ、ｐ−Ｓｉ膜１２およびＣＧシリコン膜１３の表面
に熱酸化膜１７を形成する酸化処理によって、ＣＧシリ
コン膜１３内の結晶欠陥が減少する効果と同時に、前述
のゲッタリング処理により減少した触媒金属元素（Ｎ
ｉ）をさらに除去する効果がある。この第２のゲッタリ
ング処理は、ＨＣｌ、ＨＦ、ＨＢｒ、Ｃｌ2、Ｆ2、Ｂｒ
2等の少なくとも一種類のハロゲン元素を含んだ酸化性
雰囲気中にて加熱処理を行う方が、よりゲッタリング効
果が顕著となる。この場合、加熱処理の温度範囲は、温
度９００℃〜１１５０℃の範囲が望ましく、加熱温度が
高くなる程、熱酸化膜１７内への触媒金属元素（Ｎｉ）
の拡散が促進され、触媒金属元素（Ｎｉ）に対するゲッ
タリング効果が大きくなる。
【００５５】次に、ｐ−Ｓｉ膜１２およびＣＧシリコン
膜１３の表面を被覆している熱酸化膜１７をバッファー
ド弗酸を用いて除去し、さらに、石英基板１１上に、ｐ
−Ｓｉ膜１２およびＣＧシリコン膜１３を埋め込むよう
に、ＣＶＤ法によって厚み６０ｎｍ程度の第１のシリコ
ン酸化膜１８を形成する。第１のシリコン酸化膜１８
は、ゲート絶縁膜として作用する。その後、酸素原子が
含まれる雰囲気中にて、温度９５０℃の加熱処理を行う
ことによってＣＧシリコン膜１３の、第１のシリコン酸
化膜１８との界面近傍の、一部を酸化して第１のシリコ
ン酸化膜１８の厚みを８０ｎｍ程度に増加させる。この
酸化処理によってＣＧシリコン膜１３内の結晶欠陥は減
少し、またＣＧシリコン膜１３と第１のシリコン酸化膜
１８との界面状態も良好になる。このようなＣＧシリコ
ン膜１３を用いることにより、高信頼性、高性能な特性
を有するＴＦＴが得られる。
【００５６】その後、図２（ｆ）に示すように、画素部
２のＴＦＴであるＭＯＳトランジスタの補助容量電極を
形成するために、一般的なフォトリソグラフィによっ
て、少なくともｐ−Ｓｉ膜１２およびＣＧシリコン膜１
３におけるチャネル層１９ａとなる領域を第１のシリコ
ン酸化膜１８を介してレジストにて被覆する。その後、
第１のシリコン酸化膜１８上より、イオン注入によっ
て、ｐ−Ｓｉ膜１２およびＣＧシリコン膜１３に燐
（Ｐ）イオンを注入し、ドレイン領域１９ｃの一部を形
成し、このドレイン電極１９ｃ一部が補助容量電極とし
ての機能を有する。燐（Ｐ）イオンのドーズ量は、２×
１０15ａｔｍｓ／ｃｍ2程度である。
【００５７】その後、レジストを除去し、第１のシリコ
ン酸化膜１８上の全体に、厚み５０ｎｍのｐ−Ｓｉ膜、
厚み１００ｎｍのＷＳｉ膜を順番に成膜し、一般的なフ
ォトリソグラフィおよびドライエッチングを用いて積層
されたｐ−Ｓｉ膜／ＷＳｉ膜をパターニングして、周辺
駆動回路部１のＮ型ＭＯＳトランジスタおよび画素部２
のＭＯＳトランジスタのゲート電極２０と、画素部２の
ＭＯＳトランジスタの補助容量配線２０ａとを形成す
る。
【００５８】次に、ゲート電極２０をマスクとして用い
て、第１のシリコン酸化膜１８上より、イオン注入によ
ってＣＧシリコン膜１３およびｐ−Ｓｉ膜１２に燐
（Ｐ）イオンを注入し、ソース層９ｂおよびドレイン層
１９ｃを形成する。そして、燐（Ｐ）イオンが注入され
ていないゲート電極２０の下方には、チャネル層１９ａ
が形成される。燐（Ｐ）イオンのドーズ量は、２×１０
15ａｔｍｓ／ｃｍ2程度である。さらに、ＣＶＤ法によ
って、第１のシリコン酸化膜１８上に層間絶縁膜として
作用する厚み６００ｎｍの第２のシリコン酸化膜２１を
形成する。その後、ソース層１９ｂおよびドレイン層１
９ｃ内に注入した燐（Ｐ）イオンを電気的に活性化させ
るために、窒素（Ｎ2）雰囲気にて温度９５０℃、３０
分間の加熱熱処理を行い、一般的なフォトリソグラフィ
およびドライエッチングを用いて、図２（ｇ）に示すよ
うに、ソース層１９ｂおよびドレイン層１９ｃ上の第１
のシリコン酸化膜１８および第２のシリコン酸化膜２１
に、ソース層１９ｂおよびドレイン層１９ｃの表面が露
出するように、それぞれソースコンタクトホール２６お
よびドレインコンタクトホール２７を形成する。
【００５９】次に、第２のシリコン酸化膜２１上、ソー
スコンタクトホール２６およびドレインコンタクトホー
ル２７内にＴｉＷ／ＡｌＳｉ／ＴｉＷの３層膜を成膜
し、一般的なフォトリソグラフィおよびドライエッチン
グを用いてパターニングし、ＴｉＷ／ＡｌＳｉ／ＴｉＷ
の３層膜から成るソース電極２２およびドレイン電極２
３を形成する。これらのソース電極２２およびドレイン
電極２３は、それぞれソースコンタクトホール２６およ
びドレインコンタクトホール２７を介してソース層１９
ｂおよびドレイン層１９ｃに接続されている。その後、
第２のシリコン酸化膜２１上、ソース電極２２およびド
レイン電極２３上に窒化膜から成る厚み４００ｎｍの層
間膜２４を形成し、一般的なフォトリソグラフィおよび
ドライエッチングを用いて、画素部２のＭＯＳトランジ
スタのドレイン電極２３上の層間膜２４内に画素コンタ
クトホール２８を形成する。さらに、層間膜２４上、お
よび、画素コンタクトホール２８内に厚み８０ｎｍの透
明導電膜（ＩＴＯ）を形成し、一般的なフォトリソグラ
フィおよびドライエッチングを用いてパターニングし、
透明導電膜（ＩＴＯ）から成る画素電極２５を形成す
る。
【００６０】このように、図２（ａ）〜（ｈ）に示す本
発明の半導体装置の製造方法では、ＣＧシリコン膜１３
およびｐ−Ｓｉ膜１２の２層構造から成るチャネル層１
９ａを形成することによって、信号の高速応答等の高性
能な電気特性を有するとともに、光耐性が向上してＯＦ
Ｆ電流も低減されたＴＦＴが、特別な工程を追加するこ
となしに、周辺駆動回路部１および画素部２に同時に設
けられる。これにより、ＣＧシリコン膜１３を用いたＴ
ＦＴの工程の簡略化が図れる。
【００６１】通常、プロジェクション用の液晶パネル
は、周辺駆動回路部には、信号の高速応答等の高性能な
電気特性を有するＴＦＴが必要であり、画素部には、光
耐性が向上し、ＯＦＦ電流も低減されたＴＦＴが必要で
ある。このため、周辺駆動回路部および画素部のＴＦＴ
を異なる工程にて形成しなければならなかったが、本発
明の半導体装置の製造方法を用いることよって、周辺駆
動回路部および画素部のＴＦＴを同一工程にて形成する
ことができ、これにより光耐性が向上した画像表示品位
の良好なプロジェクション用の液晶パネルが低価格にて
得られる。
【００６２】尚、本実施形態は、本発明の半導体装置の
製造方法によって製造されるＴＦＴの一例であり、本実
施形態に記載されている以外の部分の材料、膜厚、形成
方法等は上記の限りではない。
【００６３】
【発明の効果】本発明の半導体装置は、絶縁性表面を有
する基板上に形成された複数の薄膜トランジスタのチャ
ネル層が、第１の結晶性シリコン膜と第２の結晶性シリ
コン膜との順番にて積層された構造を有することによ
り、ＴＦＴの光耐性の向上およびＯＦＦ電流の低減が図
れる。
【００６４】本発明の半導体装置の製造方法は、絶縁性
表面を有する基板上に形成した第１の非晶質シリコン膜
を加熱処理して第１の結晶性シリコン膜を形成し、さら
に第１の結晶性シリコン膜上に形成し、結晶成長を助長
する触媒金属を添加した第２の非晶質シリコンに膜を加
熱処理して第２の結晶性シリコン膜を形成して、第１の
結晶性シリコン膜および第２の結晶性シリコン膜にイオ
ン注入を行いドレイン層、ソース層およびチャネル層を
形成することにより、工程の簡略化が図れる。
【図面の簡単な説明】【図１】本発明の実施形態である半導体装置の要部の断
面図である。
【図２】（ａ）〜（ｈ）は、それぞれ本発明の実施形態
である半導体装置の製造方法における各工程を説明する
ための断面図である。
【図３】従来の半導体装置の構造断面図である。
【符号の説明】１ 周辺駆動回路部２ 画素部１１ 石英基板１２ ｐ−Ｓｉ膜１３ ＣＧシリコン膜１４ 自然酸化シリコン膜１５ 保護膜１６ 開口部１６ａ 燐（Ｐ）注入領域１７ 熱酸化膜１８ 第１のシリコン酸化膜１９ａ チャネル層１９ｂ ソース層１９ｃ ドレイン層２０ ゲート電極２０ａ 補助容量配線２１ 第２のシリコン酸化膜２２ ソース電極２３ ドレイン電極２４ 層間膜２５ 画素電極２６ ソースコンタクトホール２７ ドレインコンタクトホール２８ 画素コンタクトホール４０ 周辺駆動回路部４１ 画素部５１ 透明基板５２ ソース層５３ チャネル層５４ ドレイン層５５ 第１のシリコン酸化膜５５ａ 第２のシリコン酸化膜５５ｂ 層間膜５６ ゲート電極５７ 補助容量配線５８ ソース電極５９ ドレイン電極６０ 画素電極
フロントページの続き Ｆターム(参考） 5F052 AA11 AA17 DA02 DB01 DB02 DB03 DB07 EA16 FA06 FA19 HA06 JA01 5F110 AA06 AA16 BB02 BB04 CC02 DD03 EE05 EE09 EE14 FF02 FF23 FF29 GG02 GG13 GG19 GG25 GG39 GG45 GG47 HJ01 HJ04 HJ13 HJ23 HL06 HL12 NN04 NN23 NN24 NN35 NN73 PP01 PP10 PP13 PP26 PP34 QQ11 QQ28