【０００１】[0001]
【発明の属する技術分野】本発明は、液晶ディスプレ
イ、ＭＯＳ型撮像装置を駆動するためのシフトレジスタ
に使用して、低電圧、低消費電力で駆動できる信号伝送
回路の駆動方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a driving method of a signal transmission circuit which can be used in a shift register for driving a liquid crystal display and a MOS type image pickup device and can be driven with low voltage and low power consumption.
【０００２】[0002]
【従来の技術】図３は、従来の信号伝送回路の構成を示
す一例である。出力トランジスタ１とブートストラップ
用容量２とブートストラップ用容量充電トランジスタ３
と放電トランジスタ４とＶＤＤ電源５とＶ１、Ｖ２の駆
動パルス６とスタートパルスＶＳＴ７により構成されて
いる。信号伝送回路のスタートパルスＶＳＴ７がブート
ストラップ用容量充電トランジスタＴ１１のゲートに入
力することでブートストラップ用容量Ｃ１がＶＤＤ電源
５のプラス方向に充電され出力トランジスタＴ１２がオ
ンする。その後Ｖ１が出力トランジスタＴ１２のドレイ
ンに入力すると、出力トランジスタＴ１２のゲートに
は、Ｖ１電位とブートストラップ用容量Ｃ１両端の電位
差がプラスされる形で印加されることとなり、出力トラ
ンジスタＴ１２のゲート下の電位がＶ１より大きくでき
る場合、接点Ｎ１２にＶ１パルスが出力できるようにな
る。この出力が信号伝送回路の出力ＯＵＴ１として利用
される。また同時に接点Ｎ１２の電圧が、次段のブート
ストラップ用容量充電トランジスタＴ２１のゲートに印
加されブートストラップ用容量Ｃ２が充電され出力トラ
ンジスタＴ２２がオンする。2. Description of the Related Art FIG. 3 is an example showing a configuration of a conventional signal transmission circuit. Output transistor 1, bootstrap capacitor 2, and bootstrap capacitor charging transistor 3
A discharge transistor 4, a VDD power supply 5, a driving pulse 6 for V1 and V2, and a start pulse VST7. When the start pulse VST7 of the signal transmission circuit is input to the gate of the bootstrap capacitor charging transistor T11, the bootstrap capacitor C1 is charged in the positive direction of the VDD power supply 5 and the output transistor T12 is turned on. After that, when V1 is input to the drain of the output transistor T12, the V1 potential and the potential difference between the both ends of the bootstrap capacitance C1 are applied to the gate of the output transistor T12 in a form of being added, and the potential below the gate of the output transistor T12 is applied. When the potential can be made higher than V1, V1 pulse can be output to the contact N12. This output is used as the output OUT1 of the signal transmission circuit. At the same time, the voltage of the contact N12 is applied to the gate of the bootstrap capacitance charging transistor T21 at the next stage, the bootstrap capacitance C2 is charged, and the output transistor T22 is turned on.
【０００３】その後Ｖ２が出力トランジスタＴ２２のド
レインに入力すると、出力トランジスタＴ２２のゲート
には、Ｖ２電位とブートストラップ用容量Ｃ２両端の電
位差がプラスされる形で印加されることとなり、出力ト
ランジスタＴ２２のゲート下の電位がＶ２より大きくで
きる場合、接点Ｎ２２にＶ２パルスが出力できるように
なる。この出力が信号伝送回路の出力ＯＵＴ２として利
用される。また同時に接点Ｎ２２の電圧が、次段のブー
トストラップ用容量充電トランジスタＴ３１のゲートに
印加されブートストラップ用容量Ｃ３が充電され出力ト
ランジスタＴ３２がオンする。この時、同時に接点Ｎ２
２の電圧は、放電トランジスタＴ１３、Ｔ１４のゲート
に加えられ前段のブートストラップ用容量Ｃ１が放電さ
れる。After that, when V2 is input to the drain of the output transistor T22, the V2 potential and the potential difference between both ends of the bootstrap capacitor C2 are applied to the gate of the output transistor T22 in a positive form, and the output transistor T22 has a potential difference. When the potential under the gate can be made higher than V2, the V2 pulse can be output to the contact N22. This output is used as the output OUT2 of the signal transmission circuit. At the same time, the voltage of the contact N22 is applied to the gate of the bootstrap capacitance charging transistor T31 in the next stage, the bootstrap capacitance C3 is charged, and the output transistor T32 is turned on. At this time, the contact N2 is simultaneously
The voltage of 2 is applied to the gates of the discharge transistors T13 and T14 to discharge the bootstrap capacitance C1 in the preceding stage.
【０００４】このような動作が繰り返されることで、信
号伝送回路は、ＯＵＴ３、ＯＵＴ４など順次、出力を出
す動作を可能にできる。By repeating such an operation, the signal transmission circuit can enable the operation of sequentially outputting outputs such as OUT3 and OUT4.
【０００５】[0005]
【発明が解決しようとする課題】図４は、ＮＭＯＳのみ
を用いた従来の駆動および出力である。この回路は５Ｖ
系の回路であり、Ｖ１、Ｖ２の駆動パルス６の電圧振
幅、スタートパルスＶＳＴ７の電圧振幅およびＶＤＤ５
電圧の全てが５Ｖの場合を示す。FIG. 4 shows a conventional drive and output using only NMOS. This circuit is 5V
Of the drive pulse 6 of V1 and V2, the voltage amplitude of the start pulse VST7, and VDD5.
The case where all the voltages are 5V is shown.
【０００６】時刻ｔ０の時、スタートパルスＶＳＴ７の
電圧５Ｖがブートストラップ用容量充電トランジスタＴ
１１のゲートに入力することでブートストラップ用容量
Ｃ１がＶＤＤ５の５Ｖのプラス方向に充電されて行く
が、ブートストラップ用容量充電トランジスタＴ１１が
エンハンスメント型のＮＭＯＳの場合には、Ｔ１１の閾
値電圧Ｖｔの影響で、Ｔ１１のゲート下の電位が５Ｖに
ならないため、Ｃ１はＶＤＤ５の５ＶからΔＨ０だけ低
い電圧となり出力トランジスタＴ１２がオンする。次に
時刻ｔ１の時、Ｖ１がトランジスタＴ１２のドレインに
入力すると、出力トランジスタＴ１２のゲートには、Ｖ
１電位とブートストラップ用容量Ｃ１両端の電位差（５
Ｖ−ΔＨ０）がプラスされたＨＢ１電圧が印加され、接
点Ｎ１２にＨ１の振幅のパルスが出力することとなる。
また接点Ｎ１２のパルス振幅Ｈ１を、次段のブートスト
ラップ用容量充電トランジスタＴ２１のゲートに入力す
ることでブートストラップ用容量Ｃ２が（Ｈ１−ΔＨ
１）に充電されることとなる。At time t0, the voltage 5V of the start pulse VST7 changes to the bootstrap capacitance charging transistor T.
By inputting to the gate of 11, the bootstrap capacitance C1 is charged in the positive direction of 5V of VDD5. However, when the bootstrap capacitance charging transistor T11 is an enhancement type NMOS, the threshold voltage Vt of T11 Because of the influence, the potential under the gate of T11 does not become 5V, so that C1 becomes a voltage lower than 5V of VDD5 by ΔH0, and the output transistor T12 is turned on. Next, at time t1, when V1 is input to the drain of the transistor T12, V1 is applied to the gate of the output transistor T12.
1 potential and the potential difference (5
The HB1 voltage to which (V−ΔH0) is added is applied, and the pulse having the amplitude of H1 is output to the contact N12.
Further, by inputting the pulse amplitude H1 of the contact N12 to the gate of the bootstrap capacitance charging transistor T21 at the next stage, the bootstrap capacitance C2 becomes (H1-ΔH).
It will be charged in 1).
【０００７】同様に、時刻ｔ２、ｔ３、ｔ４の場合も時
刻ｔ１の動作を繰り返すこととなる。Similarly, at times t2, t3, and t4, the operation at time t1 is repeated.
【０００８】この回路の場合、ブートストラップ用容量
充電トランジスタ３のゲートには最大でも５Ｖ未満の電
圧しか加わらないため、ブートストラップ用容量２の充
電電圧は電源ＶＤＤ５の５Ｖより低い電圧にしか充電で
きないこととなる。したがって、Ｎ２１、Ｎ３１、Ｎ４
１の電位が次第に降下して信号伝送回路が何段か先では
出力が出なくなる。In the case of this circuit, since the voltage of less than 5 V is applied to the gate of the bootstrap capacitor charging transistor 3 at the maximum, the charging voltage of the bootstrap capacitor 2 can be charged only to a voltage lower than 5 V of the power supply VDD5. It will be. Therefore, N21, N31, N4
The potential of 1 gradually decreases, and the signal transmission circuit does not output any number of stages later.
【０００９】特に回路の電源系の低電圧化、たとえば３
Ｖ系の回路などになると動作がより難しくなる。In particular, lowering the voltage of the power supply system of the circuit, for example, 3
The operation becomes more difficult with a V-type circuit or the like.
【００１０】[0010]
【課題を解決するための手段】本発明の信号伝達回路の
駆動方法は、複数の単位回路で構成され、駆動パルスに
したがって前記単位回路からパルス電圧が順次出力され
る信号伝送回路の駆動方法であって、前記単位回路は、
前記駆動パルスをドレインに入力して、前記パルス電圧
としてソースから出力する出力トランジスタと、前記出
力トランジスタのゲートとソースとの間に接続されたブ
ートストラップ容量と、前記ブートストラップ容量を充
電するためにソースが前記出力トランジスタのゲートに
接続され、ドレインが電源線または接地線あるいは充電
パルス線に接続された充電トランジスタとを備え、Ｎ段
目の単位回路の前々段の単位回路（Ｎ−２段目単位回
路）の前記出力トランジスタのソースから前記パルス電
圧が出ている期間は、各単位回路の充電トランジスタが
Ｎ型トランジスタの場合は、前段の単位回路（Ｎ−１段
目単位回路）の出力トランジスタのドレイン電圧がＨｉ
ｇｈレベルで、前記Ｎ段目単位回路の出力トランジスタ
のドレイン電圧がＬｏｗレベル、各単位回路の充電トラ
ンジスタがＰ型トランジスタの場合は前記前段の単位回
路（Ｎ−１段目単位回路）の出力トランジスタのドレイ
ン電圧がＬｏｗレベル、前記Ｎ段目単位回路の出力トラ
ンジスタのドレインがＨｉｇｈレベルであることを特徴
とする。A method for driving a signal transmission circuit according to the present invention is a method for driving a signal transmission circuit which is composed of a plurality of unit circuits and in which pulse voltages are sequentially output from the unit circuits according to drive pulses. So, the unit circuit is
In order to charge the output transistor that inputs the drive pulse into the drain and outputs the pulse voltage from the source as the pulse voltage, the bootstrap capacitance connected between the gate and the source of the output transistor, and the bootstrap capacitance A source transistor connected to the gate of the output transistor and a drain connected to a power source line, a ground line, or a charging pulse line, and a unit circuit (N-2 stages) before the unit circuit of the Nth stage. In the period in which the pulse voltage is output from the source of the output transistor of the eye unit circuit), when the charging transistor of each unit circuit is an N-type transistor, the output of the unit circuit of the previous stage (N-1th stage unit circuit) The drain voltage of the transistor is Hi
If the drain voltage of the output transistor of the Nth stage unit circuit is Low level at the gh level and the charging transistor of each unit circuit is a P-type transistor, the output transistor of the preceding unit circuit (N-1th stage unit circuit) Is at a low level, and the drain of the output transistor of the Nth stage unit circuit is at a high level.
【００１１】したがって、ブートストラップ用容量のプ
ラス側に接続された出力トランジスタのゲートの電位を
次段のブートストラップ用容量充電トランジスタのゲー
トに接続することで、次段のブートストラップ用容量充
電トランジスタのゲートには従来よりも高い電圧が加わ
ることとなり、ブートストラップ用容量充電トランジス
タのゲート下の電位をＶＤＤ電源電圧より高くすること
ができる。これにより次段のブートストラップ用容量に
ＶＤＤ電源電圧を充電することができ、容量への充電電
圧の降下を防ぐことができる。そして伝送段数が増える
ことによるＮ２１、Ｎ３１、Ｎ４１の出力の低下および
出力が出なくなることを防止することができる。Therefore, the potential of the gate of the output transistor connected to the plus side of the bootstrap capacitance is connected to the gate of the bootstrap capacitance charging transistor of the next stage, so that the bootstrap capacitance charging transistor of the next stage is connected. Since a voltage higher than the conventional voltage is applied to the gate, the potential under the gate of the bootstrap capacitance charging transistor can be made higher than the VDD power supply voltage. This allows the bootstrap capacitor in the next stage to be charged with the VDD power supply voltage and prevents the charging voltage from dropping to the capacitor. Then, it is possible to prevent the output of N21, N31, and N41 from being lowered and the output from being stopped due to the increase in the number of transmission stages.
【００１２】[0012]
【発明の実施の形態】図１は、本発明の実施の形態にお
ける信号伝送回路の構成図である。出力トランジスタ１
と、ブートストラップ用容量２と、ブートストラップ用
容量充電トランジスタ３と、放電トランジスタ４と、Ｖ
１、Ｖ２、Ｖ３の駆動パルス６と、スタートパルスＶＳ
Ｔ７とにより構成されている。信号伝送回路のスタート
パルスＶＳＴ７がブートストラップ用容量充電トランジ
スタＴ１１のゲートに入力することで、ブートストラッ
プ用容量Ｃ１がプラス方向に充電され出力トランジスタ
Ｔ１２がオンする。その後、Ｖ１が出力トランジスタＴ
１２のドレインに入力すると、出力トランジスタＴ１２
のゲートには、Ｖ１電位とブートストラップ用容量Ｃ１
両端の電位差がプラスされる形で印加されることとな
り、出力トランジスタ１２のゲート下の電位がＶ１より
大きくできる場合、接点Ｎ１２にＶ１パルスが出力でき
るようになる。この出力が信号伝送回路の出力ＯＵＴ１
として利用される。1 is a block diagram of a signal transmission circuit according to an embodiment of the present invention. Output transistor 1
A bootstrap capacitor 2, a bootstrap capacitor charging transistor 3, a discharging transistor 4, and V
1, V2, V3 drive pulse 6 and start pulse VS
And T7. When the start pulse VST7 of the signal transmission circuit is input to the gate of the bootstrap capacitance charging transistor T11, the bootstrap capacitance C1 is charged in the positive direction and the output transistor T12 is turned on. After that, V1 is the output transistor T
Input to the drain of the output transistor T12
The gate of V1 potential and bootstrap capacitance C1
When the potential under the gate of the output transistor 12 can be made higher than V1, the V1 pulse can be output to the contact N12. This output is the output OUT1 of the signal transmission circuit.
Used as.
【００１３】特に、この回路の利点は、ブートストラッ
プ用容量Ｃ１のプラス側の端子である接点Ｎ１１の電圧
が、次段のブートストラップ用容量充電トランジスタＴ
２１のゲートに印加されているため、次段のブートスト
ラップ用容量充電トランジスタＴ２１のゲートに高い電
圧が印加できる。したがって、次段のブートストラップ
用容量充電トランジスタＴ２１が、たとえエンハンスメ
ント型のＮＭＯＳであっても、ブートストラップ用容量
Ｃ２がＶＤＤ電源電圧に確実に充電でき、出力トランジ
スタＴ２２をオンできることである。In particular, the advantage of this circuit is that the voltage at the contact N11, which is the positive terminal of the bootstrap capacitance C1, is the bootstrap capacitance charging transistor T of the next stage.
Since it is applied to the gate of 21, the high voltage can be applied to the gate of the bootstrap capacitance charging transistor T21 in the next stage. Therefore, even if the bootstrap capacitance charging transistor T21 in the next stage is an enhancement type NMOS, the bootstrap capacitance C2 can be reliably charged to the VDD power supply voltage, and the output transistor T22 can be turned on.
【００１４】その後、Ｖ２が出力トランジスタＴ２２の
ドレインに入力すると、出力トランジスタＴ２２のゲー
トには、Ｖ２電位とブートストラップ用容量Ｃ２両端の
電位差がプラスされる形で印加されることとなり、出力
トランジスタＴ２２のゲート下の電位がＶ２より大きく
でき、接点Ｎ２２にＶ２パルスが出力できるようにな
る。この出力が信号伝送回路の出力ＯＵＴ２として利用
される。After that, when V2 is input to the drain of the output transistor T22, the gate of the output transistor T22 is applied in such a manner that the potential difference between the V2 potential and the bootstrap capacitance C2 is added, and the output transistor T22 is applied. The potential under the gate of can be made higher than V2, and V2 pulse can be output to the contact N22. This output is used as the output OUT2 of the signal transmission circuit.
【００１５】また同時に、ブートストラップ用容量Ｃ２
のプラス側の端子である接点Ｎ２１の電圧が、次段のブ
ートストラップ用容量充電トランジスタＴ３１のゲート
に印加され、ブートストラップ用容量Ｃ３がＶＤＤ電源
電圧に確実に充電され出力トランジスタＴ３２がオンす
る。At the same time, the bootstrap capacitance C2
The voltage of the contact N21, which is the terminal on the positive side of, is applied to the gate of the bootstrap capacitance charging transistor T31 at the next stage, the bootstrap capacitance C3 is reliably charged to the VDD power supply voltage, and the output transistor T32 turns on.
【００１６】このようにして全ての信号伝送段におい
て、ブートストラップ用容量２のプラス側の端子電圧が
次段のブートストラップ用容量充電トランジスタ３のゲ
ートに加わるため、次段のブートストラップ用容量を確
実にＶＤＤ電源電圧に充電できることとなり、電圧降下
の無い、低電圧、低消費電力の信号伝送回路を実現でき
る。In this manner, in all the signal transmission stages, the plus side terminal voltage of the bootstrap capacitance 2 is applied to the gate of the bootstrap capacitance charging transistor 3 of the next stage, so that the bootstrap capacitance of the next stage is obtained. Since the VDD power supply voltage can be surely charged, it is possible to realize a signal transmission circuit with low voltage, low voltage, and low power consumption.
【００１７】この回路においては、上記のように出力Ｏ
ＵＴ１に出力トランジスタＴ１２のドレイン電圧Ｖ１が
出ている間は、次段のブートストラップ用容量Ｃ２がブ
ートストラップ用容量充電トランジスタＴ２１のドレイ
ン電圧ＶＤＤの３Ｖに充電されるので、Ｔ３１の閾値電
圧が低い場合にはブートストラップ用容量充電トランジ
スタＴ３１がオンする可能性がある。ブートストラップ
用容量充電トランジスタＴ３１がオンすると、ブートス
トラップ用容量Ｃ３は、ＶＤＤ電源電圧のプラス電圧方
向に充電される。ブートストラップ用容量Ｃ３が充電す
ると、出力トランジスタＴ３２がオンして、出力ＯＵＴ
３に出力トランジスタＴ３２のドレイン電圧Ｖ１の一部
が出るという誤動作の可能性があるため、Ｖ３パルスは
Ｌｏｗレベルにする必要がある。In this circuit, as described above, the output O
While the drain voltage V1 of the output transistor T12 is output to UT1, the bootstrap capacitance C2 of the next stage is charged to 3V of the drain voltage VDD of the bootstrap capacitance charging transistor T21, so that the threshold voltage of T31 is low. In this case, the bootstrap capacitance charging transistor T31 may be turned on. When the bootstrap capacitance charging transistor T31 is turned on, the bootstrap capacitance C3 is charged in the positive voltage direction of the VDD power supply voltage. When the bootstrap capacitance C3 is charged, the output transistor T32 is turned on, and the output OUT
Since there is a possibility of malfunction that part of the drain voltage V1 of the output transistor T32 appears at 3, the V3 pulse needs to be at the Low level.
【００１８】このとき、特にＶ３パルスのＬｏｗレベル
を０Ｖにしておくと、素子外部からの入力電圧数を減ら
すことができ、回路規模の縮小もでき、安定する。At this time, in particular, if the Low level of the V3 pulse is set to 0 V, the number of input voltages from the outside of the element can be reduced, the circuit scale can be reduced, and the stability can be achieved.
【００１９】したがって、信号伝送回路において、必要
とされる出力ＯＵＴ１に対し、次々段の出力ＯＵＴ３に
関係する出力トランジスタのドレインのパルスをＬｏｗ
レベルにすれば良い。同様に、信号伝送回路において、
必要とされるＮ段目の出力が出ている間は、その出力よ
り先の次々段（Ｎ＋２段目）の出力に関係する出力トラ
ンジスタのドレインのパルスをＬｏｗレベルにすれば、
信号伝送回路の（Ｎ＋２段目）の出力の誤動作を防ぐこ
とができる。Therefore, in the signal transmission circuit, with respect to the required output OUT1, the pulse of the drain of the output transistor related to the output OUT3 of the next stage is Low.
Just set it to a level. Similarly, in the signal transmission circuit,
While the required output of the Nth stage is being output, by setting the pulse of the drain of the output transistor related to the output of the next stage (N + 2nd stage) prior to that output to the Low level,
It is possible to prevent a malfunction of the output of the (N + 2nd) stage of the signal transmission circuit.
【００２０】このような手段を実現するために、出力ト
ランジスタのドレインパルスの種類を最も少なくするた
めには、３種類のパルスがあれば良いため、出力トラン
ジスタのドレインパルスは、３相駆動を行う場合が最も
駆動回路を少なくすることができる。In order to realize such a means, in order to minimize the number of types of drain pulse of the output transistor, it is sufficient to have three types of pulses. Therefore, the drain pulse of the output transistor is three-phase driven. In this case, the number of drive circuits can be reduced.
【００２１】また、ブートストラップ用容量２に充電し
た電圧を放電する手段として、回路のトランジスタや電
源を少なくする方法として、ブートストラップ用容量Ｃ
１の場合は放電トランジスタＴ１３のソース側をブート
ストラップ用容量Ｃ１のプラス側へ接続し、放電トラン
ジスタＴ１４のソース側をブートストラップ用容量Ｃ１
のマイナス側へ接続し、放電トランジスタＴ１３、Ｔ１
４のゲートに次段出力トランジスタのソース側の接点Ｎ
２２を接続することで、接点Ｎ２２にＶ２パルスが出力
された時にブートストラップ用容量Ｃ１が放電される。Further, as a means for discharging the voltage charged in the bootstrap capacitor 2, as a method for reducing the number of transistors and power supplies in the circuit, the bootstrap capacitor C is used.
In the case of 1, the source side of the discharge transistor T13 is connected to the plus side of the bootstrap capacitance C1, and the source side of the discharge transistor T14 is connected to the bootstrap capacitance C1.
Connected to the negative side of the discharge transistors T13, T1
The contact N on the source side of the next stage output transistor is connected to the gate of 4.
By connecting 22 the bootstrap capacitor C1 is discharged when a V2 pulse is output to the contact N22.
【００２２】この構成により、放電トランジスタを２個
追加するだけで放電ができ、他の外部入力パルスなどが
無い規模の小さい回路構成で信号伝送回路を実現するこ
とができる。With this configuration, it is possible to discharge by simply adding two discharge transistors, and it is possible to realize a signal transmission circuit with a small-scale circuit configuration without other external input pulses.
【００２３】図２は、ＮＭＯＳのみを用いた本発明の実
施の形態における駆動および出力である。この回路はＶ
１、Ｖ２、Ｖ３の駆動パルス６の電圧振幅およびＶＤＤ
電源電圧が３Ｖで、スタートパルスＶＳＴ７の電圧振幅
が５Ｖの場合を示す。FIG. 2 shows driving and output in the embodiment of the present invention using only NMOS. This circuit is V
Voltage amplitude of drive pulse 6 of 1, V2, V3 and VDD
The case where the power supply voltage is 3V and the voltage amplitude of the start pulse VST7 is 5V is shown.
【００２４】図１を見ると、スタートパルスＶＳＴ７が
入力するブートストラップ用容量充電トランジスタＴ１
１の場合のみブートストラップ用容量Ｃ１１のプラス側
の端子電圧が供給できないため、スタートパルスＶＳＴ
７のみＶ１、Ｖ２の駆動電圧より高い電圧の５Ｖで駆動
することでブートストラップ用容量Ｃ１をＶＤＤ電源電
圧の３Ｖに充電することができる。したがって、スター
トパルスＶＳＴ７の電圧をＶ１、Ｖ２の駆動電圧より高
くすることでスタートパルスＶＳＴ７の入力トランジス
タでの電圧降下を防ぐことができる。Referring to FIG. 1, the bootstrap capacitance charging transistor T1 to which the start pulse VST7 is input.
Only in the case of 1, the terminal voltage on the plus side of the bootstrap capacitor C11 cannot be supplied, so the start pulse VST
It is possible to charge the bootstrap capacitance C1 to the VDD power supply voltage of 3V by driving only 7 with 5V, which is higher than the drive voltages of V1 and V2. Therefore, by making the voltage of the start pulse VST7 higher than the drive voltage of V1 and V2, it is possible to prevent the voltage drop in the input transistor of the start pulse VST7.
【００２５】時刻ｔ０の時、スタートパルスＶＳＴ７の
電圧は、エンハンスメント型のＮＭＯＳであるブートス
トラップ用容量充電トランジスタＴ１１の閾値電圧Ｖｔ
があった場合でもＴ１１のゲート下の電圧が３Ｖ以上に
なるように５Ｖを印加した。これでブートストラップ用
容量Ｃ１がＶＤＤ電源電圧の３Ｖに充電される。At time t0, the voltage of the start pulse VST7 is the threshold voltage Vt of the bootstrap capacitance charging transistor T11 which is an enhancement type NMOS.
Even if there was, 5 V was applied so that the voltage under the gate of T11 would be 3 V or more. As a result, the bootstrap capacitor C1 is charged to the VDD power supply voltage of 3V.
【００２６】次に時刻ｔ１の時、Ｖ１が出力トランジス
タＴ１２のドレインに入力すると、出力トランジスタＴ
１２のゲートには、Ｖ１電位３Ｖとブートストラップ用
容量Ｃ１両端の電位差３Ｖがプラスされた高い電圧であ
るＨＢ１電圧が印加されるため、接点Ｎ１２に３Ｖ振幅
のＶ１パルスが確実に出力することとなる。またブート
ストラップ用容量Ｃ１のプラス側の端子である接点Ｎ１
１のパルスＨＢ１を、次段のブートストラップ用容量充
電トランジスタＴ２１のゲートに入力することでブート
ストラップ用容量Ｃ２が確実にＶＤＤ電源電圧の３Ｖに
充電されることとなる。この時、ブートストラップ用容
量Ｃ２の電圧が、次々段のブートストラップ用容量充電
トランジスタＴ３１のゲートに入力することでブートス
トラップ用容量Ｃ３がプラスに充電されるため、ＯＵＴ
３に出力がでる誤動作を防止するようにＶ３のＬｏｗレ
ベルを０Ｖとしている。Next, at time t1, when V1 is input to the drain of the output transistor T12, the output transistor T12
The HB1 voltage, which is a high voltage obtained by adding the V1 potential of 3 V and the potential difference of 3 V across the bootstrap capacitor C1 to the gate of 12, is applied, so that the V1 pulse of 3 V amplitude is surely output to the contact N12. Become. Also, the contact N1 which is the positive terminal of the bootstrap capacitor C1.
By inputting the pulse HB1 of 1 to the gate of the bootstrap capacitance charging transistor T21 at the next stage, the bootstrap capacitance C2 is reliably charged to 3V of the VDD power supply voltage. At this time, the voltage of the bootstrap capacitance C2 is input to the gate of the bootstrap capacitance charging transistor T31 at the next stage, so that the bootstrap capacitance C3 is positively charged.
The low level of V3 is set to 0 V so as to prevent a malfunction that an output appears at 3.
【００２７】同様に、時刻ｔ２、ｔ３、ｔ４の場合も時
刻ｔ１の動作を繰り返すこととなる。この図の場合、時
刻ｔ１ではＶ１がＨｉｇｈで、Ｖ３がＬｏｗであり、時
刻ｔ２ではＶ２がＨｉｇｈで、Ｖ１がＬｏｗであり、時
刻ｔ３ではＶ３がＨｉｇｈで、Ｖ２がＬｏｗであり、時
刻ｔ４では、時刻ｔ１と同じでＶ１がＨｉｇｈで、Ｖ３
がＬｏｗとして、誤動作を防止している。Similarly, at times t2, t3, and t4, the operation at time t1 is repeated. In the case of this figure, V1 is High and V3 is Low at time t1, V2 is High and V1 is Low at time t2, V3 is High and V2 is Low at time t3, and at time t4. , Same as time t1, V1 is High, V3
Is Low to prevent malfunction.
【００２８】このように本実施の形態の場合、次段のブ
ートストラップ用容量充電トランジスタ３のゲートには
常にブートストラップ用容量２のプラス側の端子電圧が
加わるため次段のブートストラップ用容量を確実に３Ｖ
に充電できることとなり、電圧降下の無い、３Ｖの低電
圧で低消費電力の信号伝送回路を実現できる。As described above, in the case of the present embodiment, since the positive terminal voltage of the bootstrap capacitor 2 is always applied to the gate of the bootstrap capacitance charging transistor 3 of the next stage, the bootstrap capacitor of the next stage is used. Certainly 3V
As a result, a signal transmission circuit with a low voltage of 3 V and low power consumption can be realized without voltage drop.
【００２９】また、上記の実施の形態では、Ｎ型ＭＯＳ
のトランジスタの場合を示したが、全てＰ型ＭＯＳの場
合についても、同様な効果を得ることができる。Further, in the above embodiment, the N-type MOS is
Although the case of the transistor is shown, the same effect can be obtained also in the case of all P-type MOS.
【００３０】[0030]
【発明の効果】以上説明したように、本発明の信号伝送
回路の駆動方法では、ブートストラップ用容量のプラス
側が接続された出力トランジスタのゲートの電位を次段
のブートストラップ用容量充電トランジスタのゲートに
接続することで、次段のブートストラップ用容量充電ト
ランジスタのゲートには、従来よりも高い電圧が加わる
こととなり、ブートストラップ用容量充電トランジスタ
のゲート下の電位をブートストラップ用容量充電トラン
ジスタのドレイン電圧より高くすることができる。これ
により次段のブートストラップ用容量に次段のブートス
トラップ用容量充電トランジスタのドレイン電圧を確実
に充電することができ、容量への充電電圧の降下を防ぐ
ことができる。したがって伝送段数が増えることによる
出力の低下および出力が出なくなることを防止すること
ができ低電圧駆動を実現することができる。As described above, according to the driving method of the signal transmission circuit of the present invention, the potential of the gate of the output transistor to which the plus side of the bootstrap capacitor is connected is set to the gate of the bootstrap capacitance charging transistor of the next stage. By connecting to, the higher voltage than before is applied to the gate of the bootstrap capacitance charging transistor, and the potential under the gate of the bootstrap capacitance charging transistor is set to the drain of the bootstrap capacitance charging transistor. It can be higher than the voltage. As a result, the bootstrap capacitance of the next stage can be reliably charged with the drain voltage of the bootstrap capacitance charging transistor of the next stage, and a drop in the charging voltage to the capacitance can be prevented. Therefore, it is possible to prevent the output from decreasing and the output from not being output due to the increase in the number of transmission stages, and it is possible to realize low voltage driving.
【００３１】また、ドレイン電圧を３相駆動のパルスで
動作することで、回路の誤動作を防止できると同時に、
駆動パルス数を最も少なくできる。Further, by operating the drain voltage with a pulse for three-phase driving, it is possible to prevent malfunction of the circuit and at the same time,
The number of drive pulses can be minimized.
【００３２】本発明の信号伝送回路の駆動方法は、液晶
ディスプレイ、ＭＯＳ型撮像装置低電圧駆動実現の要請
に沿いながら、信号伝送回路をシフトレジスタに使用し
て、低電圧化を実現するものであって、産業上極めて有
用である。The driving method of the signal transmission circuit of the present invention realizes the low voltage by using the signal transmission circuit for the shift register in accordance with the demand for realizing the low voltage driving of the liquid crystal display and the MOS type image pickup device. Therefore, it is extremely useful industrially.
【図１】本発明の実施の形態における信号伝送回路を示
す図FIG. 1 is a diagram showing a signal transmission circuit according to an embodiment of the present invention.
【図２】本発明の実施の形態における駆動および出力を
説明する図FIG. 2 is a diagram illustrating driving and output in the embodiment of the present invention.
【図３】従来の信号伝送回路を示す図FIG. 3 is a diagram showing a conventional signal transmission circuit.
【図４】従来の駆動および出力を説明する図FIG. 4 is a diagram illustrating conventional driving and output.
１ 出力トランジスタ２ ブートストラップ用容量３ ブートストラップ用容量充電トランジスタ４ 放電トランジスタ５ ＶＤＤ電源６ 駆動パルス７ スタートパルス1 output transistor2 Bootstrap capacity3 Capacitance charging transistor for bootstrap4 discharge transistor5 VDD power supply6 drive pulse7 Start pulse
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002049107AJP3674592B2 (en) | 2002-02-26 | 2002-02-26 | Driving method of signal transmission circuit |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002049107AJP3674592B2 (en) | 2002-02-26 | 2002-02-26 | Driving method of signal transmission circuit |
| Publication Number | Publication Date |
|---|---|
| JP2003249848Atrue JP2003249848A (en) | 2003-09-05 |
| JP3674592B2 JP3674592B2 (en) | 2005-07-20 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002049107AExpired - Fee RelatedJP3674592B2 (en) | 2002-02-26 | 2002-02-26 | Driving method of signal transmission circuit |
| Country | Link |
|---|---|
| JP (1) | JP3674592B2 (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006351165A (en)* | 2005-05-20 | 2006-12-28 | Nec Corp | Bootstrap circuit and shift register, scanning circuit and display device using the same |
| JP2007151092A (en)* | 2005-10-18 | 2007-06-14 | Semiconductor Energy Lab Co Ltd | Shift register, semiconductor device, display device, and electronic device |
| WO2011080936A1 (en)* | 2009-12-28 | 2011-07-07 | シャープ株式会社 | Shift register |
| JP2012095303A (en)* | 2011-11-02 | 2012-05-17 | Semiconductor Energy Lab Co Ltd | Semiconductor device and driving method for the same |
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| JP2013069402A (en)* | 2005-10-18 | 2013-04-18 | Semiconductor Energy Lab Co Ltd | Semiconductor device, shift register, and display device |
| US8743044B2 (en) | 2006-09-29 | 2014-06-03 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| WO2014208123A1 (en)* | 2013-06-28 | 2014-12-31 | シャープ株式会社 | Unit shift register circuit, shift register circuit, method for controlling unit shift register circuit, and display device |
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| US12002529B2 (en) | 2005-10-18 | 2024-06-04 | Semiconductor Energy Laboratory Co., Ltd. | Shift register, semiconductor device, display device, and electronic device |
| US11699497B2 (en) | 2005-10-18 | 2023-07-11 | Semiconductor Energy Laboratory Co., Ltd. | Shift register, semiconductor device, display device, and electronic device |
| US11011244B2 (en) | 2005-10-18 | 2021-05-18 | Semiconductor Energy Laboratory Co., Ltd. | Shift register, semiconductor device, display device, and electronic device |
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| US9646714B2 (en) | 2005-10-18 | 2017-05-09 | Semiconductor Energy Laboratory Co., Ltd. | Shift register, semiconductor device, display device, and electronic device |
| US10297618B2 (en) | 2006-09-29 | 2019-05-21 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US9536903B2 (en) | 2006-09-29 | 2017-01-03 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US9842861B2 (en) | 2006-09-29 | 2017-12-12 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US8902145B2 (en) | 2006-09-29 | 2014-12-02 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US8743044B2 (en) | 2006-09-29 | 2014-06-03 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US10930683B2 (en) | 2006-09-29 | 2021-02-23 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US11967598B2 (en) | 2006-09-29 | 2024-04-23 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
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| KR20080060824A (en) | Shift register | |
| JP2003249848A (en) | Driving method of signal transmission circuit |
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval | Free format text:JAPANESE INTERMEDIATE CODE: A971007 Effective date:20050209 | |
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) | Free format text:JAPANESE INTERMEDIATE CODE: A01 Effective date:20050405 | |
| A61 | First payment of annual fees (during grant procedure) | Free format text:JAPANESE INTERMEDIATE CODE: A61 Effective date:20050418 | |
| FPAY | Renewal fee payment (event date is renewal date of database) | Free format text:PAYMENT UNTIL: 20090513 Year of fee payment:4 | |
| FPAY | Renewal fee payment (event date is renewal date of database) | Free format text:PAYMENT UNTIL: 20100513 Year of fee payment:5 | |
| FPAY | Renewal fee payment (event date is renewal date of database) | Free format text:PAYMENT UNTIL: 20110513 Year of fee payment:6 | |
| FPAY | Renewal fee payment (event date is renewal date of database) | Free format text:PAYMENT UNTIL: 20110513 Year of fee payment:6 | |
| FPAY | Renewal fee payment (event date is renewal date of database) | Free format text:PAYMENT UNTIL: 20120513 Year of fee payment:7 | |
| LAPS | Cancellation because of no payment of annual fees |