【０００１】[0001]
【発明の属する技術分野】本発明は、たとえば半導体プ
ロセス技術において、比較的に簡易且つ低コストの設備
で微細パターンを形成することができ、しかも、寸法精
度に優れて規格外れが少ない生産性に優れたレジストパ
ターンの形成方法、半導体装置の製造方法およびレジス
トパターンの形成装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention provides, for example, in semiconductor process technology, a fine pattern can be formed with relatively simple and low-cost equipment, and further, it has excellent dimensional accuracy and less out-of-specification productivity. The present invention relates to an excellent resist pattern forming method, a semiconductor device manufacturing method, and a resist pattern forming apparatus.
【０００２】[0002]
【従来の技術】たとえば半導体プロセス技術において、
さらなる微細加工の実現に向けてのリソグラフィ技術の
アプローチとして、露光装置の短波長化、高ＮＡ化が一
般的である。しかしながら、これらは、新たな設備投資
や、大幅なプロセス変更を伴うため、現実的には容易で
はない。2. Description of the Related Art For example, in semiconductor process technology,
As an approach of lithography technology for realizing further fine processing, it is general to shorten the wavelength of the exposure apparatus and increase the NA. However, these are not easy in practice because they involve new capital investment and significant process changes.
【０００３】そこで、少ない投資と、小さなプロセス変
更で、微細加工を行うための試みが盛んに行われてい
る。例として、露光装置の照明系に工夫を凝らす変形照
明技術（輪帯照明、４極照明など）や、レティクルに工
夫を施す位相シフトマスク技術などが挙げられる。ま
た、レジストプロセス側の工夫としては、たとえば特開
平１０−７３９２７号公報などに示すＲＥＬＡＣＳ（Re
solution Enhancement Lithography Assisted by Chemi
cal Shrink）法、特開平１１−１１９４４３号公報に示
すThermal Flow法などに代表されるパターンシュリンク
技術が盛んに検討されている。Therefore, attempts have been made actively for fine processing with a small investment and a small process change. Examples include modified illumination technology (ring-shaped illumination, four-pole illumination, etc.) that devises the illumination system of the exposure apparatus, and phase shift mask technology that devises the reticle. As a device on the resist process side, for example, RELACS (Re
solution Enhancement Lithography Assisted by Chemi
Cal Shrink) method and the pattern shrink technology represented by the thermal flow method disclosed in Japanese Patent Laid-Open No. 11-119443 are being actively studied.
【０００４】ところで、このような微細化に伴い、その
プロセス技術も益々重要になってきている。リソグラフ
ィ工程での重要な項目としては、「寸法」と「合わせズ
レ」であり、これらは、製品の製造歩留まりに大きな影
響を与える。寸法においては、一般に最小寸法の約１／
１０以下の厳密な制御が要求される。たとえば１００ｎ
ｍのパターンの場合には、１００±１０ｎｍ程度以下に
制御されなければならない。By the way, with such miniaturization, the process technology has become more and more important. "Dimension" and "misalignment" are important items in the lithography process, and these have a great influence on the manufacturing yield of products. In terms of dimensions, it is generally about 1 / of the smallest dimension.
Strict control of 10 or less is required. For example, 100n
In the case of a pattern of m, it has to be controlled to about 100 ± 10 nm or less.
【０００５】したがって、前述したパターンシュリンク
技術の内のＲＥＬＡＣＳ法においても、通常のリソグラ
フィ作業と同様に、工程の最終段階で、各種検査（寸法
測定など）により規格判定を行い、規格に合ったものだ
けを次工程（エッチング、イオン注入、ＣＶＤ、金属膜
成長）に送る。Therefore, also in the RELACS method, which is one of the above-described pattern shrink techniques, the standard judgment is performed by various inspections (dimension measurement, etc.) at the final stage of the process, as in the case of the normal lithography work, and the standard conforms to the standard. Only is sent to the next step (etching, ion implantation, CVD, metal film growth).
【０００６】[0006]
【発明が解決しようとする課題】ところが、従来のパタ
ーンシュリンク技術においては、たとえばＲＥＬＡＣＳ
の処理条件は、予め求めておいた条件をいったん導入し
てしまえば、通常、変更することなく同一条件で処理し
続ける。そのため、たとえば基板下地層における反射率
の変化、レジスト材料の感度変化、露光装置の露光量制
御精度の変化などの経時的あるいは突発的な変化によ
り、ＲＥＬＡＣＳの処理前に、寸法変動が引き起こされ
ることがある。この寸法変動に基づく寸法ズレは、その
ままの状態で、次工程であるＲＥＬＡＣＳ処理に引き継
がれることから、最終的なリソグラフィ後の仕上がり寸
法が、目的とする寸法からずれた寸法になり、規格外れ
が多くなるという課題がある。However, in the conventional pattern shrink technology, for example, RELACS is used.
As for the processing conditions, once the previously calculated conditions are introduced, the processing is usually continued under the same conditions without change. Therefore, dimensional fluctuations may occur before the RELACS process due to changes with time or sudden changes, such as changes in the reflectance of the substrate underlayer, changes in the sensitivity of the resist material, changes in the exposure amount control accuracy of the exposure apparatus. There is. The dimensional deviation due to this dimensional variation is inherited as it is in the next step, RELACS processing, so that the final finished dimension after lithography becomes a dimension deviated from the target dimension, which is out of specification. There is a problem that it will increase.
【０００７】本発明は、このような実状に鑑みてなさ
れ、比較的に簡易且つ低コストの設備で微細パターンを
形成することができ、しかも、寸法精度に優れて規格外
れが少ない生産性に優れたレジストパターンの形成方
法、半導体装置の製造方法およびレジストパターンの形
成装置を提供することを目的とする。The present invention has been made in view of the above circumstances, and is capable of forming a fine pattern with relatively simple and low-cost equipment, and is excellent in dimensional accuracy and less out of specification and excellent in productivity. It is another object of the present invention to provide a resist pattern forming method, a semiconductor device manufacturing method, and a resist pattern forming apparatus.
【０００８】[0008]
【課題を解決するための手段】上記目的を達成するため
に、本発明に係るレジストパターンの形成方法は、被加
工基板の表面に初期パターンのレジスト層を形成する初
期パターン形成工程と、前記レジスト層の初期パターン
の寸法を計測する計測工程と、測定された初期パターン
の寸法情報と、目標寸法とのズレ量を算出するズレ量算
出工程と、前記ズレ量と、後工程で行われる前記初期パ
ターンの寸法を変化させるためのパターン寸法変更工程
における処理条件との関係式から、前記処理条件を算出
する最適条件算出工程と、前記最適条件算出工程で算出
された処理条件で、前記初期パターンの寸法を変化させ
るパターン寸法変更工程とを有する。本発明において、
前記レジスト層は、単層でも多層でも良い。また、被加
工基板としては、特に限定されず、半導体ウエハ、半導
体回路が形成される表示装置用基板などであっても良
い。また、被加工基板の表面には、下地層が形成してあ
っても良い。In order to achieve the above object, a method of forming a resist pattern according to the present invention comprises an initial pattern forming step of forming a resist layer having an initial pattern on the surface of a substrate to be processed, and the resist described above. A measurement step of measuring the dimension of the initial pattern of the layer, dimension information of the measured initial pattern, a deviation amount calculation step of calculating a deviation amount from the target dimension, the deviation amount, and the initial step performed in a subsequent step. From the relational expression with the processing condition in the pattern size changing process for changing the pattern size, the optimum condition calculating step for calculating the processing condition, and the processing condition calculated in the optimum condition calculating step, A pattern dimension changing step of changing the dimension. In the present invention,
The resist layer may be a single layer or a multilayer. The substrate to be processed is not particularly limited, and may be a semiconductor wafer, a display device substrate on which a semiconductor circuit is formed, or the like. A base layer may be formed on the surface of the substrate to be processed.
【０００９】本発明に係るレジストパターンの形成方法
では、露光装置の短波長化や、高ＮＡ化や、変形照明技
術（輪帯照明、４極照明など）や、位相シフトマスク技
術などを必ずしも必要とはしないで、パターンシュリン
ク技術を用いて、初期パターンの寸法を変化させ、微細
パターンを得ることができる。このため、比較的に簡易
且つ低コストの設備で微細パターンを形成することがで
きる。ただし、本発明の方法に加えて、これらの微細パ
ターン技術を組み合わせることもできる。The resist pattern forming method according to the present invention does not necessarily require shortening the wavelength of the exposure apparatus, increasing the NA, deforming illumination technology (annular illumination, four-pole illumination, etc.), phase shift mask technology, or the like. Instead, the pattern shrink technology can be used to change the dimensions of the initial pattern to obtain a fine pattern. Therefore, it is possible to form a fine pattern with relatively simple and low-cost equipment. However, these fine pattern techniques can be combined in addition to the method of the present invention.
【００１０】また、本発明の方法によれば、最適条件算
出工程で算出された処理条件で、前記初期パターンの寸
法を変化させて微細パターンを得る。すなわち、本発明
では、何らかの条件により初期パターンの寸法変動が生
じたとしても、その寸法変動を考慮に入れた条件で、初
期パターンの寸法を変化させる。このため、最終的に得
られる微細パターンの寸法は、目的とする寸法にかなり
近づくことになる。したがって、本発明の方法は、寸法
精度に優れ、得られるパターン寸法の規格外れが少なく
なり、生産性に優れている。Further, according to the method of the present invention, the size of the initial pattern is changed under the processing conditions calculated in the optimum condition calculating step to obtain a fine pattern. That is, in the present invention, even if the dimensional variation of the initial pattern occurs due to some condition, the dimension of the initial pattern is changed under the condition that takes the dimensional variation into consideration. Therefore, the size of the finally obtained fine pattern is considerably close to the target size. Therefore, the method of the present invention is excellent in dimensional accuracy, less out of specification of the obtained pattern dimension, and excellent in productivity.
【００１１】好ましくは、前記パターン寸法変更工程
が、前記初期パターンのレジスト層の表面にパターン寸
法変更剤を塗布する工程と、塗布されたパターン寸法変
更剤を前記レジスト層と共に加熱処理または光照射処理
する工程とを含む。好ましくは、前記パターン寸法変更
剤が、酸の存在により架橋反応を生じる材料を含む。好
ましくは、前記初期パターンのレジスト層の少なくとも
表面が、加熱処理または光照射処理により酸を発生する
材質で構成してある。このような工程を含むプロセス
を、たとえばＲＥＬＡＣＳ法と称される。本発明の方法
は、ＲＥＬＡＣＳ法の利点を生かした上に、寸法精度の
向上を図ることができる。Preferably, the pattern size changing step applies a pattern size changing agent to the surface of the resist layer having the initial pattern, and the applied pattern size changing agent is heat-treated or light-irradiated together with the resist layer. And a step of performing. Preferably, the pattern size changing agent contains a material that causes a crosslinking reaction in the presence of an acid. Preferably, at least the surface of the resist layer having the initial pattern is made of a material that generates an acid by heat treatment or light irradiation treatment. A process including such steps is called, for example, a RELACS method. The method of the present invention can improve the dimensional accuracy in addition to taking advantage of the RELACS method.
【００１２】好ましくは、前記パターン寸法変更工程
が、前記初期パターンのレジスト層を加熱処理してリフ
ローさせる工程を含む。このような工程を含むプロセス
が、たとえばThermal Flow法と称される。本発明の方法
は、Thermal Flow法の利点を生かした上に、寸法精度の
向上を図ることができる。Preferably, the pattern size changing step includes a step of heat-treating and reflowing the resist layer of the initial pattern. A process including such steps is called, for example, the Thermal Flow method. The method of the present invention can improve the dimensional accuracy in addition to taking advantage of the Thermal Flow method.
【００１３】好ましくは、前記処理条件が、加熱温度、
加熱時間、光照射エネルギー強度、光照射時間のいずれ
か１つ以上のパラメータである。これらのパラメータ
が、初期パターンの寸法変化の度合を決定する。Preferably, the treatment conditions are heating temperature,
It is any one or more parameters of heating time, light irradiation energy intensity, and light irradiation time. These parameters determine the degree of dimensional change of the initial pattern.
【００１４】好ましくは、前記関係式が一次関数であ
る。ＲＥＬＡＣＳ法およびThermal Flow法などでは、加
熱温度、加熱時間、光照射エネルギー強度、光照射時間
などのパラメータと、パターン寸法とは、微小寸法範囲
に於いて、実験的にも一次関数の関係にあるからであ
る。Preferably, the relational expression is a linear function. In the RELACS method and the Thermal Flow method, the parameters such as heating temperature, heating time, light irradiation energy intensity, and light irradiation time have a linear relationship with the pattern dimension even in a small dimension range experimentally. Because.
【００１５】本発明の半導体装置の製造方法は、上記い
ずれかに記載のレジストパターンの形成方法によりレジ
ストパターンを形成した後、前記レジストパターンをマ
スクとして、被加工基板の表面をエッチング加工または
イオン注入することを特徴とする。According to the method for manufacturing a semiconductor device of the present invention, after the resist pattern is formed by any one of the methods for forming a resist pattern described above, the surface of the substrate to be processed is etched or ion-implanted using the resist pattern as a mask. It is characterized by doing.
【００１６】あるいは、前記レジストパターンをマスク
として、被加工基板の表面に、微細パターンを堆積させ
る。あるいは、前記レジストパターンをマスクとして、
被加工基板の表面から、微細パターンを成長させる。Alternatively, using the resist pattern as a mask, a fine pattern is deposited on the surface of the substrate to be processed. Alternatively, using the resist pattern as a mask,
A fine pattern is grown from the surface of the substrate to be processed.
【００１７】本発明の半導体装置の製造方法によれば、
本発明のレジストパターンの形成方法の利点を生かし
て、半導体装置を製造することができる。According to the method of manufacturing a semiconductor device of the present invention,
A semiconductor device can be manufactured by taking advantage of the method of forming a resist pattern of the present invention.
【００１８】本発明に係るレジストパターンの形成装置
は、被加工基板の表面に初期パターンのレジスト層を形
成する初期パターン形成手段と、前記レジスト層の初期
パターンの寸法を計測する計測手段と、測定された初期
パターンの寸法情報と、目標寸法とのズレ量を算出する
ズレ量算出手段と、前記ズレ量と、後工程で行われる前
記初期パターンの寸法を変化させるためのパターン寸法
変更工程における処理条件との関係式から、前記処理条
件を算出する最適条件算出手段と、前記最適条件算出手
段で算出された処理条件で、前記初期パターンの寸法を
変化させるパターン寸法変更手段とを有する。The resist pattern forming apparatus according to the present invention comprises an initial pattern forming means for forming a resist layer having an initial pattern on the surface of a substrate to be processed, a measuring means for measuring the dimensions of the initial pattern of the resist layer, and a measuring means. Dimension information of the created initial pattern, deviation amount calculating means for calculating a deviation amount from a target dimension, the deviation amount, and processing in a pattern dimension changing step for changing the dimension of the initial pattern performed in a subsequent step. It has an optimum condition calculating means for calculating the processing condition from a relational expression with the condition, and a pattern size changing means for changing the size of the initial pattern under the processing condition calculated by the optimum condition calculating means.
【００１９】好ましくは、前記初期パターン形成手段
が、レジスト塗布手段と、前記レジスト塗布手段で塗布
されたレジストの表面を初期パターンで露光する露光手
段とを有する。露光手段としては、特に限定されず、露
光装置などが例示される。Preferably, the initial pattern forming means has a resist applying means and an exposing means for exposing the surface of the resist applied by the resist applying means with an initial pattern. The exposure means is not particularly limited, and an exposure device or the like is exemplified.
【００２０】前記計測手段としては、特に限定されず、
たとえば測長ＳＥＭ（測長用走査型電子顕微鏡）が例示
される。The measuring means is not particularly limited,
For example, a length measurement SEM (scanning electron microscope for length measurement) is exemplified.
【００２１】好ましくは、前記パターン寸法変更手段
が、前記初期パターンのレジスト層の表面にパターン寸
法変更剤を塗布する塗布手段と、塗布されたパターン寸
法変更剤を前記レジスト層と共に加熱処理または光照射
処理する加熱処理手段または光照射手段とを含む。前記
光照射手段は、たとえば一括露光装置などであっても良
い。Preferably, the pattern size changing means applies a pattern size changing agent to the surface of the resist layer of the initial pattern, and the applied pattern size changing agent together with the resist layer is subjected to heat treatment or light irradiation. A heat treatment means or a light irradiation means for treating. The light irradiation means may be, for example, a collective exposure device.
【００２２】本発明では、前記パターン寸法変更手段
が、前記初期パターンのレジスト層を加熱処理してリフ
ローさせる加熱手段を含んでも良い。In the present invention, the pattern size changing means may include a heating means for heat-treating and reflowing the resist layer of the initial pattern.
【００２３】本発明に係るレジストパターンの形成装置
によれば、本発明に係るレジストパターンの形成方法を
容易に実施することができる。According to the resist pattern forming apparatus of the present invention, the resist pattern forming method of the present invention can be easily implemented.
【００２４】[0024]
【発明の実施の形態】以下、本発明を、図面に示す実施
形態に基づき説明する。図１（Ａ）〜図１（Ｄ）は本発
明の一実施形態に係る半導体装置の製造方法の一例を示
す要部断面図、図２は図１（Ｄ）の続きの工程を示す要
部断面図、図３はレジストパターンの加工装置の一構成
例を示す概略図、図４は図１および図２に示す工程を実
施するためのフローチャート図、図５はRELACS剤の加熱
温度とパターン寸法との関係を示すグラフ、図６はRELA
CS剤の加熱時間とパターン寸法との関係を示すグラフ、
図７（Ａ）〜図７（Ｃ）は本発明の他の実施形態に係る
半導体装置の製造方法の一例を示す要部断面図、図８は
図７に示す工程を実施するためのフローチャート図、図
９はパターンのリフローのための加熱温度とパターン寸
法との関係を示すグラフ、図１０はパターンのリフロー
のための加熱時間とパターン寸法との関係を示すグラフ
である。BEST MODE FOR CARRYING OUT THE INVENTION The present invention will be described below based on the embodiments shown in the drawings. 1 (A) to 1 (D) are cross-sectional views of an essential part showing an example of a method for manufacturing a semiconductor device according to an embodiment of the present invention, and FIG. 2 is an essential part showing a step subsequent to FIG. 1 (D). Sectional view, FIG. 3 is a schematic view showing an example of the structure of a resist pattern processing apparatus, FIG. 4 is a flow chart for carrying out the steps shown in FIGS. 1 and 2, and FIG. 5 is a heating temperature of RELACS agent and pattern dimensions. Graph showing the relationship with
A graph showing the relationship between the heating time of the CS agent and the pattern dimension,
7 (A) to 7 (C) are cross-sectional views of an essential part showing an example of a method for manufacturing a semiconductor device according to another embodiment of the present invention, and FIG. 8 is a flow chart for carrying out the process shown in FIG. 7. 9 is a graph showing the relationship between the heating temperature for pattern reflow and the pattern size, and FIG. 10 is a graph showing the relationship between the heating time for pattern reflow and the pattern size.
【００２５】第１実施形態本発明の一実施形態に係る半導体装置の製造方法では、
いわゆるＲＥＬＡＣＳ法を利用して、微細パターン幅の
レジスト開口部を形成し、その微細パターン幅のレジス
ト開口部を利用して、微細パターン幅のエッチング領
域、イオン注入領域、析出領域、あるいは成長領域を形
成する。以下、詳細に説明する。First Embodiment In a method of manufacturing a semiconductor device according to anembodiment of the present invention,
The so-called RELACS method is used to form a resist opening having a fine pattern width, and the resist opening having the fine pattern width is used to form an etching region, an ion implantation region, a deposition region, or a growth region of the fine pattern width. Form. The details will be described below.
【００２６】本実施形態の方法では、図１（Ａ）に示す
ように、被加工基板としての半導体基板２を準備する。
半導体基板２は、たとえばシリコンウエハなどで構成さ
れ、その表面に不純物拡散領域が形成してあっても良
く、または絶縁層、導電層などのパターン加工すべき下
地層などが形成してあっても良い。In the method of this embodiment, as shown in FIG. 1A, a semiconductor substrate 2 as a substrate to be processed is prepared.
The semiconductor substrate 2 is composed of, for example, a silicon wafer, and may have an impurity diffusion region formed on the surface thereof, or may have an underlying layer such as an insulating layer or a conductive layer to be patterned. good.
【００２７】次に、本実施形態の方法では、図４に示す
ステップＳ１および図１（Ａ）に示すように、半導体基
板２の表面に、レジストを塗布してレジスト層４を形成
する。本発明では、レジスト層４の材質は、特に限定さ
れないが、本実施形態では、ＲＥＬＡＣＳ法を用いるた
めに、加熱処理または光照射処理により酸を発生するレ
ジストで構成してある。具体的には、ノボラック樹脂と
ナフトキノンジアジド系感光剤の混合物を主成分とする
レジスト、あるいは酸を発生する機構を有する化学増幅
型レジストを用いることが好ましい。レジスト層４の塗
布厚さは、特に限定されないが、たとえば０.３〜１.０
μｍ程度である。Next, in the method of the present embodiment, as shown in step S1 shown in FIG. 4 and FIG. 1A, a resist is applied to the surface of the semiconductor substrate 2 to form a resist layer 4. In the present invention, the material of the resist layer 4 is not particularly limited, but in the present embodiment, since the RELACS method is used, the resist layer 4 is made of a resist that generates an acid by heat treatment or light irradiation treatment. Specifically, it is preferable to use a resist containing a mixture of a novolac resin and a naphthoquinonediazide-based photosensitizer as a main component, or a chemically amplified resist having a mechanism for generating an acid. The coating thickness of the resist layer 4 is not particularly limited, but is, for example, 0.3 to 1.0.
It is about μm.
【００２８】次に、図４に示すステップＳ２に示すよう
に、レジスト層４の表面に、図１（Ｂ）に示す初期パタ
ーンのレジストパターン４ａを得るための露光を行う。
露光は、露光装置を用いて行い、その光源としては、特
に限定されず、ｇ線、ｉ線、または、Ｄｅｅｐ−ＵＶ、
ＫｒＦエキシマ、ＡｒＦエキシマ、ＥＢ（電子線）、Ｘ
−ｒａｙなど、レジスト層４の感度波長に対応した光源
を用いる。Next, as shown in step S2 shown in FIG. 4, the surface of the resist layer 4 is exposed to obtain the resist pattern 4a having the initial pattern shown in FIG. 1 (B).
The exposure is performed using an exposure device, and its light source is not particularly limited, and g-line, i-line, or Deep-UV, Deep-UV,
KrF excimer, ArF excimer, EB (electron beam), X
A light source corresponding to the sensitivity wavelength of the resist layer 4, such as -ray, is used.
【００２９】次に、図４に示すステップＳ３では、レジ
スト層４の加熱処理、たとえばＰＥＢ（露光後加熱）を
行い（たとえば、ＰＥＢ温度：５０〜１３０℃）、レジ
スト層４の解像度を向上させる。或いは化学増幅型レジ
ストの場合、発生した酸が溶解抑止剤（基）に作用し
て、分解させアルカリ可溶にする。その後、図４に示す
ステップＳ４にて、現像を行い、図１（Ｂ）に示す初期
パターンのレジストパターン４ａを得る。この加熱処理
および現像処理は、たとえば図３に示すコータデベロッ
パ（初期パターン形成手段を兼ねる）２０により行う。
現像に際しては、たとえばＴＭＡＨ（テトラメチルアン
モニウムハイドロオキサイド）などの約０.０５〜３.０
ｗｔ％のアルカリ水浴液を用いることができる。Next, in step S3 shown in FIG. 4, the resist layer 4 is heat-treated, for example PEB (post-exposure heating) (for example, PEB temperature: 50 to 130 ° C.) to improve the resolution of the resist layer 4. . Alternatively, in the case of a chemically amplified resist, the generated acid acts on the dissolution inhibitor (group) to decompose it and make it alkali-soluble. Then, in step S4 shown in FIG. 4, development is performed to obtain a resist pattern 4a having an initial pattern shown in FIG. The heat treatment and the development treatment are performed by, for example, a coater developer (also serving as an initial pattern forming means) 20 shown in FIG.
At the time of development, for example, TMAH (tetramethylammonium hydroxide) or the like is used in an amount of about 0.05 to 3.0.
A wt% alkaline water bath may be used.
【００３０】現像処理された半導体基板２は、次に図３
に示す測長ＳＥＭ２２に移され、図４に示すステップＳ
５にて、レジストパターン４ａにおける寸法測定が行わ
れる。本実施形態では、図１（Ｂ）に示すように、レジ
ストパターン４ａ間のライン間寸法Ｌ１がシュリンクす
べき重要な寸法であるので、その寸法Ｌ１を測長ＳＥＭ
２２（計測手段）で測定する。なお、その他の寸法、た
とえばパターン幅などを同時に測定しても良い。The semiconductor substrate 2 which has been subjected to the development treatment is then subjected to the process shown in FIG.
The measurement SEM22 shown in FIG.
At 5, the dimension measurement of the resist pattern 4a is performed. In this embodiment, as shown in FIG. 1B, the line-to-line dimension L1 between the resist patterns 4a is an important dimension to be shrunk.
22 (measurement means). Other dimensions, such as the pattern width, may be measured at the same time.
【００３１】図３に示す測長ＳＥＭ２２は、ネットワー
ク２６により、ホストコンピュータ２４およびコータデ
ベロッパ２０に接続してある。ネットワーク２６は、単
なるケーブルであっても良く、これらの装置間で信号の
送受信が行えるものであれば何でも良い。測長ＳＥＭ２
２で測定された測定データは、ホストコンピュータ２４
（ズレ量算出手段および最適条件算出手段を含む）に送
られ、そこで、図４に示すステップＳ６およびＳ７の処
理が行われる。The length measuring SEM 22 shown in FIG. 3 is connected to the host computer 24 and the coater developer 20 by a network 26. The network 26 may be a simple cable, and may be anything as long as it can transmit and receive signals between these devices. Length measurement SEM2
The measurement data measured in 2 is stored in the host computer 24.
(Including the deviation amount calculating means and the optimum condition calculating means), where the processing of steps S6 and S7 shown in FIG. 4 is performed.
【００３２】ステップＳ６では、測長ＳＥＭ２２で測定
した、たとえば図１（Ｂ）に示す寸法Ｌ１が、この段階
での目標寸法とのズレ量を計算する。この計算は、図３
に示すホストコンピュータ２４により行われる。In step S6, the amount of deviation from the target dimension at this stage is calculated from the dimension L1 shown in FIG. 1B, which is measured by the length measuring SEM 22, for example. This calculation is shown in Figure 3.
The host computer 24 shown in FIG.
【００３３】次に、図４に示すステップＳ７では、ステ
ップＳ６にて計算したズレ量に基づき、後工程で行われ
る前記初期パターンの寸法を変化させるためのパターン
寸法変更工程における処理条件との関係式から、処理条
件を算出する。本実施形態では、パターン寸法変更工程
は、図４に示すステップＳ８のＲＥＬＡＣＳ剤塗布工程
の後にステップＳ９で行われるＲＥＬＡＣＳ法における
加熱処理である。Next, in step S7 shown in FIG. 4, based on the deviation amount calculated in step S6, the relation with the processing condition in the pattern size changing process for changing the size of the initial pattern performed in the subsequent process. The processing condition is calculated from the formula. In the present embodiment, the pattern dimension changing process is a heat treatment in the RELACS method performed in step S9 after the RELACS agent applying process of step S8 shown in FIG.
【００３４】ＲＥＬＡＣＳ法では、図１（Ｃ）に示すよ
うに、初期パターンのレジストパターン４ａが形成され
た半導体基板２の表面に、ＲＥＬＡＣＳ剤（パターン寸
法変更剤）を塗布し、ＲＥＬＡＣＳ剤層６を形成する。
ＲＥＬＡＣＳ剤の塗布は、図３に示すコータデベロッパ
２０により行われる。その塗布方法は、均一に塗布可能
であれば、特に限定されるものではなく、スプレーによ
る塗布、回転塗布、あるいはＲＥＬＡＣＳ溶液中に浸漬
（ディッピング）することにより塗布することも可能で
ある。In the RELACS method, as shown in FIG. 1C, a RELACS agent (pattern size changing agent) is applied to the surface of the semiconductor substrate 2 on which the resist pattern 4a having the initial pattern is formed, and the RELACS agent layer 6 is formed. To form.
The RELACS agent is applied by the coater developer 20 shown in FIG. The application method is not particularly limited as long as it can be applied uniformly, and application by spraying, spin coating, or dipping in a RELACS solution is also possible.
【００３５】ＲＥＬＡＣＳ剤は、酸の存在により架橋反
応を生じるものであり、たとえば水溶性樹脂の１種類、
または水溶性樹脂の２種類以上の混合物、あるいは水溶
性樹脂の２種類以上による共重合物を主成分とするもの
などで構成される。なお、ＲＥＬＡＣＳ剤は、レジスト
層４を溶解しないものであることが好ましい。The RELACS agent causes a cross-linking reaction in the presence of an acid. For example, one kind of water-soluble resin,
Alternatively, it is composed of a mixture of two or more kinds of water-soluble resins, or one containing a copolymer of two or more kinds of water-soluble resins as a main component. The RELACS agent preferably does not dissolve the resist layer 4.
【００３６】水溶性樹脂としては、たとえばポリアクリ
ル酸、ポリビニルアセタール、ポリビニルピロリドン、
ポリビニルアルコール、ポリエチレンイミン、ポリエチ
レンオキシド、スチレン−無水マレイン酸共重合体、ポ
リビニルアミン、ポリアリルアミン、オキサゾリン基含
有水溶性樹脂、水溶性メラミン樹脂、水溶性尿素樹脂、
アルキッド樹脂、スルホンアミドのうちの１種類、また
はこれらの２種類以上の混合物、或いはこれらの塩を主
成分とするものが用いられる。Examples of the water-soluble resin include polyacrylic acid, polyvinyl acetal, polyvinyl pyrrolidone,
Polyvinyl alcohol, polyethyleneimine, polyethylene oxide, styrene-maleic anhydride copolymer, polyvinylamine, polyallylamine, oxazoline group-containing water-soluble resin, water-soluble melamine resin, water-soluble urea resin,
One of alkyd resin and sulfonamide, a mixture of two or more of these, or one containing these salts as main components is used.
【００３７】あるいは、ＲＥＬＡＣＳ剤は、水溶性架橋
剤の１種類または水溶性架橋剤の２種類以上の混合物を
主成分とし、酸の存在により架橋反応を生じるものであ
ってもよい。水溶性架橋剤としては、メラミン誘導体、
尿素誘導体、ベンゾグアナミン、グリコールウリルのう
ちの１種類またはこれらの２種類以上の混合物を主成分
とするものなどが用いられる。Alternatively, the RELACS agent may contain one kind of water-soluble cross-linking agent or a mixture of two or more kinds of water-soluble cross-linking agents as main components and cause a cross-linking reaction in the presence of an acid. As the water-soluble crosslinking agent, a melamine derivative,
One of urea derivative, benzoguanamine, glycoluril, or a mixture containing two or more kinds of these as the main component is used.
【００３８】図１（Ｃ）に示すように、ＲＥＬＡＣＳ剤
層６を形成した後に、図４に示すステップＳ９にて加熱
処理を行えば、図１（Ｄ）に示すように、レジストパタ
ーン４ａから発生される酸の拡散が促進される。その結
果、酸は、ＲＥＬＡＣＳ剤層６中へ拡散して供給され、
これらの層の界面において、架橋反応を発生させ、所定
厚みの架橋反応層８が形成される。After the RELACS agent layer 6 is formed as shown in FIG. 1C, if heat treatment is performed in step S9 shown in FIG. 4, the resist pattern 4a is removed from the resist pattern 4a as shown in FIG. 1D. The diffusion of the generated acid is promoted. As a result, the acid is diffused and supplied into the RELACS agent layer 6,
At the interface between these layers, a crosslinking reaction is caused to form a crosslinking reaction layer 8 having a predetermined thickness.
【００３９】その後、水あるいはＴＭＡＨ等のアルカリ
水溶液の現像液を用いて、架橋していないＲＥＬＡＣＳ
層６を現像剥離すれば、図２に示すように、図１（Ｂ）
に示す寸法Ｌ１に比較してシュリンクされたライン間寸
法Ｌ２を持つ最終パターンのレジストパターン１０が得
られる。このレジストパターン１０の開口部を通して、
エッチング、イオン注入、蒸着処理、金属膜成長などの
パターン加工を行うことで、露光装置の露光波長などに
より限定される線幅以下の微細幅のパターン加工を行う
ことができる。After that, RELACS which is not cross-linked is used by using a developing solution of water or an alkaline aqueous solution such as TMAH.
When the layer 6 is peeled off by development, as shown in FIG.
As a result, the final resist pattern 10 having a dimension L2 between the shrinked lines is obtained as compared with the dimension L1 shown in FIG. Through the opening of the resist pattern 10,
By performing pattern processing such as etching, ion implantation, vapor deposition processing, and metal film growth, it is possible to perform pattern processing with a fine width equal to or smaller than the line width limited by the exposure wavelength of the exposure apparatus.
【００４０】本実施形態では、図４に示すステップＳ９
において行われる加熱処理（Bake）の温度／時間は、例
えば８５℃〜１５０℃／６０〜１５０ｓｅｃであり、用
いるレジスト材料および／またはＲＥＬＡＣＳ剤の種
類、必要とする架橋反応層８の厚みなどにより、最適条
件に設定される。In this embodiment, step S9 shown in FIG.
The temperature / time of the heat treatment (Bake) performed in is, for example, 85 ° C. to 150 ° C./60 to 150 sec, depending on the type of resist material and / or RELACS agent used, the required thickness of the crosslinking reaction layer 8, and the like. The optimum conditions are set.
【００４１】しかも本実施形態では、このいったん設定
された加熱処理の最適な温度および／または時間を、図
４に示すステップＳ６にて計算されたズレ量ΔＬに基づ
き、ステップＳ７にて最適条件を変化させ、その条件に
基づき、ステップＳ９にて加熱処理する。変更された最
適条件のデータは、図３に示すネットワーク２６を通し
てホストコンピュータ２４からコータデベロッパ２０に
送信され、その変更された最適条件で加熱処理が成され
る。たとえば図５に示すように、ＲＥＬＡＣＳ剤層６を
形成した後に行われる加熱処理の温度Ｔ１と、最終的に
シュリンクされて得られる寸法Ｌ２とは、微小寸法範囲
において、一次関数的な関係にあり、加熱温度を高くす
るほど、寸法Ｌ２がシュリンクする傾向にある。すなわ
ち、Ｌ２＝ａ×Ｔ１＋ｂの関係にある。なお、ａおよび
ｂは係数であり、図５において、ａは、グラフの傾きを
示し、約−３ｎｍ／°Ｃである。Moreover, in this embodiment, the optimum temperature and / or time of the heat treatment once set is set in step S7 based on the deviation amount ΔL calculated in step S6 shown in FIG. The temperature is changed, and heat treatment is performed in step S9 based on the conditions. The changed optimum condition data is transmitted from the host computer 24 to the coater developer 20 through the network 26 shown in FIG. 3, and the heat treatment is performed under the changed optimum conditions. For example, as shown in FIG. 5, the temperature T1 of the heat treatment performed after forming the RELACS agent layer 6 and the dimension L2 finally obtained by shrinking have a linear function relationship in the minute dimension range. As the heating temperature is increased, the dimension L2 tends to shrink. That is, there is a relationship of L2 = a × T1 + b. Note that a and b are coefficients, and in FIG. 5, a indicates the slope of the graph, which is about −3 nm / ° C.
【００４２】そこで、いったん設定された加熱処理の初
期最適温度をTintとし、ステップＳ６にて求められたズ
レ量をΔＬとすると、最終的に得られる寸法Ｌ２を目標
寸法とするためには、変更後の最適温度Ｔ１は、次に示
す関係式（１）から求められる。Therefore, assuming that the initial optimum temperature of the heat treatment once set is Tint and the deviation amount obtained in step S6 is ΔL, the dimension L2 finally obtained is changed to be the target dimension. The subsequent optimum temperature T1 is obtained from the following relational expression (1).
【００４３】Ｔ１＝Tint−ΔＬ／ａ …（１）すなわち、ΔＬ＝−１０ｎｍ（ステップＳ６での目標寸
法よりも１０ｎｍ細い）であるとすると、変更後の最適
温度Ｔ１は、初期最適温度Tintよりも、ΔＬ／ａ＝約
３．３°Ｃ下げた温度になる。T1 = Tint−ΔL / a (1) That is, assuming that ΔL = −10 nm (10 nm thinner than the target dimension in step S6), the changed optimum temperature T1 is lower than the initial optimum temperature Tint. Also, ΔL / a is a temperature lowered by about 3.3 ° C.
【００４４】その変更後の最適温度Ｔ１でステップＳ９
における加熱処理を行うことで、図２に示す架橋反応層
８の厚みが調節され、最終的に得られる寸法Ｌ２を、所
望の目的寸法に限りなく近づけることができる。At the optimum temperature T1 after the change, step S9
The thickness of the cross-linking reaction layer 8 shown in FIG. 2 is adjusted by performing the heat treatment in (2), and the finally obtained dimension L2 can be made as close as possible to the desired target dimension.
【００４５】なお、図６に示すように、ステップＳ９に
て行われる加熱処理の時間と、最終的に得られる寸法Ｌ
２との関係は、図５に示す関係と同様な関係にある。そ
こで、いったん設定された加熱処理の初期最適加熱時間
をｔintとし、図６に示すグラフの傾きをａ’とし、ス
テップＳ６にて求められたズレ量をΔＬとすると、最終
的に得られる寸法Ｌ２を目標寸法とするためには、変更
後の最適加熱時間ｔ１は、次に示す関係式（２）から求
められる。As shown in FIG. 6, the time of the heat treatment performed in step S9 and the finally obtained dimension L
The relationship with 2 is similar to the relationship shown in FIG. Therefore, assuming that the initial optimum heating time of the heat treatment once set is tint, the slope of the graph shown in FIG. 6 is a ′, and the deviation amount obtained in step S6 is ΔL, the finally obtained dimension L2 is obtained. In order to obtain the target dimension, the changed optimum heating time t1 is obtained from the following relational expression (2).
【００４６】ｔ１＝ｔint−ΔＬ／ａ’ …（２）したがって、その変更後の最適加熱時間ｔ１でステップ
Ｓ９における加熱処理を行うことで、図２に示す架橋反
応層８の厚みが調節され、最終的に得られる寸法Ｌ２
を、所望の目的寸法に限りなく近づけることができる。T1 = tint-ΔL / a '(2) Therefore, the thickness of the cross-linking reaction layer 8 shown in FIG. 2 is adjusted by performing the heat treatment in step S9 for the changed optimum heating time t1. Finally obtained dimension L2
Can be as close as possible to the desired target size.
【００４７】なお、図５および図６に示す関係は、たと
えば図３に示すホストコンピュータ２４のデータベース
に記憶してあり、そのデータベースに基づき、ホストコ
ンピュータ２４は、上記の関係式（１）および／または
（２）から、変更後の最適条件（温度Ｔ１、時間ｔ１）
を求める。その変更後の最適条件は、コータデベロッパ
２０に送信され、コータデベロッパ２０では、その変更
後の最適条件で、加熱処理を行う。この意味で、コータ
デベロッパ２０は、本発明のパターン寸法変更手段に相
当する。The relationships shown in FIGS. 5 and 6 are stored in, for example, the database of the host computer 24 shown in FIG. 3, and based on the database, the host computer 24 uses the above relational expressions (1) and / Or from (2), the changed optimum conditions (temperature T1, time t1)
Ask for. The changed optimum conditions are transmitted to the coater developer 20, and the coater developer 20 performs the heat treatment under the changed optimum conditions. In this sense, the coater developer 20 corresponds to the pattern dimension changing means of the present invention.
【００４８】図４に示すように、ステップＳ９にて、前
述した加熱処理および現像処理を行い、図２に示すレジ
ストパターン１０を得た後には、図４に示すステップＳ
１０にて、図２に示す実際の寸法Ｌ２を、たとえば図３
に示す測長ＳＥＭ２２により測定する。その寸法Ｌ２が
規格範囲内であれば、ステップＳ１１にて、合わせズレ
を測定する。合わせズレが規格範囲内であれば、ステッ
プＳ１２にて外観検査を行い、外観に異常がなければ、
ステップＳ１３にて次工程に移る。次工程としては、前
述したように、図２に示すレジストパターン１０の開口
部を通して、イオン注入する工程、エッチングする工
程、蒸着する工程、金属膜成長させる工程などがある。
これらの工程により、半導体基板２の表面に高精度な微
細パターンの形成が可能になる。なお、ステップ１０，
１１，１２において規格外れとなった場合には、ステッ
プＳ１４にて、図２に示すレジストパターン１０を全て
剥離し、ステップＳ１以降の工程を繰り返す。As shown in FIG. 4, after the above-mentioned heat treatment and development treatment are carried out in step S9 to obtain the resist pattern 10 shown in FIG. 2, step S9 shown in FIG.
At 10, the actual size L2 shown in FIG.
It is measured by the length measuring SEM22 shown in. If the dimension L2 is within the standard range, the misalignment is measured in step S11. If the misalignment is within the standard range, the appearance inspection is performed in step S12, and if there is no abnormality in the appearance,
In step S13, the next step is performed. As the next process, as described above, there are a process of ion implantation, a process of etching, a process of vapor deposition, a process of growing a metal film, etc. through the opening of the resist pattern 10 shown in FIG.
Through these steps, it becomes possible to form a highly precise fine pattern on the surface of the semiconductor substrate 2. In addition, step 10,
When the values are out of the specifications in 11 and 12, the resist pattern 10 shown in FIG. 2 is all peeled off in step S14, and the steps from step S1 are repeated.
【００４９】本実施形態に係る方法では、露光装置の短
波長化や、高ＮＡ化や、変形照明技術（輪帯照明、４極
照明など）や、位相シフトマスク技術などを必ずしも必
要とはしないで、ＲＥＬＡＣＳ技術を用いて、初期パタ
ーンの寸法を変化させ、微細パターンを得ることができ
る。このため、比較的に簡易且つ低コストの設備で微細
パターンを形成することができる。The method according to the present embodiment does not necessarily require shortening the wavelength of the exposure apparatus, increasing the NA, deforming illumination technology (annular illumination, quadrupole illumination, etc.), phase shift mask technology, or the like. Then, by using the RELACS technology, it is possible to change the dimensions of the initial pattern and obtain a fine pattern. Therefore, it is possible to form a fine pattern with relatively simple and low-cost equipment.
【００５０】また、本実施形態の方法によれば、図４に
示すステップＳ７で算出された処理条件（温度、時間）
で、初期パターンのレジストパターン４ａの寸法を変化
させて微細パターンを得る。すなわち、本実施形態で
は、何らかの条件によりパターン４ａの寸法変動が生じ
たとしても、その寸法変動を考慮に入れた条件で、パタ
ーン４ａの寸法を変化させて、最終パターンのレジスト
パターン１０を得る。このため、最終的に得られる微細
パターンの寸法Ｌ２は、目的とする寸法にかなり近づく
ことになる。したがって、本実施形態の方法は、寸法精
度に優れ、図４に示すステップＳ１０，Ｓ１１，Ｓ１２
における規格外れが少なくなり、生産性に優れている。Further, according to the method of this embodiment, the processing conditions (temperature, time) calculated in step S7 shown in FIG.
Then, the size of the resist pattern 4a of the initial pattern is changed to obtain a fine pattern. That is, in the present embodiment, even if the dimension variation of the pattern 4a occurs due to some condition, the dimension of the pattern 4a is varied under the conditions that take the dimension variation into consideration to obtain the resist pattern 10 of the final pattern. Therefore, the dimension L2 of the finally obtained fine pattern is considerably close to the target dimension. Therefore, the method of the present embodiment has excellent dimensional accuracy, and steps S10, S11, S12 shown in FIG.
Out-of-specification is reduced and the productivity is excellent.
【００５１】なお、図４に示すステップＳ５，Ｓ６，Ｓ
７，Ｓ９が、本実施形態の最も重要なポイントであり、
これらのステップは、各半導体基板２毎に行うことが好
ましいが、所定枚数処理した後の半導体基板２毎にのみ
行うようにしても良い。Incidentally, steps S5, S6 and S shown in FIG.
7, S9 is the most important point of this embodiment,
These steps are preferably performed for each semiconductor substrate 2, but may be performed only for each semiconductor substrate 2 after processing a predetermined number of sheets.
【００５２】また、上述した実施形態において、ステッ
プＳ７にて求めた変更後の最適条件は、加熱温度および
／または加熱時間であるが、その他の条件であっても良
い。たとえばステップＳ９にて加熱処理の代わりに光照
射処理（たとえば全面露光）を行い、図１（Ｄ）に示す
架橋反応層８を形成することもあり、その場合の条件
は、全面露光のための照射エネルギー強度、照射時間な
どになる。Further, in the above-described embodiment, the changed optimum conditions obtained in step S7 are the heating temperature and / or the heating time, but other conditions may be used. For example, in step S9, a light irradiation process (for example, whole surface exposure) may be performed instead of the heat treatment to form the cross-linking reaction layer 8 shown in FIG. 1 (D). Irradiation energy intensity, irradiation time, etc.
【００５３】さらに、上述したＲＥＬＡＣＳ法では、通
常のレジスト材料を用いて、図１（Ｂ）に示すレジスト
パターン４ａを形成した後、そのレジストパターン４ａ
を酸性液体または酸性気体により表面処理を施しても良
い。その表面処理により、レジストパターン４ａの少な
くとも表面で酸を発生するからである。Further, in the above-mentioned RELACS method, after the resist pattern 4a shown in FIG. 1B is formed by using an ordinary resist material, the resist pattern 4a is formed.
May be surface-treated with an acidic liquid or an acidic gas. This is because the surface treatment generates an acid on at least the surface of the resist pattern 4a.
【００５４】第２実施形態本実施形態の方法は、本発明の方法を、いわゆるTherma
l Flow法に適用した例であり、微細パターン幅のレジス
ト開口部を形成し、その微細パターン幅のレジスト開口
部を利用して、微細パターン幅のエッチング領域、イオ
ン注入領域、析出領域、あるいは成長領域を形成する。
以下、詳細に説明する。ただし、以下の説明では、前記
第１実施形態の説明と重複する部分の説明は省略する。Second Embodiment The method of this embodiment is the same as the method of the present invention.
This is an example of application to the Flow method, in which a resist opening with a fine pattern width is formed and the resist opening with a fine pattern width is used to etch a fine pattern width, an ion implantation area, a deposition area, or a growth area. Form an area.
The details will be described below. However, in the following description, the description of the same parts as those of the first embodiment will be omitted.
【００５５】本実施形態の方法では、図７（Ａ）に示す
ように、被加工基板としての半導体基板２を準備する。
半導体基板２は、図１（Ａ）に示す半導体基板と同じも
のである。In the method of this embodiment, as shown in FIG. 7A, a semiconductor substrate 2 as a substrate to be processed is prepared.
The semiconductor substrate 2 is the same as the semiconductor substrate shown in FIG.
【００５６】次に、本実施形態の方法では、図８に示す
ステップＳ２１および図７（Ａ）に示すように、半導体
基板２の表面に、レジストを塗布してレジスト層３０を
形成する。本発明では、レジスト層３０の材質は、特に
限定されないが、本実施形態では、Thermal Flow法を用
いるために、熱処理により積極的に変形させることがで
きるものであることが好ましい。具体的には、ナフトキ
ノンジアジドなどのキノンジアジド系感光剤、アルカリ
可溶性樹脂および溶媒から成る、フォトレジスト塗布組
成物などが用いられる。Next, in the method of the present embodiment, as shown in step S21 shown in FIG. 8 and FIG. 7A, a resist is applied to the surface of the semiconductor substrate 2 to form a resist layer 30. In the present invention, the material of the resist layer 30 is not particularly limited, but in the present embodiment, it is preferable that the resist layer 30 can be positively deformed by heat treatment because the Thermal Flow method is used. Specifically, a photoresist coating composition comprising a quinonediazide-based photosensitizer such as naphthoquinonediazide, an alkali-soluble resin and a solvent is used.
【００５７】次に、図８に示すステップＳ２２に示すよ
うに、レジスト層３０の表面に、図７（Ｂ）に示す初期
パターンのレジストパターン３０を得るための露光を行
う。露光は、露光装置を用いて行い、その光源として
は、特に限定されず、ｇ線、ｉ線、または、Ｄｅｅｐ−
ＵＶ、ＫｒＦエキシマ、ＡｒＦエキシマ、ＥＢ（電子
線）、Ｘ−ｒａｙなど、レジスト層３０の感度波長に対
応した光源を用いる。Next, as shown in step S22 shown in FIG. 8, the surface of the resist layer 30 is exposed to obtain the resist pattern 30 having the initial pattern shown in FIG. 7B. The exposure is performed using an exposure device, and the light source thereof is not particularly limited, and g-line, i-line, or Deep-
A light source corresponding to the sensitivity wavelength of the resist layer 30, such as UV, KrF excimer, ArF excimer, EB (electron beam), or X-ray, is used.
【００５８】次に、図８に示すステップＳ２３では、レ
ジスト層３０の加熱処理、たとえばＰＥＢ（露光後加
熱）を行い、レジスト層３０の解像度を向上させる。そ
の後、図８に示すステップＳ２４にて、現像を行い、図
７（Ｂ）に示す初期パターンのレジストパターン３０を
得る。この加熱処理および現像処理は、たとえば図３に
示すコータデベロッパ２０により行う。Next, in step S23 shown in FIG. 8, the resist layer 30 is heat-treated, for example, PEB (post-exposure heating), to improve the resolution of the resist layer 30. Then, in step S24 shown in FIG. 8, development is performed to obtain a resist pattern 30 having an initial pattern shown in FIG. 7 (B). The heating process and the developing process are performed by the coater developer 20 shown in FIG. 3, for example.
【００５９】現像処理された半導体基板２は、次に図３
に示す測長ＳＥＭ２２に移され、図８に示すステップＳ
２５にて、レジストパターン３０における寸法測定が行
われる。本実施形態では、図７（Ｂ）に示すように、レ
ジストパターン３０間の開口部３２のパターン寸法Ｌ３
がシュリンクすべき重要な寸法であるので、その寸法Ｌ
３を測長ＳＥＭ２２（計測手段）で測定する。なお、そ
の他の寸法、たとえばパターン幅などを同時に測定して
も良い。The semiconductor substrate 2 which has been subjected to the development treatment is then subjected to the process shown in FIG.
8 is moved to the measuring SEM 22 shown in FIG.
At 25, dimension measurement of the resist pattern 30 is performed. In the present embodiment, as shown in FIG. 7B, the pattern dimension L3 of the opening 32 between the resist patterns 30.
Is an important dimension to shrink, so its dimension L
3 is measured by a length measuring SEM22 (measuring means). Other dimensions, such as the pattern width, may be measured at the same time.
【００６０】ステップＳ２６では、測長ＳＥＭ２２で測
定した、たとえば図７（Ｂ）に示す寸法Ｌ３が、この段
階での目標寸法とのズレ量を計算する。この計算は、図
３に示すホストコンピュータ２４により行われる。In step S26, the amount of deviation from the target dimension at this stage is calculated for the dimension L3 shown in FIG. 7B, which is measured by the length measuring SEM 22. This calculation is performed by the host computer 24 shown in FIG.
【００６１】次に、図８に示すステップＳ２７では、ス
テップＳ２６にて計算したズレ量に基づき、後工程で行
われる初期パターンの寸法を変化させるためのパターン
寸法変更工程における処理条件との関係式から、処理条
件を算出する。本実施形態では、パターン寸法変更工程
は、図８に示すステップＳ２８で行われるThermal Flow
法における加熱処理である。Next, in step S27 shown in FIG. 8, a relational expression with the processing condition in the pattern size changing process for changing the size of the initial pattern performed in the subsequent process based on the deviation amount calculated in step S26. From this, the processing conditions are calculated. In the present embodiment, the pattern dimension changing step is the Thermal Flow performed in step S28 shown in FIG.
It is a heat treatment in the method.
【００６２】Thermal Flow法では、図８に示すステップ
Ｓ２８にて加熱処理を行えば、図７（Ｃ）に示すよう
に、レジストパターン層３０が熱により変形し、図７
（Ｂ）に示す寸法Ｌ３に比較してシュリンクされたパタ
ーン寸法Ｌ４を持つ最終パターンのレジストパターン３
０ａが得られる。このレジストパターン３０ａの縮径さ
れた開口部３２ａを通して、エッチング、イオン注入、
蒸着処理、金属膜成長などのパターン加工を行うこと
で、露光装置の露光波長などにより限定される限界寸法
以下の微細限界寸法のパターン加工を行うことができ
る。In the Thermal Flow method, if heat treatment is performed in step S28 shown in FIG. 8, the resist pattern layer 30 is deformed by heat as shown in FIG.
The resist pattern 3 of the final pattern having a pattern dimension L4 that is shrunk as compared with the dimension L3 shown in FIG.
0a is obtained. Through the reduced diameter opening 32a of the resist pattern 30a, etching, ion implantation,
By performing pattern processing such as vapor deposition processing and metal film growth, it is possible to perform pattern processing with a fine critical dimension equal to or smaller than the critical dimension limited by the exposure wavelength of the exposure apparatus.
【００６３】本実施形態では、図２８に示すステップＳ
２８において行われる加熱処理（Bake）の温度／時間
は、レジストパターン３０ａの変形が生じるように決定
される。すなわち、レジストパターンを構成するレジス
ト材料の軟化開始温度を超えなければ、熱変形を生じさ
せることができない。通常は、レジスト材料の軟化開始
温度から１０〜３０℃、特に１５〜２５℃高い温度で熱
処理して変形させるのが、変形の制御性の観点から最も
好ましい。具体的には、用いるレジスト材料の種類、必
要とするレジストパターンの変形量などにより、加熱温
度および／または加熱時間は、初期最適条件に設定され
る。In this embodiment, step S shown in FIG.
The temperature / time of the heat treatment (Bake) performed at 28 is determined so that the resist pattern 30a is deformed. That is, thermal deformation cannot occur unless the softening start temperature of the resist material forming the resist pattern is exceeded. Usually, it is most preferable from the viewpoint of controllability of deformation to perform heat treatment at a temperature higher by 10 to 30 ° C., particularly 15 to 25 ° C. higher than the softening start temperature of the resist material. Specifically, the heating temperature and / or the heating time are set to the initial optimum conditions depending on the type of resist material used, the required deformation amount of the resist pattern, and the like.
【００６４】しかも本実施形態では、このいったん設定
された加熱処理の初期の最適な温度および／または時間
を、図８に示すステップＳ２６にて計算されたズレ量Δ
Ｌに基づき、ステップＳ２７にて最適条件を変化させ、
その条件に基づき、ステップＳ２８にて加熱処理する。
変更された最適条件のデータは、図３に示すネットワー
ク２６を通してホストコンピュータ２４からコータデベ
ロッパ２０に送信され、その変更された最適条件で加熱
処理が成される。たとえば図９に示すように、ステップ
Ｓ２８における加熱処理の温度Ｔ２と、最終的にシュリ
ンクされて得られる寸法Ｌ４とは、微小寸法範囲におい
て、一次関数的な関係にあり、加熱温度を高くするほ
ど、寸法Ｌ４がシュリンクする傾向にある。すなわち、
Ｌ４＝ａ×Ｔ２＋ｂの関係にある。なお、ａおよびｂは
係数であり、図９において、ａは、グラフの傾きを示
し、約−１７．４ｎｍ／°Ｃである。Moreover, in this embodiment, the initially set optimum temperature and / or time of the heat treatment is set to the shift amount Δ calculated in step S26 shown in FIG.
Based on L, the optimum condition is changed in step S27,
Based on the conditions, heat treatment is performed in step S28.
The changed optimum condition data is transmitted from the host computer 24 to the coater developer 20 through the network 26 shown in FIG. 3, and the heat treatment is performed under the changed optimum conditions. For example, as shown in FIG. 9, the temperature T2 of the heat treatment in step S28 and the dimension L4 finally obtained by shrinking have a linear function relationship in a minute dimension range, and the higher the heating temperature, the higher the heating temperature. , L4 tends to shrink. That is,
There is a relationship of L4 = a × T2 + b. Note that a and b are coefficients, and in FIG. 9, a indicates the slope of the graph, which is about -17.4 nm / ° C.
【００６５】そこで、いったん設定された加熱処理の初
期最適温度をTintとし、ステップＳ２６にて求められた
ズレ量をΔＬとすると、最終的に得られる寸法Ｌ４を目
標寸法とするためには、変更後の最適温度Ｔ２は、次に
示す関係式（３）から求められる。Therefore, assuming that the initial optimum temperature of the heat treatment once set is Tint and the deviation amount obtained in step S26 is ΔL, the dimension L4 finally obtained is changed to be the target dimension. The subsequent optimum temperature T2 is obtained from the following relational expression (3).
【００６６】Ｔ２＝Tint−ΔＬ／ａ …（３）その変更後の最適温度Ｔ２でステップＳ２８における加
熱処理を行うことで、レジストパターン３０の変形量が
調節され、最終的に得られる寸法Ｌ４を、所望の目的寸
法に限りなく近づけることができる。T2 = Tint−ΔL / a (3) By performing the heat treatment in step S28 at the changed optimum temperature T2, the deformation amount of the resist pattern 30 is adjusted, and the finally obtained dimension L4 is determined. , It is possible to approach the desired target size as close as possible.
【００６７】なお、図１０に示すように、ステップＳ２
８にて行われる加熱処理の時間と、最終的に得られる寸
法Ｌ４との関係は、図９に示す関係と同様な関係にあ
る。そこで、いったん設定された加熱処理の初期最適加
熱時間をｔintとし、図１０に示すグラフの傾きをａ’
とし、ステップＳ２６にて求められたズレ量をΔＬとす
ると、最終的に得られる寸法Ｌ４を目標寸法とするため
には、変更後の最適加熱時間ｔ２は、次に示す関係式
（４）から求められる。As shown in FIG. 10, step S2
The time between the heat treatment performed in 8 and the finally obtained dimension L4 is similar to the relationship shown in FIG. Therefore, the initial optimum heating time of the heat treatment once set is set to tint, and the slope of the graph shown in FIG.
Then, assuming that the deviation amount obtained in step S26 is ΔL, in order to set the finally obtained dimension L4 as the target dimension, the changed optimum heating time t2 is calculated from the following relational expression (4). Desired.
【００６８】ｔ２＝ｔint−ΔＬ／ａ’ …（４）したがって、その変更後の最適加熱時間ｔ２でステップ
Ｓ２８における加熱処理を行うことで、レジストパター
ン３０からパターン３０ａに変化する変化量が調節さ
れ、最終的に得られる寸法Ｌ４を、所望の目的寸法に限
りなく近づけることができる。T2 = tint-ΔL / a '(4) Therefore, the amount of change from the resist pattern 30 to the pattern 30a is adjusted by performing the heating process in step S28 for the changed optimum heating time t2. The dimension L4 finally obtained can be as close as possible to the desired target dimension.
【００６９】なお、図９および図１０に示す関係は、た
とえば図３に示すホストコンピュータ２４のデータベー
スに記憶してあり、そのデータベースに基づき、ホスト
コンピュータ２４は、上記の関係式（３）および／また
は（４）から、変更後の最適条件（温度Ｔ２、時間ｔ
２）を求める。その変更後の最適条件は、コータデベロ
ッパ２０に送信され、コータデベロッパ２０では、その
変更後の最適条件で、加熱処理を行う。この意味で、コ
ータデベロッパ２０は、本発明のパターン寸法変更手段
に相当する。The relationships shown in FIGS. 9 and 10 are stored in, for example, the database of the host computer 24 shown in FIG. 3, and based on the database, the host computer 24 makes the above relational expressions (3) and / Or from (4), the changed optimum conditions (temperature T2, time t
2) is asked. The changed optimum conditions are transmitted to the coater developer 20, and the coater developer 20 performs the heat treatment under the changed optimum conditions. In this sense, the coater developer 20 corresponds to the pattern dimension changing means of the present invention.
【００７０】図８に示すように、ステップＳ２８にて、
前述した加熱処理および現像処理を行い、図７（Ｃ）に
示すレジストパターン３０ａを得た後には、図８に示す
ステップＳ２９にて、図７（Ｃ）に示す実際の寸法Ｌ４
を、たとえば図３に示す測長ＳＥＭ２２により測定す
る。その寸法Ｌ４が規格範囲内であれば、ステップＳ３
０にて、合わせズレを測定する。合わせズレが規格範囲
内であれば、ステップＳ３１にて外観検査を行い、外観
に異常がなければ、ステップＳ３２にて次工程に移る。
次工程としては、前述したように、レジストパターン３
０ａの開口部３２ａを通して、イオン注入する工程、エ
ッチングする工程、蒸着する工程、金属膜成長させる工
程などがある。これらの工程により、半導体基板２の表
面に高精度な微細パターンの形成が可能になる。なお、
ステップ２９，３０，３１において規格外れとなった場
合には、ステップＳ３３にて、図７（Ｃ）に示すレジス
トパターン３０ａを全て剥離し、ステップＳ２１以降の
工程を繰り返す。As shown in FIG. 8, in step S28,
After performing the above-described heat treatment and development treatment to obtain the resist pattern 30a shown in FIG. 7C, in step S29 shown in FIG. 8, the actual dimension L4 shown in FIG. 7C is obtained.
Is measured by, for example, the length measuring SEM 22 shown in FIG. If the dimension L4 is within the standard range, step S3
At 0, the misalignment is measured. If the misalignment is within the standard range, appearance inspection is performed in step S31. If there is no abnormality in appearance, the process proceeds to the next step in step S32.
As the next step, as described above, the resist pattern 3
There is a step of implanting ions, a step of etching, a step of depositing, a step of growing a metal film, etc. through the opening 32a of 0a. Through these steps, it becomes possible to form a highly precise fine pattern on the surface of the semiconductor substrate 2. In addition,
If the specifications are out of order in steps 29, 30, and 31, all of the resist pattern 30a shown in FIG. 7C is removed in step S33, and the steps from step S21 are repeated.
【００７１】本実施形態に係る方法では、露光装置の短
波長化や、高ＮＡ化や、変形照明技術（輪帯照明、４極
照明など）や、位相シフトマスク技術などを必ずしも必
要とはしないで、Thermal Flow技術を用いて、初期パタ
ーンの寸法を変化させ、微細パターンを得ることができ
る。このため、比較的に簡易且つ低コストの設備で微細
パターンを形成することができる。The method according to the present embodiment does not necessarily require shortening the wavelength of the exposure apparatus, increasing the NA, deforming illumination technology (annular illumination, quadrupole illumination, etc.), phase shift mask technology, or the like. Then, the thermal flow technology can be used to change the dimensions of the initial pattern to obtain a fine pattern. Therefore, it is possible to form a fine pattern with relatively simple and low-cost equipment.
【００７２】また、本実施形態の方法によれば、図８に
示すステップＳ２７で算出された処理条件（温度、時
間）で、初期パターンのレジストパターン３０の寸法を
変化させて微細パターンを得る。すなわち、本実施形態
では、何らかの条件によりパターン３０の寸法変動が生
じたとしても、その寸法変動を考慮に入れた条件で、パ
ターン３０の寸法を変化させて、最終パターンのレジス
トパターン３０ａを得る。このため、最終的に得られる
微細パターンの寸法Ｌ４は、目的とする寸法にかなり近
づくことになる。したがって、本実施形態の方法は、寸
法精度に優れ、図８に示すステップＳ２９，Ｓ３０，Ｓ
３１における規格外れが少なくなり、生産性に優れてい
る。Further, according to the method of this embodiment, the dimensions of the resist pattern 30 of the initial pattern are changed under the processing conditions (temperature, time) calculated in step S27 shown in FIG. 8 to obtain a fine pattern. That is, in the present embodiment, even if the dimension variation of the pattern 30 occurs due to some condition, the dimension of the pattern 30 is varied under the conditions that take the dimension variation into consideration to obtain the final resist pattern 30a. Therefore, the dimension L4 of the finally obtained fine pattern is considerably close to the target dimension. Therefore, the method of the present embodiment has excellent dimensional accuracy, and steps S29, S30, S shown in FIG.
Out of specification in No. 31 is less and productivity is excellent.
【００７３】なお、図８に示すステップＳ２５，Ｓ２
６，Ｓ２７，Ｓ２８が、本実施形態の最も重要なポイン
トであり、これらのステップは、各半導体基板２毎に行
うことが好ましいが、所定枚数処理した後の半導体基板
２毎にのみ行うようにしても良い。Incidentally, steps S25 and S2 shown in FIG.
6, S27 and S28 are the most important points of this embodiment, and these steps are preferably performed for each semiconductor substrate 2, but should be performed only for each semiconductor substrate 2 after processing a predetermined number of sheets. May be.
【００７４】なお、本発明は、上述した実施形態に限定
されるものではなく、本発明の範囲内で種々に改変する
ことができる。The present invention is not limited to the above-mentioned embodiments, but can be variously modified within the scope of the present invention.
【００７５】[0075]
【発明の効果】以上説明してきたように、本発明によれ
ば、比較的に簡易且つ低コストの設備で微細パターンを
形成することができ、しかも、寸法精度に優れて規格外
れが少ない生産性に優れたレジストパターンの形成方
法、半導体装置の製造方法およびレジストパターンの形
成装置を提供することができる。As described above, according to the present invention, it is possible to form a fine pattern with relatively simple and low-cost equipment, and further, the dimensional accuracy is excellent and the productivity is less than the standard. An excellent resist pattern forming method, semiconductor device manufacturing method, and resist pattern forming apparatus can be provided.
【図１】 図１（Ａ）〜図１（Ｄ）は本発明の一実施形
態に係る半導体装置の製造方法の一例を示す要部断面図
である。FIG. 1A to FIG. 1D are cross-sectional views of essential parts showing an example of a method for manufacturing a semiconductor device according to an embodiment of the present invention.
【図２】 図２は図１（Ｄ）の続きの工程を示す要部断
面図である。FIG. 2 is a sectional view of a key portion showing a step following that shown in FIG.
【図３】 図３はレジストパターンの加工装置の一構成
例を示す概略図である。FIG. 3 is a schematic view showing a configuration example of a resist pattern processing apparatus.
【図４】 図４は図１および図２に示す工程を実施する
ためのフローチャート図である。FIG. 4 is a flow chart for carrying out the steps shown in FIGS. 1 and 2.
【図５】 図５はRELACS剤の加熱温度とパターン寸法と
の関係を示すグラフである。FIG. 5 is a graph showing the relationship between the heating temperature of the RELACS agent and the pattern size.
【図６】 図６はRELACS剤の加熱時間とパターン寸法と
の関係を示すグラフである。FIG. 6 is a graph showing the relationship between the heating time of the RELACS agent and the pattern size.
【図７】 図７（Ａ）〜図７（Ｃ）は本発明の他の実施
形態に係る半導体装置の製造方法の一例を示す要部断面
図である。FIG. 7A to FIG. 7C are cross-sectional views of a main part showing an example of a method for manufacturing a semiconductor device according to another embodiment of the present invention.
【図８】 図８は図７に示す工程を実施するためのフロ
ーチャート図である。FIG. 8 is a flow chart for carrying out the process shown in FIG.
【図９】 図９はパターンのリフローのための加熱温度
とパターン寸法との関係を示すグラフである。FIG. 9 is a graph showing the relationship between the heating temperature for pattern reflow and the pattern size.
【図１０】 図１０はパターンのリフローのための加熱
時間とパターン寸法との関係を示すグラフである。FIG. 10 is a graph showing the relationship between the heating time for pattern reflow and the pattern size.
２… 半導体基板（被加工基板）４，３０… レジスト層４ａ，３０ａ… レジストパターン６… ＲＥＬＡＣＳ剤層８… 架橋反応層１０… レジストパターン２０… コータデベロッパ（レジスト塗布手段、初期パ
ターン形成手段、パターン寸法変更手段）２２… 測長ＳＥＭ（計測手段）２４… ホストコンピュータ（ズレ量算出手段、最適条
件算出手段）３２，３２ａ… 開口部2 ... Semiconductor substrate (substrate to be processed) 4, 30 ... Resist layers 4a, 30a ... Resist pattern 6 ... RELACS agent layer 8 ... Cross-linking reaction layer 10 ... Resist pattern 20 ... Coater developer (resist coating means, initial pattern forming means, pattern) Dimension changing means) 22 ... Length measuring SEM (measuring means) 24 ... Host computer (deviation amount calculating means, optimum condition calculating means) 32, 32a ... Opening
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002031920AJP2003234279A (en) | 2002-02-08 | 2002-02-08 | Forming method of resist pattern, manufacturing method of semiconductor device and forming device for resist pattern |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002031920AJP2003234279A (en) | 2002-02-08 | 2002-02-08 | Forming method of resist pattern, manufacturing method of semiconductor device and forming device for resist pattern |
| Publication Number | Publication Date |
|---|---|
| JP2003234279Atrue JP2003234279A (en) | 2003-08-22 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002031920APendingJP2003234279A (en) | 2002-02-08 | 2002-02-08 | Forming method of resist pattern, manufacturing method of semiconductor device and forming device for resist pattern |
| Country | Link |
|---|---|
| JP (1) | JP2003234279A (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009104178A (en)* | 2009-01-28 | 2009-05-14 | Panasonic Corp | Pattern formation method |
| KR100949892B1 (en) | 2007-01-08 | 2010-03-25 | 주식회사 하이닉스반도체 | Method of forming fine pattern of semiconductor device |
| JP2010267879A (en)* | 2009-05-15 | 2010-11-25 | Tokyo Electron Ltd | Slimming processing method for resist pattern |
| US7989307B2 (en) | 2008-05-05 | 2011-08-02 | Micron Technology, Inc. | Methods of forming isolated active areas, trenches, and conductive lines in semiconductor structures and semiconductor structures including the same |
| US8039399B2 (en) | 2008-10-09 | 2011-10-18 | Micron Technology, Inc. | Methods of forming patterns utilizing lithography and spacers |
| KR101080908B1 (en) | 2008-12-24 | 2011-11-09 | 주식회사 하이닉스반도체 | Method of forming micro patterns in semiconductor device |
| US8247302B2 (en) | 2008-12-04 | 2012-08-21 | Micron Technology, Inc. | Methods of fabricating substrates |
| US8268543B2 (en) | 2009-03-23 | 2012-09-18 | Micron Technology, Inc. | Methods of forming patterns on substrates |
| US8273634B2 (en) | 2008-12-04 | 2012-09-25 | Micron Technology, Inc. | Methods of fabricating substrates |
| US8409457B2 (en) | 2008-08-29 | 2013-04-02 | Micron Technology, Inc. | Methods of forming a photoresist-comprising pattern on a substrate |
| US8455341B2 (en) | 2010-09-02 | 2013-06-04 | Micron Technology, Inc. | Methods of forming features of integrated circuitry |
| US8518788B2 (en) | 2010-08-11 | 2013-08-27 | Micron Technology, Inc. | Methods of forming a plurality of capacitors |
| US8575032B2 (en) | 2011-05-05 | 2013-11-05 | Micron Technology, Inc. | Methods of forming a pattern on a substrate |
| US8629048B1 (en) | 2012-07-06 | 2014-01-14 | Micron Technology, Inc. | Methods of forming a pattern on a substrate |
| US8796155B2 (en) | 2008-12-04 | 2014-08-05 | Micron Technology, Inc. | Methods of fabricating substrates |
| US8852851B2 (en) | 2006-07-10 | 2014-10-07 | Micron Technology, Inc. | Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same |
| US9076680B2 (en) | 2011-10-18 | 2015-07-07 | Micron Technology, Inc. | Integrated circuitry, methods of forming capacitors, and methods of forming integrated circuitry comprising an array of capacitors and circuitry peripheral to the array |
| US9177794B2 (en) | 2012-01-13 | 2015-11-03 | Micron Technology, Inc. | Methods of patterning substrates |
| US9196673B2 (en) | 2012-07-26 | 2015-11-24 | Micron Technology, Inc. | Methods of forming capacitors |
| US9224798B2 (en) | 2008-01-08 | 2015-12-29 | Micron Technology, Inc. | Capacitor forming methods |
| US9330934B2 (en) | 2009-05-18 | 2016-05-03 | Micron Technology, Inc. | Methods of forming patterns on substrates |
| JP2017130629A (en)* | 2016-01-22 | 2017-07-27 | 東京エレクトロン株式会社 | Substrate processing device, substrate processing system and substrate processing method |
| US10151981B2 (en) | 2008-05-22 | 2018-12-11 | Micron Technology, Inc. | Methods of forming structures supported by semiconductor substrates |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9305782B2 (en) | 2006-07-10 | 2016-04-05 | Micron Technology, Inc. | Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same |
| US11935756B2 (en) | 2006-07-10 | 2024-03-19 | Lodestar Licensing Group Llc | Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same |
| US8852851B2 (en) | 2006-07-10 | 2014-10-07 | Micron Technology, Inc. | Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same |
| US11335563B2 (en) | 2006-07-10 | 2022-05-17 | Micron Technology, Inc. | Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same |
| US10607844B2 (en) | 2006-07-10 | 2020-03-31 | Micron Technology, Inc. | Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same |
| US10096483B2 (en) | 2006-07-10 | 2018-10-09 | Micron Technology, Inc. | Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same |
| US9761457B2 (en) | 2006-07-10 | 2017-09-12 | Micron Technology, Inc. | Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same |
| KR100949892B1 (en) | 2007-01-08 | 2010-03-25 | 주식회사 하이닉스반도체 | Method of forming fine pattern of semiconductor device |
| US9224798B2 (en) | 2008-01-08 | 2015-12-29 | Micron Technology, Inc. | Capacitor forming methods |
| US7989307B2 (en) | 2008-05-05 | 2011-08-02 | Micron Technology, Inc. | Methods of forming isolated active areas, trenches, and conductive lines in semiconductor structures and semiconductor structures including the same |
| US8901700B2 (en) | 2008-05-05 | 2014-12-02 | Micron Technology, Inc. | Semiconductor structures |
| US8629527B2 (en) | 2008-05-05 | 2014-01-14 | Micron Technology, Inc. | Semiconductor structures |
| US10151981B2 (en) | 2008-05-22 | 2018-12-11 | Micron Technology, Inc. | Methods of forming structures supported by semiconductor substrates |
| US8409457B2 (en) | 2008-08-29 | 2013-04-02 | Micron Technology, Inc. | Methods of forming a photoresist-comprising pattern on a substrate |
| US8039399B2 (en) | 2008-10-09 | 2011-10-18 | Micron Technology, Inc. | Methods of forming patterns utilizing lithography and spacers |
| US9653315B2 (en) | 2008-12-04 | 2017-05-16 | Micron Technology, Inc. | Methods of fabricating substrates |
| US8273634B2 (en) | 2008-12-04 | 2012-09-25 | Micron Technology, Inc. | Methods of fabricating substrates |
| US8703570B2 (en) | 2008-12-04 | 2014-04-22 | Micron Technology, Inc. | Methods of fabricating substrates |
| US8796155B2 (en) | 2008-12-04 | 2014-08-05 | Micron Technology, Inc. | Methods of fabricating substrates |
| US8247302B2 (en) | 2008-12-04 | 2012-08-21 | Micron Technology, Inc. | Methods of fabricating substrates |
| US8603884B2 (en) | 2008-12-04 | 2013-12-10 | Micron Technology, Inc. | Methods of fabricating substrates |
| KR101080908B1 (en) | 2008-12-24 | 2011-11-09 | 주식회사 하이닉스반도체 | Method of forming micro patterns in semiconductor device |
| JP2009104178A (en)* | 2009-01-28 | 2009-05-14 | Panasonic Corp | Pattern formation method |
| US8563228B2 (en) | 2009-03-23 | 2013-10-22 | Micron Technology, Inc. | Methods of forming patterns on substrates |
| US8268543B2 (en) | 2009-03-23 | 2012-09-18 | Micron Technology, Inc. | Methods of forming patterns on substrates |
| JP2010267879A (en)* | 2009-05-15 | 2010-11-25 | Tokyo Electron Ltd | Slimming processing method for resist pattern |
| US9330934B2 (en) | 2009-05-18 | 2016-05-03 | Micron Technology, Inc. | Methods of forming patterns on substrates |
| US8518788B2 (en) | 2010-08-11 | 2013-08-27 | Micron Technology, Inc. | Methods of forming a plurality of capacitors |
| US8455341B2 (en) | 2010-09-02 | 2013-06-04 | Micron Technology, Inc. | Methods of forming features of integrated circuitry |
| US9153458B2 (en) | 2011-05-05 | 2015-10-06 | Micron Technology, Inc. | Methods of forming a pattern on a substrate |
| US8575032B2 (en) | 2011-05-05 | 2013-11-05 | Micron Technology, Inc. | Methods of forming a pattern on a substrate |
| US9076680B2 (en) | 2011-10-18 | 2015-07-07 | Micron Technology, Inc. | Integrated circuitry, methods of forming capacitors, and methods of forming integrated circuitry comprising an array of capacitors and circuitry peripheral to the array |
| US9177794B2 (en) | 2012-01-13 | 2015-11-03 | Micron Technology, Inc. | Methods of patterning substrates |
| US8846517B2 (en) | 2012-07-06 | 2014-09-30 | Micron Technology, Inc. | Methods of forming a pattern on a substrate |
| US8629048B1 (en) | 2012-07-06 | 2014-01-14 | Micron Technology, Inc. | Methods of forming a pattern on a substrate |
| US9196673B2 (en) | 2012-07-26 | 2015-11-24 | Micron Technology, Inc. | Methods of forming capacitors |
| JP2017130629A (en)* | 2016-01-22 | 2017-07-27 | 東京エレクトロン株式会社 | Substrate processing device, substrate processing system and substrate processing method |
| Publication | Publication Date | Title |
|---|---|---|
| JP2003234279A (en) | Forming method of resist pattern, manufacturing method of semiconductor device and forming device for resist pattern | |
| US6015650A (en) | Method for forming micro patterns of semiconductor devices | |
| US6846618B2 (en) | Process for improving critical dimension uniformity | |
| US6713236B2 (en) | Lithography method for preventing lithographic exposure of peripheral region of semiconductor wafer | |
| JP3774713B2 (en) | Contact hole formation method | |
| JPH0471222A (en) | Pattern forming method | |
| US20230078946A1 (en) | Hybrid Development of EUV Resists | |
| US20020064958A1 (en) | Exposure method | |
| US6933247B2 (en) | Method for forming a minute pattern and method for manufacturing a semiconductor device using the same | |
| US6610616B2 (en) | Method for forming micro-pattern of semiconductor device | |
| US7638267B2 (en) | Pattern forming method and manufacturing method of semiconductor device | |
| JP3342856B2 (en) | Method for forming fine pattern and method for manufacturing semiconductor device | |
| US5866302A (en) | Pattern formation method | |
| JPH11194499A (en) | Production of semiconductor device | |
| KR20000073971A (en) | Fine pattern forming method using acid treatment of photoresist | |
| KR100451508B1 (en) | A method for forming contact hole of semiconductor device | |
| US20020168838A1 (en) | Method for performing lithographic process to a multi-layered photoresist layer | |
| JP2682430B2 (en) | Method for manufacturing semiconductor device | |
| KR20010038407A (en) | Method for forming a photoresist pattern using an anti-reflective coating with plasma treatment in semiconductor device | |
| JPH04338960A (en) | How to form a resist pattern | |
| US20080070406A1 (en) | Pattern forming method and semiconductor device manufacturing method using the same | |
| US8323876B1 (en) | Methods of forming integrated circuit devices using anti-penetration films to block acid transfer into anti-reflective coatings | |
| US20040029394A1 (en) | Method and structure for preventing wafer edge defocus | |
| JP3310197B2 (en) | Method of forming resist pattern | |
| JP2005136430A (en) | Pattern forming method |
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment | Effective date:20040204 Free format text:JAPANESE INTERMEDIATE CODE: A821 | |
| RD04 | Notification of resignation of power of attorney | Free format text:JAPANESE INTERMEDIATE CODE: A7424 Effective date:20040204 | |
| RD03 | Notification of appointment of power of attorney | Effective date:20040326 Free format text:JAPANESE INTERMEDIATE CODE: A7423 |