【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に、パッドを含む半導体装置に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and its manufacturing method, and more particularly to a semiconductor device including a pad.
【０００２】[0002]
【背景技術】半導体集積回路の高集積化、半導体チップ
の縮小化に伴い、配線層の狭ピッチ化がより強く求めら
れている。このように、狭ピッチ化された配線層間を埋
め込む絶縁層として、例えばＳＯＧ(Spin On Glass)層
が挙げられる。このＳＯＧ層は、特に、微細ピッチで配
列している配線層間への埋め込みが容易であるうえ、簡
便な設備を用いての成膜が可能であり、かつ経済性に優
れているという特徴を有する。2. Description of the Related Art With higher integration of semiconductor integrated circuits and smaller semiconductor chips, there is a strong demand for a narrower pitch of wiring layers. An example of the insulating layer that fills the wiring layers having a narrow pitch is an SOG (Spin On Glass) layer. This SOG layer is particularly characterized in that it can be easily embedded in wiring layers arranged at a fine pitch, that it can be formed by using simple equipment, and that it is excellent in economic efficiency. .
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、ＳＯＧ
層を構成する材料は、通常の酸化シリコン層と比較して
吸湿性が高いものが多い。このため、例えば、ボンディ
ングパッド周辺に形成される絶縁層にＳＯＧ層を用いた
場合、ＳＯＧ層に含まれる水分によって、ボンディング
パッドを構成する金属が腐食し、その結果、接続不良が
発生するという問題が生じることがある。[Problems to be Solved by the Invention] However, SOG
Many of the materials forming the layers have higher hygroscopicity than those of ordinary silicon oxide layers. Therefore, for example, when the SOG layer is used for the insulating layer formed around the bonding pad, the moisture contained in the SOG layer corrodes the metal forming the bonding pad, resulting in a defective connection. May occur.
【０００４】本発明の目的は、ボンディングパッドにお
いて良好な接続が得られる高品質の新規な半導体装置を
提供することにある。It is an object of the present invention to provide a high quality novel semiconductor device which can obtain a good connection at a bonding pad.
【０００５】[0005]
【課題を解決するための手段】（第１の半導体装置）本
発明の第１の半導体装置は、基板の上方に形成されたパ
ッドと、前記パッドの一部を覆うように形成され、少な
くとも第１絶縁層を含む絶縁層と、前記パッド上の前記
絶縁層に形成された開口部と、を含み、前記開口部の側
壁は、前記第１絶縁層に比して吸湿性が低い保護層で覆
われている。(First Semiconductor Device) A first semiconductor device of the present invention is formed so as to cover a pad formed above a substrate and a part of the pad, and at least a first semiconductor device. An insulating layer including one insulating layer; and an opening formed in the insulating layer on the pad, and a sidewall of the opening is a protective layer having a lower hygroscopic property than the first insulating layer. Is covered.
【０００６】本明細書において、ＳＯＧ層とは、ＳＯＤ
(Spin On Deposition)法によって形成された絶縁層をい
う。In this specification, the SOG layer means SOD.
An insulating layer formed by the (Spin On Deposition) method.
【０００７】本発明の第１の半導体装置によれば、前記
開口部の側壁が、前記第１絶縁層に比して吸湿性が低い
保護層で覆われている。これにより、前記パッドの腐食
を防止することができ、品質に優れた半導体装置を得る
ことができる。例えば、前記第１絶縁層が吸湿性のある
材質からなる場合であっても、前記開口部の側壁が、前
記第１絶縁層に比して吸湿性が低い保護層で覆われてい
ることにより、前記パッドへの水分の流出を前記保護層
によって食い止めることがっできる。これにより、前記
パッドの腐食を防止することができる。その結果、前記
パッドにおいて良好な接続が得られるので、高品質の半
導体装置を得ることができる。According to the first semiconductor device of the present invention, the side wall of the opening is covered with the protective layer having a lower hygroscopic property than that of the first insulating layer. As a result, it is possible to prevent the pad from being corroded, and to obtain a semiconductor device having excellent quality. For example, even when the first insulating layer is made of a hygroscopic material, the side wall of the opening is covered with a protective layer having a lower hygroscopic property than the first insulating layer. The outflow of water to the pad can be stopped by the protective layer. Thereby, corrosion of the pad can be prevented. As a result, good connection can be obtained at the pad, so that a high quality semiconductor device can be obtained.
【０００８】前記本発明の第１の半導体装置において
は、以下に示す（１）〜（５）の各種態様を取り得る。The first semiconductor device of the present invention can take various aspects of (1) to (5) shown below.
【０００９】（１）前記第１絶縁層はＳＯＧ層からなる
ことができる。(1) The first insulating layer may be an SOG layer.
【００１０】（２）前記少なくとも第１絶縁層を含む絶
縁層は、第１酸化シリコン層、ＳＯＧ層、および第２酸
化シリコン層の積層体からなることができる。(2) The insulating layer including at least the first insulating layer may be a laminated body of a first silicon oxide layer, an SOG layer, and a second silicon oxide layer.
【００１１】（３）前記保護層は窒化シリコン層からな
ることができる。(3) The protective layer may be composed of a silicon nitride layer.
【００１２】（４）前記パッドは、最上の配線層と同一
レベルに配置できる。(4) The pad can be arranged at the same level as the uppermost wiring layer.
【００１３】（５）さらに、前記パッドと同一レベルに
配置されたヒューズを含むことができる。この場合、以
下に示す（Ａ）および（Ｂ）の２つの態様を取り得る。(5) Further, a fuse arranged at the same level as the pad can be included. In this case, the following two modes (A) and (B) can be adopted.
【００１４】（Ａ）前記ヒューズの表面を、絶縁層で覆
うことができる。(A) The surface of the fuse can be covered with an insulating layer.
【００１５】この場合において、前記ヒューズを覆う前
記絶縁層と、前記パッド上に形成された前記絶縁層と
は、同じ成膜工程にて形成できる。In this case, the insulating layer covering the fuse and the insulating layer formed on the pad can be formed in the same film forming process.
【００１６】また、この場合において、前記ヒューズを
覆う前記積層体の上には、保護層を形成でき、該保護層
のうち少なくとも前記ヒューズの上方に位置する領域に
開口部を形成できる。Further, in this case, a protective layer can be formed on the laminated body covering the fuse, and an opening can be formed in at least a region of the protective layer located above the fuse.
【００１７】（Ｂ）前記ヒューズの表面を、保護層で覆
うことができる。(B) The surface of the fuse can be covered with a protective layer.
【００１８】この場合において、前記ヒューズを覆う前
記保護層と、前記開口部の側壁を覆う前記保護層とは、
同じ成膜工程にて形成できる。In this case, the protective layer that covers the fuse and the protective layer that covers the sidewall of the opening are
It can be formed in the same film forming process.
【００１９】（第２の半導体装置）本発明の第２の半導
体装置は、基板の上方に形成されたパッドと、第１保護
層を介して前記パッドの一部を覆うように形成され、少
なくとも第１絶縁層を含む絶縁層と、前記パッド上の前
記絶縁層に形成された開口部と、を含み、前記開口部の
側壁は、第２保護層で覆われ、前記第１および第２保護
層は、前記第１絶縁層に比して吸湿性が低い。(Second Semiconductor Device) A second semiconductor device of the present invention is formed so as to cover a pad formed above a substrate and a part of the pad via a first protective layer, and at least the pad. An insulating layer including a first insulating layer and an opening formed in the insulating layer on the pad, and a sidewall of the opening is covered with a second protective layer, and the first and second protective layers are provided. The layer has lower hygroscopicity than the first insulating layer.
【００２０】本発明の第２の半導体装置によれば、前述
した本発明の第１の半導体装置と同様の作用および効果
を奏することができる。詳しくは、後述する実施の形態
で説明する。According to the second semiconductor device of the present invention, the same operation and effect as those of the above-described first semiconductor device of the present invention can be obtained. Details will be described in an embodiment described later.
【００２１】前記本発明の第２の半導体装置において
は、以下に示す（１）〜（５）の各種態様を取り得る。The above-mentioned second semiconductor device of the present invention can take various aspects (1) to (5) described below.
【００２２】（１）前記第１絶縁層はＳＯＧ層からなる
ことができる。(1) The first insulating layer may be an SOG layer.
【００２３】（２）前記少なくとも第１絶縁層を含む絶
縁層は、第１酸化シリコン層、ＳＯＧ層、および第２酸
化シリコン層の積層体からなることができる。(2) The insulating layer including at least the first insulating layer may be a laminated body of a first silicon oxide layer, an SOG layer, and a second silicon oxide layer.
【００２４】（３）前記第１および第２保護層は窒化シ
リコン層からなることができる。(3) The first and second protective layers may be composed of a silicon nitride layer.
【００２５】（４）前記パッドは、最上の配線層と同一
レベルに配置できる。ここで、「最上の配線層」とは、
前記基板から最も遠い側に位置する配線層をいう。(4) The pad can be arranged at the same level as the uppermost wiring layer. Here, the "top wiring layer" is
The wiring layer is located on the side farthest from the substrate.
【００２６】（５）さらに、前記パッドと同一レベルに
配置されたヒューズを含むことができる。(5) Further, a fuse arranged at the same level as the pad can be included.
【００２７】この場合において、前記ヒューズの表面
を、保護層で覆うことができる。In this case, the surface of the fuse can be covered with a protective layer.
【００２８】また、この場合において、前記ヒューズを
覆う前記保護層は、第３保護層および第４保護層からな
り、前記第３保護層と前記第１保護層とは、同じ成膜工
程にて形成でき、前記第４保護層と前記第２保護層と
は、同じ成膜工程にて形成できる。Further, in this case, the protective layer covering the fuse is composed of a third protective layer and a fourth protective layer, and the third protective layer and the first protective layer are formed in the same film forming process. The fourth protective layer and the second protective layer can be formed in the same film forming process.
【００２９】[0029]
【発明の実施の形態】（第１の実施の形態）（デバイスの構造）図１は、本発明の実施の形態に係る
半導体装置１００の一部分を模式的に示す断面図であ
り、図２は、本実施の形態に係る半導体装置１００の一
部分を模式的に示す平面図である。なお、図１は、図２
のＡ−Ａ線に沿った部分を模式的に示す断面図である。DESCRIPTION OF THE PREFERRED EMBODIMENTS (First Embodiment) (Device Structure) FIG. 1 is a sectional view schematically showing a part of a semiconductor device 100 according to an embodiment of the present invention, and FIG. FIG. 2 is a plan view schematically showing a part of semiconductor device 100 according to the present embodiment. Note that FIG. 1 corresponds to FIG.
FIG. 4 is a cross-sectional view schematically showing a portion taken along line AA in FIG.
【００３０】半導体装置１００においては、シリコン基
板１０上に複数の配線層が形成されている。なお、図１
においては、複数の配線層のうち、第３層目の層間絶縁
層１６上に形成された配線層７０、および第２層目の層
間絶縁層１４上に形成された配線層４０のみを示す。配
線層７０は、最上の配線層であり、配線層４０は、最上
層から数えて２層目の配線層である。In the semiconductor device 100, a plurality of wiring layers are formed on the silicon substrate 10. Note that FIG.
In the figure, among wiring layers, only the wiring layer 70 formed on the third interlayer insulating layer 16 and the wiring layer 40 formed on the second interlayer insulating layer 14 are shown. The wiring layer 70 is the uppermost wiring layer, and the wiring layer 40 is the second wiring layer counted from the uppermost layer.
【００３１】また、基板はシリコン基板に限られず、半
導体領域を含む基板であればよく、例えば、ＧａＡｓ基
板、ＳｉＧｅ基板、絶縁体上に薄膜のシリコン層を有す
るＳＯＩ基板などを用いることができる。The substrate is not limited to the silicon substrate, and any substrate including a semiconductor region may be used. For example, a GaAs substrate, a SiGe substrate, an SOI substrate having a thin silicon layer on an insulator, or the like can be used.
【００３２】シリコン基板１０の上には、シリコン基板
１０側から順に第１層目〜第４層目の層間絶縁層１２，
１４，１６，１８が積層されている。第１層目〜第３層
目の層間絶縁層１２，１４，１６は、酸化シリコン、Ｆ
ＳＧ（フッ素ドープされた酸化シリコン；fluorine dop
ed silicon oxide）、またはこれらを積層したものから
形成することができる。 第４層目の層間絶縁層１８
は、第１酸化シリコン層２２、第１絶縁層２４、および
第２酸化シリコン層２６の積層体からなる。また、本実
施の形態の半導体装置１００において、第４層目の層間
絶縁層１８は、後述するパッド絶縁層としての機能を有
する。すなわち、第４層目の層間絶縁層（パッド絶縁
層）１８は、少なくとも第１絶縁層２４を含む。On the silicon substrate 10, the first to fourth interlayer insulating layers 12 in order from the silicon substrate 10 side,
14, 16, 18 are stacked. The first to third interlayer insulating layers 12, 14 and 16 are made of silicon oxide, F.
SG (fluorine-doped silicon oxide; fluorine dop)
ed silicon oxide), or a laminate of these. Fourth interlayer insulating layer 18
Is a laminated body of the first silicon oxide layer 22, the first insulating layer 24, and the second silicon oxide layer 26. Further, in the semiconductor device 100 of the present embodiment, the fourth interlayer insulating layer 18 has a function as a pad insulating layer described later. That is, the fourth interlayer insulating layer (pad insulating layer) 18 includes at least the first insulating layer 24.
【００３３】本実施の形態の半導体装置１００において
は、第１絶縁層２４がＳＯＧ層である場合を示す。第１
絶縁層２４に用いるＳＯＧ層としては、酸化シリコン層
を主成分とする材料からなり、具体的には、有機ＳＯＧ
層や無機ＳＯＧ層等が例示できる。In the semiconductor device 100 of the present embodiment, the case where the first insulating layer 24 is an SOG layer is shown. First
The SOG layer used for the insulating layer 24 is made of a material whose main component is a silicon oxide layer.
Examples thereof include layers and inorganic SOG layers.
【００３４】また、第１および第２酸化シリコン層２
２、２６は、プラズマＣＶＤ法で形成されるシリコン酸
化膜からなる。そして、第１および第２酸化シリコン層
２２，２６は、ノンドープのシリコン酸化膜からなるの
が好ましい。Further, the first and second silicon oxide layers 2
Reference numerals 2 and 26 are made of a silicon oxide film formed by a plasma CVD method. The first and second silicon oxide layers 22 and 26 are preferably made of non-doped silicon oxide film.
【００３５】この第１層目〜第４層目の層間絶縁層１
２，１４，１６，１８にはそれぞれ、所定の位置にスル
ーホール（図示せず）が形成されている。このスルーホ
ール内には導電性材料が埋め込まれてコンタクト部（図
示せず）が形成されている。このコンタクト部によっ
て、各層間絶縁層の上下に形成された配線層同士が電気
的に接続されている。Interlayer insulating layers 1 of the first to fourth layers
Through holes (not shown) are formed at predetermined positions in each of 2, 14, 16 and 18. A conductive material is embedded in the through hole to form a contact portion (not shown). The contact portions electrically connect the wiring layers formed above and below each interlayer insulating layer.
【００３６】さらに、第４層目の層間絶縁層（パッド絶
縁層）１８の上には、パッシベーション層として、保護
層２８が形成されている。保護層２８としては、例え
ば、窒化シリコン層、ＰＳＧと窒化シリコン層との積層
体、酸化シリコン層と窒化シリコン層との積層体が例示
できる。保護層２８は、パッシベーション層として、バ
ンプ実装時の衝撃を緩和し、クラック発生を防止するな
ど、パッケージング工程や使用環境から半導体素子を機
械的、化学的に保護する機能を有する。Further, a protective layer 28 is formed as a passivation layer on the fourth interlayer insulating layer (pad insulating layer) 18. Examples of the protective layer 28 include a silicon nitride layer, a stacked body of PSG and a silicon nitride layer, and a stacked body of a silicon oxide layer and a silicon nitride layer. As a passivation layer, the protective layer 28 has a function of mechanically and chemically protecting the semiconductor element from a packaging process and a use environment, such as mitigating an impact at the time of bump mounting and preventing a crack from occurring.
【００３７】図１に示す半導体装置１００には、パッド
２０を含むパッド部１１０と、ヒューズ３０を含むヒュ
ーズ部１２０が配置されている。パッド２０およびヒュ
ーズ３０は、最上の配線層７０と同じレベルに配置さ
れ、かつ同じ成膜工程にて形成される。このため、パッ
ド２０およびヒューズ３０は、配線層７０と同じ材質か
らなる。In the semiconductor device 100 shown in FIG. 1, a pad portion 110 including a pad 20 and a fuse portion 120 including a fuse 30 are arranged. The pad 20 and the fuse 30 are arranged at the same level as the uppermost wiring layer 70 and are formed in the same film forming process. Therefore, the pad 20 and the fuse 30 are made of the same material as the wiring layer 70.
【００３８】パッド部１１０は、パッド２０と、パッド
絶縁層１８と、開口部５０とを含む。パッド絶縁層１８
は、パッド２０の一部を覆うように形成され、第１絶縁
層２４を含む。開口部５０は、パッド２０上のパット絶
縁層１８に形成されている。開口部５０は、パッド２０
上にバンプ電極（図示せず）を形成するために設けられ
ており、具体的には、接続部５０ａに該バンプ電極が形
成される。パッド２０は、例えば、窒化チタン等の高融
点金属の窒化物層、アルミニウムからなる金属層、およ
び窒化チタン等の高融点金属の窒化物層との積層からな
る。また、このパッド２０は内部の半導体素子（図示せ
ず）に電気的に接続されている。The pad portion 110 includes a pad 20, a pad insulating layer 18, and an opening 50. Pad insulating layer 18
Is formed so as to cover a part of the pad 20, and includes a first insulating layer 24. The opening 50 is formed in the pad insulating layer 18 on the pad 20. The opening 50 is the pad 20.
It is provided to form a bump electrode (not shown) on the upper part, and specifically, the bump electrode is formed on the connection portion 50a. The pad 20 is made of, for example, a laminate of a nitride layer of a refractory metal such as titanium nitride, a metal layer made of aluminum, and a nitride layer of a refractory metal such as titanium nitride. Further, the pad 20 is electrically connected to an internal semiconductor element (not shown).
【００３９】開口部５０は、パッド２０上のパッド絶縁
層１８に形成されている。この開口部５０の側壁は、保
護層２８で覆われている。また、保護層２８は、第１絶
縁層２４に比して吸湿性が低い材料からなる。本実施の
形態の半導体装置１００においては、前述したように、
第１絶縁層２４はＳＯＧ層からなり、保護層２８は、Ｓ
ＯＧ層より吸湿性が低い窒化シリコン層からなる。The opening 50 is formed in the pad insulating layer 18 on the pad 20. The side wall of the opening 50 is covered with the protective layer 28. Further, the protective layer 28 is made of a material having a lower hygroscopic property than the first insulating layer 24. In the semiconductor device 100 of this embodiment, as described above,
The first insulating layer 24 is an SOG layer, and the protective layer 28 is S
It is composed of a silicon nitride layer having lower hygroscopicity than the OG layer.
【００４０】ヒューズ部１２０は、ヒューズ３０と、ヒ
ューズ３０の上方に形成された開口部６０を含む。ここ
で、ヒューズは、例えば半導体記憶装置において、チッ
プ状態で発見された不良メモリセルを置換してリペアす
るために用いる冗長のためのヒューズを意味する。この
ヒューズ３０の表面は、第４層目の層間絶縁層１８で覆
われている。すなわち、第１酸化シリコン層２２、第１
絶縁層（ＳＯＧ層）２４、および第２酸化シリコン層２
６の積層体によってヒューズ３０の表面が覆われてい
る。また、ヒューズ３０を覆う第４層目の層間絶縁層１
８の上には、保護層２８が形成されている。さらに、こ
の保護層２８のうちヒューズ３０の上方に位置する領域
には、開口部６０が形成されている。The fuse portion 120 includes the fuse 30 and the opening portion 60 formed above the fuse 30. Here, the fuse means, for example, a fuse for redundancy used for replacing and repairing a defective memory cell found in a chip state in a semiconductor memory device. The surface of the fuse 30 is covered with the fourth interlayer insulating layer 18. That is, the first silicon oxide layer 22, the first
Insulating layer (SOG layer) 24 and second silicon oxide layer 2
The surface of the fuse 30 is covered with the laminated body of 6. In addition, the fourth interlayer insulating layer 1 that covers the fuse 30
A protective layer 28 is formed on the surface 8. Further, an opening 60 is formed in a region of the protective layer 28 located above the fuse 30.
【００４１】本実施の形態の半導体装置１００におい
て、ヒューズ３０を覆う絶縁層は、パッド絶縁層１８と
同じ成膜工程にて形成されるため、ヒューズ３０を覆う
絶縁層はパッド絶縁層１８と同一の層構造を有する。In the semiconductor device 100 of the present embodiment, the insulating layer covering the fuse 30 is formed in the same film forming process as the pad insulating layer 18, so that the insulating layer covering the fuse 30 is the same as the pad insulating layer 18. It has a layered structure.
【００４２】（デバイスの製造方法）次に、図３〜図６
を参照しながら、本実施の形態に係る半導体装置１００
の製造方法について説明する。各断面図は、図２のＡ−
Ａ線に沿った部分に対応する。図３〜図６において、図
１および図２で示す部分と実質的に同一の部分には同一
の符号を付し、重複する記載は省略する。(Device Manufacturing Method) Next, FIGS.
With reference to, the semiconductor device 100 according to the present embodiment
The manufacturing method of will be described. Each sectional view is taken along the line A- in FIG.
It corresponds to the portion along the line A. 3 to 6, parts that are substantially the same as the parts shown in FIGS. 1 and 2 are given the same reference numerals, and duplicate descriptions are omitted.
【００４３】（１）まず、図３に示すように、第１層目
〜第３層目の層間絶縁層１２，１４，１６をシリコン基
板１０の上に順次積層するとともに、配線層４０などの
配線層（配線層４０のみ図示する）をそれぞれ形成す
る。第１層目〜第３層目の層間絶縁層１２，１４，１６
は、ＨＤＰ法、オゾンＴＥＯＳ(tetraethylorthosilica
te)法、またはプラズマＣＶＤ法等によって形成し、必
要に応じてＣＭＰ法で平坦化する。(1) First, as shown in FIG. 3, first to third interlayer insulating layers 12, 14 and 16 are sequentially laminated on a silicon substrate 10, and a wiring layer 40 and the like are formed. Wiring layers (only the wiring layer 40 is shown) are formed. First-third layer interlayer insulating layers 12, 14, 16
Is the HDP method, ozone TEOS (tetraethylorthosilica)
te) method, plasma CVD method or the like, and planarized by CMP method if necessary.
【００４４】また、後述する工程にて形成される第４層
目の層間絶縁層１８を含めて、各層間絶縁層には、配線
層同士を電気的に接続するためにコンタクト部（図示せ
ず）を形成する。コンタクト部は、各層間絶縁層を貫通
するコンタクトホール（図示せず）を設け、このコンタ
クトホールに、例えばスパッタリング等により導電性材
料を埋め込むことにより形成される。In addition, a contact portion (not shown) for electrically connecting the wiring layers is formed in each interlayer insulating layer including the fourth interlayer insulating layer 18 which is formed in the step described later. ) Is formed. The contact portion is formed by providing a contact hole (not shown) penetrating each interlayer insulating layer, and filling the contact hole with a conductive material by, for example, sputtering.
【００４５】（２）続いて、最上の配線層７０を形成す
るとともに、パッド部が形成される領域（以下、「パッ
ド部の形成領域」という）１１０ａにおいてパッド２０
を形成し、かつ、ヒューズ部が形成される領域（以下、
「ヒューズ部の形成領域」という）１２０ａにおいてヒ
ューズ３０を形成する。(2) Subsequently, the uppermost wiring layer 70 is formed, and the pad 20 is formed in a region (hereinafter, referred to as a "pad portion forming region") 110a where the pad portion is formed.
And a region where the fuse part is formed (hereinafter,
The fuse 30 is formed in a "fuse portion forming region" 120a.
【００４６】パッド２０およびヒューズ３０は、配線層
７０と同一の工程にて同一レベルに形成する。すなわ
ち、配線層７０、ならびにパッド２０およびヒューズ３
０はともに、第３層目の層間絶縁層１６上に形成され、
かつ、同一の材料にて形成される。以下、配線層７０、
ならびにパッド２０およびヒューズ３０の形成工程につ
いて説明する。The pad 20 and the fuse 30 are formed at the same level in the same step as the wiring layer 70. That is, the wiring layer 70, the pad 20 and the fuse 3
0 are both formed on the third interlayer insulating layer 16,
And they are formed of the same material. Hereinafter, the wiring layer 70,
A process of forming the pad 20 and the fuse 30 will be described.
【００４７】まず、第３層目の層間絶縁層１６上に、窒
化チタン等の高融点金属の窒化物層、アルミニウムから
なる金属層、および窒化チタン等の高融点金属の窒化物
層との積層（いずれも図示せず）をスパッタリングによ
り形成し、続いて、これらの層を所定の形状にパターニ
ングする。このパターニング工程にて、図３に示すよう
に、配線層７０、ならびにパッド２０およびヒューズ３
０が形成される。First, on the third interlayer insulating layer 16, a nitride layer of a refractory metal such as titanium nitride, a metal layer of aluminum, and a nitride layer of a refractory metal such as titanium nitride are laminated. (Neither is shown) are formed by sputtering, and then these layers are patterned into a predetermined shape. In this patterning process, as shown in FIG. 3, the wiring layer 70, the pad 20 and the fuse 3 are formed.
0 is formed.
【００４８】続いて、図３に示すように、第１酸化シリ
コン層２２、第１絶縁層２４、および第２酸化シリコン
層２６を順に全面に積層する。これにより、第４層目の
層間絶縁層（パッド絶縁層）１８が形成される。また、
第１および第２酸化シリコン層２２，２６は、プラズマ
ＣＶＤ法等によって形成される。この工程により、配線
層７０、ならびにパッド２０およびヒューズ３０の表面
はこの第４層目の層間絶縁層１８で覆われる。Subsequently, as shown in FIG. 3, a first silicon oxide layer 22, a first insulating layer 24, and a second silicon oxide layer 26 are sequentially stacked on the entire surface. As a result, the fourth interlayer insulating layer (pad insulating layer) 18 is formed. Also,
The first and second silicon oxide layers 22 and 26 are formed by a plasma CVD method or the like. By this step, the wiring layer 70 and the surfaces of the pad 20 and the fuse 30 are covered with the fourth interlayer insulating layer 18.
【００４９】（３）次いで、図４に示すように、第４層
目の層間絶縁層１８上に、所定のパターンのレジスト層
Ｒ１００を形成した後、第４層目の層間絶縁層１８を、
レジスト層Ｒ１００をマスクとしてエッチングする。こ
れにより、パッド部の形成領域１１０ａにおいて、パッ
ド２０上のパッド絶縁層（第４層目の層間絶縁層）１８
に開口部５０が形成される。ここで、開口部５０の側壁
は、パッド絶縁層１８の端面で構成される。次いで、レ
ジスト層Ｒ１００を除去する。(3) Next, as shown in FIG. 4, after a resist layer R100 having a predetermined pattern is formed on the fourth interlayer insulating layer 18, the fourth interlayer insulating layer 18 is formed.
Etching is performed using the resist layer R100 as a mask. As a result, in the pad portion forming region 110a, the pad insulating layer (fourth interlayer insulating layer) 18 on the pad 20 is formed.
An opening 50 is formed in the. Here, the sidewall of the opening 50 is formed by the end surface of the pad insulating layer 18. Then, the resist layer R100 is removed.
【００５０】（４）続いて、図５に示すように、プラズ
マＣＶＤ法等によって、パッシベーション層として保護
層２８を全面に積層する。この工程により、第４層目の
層間絶縁層１８上に保護層２８が形成されるとともに、
パッド部の形成領域１１０ａにおいて、開口部５０の側
壁およびパッド２０の露出部分に保護層２８が積層され
る。(4) Then, as shown in FIG. 5, a protective layer 28 as a passivation layer is laminated on the entire surface by plasma CVD or the like. By this step, the protective layer 28 is formed on the fourth interlayer insulating layer 18, and
In the pad portion forming region 110 a, the protective layer 28 is laminated on the sidewall of the opening 50 and the exposed portion of the pad 20.
【００５１】（５）次いで、図６に示すように、保護層
２８上に、所定のパターンのレジスト層Ｒ２００を形成
した後、保護層２８を、レジスト層Ｒ２００をマスクと
してエッチングする。この工程により、パッド部の形成
領域１１０ａにおいて、保護層２８のうちパッド２０上
に位置する領域に接続部５０ａが形成されるとともに、
ヒューズ部の形成領域１２０ａにおいて、保護層２８の
うちヒューズ３０の上方に位置する領域に開口部６０が
形成される。次いで、レジスト層Ｒ２００を除去する。(5) Next, as shown in FIG. 6, after forming a resist layer R200 having a predetermined pattern on the protective layer 28, the protective layer 28 is etched using the resist layer R200 as a mask. By this step, in the pad portion forming region 110a, the connecting portion 50a is formed in the region of the protective layer 28 located on the pad 20, and
In the fuse portion formation region 120a, the opening 60 is formed in a region of the protective layer 28 located above the fuse 30. Then, the resist layer R200 is removed.
【００５２】以上の工程により、図１および図２に示す
ように、パッド部１１０およびヒューズ部１２０を含む
半導体装置１００が得られる。Through the above steps, the semiconductor device 100 including the pad portion 110 and the fuse portion 120 is obtained as shown in FIGS.
【００５３】（作用効果）本実施の形態に係る半導体装
置１００によれば、開口部５０の側壁が、第１絶縁層２
４に比して吸湿性が低い保護層２８で覆われている。こ
れにより、第１絶縁層２４が吸湿性の材料から形成され
ている場合であっても、パッド２０への水分の流出を保
護層２８によって食い止めることがっできる。これによ
り、パッド２０の腐食を防止することができる。その結
果、パット２０において良好な接続が得られるため、品
質に優れた半導体装置を得ることができる。(Operation and Effect) According to the semiconductor device 100 of the present embodiment, the side wall of the opening 50 has the first insulating layer 2
4 is covered with a protective layer 28 having lower hygroscopicity. Thereby, even when the first insulating layer 24 is made of a hygroscopic material, the protective layer 28 can prevent the outflow of water to the pad 20. As a result, the corrosion of the pad 20 can be prevented. As a result, good connection can be obtained in the pad 20, so that a semiconductor device having excellent quality can be obtained.
【００５４】（第２の実施の形態）（デバイスの構造）図７は、本発明の実施の形態に係る半導体装置２００の
一部分を模式的に示す断面図であり、図８は、本実施の
形態に係る半導体装置２００の一部分を模式的に示す平
面図である。なお、図８は、図７のＡ−Ａ線に沿った部
分を模式的に示す断面図である。以下、図１および図２
に示す部材と実質的に同じ機能を有する部材には同一符
号を付し、主要な相違点を主に説明する。(Second Embodiment) (Device Structure) FIG. 7 is a sectional view schematically showing a part of a semiconductor device 200 according to an embodiment of the present invention, and FIG. It is a top view which shows typically a part of semiconductor device 200 which concerns on a form. Note that FIG. 8 is a cross-sectional view schematically showing a portion taken along the line AA of FIG. 7. Hereinafter, FIG. 1 and FIG.
The members having substantially the same function as the members shown in (1) are denoted by the same reference numerals, and the main differences will be mainly described.
【００５５】半導体装置２００において、図７および図
８に示すように、パッド部２１０の構造は、第１の実施
の形態の半導体装置１００を構成するパッド部１１０と
同様である。一方、半導体装置２００においては、ヒュ
ーズ部２２０に開口部６２が形成され、この開口部６２
においてヒューズ３０の表面が保護層２８で覆われてい
る点で、第１の実施の形態の半導体装置１００と異なる
構造を有する。In the semiconductor device 200, as shown in FIGS. 7 and 8, the structure of the pad portion 210 is similar to that of the pad portion 110 which constitutes the semiconductor device 100 of the first embodiment. On the other hand, in the semiconductor device 200, the opening portion 62 is formed in the fuse portion 220, and the opening portion 62 is formed.
In the above, the fuse 30 has a structure different from that of the semiconductor device 100 of the first embodiment in that the surface of the fuse 30 is covered with the protective layer 28.
【００５６】また、半導体装置２００において、ヒュー
ズ３０を覆う保護層は、パッド部２１０の開口部５２の
側壁を覆う保護層２８と同じ成膜工程にて形成される。In the semiconductor device 200, the protective layer covering the fuse 30 is formed in the same film forming process as the protective layer 28 covering the sidewall of the opening 52 of the pad 210.
【００５７】（デバイスの製造方法）次に、図９〜図１
２を参照しながら、本実施の形態に係る半導体装置２０
０の製造方法について説明する。各断面図は、図８のＡ
−Ａ線に沿った部分に対応する。図９〜図１２におい
て、図７および図８で示す部分と実質的に同一の部分に
は同一の符号を付し、重複する記載は省略する。(Device Manufacturing Method) Next, FIGS.
2, the semiconductor device 20 according to the present embodiment is referred to.
The manufacturing method of 0 will be described. Each sectional view is shown in FIG.
-Corresponds to the part along line A. 9 to 12, parts that are substantially the same as the parts shown in FIGS. 7 and 8 are given the same reference numerals, and duplicate descriptions are omitted.
【００５８】（１）まず、第１の実施の形態の半導体装
置１００の製造工程中の図３に示す工程と同様に、第１
層目〜第３層目の層間絶縁層１２，１４，１６をシリコ
ン基板１０の上に順次積層するとともに、配線層４０を
含む配線層（配線層４０のみ図示する）をそれぞれ形成
する。また、第４層目の層間絶縁層１８を含めて、前記
の各層間絶縁層に、配線層（配線層４０のみ図示する）
同士を電気的に接続するためにコンタクト部（図示せ
ず）を形成する。続いて、配線層７０とともに、パッド
部の形成領域２１０ａにおいてパッド２０を形成し、か
つ、ヒューズ部の形成領域２２０ａにおいてヒューズ３
０を形成した後、第１酸化シリコン層２２、第１絶縁層
２４、および第２酸化シリコン層２６を順に全面に積層
して、第４層目の層間絶縁層（パッド絶縁層）１８を形
成する。以上の工程は、第１の実施の形態の半導体装置
１００の製造工程（図３参照）とほぼ同様である。(1) First, similarly to the step shown in FIG. 3 in the manufacturing process of the semiconductor device 100 of the first embodiment, the first step is performed.
The interlayer insulating layers 12, 14 and 16 of the third layer to the third layer are sequentially laminated on the silicon substrate 10, and a wiring layer including the wiring layer 40 (only the wiring layer 40 is shown) is formed. In addition, a wiring layer (only the wiring layer 40 is shown) is formed in each of the above-mentioned interlayer insulating layers including the fourth interlayer insulating layer 18.
Contact portions (not shown) are formed to electrically connect the two. Subsequently, together with the wiring layer 70, the pad 20 is formed in the pad portion formation region 210a, and the fuse 3 is formed in the fuse portion formation region 220a.
After forming 0, a first silicon oxide layer 22, a first insulating layer 24, and a second silicon oxide layer 26 are sequentially laminated on the entire surface to form a fourth interlayer insulating layer (pad insulating layer) 18. To do. The above steps are almost the same as the manufacturing steps (see FIG. 3) of the semiconductor device 100 according to the first embodiment.
【００５９】（２）次いで、図９に示すように、第４層
目の層間絶縁層（パッド絶縁層）１８上に、所定のパタ
ーンのレジスト層Ｒ３００を形成した後、第４層目の層
間絶縁層（パッド絶縁層）１８を、レジスト層Ｒ３００
をマスクとしてエッチングする。これにより、パッド部
の形成領域２１０ａにおいて、第４層目の層間絶縁層
（パッド絶縁層）１８のうちパッド２０上に位置する領
域に開口部５２が形成されるとともに、ヒューズの形成
領域２２０ａにおいて、ヒューズ３０の周辺領域に開口
部６２ａが形成される。次いで、図１０に示すように、
レジスト層Ｒ３００を除去する。(2) Next, as shown in FIG. 9, a resist layer R300 having a predetermined pattern is formed on the fourth interlayer insulating layer (pad insulating layer) 18, and then the fourth interlayer insulating layer R300 is formed. The insulating layer (pad insulating layer) 18 is replaced with the resist layer R300.
Is used as a mask for etching. Accordingly, in the pad formation region 210a, the opening 52 is formed in a region of the fourth interlayer insulating layer (pad insulation layer) 18 located on the pad 20, and in the fuse formation region 220a. An opening 62a is formed in the peripheral region of the fuse 30. Then, as shown in FIG.
The resist layer R300 is removed.
【００６０】（３）続いて、図１１に示すように、パッ
シベーション層として保護層２８を全面に積層する。こ
の工程により、第４層目の層間絶縁層（パッド絶縁層）
１８上に保護層２８が形成されるとともに、パッド部の
形成領域２１０ａにおいて、開口部５２の側壁およびパ
ッド２０の露出部分に保護層２８が積層される。同様
に、ヒューズ部の形成領域２２０ａにおいて、ヒューズ
３０の表面が保護層２８で覆われるとともに、開口部６
２が形成される。(3) Then, as shown in FIG. 11, a protective layer 28 is laminated on the entire surface as a passivation layer. By this step, the fourth interlayer insulating layer (pad insulating layer)
The protective layer 28 is formed on the layer 18, and the protective layer 28 is laminated on the sidewall of the opening 52 and the exposed portion of the pad 20 in the pad portion forming region 210 a. Similarly, in the fuse portion formation region 220a, the surface of the fuse 30 is covered with the protective layer 28 and the opening 6 is formed.
2 is formed.
【００６１】（４）次いで、図１２に示すように、保護
層２８上に、所定のパターンのレジスト層Ｒ４００を形
成した後、保護層２８を、レジスト層Ｒ４００をマスク
としてエッチングする。この工程により、パッド部の形
成領域２１０ａにおいて、保護層２８のうちパッド２０
上に位置する領域に接続部５２ａが形成される。次い
で、レジスト層Ｒ４００を除去する。(4) Next, as shown in FIG. 12, after forming a resist layer R400 having a predetermined pattern on the protective layer 28, the protective layer 28 is etched using the resist layer R400 as a mask. By this step, the pad 20 of the protective layer 28 is formed in the pad portion forming region 210a.
The connection portion 52a is formed in the upper region. Then, the resist layer R400 is removed.
【００６２】以上の工程により、図７および図８に示す
ように、パッド部２１０およびヒューズ部２２０を含む
半導体装置２００が得られる。Through the above steps, the semiconductor device 200 including the pad portion 210 and the fuse portion 220 is obtained as shown in FIGS.
【００６３】（作用効果）本実施の形態に係る半導体装
置２００によれば、第１の実施の形態の半導体装置１０
０と同様の作用および効果を得ることができる。加え
て、ヒューズ３０上には、絶縁層として保護層２８のみ
が形成されていることから、ヒューズ３０上に形成され
る絶縁層（保護層２８）の膜厚が薄く形成されている。
これにより、ヒューズ３０の溶断時にヒューズ３０上の
絶縁層が除去されやすくなるため、正確かつ的確にヒュ
ーズ３０を溶断することが可能となる。そして、ヒュー
ズ３０上にも保護層２８が形成されているため、ヒュー
ズ３０に対する耐湿性も確保することができる。(Operation and Effect) According to the semiconductor device 200 of the present embodiment, the semiconductor device 10 of the first embodiment is used.
The same action and effect as 0 can be obtained. In addition, since only the protective layer 28 is formed as an insulating layer on the fuse 30, the insulating layer (protective layer 28) formed on the fuse 30 is formed to be thin.
As a result, the insulating layer on the fuse 30 is easily removed when the fuse 30 is blown, so that the fuse 30 can be blown accurately and accurately. Further, since the protective layer 28 is also formed on the fuse 30, moisture resistance for the fuse 30 can be ensured.
【００６４】（第３の実施の形態）（デバイスの構造）図１３は、本発明の実施の形態に係
る半導体装置３００の一部分を模式的に示す断面図であ
り、図１４は、本実施の形態に係る半導体装置３００の
一部分を模式的に示す平面図である。なお、図１４は、
図１３のＡ−Ａ線に沿った部分を模式的に示す断面図で
ある。以下、図１および図２に示す部材と実質的に同じ
機能を有する部材には同一符号を付し、主要な相違点を
主に説明する。(Third Embodiment) (Device Structure) FIG. 13 is a sectional view schematically showing a part of a semiconductor device 300 according to an embodiment of the present invention, and FIG. It is a top view which shows typically a part of semiconductor device 300 which concerns on a form. In addition, FIG.
It is sectional drawing which shows typically the part along the AA line of FIG. Hereinafter, members having substantially the same functions as those of the members shown in FIGS. 1 and 2 are designated by the same reference numerals, and main differences will be mainly described.
【００６５】半導体装置３００においては、図１３に示
すように、第３層目の層間絶縁層１６上に第１保護層３
８を介して第４層目の層間絶縁層（パッド絶縁層）１８
が形成されている点、パッド部３１０に開口部５４が形
成されている点、ヒューズ部３２０に開口部６４が形成
されている点、およびヒューズ３０の表面が第１および
第２保護層３８，２８で覆われている等の点で、第１の
実施の形態の半導体装置１００と異なる構造を有する。In the semiconductor device 300, as shown in FIG. 13, the first protective layer 3 is formed on the third interlayer insulating layer 16.
The fourth interlayer insulating layer (pad insulating layer) 18
Is formed, the opening portion 54 is formed in the pad portion 310, the opening portion 64 is formed in the fuse portion 320, and the surface of the fuse 30 is the first and second protective layers 38, The semiconductor device 100 has a structure different from that of the semiconductor device 100 of the first embodiment in that it is covered with 28 and the like.
【００６６】半導体装置３００において、開口部５４
は、パッド２０上のパッド絶縁層１８に形成される。こ
の開口部５４の側壁は、第２保護層２８で覆われてい
る。In the semiconductor device 300, the opening 54
Is formed on the pad insulating layer 18 on the pad 20. The side wall of the opening 54 is covered with the second protective layer 28.
【００６７】ヒューズ３０を覆う保護層は、第３および
第４保護層からなる。このうち、第３保護層は、パッド
２０上に形成された第１保護層３８と同じ成膜工程にて
形成される。また、第４保護層は、開口部５４の側壁を
覆う第２保護層２８と同じ成膜工程にて形成される。The protective layer covering the fuse 30 is composed of third and fourth protective layers. Of these, the third protective layer is formed in the same film forming process as the first protective layer 38 formed on the pad 20. The fourth protective layer is formed in the same film forming process as the second protective layer 28 that covers the side wall of the opening 54.
【００６８】（デバイスの製造方法）次に、図１５〜図
１８を参照しながら、本実施の形態に係る半導体装置３
００の製造方法について説明する。各断面図は、図１４
のＡ−Ａ線に沿った部分に対応する。図１５〜図１８に
おいて、図１３および図１４で示す部分と実質的に同一
の部分には同一の符号を付し、重複する記載は省略す
る。(Device Manufacturing Method) Next, with reference to FIGS. 15 to 18, the semiconductor device 3 according to the present embodiment.
A method of manufacturing 00 will be described. Each sectional view is shown in FIG.
Corresponds to the portion along the line AA. 15 to 18, parts that are substantially the same as the parts shown in FIGS. 13 and 14 are given the same reference numerals, and duplicate descriptions are omitted.
【００６９】（１）まず、第１の実施の形態の半導体装
置１００の製造工程中の図３に示す工程と同様に、第１
層目〜第３層目の層間絶縁層１２，１４，１６をシリコ
ン基板１０の上に順次積層するとともに、配線層４０を
含む配線層（配線層４０のみ図示する）をそれぞれ形成
する。また、第４層目の層間絶縁層１８を含めて、前記
の各層間絶縁層に、配線層（配線層４０のみ図示する）
同士を電気的に接続するためにコンタクト部（図示せ
ず）を形成する。続いて、配線層７０とともに、パッド
部の形成領域３１０ａにおいてパッド２０を形成すると
ともに、ヒューズ部の形成領域３２０ａにおいてヒュー
ズ３０を形成する。以上の工程は、第１の実施の形態の
半導体装置１００の製造工程（図３参照）とほぼ同様で
ある。(1) First, similarly to the step shown in FIG. 3 in the manufacturing process of the semiconductor device 100 of the first embodiment, the first
The interlayer insulating layers 12, 14 and 16 of the third layer to the third layer are sequentially laminated on the silicon substrate 10, and a wiring layer including the wiring layer 40 (only the wiring layer 40 is shown) is formed. In addition, a wiring layer (only the wiring layer 40 is shown) is formed in each of the above-mentioned interlayer insulating layers including the fourth interlayer insulating layer 18.
Contact portions (not shown) are formed to electrically connect the two. Then, together with the wiring layer 70, the pad 20 is formed in the pad portion formation region 310a, and the fuse 30 is formed in the fuse portion formation region 320a. The above steps are almost the same as the manufacturing steps (see FIG. 3) of the semiconductor device 100 according to the first embodiment.
【００７０】（２）次いで、図１５に示すように、例え
ばプラズマＣＶＤ法等によって第１保護層３８を全面に
形成する。続いて、この第１保護層３８上に、第１酸化
シリコン層２２、第１絶縁層２４、および第２酸化シリ
コン層２６を順に全面に積層して、第４層目の層間絶縁
層（パッド絶縁層）１８を形成する。この工程により、
配線層７０、ならびにパッド２０およびヒューズ３０の
表面は、第１保護層３８および第４層目の層間絶縁層
（パッド絶縁層）１８で覆われる。(2) Next, as shown in FIG. 15, the first protective layer 38 is formed on the entire surface by, eg, plasma CVD. Then, a first silicon oxide layer 22, a first insulating layer 24, and a second silicon oxide layer 26 are sequentially stacked on the entire surface of the first protective layer 38 to form a fourth interlayer insulating layer (pad). An insulating layer) 18 is formed. By this process,
The wiring layer 70 and the surfaces of the pads 20 and the fuses 30 are covered with the first protective layer 38 and the fourth interlayer insulating layer (pad insulating layer) 18.
【００７１】（３）次いで、図１６に示すように、第４
層目の層間絶縁層（パッド絶縁層）１８上に、所定のパ
ターンのレジスト層Ｒ５００を形成した後、第４層目の
層間絶縁層（パッド絶縁層）１８を、レジスト層Ｒ５０
０をマスクとしてエッチングする。この工程において、
第１保護層３８は、エッチングストッパ層として機能す
る。これにより、パッド部の形成領域３１０ａにおい
て、パッド２０上のパッド絶縁層１８に開口部５４が形
成されるとともに、ヒューズの形成領域３２０ａにおい
て、ヒューズ３０の周辺領域に開口部６４ａが形成され
る。ここで、開口部５４，６４ａの側壁は、パッド絶縁
層１８の端面からなる。次いで、レジスト層Ｒ５００を
除去する。(3) Next, as shown in FIG.
A resist layer R500 having a predetermined pattern is formed on the first interlayer insulating layer (pad insulating layer) 18, and then the fourth interlayer insulating layer (pad insulating layer) 18 is formed on the resist layer R50.
Etching is performed using 0 as a mask. In this process,
The first protective layer 38 functions as an etching stopper layer. As a result, the opening 54 is formed in the pad insulating layer 18 on the pad 20 in the pad formation region 310a, and the opening 64a is formed in the peripheral region of the fuse 30 in the fuse formation region 320a. Here, the sidewalls of the openings 54 and 64 a are formed of the end surface of the pad insulating layer 18. Then, the resist layer R500 is removed.
【００７２】（４）続いて、図１７に示すように、パッ
ド部の形成領域３１０ａおよびヒューズ部の形成領域３
２０ａにおいて、パッシベーション層として第２保護層
２８を全面に積層する。この工程により、第４層目の層
間絶縁層（パッド絶縁層）１８上に第２保護層２８が形
成されるとともに、パッド部の形成領域３１０ａにおい
て、開口部５４の底面および側壁に第２保護層２８が積
層される。同様に、ヒューズ部の形成領域３２０ａにお
いて、第１保護層３８の表面が第２保護層２８で覆われ
て、開口部６４が形成される。(4) Subsequently, as shown in FIG. 17, a pad portion forming region 310a and a fuse portion forming region 3 are formed.
In 20a, a second protective layer 28 is laminated on the entire surface as a passivation layer. By this step, the second protective layer 28 is formed on the fourth interlayer insulating layer (pad insulating layer) 18, and the second protective layer 28 is formed on the bottom surface and the side wall of the opening 54 in the pad formation region 310a. Layers 28 are laminated. Similarly, in the fuse portion formation region 320a, the surface of the first protective layer 38 is covered with the second protective layer 28, and the opening 64 is formed.
【００７３】（５）次いで、図１８に示すように、第２
保護層２８上に、所定のパターンのレジスト層Ｒ６００
を形成した後、第１および第２保護層３８，２８を、レ
ジスト層Ｒ６００をマスクとしてエッチングする。この
工程により、パッド部の形成領域３１０ａにおいて、第
１および第２保護層３８，２８のうちパッド２０上に位
置する領域に接続部５４ａが形成される。次いで、レジ
スト層Ｒ６００を除去する。(5) Next, as shown in FIG.
A resist layer R600 having a predetermined pattern is formed on the protective layer 28.
After forming, the first and second protective layers 38 and 28 are etched using the resist layer R600 as a mask. By this step, the connection portion 54a is formed in the region of the first and second protective layers 38 and 28 located on the pad 20 in the pad portion formation region 310a. Then, the resist layer R600 is removed.
【００７４】以上の工程により、図１３および図１４に
示すように、パッド部３１０およびヒューズ部３２０を
含む半導体装置３００が得られる。Through the above steps, as shown in FIGS. 13 and 14, a semiconductor device 300 including a pad portion 310 and a fuse portion 320 is obtained.
【００７５】（作用効果）本実施の形態に係る半導体装
置３００によれば、第１の実施の形態の半導体装置１０
０と同様の作用および効果を得ることができる。加え
て、第３層目の層間絶縁層１６上に第１保護層３８を介
して第４層目の層間絶縁層（パッド絶縁層）１８が形成
されているため、製造工程中、パッド２０およびヒュー
ズ３０の表面が露出することがない。これにより、例え
ば、パッド２０およびヒューズ３０の表面の酸化等、パ
ッド２０およびヒューズ３０へ加わるダメージを少なく
することができる。これにより、より優れた品質の半導
体装置を得ることができる。(Operation and Effect) According to the semiconductor device 300 of the present embodiment, the semiconductor device 10 of the first embodiment is used.
The same action and effect as 0 can be obtained. In addition, since the fourth interlayer insulating layer (pad insulating layer) 18 is formed on the third interlayer insulating layer 16 via the first protective layer 38, the pad 20 and the pad 20 are formed during the manufacturing process. The surface of the fuse 30 is not exposed. Thereby, for example, the damage on the pads 20 and the fuses 30 such as the oxidation of the surfaces of the pads 20 and the fuses 30 can be reduced. As a result, a semiconductor device of higher quality can be obtained.
【００７６】以上、本発明の一実施の形態について述べ
たが、本発明はこれに限定されず、本発明の発明の要旨
の範囲内で種々の態様をとりうる。Although one embodiment of the present invention has been described above, the present invention is not limited to this, and can take various aspects within the scope of the gist of the present invention.
【図１】本発明の第１の実施の形態にかかる半導体装置
を模式的に示す断面図である。FIG. 1 is a sectional view schematically showing a semiconductor device according to a first embodiment of the present invention.
【図２】本発明の第１の実施の形態にかかる半導体装置
を模式的に示す平面図である。FIG. 2 is a plan view schematically showing the semiconductor device according to the first embodiment of the present invention.
【図３】図１および図２に示す半導体装置の製造方法の
一工程を模式的に示す断面図である。FIG. 3 is a cross-sectional view schematically showing one step in a method for manufacturing the semiconductor device shown in FIGS. 1 and 2.
【図４】図１および図２に示す半導体装置の製造方法の
一工程を模式的に示す断面図である。FIG. 4 is a cross-sectional view schematically showing one step in a method for manufacturing the semiconductor device shown in FIGS. 1 and 2.
【図５】図１および図２に示す半導体装置の製造方法の
一工程を模式的に示す断面図である。5 is a cross-sectional view schematically showing one step in a method for manufacturing the semiconductor device shown in FIGS. 1 and 2. FIG.
【図６】図１および図２に示す半導体装置の製造方法の
一工程を模式的に示す断面図である。FIG. 6 is a cross-sectional view schematically showing a step in the method for manufacturing the semiconductor device shown in FIGS. 1 and 2.
【図７】本発明の第２の実施の形態にかかる半導体装置
を模式的に示す断面図である。FIG. 7 is a sectional view schematically showing a semiconductor device according to a second embodiment of the present invention.
【図８】本発明の第２の実施の形態にかかる半導体装置
を模式的に示す平面図である。FIG. 8 is a plan view schematically showing a semiconductor device according to a second embodiment of the present invention.
【図９】図７および図８に示す半導体装置の製造方法の
一工程を模式的に示す断面図である。9 is a cross-sectional view schematically showing one step in a method for manufacturing the semiconductor device shown in FIGS. 7 and 8. FIG.
【図１０】図７および図８に示す半導体装置の製造方法
の一工程を模式的に示す断面図である。FIG. 10 is a cross-sectional view schematically showing a step in the method for manufacturing the semiconductor device shown in FIGS. 7 and 8.
【図１１】図７および図８に示す半導体装置の製造方法
の一工程を模式的に示す断面図である。FIG. 11 is a cross-sectional view schematically showing a step in the method for manufacturing the semiconductor device shown in FIGS. 7 and 8.
【図１２】図７および図８に示す半導体装置の製造方法
の一工程を模式的に示す断面図である。FIG. 12 is a cross-sectional view schematically showing a step in the method for manufacturing the semiconductor device shown in FIGS. 7 and 8.
【図１３】本発明の第３の実施の形態にかかる半導体装
置を模式的に示す断面図である。FIG. 13 is a sectional view schematically showing a semiconductor device according to a third embodiment of the present invention.
【図１４】本発明の第３の実施の形態にかかる半導体装
置を模式的に示す平面図である。FIG. 14 is a plan view schematically showing a semiconductor device according to a third embodiment of the present invention.
【図１５】図１３および図１４に示す半導体装置の製造
方法の一工程を模式的に示す断面図である。FIG. 15 is a cross-sectional view schematically showing a step in the method for manufacturing the semiconductor device shown in FIGS. 13 and 14.
【図１６】図１３および図１４に示す半導体装置の製造
方法の一工程を模式的に示す断面図である。16 is a cross-sectional view schematically showing a step in the method for manufacturing the semiconductor device shown in FIGS. 13 and 14. FIG.
【図１７】図１３および図１４に示す半導体装置の製造
方法の一工程を模式的に示す断面図である。FIG. 17 is a cross-sectional view schematically showing a step in the method for manufacturing the semiconductor device shown in FIGS. 13 and 14.
【図１８】図１３および図１４に示す半導体装置の製造
方法の一工程を模式的に示す断面図である。FIG. 18 is a cross-sectional view schematically showing a step in the method for manufacturing the semiconductor device shown in FIGS. 13 and 14.
１０ シリコン基板１２ 第１層目の層間絶縁層１４ 第２層目の層間絶縁層１６ 第３層目の層間絶縁層１８ パッド絶縁層（第４層目の層間絶縁層）２０ パッド２２ 第１酸化シリコン層２４ 第１絶縁層（ＳＯＧ層）２６ 第２酸化シリコン層２８ 保護層（第２保護層・第４保護層）３８ 第１保護層（第３保護層）４０ 配線層５０，５２，５４，６０，６２，６２ａ，６４，６４ａ
開口部５０ａ，５２ａ，５４ａ 接続部７０ 配線層１００，２００，３００ 半導体装置１１０，２１０，３１０ パッド部１１０ａ，２１０ａ，３１０ａ パッド部の形成領域１２０，２２０，３２０ ヒューズ部１２０ａ，２２０ａ，３２０ａ ヒューズ部の形成領域Ｒ１００，Ｒ２００，Ｒ３００，Ｒ４００，Ｒ５００，
Ｒ６００ レジスト層10 Silicon Substrate 12 First Layer Interlayer Insulation Layer 14 Second Layer Interlayer Insulation Layer 16 Third Layer Interlayer Insulation Layer 18 Pad Insulation Layer (Fourth Layer Interlayer Insulation Layer) 20 Pad 22 First Oxidation Silicon layer 24 First insulating layer (SOG layer) 26 Second silicon oxide layer 28 Protective layer (second protective layer / fourth protective layer) 38 First protective layer (third protective layer) 40 Wiring layers 50, 52, 54 , 60, 62, 62a, 64, 64a
Openings 50a, 52a, 54a Connection part 70 Wiring layers 100, 200, 300 Semiconductor devices 110, 210, 310 Pad parts 110a, 210a, 310a Pad part formation regions 120, 220, 320 Fuse parts 120a, 220a, 320a Fuse parts Forming regions R100, R200, R300, R400, R500,
R600 resist layer
─────────────────────────────────────────────────────フロントページの続き Ｆターム(参考） 5F033 HH08 HH33 MM05 PP15 QQ09 QQ25 QQ37 RR04 RR06 RR09 RR14 RR25 SS15 TT02 TT04 TT07 VV11 XX18 5F044 EE08 5F064 FF27 FF42 GG10 ─────────────────────────────────────────────────── ───Continued front page F term (reference) 5F033 HH08 HH33 MM05 PP15 QQ09 QQ25 QQ37 RR04 RR06 RR09 RR14 RR25 SS15 TT02 TT04 TT07 VV11 XX18 5F044 EE08 5F064 FF27 FF42 GG10
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