【０００１】[0001]
【発明の属する技術分野】本発明は、トランジスタを有
する半導体装置の構成に関する。本発明は特に、ガラ
ス、プラスチック等の絶縁体上に作製される薄膜トラン
ジスタ(以後、ＴＦＴと表記する)を有するアクティブマ
トリクス型半導体装置の構成に関する。また、このよう
な半導体装置を表示部に用いた電子機器に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the structure of a semiconductor device having a transistor. The present invention particularly relates to the structure of an active matrix type semiconductor device having a thin film transistor (hereinafter referred to as a TFT) formed on an insulator such as glass or plastic. In addition, the present invention relates to an electronic device using such a semiconductor device for a display portion.
【０００２】[0002]
【従来の技術】近年、エレクトロルミネッセンス(Elect
ro Luminescence：ＥＬ)素子等を始めとした発光素子
を用いた表示装置の開発が活発化している。発光素子
は、自らが発光するために視認性が高く、液晶表示装置
(ＬＣＤ)等において必要なバックライトを必要としない
ために薄型化に適しているとともに、視野角にほとんど
制限が無い。2. Description of the Related Art In recent years, electroluminescence
The development of display devices using light emitting elements such as ro Luminescence (EL) elements has been activated. Since the light emitting element emits light by itself, the visibility is high, and the liquid crystal display device
Since it does not require a necessary backlight in (LCD) and the like, it is suitable for thinning, and there is almost no limitation on the viewing angle.
【０００３】ここで、ＥＬ素子とは、電場を加えること
で発生するルミネッセンスが得られる発光層を有する素
子を指す。この発光層においては、一重項励起状態から
基底状態に戻る際の発光(蛍光)と、三重項励起状態から
基底状態に戻る際の発光(燐光)とがあるが、本発明の半
導体装置は、上述したいずれの発光形態であっても良
い。Here, the EL element refers to an element having a light emitting layer capable of obtaining luminescence generated by applying an electric field. In this light emitting layer, there are light emission (fluorescence) when returning from the singlet excited state to the ground state, and light emission when returning to the ground state from the triplet excited state (phosphorescence), the semiconductor device of the present invention, Any of the above-described light emission forms may be used.
【０００４】ＥＬ素子は、一対の電極(陽極と陰極)間に
発光層が挟まれる形で構成され、通常、積層構造をとっ
ている。代表的には、イーストマン・コダック・カンパ
ニーのＴａｎｇらが提案した「陽極／正孔輸送層／発光
層／電子輸送層／陰極」という積層構造が挙げられる。
この構造は非常に発光効率が高く、現在研究が進められ
ているＥＬ素子の多くはこの構造が採用されている。The EL element is constructed such that a light emitting layer is sandwiched between a pair of electrodes (anode and cathode), and usually has a laminated structure. Typically, a laminated structure of “anode / hole transport layer / light emitting layer / electron transport layer / cathode” proposed by Tang et al. Of Eastman Kodak Company can be mentioned.
This structure has a very high luminous efficiency, and many EL devices currently under study employ this structure.
【０００５】また、これ以外にも、陽極と陰極との間
に、「正孔注入層／正孔輸送層／発光層／電子輸送層」
または「正孔注入層／正孔輸送層／発光層／電子輸送層
／電子注入層」の順に積層する構造がある。本発明の半
導体装置に用いるＥＬ素子の構造としては、上述の構造
のいずれを採用していても良い。また、発光層に対して
蛍光性色素等をドーピングしても良い。In addition to this, "hole injection layer / hole transport layer / light emitting layer / electron transport layer" is provided between the anode and the cathode.
Alternatively, there is a structure in which "hole injection layer / hole transport layer / light emitting layer / electron transport layer / electron injection layer" are stacked in this order. As the structure of the EL element used in the semiconductor device of the present invention, any of the above structures may be adopted. Further, the light emitting layer may be doped with a fluorescent dye or the like.
【０００６】本明細書においては、ＥＬ素子において、
陽極と陰極との間に設けられる全ての層を総称してＥＬ
層と呼ぶ。よって、上述の正孔注入層、正孔輸送層、発
光層、電子輸送層、電子注入層は、全てＥＬ素子に含ま
れ、陽極、ＥＬ層、および陰極で構成される発光素子を
ＥＬ素子と呼ぶ。In the present specification, in the EL element,
All layers provided between the anode and cathode are collectively referred to as EL
Call it a layer. Therefore, the above hole injection layer, hole transport layer, light emitting layer, electron transport layer, and electron injection layer are all included in an EL device, and a light emitting device composed of an anode, an EL layer, and a cathode is referred to as an EL device. Call.
【０００７】図３に、一般的な半導体装置における画素
の構成を示す。なお、代表的な半導体装置として、ＥＬ
表示装置を例とする。図３に示した画素は、ソース信号
線３０１、ゲート信号線３０２、スイッチング用ＴＦＴ
３０３、駆動用ＴＦＴ３０４、容量手段３０５、ＥＬ素
子３０６、電流供給線３０７、電源線３０８を有してい
る。FIG. 3 shows the structure of a pixel in a general semiconductor device. As a typical semiconductor device, EL
Take a display device as an example. The pixel shown in FIG. 3 includes a source signal line 301, a gate signal line 302, and a switching TFT.
303, a driving TFT 304, a capacitor 305, an EL element 306, a current supply line 307, and a power supply line 308.
【０００８】各部の接続関係について説明する。ここ
で、ＴＦＴはゲート、ソース、ドレインの３端子を有す
るが、ソース、ドレインに関しては、ＴＦＴの構造上、
明確に区別が出来ない。よって、素子間の接続について
説明する際は、ソース、ドレインのうち一方を第１の電
極、他方を第２の電極と表記する。ＴＦＴのＯＮ、ＯＦ
Ｆについて、各端子の電位等(あるＴＦＴのゲート・ソ
ース間電圧等)について説明が必要な際には、ソース、
ドレイン等と表記する。The connection relation of each part will be described. Here, the TFT has three terminals of a gate, a source, and a drain. Regarding the source and the drain, due to the structure of the TFT,
I can't distinguish it clearly. Therefore, when the connection between the elements is described, one of the source and the drain is referred to as a first electrode and the other is referred to as a second electrode. TFT ON, OF
Regarding F, when it is necessary to explain the potential of each terminal (gate-source voltage of a certain TFT, etc.),
Indicated as drain, etc.
【０００９】また、本明細書において、ＴＦＴがＯＮし
ているとは、ＴＦＴのゲート・ソース間電圧がそのしき
い値を超え、ソース、ドレイン間に電流が流れる状態を
いい、ＴＦＴがＯＦＦしているとは、ＴＦＴのゲート・
ソース間電圧がそのしきい値を下回り、ソース、ドレイ
ン間に電流が流れていない状態をいう。In the present specification, the TFT being turned on means a state in which the gate-source voltage of the TFT exceeds its threshold value and a current flows between the source and the drain, and the TFT is turned off. Is the gate of the TFT
The voltage between the sources is below the threshold, and no current flows between the source and the drain.
【００１０】スイッチング用ＴＦＴ３０３のゲート電極
は、ゲート信号線３０２に接続され、第１の電極はソー
ス信号線３０１に接続され、第２の電極は駆動用ＴＦＴ
３０４のゲート電極に接続されている。駆動用ＴＦＴ３
０４の第１の電極は、電流供給線３０７に接続され、第
２の電極はＥＬ素子３０６の第１の電極に接続されてい
る。ＥＬ素子３０６の第２の電極は、電源線３０８に接
続されている。容量手段３０５は、駆動用ＴＦＴ３０４
のゲート電極と第１の電極との間に接続され、駆動用Ｔ
ＦＴ３０４のゲート・ソース間電圧を保持する。The gate electrode of the switching TFT 303 is connected to the gate signal line 302, the first electrode is connected to the source signal line 301, and the second electrode is the driving TFT.
It is connected to the gate electrode of 304. Driving TFT3
The first electrode of 04 is connected to the current supply line 307, and the second electrode of 04 is connected to the first electrode of the EL element 306. The second electrode of the EL element 306 is connected to the power supply line 308. The capacitor means 305 is a driving TFT 304.
Is connected between the gate electrode and the first electrode of the
Holds the gate-source voltage of FT304.
【００１１】ゲート信号線３０２の電位が変化してスイ
ッチング用ＴＦＴ３０３がＯＮすると、ソース信号線３
０１に入力されている映像信号は、駆動用ＴＦＴ３０４
のゲート電極へと入力される。入力された映像信号の電
位に従って、駆動用ＴＦＴ３０４のゲート・ソース間電
圧が決定し、駆動用ＴＦＴ３０４のソース・ドレイン間
を流れる電流(以下、ドレイン電流と表記)が決定する。
この電流はＥＬ素子３０６に供給されて発光する。When the potential of the gate signal line 302 changes and the switching TFT 303 is turned on, the source signal line 3
The video signal input to 01 is the driving TFT 304.
Is input to the gate electrode of. The gate-source voltage of the driving TFT 304 is determined according to the potential of the input video signal, and the current flowing between the source and drain of the driving TFT 304 (hereinafter referred to as drain current) is determined.
This current is supplied to the EL element 306 to emit light.
【００１２】ところで、多結晶シリコン(ポリシリコン
以下Ｐ−Ｓｉ)で形成されたＴＦＴは、非晶質シリコ
ン(アモルファスシリコン 以下Ａ−Ｓｉ)で形成された
ＴＦＴよりも電界効果移動度が高く、ＯＮ電流が大きい
ため、半導体装置に用いるトランジスタとしてより適し
ている。By the way, a TFT formed of polycrystalline silicon (hereinafter referred to as P-Si) has a higher field effect mobility than a TFT formed of amorphous silicon (hereinafter referred to as amorphous silicon (A-Si)), and is turned on. Since the current is large, it is more suitable as a transistor used for a semiconductor device.
【００１３】反面、ポリシリコンで形成されたＴＦＴ
は、結晶粒界における欠陥に起因して、その電気的特性
にばらつきが生じやすいといった問題点を有している。On the other hand, a TFT made of polysilicon
Has a problem that variations in its electrical characteristics are likely to occur due to defects in crystal grain boundaries.
【００１４】図３に示した画素において、画素を構成す
るＴＦＴのしきい値やＯＮ電流等の特性が画素ごとにば
らつくと、同じ映像信号を入力した場合にも、それに応
じてＴＦＴのドレイン電流の大きさが異なってくるた
め、ＥＬ素子３０６の輝度がばらつく。よってアナログ
階調の場合、問題となっていた。In the pixel shown in FIG. 3, when the characteristics such as the threshold value and ON current of the TFTs forming the pixel vary from pixel to pixel, the drain current of the TFT correspondingly changes even when the same video signal is input. The brightness of the EL element 306 varies because the size of the EL element 306 varies. Therefore, in the case of analog gradation, it has been a problem.
【００１５】そこで、ＴＦＴのしきい値等がＯＮ電流に
影響しにくい領域を用いて、ＥＬ素子を輝度１００％、
０％の２つの状態のみで駆動するデジタル階調方式が提
案されている。この方式では、白、黒の２階調しか表現
出来ないため、時間階調方式等と組み合わせて多階調化
を実現している。Therefore, by using a region where the threshold value of the TFT is unlikely to affect the ON current, the EL element is set to 100% luminance,
A digital gradation method has been proposed in which the driving is performed only in two states of 0%. With this method, only two gradations, white and black, can be expressed, so that multi-gradation is realized by combining with a time gradation method or the like.
【００１６】デジタル階調方式と時間階調方式とを組み
合わせた方法を用いる場合の半導体装置の画素の構成
は、図４(Ａ)(Ｂ)に示したようなものがある。スイッチ
ング用ＴＦＴ４０４、駆動用ＴＦＴ４０５に加え、消去
用ＴＦＴ４０６を用いることによって、発光時間の長さ
を細かく制御することが可能となっている。The pixel structure of the semiconductor device in the case of using the method combining the digital gradation method and the time gradation method is as shown in FIGS. 4A and 4B. By using the erasing TFT 406 in addition to the switching TFT 404 and the driving TFT 405, the length of the light emission time can be finely controlled.
【００１７】一方、別の手法を用いて、ＴＦＴのしきい
値ばらつきを補正することの出来るものの一例が、特許
文献１にて提案されている。On the other hand, Japanese Patent Application Laid-Open No. 2004-242242 proposes an example of a method capable of correcting the threshold variation of the TFT by using another method.
【００１８】[0018]
【特許文献１】米国特許第６２２９５０６号明細書[Patent Document 1] US Pat. No. 6,229,506
【００１９】図５に示すように、ソース信号線５０１、
第１〜第３のゲート信号線５０２〜５０４、ＴＦＴ５０
５〜５０８、容量手段５０９(Ｃ2)、５１０(Ｃ1)、ＥＬ
素子５１１、電流供給線５１２を有する。As shown in FIG. 5, source signal lines 501,
First to third gate signal lines 502 to 504, TFT 50
5 to 508, capacitance means 509 (C2 ), 510 (C1 ), EL
It has an element 511 and a current supply line 512.
【００２０】ＴＦＴ５０５のゲート電極は、第１のゲー
ト信号線５０２に接続され、第１の電極は、ソース信号
線５０１に接続され、第２の電極は、容量手段５０９の
第１の電極に接続されている。容量手段５０９の第２の
電極は、容量手段５１０の第１の電極に接続され、容量
手段５１０の第２の電極は、電流供給線５１２に接続さ
れている。ＴＦＴ５０６のゲート電極は、容量手段５０
９の第２の電極および容量手段５１０の第１の電極に接
続され、第１の電極は、電流供給線５１２に接続され、
第２の電極は、ＴＦＴ５０７の第１の電極およびＴＦＴ
５０８の第１の電極に接続されている。ＴＦＴ５０７の
ゲート電極は、第２のゲート信号線５０３に接続され、
第２の電極は、容量手段５０９の第２の電極および容量
手段５１０の第１の電極に接続されている。ＴＦＴ５０
８のゲート電極は、第３のゲート信号線５０４に接続さ
れ、第２の電極は、ＥＬ素子５１１の第１の電極に接続
されている。ＥＬ素子５１１の第２の電極には、電源線
５１３によって一定電位が与えられ、電流供給線５１２
とは互いに電位差を有する。The gate electrode of the TFT 505 is connected to the first gate signal line 502, the first electrode is connected to the source signal line 501, and the second electrode is connected to the first electrode of the capacitance means 509. Has been done. The second electrode of the capacitance means 509 is connected to the first electrode of the capacitance means 510, and the second electrode of the capacitance means 510 is connected to the current supply line 512. The gate electrode of the TFT 506 is the capacitance means 50.
9 is connected to the second electrode and the first electrode of the capacitance means 510, the first electrode is connected to the current supply line 512,
The second electrode is the first electrode of the TFT 507 and the TFT.
508 is connected to the first electrode. The gate electrode of the TFT 507 is connected to the second gate signal line 503,
The second electrode is connected to the second electrode of the capacitance means 509 and the first electrode of the capacitance means 510. TFT50
The gate electrode of No. 8 is connected to the third gate signal line 504, and the second electrode is connected to the first electrode of the EL element 511. A constant potential is applied to the second electrode of the EL element 511 by the power supply line 513, and the current supply line 512
And have a potential difference from each other.
【００２１】図５(Ｂ)および図６(Ａ)〜(Ｆ)を用いて、
動作について説明する。図５(Ｂ)は、ソース信号線５０
１、第１〜第３のゲート信号線５０２〜５０４に入力さ
れる映像信号およびパルスのタイミングを示しており、
図６に示す各動作にあわせて、I〜VIIIの区間に分割し
ている。また、図５に示した画素の一例では、４つのＴ
ＦＴを用いて構成され、その極性は全てＰチャネル型で
ある。よって、ゲート電極にＬレベルが入力されてＯＮ
し、Ｈレベルが入力されてＯＦＦするものとする。Using FIG. 5B and FIGS. 6A to 6F,
The operation will be described. FIG. 5B shows the source signal line 50.
1 shows timings of video signals and pulses input to the first to third gate signal lines 502 to 504,
It is divided into sections I to VIII according to each operation shown in FIG. Moreover, in the example of the pixel shown in FIG.
It is constructed using FT, and its polarity is all P-channel type. Therefore, when the L level is input to the gate electrode, it turns on
However, the H level is input and turned off.
【００２２】まず、第１のゲート信号線５０２がＬレベ
ルとなり、ＴＦＴ５０５がＯＮする。このとき、第３の
ゲート信号線はＬレベルであり、ＴＦＴ５０８はＯＮし
ている(区間I)。続いて第２のゲート信号線がＬレベル
となり、ＴＦＴ５０７がＯＮする。ここで、図６(Ａ)に
示すように、容量手段５０９、５１０が充電され、容量
手段５１０が保持する電圧が、ＴＦＴ５０６のしきい値
(Ｖth)を上回ったところで、ＴＦＴ５０６がＯＮする
(区間II)。First, the first gate signal line 502 becomes L level and the TFT 505 is turned on. At this time, the third gate signal line is at L level, and the TFT 508 is ON (section I). Then, the second gate signal line becomes L level, and the TFT 507 is turned on. Here, as shown in FIG. 6A, the capacitors 509 and 510 are charged, and the voltage held by the capacitors 510 is the threshold of the TFT 506.
When it exceeds (Vth ), the TFT 506 turns on.
(Section II).
【００２３】続いて、第３のゲート信号線がＨレベルと
なって、ＴＦＴ５０８がＯＦＦする。すると、容量手段
５０９、５１０に貯まっていた電荷が再び移動し、容量
手段５１０に保持される電圧は、やがてＶthに等しくな
る。このとき、図６(Ｂ)にも示すように、電流供給線５
１２、ソース信号線５０１の電位はいずれもＶDDである
ので、容量手段５０９においても、保持されている電圧
はＶthに等しくなる。よって、やがてＴＦＴ５０６はＯ
ＦＦする。Then, the third gate signal line becomes H level, and the TFT 508 is turned off. Then, the charges accumulated in the capacitor means 509 and 510 move again, and the voltage held in the capacitor means 510 eventually becomes equal to Vth . At this time, as shown in FIG. 6B, the current supply line 5
12. Since the potentials of the source signal line 501 and the source signal line 501 are all VDD , the voltage held in the capacitance means 509 is equal to Vth . Therefore, the TFT 506 eventually becomes O.
FF.
【００２４】前述のように、容量手段５０９、５１０に
保持されている電圧がＶthに等しくなったところで、第
２のゲート信号線５０３がＨレベルとなり、ＴＦＴ５０
７がＯＦＦする(区間IＶ)。この動作により、図６(Ｃ)
に示すように、容量手段においてＶthが保持される。As described above, when the voltage held in the capacitance means 509, 510 becomes equal to Vth , the second gate signal line 503 becomes H level and the TFT 50.
7 is turned off (section IV). By this operation, FIG. 6 (C)
As shown in,Vth is held in the capacitance means.
【００２５】このとき、容量手段５１０(Ｃ1)に保持さ
れている電荷Ｑ1については、式(１)のような関係が成
立する。同時に、容量手段５０９(Ｃ2)に保持されてい
る電荷Ｑ2においては、式(２)のような関係が成立す
る。At this time, regarding the charge Q1 held in the capacitance means 510 (C1 ), the relation as in the equation (1) is established. At the same time, in the electric charge Q2 held in the capacitance means 509 (C2 ), the relation as in the equation (2) is established.
【００２６】[0026]
【数１】[Equation 1]
【００２７】[0027]
【数２】[Equation 2]
【００２８】続いて、図６(Ｄ)に示すように、映像信号
の入力が行われる(区間Ｖ)。ソース信号線５０１に映像
信号が出力されて、その電位はＶDDから映像信号の電位
ＶData(ここでは、ＴＦＴ５０６がＰチャネル型である
ので、ＶDD＞ＶDataとする。)となる。このときの、Ｔ
ＦＴ５０６のゲート電極の電位をＶPとし、このノード
における電荷をＱとすると、容量手段５０９、５１０と
を含めた電荷保存則により、式(３)、(４)のような関係
が成立する。Subsequently, as shown in FIG. 6D, a video signal is input (section V). Video signal to the source signal line 501 is output, the potential voltage VData of the video signal from VDD (here, since TFT506 is a P-channel type, and VDD> VData.) Become. T at this time
Assuming that the potential of the gate electrode of the FT 506 is VP and the charge at this node is Q, the relations of formulas (3) and (4) are established by the charge conservation law including the capacitance means 509 and 510.
【００２９】[0029]
【数３】[Equation 3]
【００３０】[0030]
【数４】[Equation 4]
【００３１】式(１)〜(４)より、ＴＦＴ５０６のゲート
電極の電位ＶPは、式(５)で表される。From the expressions (1) to (4), the potential VP of the gate electrode of the TFT 506 is expressed by the expression (5).
【００３２】[0032]
【数５】[Equation 5]
【００３３】よって、ＴＦＴ５０６のゲート・ソース間
電圧ＶGSは、式(６)で表される。Therefore, the gate-source voltage VGS of the TFT 506 is expressed by the equation (6).
【００３４】[0034]
【数６】[Equation 6]
【００３５】式(６)右辺には、Ｖthの項が含まれる。す
なわち、ソース信号線より入力される映像信号には、そ
の画素におけるＴＦＴ５０６のしきい値が上乗せされて
容量手段５１０に保持される。The right side of the equation (6) includes a term of Vth . That is, the threshold value of the TFT 506 in the pixel is added to the video signal input from the source signal line and is stored in the capacitor 510.
【００３６】映像信号の入力が完了すると、第１のゲー
ト信号線５０２がＨレベルとなって、ＴＦＴ５０５がＯ
ＦＦする(区間ＶI)。その後、ソース信号線は所定の電
位に戻る(区間ＶII)。以上の動作によって、映像信号の
画素への書き込み動作が完了する(図６(Ｅ))。When the input of the video signal is completed, the first gate signal line 502 becomes H level and the TFT 505 becomes O.
FF is performed (section VI). After that, the source signal line returns to a predetermined potential (section VII). By the above operation, the writing operation of the video signal to the pixel is completed (FIG. 6E).
【００３７】続いて、第３のゲート信号線がＬレベルと
なり、ＴＦＴ５０８がＯＮし、ＥＬ素子に図６(Ｆ)に示
すように電流が流れることによってＥＬ素子が発光す
る。このときＥＬ素子に流れる電流の値は、ＴＦＴ５０
６のゲート・ソース間電圧に従ったものであり、ＴＦＴ
５０６を流れるドレイン電流ＩDSは、式(７)で表され
る。Then, the third gate signal line becomes L level, the TFT 508 is turned on, and a current flows through the EL element as shown in FIG. 6F, whereby the EL element emits light. At this time, the value of the current flowing through the EL element is
According to the gate-source voltage of 6, the TFT
Drain current IDS flowing through 506 is represented by the formula (7).
【００３８】[0038]
【数７】[Equation 7]
【００３９】式(７)より、ＴＦＴ５０６のドレイン電流
ＩDSには、しきい値Ｖthの値に依存しないことがわか
る。よって、ＴＦＴ５０６のしきい値がばらついた場合
にも、画素ごとにその値を補正して映像信号に上乗せす
ることにより、映像信号の電位ＶDataに従った電流がＥ
Ｌ素子に流れることがわかる。From equation (7), it can be seen that the drain current IDS of the TFT 506 does not depend on the threshold value Vth . Therefore, even if the threshold value of the TFT 506 varies, by correcting the value for each pixel and adding it to the video signal, the current according to the potential VData of the video signal becomes E.
It can be seen that the current flows to the L element.
【００４０】[0040]
【発明が解決しようとする課題】しかし、前述の構成の
場合、容量手段５０９、５１０の容量値がばらついた場
合には、ＴＦＴ５０６のドレイン電流ＩDSがばらついて
しまうことになる。そこで、本発明においては、容量値
のばらつきの影響を受けにくい構成によって、ＴＦＴの
しきい値ばらつきを補正することの出来る構成の画素を
用いた半導体装置を提供することを目的とする。However, in the case of the above configuration, if the capacitance values of the capacitance means 509, 510 vary, the drain current IDS of the TFT 506 also varies. Therefore, it is an object of the present invention to provide a semiconductor device using a pixel having a configuration capable of correcting the variation in the threshold value of the TFT with a configuration that is not easily affected by the variation in the capacitance value.
【００４１】[0041]
【課題を解決するための手段】前述の方法によると、Ｔ
ＦＴ５０６のドレイン電流ＩDSは、２つの容量手段５０
９、５１０の容量値に依存していた。つまり、しきい値
を保持している状態（図６（Ｃ））から、映像信号の書
き込み（図６（Ｄ））に移るとき、容量手段Ｃ1、Ｃ2間
においては電荷の移動がある。つまり、Ｃ1の両電極間
の電圧と、Ｃ2の両電極間の電圧とは、図６（Ｃ）→図
６（Ｄ）において変化する。そのとき、Ｃ1、Ｃ2の容量
値にばらつきがあると、Ｃ1の両電極間の電圧と、Ｃ2の
両電極間の電圧もまたばらつくことになる。本発明にお
いては、映像信号にしきい値をそのまま上乗せすること
によって補正を行うことが出来るため、容量手段を用い
てしきい値を保存した後に映像信号を入力する過程にお
いて、容量手段において電荷の移動がなく、容量手段の
両電極間の電圧が変化しない。よって、ドレイン電流が
容量値のばらつきによる影響を受けないようにすること
が出来る。According to the method described above, T
Drain current I of FT506DSIs two capacity means 50
It depended on the capacity value of 9,510. That is, the threshold
From the state that holds (Fig. 6 (C)), write the video signal.
When moving to loading (FIG. 6 (D)), the capacitance means C1, C2while
In, there is charge transfer. That is, C1Between both electrodes
Voltage and C2Voltage between both electrodes of Fig.6 (C) → Fig.
It changes at 6 (D). At that time, C1, C2Capacity
If the values vary, C1Voltage between both electrodes of2of
The voltage between both electrodes will also vary. In the present invention
In addition, the threshold value should be added as it is to the video signal.
Since it can be corrected by
In the process of inputting the video signal after saving the threshold value.
And there is no charge transfer in the capacitance means,
The voltage between both electrodes does not change. Therefore, the drain current is
Avoid being affected by variations in capacitance value
Can be done.
【００４２】また、本発明におけるトランジスタとして
は、主としてＴＦＴを用いて構成したものを例として挙
げているが、単結晶トランジスタ又は有機物を利用した
トランジスタでもよい。例えば、単結晶トランジスタと
しては、ＳＯＩ技術を用いて形成されたトランジスタと
することができる。また、薄膜トランジスタとしては、
活性層として多結晶半導体を用いたものでも、非晶質半
導体を用いたものでもよい。例えば、ポリシリコンを用
いたＴＦＴや、アモルファスシリコンを用いたＴＦＴと
することができる。その他、バイポーラトランジスタ
や、カーボンナノチューブ等により形成されたトランジ
スタを用いても良い。Further, as the transistor in the present invention, the one mainly constituted by using the TFT is mentioned as an example, but a single crystal transistor or a transistor using an organic substance may be used. For example, the single crystal transistor can be a transistor formed using an SOI technique. Further, as the thin film transistor,
A polycrystalline semiconductor or an amorphous semiconductor may be used for the active layer. For example, a TFT using polysilicon or a TFT using amorphous silicon can be used. Alternatively, a bipolar transistor or a transistor formed of carbon nanotube or the like may be used.
【００４３】本発明の構成を以下に記す。The constitution of the present invention will be described below.
【００４４】前記画素は、電流供給線と、第１乃至第３
のトランジスタと、容量手段とを有し前記容量手段の第
１の電極は、前記第１のトランジスタのゲート電極およ
び、前記第２のトランジスタの第１の電極と電気的に接
続され、前記第２のトランジスタの第２の電極は、前記
第１のトランジスタの第１の電極および、前記第３のト
ランジスタの第１の電極と電気的に接続され、第１の期
間において、前記第２、第３のトランジスタが導通し
て、前記第１、第２のトランジスタを介して前記容量手
段に電荷を蓄積し、第２の期間において、前記第３のト
ランジスタが非導通となり、前記第２のトランジスタが
導通して、前記容量手段に保持される電圧を、前記第１
のトランジスタのしきい値電圧に等しくし、第３の期間
において、前記第２、第３のトランジスタが非導通とな
り、前記容量手段の第２の電極より、映像信号が入力さ
れ、第４の期間において、前記第２のトランジスタが非
導通となり、前記第３のトランジスタが導通して、前記
第１、第３のトランジスタのソース・ドレイン間を電流
が流れることを特徴としている。The pixel includes a current supply line and first to third pixels.
And a first electrode of the capacitance means electrically connected to the gate electrode of the first transistor and the first electrode of the second transistor. The second electrode of the first transistor is electrically connected to the first electrode of the first transistor and the first electrode of the third transistor, and in the first period, the second electrode and the third electrode are connected. Transistor conducts, charges are accumulated in the capacitance means via the first and second transistors, the third transistor becomes non-conducting, and the second transistor conducts in the second period. Then, the voltage held in the capacitance means is set to the first
Equal to the threshold voltage of the transistor, the second and third transistors become non-conductive during the third period, the video signal is input from the second electrode of the capacitance means, and the fourth period In, the second transistor is rendered non-conductive, the third transistor is rendered conductive, and a current flows between the source and drain of the first and third transistors.
【００４５】本発明の半導体装置は、発光素子が備えら
れた画素を有する半導体装置であって、前記画素は、ソ
ース信号線と、第１乃至第３のゲート信号線と、電流供
給線と、第１乃至第４のトランジスタと、容量手段と、
発光素子とを有し、前記第１のトランジスタのゲート電
極は、前記第１のゲート信号線と電気的に接続され、第
１の電極は、ソース信号線と電気的に接続され、第２の
電極は、前記容量手段の第１の電極と電気的に接続さ
れ、前記容量の第２の電極は、前記第２のトランジスタ
のゲート電極および、前記第３のトランジスタの第１の
電極と電気的に接続され、前記第２のトランジスタの第
１の電極は、前記電流供給線と電気的に接続され、第２
の電極は、前記第３のトランジスタの第２の電極およ
び、前記第４のトランジスタの第１の電極と電気的に接
続され、前記第３のトランジスタのゲート電極は、前記
第２のゲート信号線と電気的に接続され、前記第４のト
ランジスタのゲート電極は、前記第３のゲート信号線と
電気的に接続され、第２の電極は、前記発光素子の第１
の電極と電気的に接続されていることを特徴としてい
る。The semiconductor device of the present invention is a semiconductor device having a pixel provided with a light emitting element, wherein the pixel has a source signal line, first to third gate signal lines, and a current supply line. First to fourth transistors, a capacitance means,
A light emitting element, the gate electrode of the first transistor is electrically connected to the first gate signal line, the first electrode is electrically connected to the source signal line, and the second electrode of the first transistor is electrically connected to the source signal line. The electrode is electrically connected to the first electrode of the capacitance means, and the second electrode of the capacitance is electrically connected to the gate electrode of the second transistor and the first electrode of the third transistor. And a first electrode of the second transistor electrically connected to the current supply line,
Is electrically connected to the second electrode of the third transistor and the first electrode of the fourth transistor, and the gate electrode of the third transistor is connected to the second gate signal line. The gate electrode of the fourth transistor is electrically connected to the third gate signal line, and the second electrode is electrically connected to the first gate of the light emitting element.
It is characterized in that it is electrically connected to the electrode of.
【００４６】本発明の半導体装置は、発光素子が備えら
れた画素を有する半導体装置であって、前記画素は、ソ
ース信号線と、第１乃至第４のゲート信号線と、電流供
給線と、第１乃至第５のトランジスタと、容量手段と、
発光素子とを有し、前記第１のトランジスタのゲート電
極は、前記第１のゲート信号線と電気的に接続され、第
１の電極は、前記ソース信号線と電気的に接続され、第
２の電極は、前記容量手段の第１の電極と電気的に接続
され、前記容量手段の第２の電極は、前記第２のトラン
ジスタのゲート電極および、前記第３のトランジスタの
第１の電極と電気的に接続され、前記第２のトランジス
タの第１の電極は、前記電流供給線と伝記的に接続さ
れ、第２の電極は、前記第３のトランジスタの第２の電
極および、前記第４のトランジスタの第１の電極と電気
的に接続され、前記第３のトランジスタのゲート電極
は、前記第２のゲート信号線と電気的に接続され、前記
第４のトランジスタのゲート電極は、前記第３のゲート
信号線と電気的に接続され、第２の電極は、前記発光素
子の第１の電極と電気的に接続され、前記第５のトラン
ジスタのゲート電極は、前記第４のゲート信号線と電気
的に接続され、第１の電極は、前記容量手段の第２の電
極もしくは、前記第２のトランジスタの第２の電極と電
気的に接続されていることを特徴としている。The semiconductor device of the present invention is a semiconductor device having a pixel provided with a light emitting element, wherein the pixel has a source signal line, first to fourth gate signal lines, and a current supply line. First to fifth transistors, a capacitance means,
A light emitting element, a gate electrode of the first transistor is electrically connected to the first gate signal line, a first electrode is electrically connected to the source signal line, and a second electrode Is electrically connected to the first electrode of the capacitance means, and the second electrode of the capacitance means is connected to the gate electrode of the second transistor and the first electrode of the third transistor. Electrically connected, a first electrode of the second transistor is bilaterally connected to the current supply line, and a second electrode is a second electrode of the third transistor and the fourth electrode. Is electrically connected to the first electrode of the third transistor, the gate electrode of the third transistor is electrically connected to the second gate signal line, and the gate electrode of the fourth transistor is 3 electrically connected to the gate signal line The second electrode is electrically connected to the first electrode of the light emitting element, and the gate electrode of the fifth transistor is electrically connected to the fourth gate signal line. The electrode is electrically connected to the second electrode of the capacitance means or the second electrode of the second transistor.
【００４７】本発明の半導体装置は、発光素子が備えら
れた画素を有する半導体装置であって、前記画素は、ソ
ース信号線と、第１乃至第３のゲート信号線と、電流供
給線と、第１乃至第５のトランジスタと、容量手段と、
発光素子とを有し、前記第１のトランジスタのゲート電
極は、前記第１のゲート信号線と電気的に接続され、第
１の電極は、前記ソース信号線と電気的に接続され、第
２の電極は、前記容量手段の第１の電極と電気的に接続
され、前記容量手段の第２の電極は、前記第２のトラン
ジスタのゲート電極および、前記第３のトランジスタの
第１の電極と電気的に接続され、前記第２のトランジス
タの第１の電極は、前記電流供給線と伝記的に接続さ
れ、第２の電極は、前記第３のトランジスタの第２の電
極および、前記第４のトランジスタの第１の電極と電気
的に接続され、前記第３のトランジスタのゲート電極
は、前記第２のゲート信号線と電気的に接続され、前記
第４のトランジスタのゲート電極は、前記第１のゲート
信号線と電気的に接続され、第２の電極は、前記発光素
子の第１の電極と電気的に接続され、前記第５のトラン
ジスタのゲート電極は、前記第３のゲート信号線と電気
的に接続され、第１の電極は、前記容量手段の第２の電
極もしくは、前記第２のトランジスタの第２の電極と電
気的に接続されていることを特徴としている。The semiconductor device of the present invention is a semiconductor device having a pixel provided with a light emitting element, wherein the pixel includes a source signal line, first to third gate signal lines, and a current supply line. First to fifth transistors, a capacitance means,
A light emitting element, a gate electrode of the first transistor is electrically connected to the first gate signal line, a first electrode is electrically connected to the source signal line, and a second electrode Is electrically connected to the first electrode of the capacitance means, and the second electrode of the capacitance means is connected to the gate electrode of the second transistor and the first electrode of the third transistor. Electrically connected, a first electrode of the second transistor is bilaterally connected to the current supply line, and a second electrode is a second electrode of the third transistor and the fourth electrode. Is electrically connected to the first electrode of the third transistor, the gate electrode of the third transistor is electrically connected to the second gate signal line, and the gate electrode of the fourth transistor is 1 electrically connected to the gate signal line The second electrode is electrically connected to the first electrode of the light emitting element, and the gate electrode of the fifth transistor is electrically connected to the third gate signal line. The electrode is electrically connected to the second electrode of the capacitance means or the second electrode of the second transistor.
【００４８】本発明の半導体装置は、前記第１のトラン
ジスタと、前記第４のトランジスタとは、互いに逆の極
性であることを特徴としている。The semiconductor device of the present invention is characterized in that the first transistor and the fourth transistor have opposite polarities.
【００４９】本発明の半導体装置は、発光素子が備えら
れた画素を有する半導体装置であって、前記画素は、ソ
ース信号線と、第１乃至第３のゲート信号線と、電流供
給線と、第１乃至第５のトランジスタと、容量手段と、
発光素子とを有し、前記第１のトランジスタのゲート電
極は、前記第１のゲート信号線と電気的に接続され、第
１の電極は、前記ソース信号線と電気的に接続され、第
２の電極ｋは、前記容量手段の第１の電極と電気的に接
続され、前記容量手段の第２の電極は、前記第２のトラ
ンジスタのゲート電極と、前記第４のトランジスタのゲ
ート電極と、前記第３のトランジスタの第１の電極と電
気的に接続され、前記第２のトランジスタの第１の電極
は、前記電流供給線と電気的に接続され、第２の電極
は、前記第３のトランジスタの第２の電極および、前記
第５のトランジスタの第１の電極と電気的に接続され、
前記第３のトランジスタのゲート電極は、前記第２のゲ
ート信号線と電気的に接続され、前記第４のトランジス
タの第２の電極は、前記発光素子の第１の電極と電気的
に接続され、前記第５のトランジスタのゲート電極は、
前記第３のゲート信号線と電気的に接続され、第１の電
極は、前記第２のトランジスタの第２の電極もしくは、
前記第３のトランジスタの第２の電極と電気的に接続さ
れていることを特徴としている。The semiconductor device of the present invention is a semiconductor device having a pixel provided with a light emitting element, wherein the pixel includes a source signal line, first to third gate signal lines, and a current supply line. First to fifth transistors, a capacitance means,
A light emitting element, a gate electrode of the first transistor is electrically connected to the first gate signal line, a first electrode is electrically connected to the source signal line, and a second electrode The electrode k of is electrically connected to the first electrode of the capacitance means, and the second electrode of the capacitance means is the gate electrode of the second transistor and the gate electrode of the fourth transistor, The first electrode of the third transistor is electrically connected, the first electrode of the second transistor is electrically connected to the current supply line, and the second electrode of the third transistor is electrically connected to the third electrode. Electrically connected to a second electrode of the transistor and a first electrode of the fifth transistor,
A gate electrode of the third transistor is electrically connected to the second gate signal line, and a second electrode of the fourth transistor is electrically connected to the first electrode of the light emitting element. , The gate electrode of the fifth transistor is
The first electrode is electrically connected to the third gate signal line, and the first electrode is the second electrode of the second transistor, or
It is characterized in that it is electrically connected to the second electrode of the third transistor.
【００５０】本発明の半導体装置は、前記第２のトラン
ジスタと、前記第４のトランジスタとは同一極性である
ことを特徴としている。The semiconductor device of the present invention is characterized in that the second transistor and the fourth transistor have the same polarity.
【００５１】本発明の半導体装置は、発光素子が備えら
れた画素を有する半導体装置であって、前記画素は、ソ
ース信号線と、第１乃至第４のゲート信号線と、電流供
給線と、第１乃至第６のトランジスタと、容量手段と、
発光素子とを有し、前記第１のトランジスタのゲート電
極は、前記第１のゲート信号線と電気的に接続され、第
１の電極は、前記ソース信号線と電気的に接続され、第
２の電極は、前記容量手段の第１の電極と電気的に接続
され、前記容量手段の第２の電極は、前記第２のトラン
ジスタのゲート電極と、前記第４のトランジスタのゲー
ト電極と、前記第３のトランジスタの第１の電極と電気
的に接続され、前記第２のトランジスタの第１の電極
は、前記電流供給線と電気的に接続され、第２の電極
は、前記第３のトランジスタの第２の電極と電気的に接
続され、前記第３のトランジスタのゲート電極は、前記
第２のゲート信号線と電気的に接続され、前記第４のト
ランジスタの第１の電極は、前記電流供給線と電気的に
接続され、第２の電極は、前記発光素子の第１の電極と
電気的に接続され、前記第５のトランジスタのゲート電
極は、前記第３のゲート信号線と電気的に接続され、第
１の電極は、前記第２のトランジスタの第２の電極もし
くは、前記第３のトランジスタの第２の電極と電気的に
接続されていることを特徴としている。The semiconductor device of the present invention is a semiconductor device having a pixel provided with a light emitting element, wherein the pixel has a source signal line, first to fourth gate signal lines, and a current supply line. First to sixth transistors, a capacitance means,
A light emitting element, a gate electrode of the first transistor is electrically connected to the first gate signal line, a first electrode is electrically connected to the source signal line, and a second electrode The electrode of is electrically connected to the first electrode of the capacitance means, and the second electrode of the capacitance means is the gate electrode of the second transistor, the gate electrode of the fourth transistor, and The third electrode is electrically connected to the first electrode of the third transistor, the first electrode of the second transistor is electrically connected to the current supply line, and the second electrode is connected to the third transistor. Of the third transistor, the gate electrode of the third transistor is electrically connected to the second gate signal line, and the first electrode of the fourth transistor is electrically connected to the current Second electrode electrically connected to the supply line Electrically connected to the first electrode of the light emitting element, a gate electrode of the fifth transistor electrically connected to the third gate signal line, and a first electrode connected to the second electrode of the second transistor. It is characterized in that it is electrically connected to the second electrode of the transistor or the second electrode of the third transistor.
【００５２】本発明の半導体装置は、前記第２のトラン
ジスタと、前記第４のトランジスタとは同一極性である
ことを特徴としている。The semiconductor device of the present invention is characterized in that the second transistor and the fourth transistor have the same polarity.
【００５３】本発明の半導体装置は、発光素子が備えら
れた画素を有する半導体装置であって、前記画素は、ソ
ース信号線と、第１乃至第４のゲート信号線と、電流供
給線と、第１乃至第６のトランジスタと、容量手段と、
発光素子とを有し、前記第１のトランジスタのゲート電
極は、前記第１のゲート信号線と電気的に接続され、第
１の電極は、前記ソース信号線と電気的に接続され、第
２の電極は、前記容量手段の第１の電極と電気的に接続
され、前記容量手段の第２の電極は、前記第２のトラン
ジスタのゲート電極と、前記第４のトランジスタのゲー
ト電極と、前記第３のトランジスタの第１の電極と電気
的に接続され、前記第２のトランジスタの第１の電極
は、前記電流供給線と電気的に接続され、第２の電極
は、前記第３のトランジスタの第２の電極と電気的に接
続され、前記第３のトランジスタのゲート電極は、前記
第２のゲート信号線と電気的に接続され、前記第４のト
ランジスタの第１の電極は、前記電流供給線と電気的に
接続され、第２の電極は、前記発光素子の第１の電極と
電気的に接続され、前記第５のトランジスタのゲート電
極は、前記第３のゲート信号線と電気的に接続され、第
１の電極は、前記第２のトランジスタの第２の電極もし
くは、前記第３のトランジスタの第２の電極と電気的に
接続され、前記第６のトランジスタのゲート電極は、前
記第４のゲート信号線と電気的に接続され、第１の電極
は、前記電流供給線と電気的に接続され、第２の電極
は、前記第４のトランジスタのゲート電極と電気的に接
続されていることを特徴としている。The semiconductor device of the present invention is a semiconductor device having a pixel provided with a light emitting element, wherein the pixel includes a source signal line, first to fourth gate signal lines, and a current supply line. First to sixth transistors, a capacitance means,
A light emitting element, a gate electrode of the first transistor is electrically connected to the first gate signal line, a first electrode is electrically connected to the source signal line, and a second electrode The electrode of is electrically connected to the first electrode of the capacitance means, and the second electrode of the capacitance means is the gate electrode of the second transistor, the gate electrode of the fourth transistor, and The third electrode is electrically connected to the first electrode of the third transistor, the first electrode of the second transistor is electrically connected to the current supply line, and the second electrode is connected to the third transistor. Of the third transistor, the gate electrode of the third transistor is electrically connected to the second gate signal line, and the first electrode of the fourth transistor is electrically connected to the current Second electrode electrically connected to the supply line Electrically connected to the first electrode of the light emitting element, a gate electrode of the fifth transistor electrically connected to the third gate signal line, and a first electrode connected to the second electrode of the second transistor. A second electrode of the transistor or a second electrode of the third transistor is electrically connected, and a gate electrode of the sixth transistor is electrically connected to the fourth gate signal line. The first electrode is electrically connected to the current supply line, and the second electrode is electrically connected to the gate electrode of the fourth transistor.
【００５４】本発明の半導体装置は、発光素子が備えら
れた画素を有する半導体装置であって、前記画素は、ソ
ース信号線と、第１乃至第４のゲート信号線と、電流供
給線と、第１乃至第６のトランジスタと、容量手段と、
発光素子とを有し、前記第１のトランジスタのゲート電
極は、前記第１のゲート信号線と電気的に接続され、第
１の電極は、前記ソース信号線と電気的に接続され、第
２の電極は、前記容量手段の第１の電極と電気的に接続
され、前記容量手段の第２の電極は、前記第２のトラン
ジスタのゲート電極と、前記第４のトランジスタのゲー
ト電極と、前記第３のトランジスタの第１の電極と電気
的に接続され、前記第２のトランジスタの第１の電極
は、前記電流供給線と電気的に接続され、第２の電極
は、前記第３のトランジスタの第２の電極と電気的に接
続され、前記第３のトランジスタのゲート電極は、前記
第２のゲート信号線と電気的に接続され、前記第４のト
ランジスタの第１の電極は、前記電流供給線と電気的に
接続され、第２の電極は、前記発光素子の第１の電極と
電気的に接続され、前記第５のトランジスタのゲート電
極は、前記第３のゲート信号線と電気的に接続され、第
１の電極は、前記第２のトランジスタの第２の電極もし
くは、前記第３のトランジスタの第２の電極と電気的に
接続され、前記第６のトランジスタのゲート電極は、前
記第４のゲート信号線と電気的に接続され、第１の電極
は、前記電流供給線と電気的に接続され、第２の電極
は、前記容量手段の第１の電極と電気的に接続されてい
ることを特徴としている。The semiconductor device of the present invention is a semiconductor device having a pixel provided with a light emitting element, wherein the pixel includes a source signal line, first to fourth gate signal lines, and a current supply line. First to sixth transistors, a capacitance means,
A light emitting element, a gate electrode of the first transistor is electrically connected to the first gate signal line, a first electrode is electrically connected to the source signal line, and a second electrode The electrode of is electrically connected to the first electrode of the capacitance means, and the second electrode of the capacitance means is the gate electrode of the second transistor, the gate electrode of the fourth transistor, and The third electrode is electrically connected to the first electrode of the third transistor, the first electrode of the second transistor is electrically connected to the current supply line, and the second electrode is connected to the third transistor. Of the third transistor, the gate electrode of the third transistor is electrically connected to the second gate signal line, and the first electrode of the fourth transistor is electrically connected to the current Second electrode electrically connected to the supply line Electrically connected to the first electrode of the light emitting element, a gate electrode of the fifth transistor electrically connected to the third gate signal line, and a first electrode connected to the second electrode of the second transistor. A second electrode of the transistor or a second electrode of the third transistor is electrically connected, and a gate electrode of the sixth transistor is electrically connected to the fourth gate signal line. The first electrode is electrically connected to the current supply line, and the second electrode is electrically connected to the first electrode of the capacitance means.
【００５５】本発明の半導体装置は、発光素子が備えら
れた画素を有する半導体装置であって、前記画素は、ソ
ース信号線と、第１乃至第４のゲート信号線と、電流供
給線と、第１乃至第６のトランジスタと、容量手段と、
発光素子とを有し、前記第１のトランジスタのゲート電
極は、前記第１のゲート信号線と電気的に接続され、第
１の電極は、前記ソース信号線と電気的に接続され、第
２の電極は、前記容量手段の第１の電極と電気的に接続
され、前記容量手段の第２の電極は、前記第２のトラン
ジスタのゲート電極と、前記第４のトランジスタのゲー
ト電極と、前記第３のトランジスタの第１の電極と電気
的に接続され、前記第２のトランジスタの第１の電極
は、前記電流供給線と電気的に接続され、第２の電極
は、前記第３のトランジスタの第２の電極と電気的に接
続され、前記第３のトランジスタのゲート電極は、前記
第２のゲート信号線と電気的に接続され、前記第４のト
ランジスタの第１の電極は、前記電流供給線と電気的に
接続され、第２の電極は、前記発光素子の第１の電極と
電気的に接続され、前記第５のトランジスタのゲート電
極は、前記第３のゲート信号線と電気的に接続され、第
１の電極は、前記第２のトランジスタの第２の電極もし
くは、前記第３のトランジスタの第２の電極と電気的に
接続され、前記第６のトランジスタのゲート電極は、前
記第４のゲート信号線と電気的に接続され、前記電流供
給線と、前記第４のトランジスタの第１の電極との間、
もしくは前記第４のトランジスタの第２の電極と、前記
発光素子の第１の電極との間に設けられていることを特
徴としている。The semiconductor device of the present invention is a semiconductor device having a pixel provided with a light emitting element, wherein the pixel has a source signal line, first to fourth gate signal lines, and a current supply line. First to sixth transistors, a capacitance means,
A light emitting element, a gate electrode of the first transistor is electrically connected to the first gate signal line, a first electrode is electrically connected to the source signal line, and a second electrode The electrode of is electrically connected to the first electrode of the capacitance means, and the second electrode of the capacitance means is the gate electrode of the second transistor, the gate electrode of the fourth transistor, and The third electrode is electrically connected to the first electrode of the third transistor, the first electrode of the second transistor is electrically connected to the current supply line, and the second electrode is connected to the third transistor. Of the third transistor, the gate electrode of the third transistor is electrically connected to the second gate signal line, and the first electrode of the fourth transistor is electrically connected to the current Second electrode electrically connected to the supply line Electrically connected to the first electrode of the light emitting element, a gate electrode of the fifth transistor electrically connected to the third gate signal line, and a first electrode connected to the second electrode of the second transistor. The second electrode of the transistor or the second electrode of the third transistor is electrically connected, and the gate electrode of the sixth transistor is electrically connected to the fourth gate signal line, Between the current supply line and the first electrode of the fourth transistor,
Alternatively, it is provided between the second electrode of the fourth transistor and the first electrode of the light emitting element.
【００５６】本発明の半導体装置は、請求項１０に記載
の半導体装置は、前記第４のゲート信号線にパルスを入
力して前記第６のトランジスタを導通し、前記第４のト
ランジスタのゲート・ソース間電圧を０とする機能を有
することを特徴としている。The semiconductor device according to the present invention is the semiconductor device according to claim 10, wherein a pulse is input to the fourth gate signal line to turn on the sixth transistor, and the gate of the fourth transistor is turned on. It is characterized by having a function of setting the voltage between sources to 0.
【００５７】本発明の半導体装置は、請求項１１に記載
の半導体装置は、前記第４のゲート信号線にパルスを入
力して前記第６のトランジスタを導通し、前記容量手段
に保持された電荷を解放する機能を有することを特徴と
している。The semiconductor device according to the present invention is the semiconductor device according to claim 11, wherein a pulse is input to the fourth gate signal line to turn on the sixth transistor, and the charge stored in the capacitance means is held. It is characterized by having the function of releasing.
【００５８】本発明の半導体装置は、前記第４のゲート
信号線にパルスを入力して前記第６のトランジスタを非
導通とし、前記電流供給線から、前記発光素子に供給さ
れる電流を遮断する機能を有することを特徴としてい
る。In the semiconductor device of the present invention, a pulse is input to the fourth gate signal line to turn off the sixth transistor, and the current supplied to the light emitting element is cut off from the current supply line. It is characterized by having a function.
【００５９】本発明の半導体装置は、請求項１０乃至請
求項１５のいずれか１項に記載の半導体装置において、
前記第２のトランジスタと、前記第４のトランジスタと
は同一極性であることを特徴としている。The semiconductor device of the present invention is the semiconductor device according to any one of claims 10 to 15,
The second transistor and the fourth transistor have the same polarity.
【００６０】本発明の半導体装置は、発光素子が備えら
れた画素を有する半導体装置であって、前記画素は、ソ
ース信号線と、第１乃至第４のゲート信号線と、電流供
給線と、第１乃至第６のトランジスタと、容量手段と、
発光素子とを有し、前記第１のトランジスタのゲート電
極は、前記第１のゲート信号線と電気的に接続され、第
１の電極は、前記ソース信号線と電気的に接続され、第
２の電極は、前記容量手段の第１の電極および、前記第
６のトランジスタの第１の電極と電気的に接続され、前
記容量手段の第２の電極は、前記第２のトランジスタの
ゲート電極と、前記第５のトランジスタのゲート電極お
よび第１の電極と、前記第３のトランジスタの第１の電
極と電気的に接続され、前記第２のトランジスタの第１
の電極は、前記電流供給線と電気的に接続され、第２の
電極は、前記第３のトランジスタの第２の電極および、
前記第４のトランジスタの第１の電極と電気的に接続さ
れ、前記第３のトランジスタのゲート電極は、前記第２
のゲート信号線と電気的に接続され、前記第４のトラン
ジスタのゲート電極は、前記第３のゲート信号線と電気
的に接続され、第２の電極は、前記発光素子の第１の電
極と電気的に接続され、前記第６のトランジスタのゲー
ト電極は、前記第４のゲート信号線と電気的に接続さ
れ、前記容量手段の第１の電極と前記第５のトランジス
タの第１の電極との間もしくは、前記第３のトランジス
タの第１の電極と前記第５のトランジスタの第２の電極
との間もしくは、前記第３のトランジスタの第１の電極
と前記第５のトランジスタのゲート電極との間のいずれ
かに設けられていることを特徴としている。The semiconductor device of the present invention is a semiconductor device having a pixel provided with a light emitting element, wherein the pixel has a source signal line, first to fourth gate signal lines, and a current supply line. First to sixth transistors, a capacitance means,
A light emitting element, a gate electrode of the first transistor is electrically connected to the first gate signal line, a first electrode is electrically connected to the source signal line, and a second electrode Is electrically connected to the first electrode of the capacitance means and the first electrode of the sixth transistor, and the second electrode of the capacitance means is connected to the gate electrode of the second transistor. A gate electrode and a first electrode of the fifth transistor and a first electrode of the third transistor, and a first electrode of the second transistor.
Is electrically connected to the current supply line, the second electrode is the second electrode of the third transistor, and
The third electrode is electrically connected to the first electrode of the fourth transistor, and the gate electrode of the third transistor is connected to the second electrode of the third transistor.
Of the fourth transistor, the gate electrode of the fourth transistor is electrically connected to the third gate signal line, and the second electrode of the fourth transistor is electrically connected to the first electrode of the light emitting element. Electrically connected, the gate electrode of the sixth transistor is electrically connected to the fourth gate signal line, and the first electrode of the capacitance means and the first electrode of the fifth transistor. Or between the first electrode of the third transistor and the second electrode of the fifth transistor, or between the first electrode of the third transistor and the gate electrode of the fifth transistor. It is characterized in that it is provided in any of the.
【００６１】本発明の半導体装置は、発光素子が備えら
れた画素を有する半導体装置であって、前記画素は、ソ
ース信号線と、第１乃至第３のゲート信号線と、電流供
給線と、第１乃至第６のトランジスタと、容量手段と、
発光素子とを有し、前記第１のトランジスタのゲート電
極は、前記第１のゲート信号線と電気的に接続され、第
１の電極は、前記ソース信号線と電気的に接続され、第
２の電極は、前記容量手段の第１の電極および、前記第
５のトランジスタの第１の電極と電気的に接続され、前
記容量手段の第２の電極は、前記第２のトランジスタの
ゲート電極と、前記第５のトランジスタのゲート電極お
よび第１の電極と、前記第３のトランジスタの第１の電
極と電気的に接続され、前記第２のトランジスタの第１
の電極は、前記電流供給線と電気的に接続され、第２の
電極は、前記第３のトランジスタの第２の電極および、
前記第４のトランジスタの第１の電極と電気的に接続さ
れ、前記第３のトランジスタのゲート電極は、前記第２
のゲート信号線と電気的に接続され、前記第４のトラン
ジスタのゲート電極は、前記第３のゲート信号線と電気
的に接続され、第２の電極は、前記発光素子の第１の電
極と電気的に接続され、前記第６のトランジスタのゲー
ト電極は、前記第２のゲート信号線と電気的に接続さ
れ、前記容量手段の第１の電極と前記第５のトランジス
タの第１の電極との間もしくは、前記第３のトランジス
タの第１の電極と前記第５のトランジスタの第２の電極
との間もしくは、前記第３のトランジスタの第１の電極
と前記第５のトランジスタのゲート電極との間のいずれ
かに設けられていることを特徴としている。The semiconductor device of the present invention is a semiconductor device having a pixel provided with a light emitting element, wherein the pixel has a source signal line, first to third gate signal lines, and a current supply line. First to sixth transistors, a capacitance means,
A light emitting element, a gate electrode of the first transistor is electrically connected to the first gate signal line, a first electrode is electrically connected to the source signal line, and a second electrode Is electrically connected to the first electrode of the capacitance means and the first electrode of the fifth transistor, and the second electrode of the capacitance means is connected to the gate electrode of the second transistor. A gate electrode and a first electrode of the fifth transistor and a first electrode of the third transistor, and a first electrode of the second transistor.
Is electrically connected to the current supply line, the second electrode is the second electrode of the third transistor, and
The third electrode is electrically connected to the first electrode of the fourth transistor, and the gate electrode of the third transistor is connected to the second electrode of the third transistor.
Of the fourth transistor, the gate electrode of the fourth transistor is electrically connected to the third gate signal line, and the second electrode of the fourth transistor is electrically connected to the first electrode of the light emitting element. Electrically connected, the gate electrode of the sixth transistor is electrically connected to the second gate signal line, and the first electrode of the capacitance means and the first electrode of the fifth transistor. Or between the first electrode of the third transistor and the second electrode of the fifth transistor, or between the first electrode of the third transistor and the gate electrode of the fifth transistor. It is characterized in that it is provided in any of the.
【００６２】本発明の半導体装置は、前記第３のトラン
ジスタと、前記第６のトランジスタとは同一極性である
ことを特徴としている。The semiconductor device of the present invention is characterized in that the third transistor and the sixth transistor have the same polarity.
【００６３】本発明の半導体装置は、前記発光素子の第
２の電極は、前記電流供給線と互いに電位差を有する電
源線と電気的に接続されていることを特徴としている。The semiconductor device of the present invention is characterized in that the second electrode of the light emitting element is electrically connected to a power supply line having a potential difference with the current supply line.
【００６４】本発明の半導体装置は、前記第５のトラン
ジスタの第２の電極は、前記電流供給線と互いに電位差
を有する電源線と電気的に接続されていることを特徴と
している。The semiconductor device of the present invention is characterized in that the second electrode of the fifth transistor is electrically connected to a power supply line having a potential difference from the current supply line.
【００６５】本発明の半導体装置は、前記第５のトラン
ジスタの第２の電極は、当該画素を制御する前記ゲート
信号線を除くいずれか１本のゲート信号線と伝記的に接
続されていることを特徴としている。In the semiconductor device of the present invention, the second electrode of the fifth transistor is connected to any one of the gate signal lines other than the gate signal line for controlling the pixel in a biographical manner. Is characterized by.
【００６６】本発明の半導体装置は、前記画素は、前記
第１のトランジスタの第２の電極と、ある一定電位との
間に設けられ、前記ソース信号線より入力される映像信
号の保持を行う保持容量手段を有することを特徴として
いる。In the semiconductor device of the present invention, the pixel is provided between the second electrode of the first transistor and a certain constant potential, and holds the video signal input from the source signal line. It is characterized by having a holding capacity means.
【００６７】本発明の半導体装置の駆動方法は、発光素
子が備えられた画素を有する半導体装置の駆動方法であ
って、前記画素は、ソース信号線と、電流供給線と、発
光素子に所望の電流を供給するトランジスタと、発光素
子と、容量手段とを少なくとも有し、前記容量手段に電
荷を蓄積する第１のステップと、前記容量手段の両電極
間の電圧を、前記トランジスタのしきい値電圧に等しい
電圧に収束する第２のステップと、前記ソース信号線よ
り映像信号を入力する第３のステップと、前記映像信号
の電位に、前記しきい値電圧を加えて、前記トランジス
タのゲート電極に印加し、前記トランジスタを介して、
電流を前記発光素子に供給し、発光する第４のステップ
とを有し、少なくとも前記第３のステップにおいて、前
記容量手段の両電極間の電圧が一定であることを特徴と
している。A method of driving a semiconductor device according to the present invention is a method of driving a semiconductor device having a pixel provided with a light emitting element, wherein the pixel has a source signal line, a current supply line and a light emitting element desired. A first step, which includes at least a transistor for supplying a current, a light emitting element, and a capacitance means, stores a charge in the capacitance means, and a voltage between both electrodes of the capacitance means is set to a threshold value of the transistor. A second step of converging to a voltage equal to the voltage; a third step of inputting a video signal from the source signal line; and a step of adding the threshold voltage to the potential of the video signal to obtain a gate electrode of the transistor. Applied through the transistor,
A fourth step of supplying a current to the light emitting element to emit light, wherein the voltage between both electrodes of the capacitance means is constant in at least the third step.
【００６８】[0068]
【発明の実施の形態】図１(Ａ)に、本発明の一実施形態
を示す。ソース信号線１０１、第１〜第３のゲート信号
線１０２〜１０４、第１〜第４のＴＦＴ１０５〜１０
８、容量手段１０９、ＥＬ素子１１０、電流供給線１１
１、電源線１１２を有する。DETAILED DESCRIPTION OF THE INVENTION FIG. 1A shows an embodiment of the present invention. Source signal line 101, first to third gate signal lines 102 to 104, first to fourth TFTs 105 to 10
8, capacitance means 109, EL element 110, current supply line 11
1 has a power supply line 112.
【００６９】第１のＴＦＴ１０５のゲート電極は、第１
のゲート信号線１０２に接続され、第１の電極は、ソー
ス信号線１０１に接続され、第２の電極は、容量手段１
０９の第１の電極に接続されている。容量手段１０９の
第２の電極は、第２のＴＦＴ１０６のゲート電極と、第
３のＴＦＴ１０７の第１の電極とに接続されている。第
２のＴＦＴ１０６の第１の電極は、電流供給線１１１に
接続され、第２の電極は、第３のＴＦＴ１０７の第２の
電極と、第４のＴＦＴ１０８の第１の電極とに接続され
ている。第３のＴＦＴ１０７のゲート電極は、第２のゲ
ート信号線１０３に接続されている。第４のＴＦＴ１０
８のゲート電極は、第３のゲート信号線１０４に接続さ
れ、第２の電極は、ＥＬ素子１１０の第１の電極に接続
されている。ＥＬ素子１１０の第２の電極には、電源線
１１２によって一定電位が与えられ、電流供給線１１１
とは互いに電位差を有する。また、図１(Ａ)に点線で示
すように、容量手段１１３を、第１のＴＦＴ１０５の第
２の電極と、電流供給線１１１との間に設け、映像信号
を保持するための容量として用いても良い。The gate electrode of the first TFT 105 is the first
Is connected to the gate signal line 102, the first electrode is connected to the source signal line 101, and the second electrode is connected to the capacitor means 1.
09 to the first electrode. The second electrode of the capacitor means 109 is connected to the gate electrode of the second TFT 106 and the first electrode of the third TFT 107. The first electrode of the second TFT 106 is connected to the current supply line 111, and the second electrode is connected to the second electrode of the third TFT 107 and the first electrode of the fourth TFT 108. There is. The gate electrode of the third TFT 107 is connected to the second gate signal line 103. Fourth TFT 10
The gate electrode of No. 8 is connected to the third gate signal line 104, and the second electrode is connected to the first electrode of the EL element 110. A constant potential is applied to the second electrode of the EL element 110 by the power supply line 112, and the current supply line 111
And have a potential difference from each other. Further, as shown by a dotted line in FIG. 1A, the capacitor means 113 is provided between the second electrode of the first TFT 105 and the current supply line 111 and is used as a capacitor for holding a video signal. May be.
【００７０】図１(Ｂ)および図２(Ａ)〜(Ｆ)を用いて、
動作について説明する。図１(Ｂ)は、ソース信号線１０
１、第１〜第３のゲート信号線１０２〜１０４に入力さ
れる映像信号およびパルスのタイミングを示しており、
図２に示す各動作にあわせて、I〜ＶIIIの区間に分割し
ている。また、図１(Ａ)に示した構成においては、第１
のＴＦＴ１０５および第３のＴＦＴ１０７はＮチャネル
型、第２のＴＦＴ１０６および第４のＴＦＴ１０８はＰ
チャネル型としている。図５(Ａ)に示したように、全て
Ｐチャネル型のＴＦＴを用いて構成することも可能であ
るが、第１のＴＦＴ１０５および第３のＴＦＴ１０７
は、単なるスイッチング素子として用いているので、極
性はどちらでも良く、ここではＮチャネル型としてい
る。Ｎチャネル型ＴＦＴにおいては、ゲート電極にＨレ
ベルが入力されてＯＮし、Ｌレベルが入力されてＯＦＦ
するものとする。Ｐチャネル型ＴＦＴにおいては、ゲー
ト電極にＬレベルが入力されてＯＮし、Ｈレベルが入力
されてＯＦＦするものとする。Using FIG. 1B and FIGS. 2A to 2F,
The operation will be described. FIG. 1B shows the source signal line 10
1 shows timings of video signals and pulses input to the first to third gate signal lines 102 to 104,
It is divided into sections I to VIII according to each operation shown in FIG. In addition, in the configuration shown in FIG.
TFT 105 and the third TFT 107 are N-channel type, and the second TFT 106 and the fourth TFT 108 are P-type.
It is a channel type. As shown in FIG. 5A, all of the P-channel TFTs can be used, but the first TFT 105 and the third TFT 107 can be used.
Since it is used as a simple switching element, either polarity may be used, and it is an N-channel type here. In N-channel TFT, the H level is input to the gate electrode to turn it on, and the L level is input to turn it off.
It shall be. In the P-channel TFT, the L level is input to the gate electrode to turn it on, and the H level is input to turn it off.
【００７１】まず、第１のゲート信号線１０２がＨレベ
ルとなり、第１のＴＦＴ１０５がＯＮする(区間I)。続
いて第２のゲート信号線１０３がＨレベル、第３のゲー
ト信号線１０４がＬレベルとなり、第３のＴＦＴ１０
７、第４のＴＦＴ１０８がＯＮする。ここで、図２(Ａ)
に示すように、容量手段１０９が充電され、容量手段１
０９が保持する電圧が、第２のＴＦＴ１０６のしきい値
(Ｖth)を上回ったところで、第２のＴＦＴ１０６がＯＮ
する(区間II)。First, the first gate signal line 102 becomes H level, and the first TFT 105 is turned on (section I). Subsequently, the second gate signal line 103 becomes H level, the third gate signal line 104 becomes L level, and the third TFT 10
7. The fourth TFT 108 is turned on. Here, FIG. 2 (A)
As shown in FIG.
09 holds the threshold voltage of the second TFT 106.
When it exceeds (Vth ), the second TFT 106 is turned on.
Yes (Section II).
【００７２】続いて、図２(Ｂ)に示すように、第３のゲ
ート信号線１０４がＨレベルとなって、第４のＴＦＴ１
０８がＯＦＦする。すると、容量手段１０９に貯まって
いた電荷が再び移動し、容量手段１０９に保持される電
圧は、やがてＶthに等しくなる。すなわち、第２のＴＦ
Ｔ１０６のゲート・ソース間電圧がＶthに等しくなり、
第２のＴＦＴ１０６はＯＦＦする(区間III)。Subsequently, as shown in FIG. 2B, the third gate signal line 104 becomes H level, and the fourth TFT 1
08 is turned off. Then, the electric charge stored in the capacitor means 109 moves again, and the voltage held in the capacitor means 109 eventually becomes equal to Vth . That is, the second TF
The gate-source voltage of T106 becomes equal to Vth ,
The second TFT 106 is turned off (section III).
【００７３】その後、第２のゲート信号線１０３がＬレ
ベルとなり、第３のＴＦＴ１０７がＯＦＦする(区間I
Ｖ)。この動作により、図２(Ｃ)に示すように、容量手
段１０９においてＶthが保持される。After that, the second gate signal line 103 becomes L level, and the third TFT 107 is turned off (section I
V). By this operation, Vth is held in the capacitor means 109 as shown in FIG.
【００７４】続いて、図２(Ｄ)に示すように、映像信号
の入力が行われる(区間Ｖ)。ソース信号線１０１に映像
信号が出力されて、その電位はＶDDから映像信号の電位
ＶData(ここでは、第２のＴＦＴ１０６がＰチャネル型
であるので、ＥＬ素子を発光させる場合には、ＶDD＞Ｖ
Dataとする。)となる。ここで、容量手段１０９におい
ては、先程のＶthがそのまま保持されており、容量手段
１０９に保持された電荷の移動はない。よって、容量手
段１０９の両電極間の電圧も変化しない。そのため、第
２のＴＦＴ１０６のゲート電極の電位は、ソース信号線
１０１から入力される映像信号電位ＶDataに、さらにし
きい値Ｖthを加えた電位となる。ここでは、ＴＦＴ１０
６はＰチャネル型であり、しきい値Ｖthは負の値である
から、実際はＶDataよりも|Ｖth|だけ低い値となる。よ
って第２のＴＦＴ１０６がＯＮする(区間Ｖ)。Then, as shown in FIG. 2D, a video signal is input (section V). A video signal is output to the source signal line 101, and the potential thereof is from VDD to the potential of the video signal VData (here, since the second TFT 106 is a P-channel type, when the EL element emits light, VDD > V
Data . ). Here, in the capacitor means 109, the Vth obtained previously is held as it is, and the charges held in the capacitor means 109 do not move. Therefore, the voltage between both electrodes of the capacitance means 109 does not change. Therefore, the potential of the gate electrode of the second TFT 106 becomes a potential obtained by adding the threshold value Vth to the video signal potential VData input from the source signal line 101. Here, the TFT 10
6 is a P-channel type, and the threshold value Vth is a negative value, and therefore is actually a value lower than VData by | Vth |. Therefore, the second TFT 106 is turned on (section V).
【００７５】やがて映像信号の書き込みが完了すると、
図２(Ｅ)に示すように、第１のゲート信号線１０２がＬ
レベルとなり、第１のＴＦＴ１０５がＯＦＦする(区間
ＶI)。その後、ソース信号線への映像信号の出力も終了
し、その電位はＶＤＤに戻る(区間ＶII)。When the writing of the video signal is completed,
As shown in FIG. 2E, the first gate signal line 102 is L
The level becomes the level, and the first TFT 105 is turned off (section VI). After that, the output of the video signal to the source signal line is also completed, and the potential returns to VDD (section VII).
【００７６】続いて、第３のゲート信号線１０４がＬレ
ベルとなり、第４のＴＦＴ１０８がＯＮし、ＥＬ素子に
図２(Ｆ)に示すように電流が流れることによってＥＬ素
子が発光する(区間ＶIII)。このときＥＬ素子に流れる
電流の値は、第２のＴＦＴ１０６のゲート・ソース間電
圧に従ったものであり、ゲート・ソース間電圧は、（Ｖ
DD−（ＶData＋Ｖth））である。ここで仮に、第２のＴ
ＦＴ１０６のしきい値Ｖthが各画素における第２のＴＦ
Ｔ１０６間でばらついたとしても、そのばらつきに応じ
た電圧が、各画素の容量手段１０９に保持される。よっ
て、ＥＬ素子１１０の輝度は、しきい値のばらつきに影
響されることがない。Subsequently, the third gate signal line 104 becomes L level, the fourth TFT 108 is turned on, and a current flows through the EL element as shown in FIG. 2 (F), whereby the EL element emits light (section). VIII). At this time, the value of the current flowing through the EL element is in accordance with the gate-source voltage of the second TFT 106, and the gate-source voltage is (V
DD- (VData + Vth )). Here, if the second T
The threshold Vth of the FT 106 is the second TF in each pixel.
Even if there is a variation between T106, the voltage corresponding to the variation is held in the capacitance means 109 of each pixel. Therefore, the brightness of the EL element 110 is not affected by the variation in the threshold value.
【００７７】以上のような動作によって、映像信号の書
き込みから発光を行う。本発明においては、容量手段１
０９の容量結合によって、映像信号の電位を、第２のＴ
ＦＴ１０６のしきい値分だけオフセットすることが出来
る。つまり、容量手段１０９の大きさには依存しない。
よって、前述のように他の素子の特性ばらつき等に影響
されることなく、正確にしきい値補正を行うことが可能
である。By the above operation, light emission is performed from writing of a video signal. In the present invention, the capacitance means 1
The capacitive coupling of 09 causes the potential of the video signal to change to the second T
It can be offset by the threshold value of the FT 106. That is, it does not depend on the size of the capacitance means 109.
Therefore, as described above, the threshold value can be accurately corrected without being affected by the characteristic variations of other elements.
【００７８】図２５（Ａ）（Ｂ）に、従来例と本発明に
おけるしきい値補正の動作を簡単に説明する図を示す。
図２５（Ａ）においては、映像信号入力の際、２つの容
量手段Ｃ1、Ｃ2間において電荷が保存され、かつ電荷の
移動が生ずるため、ＥＬ素子に電流を供給するＴＦＴの
ゲート・ソース間電圧ＶGSは、図２５（Ａ）の（iii）
に示すように、容量値Ｃ1、Ｃ2を項に含む式で表され
る。よって、容量値Ｃ１、Ｃ２にばらつきが生じた場
合、ＴＦＴのゲート・ソース間電圧がばらつくことにな
る。FIGS. 25 (A) and 25 (B) are views for briefly explaining the threshold value correcting operation in the conventional example and the present invention.
In FIG. 25A, when a video signal is input, electric charge is stored between the two capacitance means C1 and C2 and electric charge moves, so that the gate / source of the TFT that supplies a current to the EL element. The inter-voltage VGS is (iii) in FIG.
As shown in, the capacity values C1 and C2 are represented by an expression including terms. Therefore, when the capacitance values C1 and C2 vary, the gate-source voltage of the TFT also varies.
【００７９】これに対して本発明の場合、容量手段にお
いて電荷が保存されるが、映像信号入力の際、電荷の移
動が生じない。つまり、映像信号の電位にしきい値電圧
を上乗せした電位がそのままＴＦＴのゲート電極に印加
されるため、よりＴＦＴのゲート・ソース間電圧をばら
つきにくくすることが出来る。On the other hand, in the case of the present invention, the electric charge is stored in the capacitance means, but the electric charge does not move when the video signal is input. That is, since the potential obtained by adding the threshold voltage to the potential of the video signal is applied to the gate electrode of the TFT as it is, the voltage between the gate and the source of the TFT can be made less likely to vary.
【００８０】なお、図２（Ｂ）に示す電荷の充電におい
て、容量手段１０９には、完全にＶthに等しいだけの電
荷を貯める必要はなく、|Ｖth|＋α程度で、第２のＴＦ
Ｔ１０６が完全にＯＦＦする必要はない。画素毎のＴＦ
Ｔのしきい値ばらつきが補正できる程度の電圧が保持さ
れていれば良い。Note that the charge charging shown in FIG.
The capacity means 109 is completelythEqual to
There is no need to store loads, | Vth| + Α, the second TF
It is not necessary that T106 be completely turned off. TF for each pixel
The voltage is maintained to the extent that variations in the threshold value of T can be corrected.
It is good if it is.
【００８１】なお、本実施形態において示した構成にお
けるＴＦＴの極性はあくまでも一例であり、その極性を
限定するものではないことを付記する。It should be noted that the polarity of the TFT in the structure shown in this embodiment is merely an example, and the polarity is not limited.
【００８２】[0082]
【実施例】以下に、本発明の実施例について記載する。EXAMPLES Examples of the present invention will be described below.
【００８３】[実施例１]本実施例においては、映像信号
にアナログ映像信号を用いて表示を行う半導体装置の構
成について説明する。図７(Ａ)に、半導体装置の構成例
を示す。基板７０１上に、複数の画素がマトリクス状に
配置された画素部７０２を有し、画素部周辺には、ソー
ス信号線駆動回路７０３および、第１〜第３のゲート信
号線駆動回路７０４〜７０６を有している。図７(Ａ)に
おいては、３組のゲート信号線駆動回路を用い、図１に
示した画素における第１〜第３のゲート信号線を制御す
るものである。[Embodiment 1] In this embodiment, a configuration of a semiconductor device which performs display by using an analog video signal as a video signal will be described. FIG. 7A shows a structural example of a semiconductor device. A pixel portion 702 in which a plurality of pixels are arranged in matrix is provided on a substrate 701, and a source signal line driver circuit 703 and first to third gate signal line driver circuits 704 to 706 are provided around the pixel portion. have. In FIG. 7A, three sets of gate signal line driver circuits are used to control the first to third gate signal lines in the pixel shown in FIG.
【００８４】ソース信号線駆動回路７０３、第１〜第３
のゲート信号線駆動回路７０４〜７０６に入力される信
号は、フレキシブルプリント基板(Flexible Print Circ
uit：ＦＰＣ)７０７を介して外部より供給される。Source signal line drive circuit 703, first to third
The signals input to the gate signal line drive circuits 704 to 706 of the
It is supplied from outside via uit: FPC) 707.
【００８５】図７(Ｂ)に、ソース信号線駆動回路の構成
例を示す。これは、映像信号にアナログ映像信号を用い
て表示を行うためのソース信号線駆動回路であり、シフ
トレジスタ７１１、バッファ７１２、サンプリング回路
７１３を有している。特に図示していないが、必要に応
じてレベルシフタ等を追加しても良い。FIG. 7B shows a configuration example of the source signal line drive circuit. This is a source signal line driver circuit for performing display by using an analog video signal as a video signal, and includes a shift register 711, a buffer 712, and a sampling circuit 713. Although not particularly shown, a level shifter or the like may be added if necessary.
【００８６】ソース信号線駆動回路の動作について説明
する。図８(Ａ)に、より詳細な構成を示したので、そち
らを参照する。The operation of the source signal line drive circuit will be described. Since a more detailed structure is shown in FIG. 8A, reference will be made there.
【００８７】シフトレジスタ８０１は、フリップフロッ
プ回路(ＦＦ)８０２等を複数段用いてなり、クロック信
号(Ｓ−ＣＬＫ)、クロック反転信号(Ｓ−ＣＬＫｂ)、ス
タートパルス(Ｓ−ＳＰ)が入力される。これらの信号の
タイミングに従って、順次サンプリングパルスが出力さ
れる。The shift register 801 comprises a plurality of flip-flop circuits (FF) 802 and the like, and receives a clock signal (S-CLK), a clock inversion signal (S-CLKb), and a start pulse (S-SP). It Sampling pulses are sequentially output in accordance with the timing of these signals.
【００８８】シフトレジスタ８０１より出力されたサン
プリングパルスは、バッファ８０３等を通って増幅され
た後、サンプリング回路へと入力される。サンプリング
回路８０４は、サンプリングスイッチ(ＳＷ)８０５を複
数段用いてなり、サンプリングパルスが入力されるタイ
ミングに従って、ある列で映像信号のサンプリングを行
う。具体的には、サンプリングスイッチにサンプリング
パルスが入力されると、サンプリングスイッチ８０５が
ＯＮし、そのときに映像信号が有する電位が、サンプリ
ングスイッチを介して各々のソース信号線へと出力され
る。The sampling pulse output from the shift register 801 is amplified through the buffer 803 and the like, and then input to the sampling circuit. The sampling circuit 804 includes a plurality of stages of sampling switches (SW) 805, and samples a video signal in a certain column in accordance with the timing of inputting a sampling pulse. Specifically, when a sampling pulse is input to the sampling switch, the sampling switch 805 is turned on, and the potential of the video signal at that time is output to each source signal line through the sampling switch.
【００８９】続いて、ゲート信号線駆動回路の動作につ
いて説明する。図７(Ｃ)に示した、第１および第２のゲ
ート信号線駆動回路７０４、７０５についての詳細な構
成を図８(Ｂ)に示した。第１のゲート信号線駆動回路
は、シフトレジスタ回路８１１、バッファ８１２を有
し、クロック信号(Ｇ−ＣＬＫ１)、クロック反転信号
(Ｇ−ＣＬＫｂ１)、スタートパルス(Ｇ−ＳＰ１)に従っ
て駆動される。第２のゲート信号線駆動回路は、シフト
レジスタ回路８１３、バッファ８１４を有し、クロック
信号(Ｇ−ＣＬＫ２)、クロック反転信号(Ｇ−ＣＬＫｂ
２)、スタートパルス(Ｇ−ＳＰ２)に従って駆動され
る。Next, the operation of the gate signal line drive circuit will be described. A detailed structure of the first and second gate signal line driver circuits 704 and 705 shown in FIG. 7C is shown in FIG. 8B. The first gate signal line driver circuit includes a shift register circuit 811, a buffer 812, a clock signal (G-CLK1), and a clock inversion signal.
(G-CLKb1) and start pulse (G-SP1). The second gate signal line driver circuit includes a shift register circuit 813 and a buffer 814, and includes a clock signal (G-CLK2) and a clock inversion signal (G-CLKb).
2), driven according to the start pulse (G-SP2).
【００９０】シフトレジスタ〜バッファの動作について
は、ソース信号線駆動回路の場合と同様である。バッフ
ァによって増幅された選択パルスは、それぞれのゲート
信号線を選択する。第１のゲート信号線駆動回路によっ
て、第１のゲート信号線Ｇ11、Ｇ21、・・・、Ｇm1が順
次選択され、第２のゲート信号線駆動回路によって、第
２のゲート信号線Ｇ12、Ｇ22、・・・、Ｇm2が順次選択
される。図示していないが、第３のゲート信号線駆動回
路についても第１、第２のゲート信号線駆動回路と同様
であり、第３のゲート信号線Ｇ13、Ｇ23、・・・、Ｇm3
が順次選択される。選択された行において、実施形態に
て説明した手順により、画素に映像信号が書き込まれて
発光する。The operation of the shift register to the buffer is the same as that of the source signal line drive circuit. The selection pulse amplified by the buffer selects each gate signal line. The first gate signal line driving circuit sequentially selects the first gate signal lines G11 , G21 , ..., Gm1 , and the second gate signal line driving circuit selects the second gate signal line G 1.12 , G22 , ..., Gm2 are sequentially selected. Although not shown, the third gate signal line drive circuit is similar to the first and second gate signal line drive circuits, and the third gate signal line G13 , G23 , ..., Gm3.
Are sequentially selected. In the selected row, the video signal is written in the pixel to emit light by the procedure described in the embodiment.
【００９１】なお、ここではシフトレジスタの一例とし
て、フリップフロップを複数段用いてなるものを図示し
たが、デコーダ等によって、信号線を選択出来るような
構成としていても良い。Here, as an example of the shift register, a shift register using a plurality of stages of flip-flops is shown, but a signal line may be selected by a decoder or the like.
【００９２】[実施例２]本実施例においては、映像信号
にデジタル映像信号を用いて表示を行う半導体装置の構
成について説明する。図９(Ａ)に、半導体装置の構成例
を示す。基板９０１上に、複数の画素がマトリクス状に
配置された画素部９０２を有し、画素部周辺には、ソー
ス信号線駆動回路９０３および、第１〜第３のゲート信
号線駆動回路９０４〜９０６を有している。図９(Ａ)に
おいては、３組のゲート信号線駆動回路を用い、図１に
示した画素における第１〜第３のゲート信号線を制御す
るものである。[Embodiment 2] In this embodiment, a configuration of a semiconductor device which performs display by using a digital video signal as a video signal will be described. FIG. 9A illustrates a structural example of a semiconductor device. A pixel portion 902 in which a plurality of pixels are arranged in matrix is provided over a substrate 901, and a source signal line driver circuit 903 and first to third gate signal line driver circuits 904 to 906 are provided around the pixel portion. have. In FIG. 9A, three sets of gate signal line driver circuits are used to control the first to third gate signal lines in the pixel shown in FIG.
【００９３】ソース信号線駆動回路９０３、第１〜第３
のゲート信号線駆動回路９０４〜９０６に入力される信
号は、フレキシブルプリント基板(Flexible Print Circ
uit：ＦＰＣ)９０７を介して外部より供給される。Source signal line drive circuit 903, first to third
The signals input to the gate signal line drive circuits 904 to 906 of the
It is supplied from the outside via uit: FPC) 907.
【００９４】図９(Ｂ)に、ソース信号線駆動回路の構成
例を示す。これは、映像信号にデジタル映像信号を用い
て表示を行うためのソース信号線駆動回路であり、シフ
トレジスタ９１１、第１のラッチ回路９１２、第２のラ
ッチ回路９１３、Ｄ／Ａ変換回路９１４を有している。
特に図示していないが、必要に応じてレベルシフタ等を
追加しても良い。FIG. 9B shows a configuration example of the source signal line driver circuit. This is a source signal line driver circuit for performing display using a digital video signal as a video signal, and includes a shift register 911, a first latch circuit 912, a second latch circuit 913, and a D / A conversion circuit 914. Have
Although not particularly shown, a level shifter or the like may be added if necessary.
【００９５】第１〜第３のゲート信号線駆動回路９０４
〜９０６については、実施例１にて示したものと同様で
良いので、ここでは図示および説明を省略する。First to third gate signal line drive circuits 904
Since the items up to 906 may be the same as those shown in the first embodiment, their illustration and description are omitted here.
【００９６】ソース信号線駆動回路の動作について説明
する。図１０(Ａ)に、より詳細な構成を示したので、そ
ちらを参照する。The operation of the source signal line drive circuit will be described. A more detailed structure is shown in FIG. 10A, which will be referred to.
【００９７】シフトレジスタ１００１は、フリップフロ
ップ回路(ＦＦ)１０１０等を複数段用いてなり、クロッ
ク信号(Ｓ−ＣＬＫ)、クロック反転信号(Ｓ−ＣＬＫ
ｂ)、スタートパルス(Ｓ−ＳＰ)が入力される。これら
の信号のタイミングに従って、順次サンプリングパルス
が出力される。The shift register 1001 includes a plurality of stages of flip-flop circuits (FF) 1010 and the like, and has a clock signal (S-CLK) and an inverted clock signal (S-CLK).
b), the start pulse (S-SP) is input. Sampling pulses are sequentially output in accordance with the timing of these signals.
【００９８】シフトレジスタ１００１より出力されたサ
ンプリングパルスは、第１のラッチ回路１００２に入力
される。第１のラッチ回路１００２には、デジタル映像
信号が入力されており、サンプリングパルスが入力され
るタイミングに従って、各段でデジタル映像信号を保持
していく。ここでは、デジタル映像信号は３ビット入力
されており、各ビットの映像信号を、それぞれの第１の
ラッチ回路において保持する。１つのサンプリングパル
スによって、ここでは３つの第１のラッチ回路が並行し
て動作する。The sampling pulse output from the shift register 1001 is input to the first latch circuit 1002. A digital video signal is input to the first latch circuit 1002, and each stage holds the digital video signal in accordance with the timing of input of a sampling pulse. Here, the digital video signal is inputted in 3 bits, and the video signal of each bit is held in each of the first latch circuits. With one sampling pulse, the three first latch circuits operate in parallel here.
【００９９】第１のラッチ回路１００２において、最終
段までデジタル映像信号の保持が完了すると、水平帰線
期間中に、第２のラッチ回路１００３にラッチパルス
(Ｌａｔｃｈ Ｐｕｌｓｅ)が入力され、第１のラッチ回
路１００２に保持されていたデジタル映像信号は、一斉
に第２のラッチ回路１００３に転送される。その後、第
２のラッチ回路１００３に保持されたデジタル映像信号
は、１行分が同時に、Ｄ／Ａ変換回路１００４へと入力
される。When the holding of the digital video signal is completed up to the final stage in the first latch circuit 1002, the second latch circuit 1003 receives the latch pulse during the horizontal blanking period.
(Latch Pulse) is input, and the digital video signals held in the first latch circuit 1002 are simultaneously transferred to the second latch circuit 1003. After that, the digital video signals held in the second latch circuit 1003 are input to the D / A conversion circuit 1004 for one row at the same time.
【０１００】第２のラッチ回路９０３に保持されたデジ
タル映像信号が定電流回路９０４に入力されている間、
シフトレジスタ９０１においては再びサンプリングパル
スが出力される。以後、この動作を繰り返し、１フレー
ム分の映像信号の処理を行う。While the digital video signal held in the second latch circuit 903 is being input to the constant current circuit 904,
The shift register 901 outputs the sampling pulse again. After that, this operation is repeated to process the video signal for one frame.
【０１０１】Ｄ／Ａ変換回路１００４においては、入力
されるデジタル映像信号をデジタル−アナログ変換し、
アナログ電圧を有する映像信号としてソース信号線に出
力する。In the D / A conversion circuit 1004, the input digital video signal is digital-analog converted,
A video signal having an analog voltage is output to the source signal line.
【０１０２】前記の動作が、１水平期間内に、全段にわ
たって同時に行われる。よって、全てのソース信号線に
映像信号が出力される。The above operation is simultaneously performed in all stages within one horizontal period. Therefore, the video signal is output to all the source signal lines.
【０１０３】なお、実施例１においても述べたとおり、
シフトレジスタの代わりにデコーダ等を用いて、信号線
を選択出来るような構成としていても良い。As described in the first embodiment,
A decoder or the like may be used instead of the shift register so that the signal line can be selected.
【０１０４】[実施例３]実施例２においては、デジタル
映像信号はＤ／Ａ変換回路によってデジタル−アナログ
変換を受け、画素に書き込まれるが、本発明の半導体装
置は、時間階調方式によって階調表現を行うことも出来
る。この場合には、図１０(Ｂ)に示すように、Ｄ／Ａ変
換回路を必要とせず、階調表現は、ＥＬ素子の発光時間
の長短によって制御されるので、各ビットの映像信号を
並列処理する必要がないため、第１および第２のラッチ
回路も１ビット分で良い。このとき、デジタル映像信号
は、各ビットが直列に入力され、順次ラッチ回路に保持
され、画素に書き込まれる。[Third Embodiment] In the second embodiment, a digital video signal is subjected to digital-analog conversion by a D / A conversion circuit and written into a pixel. You can also perform key expression. In this case, as shown in FIG. 10B, the D / A conversion circuit is not required and the gradation expression is controlled by the length of the light emission time of the EL element. Since it is not necessary to process the data, the first and second latch circuits may be one bit. At this time, in the digital video signal, each bit is serially input, sequentially held in the latch circuit, and written in the pixel.
【０１０５】また、時間階調方式によって階調表現を行
う場合、図１において、第４のＴＦＴ１０８を消去用Ｔ
ＦＴとして用いることが出来る。この場合、第４のＴＦ
Ｔ１０８は、消去期間中を通じてＯＦＦしている必要が
あり、そのためには、第３のゲート信号線１０４は、消
去用ゲート信号線駆動回路を用いて制御する。通常、ゲ
ート信号線を選択するゲート信号線駆動回路の場合、１
水平期間内に１つもしくは複数のパルスを出力するが、
消去用ゲート信号線駆動回路の場合、消去期間中は継続
して第４のＴＦＴ１０８をＯＦＦさせつづけなければな
らないため、独立した駆動回路を用いる。Further, in the case of performing gradation expression by the time gradation method, the fourth TFT 108 in FIG.
It can be used as an FT. In this case, the fourth TF
T108 needs to be turned off throughout the erase period, and for that purpose, the third gate signal line 104 is controlled using the erase gate signal line drive circuit. Normally, in the case of a gate signal line drive circuit that selects a gate signal line, 1
Outputs one or more pulses in the horizontal period,
In the case of the erase gate signal line drive circuit, an independent drive circuit is used because the fourth TFT 108 must be continuously turned off during the erase period.
【０１０６】[実施例４]ここまで紹介した半導体装置に
おいては、第１〜第３のゲート信号線を制御するため
に、第１〜第３のゲート信号線駆動回路をそれぞれ動作
させることによって行っていた。このような構成とする
メリットとしては、各ゲート信号線の選択タイミングを
独立して変更させることが出来るため、様々な駆動方法
に対してある程度の対応が可能な点がある。反面、基板
内で駆動回路の占有面積が増大するため、表示領域の周
辺が大きくなる、すなわち狭額縁化が困難となるデメリ
ットがある。[Embodiment 4] In the semiconductor device introduced up to this point, the first to third gate signal line drive circuits are operated to control the first to third gate signal lines. Was there. The merit of such a configuration is that the selection timing of each gate signal line can be changed independently, so that various driving methods can be supported to some extent. On the other hand, since the area occupied by the drive circuit in the substrate increases, there is a demerit that the periphery of the display area becomes large, that is, it is difficult to narrow the frame.
【０１０７】図１１(Ａ)は、そのような問題を解決する
ための一構成例を示している。図１１(Ａ)において、シ
フトレジスタ１１０１、バッファ１１０２を有する点は
他の実施例にて用いたゲート信号線駆動回路と同様であ
るが、本実施例においては、バッファの後にパルス分割
回路１１０３を追加した。詳細な構成を図１１(Ｂ)に示
す。FIG. 11A shows a structural example for solving such a problem. In FIG. 11A, a shift register 1101 and a buffer 1102 are provided in the same manner as the gate signal line driver circuit used in the other embodiments, but in this embodiment, a pulse division circuit 1103 is provided after the buffer. Added. The detailed structure is shown in FIG.
【０１０８】パルス分割回路１１０３は、ＮＡＮＤ１１
１６、インバータ１１０７を複数用いてなる。バッファ
出力と、外部入力される分割信号(ＭＰＸ)とのＮＡＮＤ
をとることにより、１つのゲート信号線駆動回路によっ
て、異なるパルスで制御される２つのゲート信号線を制
御することが出来る。図１１の場合、第１のゲート信号
線と、第２のゲート信号線とを、１つのゲート信号線駆
動回路によって制御する。The pulse division circuit 1103 is composed of the NAND 11
16 and a plurality of inverters 1107 are used. NAND of buffer output and externally input division signal (MPX)
Thus, one gate signal line drive circuit can control two gate signal lines controlled by different pulses. In the case of FIG. 11, the first gate signal line and the second gate signal line are controlled by one gate signal line drive circuit.
【０１０９】分割信号(ＭＰＸ)と、それぞれのゲート信
号線の選択のタイミングを図１２に示した。第１のゲー
ト信号線Ｇ11、Ｇ21、・・・、Ｇm1は、バッファ出力が
そのまま選択パルスとして用いられる。一方、バッファ
出力がＨレベル、さらに分割信号がＨレベルのとき、Ｎ
ＡＮＤ出力はＬレベルとなり、さらにインバータを介し
てＨレベルが出力され、こちらのパルスによって、第２
のゲート信号線Ｇ12、Ｇ22、・・・、Ｇm2が選択され
る。FIG. 12 shows the division signal (MPX) and the timing of selecting each gate signal line. The buffer outputs of the first gate signal lines G11 , G21 , ..., Gm1 are used as they are as selection pulses. On the other hand, when the buffer output is H level and the divided signal is H level, N
The AND output becomes L level, and H level is further output through the inverter.
, Gate signal lines G12 , G22 , ..., Gm2 are selected.
【０１１０】本実施例においては、第１のゲート信号線
と第２のゲート信号線とを１つのゲート信号線駆動回路
によって制御する例について示したが、同様の方法で、
第１〜第３のゲート信号線を１つのゲート信号線駆動回
路によって制御することも出来る。In this embodiment, an example in which the first gate signal line and the second gate signal line are controlled by one gate signal line driving circuit has been shown, but the same method is used.
The first to third gate signal lines can be controlled by one gate signal line drive circuit.
【０１１１】[実施例５]図２４に、本発明の半導体装置
を実際に駆動するためのタイミングチャートを示す。図
２４（Ａ）は、動作のタイミングを模式的に示したもの
であり、図２４（Ｂ）は、図１（Ａ）において、第１〜
第３のゲート信号線に入力するパルスのタイミングを示
している。ここでは、第１、第２のゲート信号線によっ
て制御されるＴＦＴはＮチャネル型であり、その電位が
ＨレベルのときにＯＮ、ＬレベルのときにＯＦＦする。
第３のゲート信号線によって制御されるＴＦＴはＰチャ
ネル型であり、その電位がＨレベルのときにＯＦＦ、Ｌ
レベルのときにＯＮする。無論、ＴＦＴの極性はこの限
りではない。[Embodiment 5] FIG. 24 shows a timing chart for actually driving the semiconductor device of the present invention. FIG. 24 (A) schematically shows the operation timing, and FIG. 24 (B) shows the first to the first in FIG. 1 (A).
The timing of the pulse input to the third gate signal line is shown. Here, the TFT controlled by the first and second gate signal lines is an N-channel type and is turned on when the potential is at the H level and turned off when the potential is at the L level.
The TFT controlled by the third gate signal line is a P-channel type, and is OFF and L when its potential is at H level.
Turns on at the level. Of course, the polarity of the TFT is not limited to this.
【０１１２】アナログ階調方式によって駆動される場合
は、２４００で示される期間は１フレーム期間であり、
デジタル時間階調方式によって駆動される場合は、２４
００で示される期間は１サブフレーム期間である。ま
た、２４０２で示される期間は、図１（Ｂ）に示した期
間にあたり、図２４（Ａ）に示した動作のタイミングも
また、図１（Ｂ）に従う。When driven by the analog gradation method, the period indicated by 2400 is one frame period,
24 when driven by digital time gray scale method
The period indicated by 00 is one subframe period. The period indicated by 2402 corresponds to the period shown in FIG. 1B, and the operation timing shown in FIG. 24A also follows the timing shown in FIG. 1B.
【０１１３】なお、図１（Ｂ）において、特に区間Ｖ
I、区間ＶIIで示される期間は、必ずしも期間として設
ける必要はない。つまり、ＴＦＴ１０１がＯＦＦした
後、直ちに映像信号の入力が終了し、ＴＦＴ１０８をＯ
Ｎして発光期間に移っても良い。図２４（Ｂ）において
は、これに従っている。In FIG. 1B, the section V
The period indicated by I and section VII does not necessarily have to be provided as a period. That is, immediately after the TFT 101 is turned off, the input of the video signal is finished and the TFT 108 is turned on.
It is also possible to switch to N and shift to the light emission period. This is followed in FIG. 24 (B).
【０１１４】各ゲート信号線に入力されるパルスは、各
々独立した駆動回路によって生成されても良いし、図１
１に示したように、パルス分割回路を用いて、あるパル
スから他のパルスを生成しても良い。The pulse input to each gate signal line may be generated by an independent drive circuit.
As shown in FIG. 1, a pulse division circuit may be used to generate one pulse from another pulse.
【０１１５】また、特願２００１−０６３４１９号に記
載の方法を用いて、ゲート信号線選択期間を複数のサブ
期間、例えば前半と後半の２つに分割し、一方では、ソ
ース信号線の電位をＶDDとし、ある行（ｉ行目とする）
でしきい値の保存を行い、他方では、ソース信号線に映
像信号を入力（ＶDD→ＶData）して、ｉ行目を除くいず
れかの行で映像信号の書き込みを行うなどしても良い。
このような動作によると、しきい値保存の動作等を行う
期間を長く設けることが出来るため、回路動作に余裕が
与えられる。Further, by using the method described in Japanese Patent Application No. 2001-063419, the gate signal line selection period is divided into a plurality of sub periods, for example, the first half and the second half, while the potential of the source signal line is changed. VDD and a certain line (let'ssay i line)
On the other hand, the threshold value is stored, and on the other hand, the video signal is input to the source signal line (VDD → VData ) and the video signal is written in any row except the i-th row. good.
According to such an operation, it is possible to provide a long period for performing the operation of storing the threshold value and the like, so that the circuit operation has a margin.
【０１１６】[実施例６]本発明において、発光時にＥＬ
素子に電流を供給するためのＴＦＴ(図１(Ａ)における
ＴＦＴ１０６)は、ＥＬ素子の劣化によって輝度がばら
つくのを抑えるため、飽和領域で動作させるのが望まし
い。ＴＦＴが飽和領域で動作することにより、ゲート・
ソース間電圧が少々変化した場合のドレイン電流の変化
を抑えることが出来る。このため、ゲート長Ｌを大きく
している。[Embodiment 6] In the present invention, EL
The TFT for supplying a current to the element (TFT 106 in FIG. 1A) is preferably operated in a saturation region in order to suppress variation in luminance due to deterioration of the EL element. By operating the TFT in the saturation region,
It is possible to suppress changes in the drain current when the source-to-source voltage changes slightly. Therefore, the gate length L is increased.
【０１１７】このとき、容量手段においてしきい値を保
持する際の動作は、一度容量手段にはＴＦＴのしきい値
を上回る電圧を与え、その状態からしきい値電圧に収束
させているが、ＴＦＴのゲート長Ｌが大きい場合、ゲー
ト容量等によってこの動作に時間を要する。そこで本実
施例においては、このような場合の、容量手段における
電荷量の高速な収束動作を実現する構成について説明す
る。At this time, in the operation of holding the threshold value in the capacitor means, the voltage once exceeding the threshold value of the TFT is applied to the capacitor means, and the state is converged to the threshold voltage. If the gate length L of the TFT is large, this operation requires time due to the gate capacitance and the like. Therefore, in the present embodiment, a configuration for realizing a high-speed convergence operation of the charge amount in the capacitance means in such a case will be described.
【０１１８】図１８(Ａ)に、画素の構成を示す。図１
(Ａ)にて示した画素に、ＴＦＴ１８１０、１８１１、お
よびＴＦＴ１８１１を制御するための第４のゲート信号
線１８０５が追加されている。また、図１８(Ａ)に点線
で示すように、容量手段１８１６を、第１のＴＦＴ１８
０６の第２の電極と、電流供給線１８１４との間に設
け、映像信号を保持するための容量として用いても良
い。FIG. 18A shows a pixel configuration. Figure 1
TFTs 1810 and 1811 and a fourth gate signal line 1805 for controlling the TFT 1811 are added to the pixel shown in FIG. In addition, as shown by a dotted line in FIG. 18A, the capacitance means 1816 is connected to the first TFT 18
It may be provided between the second electrode of No. 06 and the current supply line 1814 and used as a capacitor for holding a video signal.
【０１１９】図１８(Ｂ)および図１９(Ａ)〜(Ｆ)を用い
て、動作について説明する。図１８(Ｂ)は、ソース信号
線１８０１、第１〜第４のゲート信号線１８０２〜１８
０５に入力される映像信号およびパルスのタイミングを
示しており、図１９に示す各動作にあわせて、I〜ＶIII
の区間に分割している。本実施例は、容量手段にしきい
値電圧を保持するまでの動作を高速にするためのもので
あるので、映像信号のかきこみ、および発光動作につい
ては実施形態にて説明したものと同様である。従ってこ
こでは、容量手段における電荷の充電および保持動作に
ついてのみ説明する。The operation will be described with reference to FIGS. 18B and 19A to 19F. FIG. 18B illustrates a source signal line 1801, first to fourth gate signal lines 1802 to 18
The timing of the video signal and the pulse input to the video signal 05 are shown in FIG.
It is divided into sections. Since this embodiment is intended to speed up the operation until the threshold voltage is held in the capacitor means, the scraping of the video signal and the light emitting operation are the same as those described in the embodiment. Therefore, here, only the charge and hold operation of the electric charge in the capacitor means will be described.
【０１２０】まず、第１のゲート信号線１８０２がＨレ
ベルとなり、ＴＦＴ１８０６がＯＮする(区間I)。続い
て第２のゲート信号線１８０３および第４のゲート信号
線１８０５がＨレベル、第３のゲート信号線１８０４が
Ｌレベルとなり、ＴＦＴ１８０８、１８０９、１８１１
がＯＮする。ここで、図１９(Ａ)に示すように、容量手
段１８１２が充電され、やがて容量手段１８１２が保持
する電圧が、ＴＦＴ１８０７、ＴＦＴ１８１０のしきい
値(Ｖth)を上回ったところで、ＴＦＴ１８０７、１８１
０がＯＮする(区間II)。First, the first gate signal line 1802 becomes H level, and the TFT 1806 is turned on (section I). Subsequently, the second gate signal line 1803 and the fourth gate signal line 1805 are at the H level, the third gate signal line 1804 is at the L level, and the TFTs 1808, 1809, 1811.
Turns on. Here, as shown in FIG. 19A, when the capacitor 1812 is charged and the voltage held by the capacitor 1812 exceeds the threshold value (Vth ) of the TFT 1807 and the TFT 1810, the TFTs 1807 and 181 are detected.
0 turns on (section II).
【０１２１】続いて、図１９(Ｂ)に示すように、第３の
ゲート信号線１８０４がＨレベルとなって、ＴＦＴ１８
０９がＯＦＦする。すると、容量手段１８１２に貯まっ
ていた電荷が再び移動し、容量手段１８１２に保持され
る電圧は、やがてＶthに等しくなる。すなわち、ＴＦＴ
１８０７、１８１０のゲート・ソース間電圧がＶthに等
しくなり、ＴＦＴ１８０７、１８１０がＯＦＦする(区
間III)。Subsequently, as shown in FIG. 19B, the third gate signal line 1804 becomes H level and the TFT 18
09 turns off. Then, the electric charge stored in the capacitance means 1812 moves again, and the voltage held in the capacitance means 1812 eventually becomes equal to Vth . That is, TFT
The gate-source voltage of 1807 and 1810 becomes equal to Vth , and the TFTs 1807 and 1810 are turned off (section III).
【０１２２】以後、実施形態に従って映像信号の書き込
み、発光を行う。ここで、新たに追加したＴＦＴ１８１
０は、発光時にＥＬ素子１８１３に電流を供給するため
のＴＦＴ１８０７と、互いのゲート電極が接続されてい
る。図１９(Ａ)、(Ｂ)に示すように、電荷の移動するパ
スが実施形態よりも多く、またＴＦＴ１８１０は、ＥＬ
素子１８１３に電流を供給する役目を持たないため、ゲ
ート長Ｌを小さく、チャネル幅Ｗを大きくとって良いの
で、電流量自体を大きくすることが出来る。従って、ゲ
ート容量が小さいために電荷の移動がスムーズに行わ
れ、容量手段に保持されている電圧がＶthに収束するま
での時間をより短くすることが出来る。Thereafter, the video signal is written and the light is emitted according to the embodiment. Here, the newly added TFT 181
In 0, the TFT 1807 for supplying a current to the EL element 1813 at the time of light emission is connected to the respective gate electrodes. As shown in FIGS. 19A and 19B, the number of paths through which charges move is greater than that in the embodiment, and the TFT 1810 is
Since it does not have a role of supplying a current to the element 1813, the gate length L can be made small and the channel width W can be made large, so that the amount of current itself can be made large. Therefore, since the gate capacitance is small, the charge can be smoothly moved, and the time required for the voltage held in the capacitance means to converge to Vth can be further shortened.
【０１２３】図１８（Ｂ）に示したタイミングチャート
を見てもわかるとおり、第２のゲート信号線１８０３
と、第４のゲート信号線１８０５は同一のタイミングで
ＨレベルとＬレベルとをとっている。よってこれらのゲ
ート信号線によって制御されるＴＦＴ、すなわちＴＦＴ
１８０８とＴＦＴ１８１１とは、同一のゲート信号線を
用いて制御するようにしても良い。このようにすると、
画素の制御に必要なゲート信号線の本数の増加を抑える
ことが出来る。As can be seen from the timing chart shown in FIG. 18B, the second gate signal line 1803
Then, the fourth gate signal line 1805 takes H level and L level at the same timing. Therefore, the TFT controlled by these gate signal lines, that is, the TFT
The 1808 and the TFT 1811 may be controlled by using the same gate signal line. This way,
It is possible to suppress an increase in the number of gate signal lines required for controlling pixels.
【０１２４】なお、図１８におけるＴＦＴ１８１１は、
ＴＦＴ１８０６の第２の電極と、ＴＦＴ１８１０の第１
の電極との間に配置されているが、ＴＦＴ１８１０の第
２の電極と、ＴＦＴ１８０８の第１の電極との間、もし
くは、ＴＦＴ１８１０のゲート電極と、ＴＦＴ１８０８
の第１の電極との間に配置しても良い。The TFT 1811 shown in FIG.
The second electrode of the TFT 1806 and the first electrode of the TFT 1810
Is disposed between the second electrode of the TFT 1810 and the first electrode of the TFT 1808, or the gate electrode of the TFT 1810 and the TFT 1808.
It may be arranged between the first electrode and the first electrode.
【０１２５】また、本実施例の構成では、ＴＦＴ１８０
７と、ＴＦＴ１８１０とは同一極性とする必要がある。
他のＴＦＴに関しては特に制限を設けない。Further, in the structure of this embodiment, the TFT 180
7 and the TFT 1810 must have the same polarity.
There is no particular limitation on other TFTs.
【０１２６】なお、本実施例は、他の実施例と組み合わ
せても実施が可能である。The present embodiment can be implemented in combination with other embodiments.
【０１２７】[実施例７]図１、図１５、図１８に示した
画素の場合、いずれも容量手段の充電中に、ＥＬ素子に
電流が流れる。これによって、本来発光すべき期間以外
でＥＬ素子が発光してしまう。発光する期間はごく短い
ため、画質に大きく影響するものではないが、容量手段
への電荷の充電中、ＥＬ素子自体が負荷となってしま
い、これによって充電に時間を要することになる。本実
施例においては、容量手段への電荷の充電時にＥＬ素子
に電流が流れないようにする構成について説明する。[Embodiment 7] In the case of the pixels shown in FIGS. 1, 15 and 18, a current flows through the EL element during the charging of the capacitance means. As a result, the EL element emits light in a period other than the period in which it should emit light. Although the period for emitting light is very short, it does not significantly affect the image quality. However, during charging of the capacitor means, the EL element itself becomes a load, which requires time for charging. In the present embodiment, a configuration will be described in which a current does not flow in the EL element when the electric charge is charged in the capacitance means.
【０１２８】図２０(Ａ)に、画素の構成を示す。図１
(Ａ)にて示した画素に、ＴＦＴ２０１０が追加されてい
る。ＴＦＴ２０１０のゲート電極は、第４のゲート信号
線２００５に接続され、第１の電極は、ＴＦＴ２００９
の第１の電極、ＴＦＴ２００７の第２の電極、およびＴ
ＦＴ２００８の第１の電極に接続され、第２の電極は、
一定の電位が与えられており、電流供給線２０１３と互
いに電位差を有する。ここで、ＴＦＴ２００９の第２の
電極は、その電位が電流供給線２０１２と電位差を有し
ていれば良いので、他の行におけるゲート信号線等に接
続しても良い。つまりこの場合、選択状態にないゲート
信号線が、一定電位となっていることを利用してやれば
良い。また、図２０(Ａ)に点線で示すように、容量手段
２０１５を、第１のＴＦＴ２００６の第２の電極と、電
流供給線２０１３との間に設け、映像信号を保持するた
めの容量として用いても良い。FIG. 20A shows a pixel structure. Figure 1
A TFT 2010 is added to the pixel shown in (A). The gate electrode of the TFT 2010 is connected to the fourth gate signal line 2005, and the first electrode is the TFT 2009.
First electrode of the TFT, the second electrode of the TFT 2007, and T
It is connected to the first electrode of FT2008 and the second electrode is
It is supplied with a constant potential and has a potential difference with the current supply line 2013. Here, the second electrode of the TFT 2009 may be connected to a gate signal line or the like in another row, as long as its potential has a potential difference with the current supply line 2012. That is, in this case, it is sufficient to utilize that the gate signal line which is not in the selected state has the constant potential. 20A, a capacitor means 2015 is provided between the second electrode of the first TFT 2006 and the current supply line 2013 and is used as a capacitor for holding a video signal. May be.
【０１２９】容量手段２０１１への充電においては、Ｔ
ＦＴ２００６、２００７、２００８、２０１０がＯＮ
し、図２０(Ｂ)に示すように振舞う。ＴＦＴ２００９が
ＯＦＦであるため、ＥＬ素子２０１２には電流が流れ
ず、発光しない。この場合にも、新たに追加したＴＦＴ
２０１０によるパスが存在するため、容量手段２０１１
が充電される。In charging the capacitance means 2011, T
FT2006, 2007, 2008, 2010 are ON
Then, it behaves as shown in FIG. Since the TFT 2009 is off, no current flows in the EL element 2012 and no light is emitted. Also in this case, the newly added TFT
Since the path by 2010 exists, the capacity means 2011
Is charged.
【０１３０】本実施例においては、ＴＦＴ２００９は、
ＴＦＴ２００７と同極性としているが、構成はこの限り
ではない。勿論、互いにＰチャネル型としても良い。た
だし、画素の開口率等を考えた場合、信号線の本数は可
能な限り少ないことが望ましい。この点を考えて、ゲー
ト信号線２００２と２００４とは共通としても良い。た
だしこのとき、ＴＦＴ２００６がＯＮ、すなわちしきい
値保存および映像信号の書き込みを行う間は、ＴＦＴ２
００９はＯＦＦし、発光期間に入ってＴＦＴ２００９を
ＯＮするときは、ＴＦＴ２００６はＯＦＦしている必要
がある。よってＴＦＴ２００６、２００９を共通のゲー
ト信号線によって制御する際には、その極性を互いに逆
とする。In this embodiment, the TFT 2009 is
Although it has the same polarity as the TFT 2007, the configuration is not limited to this. Of course, they may be P-channel types. However, in consideration of the aperture ratio of pixels, it is desirable that the number of signal lines is as small as possible. Considering this point, the gate signal lines 2002 and 2004 may be common. However, at this time, while the TFT 2006 is ON, that is, while the threshold value is being stored and the video signal is being written, the TFT 2
009 is turned off, and when the TFT 2009 is turned on in the light emission period, the TFT 2006 needs to be turned off. Therefore, when controlling the TFTs 2006 and 2009 by the common gate signal line, the polarities thereof are opposite to each other.
【０１３１】なお、本実施例にて示したように、発光期
間以外の期間で、ＥＬ素子に電流が流れないようにする
方法は、他の実施例においても適用可能である。Note that, as shown in this embodiment, the method of preventing the current from flowing through the EL element during the period other than the light emitting period can be applied to other embodiments.
【０１３２】[実施例８]本実施例においては、実施例５
とは異なる構成によって、高速な電荷量の収束動作を行
う例について説明する。[Embodiment 8] In this embodiment, Embodiment 5 will be described.
An example in which a high-speed charge amount converging operation is performed by a configuration different from that will be described.
【０１３３】図２１（Ａ）に、構成例を示す。ソース信
号線２１０１、第１〜第３のゲート信号線２１０２〜２
１０４、第１〜第５のＴＦＴ２１０５〜２１０９、容量
手段２１１０、ＥＬ素子２１１２、電流供給線２１１
３、電源線２１１４、２１１５を有する。FIG. 21A shows a structural example. Source signal line 2101, first to third gate signal lines 2102-2
104, first to fifth TFTs 2105 to 2109, capacitance means 2110, EL element 2112, current supply line 211.
3, and has power supply lines 2114 and 2115.
【０１３４】第１のＴＦＴ２１０５のゲート電極は、第
１のゲート信号線２１０２に接続され、第１の電極は、
ソース信号線２１０１に接続され、第２の電極は、容量
手段２１１０の第１の電極に接続されている。容量手段
２１１０の第２の電極は、第２のＴＦＴ２１０６および
第４のＴＦＴ２１０８のゲート電極と、第３のＴＦＴ２
１０７の第１の電極とに接続されている。第２のＴＦＴ
２１０６の第１の電極は、電流供給線２１１３に接続さ
れ、第２の電極は、第３のＴＦＴ２１０７の第２の電極
と、第５のＴＦＴ２１０９の第１の電極とに接続されて
いる。第３のＴＦＴ２１０７のゲート電極は、第２のゲ
ート信号線２１０３に接続されている。第４のＴＦＴ２
１０８の第１の電極は、電流供給線２１１３に接続さ
れ、第２の電極は、ＥＬ素子２１１２の第１の電極に接
続されている。第５のＴＦＴ２１０９のゲート電極は、
第３のゲート信号線２１０４に接続され、第２の電極
は、電源線２１１５によって一定電位が与えられ、電流
供給線２１１３とは互いに電位差を有する。ＥＬ素子２
１１２の第２の電極には、電源線２１１４によって一定
電位が与えられ、電流供給線２１１３とは互いに電位差
を有する。また、図２１（Ａ）に点線で示すように、容
量手段２１１１を、第１のＴＦＴ２１０５の第２の電極
と、電流供給線２１１３との間に設け、映像信号を保持
するための容量として用いても良い。The gate electrode of the first TFT 2105 is connected to the first gate signal line 2102, and the first electrode is
The second electrode is connected to the source signal line 2101, and the second electrode is connected to the first electrode of the capacitor 2110. The second electrode of the capacitor 2110 is the gate electrodes of the second TFT 2106 and the fourth TFT 2108, and the third TFT 2
It is connected to the first electrode 107. Second TFT
A first electrode of 2106 is connected to the current supply line 2113, and a second electrode thereof is connected to a second electrode of the third TFT 2107 and a first electrode of the fifth TFT 2109. The gate electrode of the third TFT 2107 is connected to the second gate signal line 2103. Fourth TFT2
The first electrode of 108 is connected to the current supply line 2113, and the second electrode of 108 is connected to the first electrode of the EL element 2112. The gate electrode of the fifth TFT 2109 is
The second electrode, which is connected to the third gate signal line 2104, is supplied with a constant potential by the power supply line 2115 and has a potential difference from the current supply line 2113. EL element 2
A constant potential is applied to the second electrode of 112 by the power supply line 2114 and has a potential difference from the current supply line 2113. Further, as shown by a dotted line in FIG. 21A, a capacitor means 2111 is provided between the second electrode of the first TFT 2105 and the current supply line 2113 and used as a capacitor for holding a video signal. May be.
【０１３５】ＴＦＴ２１０８は、ＥＬ素子２１１２に電
流を供給するためのＴＦＴであるので、前述のように飽
和領域で動作させるのが望ましく、そのためゲート長Ｌ
を大きくしている。よって、容量手段２１１０にしきい
値電圧を保持する動作に時間を要するため、ＴＦＴ２１
０６を用いることによって、しきい値電圧を保持する動
作を高速に行う。このＴＦＴ２１０６は、ＥＬ素子２１
１２に電流を供給するものではないので、ゲート長Ｌを
小さく、かつチャネル幅Ｗを大きくして良い。Since the TFT 2108 is a TFT for supplying a current to the EL element 2112, it is desirable to operate in the saturation region as described above. Therefore, the gate length L
Is getting bigger. Therefore, it takes time to hold the threshold voltage in the capacitor 2110.
By using 06, the operation of holding the threshold voltage is performed at high speed. This TFT 2106 corresponds to the EL element 21.
Since the current is not supplied to 12, the gate length L may be reduced and the channel width W may be increased.
【０１３６】電荷を充電する際には、ＴＦＴ２１０５、
２１０７、２１０９がＯＮし、電流が生ずる。容量手段
２１１０の両電極間の電圧が、ＴＦＴ２１０６、２１０
８のしきい値Ｖthを上回ると、ＴＦＴ２１０６、２１０
８がＯＮする（図２１（Ｂ））。その後、ＴＦＴ２１０
９がＯＦＦすると、容量手段２１１０に貯まった電荷が
移動し、その両電極間の電圧がＶthに等しくなるところ
に収束する。ＴＦＴ２１０６は、ゲート長Ｌを小さく、
かつチャネル幅Ｗを大きくしてあるので、この動作は迅
速に行われる。When charging the electric charge, the TFT 2105,
2107 and 2109 are turned on, and a current is generated. The voltage between both electrodes of the capacitance means 2110 causes the TFTs 2106, 210
When the threshold value Vth of 8 is exceeded, the TFTs 2106, 210
8 is turned on (FIG. 21 (B)). After that, the TFT 210
When 9 is turned off, the electric charge accumulated in the capacitance means 2110 moves and converges at a place where the voltage between both electrodes becomes equal to Vth . The TFT 2106 has a small gate length L,
Moreover, since the channel width W is increased, this operation is performed quickly.
【０１３７】画素が発光する際には、映像信号に、容量
手段２１１０に保持されたしきい値を上乗せした電位が
ＴＦＴ２１０６、２１０８のゲート電極に与えられ、図
２１（Ｃ）に示すように、ＥＬ素子２１１２に電流が流
れて発光する。When the pixel emits light, a potential obtained by adding a threshold value held in the capacitor 2110 to the video signal is applied to the gate electrodes of the TFTs 2106 and 2108, and as shown in FIG. A current flows through the EL element 2112 to emit light.
【０１３８】以上のような手順により、しきい値の保持
動作を高速に行うことが出来る。本実施例に示した構成
において、容量手段２１１０は、ＴＦＴ２１０６、２１
０８のしきい値を保持する。ＴＦＴ２１０６、２１０８
のしきい値にばらつきが生じた場合、ＥＬ素子２１１２
への電流経路には、ＴＦＴ２１０８のみが配置されてい
るため、ＴＦＴ２１０８が正常にＯＦＦしなければ、Ｅ
Ｌ素子２１１２が発光してしまうので、この２つのＴＦ
Ｔは、その特性にばらつきが出ないよう、近接配置して
おくのが望ましい。By the above procedure, the threshold value holding operation can be performed at high speed. In the structure shown in this embodiment, the capacitance means 2110 includes TFTs 2106 and 21.
The threshold value of 08 is retained. TFT 2106, 2108
If there is a variation in the threshold value of the EL element 2112
Since only the TFT 2108 is arranged in the current path to, if the TFT 2108 does not normally turn off, E
Since the L element 2112 emits light, these two TFs
It is desirable that Ts are arranged close to each other so that their characteristics do not vary.
【０１３９】本実施例にて示した構成は、他の実施例と
併せての適用も可能である。The structure shown in this embodiment can be applied in combination with other embodiments.
【０１４０】[実施例９]時間階調方式などでは、特に消
去期間等を設ける場合があるため、本実施例において
は、消去用ＴＦＴを追加し、消去期間を設けるための構
成について説明する。[Embodiment 9] In the time gray scale method or the like, an erasing period may be provided especially. Therefore, in this embodiment, a configuration for adding an erasing TFT to provide an erasing period will be described.
【０１４１】図２２（Ａ）〜（Ｃ）に、消去用ＴＦＴの
配置例を示す。消去用ＴＦＴ（第６のＴＦＴ）２２０２
は、消去用ゲート信号線（第４のゲート信号線）２２０
１によって制御される。図２２（Ａ）の場合、消去用Ｔ
ＦＴ２２０２は、ＴＦＴ２１０８のゲート電極と、電流
供給線２１１３との間に配置している。消去用ＴＦＴ２
２０２がＯＮすると、ＴＦＴ２１０８のゲート・ソース
間電圧が０となってＯＦＦし、電流が停止する。図２２
（Ｂ）の場合は、容量手段２１１１の両電極間に配置
し、容量手段２１１１に保持されている電荷を解放する
ことによってＴＦＴ２１０８がＯＦＦするようにしてい
る。図２２（Ｃ）の場合は、電流供給線２１１３−ＴＦ
Ｔ２１０８−ＥＬ素子２１１２間に直接消去用ＴＦＴ２
２０２を配置して、電流を遮断する方法をとる。ここ
で、消去用ＴＦＴ２２０２の配置に関しては、ＥＬ素子
２１１２への電流供給をカット出来る場所ならばいかな
る場所に配置しても構わない。具体的には、図２２
（Ｃ）においては、消去用ＴＦＴ２２０２は、電流供給
線２１１３と、ＴＦＴ２１０８との間に配置されている
が、ＴＦＴ２１０８と、ＥＬ素子２１１２との間などで
も良い。22 (A) to 22 (C) show examples of arrangement of erasing TFTs. Erase TFT (sixth TFT) 2202
Is an erasing gate signal line (fourth gate signal line) 220
Controlled by 1. In the case of FIG. 22A, the erase T
The FT 2202 is arranged between the gate electrode of the TFT 2108 and the current supply line 2113. Erasing TFT2
When 202 is turned on, the gate-source voltage of the TFT 2108 becomes 0 and turned off, and the current is stopped. FIG. 22
In the case of (B), the TFT 2108 is placed between both electrodes of the capacitor means 2111 so that the TFT 2108 is turned off by releasing the charge held in the capacitor means 2111. In the case of FIG. 22C, the current supply line 2113-TF
Direct erasing TFT2 between T2108 and EL element 2112
The method of arranging 202 and interrupting | blocking an electric current is taken. Here, the erasing TFT 2202 may be arranged in any place as long as it can cut off the current supply to the EL element 2112. Specifically, FIG.
In (C), the erasing TFT 2202 is arranged between the current supply line 2113 and the TFT 2108, but it may be arranged between the TFT 2108 and the EL element 2112.
【０１４２】[実施例１０]図２３に示す構成では、ゲー
ト長Ｌを小さく、チャネル幅Ｗを大きくしたＴＦＴ２３
０６と、ゲート長Ｌを大きくしたＴＦＴ２３０８とを直
列に用いてＥＬ素子２３１２への電流経路としている。
この方法によると、仮にＴＦＴ２３０６とＴＦＴ２３０
８とでしきい値がばらついた場合にも、いずれか一方が
確実にＯＦＦしていればＥＬ素子２３１２へは電流が流
れない。さらに、ＴＦＴ２３０８のゲート長Ｌを大きく
することによって、飽和領域で動作させ、ゲート・ソー
ス間電圧が少々変動しても、ＥＬ素子２３１２に流れる
電流値に変動が生じないようにすることが出来る。ま
た、本実施例の構成によると、しきい値の保存は、ゲー
ト長Ｌの小さいＴＦＴ２３０６を用いて高速に電荷量の
収束を行い、発光時には、ＴＦＴ２３０６、２３０８を
ダブルゲートＴＦＴとして用いる。この構成は、同発明
者により、特願２００１−２９０２８７号、特願２００
１−３０４６４３号にて出願されている技術を適用した
ものである。[Embodiment 10] In the structure shown in FIG. 23, the TFT 23 having a small gate length L and a large channel width W is used.
06 and a TFT 2308 having a large gate length L are used in series as a current path to the EL element 2312.
According to this method, it is assumed that the TFT 2306 and the TFT 230 are
Even when the threshold value varies between 8 and 8, if one of them is surely turned off, no current flows to the EL element 2312. Further, by increasing the gate length L of the TFT 2308, it is possible to operate in the saturation region and prevent the current value flowing through the EL element 2312 from changing even if the gate-source voltage slightly changes. Further, according to the structure of this embodiment, the threshold value is stored by using the TFT 2306 having a small gate length L to quickly converge the charge amount, and at the time of light emission, the TFTs 2306 and 2308 are used as double-gate TFTs. This configuration is disclosed in Japanese Patent Application Nos. 2001-290287 and 200 by the same inventor.
The technology applied for in No. 1-304643 is applied.
【０１４３】[実施例１１]本明細書ではＣＭＯＳ回路で
構成される駆動回路と、スイッチング用ＴＦＴ及び駆動
用ＴＦＴを有する画素部とが同一基板上に形成された基
板を便宜上アクティブマトリクス基板と呼ぶ。そして本
実施例では前記アクティブマトリクス基板の作製工程に
ついて図１３、図１４を用いて説明する。[Embodiment 11] In this specification, a substrate in which a driver circuit including a CMOS circuit and a pixel portion having a switching TFT and a driving TFT are formed over the same substrate is referred to as an active matrix substrate for convenience. . Then, in this embodiment, a manufacturing process of the active matrix substrate will be described with reference to FIGS.
【０１４４】基板５０００は、石英基板、シリコン基
板、金属基板又はステンレス基板の表面に絶縁膜を形成
したものを用いる。また本作製工程の処理温度に耐えう
る耐熱性を有するプラスチック基板を用いても良い。本
実施例ではバリウムホウケイ酸ガラス、アルミノホウケ
イ酸ガラス等のガラスからなる基板５０００を用いた。As the substrate 5000, a quartz substrate, a silicon substrate, a metal substrate or a stainless steel substrate having an insulating film formed on its surface is used. Alternatively, a plastic substrate having heat resistance that can withstand the processing temperature of this manufacturing process may be used. In this example, a substrate 5000 made of glass such as barium borosilicate glass or aluminoborosilicate glass was used.
【０１４５】次いで、基板５０００上に酸化珪素膜、窒
化珪素膜又は酸化窒化珪素膜などの絶縁膜から成る下地
膜５００１を形成する。本実施例の下地膜５００１は２
層構造で形成したが、前記絶縁膜の単層構造又は前記絶
縁膜を２層以上積層させた構造であっても良い。Next, a base film 5001 made of an insulating film such as a silicon oxide film, a silicon nitride film or a silicon oxynitride film is formed on the substrate 5000. The base film 5001 of this embodiment is 2
Although the insulating film has a layered structure, it may have a single layer structure of the insulating film or a structure in which two or more insulating films are laminated.
【０１４６】本実施例では、下地膜５００１の１層目と
して、プラズマＣＶＤ法を用いて、ＳｉＨ4、ＮＨ3、及
びＮ2Ｏを反応ガスとして成膜される窒化酸化珪素膜５
００１ａを１０〜２００nm（好ましくは５０〜１００n
m）の厚さに形成する。本実施例では、窒化酸化珪素膜
５００１ａを５０nmの厚さに形成した。次いで下地膜５
００１の２層目として、プラズマＣＶＤ法を用いて、Ｓ
ｉＨ4及びＮ2Ｏを反応ガスとして成膜される酸化窒化珪
素膜５００１ｂを５０〜２００nm（好ましくは１００〜
１５０nm）の厚さに形成する。本実施例では、酸化窒化
珪素膜５００１ｂを１００nmの厚さに形成した。In this embodiment, the silicon nitride oxide film 5 is formed as the first layer of the base film 5001 by plasma CVD using SiH4 , NH3 and N2 O as reaction gases.
001a to 10 to 200 nm (preferably 50 to 100 n)
m) to be formed. In this embodiment, the silicon nitride oxide film 5001a is formed with a thickness of 50 nm. Next, the base film 5
As the second layer of 001, by using the plasma CVD method, S
A silicon oxynitride film 5001b formed using iH4 and N2 O as a reaction gas has a thickness of 50 to 200 nm (preferably 100 to
It is formed to a thickness of 150 nm). In this embodiment, the silicon oxynitride film 5001b is formed to a thickness of 100 nm.
【０１４７】続いて、下地膜５００１上に半導体層５０
０２〜５００５を形成する。半導体層５００２〜５００
５は公知の手段（スパッタ法、ＬＰＣＶＤ法、プラズマ
ＣＶＤ法等）により２５〜８０nm（好ましくは３０〜６
０nm）の厚さで半導体膜を成膜する。次いで前記半導体
膜を公知の結晶化法（レーザ結晶化法、ＲＴＡ又はファ
ーネスアニール炉を用いる熱結晶化法、結晶化を助長す
る金属元素を用いる熱結晶化法等）を用いて結晶化させ
る。そして、得られた結晶質半導体膜を所望の形状にパ
ターニングして半導体層５００２〜５００５を形成す
る。なお前記半導体膜としては、非晶質半導体膜、微結
晶半導体膜、結晶質半導体膜、又は非晶質珪素ゲルマニ
ウム膜などの非晶質構造を有する化合物半導体膜などを
用いても良い。Subsequently, the semiconductor layer 50 is formed on the base film 5001.
02 to 5005 is formed. Semiconductor layers 5002-500
The number 5 is 25 to 80 nm (preferably 30 to 6) by known means (sputtering method, LPCVD method, plasma CVD method, etc.).
A semiconductor film is formed to a thickness of 0 nm). Next, the semiconductor film is crystallized by a known crystallization method (laser crystallization method, thermal crystallization method using RTA or furnace annealing, thermal crystallization method using a metal element that promotes crystallization, etc.). Then, the obtained crystalline semiconductor film is patterned into a desired shape to form semiconductor layers 5002 to 5005. As the semiconductor film, a compound semiconductor film having an amorphous structure such as an amorphous semiconductor film, a microcrystalline semiconductor film, a crystalline semiconductor film, or an amorphous silicon germanium film may be used.
【０１４８】本実施例では、プラズマＣＶＤ法を用い
て、膜厚５５nmの非晶質珪素膜を成膜した。そして、ニ
ッケルを含む溶液を非晶質珪素膜上に保持させ、この非
晶質珪素膜に脱水素化（５００℃、１時間）を行った
後、熱結晶化（５５０℃、４時間）を行って結晶質珪素
膜を形成した。その後、フォトリソグラフィ法を用いた
パターニング処理によって半導体層５００２〜５００５
を形成した。In this example, an amorphous silicon film having a film thickness of 55 nm was formed by using the plasma CVD method. Then, a solution containing nickel is held on the amorphous silicon film, the amorphous silicon film is dehydrogenated (500 ° C., 1 hour), and then thermally crystallized (550 ° C., 4 hours). Then, a crystalline silicon film was formed. After that, the semiconductor layers 5002 to 5005 are patterned by a photolithography method.
Was formed.
【０１４９】なおレーザ結晶化法で結晶質半導体膜を作
製する場合のレーザは、連続発振またはパルス発振の気
体レーザ又は固体レーザを用いれば良い。前者の気体レ
ーザとしては、エキシマレーザ、ＹＡＧレーザ、ＹＶＯ
4レーザ、ＹＬＦレーザ、ＹＡｌＯ3レーザ、ガラスレー
ザ、ルビーレーザ、Ｔｉ：サファイアレーザ等を用いる
ことができる。また後者の固体レーザとしては、Ｃｒ、
Ｎｄ、Ｅｒ、Ｈｏ、Ｃｅ、Ｃｏ、Ｔｉ又はＴｍがドーピ
ングされたＹＡＧ、ＹＶＯ4、ＹＬＦ、ＹＡｌＯ3などの
結晶を使ったレーザを用いることができる。当該レーザ
の基本波はドーピングする材料によって異なり、１μm
前後の基本波を有するレーザ光が得られる。基本波に対
する高調波は、非線形光学素子を用いることで得ること
ができる。なお非晶質半導体膜の結晶化に際し、大粒径
に結晶を得るためには、連続発振が可能な固体レーザを
用い、基本波の第２高調波〜第４高調波を適用するのが
好ましい。代表的には、Ｎｄ:ＹＶＯ4レーザー（基本波
１０６４nm）の第２高調波（５３２nm）や第３高調波
（３５５nm）を適用する。As a laser for forming a crystalline semiconductor film by a laser crystallization method, a continuous wave or pulsed gas laser or solid laser may be used. Examples of the former gas laser include excimer laser, YAG laser, and YVO.
4 laser, YLF laser, YAlO3 laser, glass laser, ruby laser, Ti: sapphire laser, etc. can be used. As the latter solid-state laser, Cr,
A laser using a crystal of YAG, YVO4 , YLF, YAlO3 or the like doped with Nd, Er, Ho, Ce, Co, Ti or Tm can be used. The fundamental wave of the laser depends on the doping material, 1 μm
Laser light having front and rear fundamental waves can be obtained. The harmonic wave with respect to the fundamental wave can be obtained by using a non-linear optical element. In order to obtain crystals with a large grain size when crystallizing the amorphous semiconductor film, it is preferable to use a solid-state laser capable of continuous oscillation and to apply the second to fourth harmonics of the fundamental wave. . Typically, the second harmonic (532 nm) or the third harmonic (355 nm) of the Nd: YVO4 laser (fundamental wave 1064 nm) is applied.
【０１５０】また出力１０Ｗの連続発振のＹＶＯ4レー
ザから射出されたレーザ光は、非線形光学素子により高
調波に変換する。さらに、共振器の中にＹＶＯ4結晶と
非線形光学素子を入れて、高調波を射出する方法もあ
る。そして、好ましくは光学系により照射面にて矩形状
または楕円形状のレーザ光に成形して、被処理体に照射
する。このときのエネルギー密度は０．０１〜１００MW
／cm2程度（好ましくは０．１〜１０MW／cm2）が必要で
ある。そして、１０〜２０００cm／s程度の速度でレー
ザ光に対して相対的に半導体膜を移動させて照射する。Laser light emitted from a continuous oscillation YVO4 laser with an output of 10 W is converted into a harmonic by a non-linear optical element. Further, there is also a method of emitting a harmonic by inserting a YVO4 crystal and a non-linear optical element in the resonator. Then, preferably, a rectangular or elliptical laser beam is formed on the irradiation surface by an optical system, and the object to be processed is irradiated. Energy density at this time is 0.01-100 MW
/ Cm2 (preferably 0.1 to 10 MW / cm2 ) is required. Then, the semiconductor film is moved relative to the laser beam at a speed of about 10 to 2000 cm / s for irradiation.
【０１５１】また上記のレーザを用いる場合には、レー
ザ発振器から放射されたレーザビームを光学系で線状に
集光して、半導体膜に照射すると良い。結晶化の条件は
適宜設定されるが、エキシマレーザを用いる場合はパル
ス発振周波数３００Hzとし、レーザーエネルギー密度を
１００〜７００mJ/cm2(代表的には２００〜３００mJ/cm
2)とすると良い。またＹＡＧレーザを用いる場合には、
その第２高調波を用いてパルス発振周波数１〜３００Hz
とし、レーザーエネルギー密度を３００〜１０００mJ/c
m2(代表的には３５０〜５００mJ/cm2)とすると良い。そ
して幅１００〜１０００μm（好ましくは幅４００μm）
で線状に集光したレーザ光を基板全面に渡って照射し、
このときの線状ビームの重ね合わせ率（オーバーラップ
率）を５０〜９８％として行っても良い。Further, when the above laser is used, it is preferable that the laser beam emitted from the laser oscillator is linearly condensed by the optical system and is irradiated on the semiconductor film. The crystallization conditions are appropriately set. When an excimer laser is used, the pulse oscillation frequency is 300 Hz and the laser energy density is 100 to 700 mJ / cm2 (typically 200 to 300 mJ / cm
2 ) is good. When using a YAG laser,
Pulse oscillation frequency 1 to 300Hz using the second harmonic
And the laser energy density is 300 to 1000 mJ / c
m2 (typically 350 to 500 mJ / cm2 ) is recommended. And a width of 100 to 1000 μm (preferably a width of 400 μm)
The laser light focused in a line with is radiated over the entire surface of the substrate,
The overlapping ratio (overlap ratio) of the linear beams at this time may be set to 50 to 98%.
【０１５２】しかしながら本実施例では、結晶化を助長
する金属元素を用いて非晶質珪素膜の結晶化を行ったた
め、前記金属元素が結晶質珪素膜中に残留している。そ
のため、前記結晶質珪素膜上に５０〜１００nmの非晶質
珪素膜を形成し、加熱処理（ＲＴＡ法やファーネスアニ
ール炉を用いた熱アニール等）を行って、該非晶質珪素
膜中に前記金属元素を拡散させ、前記非晶質珪素膜は加
熱処理後にエッチングを行って除去する。その結果、前
記結晶質珪素膜中の金属元素の含有量を低減または除去
することができる。However, in this embodiment, since the amorphous silicon film is crystallized by using the metal element that promotes crystallization, the metal element remains in the crystalline silicon film. Therefore, an amorphous silicon film having a thickness of 50 to 100 nm is formed on the crystalline silicon film, and heat treatment (RTA method, thermal annealing using a furnace annealing furnace, etc.) is performed, and the amorphous silicon film is The metal element is diffused, and the amorphous silicon film is removed by etching after heat treatment. As a result, the content of the metal element in the crystalline silicon film can be reduced or removed.
【０１５３】なお半導体層５００２〜５００５を形成し
た後、ＴＦＴのしきい値を制御するために微量な不純物
元素（ボロンまたはリン）のドーピングを行ってもよ
い。After forming the semiconductor layers 5002 to 5005, a slight amount of impurity element (boron or phosphorus) may be doped in order to control the threshold value of the TFT.
【０１５４】次いで、半導体層５００２〜５００５を覆
うゲート絶縁膜５００６を形成する。ゲート絶縁膜５０
０６はプラズマＣＶＤ法やスパッタ法を用いて、膜厚を
４０〜１５０nmとして珪素を含む絶縁膜で形成する。本
実施例では、ゲート絶縁膜５００６としてプラズマＣＶ
Ｄ法により酸化窒化珪素膜を１１５nmの厚さに形成し
た。勿論、ゲート絶縁膜５００６は酸化窒化珪素膜に限
定されるものでなく、他の珪素を含む絶縁膜を単層また
は積層構造として用いても良い。Next, a gate insulating film 5006 covering the semiconductor layers 5002 to 5005 is formed. Gate insulating film 50
Reference numeral 06 is formed of an insulating film containing silicon with a film thickness of 40 to 150 nm by using a plasma CVD method or a sputtering method. In this embodiment, plasma CV is used as the gate insulating film 5006.
A silicon oxynitride film was formed to a thickness of 115 nm by the D method. Of course, the gate insulating film 5006 is not limited to the silicon oxynitride film, and another insulating film containing silicon may be used as a single layer or a laminated structure.
【０１５５】なおゲート絶縁膜５００６として酸化珪素
膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Te
traethyl Orthosilicate）とＯ2とを混合し、反応圧力
４０Pa、基板温度３００〜４００℃とし、高周波（１
３．５６MHz）電力密度０．５〜０．８W/cm2で放電させ
て形成しても良い。上記の工程により作製される酸化珪
素膜は、その後４００〜５００℃の熱アニールによっ
て、ゲート絶縁膜５００６として良好な特性を得ること
ができる。When a silicon oxide film is used as the gate insulating film 5006, TEOS (Te
Traethyl Orthosilicate) and O2 are mixed, the reaction pressure is 40 Pa, the substrate temperature is 300 to 400 ° C., and the high frequency (1
It may be formed by discharging at a power density of 0.5 to 0.8 W / cm2 . The silicon oxide film manufactured through the above steps can be provided with favorable characteristics as the gate insulating film 5006 by subsequent thermal annealing at 400 to 500 ° C.
【０１５６】次いで、ゲート絶縁膜５００６上に膜厚２
０〜１００nmの第１の導電膜５００７と、膜厚１００〜
４００nmの第２の導電膜５００８とを積層形成する。本
実施例では、膜厚３０nmのＴａＮ膜からなる第１の導電
膜５００７と、膜厚３７０nmのＷ膜からなる第２の導電
膜５００８を積層形成した。（図１３（Ａ））Then, a film having a thickness of 2 is formed on the gate insulating film 5006.
A first conductive film 5007 having a thickness of 0 to 100 nm and a film thickness of 100 to
A second conductive film 5008 having a thickness of 400 nm is formed by stacking. In this embodiment, a first conductive film 5007 made of a TaN film having a film thickness of 30 nm and a second conductive film 5008 made of a W film having a film thickness of 370 nm are stacked. (Fig. 13 (A))
【０１５７】本実施例では、第１の導電膜５００７であ
るＴａＮ膜はスパッタ法で形成し、Ｔａのターゲットを
用いて、窒素を含む雰囲気内でスパッタ法で形成した。
また第２の導電膜５００８であるＷ膜は、Ｗのターゲッ
トを用いたスパッタ法で形成した。その他に６フッ化タ
ングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成するこ
ともできる。いずれにしてもゲート電極として使用する
ためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２
０μΩcm以下にすることが望ましい。Ｗ膜は結晶粒を大
きくすることで低抵抗率化を図ることができるが、Ｗ膜
中に酸素などの不純物元素が多い場合には結晶化が阻害
され高抵抗化する。従って、本実施例では、高純度のＷ
（純度９９．９９９９％）のターゲットを用いたスパッ
タ法で、さらに成膜時に気相中からの不純物の混入がな
いように十分配慮してＷ膜を形成することにより、抵抗
率９〜２０μΩcmを実現することができた。In this embodiment, the TaN film which is the first conductive film 5007 is formed by the sputtering method, and is formed by using the Ta target in the atmosphere containing nitrogen.
The W film which is the second conductive film 5008 was formed by a sputtering method using a W target. Alternatively, it can be formed by a thermal CVD method using tungsten hexafluoride (WF6 ). In any case, it is necessary to lower the resistance in order to use it as a gate electrode, and the resistivity of the W film is 2
It is desirable to set it to 0 μΩcm or less. Although the resistivity of the W film can be lowered by enlarging the crystal grains, when the W film contains many impurity elements such as oxygen, crystallization is hindered and the resistance is increased. Therefore, in this embodiment, high-purity W
By the sputtering method using a target of (purity 99.9999%), and by further forming a W film so as not to mix impurities from the vapor phase at the time of film formation, the resistivity of 9 to 20 μΩcm is obtained. Could be realized.
【０１５８】なお本実施例では、第１の導電膜５００７
をＴａＮ膜、第２の導電膜５００８をＷ膜としたが、第
１の導電膜５００７及び第２の導電膜５００８を構成す
る材料は特に限定されない。第１の導電膜５００７及び
第２の導電膜５００８は、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａ
ｌ、Ｃｕ、Ｃｒ、Ｎｄから選択された元素、または前記
元素を主成分とする合金材料若しくは化合物材料で形成
してもよい。また、リン等の不純物元素をドーピングし
た多結晶珪素膜に代表される半導体膜やＡｇＰｄＣｕ合
金で形成してもよい。Note that in this embodiment, the first conductive film 5007 is used.
Was used as the TaN film and the second conductive film 5008 was used as the W film, but the materials forming the first conductive film 5007 and the second conductive film 5008 are not particularly limited. The first conductive film 5007 and the second conductive film 5008 are formed of Ta, W, Ti, Mo, A.
It may be formed of an element selected from 1, Cu, Cr, and Nd, or an alloy material or a compound material containing the above element as a main component. Alternatively, a semiconductor film typified by a polycrystalline silicon film doped with an impurity element such as phosphorus or an AgPdCu alloy may be used.
【０１５９】次いで、フォトリソグラフィ法を用いてレ
ジストからなるマスク５００９を形成し、電極及び配線
を形成するための第１のエッチング処理を行う。第１の
エッチング処理では第１及び第２のエッチング条件で行
う。（図１３（Ｂ））Next, a mask 5009 made of resist is formed by photolithography, and a first etching treatment for forming electrodes and wirings is performed. The first etching process is performed under the first and second etching conditions. (Fig. 13 (B))
【０１６０】本実施例では第１のエッチング条件とし
て、ＩＣＰ（Inductively Coupled Plasma：誘導結合型
プラズマ）エッチング法を用い、エッチング用ガスにＣ
Ｆ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２
５：２５：１０sccmとし、１．０Paの圧力でコイル型の
電極に５００ＷのＲＦ（１３．５６MHz）電力を投入し
てプラズマを生成してエッチングを行った。基板側（試
料ステージ）にも１５０ＷのＲＦ（１３．５６MHz）電
力を投入し、実質的に負の自己バイアス電圧を印加し
た。そしてこの第１のエッチング条件によりＷ膜をエッ
チングして第１の導電層５００７の端部をテーパー形状
とした。In this embodiment, as the first etching condition, an ICP (Inductively Coupled Plasma) etching method is used, and C is used as an etching gas.
Using F4 , Cl2 and O2 , each gas flow rate ratio is set to 2
At 5:25:10 sccm, 500 W RF (13.56 MHz) power was applied to the coil type electrode at a pressure of 1.0 Pa to generate plasma for etching. RF (13.56 MHz) power of 150 W was also applied to the substrate side (sample stage) to apply a substantially negative self-bias voltage. Then, the W film was etched under the first etching condition to make the end portion of the first conductive layer 5007 tapered.
【０１６１】続いて、レジストからなるマスク５００９
を除去せずに第２のエッチング条件に変更し、エッチン
グ用ガスにＣＦ4とＣｌ2とを用い、それぞれのガス流量
比を３０：３０（sccm）とし、１．０Paの圧力でコイル
型の電極に５００ＷのＲＦ（１３．５６MHz）電力を投
入してプラズマを生成して１５秒程度のエッチングを行
った。基板側（試料ステージ）にも２０ＷのＲＦ（１
３．５６MHz）電力を投入し、実質的に負の自己バイア
ス電圧を印加した。第２のエッチング条件では第１の導
電層５００７及び第２の導電層５００８とも同程度にエ
ッチングを行った。なお、ゲート絶縁膜５００６上に残
渣を残すことなくエッチングするためには、１０〜２０
％程度の割合でエッチング時間を増加させると良い。Next, a mask 5009 made of resist.
Was changed to the second etching condition without removing the gas, CF4 and Cl2 were used as the etching gas, the flow rate ratio of each gas was 30:30 (sccm), and the pressure was 1.0 Pa. RF (13.56 MHz) power of 500 W was applied to the electrodes to generate plasma and etching was performed for about 15 seconds. 20W RF (1
(3.56 MHz) was applied and a substantially negative self-bias voltage was applied. Under the second etching conditions, the first conductive layer 5007 and the second conductive layer 5008 were etched to the same degree. Note that in order to perform etching without leaving a residue on the gate insulating film 5006, 10 to 20
It is advisable to increase the etching time at a rate of about%.
【０１６２】上記の第１のエッチング処理では、レジス
トからなるマスクの形状を適したものとすることによ
り、基板側に印加するバイアス電圧の効果により第１の
導電層５００７及び第２の導電層５００８の端部がテー
パー形状となる。こうして、第１のエッチング処理によ
り第１の導電層５００７と第２の導電層５００８から成
る第１の形状の導電層５０１０〜５０１４を形成した。
ゲート絶縁膜５００６においては、第１の形状の導電層
５０１０〜５０１４で覆われない領域が２０〜５０nm程
度エッチングされたため、膜厚が薄くなった領域が形成
された。In the above-mentioned first etching treatment, the shape of the mask made of resist is made suitable, and the first conductive layer 5007 and the second conductive layer 5008 are formed by the effect of the bias voltage applied to the substrate side. End has a tapered shape. Thus, the first shape conductive layers 5010 to 5014 including the first conductive layer 5007 and the second conductive layer 5008 were formed by the first etching treatment.
In the gate insulating film 5006, a region which is not covered with the first shape conductive layers 5010 to 5014 is etched by about 20 to 50 nm, so that a region with a reduced thickness is formed.
【０１６３】次いで、レジストからなるマスク５００９
を除去せずに第２のエッチング処理を行う。（図１３
（Ｃ））第２のエッチング処理では、エッチングガスに
ＳＦ6とＣｌ2とＯ2を用い、それぞれのガス流量比を２
４：１２：２４（ｓｃｃｍ）とし、１．３Ｐａの圧力で
コイル側の電力に７００ＷのＲＦ（13.56MHz）電力を投
入してプラズマを生成して２５秒程度のエッチングを行
った。基板側（試料ステージ）にも１０WのＲＦ（13.56
MHz）電力を投入し、実質的に負の自己バイアス電圧を
印加した。こうして、Ｗ膜を選択的にエッチングして、
第２の形状の導電層５０１５〜５０１９を形成した。こ
のとき、第１の導電層５０１５ａ〜５０１８ａは、ほと
んどエッチングされない。Next, a mask 5009 made of resist
The second etching process is performed without removing the. (Fig. 13
(C) In the second etching treatment, SF6 , Cl2 and O2 are used as etching gases, and the gas flow rate ratio of each is 2
It was set to 4:12:24 (sccm), and 700 W RF (13.56 MHz) power was applied to the coil side power at a pressure of 1.3 Pa to generate plasma, and etching was performed for about 25 seconds. The substrate side (sample stage) also has a 10 W RF (13.56
MHz) power was applied and a substantially negative self-bias voltage was applied. Thus, the W film is selectively etched,
The second shape conductive layers 5015 to 5019 were formed. At this time, the first conductive layers 5015a to 5018a are hardly etched.
【０１６４】そして、レジストからなるマスク５００９
を除去せずに第１のドーピング処理を行い、半導体層５
００２〜５００５にＮ型を付与する不純物元素を低濃度
に添加する。第１のドーピング処理はイオンドープ法又
はイオン注入法で行えば良い。イオンドープ法の条件は
ドーズ量を１×１０13〜５×１０14atoms/cm2とし、加
速電圧を４０〜８０keVとして行う。本実施例ではドー
ズ量を５．０×１０13atoms/cm2とし、加速電圧を５０k
eVとして行った。Ｎ型を付与する不純物元素としては、
１５族に属する元素を用いれば良く、代表的にはリン
（Ｐ）又は砒素（Ａｓ）を用いられるが、本実施例では
リン（Ｐ）を用いた。この場合、第２の形状の導電層５
０１５〜５０１９がＮ型を付与する不純物元素に対する
マスクとなって、自己整合的に第１の不純物領域（Ｎ--
領域）５０２０〜５０２３を形成した。そして第１の不
純物領域５０２０〜５０２３には１×１０18〜１×１０
20atoms/cm3の濃度範囲でＮ型を付与する不純物元素が
添加された。Then, a mask 5009 made of resist.
The first doping process is performed without removing the
An impurity element imparting N-type to 002 to 5005 is added at a low concentration. The first doping treatment may be performed by an ion doping method or an ion implantation method. The condition of the ion doping method is that the dose amount is 1 × 1013 to 5 × 1014 atoms / cm2 and the acceleration voltage is 40 to 80 keV. In this embodiment, the dose amount is 5.0 × 1013 atoms / cm2 and the acceleration voltage is 50 k.
I went as eV. As the impurity element imparting N-type,
An element belonging to Group 15 may be used, and phosphorus (P) or arsenic (As) is typically used, but phosphorus (P) is used in this embodiment. In this case, the second shape conductive layer 5
015 to 5019 serve as a mask for the impurity element imparting N-type and self-align with the first impurity region (N--
Regions 5020 to 5023 are formed. Then, 1 × 1018 to 1 × 10 are formed in the first impurity regions 5020 to 5023.
An impurity element imparting N-type was added in a concentration range of20 atoms / cm3 .
【０１６５】続いてレジストからなるマスク５００９を
除去した後、新たにレジストからなるマスク５０２４を
形成して、第１のドーピング処理よりも高い加速電圧で
第２のドーピング処理を行う。イオンドープ法の条件は
ドーズ量を１×１０13〜３×１０15atoms/cm2とし、加
速電圧を６０〜１２０keVとして行う。本実施例では、
ドーズ量を３．０×１０15atoms/cm2とし、加速電圧を
６５keVとして行った。第２のドーピング処理は第２の
導電層５０１５ｂ〜５０１８ｂを不純物元素に対するマ
スクとして用い、第１の導電層５０１５ａ〜５０１８ａ
のテーパー部の下方の半導体層に不純物元素が添加され
るようにドーピングを行う。Subsequently, after removing the mask 5009 made of resist, a new mask 5024 made of resist is formed, and the second doping process is performed at an acceleration voltage higher than that in the first doping process. The conditions of the ion doping method are that the dose amount is 1 × 1013 to 3 × 1015 atoms / cm2 and the acceleration voltage is 60 to 120 keV. In this embodiment,
The dose was 3.0 × 1015 atoms / cm2 and the acceleration voltage was 65 keV. In the second doping treatment, the second conductive layers 5015b to 5018b are used as masks for the impurity elements, and the first conductive layers 5015a to 5018a are used.
Doping is performed so that the impurity element is added to the semiconductor layer below the taper portion.
【０１６６】上記の第２のドーピング処理を行った結
果、第１の導電層と重なる第２の不純物領域（Ｎ−領
域、Lov領域）５０２６には１×１０18〜５×１０19ato
ms/cm3の濃度範囲でN型を付与する不純物元素を添加さ
れた。また第３の不純物領域（Ｎ＋領域）５０２５、５
０２８には１×１０19〜５×１０21atoms/cm3の濃度範
囲でN型を付与する不純物元素を添加された。また、第
１、第２のドーピング処理を行った後、半導体層５００
２〜５００５において、不純物元素が全く添加されない
領域又は微量の不純物元素が添加された領域が形成され
た。本実施例では、不純物元素が全く添加されない領域
又は微量の不純物元素が添加された領域をチャネル領域
５０２７、５０３０とよぶ。また前記第１のドーピング
処理により形成された第１の不純物領域（Ｎ--領域）５
０２０〜５０２３のうち、第２のドーピング処理におい
てレジスト５０２４で覆われていた領域が存在するが、
本実施例では、引き続き第１の不純物領域（Ｎ--領域、
LDD領域）５０２９とよぶ。（図１３（Ｄ））As a result of performing the second doping process described above, 1 × 1018 to 5 × 1019 ato is formed in the second impurity region (N-region, Lov region) 5026 overlapping the first conductive layer.
An impurity element imparting N-type was added in the concentration range of ms / cm3 . In addition, third impurity regions (N + regions) 5025, 5
An impurity element imparting N-type was added to 028 in the concentration range of 1 × 1019 to 5 × 1021 atoms / cm3 . After performing the first and second doping treatments, the semiconductor layer 500
From 2 to 5005, a region to which no impurity element was added or a region to which a trace amount of impurity element was added was formed. In this embodiment, regions to which no impurity element is added or regions to which a trace amount of impurity element is added are referred to as channel regions 5027 and 5030. The first impurity region (N--region) 5 formed by the first doping process
Of 020 to 5023, there is a region covered with the resist 5024 in the second doping treatment,
In the present embodiment, the first impurity region (N--region,
LDD area) 5029. (Figure 13 (D))
【０１６７】なお本実施例では、第２のドーピング処理
のみにより、第２の不純物領域（Ｎ−領域）５０２６及
び第３の不純物領域（Ｎ＋領域）５０２５、５０２８を
形成したが、これに限定されない。ドーピング処理を行
う条件を適宜変えて、複数回のドーピング処理で形成し
ても良い。Although the second impurity region (N− region) 5026 and the third impurity regions (N + region) 5025 and 5028 are formed only by the second doping process in this embodiment, the present invention is not limited to this. . It may be formed by performing the doping process a plurality of times by appropriately changing the conditions for performing the doping process.
【０１６８】次いで図１４（Ａ）に示すように、レジス
トからなるマスク５０２４を除去した後、新たにレジス
トからなるマスク５０３１を形成する。その後、第３の
ドーピング処理を行う。第３のドーピング処理により、
Ｐチャネル型ＴＦＴの活性層となる半導体層に、前記第
１の導電型とは逆の導電型を付与する不純物元素が添加
された第４の不純物領域（Ｐ＋領域）５０３２、５０３
４及び第５の不純物領域（Ｐ−領域）５０３３、５０３
５を形成する。Next, as shown in FIG. 14A, after removing the mask 5024 made of resist, a new mask 5031 made of resist is formed. After that, a third doping process is performed. By the third doping process,
Fourth impurity regions (P + regions) 5032 and 503 in which an impurity element imparting a conductivity type opposite to that of the first conductivity type is added to a semiconductor layer which becomes an active layer of a P-channel TFT.
Fourth and fifth impurity regions (P-region) 5033, 503
5 is formed.
【０１６９】第３のドーピング処理では、第２の導電層
５０１６ｂ、５０１８ｂを不純物元素に対するマスクと
して用いる。こうして、Ｐ型を付与する不純物元素を添
加し、自己整合的に第４の不純物領域（Ｐ＋領域）５０
３２、５０３４及び第５の不純物領域（Ｐ−領域）５０
３３、５０３５を形成する。In the third doping process, the second conductive layers 5016b and 5018b are used as a mask for the impurity element. Thus, the impurity element imparting P-type conductivity is added, and the fourth impurity region (P + region) 50 is self-aligned.
32, 5034 and fifth impurity region (P-region) 50
33 and 5035 are formed.
【０１７０】本実施例では、第４の不純物領域５０３
２、５０３４及び第５の不純物領域５０３３、５０３５
はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成す
る。イオンドープ法の条件としては、ドーズ量を１×１
０16atoms/cm2とし、加速電圧を８０keVとした。In this embodiment, the fourth impurity region 503 is used.
2, 5034 and fifth impurity regions 5033, 5035
Is formed by an ion doping method using diborane (B2 H6 ). The condition for the ion doping method is that the dose amount is 1 × 1.
And 016 atoms / cm2, the accelerating voltage is 80 keV.
【０１７１】なお、第３のドーピング処理の際には、Ｎ
チャネル型ＴＦＴを形成する半導体層はレジストからな
るマスク５０３１によって覆われている。In the third doping process, N
The semiconductor layer forming the channel type TFT is covered with a mask 5031 made of resist.
【０１７２】ここで、第１及び２のドーピング処理によ
って、第４の不純物領域（Ｐ＋領域）５０３２、５０３
４及び第５の不純物領域（Ｐ−領域）５０３３、５０３
５にはそれぞれ異なる濃度でリンが添加されている。し
かし、第４の不純物領域（Ｐ＋領域）５０３２、５０３
４及び第５の不純物領域（Ｐ−領域）５０３３、５０３
５のいずれの領域においても、第３のドーピング処理に
よって、Ｐ型を付与する不純物元素の濃度が１×１０19
〜５×１０21atoms/cm3となるようにドーピング処理さ
れる。こうして、第４の不純物領域（Ｐ＋領域）５０３
２、５０３４及び第５の不純物領域（Ｐ−領域）５０３
３、５０３５は、Ｐチャネル型ＴＦＴのソース領域およ
びドレイン領域として問題なく機能する。Here, the fourth and fifth impurity regions (P + regions) 5032 and 503 are formed by the first and second doping processes.
Fourth and fifth impurity regions (P-region) 5033, 503
Phosphorus was added to 5 at different concentrations. However, the fourth impurity regions (P + regions) 5032, 503
Fourth and fifth impurity regions (P-region) 5033, 503
In any of the regions 5, the concentration of the impurity element imparting P-type is 1 × 1019 by the third doping process.
Doping is performed so that the concentration is up to 5 × 1021 atoms / cm3 . Thus, the fourth impurity region (P + region) 503
2, 5034 and fifth impurity region (P− region) 503
3, 5035 function as a source region and a drain region of the P-channel TFT without any problem.
【０１７３】なお本実施例では、第３のドーピング処理
のみにより、第４の不純物領域（Ｐ＋領域）５０３２、
５０３４及び第５の不純物領域（Ｐ−領域）５０３３、
５０３５を形成したが、これに限定されない。ドーピン
グ処理を行う条件を適宜変えて、複数回のドーピング処
理で形成しても良い。In the present embodiment, the fourth impurity region (P + region) 5032,
5034 and a fifth impurity region (P− region) 5033,
5035 is formed, but is not limited thereto. It may be formed by performing the doping process a plurality of times by appropriately changing the conditions for performing the doping process.
【０１７４】次いで図１４（Ｂ）に示すように、レジス
トからなるマスク５０３１を除去して第１の層間絶縁膜
５０３６を形成する。この第１の層間絶縁膜５０３６と
しては、プラズマＣＶＤ法またはスパッタ法を用い、厚
さを１００〜２００nmとして珪素を含む絶縁膜で形成す
る。本実施例では、プラズマＣＶＤ法により膜厚１００
nmの酸化窒化珪素膜を形成した。勿論、第１の層間絶縁
膜５０３６は酸化窒化珪素膜に限定されるものでなく、
他の珪素を含む絶縁膜を単層または積層構造として用い
ても良い。Next, as shown in FIG. 14B, the mask 5031 made of resist is removed to form a first interlayer insulating film 5036. The first interlayer insulating film 5036 is formed of an insulating film containing silicon with a thickness of 100 to 200 nm by a plasma CVD method or a sputtering method. In this embodiment, a film thickness of 100 is formed by the plasma CVD method.
A silicon oxynitride film having a thickness of nm was formed. Of course, the first interlayer insulating film 5036 is not limited to the silicon oxynitride film,
Another insulating film containing silicon may be used as a single layer or a laminated structure.
【０１７５】次いで、図１４（Ｃ）に示すように、加熱
処理（熱処理）を行って、半導体層の結晶性の回復、半
導体層に添加された不純物元素の活性化を行う。この加
熱処理はファーネスアニール炉を用いる熱アニール法で
行う。熱アニール法としては、酸素濃度が１ppm以下、
好ましくは０．１ppm以下の窒素雰囲気中で４００〜７
００℃で行えばよく、本実施例では４１０℃、１時間の
熱処理で活性化処理を行った。なお、熱アニール法の他
に、レーザアニール法、またはラピッドサーマルアニー
ル法（ＲＴＡ法）を適用することができる。Next, as shown in FIG. 14C, heat treatment (heat treatment) is performed to recover the crystallinity of the semiconductor layer and activate the impurity element added to the semiconductor layer. This heat treatment is performed by a thermal annealing method using a furnace annealing furnace. As the thermal annealing method, the oxygen concentration is 1 ppm or less,
Preferably 400 to 7 in a nitrogen atmosphere of 0.1 ppm or less
The activation treatment may be performed at 00 ° C., and in this embodiment, the heat treatment is performed at 410 ° C. for 1 hour. In addition to the thermal annealing method, a laser annealing method or a rapid thermal annealing method (RTA method) can be applied.
【０１７６】また、第１の層間絶縁膜５０３６を形成す
る前に加熱処理を行っても良い。ただし、第１の導電層
５０１５ａ〜５０１９ａ及び、第２の導電層５０１５ｂ
〜５０１９ｂを構成する材料が熱に弱い場合には、本実
施例のように配線等を保護するため第１の層間絶縁膜５
０３６（珪素を主成分とする絶縁膜、例えば窒化珪素
膜）を形成した後で熱処理を行うことが好ましい。Further, heat treatment may be performed before forming the first interlayer insulating film 5036. However, the first conductive layers 5015a to 5019a and the second conductive layer 5015b.
If the material forming the layers 5019b to 5019b is weak against heat, the first interlayer insulating film 5 is formed to protect the wiring and the like as in the present embodiment.
It is preferable to perform heat treatment after forming 036 (an insulating film containing silicon as its main component, for example, a silicon nitride film).
【０１７７】上記の様に、第１の層間絶縁膜５０３６
（珪素を主成分とする絶縁膜、例えば窒化珪素膜）を形
成した後に熱処理することにより、活性化処理と同時
に、半導体層の水素化も行うことができる。水素化の工
程では、第１の層間絶縁膜５０３６に含まれる水素によ
り半導体層のダングリングボンドが終端される。As described above, the first interlayer insulating film 5036
By performing heat treatment after forming (an insulating film containing silicon as a main component, for example, a silicon nitride film), hydrogenation of the semiconductor layer can be performed at the same time as the activation treatment. In the hydrogenation step, dangling bonds in the semiconductor layer are terminated by hydrogen contained in the first interlayer insulating film 5036.
【０１７８】なお、活性化処理のための加熱処理とは別
に、水素化のための加熱処理を行っても良い。Note that heat treatment for hydrogenation may be performed separately from heat treatment for activation treatment.
【０１７９】ここで、第１の層間絶縁膜５０３６の存在
に関係なく、半導体層を水素化することもできる。水素
化の他の手段として、プラズマにより励起された水素を
用いる手段（プラズマ水素化）や、３〜１００％の水素
を含む雰囲気中において、３００〜４５０℃で１〜１２
時間の加熱処理を行う手段でも良い。Here, the semiconductor layer can be hydrogenated regardless of the existence of the first interlayer insulating film 5036. As another means of hydrogenation, a means using hydrogen excited by plasma (plasma hydrogenation) or 1 to 12 at 300 to 450 ° C. in an atmosphere containing 3 to 100% hydrogen is used.
Means for performing heat treatment for a time may be used.
【０１８０】次いで、第１の層間絶縁膜５０３６上に、
第２の層間絶縁膜５０３７を形成する。第２の層間絶縁
膜５０３７としては、無機絶縁膜を用いることができ
る。例えば、ＣＶＤ法によって形成された酸化珪素膜
や、ＳＯＧ（Spin On Glass）法によって塗布された酸
化珪素膜等を用いることができる。また、第２の層間絶
縁膜５０３７として、有機絶縁膜を用いることができ
る。例えば、ポリイミド、ポリアミド、ＢＣＢ（ベンゾ
シクロブテン）、アクリル等の膜を用いることができ
る。また、アクリル膜と酸化珪素膜の積層構造を用いて
も良い。Next, on the first interlayer insulating film 5036,
A second interlayer insulating film 5037 is formed. An inorganic insulating film can be used as the second interlayer insulating film 5037. For example, a silicon oxide film formed by the CVD method, a silicon oxide film applied by the SOG (Spin On Glass) method, or the like can be used. An organic insulating film can be used as the second interlayer insulating film 5037. For example, a film of polyimide, polyamide, BCB (benzocyclobutene), acrylic, or the like can be used. Alternatively, a stacked structure of an acrylic film and a silicon oxide film may be used.
【０１８１】本実施例では、膜厚１.６μmのアクリル膜
を形成した。第２の層間絶縁膜５０３７によって、基板
上５０００に形成されたＴＦＴによる凹凸を緩和し、平
坦化することができる。特に、第２の層間絶縁膜５０３
７は平坦化の意味合いが強いので、平坦性に優れた膜が
好ましい。In this example, an acrylic film having a thickness of 1.6 μm was formed. The second interlayer insulating film 5037 can reduce unevenness due to the TFT formed over the substrate 5000 and flatten it. In particular, the second interlayer insulating film 503
Since 7 has a strong implication of flattening, a film having excellent flatness is preferable.
【０１８２】次いで、ドライエッチングまたはウエット
エッチングを用い、第２の層間絶縁膜５０３７、第１の
層間絶縁膜５０３６、およびゲート絶縁膜５００６をエ
ッチングし、第３の不純物領域５０２５、５０２８、第
４の不純物領域５０３２、５０３４に達するコンタクト
ホールを形成する。Next, the second interlayer insulating film 5037, the first interlayer insulating film 5036, and the gate insulating film 5006 are etched by dry etching or wet etching, and the third impurity regions 5025, 5028 and the fourth impurity regions 5025, 5028 are formed. Contact holes reaching the impurity regions 5032 and 5034 are formed.
【０１８３】次いで、透明導電膜からなる画素電極５０
３８を形成する。透明導電膜としては、酸化インジウム
と酸化スズの化合物（Indium Tin Oxide：ＩＴＯ）、酸
化インジウムと酸化亜鉛の化合物、酸化亜鉛、酸化ス
ズ、酸化インジウム等を用いることができる。また、前
記透明導電膜にガリウムを添加したものを用いてもよ
い。画素電極がＥＬ素子の陽極に相当する。Next, the pixel electrode 50 made of a transparent conductive film.
38 is formed. As the transparent conductive film, a compound of indium oxide and tin oxide (Indium Tin Oxide: ITO), a compound of indium oxide and zinc oxide, zinc oxide, tin oxide, indium oxide, or the like can be used. Moreover, you may use what added the gallium to the said transparent conductive film. The pixel electrode corresponds to the anode of the EL element.
【０１８４】本実施例では、ＩＴＯを１１０nm厚さで成
膜、その後パターニングし、画素電極５０３８形成し
た。In this example, ITO was formed into a film having a thickness of 110 nm and then patterned to form a pixel electrode 5038.
【０１８５】次いで、各不純物領域とそれぞれ電気的に
接続される配線５０３９〜５０４５を形成する。なお本
実施例では、配線５０３９〜５０４５は、膜厚１００nm
のＴｉ膜と、膜厚３５０nmのＡｌ膜と、膜厚１００nmの
Ｔｉ膜との積層膜をスパッタ法で連続形成し、所望の形
状にパターニングして形成する。Then, wirings 5039 to 5045 electrically connected to the respective impurity regions are formed. Note that in this embodiment, the wirings 5039 to 5045 have a film thickness of 100 nm.
The Ti film, the Al film having a film thickness of 350 nm, and the Ti film having a film thickness of 100 nm are continuously formed by a sputtering method and patterned into a desired shape.
【０１８６】もちろん、三層構造に限らず、単層構造で
もよいし、二層構造でもよいし、四層以上の積層構造に
してもよい。また配線の材料としては、ＡｌとＴｉに限
らず、他の導電膜を用いても良い。例えば、ＴａＮ膜上
にＡｌやＣｕを形成し、さらにＴｉ膜を形成した積層膜
をパターニングして配線を形成してもよい。Of course, the structure is not limited to the three-layer structure, and may be a single-layer structure, a two-layer structure, or a laminated structure of four or more layers. The material of the wiring is not limited to Al and Ti, but other conductive films may be used. For example, wiring may be formed by forming Al or Cu on the TaN film and then patterning the laminated film on which the Ti film is formed.
【０１８７】こうして、画素部のＮチャネル型ＴＦＴの
ソース領域またはドレイン領域の一方は、配線５０４２
によってソース信号線（５０１９ａと５０１９ｂの積
層）と電気的に接続され、もう一方は、配線５０４３に
よって画素部のＰチャネル型ＴＦＴのゲート電極と電気
的に接続される。また、画素部のＰチャネル型ＴＦＴの
ソース領域またはドレイン領域の一方は、配線５０４４
によって画素電極５０３８と電気的に接続されている。
ここで、画素電極５０３８上の一部と、配線５０４４の
一部を重ねて形成することによって、配線５０４４と画
素電極５０３８の電気的接続をとっている。Thus, one of the source region and the drain region of the N-channel TFT in the pixel portion is provided with the wiring 5042.
Is electrically connected to a source signal line (a stack of 5019a and 5019b), and the other is electrically connected to a gate electrode of a P-channel TFT in a pixel portion by a wiring 5043. In addition, one of the source region and the drain region of the P-channel TFT in the pixel portion is provided with the wiring 5044.
Is electrically connected to the pixel electrode 5038.
Here, the wiring 5044 and the pixel electrode 5038 are electrically connected by overlapping part of the pixel electrode 5038 and part of the wiring 5044.
【０１８８】以上の工程により図１４（Ｄ）に示すよう
に、Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴからなる
ＣＭＯＳ回路を有する駆動回路部と、スイッチング用Ｔ
ＦＴ、駆動用ＴＦＴとを有する画素部を同一基板上に形
成することができる。Through the above steps, as shown in FIG. 14D, a driving circuit portion having a CMOS circuit including an N-channel TFT and a P-channel TFT, and a switching T
A pixel portion having an FT and a driving TFT can be formed over the same substrate.
【０１８９】駆動回路部のＮチャネル型ＴＦＴは、ゲー
ト電極の一部を構成する第１の導電層５０１５ａと重な
る低濃度不純物領域５０２６（Ｌov領域）、ソース領域
またはドレイン領域として機能する高濃度不純物領域５
０２５とを有している。このＮチャネル型ＴＦＴと配線
５０４０で接続されＣＭＯＳ回路を形成するＰチャネル
型ＴＦＴは、ゲート電極の一部を構成する第１の導電層
５０１６ａと重なる低濃度不純物領域５０３３（Ｌov領
域）、ソース領域またはドレイン領域として機能する高
濃度不純物領域５０３２とを有している。The N-channel TFT in the driver circuit portion has a low-concentration impurity region 5026 (Lov region) overlapping with the first conductive layer 5015a which forms part of the gate electrode and a high-concentration impurity functioning as a source region or a drain region. Area 5
And 025. The P-channel TFT which is connected to the N-channel TFT by a wiring 5040 to form a CMOS circuit has a low-concentration impurity region 5033 (Lov region) overlapping with the first conductive layer 5016a forming part of the gate electrode, and a source region. Or a high-concentration impurity region 5032 which functions as a drain region.
【０１９０】画素部において、Ｎチャネル型のスイッチ
ング用ＴＦＴは、ゲート電極の外側に形成される低濃度
不純物領域５０２９（Ｌoff領域）、ソース領域または
ドレイン領域として機能する高濃度不純物領域５０２８
とを有している。また画素部において、Ｐチャネル型の
駆動用ＴＦＴは、ゲート電極の一部を構成する第１の導
電層５０１８ａと重なる低濃度不純物領域５０３５（Ｌ
ov領域）、ソース領域またはドレイン領域として機能す
る高濃度不純物領域５０３４とを有している。In the pixel portion, the N-channel switching TFT has a low-concentration impurity region 5029 (Loff region) formed outside the gate electrode and a high-concentration impurity region 5028 functioning as a source region or a drain region.
And have. Further, in the pixel portion, the P-channel driving TFT has a low-concentration impurity region 5035 (L) which overlaps with the first conductive layer 5018a which forms part of the gate electrode.
ov region), and a high concentration impurity region 5034 which functions as a source region or a drain region.
【０１９１】次いで、第３の層間絶縁膜５０４６を形成
する。第３の層間絶縁膜としては、無機絶縁膜や有機絶
縁膜を用いることができる。無機絶縁膜としては、ＣＶ
Ｄ法によって形成された酸化珪素膜や、ＳＯＧ（Spin O
n Glass）法によって塗布された酸化珪素膜等を用いる
ことができる。また、有機絶縁膜としては、アクリル樹
脂膜等を用いることができる。Next, a third interlayer insulating film 5046 is formed. An inorganic insulating film or an organic insulating film can be used as the third interlayer insulating film. As an inorganic insulating film, CV
A silicon oxide film formed by the D method or SOG (Spin O
A silicon oxide film or the like applied by the n glass) method can be used. An acrylic resin film or the like can be used as the organic insulating film.
【０１９２】第２の層間絶縁膜５０３７と第３の層間絶
縁膜５０４６の組み合わせの例を以下に挙げる。An example of a combination of the second interlayer insulating film 5037 and the third interlayer insulating film 5046 is given below.
【０１９３】第２の層間絶縁膜５０３７として、プラズ
マＣＶＤ法によって形成した酸化珪素膜を用い、第３の
層間絶縁膜５０４６としてもプラズマＣＶＤ法によって
形成した酸化珪素膜を用いる組み合わせがある。また、
第２の層間絶縁膜５０３７として、ＳＯＧ法によって形
成した酸化珪素膜を用い、第３の層間絶縁膜５０４６と
してもＳＯＧ法によって形成した酸化珪素膜を用いる組
み合わせがある。また、第２の層間絶縁膜５０３７とし
て、ＳＯＧ法によって形成した酸化珪素膜とプラズマＣ
ＶＤ法によって形成した酸化珪素膜の積層膜を用い、第
３の層間絶縁膜５０４６としてプラズマＣＶＤ法によっ
て形成した酸化珪素膜を用いる組み合わせがある。ま
た、第２の層間絶縁膜５０３７として、アクリルを用
い、第３の層間絶縁膜５０４６としてもアクリルを用い
る組み合わせがある。また、第２の層間絶縁膜５０３７
として、アクリルとプラズマＣＶＤ法によって形成した
酸化珪素膜の積層膜を用い、第３の層間絶縁膜５０４６
としてプラズマＣＶＤ法によって形成した酸化珪素膜を
用いる組み合わせがある。また、第２の層間絶縁膜５０
３７として、プラズマＣＶＤ法によって形成した酸化珪
素膜を用い、第３の層間絶縁膜５０４６としてアクリル
を用いる組み合わせがある。There is a combination in which a silicon oxide film formed by a plasma CVD method is used as the second interlayer insulating film 5037 and a silicon oxide film formed by a plasma CVD method is also used as the third interlayer insulating film 5046. Also,
There is a combination in which a silicon oxide film formed by the SOG method is used as the second interlayer insulating film 5037 and a silicon oxide film formed by the SOG method is also used as the third interlayer insulating film 5046. As the second interlayer insulating film 5037, a silicon oxide film formed by the SOG method and plasma C are used.
There is a combination of using a stacked film of silicon oxide films formed by a VD method and using a silicon oxide film formed by a plasma CVD method as the third interlayer insulating film 5046. There is a combination in which acrylic is used as the second interlayer insulating film 5037 and acrylic is also used as the third interlayer insulating film 5046. In addition, the second interlayer insulating film 5037
A laminated film of acrylic and a silicon oxide film formed by a plasma CVD method is used as the third interlayer insulating film 5046.
There is a combination of using a silicon oxide film formed by the plasma CVD method. In addition, the second interlayer insulating film 50
There is a combination in which a silicon oxide film formed by a plasma CVD method is used as 37 and acrylic is used as the third interlayer insulating film 5046.
【０１９４】第３の層間絶縁膜５０４６の画素電極５０
４７に対応する位置に開口部を形成する。第３の層間絶
縁膜は、バンクとして機能する。開口部を形成する際、
ウエットエッチング法を用いることで容易にテーパー形
状の側壁とすることが出来る。開口部の側壁が十分にな
だらかでないと段差に起因するＥＬ層の劣化が顕著な問
題となってしまうため、注意が必要である。Pixel electrode 50 of third interlayer insulating film 5046
An opening is formed at a position corresponding to 47. The third interlayer insulating film functions as a bank. When forming the opening,
By using a wet etching method, it is possible to easily form a tapered side wall. If the side wall of the opening is not sufficiently gentle, the deterioration of the EL layer due to the step difference becomes a significant problem, so caution is required.
【０１９５】第３の層間絶縁膜５０４６中に、カーボン
粒子や金属粒子を添加し、抵抗率を下げ、静電気の発生
を抑制してもよい。この際、抵抗率は、１×１０6〜１
×１０12Ωm（好ましくは、１×１０8〜１×１０10Ω
m）となるように、カーボン粒子や金属粒子の添加量を
調節すればよい。Carbon particles or metal particles may be added to the third interlayer insulating film 5046 to lower the resistivity and suppress the generation of static electricity. At this time, the resistivity is 1 × 106 to 1
× 1012 Ωm (preferably 1 × 108 to 1 × 1010 Ω
The addition amount of carbon particles or metal particles may be adjusted so that m).
【０１９６】次いで、第３の層間絶縁膜５０４６の開口
部において露出している画素電極５０３８上に、ＥＬ層
５０４７を形成する。Next, an EL layer 5047 is formed on the pixel electrode 5038 exposed in the opening of the third interlayer insulating film 5046.
【０１９７】ＥＬ層５０４７としては、公知の有機発光
材料や無機発光材料を用いることができる。As the EL layer 5047, a known organic light emitting material or inorganic light emitting material can be used.
【０１９８】有機発光材料としては、低分子系有機発光
材料、高分子系有機発光材料、中分子系有機材料を自由
に用いることができる。なお、本明細書中においては、
中分子系有機発光材料とは、昇華性を有さず、かつ、分
子数が２０以下または連鎖する分子の長さが１０μm以
下の有機発光材料を示すものとする。As the organic light emitting material, a low molecular weight organic light emitting material, a high molecular weight organic light emitting material or a medium molecular weight organic light emitting material can be freely used. In the present specification,
The medium-molecular-weight organic light-emitting material means an organic light-emitting material having no sublimation property and having a number of molecules of 20 or less or a chained molecule length of 10 μm or less.
【０１９９】ＥＬ層５０４７は通常、積層構造である。
代表的には、コダック・イーストマン・カンパニーのTa
ngらが提案した「正孔輸送層／発光層／電子輸送層」と
いう積層構造が挙げられる。また他にも、陽極上に正孔
注入層／正孔輸送層／発光層／電子輸送層、または正孔
注入層／正孔輸送層／発光層／電子輸送層／電子注入層
の順に積層する構造でも良い。発光層に対して蛍光性色
素等をドーピングしても良い。The EL layer 5047 usually has a laminated structure.
Typically, Kodak Eastman Company Ta
The laminated structure of “hole transport layer / light emitting layer / electron transport layer” proposed by ng et al. In addition, a hole injection layer / hole transport layer / light emitting layer / electron transport layer or a hole injection layer / hole transport layer / light emitting layer / electron transport layer / electron injection layer are laminated in this order on the anode. The structure is fine. You may dope a fluorescent dye etc. with respect to a light emitting layer.
【０２００】本実施例では蒸着法により低分子系有機発
光材料を用いてＥＬ層５０４７を形成している。具体的
には、正孔注入層として２０nm厚の銅フタロシアニン
（ＣｕＰｃ）膜を設け、その上に発光層として７０nm厚
のトリス−８−キノリノラトアルミニウム錯体（Ａｌｑ
3）膜を設けた積層構造としている。Ａｌｑ3にキナクリ
ドン、ペリレンもしくはＤＣＭ１といった蛍光色素を添
加することで発光色を制御することができる。In this embodiment, the EL layer 5047 is formed using a low molecular weight organic light emitting material by a vapor deposition method. Specifically, a 20-nm-thick copper phthalocyanine (CuPc) film is provided as a hole injection layer, and a 70-nm-thick tris-8-quinolinolato aluminum complex (Alq) is formed thereon as a light-emitting layer.
3 ) It has a laminated structure with a film. The emission color can be controlled by adding a fluorescent dye such as quinacridone, perylene or DCM1 to Alq3 .
【０２０１】なお、図１４（Ｄ）では一画素しか図示し
ていないが、複数の色、例えば、Ｒ（赤）、Ｇ（緑）、
Ｂ（青）の各色に対応したＥＬ層５０４７を作り分ける
構成とすることができる。Although FIG. 14D shows only one pixel, a plurality of colors such as R (red), G (green),
The EL layer 5047 corresponding to each color of B (blue) can be separately formed.
【０２０２】また、高分子系有機発光材料を用いる例と
して、正孔注入層として２０nmのポリチオフェン（ＰＥ
ＤＯＴ）膜をスピン塗布法により設け、その上に発光層
として１００nm程度のパラフェニレンビニレン（ＰＰ
Ｖ）膜を設けた積層構造によってＥＬ層５０４７を構成
しても良い。なお、ＰＰＶのπ共役系高分子を用いる
と、赤色から青色まで発光波長を選択できる。また、電
子輸送層や電子注入層として炭化珪素等の無機材料を用
いることも可能である。As an example of using a high molecular organic light emitting material, a 20 nm polythiophene (PE
A DOT film is provided by a spin coating method, and para-phenylene vinylene (PP) having a thickness of about 100 nm is formed thereon as a light emitting layer.
V) The EL layer 5047 may have a stacked structure including a film. By using a PPV π-conjugated polymer, the emission wavelength can be selected from red to blue. It is also possible to use an inorganic material such as silicon carbide for the electron transport layer and the electron injection layer.
【０２０３】なお、ＥＬ層５０４７は、正孔注入層、正
孔輸送層、発光層、電子輸送層、電子注入層等が、明確
に区別された積層構造を有するものに限定されない。つ
まり、ＥＬ層５０４７は、正孔注入層、正孔輸送層、発
光層、電子輸送層、電子注入層等を構成する材料が、混
合した層を有する構造であってもよい。Note that the EL layer 5047 is not limited to a layer in which a hole injecting layer, a hole transporting layer, a light emitting layer, an electron transporting layer, an electron injecting layer, or the like has a clearly distinguished laminated structure. That is, the EL layer 5047 may have a structure including a layer in which materials forming the hole injecting layer, the hole transporting layer, the light emitting layer, the electron transporting layer, the electron injecting layer, and the like are mixed.
【０２０４】例えば、電子輸送層を構成する材料（以
下、電子輸送材料と表記する）と、発光層を構成する材
料（以下、発光材料と表記する）とによって構成される
混合層を、電子輸送層と発光層との間に有する構造のＥ
Ｌ層５０４７であってもよい。For example, a mixed layer composed of a material forming an electron transport layer (hereinafter referred to as an electron transport material) and a material forming a light emitting layer (hereinafter referred to as a light emitting material) is used as an electron transport layer. E having a structure between the layer and the light emitting layer
It may be the L layer 5047.
【０２０５】次に、ＥＬ層５０４７の上には導電膜から
なる画素電極５０４８が設けられる。本実施例の場合、
導電膜としてアルミニウムとリチウムとの合金膜を用い
る。勿論、公知のＭｇＡｇ膜（マグネシウムと銀との合
金膜）を用いても良い。画素電極５０４８がＥＬ素子の
陰極に相当する。陰極材料としては、周期表の１族もし
くは２族に属する元素からなる導電膜もしくはそれらの
元素を添加した導電膜を自由に用いることができる。Next, a pixel electrode 5048 made of a conductive film is provided on the EL layer 5047. In the case of this embodiment,
An alloy film of aluminum and lithium is used as the conductive film. Of course, a known MgAg film (alloy film of magnesium and silver) may be used. The pixel electrode 5048 corresponds to the cathode of the EL element. As the cathode material, a conductive film made of an element belonging to Group 1 or 2 of the periodic table or a conductive film to which those elements are added can be freely used.
【０２０６】画素電極５０４８まで形成された時点でＥ
Ｌ素子が完成する。なお、ＥＬ素子とは、画素電極（陽
極）５０３８、ＥＬ層５０４７及び画素電極（陰極）５
０４８で形成された素子を指す。[0206] E when the pixel electrode 5048 is formed
The L element is completed. Note that the EL element means a pixel electrode (anode) 5038, an EL layer 5047, and a pixel electrode (cathode) 5.
048 refers to the element formed.
【０２０７】ＥＬ素子を完全に覆うようにしてパッシベ
ーション膜５０４９を設けることは有効である。パッシ
ベーション膜５０４９としては、炭素膜、窒化珪素膜も
しくは窒化酸化珪素膜を含む絶縁膜からなり、該絶縁膜
を単層もしくは組み合わせた積層で用いることができ
る。It is effective to provide the passivation film 5049 so as to completely cover the EL element. The passivation film 5049 is formed of an insulating film including a carbon film, a silicon nitride film, or a silicon nitride oxide film, and the insulating film can be used as a single layer or a stacked layer in which they are combined.
【０２０８】カバレッジの良い膜をパッシベーション膜
５０４９として用いることが好ましく、炭素膜、特にＤ
ＬＣ（ダイヤモンドライクカーボン）膜を用いることは
有効である。ＤＬＣ膜は室温から１００℃以下の温度範
囲で成膜可能であるため、耐熱性の低いＥＬ層５０４７
の上方にも容易に成膜することができる。また、ＤＬＣ
膜は酸素に対するブロッキング効果が高く、ＥＬ層５０
４７の酸化を抑制することが可能である。そのため、Ｅ
Ｌ層５０４７が酸化するといった問題を防止できる。It is preferable to use a film having good coverage as the passivation film 5049, and a carbon film, especially D
It is effective to use an LC (diamond-like carbon) film. Since the DLC film can be formed in a temperature range of room temperature to 100 ° C. or lower, the EL layer 5047 having low heat resistance is used.
It is possible to easily form a film above the film. Also, DLC
The film has a high blocking effect on oxygen, and the EL layer 50
It is possible to suppress the oxidation of 47. Therefore, E
The problem that the L layer 5047 is oxidized can be prevented.
【０２０９】なお、第３の層間絶縁膜５０４６を形成し
た後、パッシベーション膜５０４９を形成するまでの工
程をマルチチャンバー方式（またはインライン方式）の
成膜装置を用いて、大気解放せずに連続的に処理するこ
とは有効である。[0209] Note that the steps from the formation of the third interlayer insulating film 5046 to the formation of the passivation film 5049 are continuously performed using a multi-chamber system (or in-line system) film formation apparatus without exposing to the atmosphere. It is effective to process it.
【０２１０】なお、実際には図１４（Ｄ）の状態まで完
成したら、さらに外気に曝されないように、気密性が高
く、脱ガスの少ない保護フィルム（ラミネートフィル
ム、紫外線硬化樹脂フィルム等）や透光性のシーリング
材でパッケージング（封入）することが好ましい。その
際、シーリング材の内部を不活性雰囲気にしたり、内部
に吸湿性材料（例えば酸化バリウム）を配置したりする
とＥＬ素子の信頼性が向上する。[0210] Actually, when the state shown in Fig. 14 (D) is completed, a protective film (laminate film, ultraviolet curable resin film, etc.) having high airtightness and little degassing and a transparent film are provided so as not to be exposed to the outside air. It is preferable to perform packaging (encapsulation) with an optical sealing material. At that time, if the inside of the sealing material is made an inert atmosphere or a hygroscopic material (for example, barium oxide) is arranged inside, the reliability of the EL element is improved.
【０２１１】また、パッケージング等の処理により気密
性を高めたら、基板５０００上に形成された素子又は回
路から引き回された端子と外部信号端子とを接続するた
めのコネクタ（フレキシブルプリントサーキット：ＦＰ
Ｃ）を取り付けて製品として完成する。When the airtightness is improved by a process such as packaging, a connector (flexible printed circuit: FP) for connecting a terminal routed from an element or a circuit formed on the substrate 5000 and an external signal terminal.
C) is attached to complete the product.
【０２１２】また、本実施例で示す工程に従えば、半導
体装置の作製に必要なフォトマスクの数を抑えることが
出来る。その結果、工程を短縮し、製造コストの低減及
び歩留まりの向上に寄与することが出来る。Further, according to the steps shown in this embodiment, the number of photomasks required for manufacturing a semiconductor device can be suppressed. As a result, the process can be shortened, the manufacturing cost can be reduced, and the yield can be improved.
【０２１３】[実施例１２]本実施例では、実施例１１に
示した構成とは異なる構成のアクティブマトリクス基板
の作製工程について図１５を用いて説明する。[Embodiment 12] In this embodiment, a manufacturing process of an active matrix substrate having a structure different from that shown in Embodiment 11 will be described with reference to FIGS.
【０２１４】なお、図１５（Ａ）までの工程は、実施例
１１において、図１３（Ａ）〜（Ｄ）、図１４（Ａ）に
示した工程と同様である。ただし、画素部を構成する駆
動用ＴＦＴは、ゲート電極の外側に形成される低濃度不
純物領域（Ｌoff領域）を有する、Ｎチャネル型のＴＦ
Ｔである点が異なる。この駆動用ＴＦＴにおいては、実
施例９に示したように、レジストによるマスクを用い
て、ゲート電極の外側に低濃度不純物領域（Ｌoff領
域）を形成すれば良い。The process up to FIG. 15A is the same as the process shown in FIGS. 13A to 13D and FIG. 14A in the eleventh embodiment. However, the driving TFT forming the pixel portion has an N-channel TF having a low-concentration impurity region (Loff region) formed outside the gate electrode.
The difference is T. In this driving TFT, as shown in the ninth embodiment, a low-concentration impurity region (Loff region) may be formed outside the gate electrode by using a resist mask.
【０２１５】図１３及び図１４と同じ部分は同じ符号を
用いて示し、説明は省略する。The same parts as those in FIGS. 13 and 14 are designated by the same reference numerals, and the description thereof will be omitted.
【０２１６】図１５（Ａ）に示すように、第１の層間絶
縁膜５１０１を形成する。この第１の層間絶縁膜５１０
１としては、プラズマＣＶＤ法またはスパッタ法を用
い、厚さを１００〜２００nmとして珪素を含む絶縁膜で
形成する。本実施例では、プラズマＣＶＤ法により膜厚
１００nmの酸化窒化珪素膜を形成した。勿論、第１の層
間絶縁膜５１０１は酸化窒化珪素膜に限定されるもので
なく、他の珪素を含む絶縁膜を単層または積層構造とし
て用いても良い。As shown in FIG. 15A, a first interlayer insulating film 5101 is formed. This first interlayer insulating film 510
As the first example, a plasma CVD method or a sputtering method is used to form an insulating film containing silicon with a thickness of 100 to 200 nm. In this embodiment, a 100-nm-thick silicon oxynitride film is formed by a plasma CVD method. Of course, the first interlayer insulating film 5101 is not limited to the silicon oxynitride film, and another insulating film containing silicon may be used as a single layer or a laminated structure.
【０２１７】次いで、図１５（Ｂ）に示すように、加熱
処理（熱処理）を行って、半導体層の結晶性の回復、半
導体層に添加された不純物元素の活性化を行う。この加
熱処理はファーネスアニール炉を用いる熱アニール法で
行う。熱アニール法としては、酸素濃度が１ppm以下、
好ましくは０．１ppm以下の窒素雰囲気中で４００〜７
００℃で行えばよく、本実施例では４１０℃、１時間の
熱処理で活性化処理を行った。なお、熱アニール法の他
に、レーザアニール法、またはラピッドサーマルアニー
ル法（ＲＴＡ法）を適用することができる。Next, as shown in FIG. 15B, heat treatment (heat treatment) is performed to recover the crystallinity of the semiconductor layer and activate the impurity element added to the semiconductor layer. This heat treatment is performed by a thermal annealing method using a furnace annealing furnace. As the thermal annealing method, the oxygen concentration is 1 ppm or less,
Preferably 400 to 7 in a nitrogen atmosphere of 0.1 ppm or less
The activation treatment may be performed at 00 ° C., and in this embodiment, the heat treatment is performed at 410 ° C. for 1 hour. In addition to the thermal annealing method, a laser annealing method or a rapid thermal annealing method (RTA method) can be applied.
【０２１８】また、第１の層間絶縁膜５１０１を形成す
る前に加熱処理を行っても良い。ただし、第１の導電層
５０１５ａ〜５０１９ａ及び、第２の導電層５０１５ｂ
〜５０１９ｂが熱に弱い場合には、本実施例のように配
線等を保護するため第１の層間絶縁膜５１０１（珪素を
主成分とする絶縁膜、例えば窒化珪素膜）を形成した後
で熱処理を行うことが好ましい。Heat treatment may be performed before forming the first interlayer insulating film 5101. However, the first conductive layers 5015a to 5019a and the second conductive layer 5015b.
If 5050b is weak to heat, heat treatment is performed after the first interlayer insulating film 5101 (insulating film containing silicon as a main component, for example, a silicon nitride film) is formed to protect wirings and the like as in this embodiment. Is preferably performed.
【０２１９】上記の様に、第１の層間絶縁膜５１０１
（珪素を主成分とする絶縁膜、例えば窒化珪素膜）を形
成した後に熱処理することにより、活性化処理と同時
に、半導体層の水素化も行うことができる。水素化の工
程では、第１の層間絶縁膜５１０１に含まれる水素によ
り半導体層のダングリングボンドが終端される。As described above, the first interlayer insulating film 5101
By performing heat treatment after forming (an insulating film containing silicon as a main component, for example, a silicon nitride film), hydrogenation of the semiconductor layer can be performed at the same time as the activation treatment. In the hydrogenation step, dangling bonds in the semiconductor layer are terminated by hydrogen contained in the first interlayer insulating film 5101.
【０２２０】なお、活性化処理のための加熱処理とは別
に、水素化のための加熱処理を行っても良い。Note that heat treatment for hydrogenation may be performed separately from heat treatment for activation treatment.
【０２２１】ここで、第１の層間絶縁膜５１０１の存在
に関係なく、半導体層を水素化することもできる。水素
化の他の手段として、プラズマにより励起された水素を
用いる手段（プラズマ水素化）や、３〜１００％の水素
を含む雰囲気中において、３００〜４５０℃で１〜１２
時間の加熱処理を行う手段でも良い。Here, the semiconductor layer can be hydrogenated regardless of the presence of the first interlayer insulating film 5101. As another means of hydrogenation, a means using hydrogen excited by plasma (plasma hydrogenation) or 1 to 12 at 300 to 450 ° C. in an atmosphere containing 3 to 100% hydrogen is used.
Means for performing heat treatment for a time may be used.
【０２２２】以上の工程により、Ｎチャネル型ＴＦＴと
Ｐチャネル型ＴＦＴからなるＣＭＯＳ回路を有する駆動
回路部と、スイッチング用ＴＦＴ、駆動用ＴＦＴとを有
する画素部を同一基板上に形成することができる。Through the above steps, a pixel portion including a driver circuit portion including a CMOS circuit including an N-channel TFT and a P-channel TFT, a switching TFT, and a driver TFT can be formed over the same substrate. .
【０２２３】次いで、第１の層間絶縁膜５１０１上に、
第２の層間絶縁膜５１０２を形成する。第２の層間絶縁
膜５１０２としては、無機絶縁膜を用いることができ
る。例えば、ＣＶＤ法によって形成された酸化珪素膜
や、ＳＯＧ（Spin On Glass）法によって塗布された酸
化珪素膜等を用いることができる。また、第２の層間絶
縁膜５１０２として、有機絶縁膜を用いることができ
る。例えば、ポリイミド、ポリアミド、ＢＣＢ（ベンゾ
シクロブテン）、アクリル等の膜を用いることができ
る。また、アクリル膜と酸化珪素膜の積層構造を用いて
も良い。Next, on the first interlayer insulating film 5101,
A second interlayer insulating film 5102 is formed. An inorganic insulating film can be used as the second interlayer insulating film 5102. For example, a silicon oxide film formed by the CVD method, a silicon oxide film applied by the SOG (Spin On Glass) method, or the like can be used. An organic insulating film can be used as the second interlayer insulating film 5102. For example, a film of polyimide, polyamide, BCB (benzocyclobutene), acrylic, or the like can be used. Alternatively, a stacked structure of an acrylic film and a silicon oxide film may be used.
【０２２４】次いで、ドライエッチングまたはウエット
エッチングを用い、第１の層間絶縁膜５１０１、第２の
層間絶縁膜５１０２及びゲート絶縁膜５００６をエッチ
ングし、駆動回路部及び画素部を構成する各ＴＦＴの不
純物領域（第３の不純物領域（Ｎ＋領域）及び第４の不
純物領域（Ｐ＋領域））に達するコンタクトホールを形
成する。Next, the first interlayer insulating film 5101, the second interlayer insulating film 5102, and the gate insulating film 5006 are etched by dry etching or wet etching, and the impurities of each TFT forming a driver circuit portion and a pixel portion are etched. Contact holes reaching the regions (third impurity region (N + region) and fourth impurity region (P + region)) are formed.
【０２２５】次いで、各不純物領域とそれぞれ電気的に
接続される配線５１０３〜５１０９を形成する。なお本
実施例では、配線５１０３〜５１０９は、膜厚１００nm
のＴｉ膜と、膜厚３５０nmのＡｌ膜と、膜厚１００nmの
Ｔｉ膜との積層膜をスパッタ法で連続形成し、所望の形
状にパターニングして形成する。Then, wirings 5103 to 5109 electrically connected to the respective impurity regions are formed. Note that in this embodiment, the wirings 5103 to 5109 have a film thickness of 100 nm.
The Ti film, the Al film having a film thickness of 350 nm, and the Ti film having a film thickness of 100 nm are continuously formed by a sputtering method and patterned into a desired shape.
【０２２６】もちろん、三層構造に限らず、単層構造で
もよいし、二層構造でもよいし、四層以上の積層構造に
してもよい。また配線の材料としては、ＡｌとＴｉに限
らず、他の導電膜を用いても良い。例えば、ＴａＮ膜上
にＡｌやＣｕを形成し、さらにＴｉ膜を形成した積層膜
をパターニングして配線を形成してもよい。Of course, the structure is not limited to the three-layer structure, and may be a single-layer structure, a two-layer structure, or a laminated structure of four or more layers. The material of the wiring is not limited to Al and Ti, but other conductive films may be used. For example, wiring may be formed by forming Al or Cu on the TaN film and then patterning the laminated film on which the Ti film is formed.
【０２２７】画素部のスイッチング用ＴＦＴのソース領
域またはドレイン領域の一方は、配線５１０６によって
ソース配線（５０１９ａと５０１９ｂの積層）と電気的
に接続され、もう一方は、配線５１０７によって画素部
の駆動用ＴＦＴのゲート電極と電気的に接続される。[0227] One of a source region and a drain region of the switching TFT in the pixel portion is electrically connected to a source wiring (a stack of 5019a and 5019b) by a wiring 5106, and the other is connected by a wiring 5107 for driving the pixel portion. It is electrically connected to the gate electrode of the TFT.
【０２２８】次いで図１５（Ｃ）に示すように、第３の
層間絶縁膜５１１０を形成する。第３の層間絶縁膜５１
１０としては、無機絶縁膜や有機絶縁膜を用いることが
できる。無機絶縁膜としては、ＣＶＤ法によって形成さ
れた酸化珪素膜や、ＳＯＧ（Spin On Glass）法によっ
て塗布された酸化珪素膜等を用いることができる。ま
た、有機絶縁膜としては、アクリル樹脂膜等を用いるこ
とができる。Next, as shown in FIG. 15C, a third interlayer insulating film 5110 is formed. Third interlayer insulating film 51
An inorganic insulating film or an organic insulating film can be used as 10. As the inorganic insulating film, a silicon oxide film formed by a CVD method, a silicon oxide film applied by an SOG (Spin On Glass) method, or the like can be used. An acrylic resin film or the like can be used as the organic insulating film.
【０２２９】第３の層間絶縁膜５１１０によって、基板
上５０００に形成されたＴＦＴによる凹凸を緩和し、平
坦化することができる。特に、第３の層間絶縁膜５１１
０は平坦化の意味合いが強いので、平坦性に優れた膜が
好ましい。The third interlayer insulating film 5110 can alleviate unevenness due to the TFT formed on the substrate 5000 and flatten it. In particular, the third interlayer insulating film 511
Since 0 has a strong meaning of flattening, a film having excellent flatness is preferable.
【０２３０】次いで、ドライエッチングまたはウエット
エッチングを用い、第３の層間絶縁膜５１１０に、配線
５１０８に達するコンタクトホールを形成する。Next, by dry etching or wet etching, a contact hole reaching the wiring 5108 is formed in the third interlayer insulating film 5110.
【０２３１】次いで、導電膜をパターニングして画素電
極５１１１を形成する。本実施例の場合、導電膜として
アルミニウムとリチウムとの合金膜を用いる。勿論、公
知のＭｇＡｇ膜（マグネシウムと銀との合金膜）を用い
ても良い。画素電極５１１１がＥＬ素子の陰極に相当す
る。陰極材料としては、周期表の１族もしくは２族に属
する元素からなる導電膜もしくはそれらの元素を添加し
た導電膜を自由に用いることができる。Next, the conductive film is patterned to form a pixel electrode 5111. In this embodiment, an alloy film of aluminum and lithium is used as the conductive film. Of course, a known MgAg film (alloy film of magnesium and silver) may be used. The pixel electrode 5111 corresponds to the cathode of the EL element. As the cathode material, a conductive film made of an element belonging to Group 1 or 2 of the periodic table or a conductive film to which those elements are added can be freely used.
【０２３２】画素電極５１１１は、第３の層間絶縁膜５
１１０に形成されたコンタクトホールによって、配線５
１０８と電気的な接続がとられる。こうして、画素電極
５１１１は、駆動用ＴＦＴのソース領域またはドレイン
領域の一方と、電気的に接続される。The pixel electrode 5111 is the third interlayer insulating film 5
The wiring 5 is formed by the contact hole formed in 110.
An electrical connection is made with 108. In this way, the pixel electrode 5111 is electrically connected to one of the source region and the drain region of the driving TFT.
【０２３３】次いで図１５（Ｄ）に示すように、各画素
間のＥＬ層を塗り分けるために、土手５１１２を形成す
る。土手５１１２としては、無機絶縁膜や有機絶縁膜を
用いて形成する。無機絶縁膜としては、ＣＶＤ法によっ
て形成された酸化珪素膜や、ＳＯＧ法によって塗布され
た酸化珪素膜等を用いることができる。また、有機絶縁
膜としては、アクリル樹脂膜等を用いることができる。Next, as shown in FIG. 15D, a bank 5112 is formed in order to paint the EL layer between each pixel separately. The bank 5112 is formed using an inorganic insulating film or an organic insulating film. As the inorganic insulating film, a silicon oxide film formed by a CVD method, a silicon oxide film applied by an SOG method, or the like can be used. An acrylic resin film or the like can be used as the organic insulating film.
【０２３４】ここで、土手５１１２を形成する際、ウエ
ットエッチング法を用いることで容易にテーパー形状の
側壁とすることが出来る。土手５１１２の側壁が十分に
なだらかでないと段差に起因するＥＬ層の劣化が顕著な
問題となってしまうため、注意が必要である。Here, when the bank 5112 is formed, it is possible to easily form a tapered side wall by using a wet etching method. If the side wall of the bank 5112 is not sufficiently gentle, the deterioration of the EL layer due to the step difference becomes a significant problem, so caution is required.
【０２３５】なお、画素電極５１１１と配線５１０８を
電気的に接続する際に、第３の層間絶縁膜５１１０に形
成したコンタクトホールの部分にも、土手５１１２を形
成する。こうして、コンタクトホール部分の凹凸によ
る、画素電極の凹凸を土手５１１２によって埋めること
により、段差に起因するＥＬ層の劣化を防いでいる。Note that when electrically connecting the pixel electrode 5111 and the wiring 5108, a bank 5112 is also formed in a contact hole portion formed in the third interlayer insulating film 5110. Thus, the unevenness of the pixel electrode due to the unevenness of the contact hole portion is filled with the bank 5112, so that the deterioration of the EL layer due to the step is prevented.
【０２３６】第３の層間絶縁膜５１１０と土手５１１２
の組み合わせの例を以下に挙げる。Third interlayer insulating film 5110 and bank 5112
An example of the combination of is given below.
【０２３７】第３の層間絶縁膜５１１０として、プラズ
マＣＶＤ法によって形成した酸化珪素膜を用い、土手５
１１２としてもプラズマＣＶＤ法によって形成した酸化
珪素膜を用いる組み合わせがある。また、第３の層間絶
縁膜５１１０として、ＳＯＧ法によって形成した酸化珪
素膜を用い、土手５１１２としてもＳＯＧ法によって形
成した酸化珪素膜を用いる組み合わせがある。また第３
の層間絶縁膜５１１０として、ＳＯＧ法によって形成し
た酸化珪素膜とプラズマＣＶＤ法によって形成した酸化
珪素膜の積層膜を用い、土手５１１２としてプラズマＣ
ＶＤ法によって形成した酸化珪素膜を用いる組み合わせ
がある。また、第３の層間絶縁膜５１１０として、アク
リルを用い、土手５１１２としてもアクリルを用いる組
み合わせがある。また、第３の層間絶縁膜５１１０とし
て、アクリルとプラズマＣＶＤ法によって形成した酸化
珪素膜の積層膜を用い、土手５１１２としてプラズマＣ
ＶＤ法によって形成した酸化珪素膜を用いる組み合わせ
がある。また、第３の層間絶縁膜５１１０として、プラ
ズマＣＶＤ法によって形成した酸化珪素膜を用い、土手
５１１２としてアクリルを用いる組み合わせがある。A silicon oxide film formed by a plasma CVD method is used as the third interlayer insulating film 5110.
There is a combination of using a silicon oxide film formed by the plasma CVD method also as 112. Further, there is a combination in which a silicon oxide film formed by the SOG method is used as the third interlayer insulating film 5110 and a silicon oxide film formed by the SOG method is used as the bank 5112. Also the third
A layered film of a silicon oxide film formed by the SOG method and a silicon oxide film formed by the plasma CVD method is used as the interlayer insulating film 5110 of
There is a combination using a silicon oxide film formed by the VD method. In addition, there is a combination in which acrylic is used as the third interlayer insulating film 5110 and acrylic is used as the bank 5112. Further, as the third interlayer insulating film 5110, a laminated film of acrylic and a silicon oxide film formed by a plasma CVD method is used, and a plasma C is used as a bank 5112.
There is a combination using a silicon oxide film formed by the VD method. Further, there is a combination in which a silicon oxide film formed by a plasma CVD method is used as the third interlayer insulating film 5110 and acrylic is used as the bank 5112.
【０２３８】土手５１１２中に、カーボン粒子や金属粒
子を添加し、抵抗率を下げ、静電気の発生を抑制しても
よい。この際、抵抗率は、１×１０6〜１×１０12Ωm
（好ましくは、１×１０8〜１×１０10Ωm）となるよう
に、カーボン粒子や金属粒子の添加量を調節すればよ
い。Carbon particles or metal particles may be added to the bank 5112 to lower the resistivity and suppress the generation of static electricity. At this time, the resistivity is 1 × 106 to 1 × 1012 Ωm
The addition amount of carbon particles or metal particles may be adjusted so as to be (preferably 1 × 108 to 1 × 1010 Ωm).
【０２３９】次いで、土手５１１２に囲まれた、露出し
ている画素電極５０３８上に、ＥＬ層５１１３を形成す
る。Next, an EL layer 5113 is formed on the exposed pixel electrode 5038 surrounded by the bank 5112.
【０２４０】ＥＬ層５１１３としては、公知の有機発光
材料や無機発光材料を用いることができる。As the EL layer 5113, a known organic light emitting material or inorganic light emitting material can be used.
【０２４１】有機発光材料としては、低分子系有機発光
材料、高分子系有機発光材料、中分子系有機材料を自由
に用いることができる。なお、本明細書中においては、
中分子系有機発光材料とは、昇華性を有さず、かつ、分
子数が２０以下または連鎖する分子の長さが１０μm以
下の有機発光材料を示すものとする。As the organic light emitting material, a low molecular weight organic light emitting material, a high molecular weight organic light emitting material, or a medium molecular weight organic light emitting material can be freely used. In the present specification,
The medium-molecular-weight organic light-emitting material means an organic light-emitting material having no sublimation property and having a number of molecules of 20 or less or a chained molecule length of 10 μm or less.
【０２４２】ＥＬ層５１１３は通常、積層構造である。
代表的には、コダック・イーストマン・カンパニーのTa
ngらが提案した「正孔輸送層／発光層／電子輸送層」と
いう積層構造が挙げられる。また他にも、陰極上に電子
輸送層／発光層／正孔輸送層／正孔注入層、または電子
注入層／電子輸送層／発光層／正孔輸送層／正孔注入層
の順に積層する構造でも良い。発光層に対して蛍光性色
素等をドーピングしても良い。The EL layer 5113 usually has a laminated structure.
Typically, Kodak Eastman Company Ta
The laminated structure of “hole transport layer / light emitting layer / electron transport layer” proposed by ng et al. In addition, an electron transport layer / a light emitting layer / a hole transport layer / a hole injection layer, or an electron injection layer / an electron transport layer / a light emitting layer / a hole transport layer / a hole injection layer are laminated in this order on the cathode. The structure is fine. You may dope a fluorescent dye etc. with respect to a light emitting layer.
【０２４３】本実施例では蒸着法により低分子系有機発
光材料を用いてＥＬ層５１１３を形成している。具体的
には、発光層として７０nm厚のトリス−８−キノリノラ
トアルミニウム錯体（Ａｌｑ3）膜を設け、その上に、
正孔注入層として２０nm厚の銅フタロシアニン（ＣｕＰ
ｃ）膜を設けた積層構造としている。Ａｌｑ3にキナク
リドン、ペリレンもしくはＤＣＭ１といった蛍光色素を
添加することで発光色を制御することができる。In this embodiment, the EL layer 5113 is formed by a vapor deposition method using a low molecular weight organic light emitting material. Specifically, a 70 nm thick tris-8-quinolinolato aluminum complex (Alq3 ) film is provided as a light emitting layer, and on top of that,
20 nm thick copper phthalocyanine (CuP) as a hole injection layer
c) It has a laminated structure provided with a film. The emission color can be controlled by adding a fluorescent dye such as quinacridone, perylene or DCM1 to Alq3 .
【０２４４】なお、図１５（Ｄ）では一画素しか図示し
ていないが、複数の色、例えば、Ｒ（赤）、Ｇ（緑）、
Ｂ（青）の各色に対応したＥＬ層５１１３を作り分ける
構成とすることができる。Although only one pixel is shown in FIG. 15D, a plurality of colors such as R (red), G (green),
The EL layer 5113 corresponding to each color of B (blue) can be separately formed.
【０２４５】また、高分子系有機発光材料を用いる例と
して、正孔注入層として２０nmのポリチオフェン（ＰＥ
ＤＯＴ）膜をスピン塗布法により設け、その上に、発光
層として１００nm程度のパラフェニレンビニレン（ＰＰ
Ｖ）膜を設けた積層構造によってＥＬ層５１１３を構成
しても良い。なお、ＰＰＶのπ共役系高分子を用いる
と、赤色から青色まで発光波長を選択できる。また、電
子輸送層や電子注入層として炭化珪素等の無機材料を用
いることも可能である。As an example of using a high molecular organic light emitting material, a 20 nm polythiophene (PE
A DOT film is formed by a spin coating method, and para-phenylene vinylene (PP) having a thickness of about 100 nm is formed on the DOT film as a light emitting layer.
V) The EL layer 5113 may have a stacked structure including a film. By using a PPV π-conjugated polymer, the emission wavelength can be selected from red to blue. It is also possible to use an inorganic material such as silicon carbide for the electron transport layer and the electron injection layer.
【０２４６】なお、ＥＬ層５１１３は、正孔注入層、正
孔輸送層、発光層、電子輸送層、電子注入層等が、明確
に区別された積層構造を有するものに限定されない。つ
まり、ＥＬ層５１１３は、正孔注入層、正孔輸送層、発
光層、電子輸送層、電子注入層等を構成する材料が、混
合した層を有する構造であってもよい。[0246] Note that the EL layer 5113 is not limited to a layer in which a hole injecting layer, a hole transporting layer, a light emitting layer, an electron transporting layer, an electron injecting layer, or the like has a clearly distinguished laminated structure. That is, the EL layer 5113 may have a structure including a layer in which materials forming the hole injecting layer, the hole transporting layer, the light emitting layer, the electron transporting layer, the electron injecting layer, and the like are mixed.
【０２４７】例えば、電子輸送層を構成する材料（以
下、電子輸送材料と表記する）と、発光層を構成する材
料（以下、発光材料と表記する）とによって構成される
混合層を、電子輸送層と発光層との間に有する構造のＥ
Ｌ層５１１３であってもよい。For example, a mixed layer composed of a material forming the electron transport layer (hereinafter referred to as an electron transport material) and a material forming the light emitting layer (hereinafter referred to as a light emitting material) is used as an electron transport layer. E having a structure between the layer and the light emitting layer
It may be the L layer 5113.
【０２４８】次に、ＥＬ層５１１３の上には、透明導電
膜からなる画素電極５１１４を形成する。透明導電膜と
しては、酸化インジウムと酸化スズの化合物（ＩＴ
Ｏ）、酸化インジウムと酸化亜鉛の化合物、酸化亜鉛、
酸化スズ、酸化インジウム等を用いることができる。ま
た、前記透明導電膜にガリウムを添加したものを用いて
もよい。画素電極５１１４がＥＬ素子の陽極に相当す
る。Next, a pixel electrode 5114 made of a transparent conductive film is formed on the EL layer 5113. As the transparent conductive film, a compound of indium oxide and tin oxide (IT
O), a compound of indium oxide and zinc oxide, zinc oxide,
Tin oxide, indium oxide, or the like can be used. Moreover, you may use what added the gallium to the said transparent conductive film. The pixel electrode 5114 corresponds to the anode of the EL element.
【０２４９】画素電極５１１４まで形成された時点でＥ
Ｌ素子が完成する。なお、ＥＬ素子とは、画素電極（陰
極）５１１１、ＥＬ層５１１３及び画素電極（陽極）５
１１４で形成されたダイオードを指す。[0249] E when the pixel electrode 5114 is formed
The L element is completed. Note that an EL element means a pixel electrode (cathode) 5111, an EL layer 5113, and a pixel electrode (anode) 5
Refers to the diode formed at 114.
【０２５０】本実施例では、画素電極５１１４が透明導
電膜によって形成されているため、ＥＬ素子が発した光
は、基板５０００とは逆側に向かって放射される。ま
た、第３の層間絶縁膜５１１０によって、配線５１０６
〜５１０９が形成された層とは別の層に、画素電極５１
１１を形成している。そのため、実施例９に示した構成
と比較して、開口率を上げることができる。In this embodiment, since the pixel electrode 5114 is formed of the transparent conductive film, the light emitted by the EL element is emitted toward the side opposite to the substrate 5000. In addition, the wiring 5106 is formed by the third interlayer insulating film 5110.
5109 is formed on a layer different from the layer on which the pixel electrode 51 is formed.
11 is formed. Therefore, the aperture ratio can be increased as compared with the configuration shown in the ninth embodiment.
【０２５１】ＥＬ素子を完全に覆うようにして保護膜
（パッシベーション膜）５１１５を設けることは有効で
ある。保護膜５１１５としては、炭素膜、窒化珪素膜も
しくは窒化酸化珪素膜を含む絶縁膜からなり、該絶縁膜
を単層もしくは組み合わせた積層で用いることができ
る。It is effective to provide a protective film (passivation film) 5115 so as to completely cover the EL element. The protective film 5115 is formed of an insulating film including a carbon film, a silicon nitride film, or a silicon nitride oxide film, and the insulating film can be used as a single layer or a stacked layer in which they are combined.
【０２５２】なお本実施例のように、ＥＬ素子が発した
光が画素電極５１１４側から放射される場合、保護膜５
１１５としては、光を透過する膜を用いる必要がある。When the light emitted from the EL element is emitted from the pixel electrode 5114 side as in this embodiment, the protective film 5 is used.
It is necessary to use a film that transmits light as 115.
【０２５３】なお、土手５１１２を形成した後、保護膜
５１１５を形成するまでの工程をマルチチャンバー方式
（またはインライン方式）の成膜装置を用いて、大気解
放せずに連続的に処理することは有効である。It should be noted that the steps from the formation of the bank 5112 to the formation of the protective film 5115 can be performed continuously by using a multi-chamber type (or in-line type) film forming apparatus without exposing to the atmosphere. It is valid.
【０２５４】なお、実際には図１５（Ｄ）の状態まで完
成したら、さらに外気に曝されないように、気密性が高
く、脱ガスの少ない保護フィルム（ラミネートフィル
ム、紫外線硬化樹脂フィルム等）等のシーリング材でパ
ッケージング（封入）することが好ましい。その際、シ
ーリング材の内部を不活性雰囲気にしたり、内部に吸湿
性材料（例えば酸化バリウム）を配置したりするとＥＬ
素子の信頼性が向上する。In practice, when the state shown in FIG. 15D is completed, a protective film (laminate film, ultraviolet curable resin film, etc.) having high airtightness and less degassing is provided so as not to be exposed to the outside air. It is preferable to perform packaging (encapsulation) with a sealing material. At that time, if the inside of the sealing material is made an inert atmosphere or a hygroscopic material (for example, barium oxide) is arranged inside, the EL
The reliability of the device is improved.
【０２５５】また、パッケージング等の処理により気密
性を高めたら、基板５０００上に形成された素子又は回
路から引き回された端子と外部信号端子とを接続するた
めのコネクタ（フレキシブルプリントサーキット：ＦＰ
Ｃ）を取り付けて製品として完成する。When the airtightness is improved by a process such as packaging, a connector (flexible printed circuit: FP) for connecting a terminal routed from an element or a circuit formed on the substrate 5000 and an external signal terminal.
C) is attached to complete the product.
【０２５６】[実施例１３]本実施例では、本発明を用い
て半導体装置を作製した例について、図１６を用いて説
明する。[Embodiment 13] In this embodiment, an example of manufacturing a semiconductor device by using the present invention is described with reference to FIGS.
【０２５７】図１６は、ＴＦＴが形成された素子基板を
シーリング材によって封止することによって形成された
半導体装置の上面図であり、図１６(Ｂ)は、図１６(Ａ)
のＡ−Ａ’における断面図、図１６(Ｃ)は図１６(Ａ)の
Ｂ−Ｂ’における断面図である。FIG. 16 is a top view of a semiconductor device formed by sealing an element substrate on which TFTs are formed with a sealing material, and FIG. 16 (B) is FIG. 16 (A).
16A is a cross-sectional view taken along the line AA ′ in FIG. 16C, and FIG. 16C is a cross-sectional view taken along the line BB ′ in FIG.
【０２５８】基板４００１上に設けられた画素部４００
２と、ソース信号線駆動回路４００３と、第１及び第２
のゲート信号線駆動回路４００４ａ、４００４ｂとを囲
むようにして、シール材４００９が設けられている。ま
た画素部４００２と、ソース信号線駆動回路４００３
と、第１及び第２のゲート信号線駆動回路４００４ａ、
４００４ｂとの上にシーリング材４００８が設けられて
いる。よって画素部４００２と、ソース信号線駆動回路
４００３と、第１及び第２のゲート信号線駆動回路４０
０４ａ、４００４ｂとは、基板４００１とシール材４０
０９とシーリング材４００８とによって、充填材４２１
０で密封されている。Pixel portion 400 provided on substrate 4001
2, source signal line driver circuit 4003, first and second
A sealant 4009 is provided so as to surround the gate signal line driver circuits 4004a and 4004b. In addition, the pixel portion 4002 and the source signal line driver circuit 4003
And the first and second gate signal line driver circuits 4004a,
A sealing material 4008 is provided on the surface 4004b. Therefore, the pixel portion 4002, the source signal line driver circuit 4003, and the first and second gate signal line driver circuits 40
04a and 4004b are the substrate 4001 and the sealing material 40.
09 and the sealing material 4008, the filler 421
It is sealed at 0.
【０２５９】また基板４００１上に設けられた画素部４
００２と、ソース信号線駆動回路４００３と、第１及び
第２のゲート信号線駆動回路４００４ａ、４００４ｂと
は、複数のＴＦＴを有している。図１６(Ｂ)では代表的
に、下地膜４０１０上に形成された、ソース信号線駆動
回路４００３に含まれるＴＦＴ(但し、ここではＮチャ
ネル型ＴＦＴとＰチャネル型ＴＦＴを図示する)４２０
１及び画素部４００２に含まれるＴＦＴ４２０２を図示
した。In addition, the pixel portion 4 provided on the substrate 4001
002, the source signal line driver circuit 4003, and the first and second gate signal line driver circuits 4004a and 4004b each include a plurality of TFTs. In FIG. 16B, the TFTs included in the source signal line driver circuit 4003 which are typically formed over the base film 4010 (here, an N-channel TFT and a P-channel TFT are shown) 420
1 and the TFT 4202 included in the pixel portion 4002 is illustrated.
【０２６０】ＴＦＴ４２０１及び４２０２上には層間絶
縁膜(平坦化膜)４３０１が形成され、その上にＴＦＴ４
２０２のドレインと電気的に接続する画素電極(陽極)４
２０３が形成される。画素電極４２０３としては仕事関
数の大きい透明導電膜が用いられる。透明導電膜として
は、酸化インジウムと酸化スズとの化合物、酸化インジ
ウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは
酸化インジウムを用いることができる。また、前記透明
導電膜にガリウムを添加したものを用いても良い。An interlayer insulating film (planarizing film) 4301 is formed on the TFTs 4201 and 4202, and the TFT 4 is formed thereon.
Pixel electrode (anode) 4 electrically connected to the drain of 202
203 is formed. A transparent conductive film having a high work function is used as the pixel electrode 4203. As the transparent conductive film, a compound of indium oxide and tin oxide, a compound of indium oxide and zinc oxide, zinc oxide, tin oxide or indium oxide can be used. Moreover, you may use what added gallium to the said transparent conductive film.
【０２６１】そして、画素電極４２０３の上には絶縁膜
４３０２が形成され、絶縁膜４３０２は画素電極４２０
３の上に開口部が形成されている。この開口部におい
て、画素電極４２０３の上には有機発光層４２０４が形
成される。有機発光層４２０４は公知の有機発光材料ま
たは無機発光材料を用いることができる。また、有機発
光材料には低分子系(モノマー系)材料と高分子系(ポリ
マー系)材料があるがどちらを用いても良い。An insulating film 4302 is formed on the pixel electrode 4203, and the insulating film 4302 forms the pixel electrode 420.
3, an opening is formed on the upper part. In this opening, the organic light emitting layer 4204 is formed on the pixel electrode 4203. As the organic light emitting layer 4204, a known organic light emitting material or inorganic light emitting material can be used. Further, the organic light emitting material includes a low molecular weight (monomer type) material and a high molecular weight (polymer type) material, and either one may be used.
【０２６２】有機発光層４２０４の形成方法は公知の蒸
着技術もしくは塗布法技術を用いれば良い。また、有機
発光層の構造は正孔注入層、正孔輸送層、発光層、電子
輸送層または電子注入層を自由に組み合わせて積層構造
または単層構造とすれば良い。As a method of forming the organic light emitting layer 4204, a known vapor deposition technique or coating technique may be used. Further, the structure of the organic light emitting layer may be a laminated structure or a single layer structure by freely combining the hole injection layer, the hole transport layer, the light emitting layer, the electron transport layer or the electron injection layer.
【０２６３】有機発光層４２０４の上には遮光性を有す
る導電膜(代表的にはアルミニウム、銅もしくは銀を主
成分とする導電膜またはそれらと他の導電膜との積層
膜)からなる陰極４２０５が形成される。また、陰極４
２０５と有機発光層４２０４の界面に存在する水分や酸
素は極力排除しておくことが望ましい。従って、有機発
光層４２０４を窒素または希ガス雰囲気で形成し、酸素
や水分に触れさせないまま陰極４２０５を形成するとい
った工夫が必要である。本実施例ではマルチチャンバー
方式(クラスターツール方式)の成膜装置を用いることで
上述のような成膜を可能とする。そして陰極４２０５は
所定の電圧が与えられている。A cathode 4205 formed of a conductive film having a light-shielding property (typically, a conductive film containing aluminum, copper, or silver as a main component or a stacked film of these and another conductive film) is formed over the organic light-emitting layer 4204. Is formed. Also, the cathode 4
It is desirable to exclude water and oxygen existing at the interface between 205 and the organic light emitting layer 4204 as much as possible. Therefore, it is necessary to devise the organic light emitting layer 4204 in a nitrogen or rare gas atmosphere and to form the cathode 4205 without exposing it to oxygen or moisture. In this embodiment, the above-described film formation is possible by using a multi-chamber type (cluster tool type) film forming apparatus. A predetermined voltage is applied to the cathode 4205.
【０２６４】以上のようにして、画素電極(陽極)４２０
３、有機発光層４２０４及び陰極４２０５からなる発光
素子４３０３が形成される。そして発光素子４３０３を
覆うように、絶縁膜４３０２上に保護膜４２０９が形成
されている。保護膜４２０９は、発光素子４３０３に酸
素や水分等が入り込むのを防ぐのに効果的である。As described above, the pixel electrode (anode) 420
3, the light emitting element 4303 including the organic light emitting layer 4204 and the cathode 4205 is formed. Then, a protective film 4209 is formed over the insulating film 4302 so as to cover the light emitting element 4303. The protective film 4209 is effective in preventing oxygen, moisture, and the like from entering the light-emitting element 4303.
【０２６５】４００５ａは電源に接続された引き回し配
線であり、ＴＦＴ４２０２の第１の電極に接続されてい
る。引き回し配線４００５ａはシール材４００９と基板
４００１との間を通り、異方導電性フィルム４３００を
介してＦＰＣ４００６が有するＦＰＣ用配線４３０１に
電気的に接続される。Reference numeral 4005a is a lead wiring connected to the power supply, and is connected to the first electrode of the TFT 4202. The lead wiring 4005a passes between the sealing material 4009 and the substrate 4001 and is electrically connected to the FPC wiring 4301 included in the FPC 4006 through the anisotropic conductive film 4300.
【０２６６】シーリング材４００８としては、ガラス
材、金属材(代表的にはステンレス材)、セラミックス
材、プラスチック材(プラスチックフィルムも含む)を用
いることができる。プラスチック材としては、ＦＲＰ(F
iberglass‐Reinforced‐Plastics)板、ＰＶＦ(ポリビ
ニルフルオライド)フィルム、マイラーフィルム、ポリ
エステルフィルムまたはアクリル樹脂フィルムを用いる
ことができる。また、アルミニウムホイルをＰＶＦフィ
ルムやマイラーフィルムで挟んだ構造のシートを用いる
こともできる。As the sealing material 4008, a glass material, a metal material (typically a stainless material), a ceramic material, and a plastic material (including a plastic film) can be used. As a plastic material, FRP (F
An iberglass-Reinforced-Plastics) plate, a PVF (polyvinyl fluoride) film, a mylar film, a polyester film or an acrylic resin film can be used. Alternatively, a sheet having a structure in which an aluminum foil is sandwiched between PVF films or mylar films can be used.
【０２６７】但し、発光素子からの光の放射方向がカバ
ー材側に向かう場合にはカバー材は透明でなければなら
ない。その場合には、ガラス板、プラスチック板、ポリ
エステルフィルムまたはアクリルフィルムのような透明
物質を用いる。However, when the light emission direction of the light emitting element is toward the cover material side, the cover material must be transparent. In that case, a transparent material such as a glass plate, a plastic plate, a polyester film or an acrylic film is used.
【０２６８】また、充填材４２１０としては窒素やアル
ゴンなどの不活性な気体の他に、紫外線硬化樹脂または
熱硬化樹脂を用いることができ、ＰＶＣ(ポリビニルク
ロライド)、アクリル、ポリイミド、エポキシ樹脂、シ
リコン樹脂、ＰＶＢ(ポリビニルブチラル)またはＥＶＡ
(エチレンビニルアセテート)を用いることができる。本
実施例では充填材として窒素を用いた。As the filler 4210, an ultraviolet curable resin or a thermosetting resin can be used in addition to an inert gas such as nitrogen or argon, and PVC (polyvinyl chloride), acrylic, polyimide, epoxy resin, silicone can be used. Resin, PVB (polyvinyl butyral) or EVA
(Ethylene vinyl acetate) can be used. In this example, nitrogen was used as the filler.
【０２６９】また充填材４２１０を吸湿性物質(好まし
くは酸化バリウム)もしくは酸素を吸着しうる物質にさ
らしておくために、シーリング材４００８の基板４００
１側の面に凹部４００７を設けて吸湿性物質または酸素
を吸着しうる物質４２０７を配置する。そして、吸湿性
物質または酸素を吸着しうる物質４２０７が飛び散らな
いように、凹部カバー材４２０８によって吸湿性物質ま
たは酸素を吸着しうる物質４２０７は凹部４００７に保
持されている。なお凹部カバー材４２０８は目の細かい
メッシュ状になっており、空気や水分は通し、吸湿性物
質または酸素を吸着しうる物質４２０７は通さない構成
になっている。吸湿性物質または酸素を吸着しうる物質
４２０７を設けることで、発光素子４３０３の劣化を抑
制できる。Further, in order to expose the filler 4210 to a hygroscopic substance (preferably barium oxide) or a substance capable of adsorbing oxygen, the substrate 400 of the sealing material 4008 is used.
A concave portion 4007 is provided on the surface on the first side, and a hygroscopic substance or a substance 4207 capable of adsorbing oxygen is arranged. The hygroscopic substance or the substance 4207 capable of adsorbing oxygen is held by the recessed cover material 4208 in the recess 4007 so that the hygroscopic substance or the substance 4207 capable of adsorbing oxygen does not scatter. Note that the recess cover material 4208 has a fine mesh shape and has a structure in which air and moisture can pass through and a hygroscopic substance or a substance that can adsorb oxygen 4207 cannot pass through. By providing the hygroscopic substance or the substance 4207 capable of adsorbing oxygen, deterioration of the light-emitting element 4303 can be suppressed.
【０２７０】図１６(Ｃ)に示すように、画素電極４２０
３が形成されると同時に、引き回し配線４００５ａ上に
接するように導電性膜４２０３ａが形成される。As shown in FIG. 16C, the pixel electrode 420
Simultaneously with the formation of No. 3, a conductive film 4203a is formed so as to be in contact with the lead wiring 4005a.
【０２７１】また、異方導電性フィルム４３００は導電
性フィラー４３００ａを有している。基板４００１とＦ
ＰＣ４００６とを熱圧着することで、基板４００１上の
導電性膜４２０３ａとＦＰＣ４００６上のＦＰＣ用配線
４３０１とが、導電性フィラー４３００ａによって電気
的に接続される。The anisotropic conductive film 4300 has a conductive filler 4300a. Substrate 4001 and F
By thermocompression bonding with PC 4006, the conductive film 4203a on the substrate 4001 and the FPC wiring 4301 on the FPC 4006 are electrically connected by the conductive filler 4300a.
【０２７２】[実施例１４]本発明において、三重項励起
子からの燐光を発光に利用できる有機発光材料を用いる
ことで、外部発光量子効率を飛躍的に向上させることが
できる。これにより、発光素子の低消費電力化、長寿命
化、および軽量化が可能になる。[Embodiment 14] In the present invention, by using an organic light emitting material capable of utilizing phosphorescence from triplet excitons for light emission, external light emission quantum efficiency can be dramatically improved. As a result, it is possible to reduce the power consumption of the light emitting element, extend the life of the light emitting element, and reduce the weight thereof.
【０２７３】ここで、三重項励起子を利用し、外部発光
量子効率を向上させた報告を示す。(T.Tsutsui, C.Adachi, S.Saito, Photochemical Proce
sses in Organized Molecular Systems, ed.K.Honda,
(Elsevier Sci.Pub., Tokyo,1991) p.437.)Here, there is shown a report in which the triplet exciton is used to improve the external emission quantum efficiency. (T.Tsutsui, C.Adachi, S.Saito, Photochemical Proce
sses in Organized Molecular Systems, ed.K.Honda,
(Elsevier Sci.Pub., Tokyo, 1991) p.437.)
【０２７４】上記の論文により報告された有機発光材料
(クマリン色素)の分子式を以下に示す。Organic light-emitting materials reported by the above papers
The molecular formula of (coumarin dye) is shown below.
【０２７５】[0275]
【化１】[Chemical 1]
【０２７６】(M.A.Baldo, D.F.O’Brien, Y.You, A.Sho
ustikov, S.Sibley, M.E.Thompson,S.R.Forrest, Natur
e 395 (1998) p.151.)(MA Baldo, DFO'Brien, Y.You, A.Sho
ustikov, S. Sibley, METhompson, SRForrest, Natur
e 395 (1998) p.151.)
【０２７７】上記の論文により報告された有機発光材料
(Ｐｔ錯体)の分子式を以下に示す。Organic light-emitting materials reported by the above papers
The molecular formula of (Pt complex) is shown below.
【０２７８】[0278]
【化２】[Chemical 2]
【０２７９】(M.A.Baldo, S.Lamansky, P.E.Burrrows,
M.E.Thompson, S.R.Forrest, Appl.Phys.Lett.,75 (199
9) p.4.) (T.Tsutsui, M.-J.Yang, M.Yahiro, K.Nakamu
ra,T.Watanabe, T.tsuji, Y.Fukuda, T.Wakimoto, S.Ma
yaguchi, Jpn.Appl.Phys.,38 (12B) (1999) L1502.)(MA Baldo, S. Lamansky, PEBurrrows,
METhompson, SRForrest, Appl.Phys.Lett., 75 (199
9) p.4.) (T.Tsutsui, M.-J.Yang, M.Yahiro, K.Nakamu
ra, T.Watanabe, T.tsuji, Y.Fukuda, T.Wakimoto, S.Ma
yaguchi, Jpn.Appl.Phys., 38 (12B) (1999) L1502.)
【０２８０】上記の論文により報告された有機発光材料
(Ｉｒ錯体)の分子式を以下に示す。Organic light-emitting materials reported by the above papers
The molecular formula of (Ir complex) is shown below.
【０２８１】[0281]
【化３】[Chemical 3]
【０２８２】以上のように三重項励起子からの燐光発光
を利用できれば原理的には一重項励起子からの蛍光発光
を用いる場合より３〜４倍の高い外部発光量子効率の実
現が可能となる。As described above, if phosphorescence emission from triplet excitons can be utilized, it is possible in principle to realize external emission quantum efficiency that is 3 to 4 times higher than that when fluorescence emission from singlet excitons is used. .
【０２８３】[実施例１５]発光素子を用いた半導体装置
は自発光型であるため、液晶ディスプレイに比べ、明る
い場所での視認性に優れ、視野角が広い。従って、様々
な電子機器の表示部に用いることができる。[Embodiment 15] Since a semiconductor device using a light emitting element is a self-luminous type, it has better visibility in a bright place and a wider viewing angle than a liquid crystal display. Therefore, it can be used for a display unit of various electronic devices.
【０２８４】本発明の半導体装置を用いた電子機器とし
て、ビデオカメラ、デジタルカメラ、ゴーグル型ディス
プレイ(ヘッドマウントディスプレイ)、ナビゲーション
システム、音響再生装置(カーオーディオ、オーディオ
コンポ等)、ノート型パーソナルコンピュータ、ゲーム
機器、携帯情報端末(モバイルコンピュータ、携帯電
話、携帯型ゲーム機または電子書籍等)、記録媒体を備
えた画像再生装置(具体的にはDigital Versatile Disc
(ＤＶＤ)等の記録媒体を再生し、その画像を表示しうる
ディスプレイを備えた装置)などが挙げられる。特に、
斜め方向から画面を見る機会が多い携帯情報端末は、視
野角の広さが重要視されるため、半導体装置を用いるこ
とが望ましい。それら電子機器の具体例を図１７に示
す。As electronic equipment using the semiconductor device of the present invention, a video camera, a digital camera, a goggle type display (head mount display), a navigation system, a sound reproducing device (car audio, audio component system, etc.), a notebook type personal computer, A game device, a mobile information terminal (a mobile computer, a mobile phone, a portable game machine, an electronic book, or the like), an image reproducing device including a recording medium (specifically, a Digital Versatile Disc
(DVD) and other recording media, and a device equipped with a display capable of displaying the image). In particular,
It is desirable to use a semiconductor device for a portable information terminal, which often sees the screen from an oblique direction, because a wide viewing angle is important. Specific examples of these electronic devices are shown in FIGS.
【０２８５】図１７(Ａ)は発光素子表示装置であり、筐
体３００１、支持台３００２、表示部３００３、スピー
カー部３００４、ビデオ入力端子３００５等を含む。本
発明の半導体装置は表示部３００３に用いることができ
る。半導体装置は自発光型であるためバックライトが必
要なく、液晶ディスプレイよりも薄い表示部とすること
ができる。なお、発光素子表示装置は、パソコン用、Ｔ
Ｖ放送受信用、広告表示用などの全ての情報表示用表示
装置が含まれる。FIG. 17A shows a light emitting element display device, which includes a housing 3001, a supporting base 3002, a display portion 3003, a speaker portion 3004, a video input terminal 3005, and the like. The semiconductor device of the present invention can be used for the display portion 3003. Since the semiconductor device is a self-luminous type, it does not need a backlight and can have a thinner display portion than a liquid crystal display. The light-emitting element display device is for a personal computer, T
All display devices for displaying information such as V broadcast reception and advertisement display are included.
【０２８６】図１７(Ｂ)はデジタルスチルカメラであ
り、本体３１０１、表示部３１０２、受像部３１０３、
操作キー３１０４、外部接続ポート３１０５、シャッタ
ー３１０６等を含む。本発明の半導体装置は表示部３１
０２に用いることができる。FIG. 17B shows a digital still camera including a main body 3101, a display portion 3102, an image receiving portion 3103,
An operation key 3104, an external connection port 3105, a shutter 3106 and the like are included. The semiconductor device of the present invention includes a display unit 31.
02 can be used.
【０２８７】図１７(Ｃ)はノート型パーソナルコンピュ
ータであり、本体３２０１、筐体３２０２、表示部３２
０３、キーボード３２０４、外部接続ポート３２０５、
ポインティングマウス３２０６等を含む。本発明の半導
体装置は表示部３２０３に用いることができる。FIG. 17C shows a laptop personal computer, which has a main body 3201, a housing 3202, and a display portion 32.
03, keyboard 3204, external connection port 3205,
A pointing mouse 3206 and the like are included. The semiconductor device of the present invention can be used for the display portion 3203.
【０２８８】図１７(Ｄ)はモバイルコンピュータであ
り、本体３３０１、表示部３３０２、スイッチ３３０
３、操作キー３３０４、赤外線ポート３３０５等を含
む。本発明の半導体装置は表示部２３０２に用いること
ができる。FIG. 17D shows a mobile computer, which has a main body 3301, a display portion 3302, and a switch 330.
3, operation keys 3304, infrared port 3305 and the like. The semiconductor device of the present invention can be used for the display portion 2302.
【０２８９】図１７(Ｅ)は記録媒体を備えた携帯型の画
像再生装置(具体的にはＤＶＤ再生装置)であり、本体３
４０１、筐体３４０２、表示部Ａ３４０３、表示部Ｂ３
４０４、記録媒体(ＤＶＤ等)読込部３４０５、操作キー
３４０６、スピーカー部３４０７等を含む。表示部Ａ３
４０３は主として画像情報を表示し、表示部Ｂ３４０４
は主として文字情報を表示するが、本発明の半導体装置
はこれら表示部Ａ、Ｂ３４０３、３４０４に用いること
ができる。なお、記録媒体を備えた画像再生装置には家
庭用ゲーム機器なども含まれる。FIG. 17 (E) shows a portable image reproducing device (specifically, a DVD reproducing device) equipped with a recording medium.
401, housing 3402, display unit A3403, display unit B3
404, a recording medium (DVD or the like) reading unit 3405, operation keys 3406, a speaker unit 3407, and the like. Display A3
403 mainly displays image information, and a display unit B3404
Mainly displays character information, but the semiconductor device of the present invention can be used for these display portions A, B3403, 3404. Note that the image reproducing device provided with the recording medium includes a home game machine and the like.
【０２９０】図１７(Ｆ)はゴーグル型ディスプレイ(ヘ
ッドマウントディスプレイ)であり、本体３５０１、表
示部３５０２、アーム部３５０３を含む。本発明の半導
体装置は表示部３５０２に用いることができる。FIG. 17F shows a goggle type display (head mount display), which includes a main body 3501, a display portion 3502 and an arm portion 3503. The semiconductor device of the present invention can be used for the display portion 3502.
【０２９１】図１７(Ｇ)はビデオカメラであり、本体３
６０１、表示部３６０２、筐体３６０３、外部接続ポー
ト３６０４、リモコン受信部３６０５、受像部３６０
６、バッテリー３６０７、音声入力部３６０８、操作キ
ー３６０９等を含む。本発明の半導体装置は表示部３６
０２に用いることができる。FIG. 17G shows a video camera, which is a main body 3
601, display unit 3602, housing 3603, external connection port 3604, remote control receiving unit 3605, image receiving unit 360
6, a battery 3607, a voice input unit 3608, operation keys 3609, and the like. The semiconductor device of the present invention includes a display unit 36.
02 can be used.
【０２９２】図１７(Ｈ)は携帯電話であり、本体３７０
１、筐体３７０２、表示部３７０３、音声入力部３７０
４、音声出力部３７０５、操作キー３７０６、外部接続
ポート３７０７、アンテナ３７０８等を含む。本発明の
半導体装置は表示部３７０３に用いることができる。な
お、表示部３７０３は黒色の背景に白色の文字を表示す
ることで携帯電話の消費電流を抑えることができる。FIG. 17H shows a mobile phone, which is a main body 370.
1, housing 3702, display unit 3703, voice input unit 370
4, a voice output unit 3705, operation keys 3706, an external connection port 3707, an antenna 3708, and the like. The semiconductor device of the present invention can be used for the display portion 3703. Note that the display portion 3703 can suppress current consumption of the mobile phone by displaying white characters on a black background.
【０２９３】なお、将来的に有機発光材料の発光輝度が
高くなれば、出力した画像情報を含む光をレンズ等で拡
大投影してフロント型若しくはリア型のプロジェクター
に用いることも可能となる。If the emission brightness of the organic light emitting material becomes higher in the future, it is possible to magnify and project the output light containing the image information with a lens or the like and use it for a front type or rear type projector.
【０２９４】また、上記電子機器はインターネットやＣ
ＡＴＶ(ケーブルテレビ)などの電子通信回線を通じて配
信された情報を表示することが多くなり、特に動画情報
を表示する機会が増してきている。有機発光材料の応答
速度は非常に高いため、半導体装置は動画表示に好まし
い。[0294] Further, the above electronic devices are the Internet or C
Information distributed through electronic communication lines such as ATV (cable television) is often displayed, and in particular, opportunities for displaying moving image information are increasing. Since the response speed of the organic light emitting material is very high, the semiconductor device is suitable for displaying moving images.
【０２９５】また、半導体装置は発光している部分が電
力を消費するため、発光部分が極力少なくなるように情
報を表示することが望ましい。従って、携帯情報端末、
特に携帯電話や音響再生装置のような文字情報を主とす
る表示部に半導体装置を用いる場合には、非発光部分を
背景として文字情報を発光部分で形成するように駆動す
ることが望ましい。Since the semiconductor device consumes power in the light emitting portion, it is desirable to display information so that the light emitting portion is reduced as much as possible. Therefore, the personal digital assistant,
In particular, when a semiconductor device is used for a display unit mainly for character information such as a mobile phone and a sound reproducing device, it is desirable to drive so that the character information is formed by the light emitting portion with the non-light emitting portion as the background.
【０２９６】以上の様に、本発明の適用範囲は極めて広
く、あらゆる分野の電子機器に用いることが可能であ
る。また、本実施例の電子機器は実施例１〜１４に示し
たいずれの構成の半導体装置を用いても良い。As described above, the applicable range of the present invention is extremely wide, and the present invention can be applied to electronic devices in all fields. Further, the electronic device of this embodiment may use the semiconductor device having any of the structures shown in Embodiments 1 to 14.
【０２９７】[実施例１６]本発明におけるトランジスタ
のしきい値補正の方法として、補正に用いるトランジス
タのゲート・ドレイン間を短絡してダイオード化した状
態でソース・ドレイン間に電流を流し、ソース・ドレイ
ン間の電圧がトランジスタのしきい値に等しくなる現象
を利用しているが、これは本発明で紹介したような画素
部への適用のみならず、駆動回路への応用も可能であ
る。[Embodiment 16] As a method of correcting the threshold value of a transistor according to the present invention, a current is supplied between the source and the drain in a state where the gate and the drain of the transistor used for the correction are short-circuited to form a diode. The phenomenon in which the voltage between the drains becomes equal to the threshold value of the transistor is used, but this can be applied not only to the pixel portion introduced in the present invention but also to a driving circuit.
【０２９８】例として、電流を画素などへ出力する駆動
回路における、電流源回路を挙げる。電流源回路は、入
力された電圧信号から、所望の電流を出力する回路であ
る。電流源回路内の電流源トランジスタのゲート電極に
電圧信号が入力され、そのゲート・ソース間電圧に応じ
た電流が、電流源トランジスタを介して出力される。つ
まり、電流源トランジスタのしきい値補正に、本発明の
しきい値補正方法を用いる。As an example, a current source circuit in a drive circuit that outputs a current to a pixel will be described. The current source circuit is a circuit that outputs a desired current from the input voltage signal. A voltage signal is input to the gate electrode of the current source transistor in the current source circuit, and a current corresponding to the gate-source voltage is output via the current source transistor. That is, the threshold correction method of the present invention is used for the threshold correction of the current source transistor.
【０２９９】図２６（Ａ）に、電流源回路の利用例を示
す。シフトレジスタより順次サンプリングパルスが出力
され、該サンプリングパルスはそれぞれの電流源回路９
００１へと入力され、該サンプリングパルスが電流源回
路９００１に入力されたタイミングに従って、映像信号
のサンプリングを行う。この場合、サンプリング動作は
点順次で行われる。FIG. 26A shows an example of using the current source circuit. Sampling pulses are sequentially output from the shift register, and the sampling pulses are supplied to the respective current source circuits 9
The sampling signal is input to 001 and the sampling pulse is sampled according to the timing when the sampling pulse is input to the current source circuit 9001. In this case, the sampling operation is performed dot-sequentially.
【０３００】簡単な動作タイミングを図２６（Ｂ）に示
す。ｉ行目のゲート信号線が選択されている期間は、シ
フトレジスタからサンプリングパルスが出力され、映像
信号のサンプリングを行う期間と、帰線期間とに分けら
れる。この帰線期間において、本発明のしきい値補正動
作、つまり、各部の電位を初期化したり、トランジスタ
のしきい値電圧を取得したりする一連の動作を行う。つ
まり、しきい値取得動作は１水平期間ごとに行うことが
出来る。A simple operation timing is shown in FIG. The period in which the gate signal line of the i-th row is selected is divided into a period in which sampling pulses are output from the shift register and sampling of the video signal and a blanking period. In this blanking period, the threshold value correcting operation of the present invention, that is, the series of operations of initializing the potential of each part and acquiring the threshold voltage of the transistor is performed. That is, the threshold acquisition operation can be performed every horizontal period.
【０３０１】図２７（Ａ）に、図２６とは異なる構成の
電流を画素などへ出力する駆動回路の構成を示す。図２
６の場合と異なる点としては、１段のサンプリングパル
スによって制御される電流源回路９００１は、９００１
Ａ、９００１Ｂの２つとなっており、電流源制御信号に
よって、双方の動作が選択される。FIG. 27A shows a structure of a driver circuit which outputs a current having a structure different from that of FIG. 26 to a pixel or the like. Figure 2
The difference from the case of No. 6 is that the current source circuit 9001 controlled by one-stage sampling pulse is
There are two, A and 9001B, and both operations are selected by the current source control signal.
【０３０２】図２７（Ｂ）に示すように、電流源制御信
号は、例えば１水平期間ごとに切り替わるようにする。
すると電流源回路９００１Ａ、９００１Ｂの動作は、一
方が画素などへの電流出力を行い、他方が映像信号の入
力などを行う。これが行ごとに入れ替わり行われる。こ
の場合、サンプリング動作は線順次で行われる。As shown in FIG. 27B, the current source control signal is switched, for example, every horizontal period.
Then, in the operation of the current source circuits 9001A and 9001B, one outputs a current to a pixel or the like and the other inputs a video signal. This is done line by line. In this case, the sampling operation is performed line-sequentially.
【０３０３】図２８（Ａ）に、さらに異なる構成の駆動
回路の構成を示す。ここでは、１段のサンプリングパル
スによって制御される電流源回路９００１は、９００１
Ａ、９００１Ｂ、９００１Ｃの３つとなっており、ビデ
オ入力制御信号、出力制御信号によって、それぞれの動
作が選択される。FIG. 28A shows the structure of a drive circuit having a different structure. Here, the current source circuit 9001 controlled by one-stage sampling pulse is
A, 9001B, and 9001C, and each operation is selected by a video input control signal and an output control signal.
【０３０４】図２８（Ｂ）に示すように、ビデオ入力制
御信号、出力制御信号によって、１水平期間ごとに、電
流源回路９００１Ａ〜９００１Ｃの動作が、しきい値補
正→映像信号入力→画素への電流出力といった順に切り
替わるようにする。サンプリング動作は、図２７に示し
た構成と同様、線順次で行われる。As shown in FIG. 28B, the operation of the current source circuits 9001A to 9001C is changed from the threshold value correction to the video signal input to the pixel every horizontal period by the video input control signal and the output control signal. The current output is changed in order. The sampling operation is performed line-sequentially as in the configuration shown in FIG.
【０３０５】図２９（Ａ）に、さらに異なる構成の駆動
回路の構成を示す。図２６〜９０３においては、映像信
号の形式はデジタル・アナログを問わないが、図２９
（Ａ）の構成では、デジタル映像信号を入力する。入力
されたデジタル映像信号は、サンプリングパルスの出力
に従って第１のラッチ回路に取りこまれ、一行分の映像
信号の取り込みが終了した後、第２のラッチ回路に転送
され、その後、各電流源回路９００１Ａ〜９００１Ｃへ
と入力される。ここで、電流源回路９００１Ａ〜９００
１Ｃは、それぞれから出力される電流値が異なってい
る。例えば、電流値の比が１：２：４となっている。つ
まり、並列にｎ個の電流源回路を配置し、その電流値の
比を１：２：４：・・・２(n-1)とし、各電流源回路か
ら出力される電流を足し合わせることにより、出力され
る電流値を線形的に変化させることが出来る。FIG. 29A shows the structure of a drive circuit having a different structure. 26 to 903, the format of the video signal may be digital or analog, but FIG.
In the configuration of (A), a digital video signal is input. The input digital video signal is taken into the first latch circuit according to the output of the sampling pulse, and after the video signal for one row is taken in, it is transferred to the second latch circuit, and then each current source circuit. It is input to 9001A to 9001C. Here, the current source circuits 9001A to 9001
1C has different current values output from them. For example, the current value ratio is 1: 2: 4. That is, n current source circuits are arranged in parallel, the ratio of the current values is set to 1: 2: 4: ... 2(n-1) , and the currents output from the current source circuits are added together. Thus, the output current value can be changed linearly.
【０３０６】動作タイミングは、図２６に示したものと
ほぼ同様であり、サンプリング動作を行わない帰線期間
内に、電流源回路９００１において、しきい値補正動作
が行われ、続いてラッチ回路に保持されているデータが
転送され、電流源回路９００１においてＶ−Ｉ変換を行
い、画素へ電流を出力する。サンプリング動作は、図２
７に示した構成と同様、線順次で行われる。The operation timing is almost the same as that shown in FIG. 26, and the threshold correction operation is performed in the current source circuit 9001 within the blanking period in which the sampling operation is not performed, and then the latch circuit is operated. The held data is transferred, V-I conversion is performed in the current source circuit 9001, and a current is output to the pixel. The sampling operation is shown in Figure 2.
Similar to the configuration shown in FIG. 7, line sequential processing is performed.
【０３０７】図３０（Ａ）に、さらに異なる構成の電流
を画素などへ出力する駆動回路の構成を示す。この構成
では、ラッチ回路に取り込まれたデジタル映像信号は、
ラッチ信号の入力によってＤ／Ａ変換回路へと転送さ
れ、アナログ映像信号へと変換され、該アナログ映像信
号が各電流源回路９００１へと入力されて、電流が出力
される。FIG. 30A shows the structure of a driver circuit for outputting a current having a different structure to a pixel or the like. With this configuration, the digital video signal captured by the latch circuit is
When the latch signal is input, it is transferred to the D / A conversion circuit and converted into an analog video signal. The analog video signal is input to each current source circuit 9001 and a current is output.
【０３０８】また、このようなＤ／Ａ変換回路に、例え
ばガンマ補正用の機能を持たせても良い。Further, such a D / A conversion circuit may be provided with a function for gamma correction, for example.
【０３０９】図３０（Ｂ）に示すように、帰線期間内に
しきい値補正、ラッチデータ転送が行われ、ある行のサ
ンプリング動作が行われている期間に、前行の映像信号
のＶ−Ｉ変換、画素などへの電流の出力が行われる。サ
ンプリング動作は、図２７に示した構成と同様、線順次
で行われる。As shown in FIG. 30B, during the period in which the threshold value correction and the latch data transfer are performed within the blanking period and the sampling operation of a certain row is performed, V- of the video signal of the previous row is I conversion and current output to pixels are performed. The sampling operation is performed line-sequentially as in the configuration shown in FIG.
【０３１０】以上に示した構成に限らず、電流源回路に
よってＶ−Ｉ変換を行うような場合には、本発明のしき
い値補正手段の適用が可能である。また、図２７、図２
８に示したように、複数の電流源回路を並列に配置し、
切り替えて使用するといった構成を、図２９、図３０等
の構成と組み合わせて使用しても良いThe threshold value correcting means of the present invention is applicable not only to the above-mentioned configuration but also to the case where the V-I conversion is performed by the current source circuit. 27 and 2
As shown in FIG. 8, a plurality of current source circuits are arranged in parallel,
The configuration of switching and using may be used in combination with the configuration of FIG. 29, FIG. 30 or the like.
【発明の効果】本発明によると、容量手段の容量値等の
ばらつきの影響等を受けることなく、正常に画齟ごとの
ＴＦＴのしきい値ばらつきを補正することが出来る。従
来例と比べても、より簡単な動作原理に基づいており、
さらに素子数等が大きく増加することがないため、開口
率等が低くなる心配もなく、大変効果的といえる。According to the present invention, the variation in the threshold value of the TFT for each drawing can be corrected normally without being affected by the variation in the capacitance value of the capacitance means. Based on a simpler operating principle than the conventional example,
Furthermore, since the number of elements does not increase significantly, there is no concern that the aperture ratio will decrease, and it can be said that it is very effective.
【図１】 本発明の半導体装置における画素構成の一
形態を示す図。FIG. 1 is a diagram showing one mode of a pixel structure in a semiconductor device of the present invention.
【図２】 図１に示した画素の駆動について説明する
図。FIG. 2 is a diagram illustrating driving of the pixel shown in FIG.
【図３】 一般的に用いられる半導体装置の画素の構
成例を示す図。FIG. 3 is a diagram showing a configuration example of a pixel of a commonly used semiconductor device.
【図４】 デジタル映像信号を用いて時間階調方式に
よって駆動する場合の画素の構成を示す図。FIG. 4 is a diagram showing a configuration of a pixel when driven by a time gray scale method using a digital video signal.
【図５】 しきい値ばらつきの補正が可能な画素の構
成を示す図。FIG. 5 is a diagram showing a pixel configuration capable of correcting threshold variation.
【図６】 図５に示した画素の駆動について説明する
図。6A and 6B are diagrams illustrating driving of the pixel illustrated in FIG.
【図７】 本発明の一実施例であるアナログ映像信号
入力方式の半導体装置の構成例を示す図。FIG. 7 is a diagram showing a configuration example of a semiconductor device of an analog video signal input system which is an embodiment of the present invention.
【図８】 図７に示した半導体装置におけるソース信
号線駆動回路およびゲート信号線駆動回路の構成例を示
す図。8 is a diagram showing a configuration example of a source signal line driver circuit and a gate signal line driver circuit in the semiconductor device shown in FIG.
【図９】 本発明の一実施例であるデジタル映像信号
入力方式の半導体装置の構成例を示す図。FIG. 9 is a diagram showing a configuration example of a digital video signal input type semiconductor device according to an embodiment of the present invention.
【図１０】 図９に示した半導体装置におけるソース
信号線駆動回路の構成例を示す図。10 is a diagram showing a configuration example of a source signal line driver circuit in the semiconductor device shown in FIG.
【図１１】 図８と異なる構成のゲート信号線駆動回
路の構成例を示す図。11 is a diagram showing a configuration example of a gate signal line driver circuit having a different configuration from FIG.
【図１２】 図１１に示したゲート信号線駆動回路の
パルス出力タイミングを説明する図。12 is a diagram illustrating pulse output timing of the gate signal line driver circuit illustrated in FIG.
【図１３】 半導体装置の製造工程例を示す図。FIG. 13 is a diagram showing an example of a manufacturing process of a semiconductor device.
【図１４】 半導体装置の製造工程例を示す図。FIG. 14 is a diagram showing an example of a manufacturing process of a semiconductor device.
【図１５】 半導体装置の製造工程例を示す図。FIG. 15 is a diagram showing an example of a manufacturing process of a semiconductor device.
【図１６】 半導体装置の外観図および断面図。16A and 16B are an external view and a cross-sectional view of a semiconductor device.
【図１７】 本発明が適用可能な電子機器の例を示す
図。FIG. 17 is a diagram showing an example of an electronic device to which the present invention can be applied.
【図１８】 本発明の半導体装置における画素構成の
一実施例を示す図。FIG. 18 is a diagram showing an example of a pixel configuration in a semiconductor device of the present invention.
【図１９】 図１８に示した画素の駆動について説明
する図。19 is a diagram illustrating driving of the pixel shown in FIG.
【図２０】 本発明の半導体装置における画素構成の
一実施例および動作について示す図。20A and 20B are diagrams showing an embodiment and operation of a pixel configuration in a semiconductor device of the invention.
【図２１】 本発明の半導体装置における画素構成の
一実施例を示す図。FIG. 21 is a diagram showing an example of a pixel configuration in a semiconductor device of the invention.
【図２２】 本発明の半導体装置における画素構成の
一実施例を示す図。FIG. 22 is a diagram showing an example of a pixel configuration in a semiconductor device of the invention.
【図２３】 本発明の半導体装置における画素構成の
一実施例を示す図。FIG. 23 is a diagram showing an example of a pixel configuration in a semiconductor device of the invention.
【図２４】 本発明の半導体装置を駆動する際の動作
タイミングの一例を示す図。FIG. 24 is a diagram showing an example of operation timing when a semiconductor device of the present invention is driven.
【図２５】 従来例と本発明における回路の動作原理
を説明する図。FIG. 25 is a diagram illustrating an operation principle of a circuit according to a conventional example and the present invention.
【図２６】 本発明のしきい値補正原理を用いて電流
源回路を構成する例を示す図。FIG. 26 is a diagram showing an example of configuring a current source circuit using the threshold value correction principle of the present invention.
【図２７】 本発明のしきい値補正原理を用いて電流
源回路を構成する例を示す図。FIG. 27 is a diagram showing an example of configuring a current source circuit using the threshold value correction principle of the present invention.
【図２８】 本発明のしきい値補正原理を用いて電流
源回路を構成する例を示す図。FIG. 28 is a diagram showing an example of configuring a current source circuit using the threshold value correction principle of the present invention.
【図２９】 本発明のしきい値補正原理を用いて電流
源回路を構成する例を示す図。FIG. 29 is a diagram showing an example of configuring a current source circuit using the threshold value correction principle of the present invention.
【図３０】 本発明のしきい値補正原理を用いて電流
源回路を構成する例を示す図。FIG. 30 is a diagram showing an example of configuring a current source circuit using the threshold value correction principle of the present invention.
─────────────────────────────────────────────────────フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６４２ Ｇ０９Ｇ 3/20 ６４２Ａ Ｈ０１Ｌ 29/786 Ｈ０５Ｂ 33/14 Ａ Ｈ０５Ｂ 33/14 Ｈ０１Ｌ 29/78 ６１４ Ｆターム(参考） 3K007 AB17 BA06 DB03 GA00 GA04 5C080 AA06 BB05 DD05 EE28 FF11 JJ02 JJ03 JJ04 JJ06 5C094 AA03 AA53 BA03 BA27 CA19 DB04 FB19 HA08 5F110 AA30 BB02 BB04 CC02 DD01 DD02 DD03 DD05 DD13 DD14 DD15 DD17 EE01 EE02 EE03 EE04 EE06 EE09 EE23 EE44 FF02 FF04 FF09 FF28 FF30 FF36 GG01 GG02 GG13 GG14 GG15 GG25 GG32 GG43 GG45 GG47 GG51 HJ01 HJ04 HJ12 HJ13 HJ23 HL03 HL04 HL07 HL12 HL23 HM15 HM18 NN03 NN22 NN23 NN24 NN27 NN34 NN35 NN36 NN71 NN73 PP01 PP02 PP03 PP04 PP05 PP06 PP10 PP34 PP35 QQ04 QQ09 QQ19 QQ23 QQ24 QQ25 QQ28─────────────────────────────────────────────────── ─── Continuation of front page (51) Int.Cl.7 Identification code FI theme code (reference) G09G 3/20 642 G09G 3/20 642A H01L 29/786 H05B 33/14 A H05B 33/14 H01L 29/78 614 F-term (reference) 3K007 AB17 BA06 DB03 GA00 GA04 5C080 AA06 BB05 DD05 EE28 FF11 JJ02 JJ03 JJ04 JJ06 5C094 AA03 AA53 BA03 BA27 CA19 DB04 FB19 HA08 5F110 AA30 BB02 BB04 CC02 DD01 DD02 DD03 DD05 DD13 DD14 DD15 DD17 EE01 EE02 EE03 EE04 EE06 EE09 EE23 EE44 FF02 FF04 FF09 FF28 FF30 FF36 GG01 GG02 GG13 GG14 GG15 GG25 GG32 GG43 GG45 GG47 GG51 PP35 PP35 PP23 PP23 NN04 NN04 NN04 NN04 NN04 NN04 NN04 NN04 QQ04 QQ09 QQ19 QQ23 QQ24 QQ25 QQ28
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