【０００１】[0001]
【発明の属する技術分野】本発明は、フローティングゲ
ートおよびコントロールゲートを有し、フローティング
ゲート間に絶縁膜を配置した半導体記憶装置およびその
製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device having a floating gate and a control gate, and an insulating film arranged between the floating gates, and a manufacturing method thereof.
【０００２】[0002]
【従来の技術】従来から、フローティングゲートおよび
コントロールゲートを有する半導体記憶装置において、
低電圧化を図るために、カップリング比を増大させる方
法が検討されてきた。カップリング比＝Ｃ2／（Ｃl＋Ｃ2）Ｃl：フローティングゲート・半導体基板間の結合容量Ｃ2：フローティングゲート・コントロールゲート間の
結合容量2. Description of the Related Art Conventionally, in a semiconductor memory device having a floating gate and a control gate,
A method of increasing the coupling ratio has been studied in order to reduce the voltage. Coupling ratio = C2 / (Cl + C2 ) Cl : Coupling capacitance between floating gate and semiconductor substrate C2 : Coupling capacitance between floating gate and control gate
【０００３】例えば、特開平９−１０２５５４号公報に
は、ＳＴＩ（Shallow Trench Isolation）６６を適用し
た半導体記憶装置の製造方法が記載されている。図６〜
９は、前記の半導体記憶装置の製造方法を説明するため
の概略断面工程図であり、図６〜９の（ａ）〜（ｐ）お
よび（ａ’）〜（ｐ’）は、それぞれ直交する断面を示
す。For example, Japanese Patent Application Laid-Open No. 9-102554 discloses a method of manufacturing a semiconductor memory device to which STI (Shallow Trench Isolation) 66 is applied. 6-
9 is a schematic cross-sectional process diagram for explaining the method of manufacturing the semiconductor memory device, and (a) to (p) and (a ') to (p') of FIGS. 6 to 9 are orthogonal to each other. A cross section is shown.
【０００４】図６〜９に基づいて、従来の半導体記憶装
置の製造方法について説明する。まず、半導体基板６１
（例えば、Ｐ型シリコン半導体基板）の活性領域上に、
公知の技術によりＳＴＩ６６を形成する。すなわち、Ｐ
型シリコン半導体基板６１上に、熱酸化法により、第１
絶縁膜として第１のシリコン酸化膜６２を形成し、ＣＶ
Ｄ（化学気相成長）法により、第２絶縁膜としてシリコ
ン窒化膜６３を形成し、さらにフォトリソグラフィ技術
によりレジストパターン（パターンニング用レジスト）
６４を形成する［図６（ａ）および（ａ’）参照］。A conventional method of manufacturing a semiconductor memory device will be described with reference to FIGS. First, the semiconductor substrate 61
(Eg, on a P-type silicon semiconductor substrate) active region,
The STI 66 is formed by a known technique. That is, P
A first silicon semiconductor substrate 61 by a thermal oxidation method.
A first silicon oxide film 62 is formed as an insulating film, and CV
A silicon nitride film 63 is formed as a second insulating film by a D (chemical vapor deposition) method, and a resist pattern (patterning resist) is formed by a photolithography technique.
64 is formed [see FIGS. 6 (a) and 6 (a ′)].
【０００５】次に、レジストパターン６４をマスクとし
て、反応性イオンエッチングによりシリコン窒化膜６３
および第１のシリコン酸化膜６２を順次エッチングす
る。レジストパターン６４を除去した後、シリコン窒化
膜６３をマスクとしてＰ型シリコン半導体基板６１を反
応性イオンエッチングにより深くエッチバックする［図
６（ｂ）および（ｂ’）参照］。Next, the silicon nitride film 63 is formed by reactive ion etching using the resist pattern 64 as a mask.
Then, the first silicon oxide film 62 is sequentially etched. After removing the resist pattern 64, the P-type silicon semiconductor substrate 61 is deeply etched back by reactive ion etching using the silicon nitride film 63 as a mask [see FIGS. 6 (b) and 6 (b ')].
【０００６】さらに全面に第３絶縁膜として第２のシリ
コン酸化膜６５を形成し［図６（ｃ）および（ｃ’）参
照］、シリコン窒化膜６３上に堆積されたこの第２のシ
リコン酸化膜６５をＣＭＰ（化学的機械的研磨）法によ
りシリコン窒化膜６３が露出するまで研磨する［図６
（ｄ）および（ｄ’）参照］。これにより第２のシリコ
ン酸化膜６５はシリコン窒化膜６３と同じ高さに平坦化
される。その後、シリコン窒化膜６３および第１のシリ
コン酸化膜６２を取り除くことにより、ＳＴＩ６６の形
成が完了する［図６（ｅ）および（ｅ’）参照］。Further, a second silicon oxide film 65 is formed on the entire surface as a third insulating film [see FIGS. 6C and 6C], and the second silicon oxide film deposited on the silicon nitride film 63 is formed. The film 65 is polished by CMP (chemical mechanical polishing) until the silicon nitride film 63 is exposed [FIG.
(D) and (d ')]. As a result, the second silicon oxide film 65 is flattened to the same height as the silicon nitride film 63. Then, the formation of the STI 66 is completed by removing the silicon nitride film 63 and the first silicon oxide film 62 [see FIGS. 6 (e) and (e ′)].
【０００７】次に、熱酸化法によりトンネル酸化膜６７
を形成し、その上に膜厚が１００ｎｍ〜２００ｎｍ程度
で、リンが不純物としてドープされたポリシリコン膜６
８を形成する［図７（ｆ）および（ｆ’）参照］。さら
に、その上にレジストを塗布し、フォトリソグラフィ技
術によりパターニングしてレジストパターン６９を形成
する。次に、レジストパターン６９をマスクとして用い
て、反応性イオンエッチングによりポリシリコン膜６８
をエッチングして、第１導電膜として第１のポリシリコ
ンパターン７０を形成する［図７（ｇ）および（ｇ’）
参照］。Next, the tunnel oxide film 67 is formed by the thermal oxidation method.
And a polysilicon film 6 having a film thickness of about 100 nm to 200 nm and doped with phosphorus as an impurity.
8 [see FIGS. 7 (f) and (f ′)]. Further, a resist is applied thereon and patterned by a photolithography technique to form a resist pattern 69. Next, using the resist pattern 69 as a mask, a polysilicon film 68 is formed by reactive ion etching.
Is etched to form a first polysilicon pattern 70 as a first conductive film [FIGS. 7 (g) and (g ′)].
reference].
【０００８】次に、Ｐ型シリコン半導体基板６１上の全
面に、ＣＶＤ（化学気相成長）法により膜厚１００〜２
００ｎｍ程度のシリコン酸化膜７１を形成する［図７
（ｈ）および（ｈ’）参照］。第１のポリシリコンパタ
ーン７０が露出するまで、反応性イオンエッチングによ
りシリコン酸化膜７１をエッチバックして、第１のポリ
シリコンパターン７０間のスペースに埋め込み絶縁膜
（第４絶縁膜）７２を形成する［図７（ｉ）および
（ｉ’）参照］。この際、第１のポリシリコンパターン
７０の側壁が一部露出する程度に埋め込み絶縁膜（第４
絶縁膜）７２を形成する。Next, a film thickness of 100 to 2 is formed on the entire surface of the P-type silicon semiconductor substrate 61 by the CVD (chemical vapor deposition) method.
A silicon oxide film 71 of about 00 nm is formed [FIG.
(H) and (h ')]. The silicon oxide film 71 is etched back by reactive ion etching until the first polysilicon pattern 70 is exposed to form a buried insulating film (fourth insulating film) 72 in the space between the first polysilicon patterns 70. [See FIG. 7 (i) and (i ′)]. At this time, the embedded insulating film (fourth insulating film) is formed to such an extent that a side wall of the first polysilicon pattern 70 is partially exposed.
An insulating film) 72 is formed.
【０００９】次に、ゲートカップリング比を上げるため
に、Ｐ型シリコン半導体基板６１上の全面に、リンが不
純物としてドープされたポリシリコン膜７３を１００ｎ
ｍ程度堆積する［図８（ｊ）および（ｊ’）参照］。こ
のポリシリコン膜７３を反応性イオンエッチングにより
エッチバックすることにより、フローティングゲートの
突起部となる第２のポリシリコンパターン（第２導電
膜）７４を形成する［図８（ｋ）および（ｋ’）参
照］。Next, in order to increase the gate coupling ratio, 100 n of a polysilicon film 73 doped with phosphorus as an impurity is formed on the entire surface of the P-type silicon semiconductor substrate 61.
About m are deposited [see FIGS. 8 (j) and (j ′)]. The polysilicon film 73 is etched back by reactive ion etching to form a second polysilicon pattern (second conductive film) 74 to be a protrusion of the floating gate [FIGS. 8 (k) and (k ′). )reference].
【００１０】次に、得られたＰ型シリコン半導体基板６
１上に順次、所定膜厚のシリコン酸化膜を形成し、ＣＶ
Ｄ法によりシリコン窒化膜を形成し、シリコン酸化膜を
堆積することにより、フローティングゲートとコントロ
ールゲートとの間の誘電膜となるＯＮＯ膜（層間容量
膜）７５を形成する。さらに、その上にリンが不純物と
してドープされたポリシリコン膜（シリサイド膜、第３
導電膜）７６を堆積する［図８（ｌ）および（ｌ’）参
照］。Next, the obtained P-type silicon semiconductor substrate 6
1. A silicon oxide film having a predetermined thickness is sequentially formed on 1 and CV
A silicon nitride film is formed by the D method, and a silicon oxide film is deposited to form an ONO film (interlayer capacitance film) 75 serving as a dielectric film between the floating gate and the control gate. Further, a polysilicon film (silicide film, third
A conductive film) 76 is deposited [see FIGS. 8 (l) and (l ′)].
【００１１】次に、レジストを塗布し、フォトリソグラ
フィ技術によりパターニングしてレジストパターン７７
を形成する。続いて、レジストパターン７７をマスクと
して用いて、反応性イオンエッチングにより、ポリシリ
コン膜７６、ＯＮＯ膜７５、第１のポリシリコンパター
ン７０および第２のポリシリコンパターン７４を順次エ
ッチングして、コントロールゲート７９およびフローテ
ィングゲート７８を形成する［図８（ｍ）および
（ｍ’）参照］。Next, a resist is applied and patterned by a photolithography technique to form a resist pattern 77.
To form. Then, using the resist pattern 77 as a mask, the polysilicon film 76, the ONO film 75, the first polysilicon pattern 70, and the second polysilicon pattern 74 are sequentially etched by reactive ion etching to form a control gate. 79 and the floating gate 78 are formed [see FIGS. 8 (m) and (m ')].
【００１２】次に、レジストパターン７７を除去した
後、その上にレジストを塗布し、フォトリソグラフィ技
術によりパターニングしてレジストパターン８０を形成
する。続いて、レジストパターン８０をマスクとして用
いて、反応性イオンエッチングにより、素子分離のため
の絶縁膜を選択的に取り除く。さらに、コントロールゲ
ート７９とレジストパターン８０をマスクとして用い
て、例えば、リンイオンおよび砒素イオンを順次注入
し、低濃度不純物拡散層（ソース）８１および高濃度不
純物拡散層（ソース）８２を形成する［図９（ｎ）およ
び（ｎ’）参照］。Next, after removing the resist pattern 77, a resist is applied thereon and patterned by a photolithography technique to form a resist pattern 80. Then, the insulating film for element isolation is selectively removed by reactive ion etching using the resist pattern 80 as a mask. Further, using the control gate 79 and the resist pattern 80 as a mask, for example, phosphorus ions and arsenic ions are sequentially implanted to form a low concentration impurity diffusion layer (source) 81 and a high concentration impurity diffusion layer (source) 82 [FIG. 9 (n) and (n ')].
【００１３】次に、レジストパターン８０を除去した
後、コントロールゲート７９をマスクとして用いて、例
えば、砒素をイオン注入し、高濃度不純物拡散層（ドレ
イン）８３を形成する［図８（ｏ）および（ｏ’）参
照］。その後、公知の技術により、層間絶縁膜としてシ
リコン酸化膜８４、ドレインコンタクト８５およびメタ
ル配線８６を形成し、半導体記憶装置を完成する［図８
（ｐ）および（ｐ’）参照］。Next, after removing the resist pattern 80, for example, arsenic is ion-implanted using the control gate 79 as a mask to form a high-concentration impurity diffusion layer (drain) 83 [FIG. (See o ')]. After that, a silicon oxide film 84, a drain contact 85, and a metal wiring 86 are formed as an interlayer insulating film by a known technique to complete the semiconductor memory device [FIG.
(P) and (p ')].
【００１４】[0014]
【発明が解決しようとする課題】上記のように容量のカ
ップリング比（ゲートカップリング比）の増大を目的と
する先行技術の例では、図８（ｊ）〜（ｋ）および
（ｊ’）〜（ｋ’）に示したように、憐が不純物として
ドープされたポリシリコン膜７３を１００ｎｍ程度堆積
し、このポリシリコン膜７３を反応性イオンエッチング
によりエッチバックすることにより、フローティングゲ
ートの突起部となる第２のポリシリコンパターン７４を
形成する。この工程において、隣接セル間のフローティ
ングゲートのスペース部がゲートカップリング比を増大
させようとすればするほど短絡し易くなり、短絡に至っ
た場合には半導体記憶装置の不良を引き起こしてしま
う。In the example of the prior art aiming to increase the coupling ratio (gate coupling ratio) of the capacitor as described above, FIGS. 8 (j) to 8 (k) and 8 (j ') are used. As shown in (k '), a polysilicon film 73 doped with arsenic as an impurity is deposited to a thickness of about 100 nm, and this polysilicon film 73 is etched back by reactive ion etching to form a protrusion of the floating gate. A second polysilicon pattern 74 which will become the following is formed. In this step, the more the space portion of the floating gate between the adjacent cells is made to increase the gate coupling ratio, the easier the short circuit occurs, and when the short circuit occurs, the semiconductor memory device becomes defective.
【００１５】また、上記の方法によれば、カップリング
比の増大を目的として、フローティングゲートの突起部
となる導電膜をエッチバック法により加工する際、フロ
ーティングゲート間のスペース幅が突起部となる導電膜
の膜厚の約３倍以上程度のスペースがなければ、突起部
となる導電膜がスペースに埋め込まれてしまい、エッチ
バックではサイドウォール状に加工できない。したがっ
て、このようなスペースの確保のために半導体記憶装置
を微細化することは困難となる。Further, according to the above method, when the conductive film to be the protrusion of the floating gate is processed by the etch back method for the purpose of increasing the coupling ratio, the space width between the floating gates becomes the protrusion. If there is no space of about 3 times or more of the film thickness of the conductive film, the conductive film to be the protrusion is buried in the space, and it cannot be processed into a sidewall shape by etch back. Therefore, it is difficult to miniaturize the semiconductor memory device to secure such a space.
【００１６】さらに、ポリシリコン膜を反応性イオンエ
ッチングによりエッチバックすることにより、フローテ
ィングゲートの突起部となる第２のポリシリコンパター
ン７４を形成する工程において、その第２のポリシリコ
ンパターンの表面はエッチングダメージにより粗くなり
易く、特に第２のポリシリコンパターンは、結晶粒界の
化学的結合力が弱いために、その表面が粗くなり易い。
また、化学構造上の理由により、不純物としてドープさ
れたリンが偏析し易い。Further, in the step of forming the second polysilicon pattern 74 which becomes the protrusion of the floating gate by etching back the polysilicon film by reactive ion etching, the surface of the second polysilicon pattern is The second polysilicon pattern is likely to be rough due to etching damage, and in particular, the surface of the second polysilicon pattern is likely to be rough because the grain boundary has a weak chemical bonding force.
Further, due to the chemical structure, phosphorus doped as an impurity is likely to segregate.
【００１７】このような表面にフローティングゲートと
コントロールゲートとの間の誘電膜となるＯＮＯ膜７５
を形成すると、フローティングゲート表面の酸化膜の膜
質が著しく劣化する。また、ポリシリコン膜の代わりに
単結晶シリコンを用いる場合には、ポリシリコン膜に比
べて、その表面が粗くなることやリンが偏析することを
抑制することができる。しかし、単結晶シリコンを形成
するためには、低温でアモルファスシリコンを形成し、
６００℃程度の温度で１０時間程度以上のアニールを施
して、アモルファスシリコンを単結晶化させなければな
らず、製造上実用的でない。An ONO film 75 serving as a dielectric film between the floating gate and the control gate is formed on such a surface.
Formation of the oxide film significantly deteriorates the quality of the oxide film on the surface of the floating gate. Further, when single crystal silicon is used instead of the polysilicon film, it is possible to suppress the surface from becoming rough and the segregation of phosphorus as compared with the polysilicon film. However, in order to form single crystal silicon, amorphous silicon is formed at low temperature,
Amorphous silicon must be single-crystallized by annealing at a temperature of about 600 ° C. for about 10 hours or more, which is not practical in manufacturing.
【００１８】本発明は、上記課題に鑑みなされたもので
あり、フローティングゲートおよびコントロールゲート
を有する半導体記憶装置において、フローティングゲー
トをフィールド領域に自己整合的に形成することによ
り、メモリセルの微細化を図るとともに、フローティン
グゲートとコントロールゲート間の誘電膜を容易に安定
した膜質で形成できる半導体記憶装置の製造方法を提供
することを目的とする。The present invention has been made in view of the above problems, and in a semiconductor memory device having a floating gate and a control gate, the floating gate is formed in a field region in a self-aligned manner to miniaturize a memory cell. At the same time, it is an object of the present invention to provide a method for manufacturing a semiconductor memory device in which a dielectric film between a floating gate and a control gate can be easily formed with stable film quality.
【００１９】[0019]
【課題を解決するための手段】かくして、本発明によれ
ば、半導体基板上にトンネル酸化膜を介して、上下２層
からなるフローティングゲート、層間容量膜およびコン
トロールゲートが順次形成されたメモリセルをマトリク
ス状に配置した半導体記憶装置の製造方法において、
（Ａ）前記半導体基板上に素子分離領域を形成し、活性
領域にトンネル酸化膜を形成する工程、（Ｂ）前記半導
体基板上に、下層フローティングゲートとなる第１導電
膜を形成する工程、（Ｃ）前記第１導電膜を前記素子分
離領域が露出するまで後退させ、得られた基板上の全面
に、上層フローティングゲートとなる第２導電膜を形成
し、該第２導電膜を第１導電膜上に残存するようにパタ
ーニングする工程、（Ｄ）前記第１導電膜および第２導
電膜をマスクにして素子分離領域を後退させる工程、お
よび（Ｅ）得られた基板上の全面に層間容量膜を形成
し、続いて第３導電膜を形成し、第３導電膜、層間容量
膜、第２導電膜および第１導電膜を順次パターニングし
て、コントロールゲート、層間容量膜およびフローティ
ングゲートからなるメモリセルを形成する工程を含むこ
とを特徴とする半導体記憶装置の製造方法が提供され
る。Thus, according to the present invention, there is provided a memory cell in which a floating gate, an interlayer capacitance film, and a control gate, which are two layers above and below, are sequentially formed on a semiconductor substrate via a tunnel oxide film. In a method of manufacturing a semiconductor memory device arranged in a matrix,
(A) forming an element isolation region on the semiconductor substrate and forming a tunnel oxide film in an active region; (B) forming a first conductive film to be a lower floating gate on the semiconductor substrate; C) The first conductive film is receded until the element isolation region is exposed, a second conductive film to be an upper floating gate is formed on the entire surface of the obtained substrate, and the second conductive film is used as the first conductive film. A step of patterning so as to remain on the film, (D) a step of receding the element isolation region by using the first conductive film and the second conductive film as a mask, and (E) an interlayer capacitance on the entire surface of the obtained substrate. A film is formed, then a third conductive film is formed, and the third conductive film, the interlayer capacitance film, the second conductive film, and the first conductive film are sequentially patterned to form a control gate, an interlayer capacitance film, and a floating gate. Method of manufacturing a semiconductor memory device which comprises a step of forming a Moriseru is provided.
【００２０】また、本発明によれば、上記の製造方法に
より得られた半導体記憶装置が提供される。Further, according to the present invention, there is provided a semiconductor memory device obtained by the above manufacturing method.
【００２１】[0021]
【発明の実施の形態】図１〜４に基づいて、本発明の半
導体記憶装置およびその製造方法について説明する。図
１〜４および図５は、本発明の半導体記憶装置の製造方
法を説明するための概略断面工程図および要部の概略平
面図であり、図１〜４の（ａ）〜（ｏ）および（ａ’）
〜（ｏ’）は、それぞれ図５のＸ−Ｘ’線断面およびＹ
−Ｙ’線断面を示す。図５における６ａは素子分離のた
めの絶縁膜を示す。BEST MODE FOR CARRYING OUT THE INVENTION A semiconductor memory device and a method of manufacturing the same according to the present invention will be described with reference to FIGS. 1 to 4 and 5 are schematic cross-sectional process diagrams and schematic plan views of essential parts for explaining the method for manufacturing a semiconductor memory device according to the present invention. FIGS. (A ')
(O ′) is a cross section taken along line XX ′ in FIG. 5 and Y, respectively.
The -Y 'line cross section is shown. Reference numeral 6a in FIG. 5 denotes an insulating film for element isolation.
【００２２】本発明の半導体記憶装置の半導体基板１
は、通常、半導体記憶装置に使用されるものであれば特
に限定されるものではなく、その導電型はＰ型、Ｎ型の
いずれであってもよい。その材料としては、例えばシリ
コン、ゲルマニウムなどの元素半導体、ＧａＡｓ、Ｉｎ
ＧａＡｓ、ＺｎＳｅなどの化合物半導体が挙げられ、中
でもシリコンが特に好ましい。Semiconductor substrate 1 of the semiconductor memory device of the present invention
Is not particularly limited as long as it is normally used in a semiconductor memory device, and its conductivity type may be either P type or N type. Examples of the material include elemental semiconductors such as silicon and germanium, GaAs and In.
Compound semiconductors such as GaAs and ZnSe are mentioned, and silicon is particularly preferable.
【００２３】まず、Ｐ型シリコン半導体基板のような半
導体基板１を、酸素雰囲気下、８００〜１０００℃程度
の温度範囲で１０〜３０分間程度、熱処理することによ
り、半導体基板１上に、第１絶縁膜として膜厚１０〜３
０ｎｍ程度のシリコン酸化膜２を形成する。次いで、公
知の方法により、全面に第２絶縁膜として膜厚１００〜
３００ｎｍ程度のシリコン窒化膜３を形成する。次に、
公知のフォトリソグラフィ技術により、所望の形状のレ
ジストパターン（パターンニング用レジスト）４を形成
する［図１（ａ）および（ａ’）参照］。このレジスト
パターン４をマスクとして用いてエッチングにより、第
２絶縁膜３をパターニングする。First, a semiconductor substrate 1 such as a P-type silicon semiconductor substrate is heat-treated in an oxygen atmosphere in a temperature range of about 800 to 1000 ° C. for about 10 to 30 minutes to form a first substrate on the semiconductor substrate 1. Insulating film thickness 10-3
A silicon oxide film 2 having a thickness of about 0 nm is formed. Then, by a known method, a film thickness of 100 to 100 is formed as a second insulating film on the entire surface.
A silicon nitride film 3 having a thickness of about 300 nm is formed. next,
A resist pattern (patterning resist) 4 having a desired shape is formed by a known photolithography technique [see FIGS. 1 (a) and 1 (a ')]. The second insulating film 3 is patterned by etching using the resist pattern 4 as a mask.
【００２４】次に、レジストパターン４を剥離した後、
第２絶縁膜３をマスクにして第１絶縁膜２をエッチング
し、さらにこれら第１絶縁膜および第２絶縁膜をマスク
にして半導体基板１をパターニングする［図１（ｂ）お
よび（ｂ’）参照］。次に、半導体基板１上の全面に第
３絶縁膜５として、例えば、シリコン酸化膜を形成する
［図１（ｃ）および（ｃ’）参照］。シリコン酸化膜
は、ＣＶＤ法、プラズマＣＶＤ法または高密度プラズマ
ＣＶＤ（ＨＤＰ−ＣＶＤ）法により形成することがで
き、その膜厚は４００〜８００ｎｍ程度である。Next, after removing the resist pattern 4,
The first insulating film 2 is etched using the second insulating film 3 as a mask, and the semiconductor substrate 1 is patterned using the first insulating film and the second insulating film as masks (FIGS. 1B and 1B ′). reference]. Next, for example, a silicon oxide film is formed as the third insulating film 5 on the entire surface of the semiconductor substrate 1 [see FIGS. 1 (c) and (c ')]. The silicon oxide film can be formed by a CVD method, a plasma CVD method or a high density plasma CVD (HDP-CVD) method, and its film thickness is about 400 to 800 nm.
【００２５】次に、ＲＩＥ法などのドライエッチング、
ＣＭＰ（化学的機械的研磨）法などの種々の方法によ
り、第３絶縁膜５を第２絶縁膜３が露出するまで後退さ
せる［図１（ｄ）および（ｄ’）参照］。ここで、後退
させる方法は、第２絶縁膜および第３絶縁膜の材質、膜
質などにより適宜選択することができる。例えば、第２
絶縁膜がシリコン窒化膜であり、第３絶縁膜がＨＤＰ−
ＣＶＤ法により形成されたシリコン酸化膜である場合に
は、ＣＭＰ法などが好ましい。Next, dry etching such as RIE,
The third insulating film 5 is made to recede until the second insulating film 3 is exposed by various methods such as a CMP (chemical mechanical polishing) method [see FIGS. 1 (d) and 1 (d ')]. Here, the method of retreating can be appropriately selected depending on the material and film quality of the second insulating film and the third insulating film. For example, second
The insulating film is a silicon nitride film and the third insulating film is HDP-
When the silicon oxide film is formed by the CVD method, the CMP method or the like is preferable.
【００２６】次に、第２絶縁膜３および第１絶縁膜２を
順次剥離する。第２絶縁膜３がシリコン窒化膜である場
合には、熱リン酸を用いたウェットエッチングで第２絶
縁膜３を剥離するのが好ましい。また、第１絶縁膜２が
酸化シリコン膜である場合には、希フッ酸を用いたウェ
ットエッチングで第１絶縁膜２を剥離するのが好ましい
［図１（ｅ）および（ｅ’）参照］。このようにして、
ＳＴＩ（Shallow Trench Isolation）６が形成される。
素子分離領域の形成方法は、上記のようなＳＴＩの形成
に限らず、ＬＯＣＯＳ法、トレンチ素子分離法など公知
の方法であってもよい。Next, the second insulating film 3 and the first insulating film 2 are sequentially peeled off. When the second insulating film 3 is a silicon nitride film, it is preferable to remove the second insulating film 3 by wet etching using hot phosphoric acid. Further, when the first insulating film 2 is a silicon oxide film, it is preferable to peel off the first insulating film 2 by wet etching using dilute hydrofluoric acid [see FIGS. 1 (e) and (e ′)]. . In this way
STI (Shallow Trench Isolation) 6 is formed.
The method for forming the element isolation region is not limited to the above STI formation, and may be a known method such as a LOCOS method or a trench element isolation method.
【００２７】次に、熱酸化法などよって、膜厚７〜１５
ｎｍ程度のトンネル酸化膜７を形成し、続いて下層フロ
ーティングゲート９を形成するための膜厚５０〜１５０
ｎｍ程度の第１導電膜８を全面に形成する［図２（ｆ）
および（ｆ’）参照］。第１導電膜８は、通常、フロー
ティングゲート使用される導電膜であれば、特に限定さ
れるものではなく、例えば、ポリシリコン、銅または銅
合金、アルミニウム、およびタングステン、タンタル、
チタンなどの高融点金属や高融点金属とのシリサイド、
ポリサイドなどが挙げられる。これらの中でもポリシリ
コンが特に好ましい。第１導電膜８は、スパッタ法、蒸
着法、ＣＶＤ法などにより形成することができ、その膜
厚は５０〜２００ｎｍ程度が好ましい。Next, a film thickness of 7 to 15 is formed by a thermal oxidation method or the like.
A film thickness of 50 to 150 for forming a tunnel oxide film 7 having a thickness of about nm and subsequently forming a lower floating gate 9.
The first conductive film 8 having a thickness of about nm is formed on the entire surface [FIG.
And (f ')]. The first conductive film 8 is not particularly limited as long as it is a conductive film used for a floating gate. For example, polysilicon, copper or copper alloy, aluminum, tungsten, tantalum,
Refractory metal such as titanium and silicide with refractory metal,
Examples include polycide. Of these, polysilicon is particularly preferable. The first conductive film 8 can be formed by a sputtering method, a vapor deposition method, a CVD method, or the like, and its film thickness is preferably about 50 to 200 nm.
【００２８】次に、ＳＴＩ（Shallow Trench Isolatio
n）６が露出するまで、第１導電膜８を後退させ、第１
導電膜８およびＳＴＩ６の表面を平坦化する［図２
（ｇ）および（ｇ’）参照］。後退させる方法は、第１
導電膜８の材料、膜質などにより適宜選択することがで
き、例えば、ＲＩＥ法などのドライエッチング、ＣＭＰ
（化学的機械的研磨）法などの種々の方法が挙げられ、
中でも、ＣＭＰ法が好ましい。なお、この工程の後、さ
らに第１導電膜８の側壁の一部が露出するように、ＳＴ
Ｉ６を若干除去する工程を追加してもよい。このＳＴＩ
６の除去は、ＳＴＩ６を選択的に除去できる方法を選択
するのが好ましく、除去するＳＴＩ６の膜厚は１０〜１
００ｎｍ程度が好ましい。Next, STI (Shallow Trench Isolation)
n) retract the first conductive film 8 until the 6 is exposed,
The surfaces of the conductive film 8 and STI 6 are flattened [FIG. 2
(G) and (g ')]. The first way to move it back is
The material can be appropriately selected depending on the material and film quality of the conductive film 8, for example, dry etching such as RIE method, CMP, etc.
There are various methods such as (chemical mechanical polishing) method,
Among them, the CMP method is preferable. Note that after this step, ST is formed so that a part of the sidewall of the first conductive film 8 is further exposed.
A step of slightly removing I6 may be added. This STI
6 is preferably selected by a method capable of selectively removing STI6, and the film thickness of STI6 to be removed is 10 to 1
It is preferably about 00 nm.
【００２９】次に、上層フローティングゲート１１を形
成するための第２導電膜１０を、得られた基板の全面に
形成する［図２（ｈ）および（ｈ’）参照］。第２導電
膜１０は、通常、フローティングゲートに使用される導
電膜であれば、特に限定されるものではなく、例えば、
ポリシリコン、銅または銅合金、アルミニウム、および
タングステン、タンタル、チタンなどの高融点金属や高
融点金属とのシリサイド、ポリサイドなどが挙げられ
る。これらの中でもポリシリコンが特に好ましい。第２
導電膜１０は、スパッタ法、蒸着法、ＣＶＤ法などによ
り形成することができ、その膜厚は１０〜５００ｎｍ程
度が好ましい。Next, the second conductive film 10 for forming the upper floating gate 11 is formed on the entire surface of the obtained substrate [see FIGS. 2 (h) and (h ')]. The second conductive film 10 is not particularly limited as long as it is a conductive film normally used for a floating gate.
Examples thereof include polysilicon, copper or a copper alloy, aluminum, and refractory metals such as tungsten, tantalum, and titanium, silicides with refractory metals, and polycide. Of these, polysilicon is particularly preferable. Second
The conductive film 10 can be formed by a sputtering method, a vapor deposition method, a CVD method, or the like, and its thickness is preferably about 10 to 500 nm.
【００３０】次に、公知のフォトリソグラフィ技術およ
びエッチング工程により、第２導電膜１０を所望の形状
にパターニングする。図中、１２はレジストパターンで
ある［図２（ｉ）および（ｉ’）参照］。上記の工程で
は、後述するコントロールゲートのパターニングにより
フローティングゲートが完成するように、すなわち、第
１導電膜上に第２導電膜が残存するように、第２導電膜
１０をパターニングする。例えば、コントロールゲート
が延設される方向に垂直な方向（図５のＹ軸方向）に、
第２導電膜１０が分離されるようにパターニングする。Next, the second conductive film 10 is patterned into a desired shape by a known photolithography technique and etching process. In the figure, 12 is a resist pattern [see FIGS. 2 (i) and (i ′)]. In the above process, the second conductive film 10 is patterned so that the floating gate is completed by patterning the control gate described later, that is, the second conductive film remains on the first conductive film. For example, in the direction perpendicular to the direction in which the control gate is extended (Y-axis direction in FIG. 5),
Patterning is performed so that the second conductive film 10 is separated.
【００３１】次に、第１導電膜８の側壁が露出するま
で、ＳＴＩ６の表面を後退させる［図３（ｊ）および
（ｊ’）参照］。後退させる方法は、ＳＴＩ６の材料、
膜質などにより適宜選択することができ、例えば、ＳＴ
Ｉ６にシリコン酸化膜を用いた場合には、希フッ酸（１
〜５％フッ酸含有の水溶液）を用いたウェットエッチン
グを５〜１０分間行うのが望ましい。Next, the surface of the STI 6 is receded until the side wall of the first conductive film 8 is exposed [see FIGS. 3 (j) and 3 (j ')]. The method of retreating is the material of STI6,
It can be appropriately selected depending on the film quality, for example, ST
When a silicon oxide film is used for I6, dilute hydrofluoric acid (1
It is desirable to carry out wet etching for 5 to 10 minutes using an aqueous solution containing ~ 5% hydrofluoric acid.
【００３２】この工程により、第１導電膜８は側壁が露
出され、第１導電膜８および第２導電膜１０で形成され
る全表面積は第２導電膜１０の単独と比較して、第１導
電膜８の側壁露出部分だけ表面積の増加が図れる。例え
ば、ＳＴＩ６にシリコン酸化膜を用い、希フッ酸を用い
たウェットエッチングの深さを最大トンネル酸化膜７の
レベル付近までエッチングを行った場合、前記エッチン
グを全く行わなかった場合と比較して、面積比から換算
すれば約６０％程度までの容量値の増加を図ることがで
きる。前記の希フッ酸を用いたウェットエッチングの深
さを時間で制御することによって、必要とされる容量値
の増加分を設定することができ、通常２０％程度の増加
の状態で使用するのが好ましい。By this step, the side wall of the first conductive film 8 is exposed, and the total surface area formed by the first conductive film 8 and the second conductive film 10 is the first surface as compared with the second conductive film 10 alone. The surface area can be increased only in the exposed side wall of the conductive film 8. For example, when a silicon oxide film is used for STI6 and the depth of wet etching using dilute hydrofluoric acid is performed up to near the level of the maximum tunnel oxide film 7, as compared with the case where the etching is not performed at all, If converted from the area ratio, the capacity value can be increased up to about 60%. By controlling the depth of the wet etching using the dilute hydrofluoric acid with time, it is possible to set the required increment of the capacitance value, and it is usually used in the state of an increase of about 20%. preferable.
【００３３】このような２層の導電膜からなる積層構造
のフローティングゲートを使用する本発明の半導体記憶
装置によれば、第１導電膜８の側壁部を露出すること
で、メモリーセルのチップ面積の増加を引き起こすこと
なく、カップリング比を向上できる。また、エッチング
後、フローティングゲートの側部の角部の形状を直角に
できるので、フローティングゲートとコントロールゲー
ト間の層間容量膜の劣化を防止できる。以上のように、
第１導電膜８および第２導電膜１０をマスクにして素子
分離領域を後退させる工程については、部分的な容量膜
の膜質の劣化を防止できる点でウエットエッチングで行
うのが好ましい。According to the semiconductor memory device of the present invention which uses the floating gate having the laminated structure composed of the two conductive films, the side wall of the first conductive film 8 is exposed, and the chip area of the memory cell is increased. The coupling ratio can be improved without causing an increase in Further, after etching, the corners on the sides of the floating gate can be formed to have a right angle, so that the deterioration of the interlayer capacitance film between the floating gate and the control gate can be prevented. As mentioned above,
The step of retracting the element isolation region using the first conductive film 8 and the second conductive film 10 as masks is preferably performed by wet etching because it can prevent partial deterioration of the film quality of the capacitor film.
【００３４】次に、得られた基板の全面に、すなわち、
第２導電膜１０上およびＳＴＩ６上に層間容量膜（ＯＮ
Ｏ膜）１３およびコントロールゲート１５となる第３導
電膜１４を公知の方法で形成する［図３（ｋ）および
（ｋ’）参照］。層間容量膜１３としては、例えば、シ
リコン酸化膜、シリコン窒化膜およびこれらの積層膜な
どが挙げられる。層間容量膜のトータルの膜厚は１０〜
２０ｎｍ程度が好ましい。Next, on the entire surface of the obtained substrate, that is,
On the second conductive film 10 and on the STI 6, an interlayer capacitance film (ON
An O film) 13 and a third conductive film 14 to be the control gate 15 are formed by a known method [see FIGS. 3 (k) and 3 (k ')]. Examples of the interlayer capacitance film 13 include a silicon oxide film, a silicon nitride film, and a laminated film thereof. The total thickness of the interlayer capacitance film is 10
About 20 nm is preferable.
【００３５】また、第３導電膜１４は、第１導電膜８お
よび第２導電膜１０と同様の材料で、かつ同様の方法で
形成することができる。第１導電膜８、第２導電膜１０
および第３導電膜１４の材料は、同一であっても異なっ
ていてもよい。第３導電膜１４の材料としては、高融点
金属のシリサイド膜が特に好ましい。その膜厚は、１０
０〜３００ｎｍ程度が好ましい。The third conductive film 14 can be formed of the same material as the first conductive film 8 and the second conductive film 10 and by the same method. First conductive film 8 and second conductive film 10
The materials of the third conductive film 14 may be the same or different. As a material of the third conductive film 14, a silicide film of a refractory metal is particularly preferable. The film thickness is 10
About 0 to 300 nm is preferable.
【００３６】次に、公知のフォトリソグラフィ技術およ
びエッチング工程により、第３導電膜１４、層間容量膜
１３、第２導電膜１０と第１導電膜８を順次、所望の形
状にパターニングする。図中、１５はレジストパターン
である［図３（ｌ）および（ｌ’）参照］。上記の工程
では、配置されるフローティングゲートが完成するよう
にパターニングを行う。例えば、フローティングゲート
が延設される方向に垂直な方向（図５のＸ軸方向）に、
第３導電膜１４が分離されるようにパターニングする。Next, the third conductive film 14, the interlayer capacitance film 13, the second conductive film 10 and the first conductive film 8 are sequentially patterned into a desired shape by a known photolithography technique and etching process. In the figure, reference numeral 15 is a resist pattern [see (l) and (l ') in FIG. 3]. In the above process, patterning is performed so that the floating gate to be arranged is completed. For example, in the direction perpendicular to the direction in which the floating gate is extended (X-axis direction in FIG. 5),
Patterning is performed so that the third conductive film 14 is separated.
【００３７】以上の工程により、図２（ｇ）および
（ｇ’）に示すように、ＳＴＩ６の間に埋め込まれて表
面が平坦化された第１導電膜８を下層フローティングゲ
ート９として、図２（ｉ）および（ｉ’）に示すよう
に、パターニングされた第２導電膜１０を上層フローテ
ィングゲート１１として形成することができるととも
に、上層フローティングゲート１１上に形成された第３
導電膜１４を、複数のフローティングゲート上に一体的
形状のコントロールゲートとして、さらに層間容量膜１
３を第３導電膜１４と同じ形状に形成することができ
る。Through the above steps, as shown in FIGS. 2G and 2G ′, the first conductive film 8 which is embedded between the STIs 6 and whose surface is flattened is used as the lower floating gate 9 and is formed as shown in FIG. As shown in (i) and (i ′), the patterned second conductive film 10 can be formed as the upper floating gate 11, and the third conductive film formed on the upper floating gate 11 can be formed.
The conductive film 14 is used as an integrated control gate on a plurality of floating gates, and the interlayer capacitance film 1
3 can be formed in the same shape as the third conductive film 14.
【００３８】次に、メモリセルのソース・ドレイン領域
のうち、ドレイン側をレジストで覆うようにレジストパ
ターン１６を形成する。次に、例えば、エネルギー５０
ＫｅＶ、ドーズ量３×１０13／ｃｍ2でリンをイオン注
入して、低濃度不純物拡散層（ソース）１７を形成する
続いて、エネルギー７０ＫｅＶ、ドーズ量１×１０15／
ｃｍ2で砒素をイオン注入して、高濃度不純物拡散層
（ソース）１８を形成する［図３（ｍ）および（ｍ’）
参照］。リンや砒素のイオンはコントロールゲート部に
も同時に注入される。砒素のイオン注入は省略してもよ
い。Next, a resist pattern 16 is formed so as to cover the drain side of the source / drain region of the memory cell with a resist. Then, for example, energy 50
Phosphorus is ion-implanted at KeV and a dose amount of 3 × 1013 / cm2 to form a low-concentration impurity diffusion layer (source) 17. Subsequently, energy is 70 KeV and a dose amount is 1 × 1015 /
Arsenic is ion-implanted in cm2 to form a high-concentration impurity diffusion layer (source) 18 [FIGS. 3 (m) and (m ′)].
reference]. Ions of phosphorus and arsenic are simultaneously implanted into the control gate portion. Arsenic ion implantation may be omitted.
【００３９】次に、レジストパターン１６を除去し、半
導体基板の全面に、エネルギー７０ＫｅＶ、ドーズ量１
×１０15／ｃｍ2で砒素を再度イオン注入して、高濃度
不純物拡散層（ドレイン）２１を形成する［図４（ｎ）
および（ｎ’）参照］。砒素のイオンはコントロールゲ
ート部にも同時に注入される。その後、窒素雰囲気中で
熱処理を行い、イオン注入層を活性化させる。Next, the resist pattern 16 is removed, and the energy is 70 KeV and the dose is 1 on the entire surface of the semiconductor substrate.
Arsenic is ion-implanted again at × 1015 / cm2 to form a high-concentration impurity diffusion layer (drain) 21 [FIG.
And (n ')]. Arsenic ions are simultaneously implanted into the control gate portion. After that, heat treatment is performed in a nitrogen atmosphere to activate the ion implantation layer.
【００４０】次に、公知の方法により、層間絶縁膜２０
としてシリコン酸化膜を形成し、所定の位置にコンタク
トホールを形成し、コンタクトホール内にドレインコン
タクト（埋め込み金属層）２１を形成し、上層配線層
（メタル配線）２２を形成する［図４（ｏ）および
（ｏ’）参照］。その後、所定の工程を経て、コントロ
ールゲート、層間容量膜およびフローティングゲートか
らなるメモリセルがマトリックス状に配置された半導体
記憶装置を完成させる。Next, the interlayer insulating film 20 is formed by a known method.
As a result, a silicon oxide film is formed, a contact hole is formed at a predetermined position, a drain contact (embedded metal layer) 21 is formed in the contact hole, and an upper wiring layer (metal wiring) 22 is formed [FIG. ) And (o ')]. Then, through a predetermined process, a semiconductor memory device in which memory cells each including a control gate, an interlayer capacitance film, and a floating gate are arranged in a matrix is completed.
【００４１】本発明によれば、半導体基板上に形成され
たソース領域とドレイン領域との間の前記半導体基板上
にトンネル酸化膜を介して形成されたフローティングゲ
ートが第１導電膜と第２導電膜より積層構造に形成さ
れ、前記フローティングゲート上に層間容量膜を介して
形成されたコントロールゲートとを備えたメモリセルよ
り構成される半導体記憶装置が提供される。According to the present invention, the floating gate formed on the semiconductor substrate between the source region and the drain region formed on the semiconductor substrate via the tunnel oxide film is the first conductive film and the second conductive film. There is provided a semiconductor memory device including a memory cell formed of a film in a laminated structure and having a control gate formed on the floating gate via an interlayer capacitance film.
【００４２】[0042]
【発明の効果】本発明によれば、メモリセルサイズを増
大させることなしに、カップリング比を高めることがで
きるので、フローティングゲートに印加する電圧を従来
より低くすることができ、半導体記憶装置の低消費電力
化を図ることができる。また、本発明によれば、上層フ
ローティングゲートは、下層フローティングゲートの側
壁が露出するまで素子分離用絶縁膜を後退させているの
で、第１導電膜を厚く形成することで、素子分離上に上
層フローティングゲートのオーバーラップ長さが短くて
もカップリング比を高めることができ、セル面積は増大
しない。According to the present invention, since the coupling ratio can be increased without increasing the memory cell size, the voltage applied to the floating gate can be made lower than before, and the semiconductor memory device Low power consumption can be achieved. Further, according to the present invention, in the upper floating gate, the insulating film for element isolation is made to recede until the side wall of the lower floating gate is exposed. Therefore, by forming the first conductive film thick, the upper layer above the element isolation is formed. Even if the overlapping length of the floating gate is short, the coupling ratio can be increased and the cell area does not increase.
【００４３】また、本発明の半導体記憶装置は、下層フ
ローティングゲートの側壁をウェットエッチングで露出
させているので、上層フローティングゲートが下層フロ
ーティングゲートに対してオーバーハング形状になって
も下層フローティングゲート側壁の表面はさらに露出さ
れる。したがって、第１導電膜を厚く形成して、上層フ
ローティングゲート側壁によるカップリング比の増大を
図らなくても、つまり、第２導電膜を厚く形成しなくて
もカップリング比を高めることができ、半導体記憶装置
の微細化がより可能となる。Further, in the semiconductor memory device of the present invention, since the sidewall of the lower floating gate is exposed by wet etching, even if the upper floating gate becomes overhanging with respect to the lower floating gate, the sidewall of the lower floating gate is exposed. The surface is further exposed. Therefore, it is possible to increase the coupling ratio without forming the first conductive film thick and increasing the coupling ratio due to the sidewall of the upper floating gate, that is, without forming the second conductive film thick. The semiconductor memory device can be further miniaturized.
【図１】本発明の半導体記憶装置の製造方法を説明する
ための概略断面工程図である。FIG. 1 is a schematic cross-sectional process diagram for explaining a method for manufacturing a semiconductor memory device of the present invention.
【図２】本発明の半導体記憶装置の製造方法を説明する
ための概略断面工程図である。FIG. 2 is a schematic cross-sectional process diagram for explaining the method for manufacturing the semiconductor memory device of the present invention.
【図３】本発明の半導体記憶装置の製造方法を説明する
ための概略断面工程図である。FIG. 3 is a schematic cross-sectional process diagram for explaining the method for manufacturing the semiconductor memory device of the present invention.
【図４】本発明の半導体記憶装置の製造方法を説明する
ための概略断面工程図である。FIG. 4 is a schematic cross-sectional process diagram for explaining the method for manufacturing the semiconductor memory device of the present invention.
【図５】本発明の半導体記憶装置の製造方法を説明する
ための要部の概略平面図である。FIG. 5 is a schematic plan view of an essential part for explaining the method for manufacturing the semiconductor memory device of the present invention.
【図６】従来の半導体記憶装置の製造方法を説明するた
めの概略断面工程図である。FIG. 6 is a schematic cross-sectional process diagram for explaining a conventional method for manufacturing a semiconductor memory device.
【図７】従来の半導体記憶装置の製造方法を説明するた
めの概略断面工程図である。FIG. 7 is a schematic cross-sectional process diagram for explaining a conventional method for manufacturing a semiconductor memory device.
【図８】従来の半導体記憶装置の製造方法を説明するた
めの概略断面工程図である。FIG. 8 is a schematic cross-sectional process diagram for explaining a conventional method for manufacturing a semiconductor memory device.
【図９】従来の半導体記憶装置の製造方法を説明するた
めの概略断面工程図である。FIG. 9 is a schematic cross-sectional process diagram for explaining a conventional method for manufacturing a semiconductor memory device.
１、６１ 半導体基板（Ｐ型シリコン半導体基板）２ 第１絶縁膜（シリコン酸化膜）３、６３ 第２絶縁膜（シリコン窒化膜）４、１５、１６、６４、６９、７７、８０ レジストパ
ターン５ 第３絶縁膜（シリコン酸化膜）６、６６ ＳＴＩ（Shallow Trench Isolation）６ａ 素子分離のための絶縁膜７、６７ トンネル酸化膜８ ポリシリコン膜（第１導電膜）９ 下層フローティングゲート１０ ポリシリコン膜（第２導電膜）１１ 上層フローティングゲート１２ レジストパターン１３、７５ ＯＮＯ膜（層間容量膜）１４、７６ 第３導電膜（シリサイド膜）１７、８１ 低濃度不純物拡散層（ソース）１８、８２ 高濃度不純物拡散層（ソース）１９、８３ 高濃度不純物拡散層（ドレイン）２０、８４ 層間絶縁膜（シリコン酸化膜）２１、８５ ドレインコンタクト（埋め込み金属層）２２、８６ 上層配線層（メタル配線）６２ 第１絶縁膜（第１のシリコン酸化膜）６５ 第３絶縁膜（第２のシリコン酸化膜）６８、７３ ポリシリコン膜７０ 第１導電膜（第１のポリシリコンパターン）７１ シリコン酸化膜７２ 埋め込み絶縁膜（第４絶縁膜）７４ 第２導電膜（第２のポリシリコンパターン）７８ フローティングゲート７９ コントロールゲート1, 61 semiconductor substrate (P-type silicon semiconductor substrate) 2 first insulating film (silicon oxide film) 3, 63 second insulating film (silicon nitride film) 4, 15, 16, 64, 69, 77, 80 resist pattern 5 Third insulating film (silicon oxide film) 6,66 STI (Shallow Trench Isolation) 6a Insulating film for element isolation 7,67 Tunnel oxide film 8 Polysilicon film (first conductive film) 9 Lower floating gate 10 Polysilicon film (Second conductive film) 11 Upper floating gate 12 Resist pattern 13, 75 ONO film (interlayer capacitance film) 14, 76 Third conductive film (silicide film) 17, 81 Low concentration impurity diffusion layer (source) 18, 82 High concentration Impurity diffusion layer (source) 19,83 High-concentration impurity diffusion layer (drain) 20,84 Interlayer insulating film (silicon oxide film) 21,85 Rain contact (buried metal layer) 22, 86 Upper wiring layer (metal wiring) 62 First insulating film (first silicon oxide film) 65 Third insulating film (second silicon oxide film) 68, 73 Polysilicon film 70 First conductive film (first polysilicon pattern) 71 Silicon oxide film 72 Embedded insulating film (fourth insulating film) 74 Second conductive film (second polysilicon pattern) 78 Floating gate 79 Control gate
─────────────────────────────────────────────────────フロントページの続き Ｆターム(参考） 5F083 EP04 EP13 EP23 EP27 EP55 EP56 EP62 EP67 GA09 GA22 HA06 JA04 JA35 JA36 JA37 JA39 JA53 MA06 MA19 NA01 PR05 PR07 PR29 PR36 PR40 5F101 BA05 BA07 BA12 BA17 BA19 BA29 BA36 BB05 BD06 BD35 BH09 BH13 BH14 BH19 ─────────────────────────────────────────────────── ───Continued front page F term (reference) 5F083 EP04 EP13 EP23 EP27 EP55 EP56 EP62 EP67 GA09 GA22 HA06 JA04 JA35 JA36 JA37 JA39 JA53 MA06 MA19 NA01 PR05 PR07 PR29 PR36 PR40 5F101 BA05 BA07 BA12 BA17 BA19 BA29 BA36 BB05 BD06 BD35 BH09 BH13 BH14 BH19
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