【０００１】[0001]
【発明の属する技術分野】この発明は、計算機や通信機
などで使用されるメモリシステムの高速化に関するもの
である。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to speeding up of a memory system used in a computer or a communication device.
【０００２】[0002]
【従来の技術】従来のメモリシステム（例えば、特開平
１０−１７７４２７）は、図１０に示すように、メモリ
コントローラ１、メモリ２１〜２４、クロック線３、コ
マンド・アドレス線４、データ線５から構成され、メモ
リ２１〜２４は並列に接続される。また、ＳＤＲＡＭ
（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ ＲＡＭ）
仕様によるメモリ読み出し動作のタイミングは、図１１
に示すように、メモリコントローラ１はクロック線３に
同期して、コマンド・アドレス線４へ読み出しコマンド
（Ｒｄ）とアドレス（Ａｄ）を出力し、選択されたメモ
リ２１〜２４の何れかは内部のメモリ素子からデータを
読み取り、データ線５へデータ（Ｄ０〜Ｄ３）を出力す
る。2. Description of the Related Art A conventional memory system (for example, Japanese Patent Laid-Open No. 10-177427) includes a memory controller 1, memories 21 to 24, a clock line 3, a command / address line 4, and a data line 5, as shown in FIG. Configured, the memories 21-24 are connected in parallel. In addition, SDRAM
(Synchronous Dynamic RAM)
The timing of the memory read operation according to the specifications is shown in FIG.
3, the memory controller 1 outputs a read command (Rd) and an address (Ad) to the command / address line 4 in synchronization with the clock line 3, and any one of the selected memories 21 to 24 has an internal memory. The data is read from the memory element and the data (D0 to D3) is output to the data line 5.
【０００３】[0003]
【発明が解決しようとする課題】従来例のようなシステ
ムでは、メモリ数が多くなるに連れて並列接続であるた
めに、クロック線３、コマンド・アドレス線４及びデー
タ線５の負荷容量が大きくなり、ＧＨｚオーダの高速ア
クセスが出来なくなるという課題がある。In a system such as the conventional example, the load capacity of the clock line 3, the command / address line 4 and the data line 5 is large because of parallel connection as the number of memories increases. Therefore, there is a problem that high-speed access on the order of GHz cannot be performed.
【０００４】この発明は、上記のような課題を解決する
ためになされたもので、負荷容量の増加を無くして、Ｇ
Ｈｚオーダの高速アクセスが可能なメモリシステムを得
ることを目的とする。The present invention has been made in order to solve the above-mentioned problems, and eliminates an increase in load capacity,
It is an object to obtain a memory system capable of high-speed access on the order of Hz.
【０００５】[0005]
【課題を解決するための手段】この発明に係る積層メモ
リモジュールは、メモリコントローラからアクセス制御
されるメモリ・モジュールであって、複数のメモリチッ
プから構成され、メモリコントローラは、複数メモリチ
ップの１つの特定チップにのみアクセスし、該特定チッ
プは、隣接する他のメモリチップと信号線で接続され、
該他のメモリチップは、順次隣接メモリチップ間でのみ
相互接続し、メモリコントローラとの情報授受は特定チ
ップ経由で順次アクセスのタイミングをずらせてメモリ
チップ間で情報を転送し、上記特定チップは、これらの
順次タイミングがずれた情報をメモリコントローラとや
り取りするようにした。A stacked memory module according to the present invention is a memory module whose access is controlled by a memory controller, and is composed of a plurality of memory chips, and the memory controller is one of the plurality of memory chips. Only a specific chip is accessed, and the specific chip is connected to another adjacent memory chip by a signal line,
The other memory chips are sequentially interconnected only between adjacent memory chips, and information is exchanged with the memory controller by transferring the information between the memory chips by shifting the timing of sequential access via the specific chips. The information whose timings are sequentially shifted is exchanged with the memory controller.
【０００６】また更に、メモリチップは、データ線、コ
マンドまたはアドレス線の入力に対してはラッチ回路を
備え、各出力は１クロック遅れて出力するようにした。Furthermore, the memory chip is provided with a latch circuit for the input of the data line, the command or the address line, and each output is delayed by one clock.
【０００７】また更に、メモリチップは、クロックに対
してはタイミング調整用の遅れ回路を挿入して次の隣接
メモリチップに送るようにした。Furthermore, in the memory chip, a delay circuit for timing adjustment is inserted with respect to the clock so as to be sent to the next adjacent memory chip.
【０００８】また更に、メモリチップは、クロックに対
しては折返しクロック線を設け、出力するようにした。Furthermore, the memory chip is provided with a loopback clock line for the clock and outputs it.
【０００９】また更に、メモリチップは、メモリチップ
間の正逆のアクセス順を記憶するデータのモードレジス
タを設けて、このモードレジスタによる正逆の指定順に
データを送るようにした。Further, the memory chip is provided with a mode register of data for storing the normal and reverse access order between the memory chips, and the data is sent in the order specified by the mode register.
【００１０】また更に、メモリチップは、自身が複数の
メモリチップ間の何番目であるかを個別配線で知るか、
または番号レジスタを設けて記憶する構成とした。Furthermore, the memory chip can know whether the memory chip is located between a plurality of memory chips by individual wiring,
Alternatively, a number register is provided and stored.
【００１１】また更に、メモリチップは、裏返しにする
と入力端子と、出力端子が上下で同位置または近傍に来
るように配置し、かつメモリ・モジュールを構成する際
に隣接メモリチップを裏表に設置するようにした。Furthermore, the memory chip is arranged so that the input terminal and the output terminal are vertically located at the same position or in the vicinity when turned upside down, and adjacent memory chips are installed on the front and back sides when forming a memory module. I did it.
【００１２】[0012]
【発明の実施の形態】実施の形態１．図１は、この発明
の一実施例を示すメモリシステムの構成図である。図
中、１はメモリコントローラ、２は全体を示すメモリ・
モジュール、２１〜２４はそれに搭載されるメモリチッ
プ、３および３１〜３４はクロック線、４及び４１〜４
４はコマンド・アドレス線、５及び５１〜５４はデータ
線、１１〜１４はメモリチップに順番０〜３を指示する
番号識別指示線である。なお、これらの番号の意味は、
後述の各図においても同じである。図２は、メモリモジ
ュール２の物理構造を示す断面図で、図中、６はモジュ
ール基板、７はメモリチップを互いに接合したチップ間
接続部、８はメモリモジュール２を計算機のメモリ搭載
基板などと接合するためのボンディングパッドである。
メモリチップ２１〜２４は鎖状に接続し折り畳んだ状態
で順に接合、モジュール基板６と接合されてメモリ・モ
ジュール２を構成する。BEST MODE FOR CARRYING OUT THE INVENTION Embodiment 1. FIG. 1 is a block diagram of a memory system showing an embodiment of the present invention. In the figure, 1 is a memory controller, 2 is an overall memory,
Modules 21 to 24 are memory chips mounted therein, 3 and 31 to 34 are clock lines, and 4 and 41 to 4
Reference numeral 4 is a command / address line, 5 and 51-54 are data lines, and 11-14 are number identification instruction lines for instructing the memory chips in the order 0-3. The meaning of these numbers is
The same applies to each drawing described later. FIG. 2 is a cross-sectional view showing the physical structure of the memory module 2. In the figure, 6 is a module substrate, 7 is an inter-chip connecting portion in which memory chips are joined to each other, 8 is a memory module 2 as a memory mounting board of a computer, etc. It is a bonding pad for joining.
The memory chips 21 to 24 are connected in a chain shape and are sequentially joined in a folded state, and then joined to the module substrate 6 to form the memory module 2.
【００１３】図３は、メモリチップ２１の内部構成図で
あり、９１はポート制御部、９２はメモリセル部であ
る。図４は、ポート制御部の内部構成図であり、４−１
及び４１−１はコマンド線、４−２及び４１−２はアド
レス線、２９はメモリセル部９２へ送るコマンド及びア
ドレス線、４９は読み出しデータ線、５９は書き込みデ
ータ線である。図中、１２１はポート制御部９１を管理
・制御するポートコントローラ、１２２は動作モード等
を格納するモードレジスタ、１３１は差動型クロックレ
シーバ、１３２は遅延調整用クロックバッファ、１３３
は差動型クロックドライバ、１４１及び１４２はクロッ
クの立ち上がりで入力を取り込むラッチ回路、１４３及
び１４４は信号ドライバ、１５１及び１５２はデータド
ライバ、１５３〜１５５はクロックの両エッジでデータ
を取り込めるデータラッチ回路、１５６はセレクタ回路
である。なお、メモリチップ２２ないし２４も同様の構
成をとる。FIG. 3 is an internal block diagram of the memory chip 21, in which 91 is a port control section and 92 is a memory cell section. FIG. 4 is an internal configuration diagram of the port control unit.
And 41-1 are command lines, 4-2 and 41-2 are address lines, 29 is a command and address line sent to the memory cell section 92, 49 is a read data line, and 59 is a write data line. In the figure, 121 is a port controller that manages and controls the port control unit 91, 122 is a mode register that stores operation modes and the like, 131 is a differential clock receiver, 132 is a delay adjustment clock buffer, and 133.
Is a differential clock driver, 141 and 142 are latch circuits that take in the input at the rising edge of the clock, 143 and 144 are signal drivers, 151 and 152 are data drivers, and 153 to 155 are data latch circuits that can take in data at both edges of the clock. Reference numeral 156 is a selector circuit. The memory chips 22 to 24 also have the same configuration.
【００１４】図５は、メモリの読み出し動作を示すタイ
ミング図である。図中、Ｔ１〜Ｔ１８はクロック線の変
化（ｒａｉｓｅ ａｎｄ ｆａｌｌ）のタイミング順を
表す時刻である。従来例（図１０，図１１）では、選択
されたメモリが一連のブロック・データ（図１１のＤ０
〜Ｄ３）を出力したが、この発明の構成では、ブロック
・データを４つのメモリチップで分割して記憶し、読み
出し時に各メモリチップは対応したデータを出力するこ
とに特徴がある。以下の説明では、各メモリチップは、
８ワードを各２ワードずつ分散して記憶した一例を示
す。FIG. 5 is a timing diagram showing a memory read operation. In the figure, T1 to T18 are times that represent the timing sequence of changes (rise and fall) of the clock lines. In the conventional example (FIGS. 10 and 11), the selected memory stores a series of block data (D0 in FIG. 11).
.. D3) are output, the feature of the configuration of the present invention is that the block data is divided into four memory chips and stored, and each memory chip outputs corresponding data at the time of reading. In the following description, each memory chip is
An example is shown in which 8 words are distributed and stored for each 2 words.
【００１５】先ず、Ｔ１でメモリチップ２１はメモリコ
ントローラ１からの読み出し指令を受け、内部回路を通
過させて、Ｔ２でメモリチップ２２へ読み出し指令を出
力すると共に、チップ内部のメモリ素子からデータの読
み取りを行う。メモリチップ２２〜２４はメモリチップ
２２と同様の動作を行い、順にメモリチップ２３、２４
へと読み出し指令が伝達され、各々データの読み取りを
行う。時刻Ｔ７で、メモリチップ２１はデータＤ０を出
力し、次のＴ８でＤ１を出力する。同時に、メモリチッ
プ２２はデータＤ２をデータ線５１へ出力する。First, at T1, the memory chip 21 receives a read command from the memory controller 1, passes through an internal circuit, outputs a read command to the memory chip 22 at T2, and reads data from a memory element inside the chip. I do. The memory chips 22 to 24 operate in the same manner as the memory chip 22, and the memory chips 23 and 24 are sequentially
The read command is transmitted to and the data is read. At time T7, the memory chip 21 outputs the data D0, and at the next T8, outputs D1. At the same time, the memory chip 22 outputs the data D2 to the data line 51.
【００１６】Ｔ９で、メモリチップ２１はデータＤ２を
受け取り、データ線５へ出力し、メモリコントローラ１
へ伝達する。同時に、メモリチップ２２はデータＤ３を
データ線５１へ出力し、メモリチップ２３はデータＤ４
をデータ線５２へ出力する。Ｔ１０で、メモリチップ２
１はデータＤ３を受け取り、データ線５へ出力、メモリ
チップ２２はデータＤ４を受け取りデータ線５１へ出
力、メモリチップ２３はデータＤ５をデータ線５２へ出
力する。同時に、メモリチップ２４はデータＤ６をデー
タ線５３へ出力する。Ｔ１１で、メモリチップ２１はデ
ータＤ４を受け取り、データ線５へ出力、メモリチップ
２２はデータＤ５を受け取り、データ線５１へ出力、メ
モリチップ２３はデータＤ６を受け取り、データ線５２
へ出力、メモリチップ２４はデータＤ７をデータ線５３
へ出力する。Ｔ１２で、メモリチップ２１はデータＤ５
を受け取り、データ線５へ出力、メモリチップ２２はデ
ータＤ６を受け取り、データ線５１へ出力、メモリチッ
プ２３はデータＤ７を受け取り、データ線５２へ出力す
る。同様にして、Ｔ１３，Ｔ１４と進み、メモリチップ
２１はデータＤ７までをメモリコントローラ１へ伝送す
る。At T9, the memory chip 21 receives the data D2 and outputs it to the data line 5, and the memory controller 1
Communicate to. At the same time, the memory chip 22 outputs the data D3 to the data line 51, and the memory chip 23 outputs the data D4.
Is output to the data line 52. Memory chip 2 at T10
1 receives the data D3 and outputs it to the data line 5, the memory chip 22 receives the data D4 and outputs it to the data line 51, and the memory chip 23 outputs the data D5 to the data line 52. At the same time, the memory chip 24 outputs the data D6 to the data line 53. At T11, the memory chip 21 receives the data D4 and outputs it to the data line 5, the memory chip 22 receives the data D5 and outputs it to the data line 51, the memory chip 23 receives the data D6, and the data line 52.
The memory chip 24 outputs the data D7 to the data line 53
Output to. At T12, the memory chip 21 stores the data D5.
To the data line 5, the memory chip 22 receives the data D6 and outputs it to the data line 51, and the memory chip 23 receives the data D7 and outputs it to the data line 52. Similarly, the process proceeds to T13 and T14, and the memory chip 21 transmits up to the data D7 to the memory controller 1.
【００１７】メモリチップが自身で何番目であるかを知
る具体構成を述べる。即ち、直接メモリチップの番号を
個別の配線入力で指定することにより、同一のメモリチ
ップを使用して、各チップ番号を指定できる。また、個
別の配線入力に代えて、メモリチップの接続順を指定す
るコマンドを設け、そのコマンドをメモリコントローラ
が発生し、メモリチップは受け取ったとき、データを歩
進させて次のメモリチップへ伝達する。新しく番号識別
用のコマンドは定義する必要はあり、また、コマンド記
憶用の自身番号レジスタが必要となるが、個別の配線は
必要なくなり、端子も削除できる。A specific configuration for knowing the number of the memory chip by itself will be described. That is, by directly specifying the memory chip number by individual wiring input, each chip number can be specified using the same memory chip. In addition, instead of individual wiring input, a command that specifies the connection order of memory chips is provided, and when the memory controller generates this command and the memory chip receives it, it advances the data and transmits it to the next memory chip. To do. It is necessary to define a new command for number identification, and an own number register for command storage is required, but individual wiring is not required and terminals can be deleted.
【００１８】図６は、正順のデータ書き込み動作を示す
タイミング図である。図中、同一記号は図１〜３と同じ
である。先ず、Ｔ１でメモリチップ２１は、メモリコン
トローラ１からの書き込み指令を受け、内部回路を通過
させて、Ｔ２でメモリチップ２２へ書き込み指令を出力
すると共に、チップ内部のメモリ素子へデータの書き込
みを行う。このとき、Ｄ０とＤ１のデータは不要である
が、回路構成上の制約があって止められず、たまたま出
力されてしまう。メモリチップ２２〜２４は、メモリチ
ップ２２と同様の動作を行い、順にメモリチップ２３，
２４へと書き込み指令が伝達される。メモリコントロー
ラ１は、書き込み指令と同時にデータＤ０をデータ線５
に出力する。時刻Ｔ３〜Ｔ１１に渡り、順次データＤ０
〜Ｄ７がメモリチップ２１経由、メモリチップ２２経
由、メモリチップ２３経由でメモリチップ２４まで伝達
される。メモリチップ２１は、配線１１が０を指示する
ことを受けて、データＤ０とＤ１を取り込む。同様に、
メモリチップ２２はＤ２とＤ３、メモリチップ２３はＤ
４とＤ５、メモリチップ２４はＤ６とＤ７を取り込み、
内部のメモリ素子へ書き込みを行う。メモリチップ２４
にデータＤ０ないしＤ５が入力される理由は、上述の制
約によるものである。FIG. 6 is a timing chart showing the data write operation in the forward order. In the figure, the same symbols are the same as in FIGS. First, at T1, the memory chip 21 receives a write command from the memory controller 1, passes through an internal circuit, outputs a write command to the memory chip 22 at T2, and writes data to a memory element inside the chip. . At this time, although the data of D0 and D1 are unnecessary, they cannot be stopped due to restrictions on the circuit configuration, and are output by chance. The memory chips 22 to 24 perform the same operation as that of the memory chip 22, and the memory chips 23,
The write command is transmitted to 24. The memory controller 1 sends the data D0 to the data line 5 at the same time as the write command.
Output to. Over time T3 to T11, sequential data D0
~ D7 is transmitted to the memory chip 24 via the memory chip 21, the memory chip 22, and the memory chip 23. The memory chip 21 receives the data 0 and the data D0 and D1 in response to the wiring 0 indicating 0. Similarly,
The memory chip 22 is D2 and D3, and the memory chip 23 is D
4 and D5, the memory chip 24 takes in D6 and D7,
Write to the internal memory device. Memory chip 24
The reason why the data D0 to D5 are input to is due to the above-mentioned restrictions.
【００１９】以上説明したように、この発明はメモリコ
ントローラ１の負荷容量が１つのメモリチップのみとな
り、メモリチップを幾つ重ねても負荷容量は増えること
がないので、ＧＨｚオーダの高速動作を可能にすること
ができる。また、このようにメモリチップを積層するこ
とにより、メモリシステムの小型化が可能になるばかり
でなく、基板の配線長が小さくなり、更に高速化と装置
の小型化できる効果も得ることができる。As described above, according to the present invention, since the load capacity of the memory controller 1 is only one memory chip and the load capacity does not increase even if the memory chips are stacked, the high speed operation of GHz order is possible. can do. Further, by stacking the memory chips in this way, not only the size of the memory system can be reduced, but also the wiring length of the substrate can be reduced, and the effects of further speeding up and downsizing of the device can be obtained.
【００２０】メモリチップ間の配線を短くし、つまり、
配線負荷を軽くして高速化する他の工夫を説明する。即
ち、図１におけるメモリチップ２１〜２４間の配線長を
短くする。一方、メモリチップは、同一構造のものを使
用したい。この矛盾を解決するために、メモリチップの
入力端子と出力端子がチップを裏返すと同一又は近い位
置になるよう端子配置を定めておく。この入出力は、ク
ロック、コマンド・アドレス、データの全部又は一部に
対して端子配置を定めておく。こうした準備により、偶
数番２２，２４のメモリチップを逆さに実装することに
より、すべて同一のメモリチップを積層することがで
き、配線長を短くして、高速化できる。The wiring between the memory chips is shortened, that is,
Another method for reducing the wiring load and increasing the speed will be described. That is, the wiring length between the memory chips 21 to 24 in FIG. 1 is shortened. On the other hand, it is desirable to use memory chips having the same structure. In order to solve this contradiction, the terminal arrangement is determined so that the input terminal and the output terminal of the memory chip are at the same position or close to each other when the chip is turned over. For this input / output, the terminal arrangement is defined for all or part of the clock, command / address, and data. With such preparation, by mounting the even-numbered memory chips 22 and 24 upside down, the same memory chips can be stacked, the wiring length can be shortened, and the speed can be increased.
【００２１】図７は、データ順を逆にした、つまり、逆
順の書き込み動作を示すタイミング図である。上記図６
に基づく正順の書き込みの説明では、データＤ０〜Ｄ７
を全メモリチップへ伝達することになり、データ線５１
〜５３の変化が激しく消費電力が多くなるので、これを
解消するために、メモリコントローラ１はデータを逆順
にして出力するようにしたものである。各メモリチップ
が取り込むデータの対応は、上記の動作と同じである
が、データのタイミングによって取り込むタイミングが
変わる。以上の動作によって、必要なデータのみがデー
タ線５１〜５３に出力されるので、消費電力を削減する
ことができる。更に、全データを書き込むタイミングが
Ｔ８まででよく、図６のＴ１１までと比べて短縮でき
る。FIG. 7 is a timing diagram showing a write operation in which the data order is reversed, that is, the reverse order. Figure 6 above
In the description of the normal order writing based on the data D0 to D7,
Is transmitted to all the memory chips, and the data line 51
Since the change of ~ 53 is large and the power consumption increases, the memory controller 1 outputs the data in the reverse order in order to eliminate this. The correspondence of the data captured by each memory chip is the same as the above operation, but the timing of capturing changes depending on the timing of the data. By the above operation, only necessary data is output to the data lines 51 to 53, so that power consumption can be reduced. Further, the timing for writing all data may be up to T8, which can be shortened compared to T11 in FIG.
【００２２】また、図４に示したモードレジスタ１２２
にデータ順を指示するビットを設けて、予めメモリコン
トローラ１からこのレジスタへ書き込みを行うことによ
って、メモリコントローラ１の仕様にもとづき、順方と
逆方を使い分けてもよい。The mode register 122 shown in FIG.
It is also possible to provide a bit for instructing the data order to the memory controller 1 and write to this register from the memory controller 1 in advance, so that the forward method and the reverse method can be selectively used according to the specifications of the memory controller 1.
【００２３】実施の形態２．図８は、この発明の他の実
施例を示すシステムＬＳＩの構成図である。図中、３０
１〜３０４はクロック線３４を折り返して伝達された読
み出し用クロック線である。この図８の構成は、折り返
しクロック線３４，３０１ないし３０４を設けたことに
特徴がある。また、図９は、メモリチップ２１の読み出
しタイミング図である。読み出し動作時、メモリチップ
２２は、クロック線３０３のエッジに同期してデータ線
５１にデータが載せて送出する。メモリチップ２１は、
クロック線３０３を用いてデータを取り込む。クロック
線３０３から内部回路を経由して、クロック線３０４を
出力する。この時、クロック線３０４のエッジに同期し
てデータ線５へデータを載せて送出する。図５の読み取
りタイミングと比較すると、図５の場合は、システムの
ＣＬＫに完全に同期していなくてはならないという制約
がある。しかし、実際には、配線等の負荷による遅れが
生じ、データ線５からの入力及びクロック線３０４の入
力は遅れてしまう。図８に示すように、このデータ線５
からの入力を折り返しＣＬＫ線３０４に現れるＣＬＫ
ＯＵＴに同期して取り込むことにより、遅れが相殺され
る。以上のように、クロック線に同期してデータ送出を
行うので、受信側でのタイミング調節が不要であり、Ｇ
Ｈｚオーダのデータ送受信を可能にできる効果がある。Embodiment 2. FIG. 8 is a block diagram of a system LSI showing another embodiment of the present invention. 30 in the figure
Reference numerals 1 to 304 are read clock lines transmitted by folding the clock line 34. The configuration of FIG. 8 is characterized in that folding clock lines 34, 301 to 304 are provided. FIG. 9 is a read timing chart of the memory chip 21. At the time of read operation, the memory chip 22 sends data on the data line 51 in synchronization with the edge of the clock line 303. The memory chip 21 is
Data is taken in using the clock line 303. The clock line 304 is output from the clock line 303 via an internal circuit. At this time, the data is loaded onto the data line 5 and transmitted in synchronization with the edge of the clock line 304. Compared with the read timing of FIG. 5, the case of FIG. 5 has a constraint that it must be completely synchronized with the CLK of the system. However, in reality, a delay due to the load of the wiring or the like occurs, and the input from the data line 5 and the input to the clock line 304 are delayed. As shown in FIG. 8, this data line 5
CLK that appears on the CLK line 304
By taking in in synchronization with OUT, the delay is offset. As described above, since data is transmitted in synchronization with the clock line, there is no need for timing adjustment on the receiving side.
This has an effect of enabling data transmission / reception in the order of Hz.
【００２４】[0024]
【発明の効果】以上のようにこの発明によれば、メモリ
・モジュールを複数のメモリチップで構成し、メモリコ
ントローラは、特定チップにのみアクセスし、他のメモ
リチップは順次隣接メモリチップ間でのみ相互接続し
て、メモリチップ間で情報を転送するようにしたので、
メモリコントローラからみてメモリ容量の割に負荷が軽
く、高速アクセスができる効果がある。As described above, according to the present invention, the memory module is composed of a plurality of memory chips, the memory controller accesses only a specific chip, and the other memory chips are sequentially arranged only between adjacent memory chips. Since they are interconnected to transfer information between memory chips,
From the perspective of the memory controller, the load is light relative to the memory capacity, which has the effect of enabling high-speed access.
【００２５】また更に、折返しクロック線を設けたの
で、データ読み出しのタイミング制限が緩やかでよく、
正確なデータ捕捉ができる効果がある。Furthermore, since the folding clock line is provided, the timing limitation of data reading may be loose,
There is an effect that accurate data can be captured.
【００２６】また更に、正逆のアクセス順を記憶するデ
ータのモードレジスタを設けたので、アクセス順によっ
てはアクセス時間を短縮できる効果がある。Furthermore, since the mode register of the data for storing the forward and reverse access order is provided, there is an effect that the access time can be shortened depending on the access order.
【００２７】また更に、自身が複数のメモリチップ間の
何番目であるかを個別配線で知るか、または番号レジス
タを設たので、同一メモリチップでメモリモジュールを
構成できる効果がある。また同様に、チップの端子配置
を裏返しにすると一方の出力が他方の入力に近くなる配
置とし、積み重ねる構成としたので、配線が短くなって
高速動作が可能となる効果がある。Furthermore, since it is known by the individual wiring what number it is between a plurality of memory chips or a number register is provided, there is an effect that a memory module can be configured with the same memory chip. Similarly, when the terminals of the chip are turned upside down, one output is closer to the other input, and the chips are stacked, so that the wiring is shortened and high-speed operation is possible.
【図１】 この発明の実施の形態１におけるメモリ・シ
ステムの構成を示す図である。FIG. 1 is a diagram showing a configuration of a memory system according to a first embodiment of the present invention.
【図２】 実施の形態１におけるメモリ・モジュールの
物理構造を示す図である。FIG. 2 is a diagram showing a physical structure of a memory module according to the first embodiment.
【図３】 実施の形態１におけるメモリチップの構成を
示す図である。FIG. 3 is a diagram showing a configuration of a memory chip according to the first embodiment.
【図４】 図３のポート制御部の詳細構成を示す図であ
る。FIG. 4 is a diagram showing a detailed configuration of a port control unit in FIG.
【図５】 実施の形態１におけるメモリ・システムの読
み出し動作を説明するタイミング図である。FIG. 5 is a timing diagram illustrating a read operation of the memory system according to the first embodiment.
【図６】 実施の形態１におけるメモリ・システムの正
順の書き込み動作を説明するタイミング図である。FIG. 6 is a timing diagram illustrating a normal-order write operation of the memory system according to the first embodiment.
【図７】 実施の形態１におけるメモリ・システムの逆
順の書き込み動作を説明するタイミング図である。FIG. 7 is a timing chart illustrating a reverse write operation of the memory system according to the first embodiment.
【図８】 この発明の実施の形態２におけるメモリ・シ
ステムの構成を示す図である。FIG. 8 is a diagram showing a configuration of a memory system according to a second embodiment of the present invention.
【図９】 実施の形態２におけるメモリチップからメモ
リコントローラへの読み出しタイミングを説明する図で
ある。FIG. 9 is a diagram illustrating a read timing from a memory chip to a memory controller according to the second embodiment.
【図１０】 従来のメモリシステムの構成を示す図であ
る。FIG. 10 is a diagram showing a configuration of a conventional memory system.
【図１１】 従来のメモリシステムの動作を説明するタ
イミング図である。FIG. 11 is a timing diagram illustrating an operation of the conventional memory system.
２ メモリ・モジュール、２１，２２，２３，２４ メ
モリチップ、３，３１，３２，３３，３４ クロック
線、４，４１，４２，４３，４４ コマンド・アドレス
線、５，５１，５２，５３，５４ データ線、１１，１
２，１３，１４番号識別指示線、１２２ モードレジス
タ、１３２ 遅延調整用クロックバッファ、１４１，１
４２，１５３ ラッチ回路。2 memory modules 21, 22, 23, 24 memory chips, 3, 31, 32, 33, 34 clock lines, 4, 41, 42, 43, 44 command address lines, 5, 51, 52, 53, 54 Data line, 11,1
2, 13, 14 number identification instruction line, 122 mode register, 132 delay adjustment clock buffer, 141, 1
42,153 Latch circuit.
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