【０００１】[0001]
【発明の属する技術分野】本発明はＧａＮ系半導体装置
に関し、更に詳しくは、新規な構造の高移動度トランジ
スタ（High Electron Mobility Transister：ＨＥＭ
Ｔ）や電界効果トランジスタ(Field Emission Transist
or：ＦＥＴ)として有用なＧａＮ系半導体装置に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a GaN-based semiconductor device, and more specifically, to a high-electron mobility transistor (HEM) having a novel structure.
T) and field effect transistor
The present invention relates to a GaN-based semiconductor device useful as or: FET).
【０００２】[0002]
【従来の技術】ＧａＮ，ＩｎＧａＮ，ＡｌＧａＮ，Ａｌ
ＩｎＧａＮなどのＧａＮ系半導体材料は、例えばＧａＡ
ｓ系の材料に比べてそのバンドギャップエネルギーが大
きく、しかも高温動作が優れているので、これらの材
料、とくにＧａＮを用いて電界効果トランジスタ（ＦＥ
Ｔ）やＨＥＭＴなどの電子デバイスの開発研究が進めら
れている。さらに、上記材料の特性からマイクロ波帯や
ミリ波帯のパワーデバイスとして注目されており、今後
の電気エネルギーの輸送や変換装置としてのインバータ
やコンバータにも大きな期待がかかっている。すなわ
ち、ＧａＮ材料を中心にした、小型、高信頼性、低損失
の新しいデバイスの開発研究が進められており、この種
の半導体装置では、ゲート・ドレイン間耐圧、動作層の
高電流密度化および低コンタクト電極の形成が重要なポ
イントになっている。2. Description of the Related Art GaN, InGaN, AlGaN, Al
GaN-based semiconductor materials such as InGaN are, for example, GaA.
Compared with s-based materials, their bandgap energy is large, and their high-temperature operation is excellent. Therefore, these materials, especially GaN, are used.
Research and development of electronic devices such as T) and HEMT are under way. Further, due to the characteristics of the above-mentioned materials, they are attracting attention as power devices in the microwave band and millimeter wave band, and there are great expectations for future inverters and converters as electric energy transport and conversion devices. In other words, research and development of new devices with a small size, high reliability, and low loss centering on GaN materials are underway, and in this type of semiconductor device, a gate-drain breakdown voltage, a high current density of an operating layer, and The formation of low contact electrodes is an important point.
【０００３】ＧａＮ系のＨＥＭＴとしては、例えば図１
７に示したような構造のものが知られている。すなわ
ち、このＨＥＭＴは、半絶縁性のサファイア基板と、そ
の上に順次形成された例えばＧａＮから成るバッファ層
と、アンドープＧａＮ層と、アンドープＡｌＧａＮ層と
の層構造を有している。そしてアンドープＡｌＧａＮの
上に例えばＳｉドープＧａＮから成るコンタクト層を介
してソース電極Ｓとドレイン電極Ｄがオーミック接合し
て形成され、更にアンドープＡｌＧａＮ層の上にはゲー
ト電極Ｇが形成されている。As a GaN-based HEMT, for example, FIG.
A structure shown in FIG. 7 is known. That is, this HEMT has a layered structure of a semi-insulating sapphire substrate, a buffer layer made of, for example, GaN, which is sequentially formed thereon, an undoped GaN layer, and an undoped AlGaN layer. Then, the source electrode S and the drain electrode D are ohmic-bonded to each other on the undoped AlGaN via a contact layer made of Si-doped GaN, and the gate electrode G is further formed on the undoped AlGaN layer.
【０００４】このＨＥＭＴの場合、アンドープＧａＮ
と、混晶であるアンドープＡｌＧａＮとの間における結
晶歪みに基づくピエゾ圧電効果でピエゾ電界が発生し、
両者のヘテロ接合界面の直下に２次元電子ガス層が形成
される。そして、ソース電極Ｓとドレイン電極Ｄを作動
すると、アンドープＡｌＧａＮ層は電子の供給層として
機能してアンドープＧａＮ層に電子を供給する。供給さ
れた電子は、アンドープＧａＮ層の最上部に形成されて
いる２次元電子ガス層の働きで高速移動してドレイン電
極Ｄに走行していくが、このときゲート電極Ｇを作動し
てその直下に空乏層を発生させることにより、素子とし
ての各種の変調動作を実現させることができる。In the case of this HEMT, undoped GaN
And the undoped AlGaN that is a mixed crystal, a piezo electric field is generated by the piezo piezoelectric effect based on the crystal strain,
A two-dimensional electron gas layer is formed directly below the heterojunction interface between the two. When the source electrode S and the drain electrode D are operated, the undoped AlGaN layer functions as an electron supply layer and supplies electrons to the undoped GaN layer. The supplied electrons move at high speed to the drain electrode D by the action of the two-dimensional electron gas layer formed on the uppermost part of the undoped GaN layer. By generating a depletion layer in the substrate, various modulation operations as an element can be realized.
【０００５】[0005]
【発明が解決しようとする課題】ところで、上記した従
来構造のＨＥＭＴの場合、ヘテロ接合界面の近傍におけ
る電子ガス層は平面的に形成されるということに規定さ
れて、ソース電極Ｓ、ゲート電極Ｇ、およびドレイン電
極ＤもまたＨＥＭＴの表面で平面的に配置することが必
要である。By the way, in the case of the HEMT having the above-mentioned conventional structure, it is stipulated that the electron gas layer in the vicinity of the heterojunction interface is formed flat, and the source electrode S and the gate electrode G are defined. , And the drain electrode D also need to be planarly arranged on the surface of the HEMT.
【０００６】しかも、従来構造のＨＥＭＴの場合、その
オン抵抗を下げようとしても、ソース・ドレイン間にゲ
ート電極が介在するという電極配列からソース・ドレイ
ン間の距離が小さく取れないため抵抗を充分に小さくす
ることができない。また、従来構造の場合、ソース電極
からの電子がドレイン電極に大量に流れるときにドレイ
ン電極端で電界集中が起こるのを防ぐため、ソース・ゲ
ート間よりゲート・ドレイン間を大きくとり非対称構造
にする対策などが必要である。そのため、素子面積を小
さくしてＨＥＭＴの小型化を実現しようとしても、その
努力には自ずから限界がある。Moreover, in the case of the HEMT having the conventional structure, even if an attempt is made to reduce the ON resistance, the resistance is sufficient because the distance between the source and drain cannot be made small due to the electrode arrangement in which the gate electrode is interposed between the source and drain. It cannot be made smaller. Further, in the case of the conventional structure, in order to prevent the electric field concentration at the end of the drain electrode when a large amount of electrons from the source electrode flow into the drain electrode, the gate-drain is made larger than the source-gate to make the structure asymmetrical. Measures are needed. Therefore, even if the HEMT is downsized by reducing the element area, the efforts are naturally limited.
【０００７】本発明は、２次元電子ガス層を全体の層構
造の縦方向に形成することにより、従来構造のＨＥＭＴ
における上記の問題を解決することができる新規な構造
のＧａＮ系半導体装置の提供を目的とする。According to the present invention, the HEMT having the conventional structure is formed by forming the two-dimensional electron gas layer in the longitudinal direction of the entire layer structure.
SUMMARY OF THE INVENTION It is an object of the present invention to provide a GaN-based semiconductor device having a novel structure capable of solving the above-mentioned problems in 1.
【０００８】[0008]
【課題を解決するための手段】上記の目的を達成するた
めに、請求項１の本発明においては、第１表面と第２表
面とを有する、ＧａＮ系半導体材料で形成された層と、
第１表面上に、ＧａＮ系の第１のアンドープ半導体材料
で形成され、側壁面と上面とを有する堤状部と、側壁面
に、第１のアンドープ半導体材料よりもバンドギャップ
エネルギーが大きい、ＧａＮ系の第２のアンドープ半導
体材料で形成され、第１のアンドープ半導体材料とヘテ
ロ接合される界面を有する薄層と、薄層に接触して形成
されるゲート電極と、堤状部の上面に、且つ、堤状部と
薄層のヘテロ接合界面を跨いだ状態で形成されるソース
電極と、第２表面に形成されたドレイン電極とからなる
ＧａＮ系半導体装置が提供される。In order to achieve the above object, in the present invention according to claim 1, a layer formed of a GaN-based semiconductor material having a first surface and a second surface,
A bank-shaped portion formed of a GaN-based first undoped semiconductor material and having a sidewall surface and an upper surface, and a sidewall surface having a bandgap energy larger than that of the first undoped semiconductor material, GaN. A thin layer formed of a second undoped semiconductor material of the system and having an interface heterojunction with the first undoped semiconductor material, a gate electrode formed in contact with the thin layer, and an upper surface of the bank portion, Further, there is provided a GaN-based semiconductor device including a source electrode formed in a state of straddling a bank-shaped portion and a heterojunction interface of a thin layer, and a drain electrode formed on the second surface.
【０００９】堤状部は一個でも複数でもよいが、大電流
を流すには複数個のほうが２次元電子ガス層をより多く
確保できるので好ましい。そこで請求項２の本発明にお
いては、第１表面と第２表面とを有する、ＧａＮ系半導
体材料で形成された層と、第１表面に、ＧａＮ系の第１
のアンドープ半導体材料で形成される堤状部であって、
各堤状部が両側の側壁面と上面とをそれぞれ有する複数
の堤状部と、隣接する堤状部間にそれぞれ形成され、対
向する各側壁面と第１表面とで区画される複数の凹形状
溝と、各凹形状溝の対向する各側壁面に、第１のアンド
ープ半導体材料よりもバンドギャップエネルギーが大き
い、ＧａＮ系の第２のアンドープ半導体材料でそれぞれ
形成され、第１アンドープ半導体材料とヘテロ接合され
る薄層と、両側の薄層に接触して形成されるゲート電極
と、各堤状部の上面に、且つ、当該堤状部の上面と当該
堤状部の両側の薄層のヘテロ接合界面を跨いだ状態でそ
れぞれ形成される複数のソース電極と、第２表面に形成
されたドレイン電極とからなるＧａＮ系半導体装置が提
供される。The bank portion may be one or plural, but a plurality of bank-shaped portions are preferable because a large two-dimensional electron gas layer can be secured in order to flow a large current. Therefore, according to the present invention of claim 2, a layer formed of a GaN-based semiconductor material having a first surface and a second surface, and a GaN-based first layer on the first surface.
A bank portion formed of an undoped semiconductor material of
Each bank-shaped part has a plurality of bank-shaped parts each having a side wall surface and an upper surface on both sides, and a plurality of recesses formed respectively between the adjacent bank-shaped parts and opposed to each other and the first surface. The GaN-based second undoped semiconductor material, which has a bandgap energy larger than that of the first undoped semiconductor material, is formed on the opposed side wall surfaces of the groove and the recessed groove, respectively. A heterojunction thin layer, a gate electrode formed in contact with the thin layers on both sides, an upper surface of each bank, and an upper surface of the bank and thin layers on both sides of the bank. Provided is a GaN-based semiconductor device including a plurality of source electrodes each formed over a heterojunction interface and a drain electrode formed on a second surface.
【００１０】本発明の構造の場合、ドレイン電極および
ソース電極は、電流が流れる通路の延長上に対向して配
置されるためにドレイン電極に流れる電子による電界集
中は起こりにくい。この理由のため、高電圧を用いるパ
ワーデバイスとしての信頼性が高くなる。好ましくは、
ゲート電極の下面と上面に絶縁層を設けてもよい請求項
（２，４）。In the structure of the present invention, since the drain electrode and the source electrode are arranged so as to face each other on the extension of the path through which the current flows, the electric field concentration due to the electrons flowing in the drain electrode hardly occurs. For this reason, the reliability as a power device using a high voltage becomes high. Preferably,
An insulating layer may be provided on the lower surface and the upper surface of the gate electrode.
【００１１】[0011]
【発明の実施の形態】本発明のＧａＮ系半導体装置につ
き、その１実施例Ａを図１に示す。この装置Ａではま
ず、層１の上に、第１のアンドープ材料から成る複数列
（図では３列）の堤状部２と、これら堤状部２の間に形
成され、前記層１の第１表面１ａにまで至る深さを有す
る複数列（図では２列）の凹形状溝３が形成されてい
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 shows a first embodiment A of the GaN-based semiconductor device of the present invention. In this device A, first, a plurality of rows (three rows in the figure) of bank-shaped portions 2 made of the first undoped material are formed on the layer 1, and the bank-shaped portions 2 are formed between these bank-shaped portions 2. A plurality of rows (two rows in the figure) of concave grooves 3 having a depth reaching one surface 1a are formed.
【００１２】ここで、層１と堤状部２はいずれもＧａＮ
系半導体材料で構成されているが、層１は例えばｎ型不
純物であるＳｉをドーピング濃度１×１０17〜５×１０
19cm-3でドーピングしたｎ−ＧａＮであり、堤状部２は
例えば第１のアンドープ材料としてアンドープＧａＮを
用いて形成されている。なお、層１としては、ｎ型また
はｐ型のいずれかに格別限定されるものではないが、例
えばＳｉ，Ｓｎ，Ｔｅのようなｎ型不純物、とりわけＳ
ｉをドーピングしたｎ−ＧａＮ層が好適である。Here, both the layer 1 and the bank portion 2 are made of GaN.
The layer 1 is made of, for example, an n-type semiconductor material.
Doping concentration of pure Si is 1 × 1017~ 5 x 10
19cm-3It is n-GaN doped with, and the bank portion 2 is
For example, undoped GaN as the first undoped material
It is formed using. The layer 1 is an n-type or
Is not particularly limited to p-type, but examples
For example, n-type impurities such as Si, Sn and Te, especially S
An i-doped n-GaN layer is preferred.
【００１３】そして、堤状部２の内側壁面２ａには第２
のアンドープ材料から成る薄層４が堤状部２の第１のア
ンドープ材料とヘテロ接合して形成されている。ここ
で、第２のアンドープ材料としては、第１のアンドープ
材料のバンドギャップエネルギーよりも大きいハンドギ
ャップエネルギーを有する材料が用いられる。例えば、
第１のアンドープ材料がアンドープＧａＮであるとすれ
ば、第２のアンドープ材料としては、例えばＡｌＧａ
Ｎ，ＡｌＩｎＧａＮ，ＡｌＧａＮＡｓ，ＡｌＧａＮＰ，
ＡｌＩｎＧａＮＡｓＰなどのＧａＮよりもバンドギャッ
プエネルギーが大きい材料などをあげることができる。A second wall is formed on the inner wall surface 2a of the bank portion 2.
A thin layer 4 of undoped material is formed in heterojunction with the first undoped material of the bank 2. Here, as the second undoped material, a material having a hand gap energy larger than the band gap energy of the first undoped material is used. For example,
If the first undoped material is undoped GaN, the second undoped material may be, for example, AlGa.
N, AlInGaN, AlGaNAs, AlGaNP,
Materials such as AlInGaNAsP having a larger bandgap energy than GaN can be cited.
【００１４】その結果、堤状部２には、当該堤状部の内
側壁面（それは第１のアンドープ材料と第２のアンドー
プ材料のヘテロ接合界面でもある）２ａの近傍箇所に２
次元電子ガス層５が発生する。すなわち、形成されたこ
の２次元電子ガス層５は、図１で示したように、堤状部
２の上面から下面に向かって縦方向に延びている。ここ
で、第２のアンドープ材料から成る薄層４の厚みは２０
〜３０nm程度に設定することが好ましい。ヘテロ接合界
面から１〜２nm程度離隔した位置に、キャリア濃度が５
×１０18〜５×１０19cm-3という高濃度の２次元電子ガ
ス層を形成することができるからである。As a result, the bank-shaped portion 2 is provided with 2 in the vicinity of the inner wall surface of the bank-shaped portion (which is also the heterojunction interface of the first undoped material and the second undoped material) 2a.
The three-dimensional electron gas layer 5 is generated. That is, the formed two-dimensional electron gas layer 5 extends vertically from the upper surface to the lower surface of the bank 2 as shown in FIG. Here, the thickness of the thin layer 4 made of the second undoped material is 20.
It is preferably set to about 30 nm. The carrier concentration is 5 at a position 1 to 2 nm away from the heterojunction interface.
This is because it is possible to form a two-dimensional electron gas layer having a high concentration of × 1018 to 5 × 1019 cm-3 .
【００１５】そして、この装置Ａでは、薄層４が形成さ
れている残余の凹形状溝３の中に、第１絶縁層６ａ、ゲ
ート電極Ｇ、第２絶縁層６ｂがこの順序で積層配置さ
れ、ゲート電極Ｇは、上・下の絶縁層によって絶縁シー
ルドされている。そして、ゲート電極Ｇの両側端Ｇ1，
Ｇ1は第２のアンドープ材料から成る薄層４と接触し
て、その変調動作ができるようになっている。In this device A, the first insulating layer 6a, the gate electrode G, and the second insulating layer 6b are stacked in this order in the remaining concave groove 3 in which the thin layer 4 is formed. The gate electrode G is insulated and shielded by the upper and lower insulating layers. Then, both ends G1 of the gate electrode G,
G1 is in contact with the thin layer 4 of the second undoped material, so that its modulation operation is possible.
【００１６】また、第１のアンドープ材料から成る堤状
部２の上面には、薄層４の上面の一部まで延びて堤状部
２と薄層４とのヘテロ接合界面２ａを跨いだ状態でコン
タクト層７が形成され、更にその上にソース電極Ｓが形
成されている。なお、ソース電極Ｓが堤状部２と薄層４
の両者に対してオーミック接合可能な材料であるなら
ば、上記したコンタクト層７を形成することなく、直
接、ソース電極Ｓを堤状部と薄層の上面に形成してもよ
い。ただし、その場合であっても、上記したヘテロ接合
界面２ａを跨いだ状態でソース電極Ｓは形成されなけれ
ばならない。Further, on the upper surface of the bank 2 made of the first undoped material, a state where it extends to a part of the upper surface of the thin layer 4 and straddles the heterojunction interface 2a between the bank 2 and the thin layer 4. Then, the contact layer 7 is formed, and the source electrode S is further formed thereon. In addition, the source electrode S includes the bank portion 2 and the thin layer 4.
If the material is capable of ohmic contact with both of the above, the source electrode S may be directly formed on the bank-shaped portion and the upper surface of the thin layer without forming the contact layer 7 described above. However, even in that case, the source electrode S must be formed in a state of straddling the heterojunction interface 2a.
【００１７】そして、層１の第２表面１ｂ（裏面）の全
面にドレイン電極Ｄが形成されることにより、本発明の
装置Ａが構成されている。図１で示した装置Ａの場合、
４個の２次元電子ガス層５が縦方向に形成されている。
すなわち、装置Ａには、１個の素子に図１７で示したＨ
ＥＭＴ構造が４個組み込まれた構造になっている。The device A of the present invention is constructed by forming the drain electrode D on the entire second surface 1b (back surface) of the layer 1. In the case of the device A shown in FIG. 1,
Four two-dimensional electron gas layers 5 are formed in the vertical direction.
That is, in the device A, one element has the H shown in FIG.
It has a structure in which four EMT structures are incorporated.
【００１８】ここで、１個のＨＥＭＴ構造において、ソ
ース電極Ｓとドレイン電極Ｄを作動すると、第２のアン
ドープ材料から成る薄層４から供給された電子は２次元
電子ガス層５の働きで下方に高速移動し、更に層１を経
由してドレイン電極Ｄへと走行していく。そして、ゲー
ト電極Ｇを作動すれば薄層４の厚み方向に発生する空乏
層によって電子の走行状態は変調され、ここに電界効果
挙動が実現する。When the source electrode S and the drain electrode D are operated in one HEMT structure, the electrons supplied from the thin layer 4 made of the second undoped material are moved downward by the action of the two-dimensional electron gas layer 5. To the drain electrode D through the layer 1 at a high speed. When the gate electrode G is operated, the traveling state of electrons is modulated by the depletion layer generated in the thickness direction of the thin layer 4, and the field effect behavior is realized here.
【００１９】この装置Ａの場合、同一の層１の上に複数
個（図１では４個）のＨＥＭＴ構造が集積されているの
で、ＨＥＭＴの１構造当たりに必要な面積は、図１で示
した従来構造の場合に比べて小さい。すなわち、この装
置Ａの場合、従来に比べて小型化することが可能であ
る。この装置Ａは次のようにして製造することができ
る。それを以下に詳細に説明する。In the case of this device A, since a plurality of (4 in FIG. 1) HEMT structures are integrated on the same layer 1, the area required for one HEMT structure is shown in FIG. It is smaller than the conventional structure. That is, in the case of this device A, it is possible to make it smaller than the conventional one. This device A can be manufactured as follows. It will be described in detail below.
【００２０】まず、例えば半絶縁性のＳｉ基板のような
成長用基板Ｂを用意し、その上に、例えばＧＳＭＢＥ法
やＭＯＣＶＤ法のようなエピタキシャル結晶成長法で、
ＧａＮから成るバッファ層１’、層１、第１のアンドー
プ材料から成る層２0を順次成膜して図２で示したよう
なスラブ基板Ａ0を製造する。なお、成長用基板Ｂとし
ては、更に、ＳｉＣ，ＧａＡｓ，サファイアなどを用い
ることもできる。First, a growth substrate B such as a semi-insulating Si substrate is prepared, and an epitaxial crystal growth method such as the GSMBE method or the MOCVD method is applied to the growth substrate B.
Buffer layer 1 composed of GaN ', layer 1, layer 20 consisting of a first undoped material are sequentially formed to produce a slab substrate A0 as shown in FIG. Note that, as the growth substrate B, SiC, GaAs, sapphire, or the like can also be used.
【００２１】なお前述したように、層１としては、格別
限定されるものではないが、例えばＳｉ，Ｓｎ，Ｔｅの
ようなｎ型不純物、とりわけＳｉをドーピングしたｎ−
ＧａＮ層が好適である。また、層２0の形成に用いる第
１のアンドープ材料は、後述する第２のアンドープ材料
よりもそのバンドギャップエネルギーの小さいＧａＮ系
半導体材料であることが必要であり、採用する第２のア
ンドープ材料との関係で適宜選択されるが、通常、アン
ドープＧａＮが用いられる。As described above, the layer 1 is not particularly limited, but is n-type doped with n-type impurities such as Si, Sn and Te, particularly Si.
A GaN layer is preferred. Further, the first undoped material used to form the layer 20, must be a GaN-based semiconductor material is also small the band gap energy than the second undoped material described later, a second undoped material employed However, undoped GaN is usually used.
【００２２】ついで、スラブ基板Ａ0における層２0の表
面に対し、形成すべき堤状部の上面に例えばＳｉＯ2か
ら成るマスク８1をパターニングしたのち、例えばＥＣ
Ｒプラズマを用いて、層２0の一部を層１の第１表面１
ａに至るまでエッチング除去することにより、図３で示
したように、第１のアンドープ材料から成る複数の堤状
部２とそれらの間に挟まれ、層１の第１表面１ａが表出
している所定幅の凹形状溝３を有する基板Ａ1を製造す
る。[0022] Then, with respect to the layer 20 of the surface at the slab substrate A0, the upper surface of the bank-like portion to be formed, for example, after the patterning of the mask81 made of SiO2, for example, EC
R plasma is used toremove a portion of layer 20 from first surface 1 of layer 1.
As shown in FIG. 3, it is sandwiched between a plurality of bank-shaped portions 2 made of the first undoped material, and the first surface 1a of the layer 1 is exposed by etching away to a. A substrate A1 having a concave groove 3 having a predetermined width is manufactured.
【００２３】ついで、図４で示したように、表出する層
１の第１表面１ａと堤状部２の内側壁面２ａを覆って例
えばＳｉＯ2のマスク８2を全面に形成する。そして、溝
状部３の中のマスク８2に対し、堤状部２の内側壁面側
に形成すべき薄層の厚みに相当する部分を残してレジス
トを形成したのち、レジストが形成されていない部分に
例えばＥＣＲプラズマを用いたドライエッチングを行っ
てその部分を層１の第１表面１ａまでエッチング除去す
る。Then, as shown in FIG. 4, a mask 82 of, for example, SiO2 is formed on the entire surface so as to cover the exposed first surface 1a of the layer 1 and the inner wall surface 2a of the bank portion 2. Then, with respect to the mask82 in the groove portion 3, after forming the resist leaving a portion corresponding to the thickness of the thin layer to be formed on the inner wall surface side of the bank-like portion 2, no resist is formed Dry etching using, for example, ECR plasma is performed on the portion to etch and remove the portion up to the first surface 1a of the layer 1.
【００２４】その結果、図５で示したように、凹形状溝
３の中には、堤状部２の内側壁面２ａと層１の第１表面
１ａが表出し、層１の他の表面はマスク８2で覆われた
基板Ａ2が得られる。なお、このマスクの材料として
は、同じように化学的、熱的に安定なＡｌ2Ｏ3やＳｉＮ
xなどを使用することもできる。ついで、基板Ａ2に対
し、第２のアンドープ材料を用いた横方向選択成長を行
う。この選択成長法という技術は後行程で成長膜のエッ
チング加工を伴わなくてもよいので製造上の大きなメリ
ットがある。このときに用いる第２のアンドープ材料
は、堤状部２を構成する第１のアンドープ材料よりもバ
ンドギャップエネルギーが大きいＧａＮ系半導体材料で
あることが必要である。As a result, as shown in FIG. 5, the inner wall surface 2a of the bank portion 2 and the first surface 1a of the layer 1 are exposed in the concave groove 3, and the other surface of the layer 1 is A substrate A2 covered with the mask 82 is obtained. The material of this mask is the same chemically and thermally stable Al2 O3 and SiN.
You can also usex, etc. Then, the substrate A2 is subjected to lateral selective growth using the second undoped material. This selective growth method has a great manufacturing merit because it does not require etching of the growth film in the subsequent process. The second undoped material used at this time needs to be a GaN-based semiconductor material having a bandgap energy larger than that of the first undoped material forming the bank portion 2.
【００２５】例えば、堤状部２の第１のアンドープ材料
がＧａＮであるとすれば、ＡｌＧａＮ，ＡｌＩｎＧａ
Ｎ，ＡｌＧａＮＡｓ，ＡｌＧａＮＰ，ＡｌＩｎＧａＮＡ
ｓＰなどのＧａＮよりもバンドギャップエネルギーが大
きい材料などを用いることができる。その結果、図６で
示したように、マスク８2の両側には堤状部の内側壁面
２ａとヘテロ接合し、また層１の第１表面１ａともヘテ
ロ接合する薄層４が形成されている基板Ａ3が得られ
る。そして、そのことにより、両者のヘテロ接合界面２
ａの近傍には、堤状部２の厚みの全体に亘り縦方向に延
びて層１にまで至る２次元電子ガス層５が形成される。For example, if the first undoped material of the bank 2 is GaN, AlGaN, AlInGa
N, AlGaNAs, AlGaNP, AlInGaNA
A material such as sP having a larger bandgap energy than GaN can be used. As a result, as shown in FIG. 6, thin layers 4 are formed on both sides of the mask 82 which are heterojunctions with the inner wall surface 2a of the bank and heterojunction with the first surface 1a of the layer 1. A substrate A3 is obtained. As a result, the heterojunction interface 2 between the two
In the vicinity of a, a two-dimensional electron gas layer 5 is formed that extends in the vertical direction and reaches the layer 1 over the entire thickness of the bank portion 2.
【００２６】ついで、マスク８1，８2を例えばドライエ
ッチングなどで全てエッチング除去したのち、再び全面
をＳｉＯ2のマスク８3で被覆する（図７）。ついで、凹
形状溝内に形成されている薄層４の間の部分を除いた他
のマスク部分にレジストを塗布したのち薄層４の間のマ
スク８3を一部エッチング除去する。そのとき、凹形状
溝の中のマスク８3は所望の厚みだけ残置せしめる。そ
の結果、図８で示したように、凹形状溝の中の層１の表
面が所望厚みのマスク８3で被覆された基板Ａ4が得られ
る。ここで、このマスク８3は図１で示した装置Ａにお
ける第１絶縁層６ａとして機能する。Next, after the masks 81 and 82 are all removed by etching, for example, by dry etching, the entire surface is covered again with a mask 83 of SiO2 (FIG. 7). Next, a resist is applied to other mask portions except the portion between the thin layers 4 formed in the concave groove, and then the mask 83 between the thin layers 4 is partially removed by etching. At this time, the mask 83 in the concave groove is left to have a desired thickness. As a result, as shown in FIG. 8, a substrate A4 in which the surface of the layer 1 in the concave groove is covered with a mask 83 having a desired thickness is obtained. Here, the mask 83 functions as the first insulating layer 6a in the device A shown in FIG.
【００２７】ついで、基板Ａ4の上面に、例えばＰｔを
所望の厚みだけ蒸着したのち、凹形状溝内における第１
絶縁層６ａ上の蒸着Ｐｔ以外のＰｔをリフトオフする。
その結果、図９で示したように、第１絶縁層６ａの上に
は、その両側端が薄層４，４と接触している所望厚みの
ゲート電極Ｇが形成された基板Ａ5が得られる。そし
て、全面を例えばＳｉＯ2のマスク８4で被覆し、ゲート
電極Ｇの上の凹みに例えばＳｉＯ2を充填してゲート電
極Ｇを埋め込んだのち、堤状部２と薄層４上のマスクを
エッチング除去してそれらの表面を表出させる。その結
果、図１０で示したように、上面は全体として面一状態
で、堤状部２と薄層４の表面が表出しており、凹形状溝
の中には、堤状部の内側壁面とヘテロ接合する薄層４，
４と、それら薄層の間にマスク８3（絶縁層６ａ）とマ
スク８4（絶縁層６ｂ）で挟まれた状態のゲート電極Ｇ
が配置されている基板Ａ6が得られる。Then, for example, Pt is vapor-deposited to a desired thickness on the upper surface of the substrate A4 , and then the first groove is formed in the concave groove.
Pt other than evaporated Pt on the insulating layer 6a is lifted off.
As a result, as shown in FIG. 9, a substrate A5 is obtained in which a gate electrode G having a desired thickness is formed on the first insulating layer 6a, the both ends of which are in contact with the thin layers 4 and 4. To be Then, to cover the entire surface for example in the SiO2 mask 84, after embedded gate electrode G and dent filled for example of SiO2 on the gate electrode G, a mask on the bank-like portion 2 and the thin layer 4 Etch away to expose their surface. As a result, as shown in FIG. 10, the upper surface is generally flush with the surface of the bank 2 and the thin layer 4, and the inner wall surface of the bank is in the concave groove. A thin layer heterojunction with 4,
4 and the gate electrode G sandwiched between the mask 83 (insulating layer 6a) and the mask 84 (insulating layer 6b) between these thin layers.
A substrate A6 on which is arranged is obtained.
【００２８】ついで、薄層４の表面を一部含む状態で例
えばＳｉＯ2のマスクをパターニングしたのち、残余の
表面、すなわち、堤状部２の表面と薄層４の表面の一部
に、例えばＳｉを高濃度でドーピングしたＧａＮから成
るコンタクト層を選択成長させ、更にそのコンタクト層
の上に、例えばＡｌ／Ｔｉ／Ａｕのような電極材料を堆
積させ、薄層４上のマスクをエッチング除去する。Then, after patterning a mask of, for example, SiO2 so as to partially include the surface of the thin layer 4, the remaining surface, that is, the surface of the bank portion 2 and a part of the surface of the thin layer 4, is, for example, A contact layer made of GaN highly doped with Si is selectively grown, and an electrode material such as Al / Ti / Au is further deposited on the contact layer, and the mask on the thin layer 4 is etched away. .
【００２９】その結果、図１１で示したように、堤状部
２と薄層４の上面には、これらのヘテロ接合界面を跨い
だ状態で形成されたコンタクト層７を介してソース電極
Ｓが形成されている基板Ａ7が得られる。ついで、基板
Ａ7における基板Ｂを研磨して除去し、更にバッファ層
１’も研磨除去して、図１２で示したように、層１の表
面が表出する基板Ａ8を製造する。As a result, as shown in FIG. 11, the source electrode S is formed on the upper surfaces of the bank portion 2 and the thin layer 4 via the contact layer 7 formed so as to extend over these heterojunction interfaces. The formed substrate A7 is obtained. Then, the substrate B of the substrate A7 is polished and removed, and the buffer layer 1 ′ is also polished and removed to manufacture the substrate A8 in which the surface of the layer 1 is exposed as shown in FIG.
【００３０】そして最後に、基板Ａ8における層１の第
２表面１ｂに、例えばＡｌ／Ｔｉ／Ａｕのような電極材
料を堆積してドレイン電極Ｄを形成することにより、図
１で示した装置Ａが製造される。なお、ヘテロ接合面で
供給された電子はおもに堤状部の下側を通ってドレイン
電極に流れ込むことから、図１の上面から見てゲート電
極の下側の領域は層１でなくてもよく、全く省くことも
できるし、また例えば省いた部分を絶縁物で埋め込んで
おいてもよい。ただ、できるだけ製造工程を簡素化する
観点からは図１のような構成が実際的である。Finally, the device shown in FIG. 1 is formed by depositing an electrode material such as Al / Ti / Au on the second surface 1b of the layer 1 on the substrate A8 to form the drain electrode D. A is produced. Since the electrons supplied at the heterojunction surface mainly flow into the drain electrode through the lower side of the bank portion, the region under the gate electrode viewed from the upper surface of FIG. 1 may not be layer 1. However, it may be omitted altogether, or, for example, the omitted part may be embedded with an insulator. However, from the viewpoint of simplifying the manufacturing process as much as possible, the configuration as shown in FIG. 1 is practical.
【００３１】上記の堤状部は層１の第１表面１ａ上で一
方向に延び、長手方向に側面を有してもよく、また層１
の上面を上から見て矩形であっても円形であってもよい
ことは明らかである。図１３に示す実施例では、層１の
第１表面１ａ上に矩形状の堤状部が３個並列に形成され
ている。また、図１の円Ｐで囲まれる、ＨＥＭＴ構造を
１個だけ有する装置であってもよく、その概念図を図１
４に示す。このように構成したＧａＮ系半導体装置も本
発明の一実施例であり、この場合は小型でしかも極薄の
半導体装置が可能である。The bank portion may extend in one direction on the first surface 1a of the layer 1 and may have side faces in the longitudinal direction.
Obviously, the upper surface of the can be rectangular or circular when viewed from above. In the embodiment shown in FIG. 13, three rectangular bank-shaped portions are formed in parallel on the first surface 1a of the layer 1. Further, a device having only one HEMT structure, which is surrounded by a circle P in FIG. 1, may be used.
4 shows. The GaN-based semiconductor device having such a structure is also an embodiment of the present invention. In this case, a small and ultrathin semiconductor device is possible.
【００３２】また、堤状部の側面は必ずしも層１の第１
表面１ａに対して垂直（傾き９０度）でなくてもよく、
適宜なドライエッチング加工方法によって傾斜面とする
こともできる。堤状部の側壁面として傾斜面を有する装
置例を図１５および図１６に示した。これらの例では側
壁面の傾斜度を約６０度としたが、ドライエッチングの
条件を変えればさらに傾斜を緩くすることもできる。傾
斜を緩くすることで、第１アンドープ材料面への第２ア
ンドープ材料が横方法選択成長しやすくなるメリットが
ある。また、図１６示したように、ゲート電極Ｇを薄層
４の広い面積に亘って形成しやすいメリットがある。Further, the side surface of the bank portion is not necessarily the first side of the layer 1.
The surface 1a does not have to be vertical (inclined 90 degrees),
The inclined surface can be formed by an appropriate dry etching method. An example of a device having an inclined surface as the side wall surface of the bank is shown in FIGS. 15 and 16. In these examples, the inclination of the side wall surface was set to about 60 degrees, but the inclination can be further reduced by changing the dry etching conditions. By making the slope gentle, there is an advantage that the second undoped material on the surface of the first undoped material is likely to grow in the lateral method. Further, as shown in FIG. 16, there is an advantage that the gate electrode G can be easily formed over a wide area of the thin layer 4.
【００３３】[0033]
【実施例】次のようにして図１で示した装置Ａを製造し
た。まず、半絶縁性のＳｉ基板の上に、ジメチルヒドラ
ジン（５×１０-5Torr）、金属Ｇａ（５×１０-7Torr）
を用い、ガスソース分子線エピタキシャル法（ＧＳＭＢ
Ｅ）により成長温度６４０℃で厚み５０nmのＧａＮバッ
ファ層１’を成膜し、更にその上に、アンモニア（５×
１０-5Torr）、金属Ｇａ（５×１０-7Torr）、Ｓｉ（１
×１０-8Torr）を用い、成長温度８５０℃で厚み２００
０nmのＳｉドープＧａＮ層（ｎ型層）１（ドーピング濃
度：２×１０19cm-3）を成膜した。そして、更にその上
に、アンモニア（５×１０-6Torr）、金属Ｇａ（５×１
０-7Torr）を用い、成長温度８５０℃で厚み２μｍのア
ンドープＧａＮ層２0を成膜し、図２で示したスラブ基
板Ａ0を製造した。EXAMPLE The device A shown in FIG. 1 was manufactured as follows. First, on a semi-insulating Si substrate, dimethylhydrazine (5 × 10-5 Torr) and metallic Ga (5 × 10-7 Torr)
Using a gas source molecular beam epitaxial method (GSMB
E) is used to form a GaN buffer layer 1 ′ having a thickness of 50 nm at a growth temperature of 640 ° C., and further ammonia (5 ×
10-5 Torr), metallic Ga (5 x 10-7 Torr), Si (1
X10-8 Torr) at a growth temperature of 850 ° C and a thickness of 200
A 0 nm Si-doped GaN layer (n-type layer) 1 (doping concentration: 2 × 1019 cm−3 ) was formed. And on top of that, ammonia (5 × 10−6 Torr) and metallic Ga (5 × 1
0-7 Torr) using a depositing an undoped GaN layer 20 thickness 2μm at a growth temperature of 850 ° C., to produce a slab substrate A0 shown in FIG.
【００３４】なお、上記したアンドープＧａＮのバンド
ギャップエネルギー（Ｅｇ）は約３.４ｅＶである。つ
いで、スラブ基板Ａ0のアンドープＧａＮ層２0の表面に
ＳｉＯ2のマスク８1でパターニングしたのち、ＥＣＲプ
ラズマを用いたドライエッチングを行い、溝幅が２〜３
μｍであり、また底部にはｎ型層１の第１表面１ａが表
出する矩形形状の凹形状溝３を刻設して図３の基板Ａ1
にした。The band gap energy (Eg) of the above undoped GaN is about 3.4 eV. Then, after patterning with the mask 81 of SiO2 on the surface of the undoped GaN layer 20 slab substrate A0, by dry etching using an ECR plasma, the groove width is 2 to 3
.mu.m, and a rectangular concave groove 3 exposing the first surface 1a of the n-type layer 1 is formed on the bottom to form the substrate A1 of FIG.
I chose
【００３５】このＡ1の表面をＳｉＯ2のマスク８2で被
覆したのち、凹形状溝３の中にＥＣＲプラズマを用いた
ドライエッチングを行い、堤状部２の内側壁面２ａから
幅３０nmのマスク部分をｎ型層１の表面１ａに至るまで
エッチング除去して開口し図５で示した基板Ａ2にし
た。ついで、金属Ａｌ（１×１０-7Torr）、金属Ｇａ
（５×１０-7Torr）、アンモニア（５×１０-6Torr）を
用い、成長温度８５０℃で横方向の選択成長を行い、ア
ンドープＡｌ0.2Ｇａ0.8Ｎから成る厚み３０nmの薄層４
を成膜し、図６で示した基板Ａ3を製造した。After the surface of A1 is covered with a mask 82 of SiO2 , dry etching using ECR plasma is performed in the concave groove 3 to form a mask having a width of 30 nm from the inner wall surface 2a of the bank portion 2. The portion was etched and removed to reach the surface 1a of the n-type layer 1 to form the substrate A2 shown in FIG. Next, metal Al (1 × 10-7 Torr), metal Ga
(5 × 10−7 Torr) and ammonia (5 × 10−6 Torr) were used to carry out lateral selective growth at a growth temperature of 850 ° C. to form a thin layer 4 of undoped Al0.2 Ga0.8 N with a thickness of 30 nm.
Was formed into a film to manufacture the substrate A3 shown in FIG.
【００３６】なお、このアンドープＡｌ0.2Ｇａ0.8Ｎの
バンドギャップエネルギー（Ｅｇ）は約４.０ｅＶであ
る。ついで、基板Ａ3の全面にＳｉＯ2のマスク８3を形
成し（図８）、レジストを用いてパターニングしたのち
凹形状溝内のＳｉＯ2をバッファドフッ酸などで一部エ
ッチング除去して、厚みが０.８μｍの第１絶縁層６ａ
を形成して図８で示した基板Ａ4を製造した。The band gap energy (Eg) of this undoped Al0.2 Ga0.8 N is about 4.0 eV. Then, a mask 83 of SiO2 is formed on the entire surface of the substrate A3 (FIG. 8), and after patterning using a resist, the SiO2 in the concave groove is partially removed by etching with buffered hydrofluoric acid or the like, and the thickness is reduced. 0.8 μm first insulating layer 6a
To form the substrate A4 shown in FIG.
【００３７】ついで、基板Ａ4の全面にＰｔを０.４μｍ
の厚みで蒸着したのち、第１絶縁層６ａ上のＰｔ以外は
全てリフトオフし、ゲート電極Ｇが形成されている基板
Ａ5（図９）にした。ゲート電極Ｇの材料として、Ｐｔ
／Ａｕ、Ｐｄ／Ａｕ、Ｐｔ／Ｔｉ／Ａｕ，Ｎｉ／Ｔｉ／
Ａｕ，Ｐｔ／Ｎｉ／Ａｕ、Ｐｔ／Ｎｉ／Ｔｉ／Ａｕ等を
用いることができる。Then, Pt is 0.4 μm on the entire surface of the substrate A4.
After being vapor-deposited to a thickness of 1., all were lifted off except for Pt on the first insulating layer 6a to obtain a substrate A5 (FIG. 9) on which the gate electrode G was formed. As a material for the gate electrode G, Pt
/ Au, Pd / Au, Pt / Ti / Au, Ni / Ti /
Au, Pt / Ni / Au, Pt / Ni / Ti / Au, etc. can be used.
【００３８】基板Ａ5の全面にＳｉＯ2のマスク８4を形
成してゲート電極Ｇを埋め込んだのち、表面のＳｉＯ2
をエッチング除去して図１０で示した基板Ａ6を製造し
た。ついで、基板Ａ6の全面をＳｉＯ2のマスクで被覆
し、そのマスクに、堤状部２と薄層４の一部表面とが開
口するようにパターニングを行ったのち、その開口部
に、金属Ｇａ（５×１０-7Torr）、金属Ｓｉ（１×１０
-8Torr）、アンモニア（５×１０-6Torr）を用い、成長
温度８５０℃で選択成長を行って厚み１００nmのコンタ
クト層（Ｓｉドーピング濃度：２×１０19cm-3）７を成
膜し、更にその上にＡｌ／Ｔｉ／Ａｕを順次堆積してソ
ース電極Ｓを形成して図１１で示した基板Ａ7を製造し
た。After forming a mask 84 of SiO2 on the entire surface of the substrate A5 and burying the gate electrode G, SiO2 on the surface is formed.
Was removed by etching to manufacture the substrate A6 shown in FIG. Then, the entire surface of the substrate A6 is covered with a mask of SiO2 , and patterning is performed on the mask so that the bank 2 and a part of the surface of the thin layer 4 are opened. Ga (5 × 10-7 Torr), metallic Si (1 × 10
-8 Torr) and ammonia (5 × 10-6 Torr) are selectively grown at a growth temperature of 850 ° C. to form a contact layer (Si doping concentration: 2 × 1019 cm-3 ) 7 having a thickness of 100 nm. Then, Al / Ti / Au was further deposited thereon to form the source electrode S, and the substrate A7 shown in FIG. 11 was manufactured.
【００３９】ついで、基板Ａ7を研磨してｎ型層１の第
２表面１ｂを表出させ、そこに、Ａｌ／Ｔｉ／Ａｕを順
次堆積してドレイン電極Ｄを形成することにより、本発
明の装置Ａを製造した。オーミック電極材料としては、
上記の他に、Ｔａ−Ｓｉ／Ａｕ、Ａｌ−Ｓｉ／Ａｕ、Ｔ
ｉ−Ｓｉ／Ａｕ等のシリサイド系合金を用いることがで
きる。また、これらの材料の組み合わせを用いることが
できる。Then, the substrate A7 is polished to expose the second surface 1b of the n-type layer 1 and Al / Ti / Au is sequentially deposited thereon to form the drain electrode D. Device A was manufactured. As ohmic electrode material,
In addition to the above, Ta-Si / Au, Al-Si / Au, T
A silicide-based alloy such as i-Si / Au can be used. Also, combinations of these materials can be used.
【００４０】この装置Ａは、最大３０Ａの電流値で立ち
上がり、そのときのオン抵抗は１０ｍΩcm2であった。
また、耐圧は３００Ｖを超えていた。なお、実施例で
は、第２のアンドープ材料としてアンドープＡｌ0.2Ｇ
ａ0.8Ｎを用いたが、このアンドープＡｌＧａＮとして
は、一般式：ＡｌxＧａ1-xＮ（０＜ｘ≦１）のものであ
れば同様の効果が得られる。その場合、指数ｘが大きい
材料ほど、アンドープＧａＮに比べると、そのバンドギ
ャップエネルギーは大きくなり、例えばｘ＝１のＡｌＮ
ではそのバンドギャップエネルギーは約６．２ｅＶであ
る。This device A started up at a maximum current value of 30 A, and the on-resistance at that time was 10 mΩcm2 .
Moreover, the breakdown voltage exceeded 300V. In the example, undoped Al0.2 G was used as the second undoped material.
Although a0.8 N was used, similar effects can be obtained as long as the undoped AlGaN has the general formula: Alx Ga1-x N (0 <x ≦ 1). In that case, a material having a larger index x has a larger bandgap energy than undoped GaN, for example, AlN of x = 1.
Then, its band gap energy is about 6.2 eV.
【００４１】[0041]
【発明の効果】以上の説明で明らかなように、本発明の
ＧａＮ系半導体装置は、動作電極を縦型に配置し、１つ
の素子に多数の凹形状溝を形成することにより、多数の
ＨＥＭＴ構造を集積することができる。そのため、この
装置は大電流動作が可能である。As is apparent from the above description, in the GaN-based semiconductor device of the present invention, the working electrodes are arranged vertically and a large number of recessed grooves are formed in one element, so that a large number of HEMTs are formed. The structure can be integrated. Therefore, this device is capable of high current operation.
【００４２】また、小面積の中にも多数のＨＥＭＴ構造
を組み込まれることができるので、全体として小型化す
ることが可能である。Since a large number of HEMT structures can be incorporated in a small area, it is possible to reduce the size as a whole.
【図１】本発明のＧａＮ系半導体装置の１例Ａを示す断
面図である。FIG. 1 is a sectional view showing an example A of a GaN-based semiconductor device of the present invention.
【図２】装置Ａの製造に用いるスラブ基板Ａ0を示す断
面図である。2 is a cross-sectional view showing a slab substrate A0 used for manufacturing the device A. FIG.
【図３】凹形状溝を形成した基板Ａ1を示す部分斜視図
である。FIG. 3 is a partial perspective view showing a substrate A1 having a concave groove formed therein.
【図４】基板Ａ1の全面にＳｉＯ2のマスクを形成した状
態を示す断面図である。FIG. 4 is a cross-sectional view showing a state in which a SiO2 mask is formed on the entire surface of a substrate A1 .
【図５】基板Ａ2を示す断面図である。FIG. 5 is a cross-sectional view showing a substrate A2 .
【図６】薄層を成膜した基板Ａ3を示す断面図である。FIG. 6 is a sectional view showing a substrate A3 on which a thin layer is formed.
【図７】基板Ａ3の全面をＳｉＯ2のマスクで被覆した状
態を示す断面図である。FIG. 7 is a cross-sectional view showing a state where the entire surface of substrate A3 is covered with a mask of SiO2 .
【図８】凹形状溝内に第１絶縁層を形成した基板Ａ4を
示す断面図である。FIG. 8 is a cross-sectional view showing a substrate A4 having a first insulating layer formed in a concave groove.
【図９】第１絶縁層の上にゲート電極を配置した基板Ａ
5を示す断面図である。FIG. 9 is a substrate A in which a gate electrode is arranged on the first insulating layer.
FIG.6 is a sectional view showing5 .
【図１０】ゲート電極を埋設する第２絶縁層を形成した
基板Ａ6を示す断面図である。FIG. 10 is a cross-sectional view showing a substrate A6 on which a second insulating layer burying a gate electrode is formed.
【図１１】ソース電極を形成した基板Ａ7を示す断面図
である。FIG. 11 is a sectional view showing a substrate A7 on which a source electrode is formed.
【図１２】ｎ型層の裏面を表出せしめた基板Ａ8を示す
断面図である。FIG. 12 is a cross-sectional view showing a substrate A8 with the back surface of an n-type layer exposed.
【図１３】ｎ型層表面上に矩形状の堤状部を３個並列に
形成した斜視図である。FIG. 13 is a perspective view in which three rectangular bank-shaped portions are formed in parallel on the surface of the n-type layer.
【図１４】ＨＥＭＴ構造を一個だけ有するＧａＮ系半導
体装置の概念図である。FIG. 14 is a conceptual diagram of a GaN-based semiconductor device having only one HEMT structure.
【図１５】約６０度に傾斜している堤状部の側壁面を備
える装置例を示す断面図である。FIG. 15 is a cross-sectional view showing an example of a device including a side wall surface of a bank portion inclined at about 60 degrees.
【図１６】約６０度に傾斜している堤状部の側壁面を備
える装置の一変形例の断面図である。FIG. 16 is a cross-sectional view of a modified example of the apparatus including the side wall surface of the bank portion inclined at about 60 degrees.
【図１７】従来構造のＨＥＭＴの１例を示す断面図であ
る。FIG. 17 is a sectional view showing an example of a HEMT having a conventional structure.
１ ＧａＮ系半導体材料で形成した層１ａ ＧａＮ系半導体材料で形成した層の第１
表面２0 第１のアンドープ材料の層２ 第１のアンドープ材料から成る堤状部２ａ 堤状部の内側壁面３ 凹形状溝４ 第２のアンドープ材料から成る薄層５ ２次元電子ガス層６ａ 第１絶縁層６ｂ 第２絶縁層７ コンタクト層８1，８2，８3，８4 マスク（ＳｉＯ2）Ｇ ゲート電極Ｇ1 ゲート電極の側端部Ｓ ソース電極Ｄ ドレイン電極1 Layer formed of GaN-based semiconductor material 1a First layer formed of GaN-based semiconductor material
Surface 20 First undoped material layer 2 First undoped material bank 2a Inner wall surface 3 of the bank 3 Concave groove 4 Thin undoped material layer 5 Two-dimensional electron gas layer 6a 1 Insulating layer 6b Second insulating layer 7 Contact layer 81 , 82 , 83 , 84 Mask (SiO2 ) G Gate electrode G1 Side end of gate electrode S Source electrode D Drain electrode
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