【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置及び半
導体装置の製造方法に関し、特に、短チャネル効果を抑
制するポケットイオン領域を有する半導体装置及び半導
体装置の製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device, and more particularly to a semiconductor device having a pocket ion region for suppressing a short channel effect and a method for manufacturing the semiconductor device.
【０００２】[0002]
【従来の技術】近年、半導体装置の分野において、絶縁
体層上にシリコン（Ｓｉ）層を形成したＳＯＩ（Ｓｉｌ
ｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造が用いられ
るようになってきた。ＳＯＩ構造とは、例えば、サファ
イア基板上にシリコン薄膜を気相成長させるＳＯＳ（
Ｓｉｌｉｃｏｎ Ｏｎ Ｓａｐｐｈｉｒｅ）、シリコン
基板内に酸素イオンを注入し、その後、熱処理を行うこ
とによって、シリコン基板内部に酸化シリコン（ＳｉＯ
2）層を形成するＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ
ｂｙ ｉｏｎ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）、
酸化膜を介してシリコン基板同士を貼り合わせる貼り合
わせ法（Ｗａｆｅｒ ｂｏｎｄｉｎｇ）等によって構成
された半導体装置の基板構成を意味し、このＳＯＩ構造
をとる半導体装置は、従来のバルクシリコンを用いた半
導体装置に比べ、様々な優れた特徴を有する。例えば、
このＳＯＩ構造をＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄ
ｅＳｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅ
ｃｔ Ｔｒａｎｓｉｓｔｏｒ）に適用した場合、このＭ
ＯＳＦＥＴの素子活性領域の直下部には、ＳＯＩ構造を
構成する絶縁体層が配置されることとなるため、このＭ
ＯＳＦＥＴに付加される寄生容量を大幅に低減させるこ
とが可能となる。これにより、このＭＯＳＦＥＴのスイ
ッチング特性を向上させ、動作速度の高速化、省電力
化、信頼性の向上等を図ることが可能となる。2. Description of the Related Art In recent years, in the field of semiconductor devices, SOI (Sil) having a silicon (Si) layer formed on an insulator layer is used.
The icon on Insulator structure has come into use. The SOI structure means, for example, SOS (which is a vapor phase growth of a silicon thin film on a sapphire substrate).
Silicon On Sapphire), by implanting oxygen ions into a silicon substrate and then performing heat treatment, silicon oxide (SiO 2) is formed inside the silicon substrate.
2 ) SIMOX (Separation) forming a layer
by ion Implanted Oxygen),
This means a substrate structure of a semiconductor device configured by a bonding method (wafer bonding) or the like in which silicon substrates are bonded to each other via an oxide film, and a semiconductor device having this SOI structure is a conventional semiconductor device using bulk silicon. Compared with, it has various excellent features. For example,
This SOI structure is referred to as MOSFET (Metal Oxid).
eSemiconductor Field Effe
ct Transistor), this M
Since the insulator layer forming the SOI structure is arranged immediately below the element active region of the OSFET, this M
It is possible to significantly reduce the parasitic capacitance added to the OSFET. As a result, it is possible to improve the switching characteristics of this MOSFET, to increase the operating speed, save power, and improve reliability.
【０００３】また、近年における半導体装置の微細化、
高集積化に伴い、ＭＯＳＦＥＴの分野では、短チャネル
効果の影響が重要視されるようになってきた。短チャネ
ル効果とは、ＭＯＳＦＥＴの微細化が進み、ＭＯＳＦＥ
Ｔのチャネル長さ（ＭＯＳＦＥＴにおけるソースとドレ
インとの距離）が小さくなっていった場合、このＭＯＳ
ＦＥＴのしきい値電圧がチャネル長さの現象に伴って低
下してしまう現象をいい、このしきい値の低下幅は、チ
ャネル長が小さくなるほど増大する。これは、ドレイン
から放射状に延びる電界によって、チャネル領域への空
乏層の形成が助長されることに起因する。つまり、ソー
スやドレインの近傍では、この放射状に延びる電界によ
って、見かけ上、チャネル領域の中央部分よりもしきい
値電圧が低くなっている。このソースやドレインの近傍
における見かけ上しきい値電圧が低い領域がＭＯＳＦＥ
Ｔ全体のしきい値に与える影響は、チャネル長が長く、
この領域（見かけ上しきい値電圧が低い領域）がチャネ
ル領域全体に占める割合が低い場合には、さほど大きく
ない。しかし、ＭＯＳＦＥＴの微細化が進み、このチャ
ネル長が小さくなると、この見かけ上しきい値電圧が低
い領域が、チャネル領域全体に占める割合が高くなって
いき、それに伴い、この領域がＭＯＳＦＥＴ全体のしき
い値に与える影響も大きくなっていく。Further, miniaturization of semiconductor devices in recent years,
With high integration, the influence of the short channel effect has come to be emphasized in the field of MOSFET. The short channel effect means that MOSFETs are becoming finer and
If the channel length of T (distance between source and drain in MOSFET) becomes smaller, this MOS
This is a phenomenon in which the threshold voltage of the FET decreases with the phenomenon of the channel length, and the reduction width of this threshold increases as the channel length decreases. This is because the electric field extending radially from the drain promotes the formation of a depletion layer in the channel region. That is, in the vicinity of the source and the drain, the threshold voltage is apparently lower than that in the central portion of the channel region due to the radially extending electric field. In the vicinity of the source and drain, the apparently low threshold voltage region is MOSFE.
The effect on the threshold of T as a whole is that the channel length is long,
If the ratio of this region (apparently low threshold voltage) to the entire channel region is low, it is not so large. However, as the miniaturization of the MOSFET progresses and the channel length becomes smaller, the ratio of this apparently low threshold voltage region to the entire channel region becomes higher. The influence on the threshold value also increases.
【０００４】このような短チャネル効果を抑制する手段
として、例えば、「Ｔ．Ｈｏｒｉ，ｅｔ ａｌ，“Ｄｅ
ｅｐ−Ｓｕｂｍｉｃｒｏｍｅｔｅｒ Ｌａｒｇｅ−Ａｎ
ｇｌｅ−Ｔｉｌｔ Ｉｍｐｌａｎｔｅｄ Ｄｒａｉｎ
（ＬＡＴＩＤ） Ｔｅｃｈｎｏｌｏｇｙ，" ＩＥＥＥ
Ｔｒａｎｓ． Ｅｌｅｃｔｒｏｎ Ｄｅｖ．，３９
（１０），２３１２（１９９２）”等では、いわゆるポ
ケットイオン領域を有する半導体装置が提案されてい
る。ポケットイオン領域とは、チャネル領域と導電型が
同一で、チャネル領域よりも高濃度の不純物を、ゲート
電極近傍にソース・ドレイン領域に接するように拡散さ
せた領域のことをいい、このポケットイオン領域を形成
することにより、ソース・ドレイン領域からの空乏層の
伸びを抑制し、上述した短チャネル効果を抑制すること
が可能となる。As means for suppressing such a short channel effect, for example, "T. Hori, et al," De.
ep-Submicrometer Large-An
gle-Tilt Implanted Drain
(LATID) Technology, "IEEE
Trans. Electron Dev. , 39
(10), 2312 (1992) ", etc., proposes a semiconductor device having a so-called pocket ion region. The pocket ion region has the same conductivity type as that of the channel region, and has a higher concentration of impurities than the channel region. , The region diffused near the gate electrode so as to contact the source / drain region. By forming this pocket ion region, the depletion layer from the source / drain region is prevented from extending and the short channel It is possible to suppress the effect.
【０００５】図１４から図１９は、上述したようなＳＯ
Ｉ構造部分にポケットイオン領域が形成された半導体装
置１００の製造工程を説明するための、各製造工程にお
ける半導体装置１００の断面図を例示した図である。14 to 19 show the SO as described above.
FIG. 7 is a diagram illustrating a cross-sectional view of the semiconductor device 100 in each manufacturing process for explaining the manufacturing process of the semiconductor device 100 in which the pocket ion region is formed in the I structure portion.
【０００６】半導体装置１００を製造する場合、まず、
図１４に例示するように、例えば、シリコン基板１０
１、酸化シリコン層１０２及びシリコン層１０３によっ
て構成されるＳＯＩ構造のシリコン層１０３（例えば、
ｐ型）に、素子分離領域１０４ａ、１０４ｂを形成す
る。次に、その全面にゲート酸化膜１０５を形成し、さ
らにその上面にポリシリコン層１０６ａ及びシリサイド
層１０６ｂからなるゲート電極１０６を堆積させ、さら
にその上面に、ゲート電極１０６をパターニングするた
めのレジストパターン１０７を形成する。When manufacturing the semiconductor device 100, first,
As illustrated in FIG. 14, for example, the silicon substrate 10
1, a silicon layer 103 having an SOI structure composed of a silicon oxide layer 102 and a silicon layer 103 (for example,
Element isolation regions 104a and 104b are formed in the p-type). Next, a gate oxide film 105 is formed on the entire surface, a gate electrode 106 composed of a polysilicon layer 106a and a silicide layer 106b is further deposited on the upper surface thereof, and a resist pattern for patterning the gate electrode 106 on the upper surface thereof. Form 107.
【０００７】次に、レジストパターン１０７をマスクと
して、図１５に例示するように、ゲート酸化膜１０５、
ポリシリコン層１０６ａ及びシリサイド層１０６ｂをエ
ッチングした後、レジストパターン１０７を除去する。
これにより、上層部がシリサイド層１０６ｂ、下層部が
ポリシリコン層１０６ａからなるゲート電極１０６が形
成される。Next, using the resist pattern 107 as a mask, as shown in FIG. 15, the gate oxide film 105,
After etching the polysilicon layer 106a and the silicide layer 106b, the resist pattern 107 is removed.
As a result, the gate electrode 106 whose upper layer portion is the silicide layer 106b and whose lower layer portion is the polysilicon layer 106a is formed.
【０００８】次に、図１６に例示するように、ゲート電
極１０６をマスクとして、イオン注入法によってｎ型不
純物１０８を注入し、エクステンションソース・ドレイ
ン領域１０９ａ、１０９ｂを形成する。Next, as illustrated in FIG. 16, using the gate electrode 106 as a mask, an n-type impurity 108 is implanted by an ion implantation method to form extension source / drain regions 109a and 109b.
【０００９】次に、図１７に例示するように、ゲート電
極１０６をマスクとして、イオン注入法によってｐ型不
純物１１０を斜め方向（注入角度０°〜４５°）から注
入し、エクステンションソース・ドレイン領域１０９
ａ、１０９ｂに比べ、ゲート電極１０６下への広がりを
持つポケットイオン領域１１１ａ、１１１ｂを形成す
る。Next, as illustrated in FIG. 17, with the gate electrode 106 as a mask, the p-type impurity 110 is implanted in an oblique direction (implantation angle of 0 ° to 45 °) by the ion implantation method to extend the source / drain regions. 109
Pocket ion regions 111a and 111b are formed which are wider than the gate electrodes 106a and 109b.
【００１０】次に、図１８に例示するように、ゲート電
極１０６及びゲート酸化膜１０５の両側壁に絶縁膜から
なるサイドウォール１１２ａ、１１２ｂを形成する。次
に、図１９に例示するように、ゲート電極１０６及びサ
イドウォール１１２ａ、１１２ｂをマスクとして、イオ
ン注入法によってｎ型不純物１１３を注入することによ
り、ソース・ドレイン領域１１４ａ、１１４ｂを形成
し、その後、このソース・ドレイン領域１１４ａ、１１
４ｂの活性化熱処理を行う。Next, as illustrated in FIG. 18, sidewalls 112a and 112b made of an insulating film are formed on both side walls of the gate electrode 106 and the gate oxide film 105. Next, as illustrated in FIG. 19, the source / drain regions 114a and 114b are formed by implanting the n-type impurity 113 by an ion implantation method using the gate electrode 106 and the sidewalls 112a and 112b as a mask, and thereafter. , The source / drain regions 114a, 11
An activation heat treatment of 4b is performed.
【００１１】このような製造工程を経ることにより、エ
クステンションソース・ドレイン領域１０９ａ、１０９
ｂ、及びソース・ドレイン領域１１４ａ、１１４ｂに接
し、ゲート電極１０６の下部に配置されたポケットイオ
ン領域１１１ａ、１１１ｂが、形成されることとなる
（図１９）。このポケットイオン領域１１１ａ、１１１
ｂにより、エクステンションソース・ドレイン領域１０
９ａ、１０９ｂ、及びソース・ドレイン領域１１４ａ、
１１４ｂからチャネル領域への空乏層の広がりを抑制す
ることが可能となり、上述した短チャネル効果を抑制す
ることが可能となる。Through these manufacturing steps, the extension source / drain regions 109a, 109 are formed.
b and the source / drain regions 114a and 114b are contacted, and the pocket ion regions 111a and 111b arranged under the gate electrode 106 are formed (FIG. 19). This pocket ion region 111a, 111
By b, the extension source / drain region 10
9a and 109b, and source / drain regions 114a,
It is possible to suppress the spread of the depletion layer from 114b to the channel region, and it is possible to suppress the above-mentioned short channel effect.
【００１２】[0012]
【発明が解決しようとする課題】しかし、従来の方法に
よって製造された半導体装置１００では、シリコン層１
０３の膜厚のばらつきに依存してチャネル領域の不純物
量が変動し、しきい値等の電気特性にばらつきが生じて
しまうという問題点がある。However, in the semiconductor device 100 manufactured by the conventional method, the silicon layer 1 is used.
There is a problem that the amount of impurities in the channel region fluctuates depending on the variation of the film thickness of 03, and the electrical characteristics such as the threshold value also vary.
【００１３】図２０は、従来の方法によって製造された
半導体装置１００におけるゲート電極１０６下部の不純
物分布を例示した図である。図２０に例示するように、
ゲート電極１０６下部における不純物は、シリコン層１
０３だけではなく、酸化シリコン層１０２中にも深く分
布している。これは、ゲート電極１０６形成後に形成す
るポケットイオン領域１１１ａ、１１１ｂが、このゲー
ト電極１０６の下部に入り込めるように、このポケット
イオン領域１１１ａ、１１１ｂ形成時に注入するｐ型不
純物１１０の注入エネルギーを大きくとる（イオン注入
の射程を長くとる）ことに起因する。このように深く不
純物が分布する場合、半導体装置１００の特性に関係す
るシリコン層１０３中の不純物濃度は、シリコン層１０
３の厚みのばらつき（ΔＴ）に応じ、大きく変動し（Δ
Ｎｃｈ）、この変動は、半導体装置１００の特性をばら
つかせる原因となる。このようなシリコン層１０３の厚
みのばらつきに伴う半導体装置１００の特性ばらつきの
問題は、例えば、完全空乏型（ＦＤタイプ：Ｆｕｌｌｙ
−Ｄｅｐｌｅｔｅｄ Ｔｙｐｅ）の半導体装置のよう
に、良好かつ安定した性能を保持しつつ微細化を行うた
めに、シリコン層１０３を薄くしなければならない場合
には、特に顕著な問題となる。FIG. 20 is a diagram exemplifying the impurity distribution below the gate electrode 106 in the semiconductor device 100 manufactured by the conventional method. As illustrated in FIG. 20,
Impurities below the gate electrode 106 are the silicon layer 1
Not only 03 but also deeply in the silicon oxide layer 102. This is because the implantation energy of the p-type impurity 110 that is implanted at the time of forming the pocket ion regions 111a and 111b is set to be large so that the pocket ion regions 111a and 111b formed after the formation of the gate electrode 106 can enter the lower part of the gate electrode 106. This is due to the fact that the range of ion implantation is long. When the impurities are deeply distributed in this way, the impurity concentration in the silicon layer 103, which is related to the characteristics of the semiconductor device 100, may be reduced.
A large variation (ΔT) depending on the thickness variation (ΔT) of 3
Nch), this variation causes variations in the characteristics of the semiconductor device 100. The problem of the characteristic variation of the semiconductor device 100 due to the variation of the thickness of the silicon layer 103 is, for example, a complete depletion type (FD type: Fully).
This becomes a particularly significant problem when the silicon layer 103 has to be thin in order to perform fine patterning while maintaining good and stable performance, as in the case of a -Depleted Type) semiconductor device.
【００１４】本発明はこのような点に鑑みてなされたも
のであり、ＳＯＩ構造を構成するシリコン層の膜厚のば
らつきに対する電気特性のばらつきを抑制することが可
能な半導体装置を提供することを目的とする。The present invention has been made in view of the above circumstances, and it is an object of the present invention to provide a semiconductor device capable of suppressing variation in electrical characteristics with respect to variation in film thickness of a silicon layer forming an SOI structure. To aim.
【００１５】また、本発明の他の目的は、ＳＯＩ構造を
構成するシリコン層の膜厚のばらつきに対する電気特性
のばらつきを抑制することが可能な半導体装置の製造方
法を提供することである。Another object of the present invention is to provide a method of manufacturing a semiconductor device capable of suppressing variations in electrical characteristics with respect to variations in film thickness of a silicon layer forming an SOI structure.
【００１６】[0016]
【課題を解決するための手段】本発明では上記課題を解
決するために、電界効果トランジスタを構成する半導体
装置において、絶縁体層上にシリコン層が形成された絶
縁体層上シリコン層構造部と、不純物であるポケットイ
オンを、前記絶縁体層上シリコン層構造部を構成する前
記シリコン層側から、前記絶縁体層に達しない程度の注
入エネルギーで注入し、前記注入した前記ポケットイオ
ンを、前記シリコン層内において前記絶縁体層に達しな
い程度、或いは、前記絶縁体層に達した前記ポケットイ
オンの量を無視できる程度に拡散させることによって形
成された前記ポケットイオン領域と、を有することを特
徴とする半導体装置が提供される。In order to solve the above-mentioned problems, the present invention provides a semiconductor device forming a field effect transistor, comprising: a silicon layer structure portion on an insulator layer, wherein a silicon layer is formed on the insulator layer; , The impurity pocket ions are implanted from the side of the silicon layer forming the silicon layer structure portion on the insulator layer with an implantation energy that does not reach the insulator layer, and the implanted pocket ions are And a pocket ion region formed by diffusing the amount of the pocket ions reaching the insulator layer to a negligible extent within the silicon layer. A semiconductor device is provided.
【００１７】ここで、不純物であるポケットイオンを、
絶縁体層上シリコン層構造部を構成するシリコン層側か
ら、絶縁体層に達しない程度の注入エネルギーで注入
し、注入したポケットイオンを、シリコン層内において
絶縁体層に達しない程度、或いは、絶縁体層に達したポ
ケットイオンの量を無視できる程度に拡散させることに
よってポケットイオン領域を形成することにより、この
半導体装置のゲート電極下部における不純物の分布を、
浅くすることが可能となる。これにより、ＳＯＩ構造を
構成するシリコン層の膜厚のばらつきに対する半導体装
置の電気特性のばらつきを抑制することが可能となる。Here, the pocket ions that are impurities are
From the side of the silicon layer forming the silicon layer structure portion on the insulator layer, with an implantation energy that does not reach the insulator layer, the implanted pocket ions, to the extent that does not reach the insulator layer in the silicon layer, or, By forming pocket ion regions by diffusing the amount of pocket ions reaching the insulator layer to a negligible level, the distribution of impurities under the gate electrode of this semiconductor device is
It becomes possible to make it shallow. This makes it possible to suppress variations in the electrical characteristics of the semiconductor device with respect to variations in the film thickness of the silicon layer that forms the SOI structure.
【００１８】また、本発明の半導体装置において、好ま
しくは、ポケットイオン領域は、チャネル領域と導電型
が同一で、チャネル領域よりも高濃度の不純物が拡散さ
れた領域である。In the semiconductor device of the present invention, preferably, the pocket ion region is a region having the same conductivity type as that of the channel region and having a higher concentration of impurities diffused than the channel region.
【００１９】また、本発明の半導体装置において、好ま
しくは、拡散は、熱拡散である。また、本発明の半導体
装置において、好ましくは、シリコン層の膜厚は、０ｎ
ｍ以上、１００ｎｍ以下であり、ポケットイオン注入時
における注入エネルギーは、０ｋｅＶ以上、１０ｋｅＶ
以下であり、ポケットイオンの拡散は、加熱温度が７０
０℃以上、１０００℃以下であり、加熱時間が０秒以
上、１０秒以下の熱拡散である。In the semiconductor device of the present invention, the diffusion is preferably thermal diffusion. Further, in the semiconductor device of the present invention, preferably, the film thickness of the silicon layer is 0 n.
m or more and 100 nm or less, and the implantation energy at the time of pocket ion implantation is 0 keV or more and 10 keV
The diffusion temperature of pocket ions is as follows.
The thermal diffusion is 0 ° C. or more and 1000 ° C. or less, and the heating time is 0 seconds or more and 10 seconds or less.
【００２０】また、絶縁体層上にシリコン層が形成され
た構造を具備し、前記シリコン層に、短チャネル効果を
抑制するためのポケットイオン領域が形成された半導体
装置の製造方法において、前記ポケットイオン領域を構
成する不純物であるポケットイオンを、前記シリコン層
側から、前記絶縁体層に達しない程度の注入エネルギー
で注入するポケットイオン注入工程と、前記イオン注入
工程によって注入された前記ポケットイオンを、前記シ
リコン層内において前記絶縁体層に達しない程度、或い
は、前記絶縁体層に達した前記ポケットイオンの量を無
視できる程度に拡散させるポケットイオン拡散工程と、
を有することを特徴とする半導体装置の製造方法が提供
される。In the method of manufacturing a semiconductor device, which has a structure in which a silicon layer is formed on an insulator layer, and in which a pocket ion region for suppressing a short channel effect is formed in the silicon layer, the pocket is provided. A pocket ion implantation step of implanting pocket ions, which are impurities forming an ion region, from the silicon layer side at an implantation energy that does not reach the insulator layer, and pocket ions implanted by the ion implantation step. A pocket ion diffusion step of diffusing the silicon layer to such an extent that the insulator layer is not reached, or the amount of the pocket ions reaching the insulator layer is negligible.
A method for manufacturing a semiconductor device is provided.
【００２１】ここで、ポケットイオン注入工程におい
て、ポケットイオン領域を構成する不純物であるポケッ
トイオンを、シリコン層側から、絶縁体層に達しない程
度の注入エネルギーで注入し、ポケットイオン拡散工程
において、イオン注入工程によって注入されたポケット
イオンを、シリコン層内において絶縁体層に達しない程
度、或いは、絶縁体層に達したポケットイオンの量を無
視できる程度に拡散させることにより、製造された半導
体装置のゲート電極下部における不純物の分布を、浅く
することが可能となる。これにより、ＳＯＩ構造を構成
するシリコン層の膜厚のばらつきに対する半導体装置の
電気特性のばらつきを抑制することが可能となる。Here, in the pocket ion implantation step, pocket ions which are impurities forming the pocket ion region are implanted from the silicon layer side with an implantation energy that does not reach the insulator layer, and in the pocket ion diffusion step, A semiconductor device manufactured by diffusing the pocket ions implanted in the ion implantation step to the extent that they do not reach the insulator layer in the silicon layer or to such an extent that the amount of pocket ions that reach the insulator layer can be ignored. It is possible to make the distribution of impurities below the gate electrode of the device shallow. This makes it possible to suppress variations in the electrical characteristics of the semiconductor device with respect to variations in the film thickness of the silicon layer that forms the SOI structure.
【００２２】また、本発明の半導体装置の製造方法にお
いて、好ましくは、ポケットイオンは、チャネル領域と
導電型が同一の不純物である。また、本発明の半導体装
置の製造方法において、好ましくは、ポケットイオン拡
散工程におけるポケットイオンの拡散は、熱拡散であ
る。In the method of manufacturing a semiconductor device according to the present invention, preferably, the pocket ions are impurities having the same conductivity type as that of the channel region. Further, in the method for manufacturing a semiconductor device of the present invention, preferably, diffusion of pocket ions in the pocket ion diffusion step is thermal diffusion.
【００２３】また、本発明の半導体装置の製造方法にお
いて、好ましくは、シリコン層の膜厚は、０ｎｍ以上、
１００ｎｍ以下であり、ポケットイオン注入時における
注入エネルギーは、０ｋｅＶ以上、１０ｋｅＶ以下であ
り、ポケットイオンの拡散は、加熱温度が７００℃以
上、１０００℃以下であり、加熱時間が０秒以上、１０
秒以下の熱拡散である。In the method for manufacturing a semiconductor device of the present invention, preferably, the silicon layer has a thickness of 0 nm or more,
100 nm or less, the implantation energy at the time of pocket ion implantation is 0 keV or more and 10 keV or less, and the diffusion of pocket ions is such that the heating temperature is 700 ° C. or more and 1000 ° C. or less, and the heating time is 0 seconds or more, 10 seconds or more.
The heat diffusion is less than a second.
【００２４】[0024]
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図１は、本形態における半導体装
置の製造方法を説明するためのフローチャートを例示し
た図である。なお、以下では、半導体装置として、ｐチ
ャネルＭＯＳＦＥＴを例にとって説明を行っていく。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a view exemplifying a flowchart for explaining the method of manufacturing a semiconductor device according to this embodiment. In the following, a p-channel MOSFET will be described as an example of the semiconductor device.
【００２５】図１に例示するように、本形態における半
導体装置の製造方法は、例えば、素子分離領域の形成を
行う素子分離領域形成工程（ステップＳ１）、ゲート電
極の形成を行うゲート電極形成工程（ステップＳ２）、
ポケットイオン領域を構成する不純物であるポケットイ
オンを、シリコン層側から、絶縁体層に達しない程度の
注入エネルギーで注入するポケットイオン注入工程（ス
テップＳ３）、イオン注入工程によって注入されたポケ
ットイオンを、シリコン層内において絶縁体層に達しな
い程度、或いは、絶縁体層に達したポケットイオンの量
を無視できる程度に拡散させるポケットイオン拡散工程
（ステップＳ４）、サイドウォールを形成するサイドウ
ォール形成工程（ステップＳ５）、及びソース・ドレイ
ン領域を形成するソース・ドレイン領域形成工程（ステ
ップＳ６）を有している。以下、このフローチャートに
沿って、各工程の説明を行っていく。As illustrated in FIG. 1, the semiconductor device manufacturing method according to the present embodiment includes, for example, an element isolation region forming step (step S1) for forming an element isolation region and a gate electrode forming step for forming a gate electrode. (Step S2),
A pocket ion implantation step (step S3) of implanting pocket ions, which are impurities forming the pocket ion region, from the silicon layer side with an implantation energy that does not reach the insulator layer, and pocket ions implanted by the ion implantation step are A pocket ion diffusion step (step S4) of diffusing the silicon layer to such an extent that the insulator layer is not reached, or the amount of pocket ions reaching the insulator layer is negligible, and a sidewall formation step of forming a sidewall (Step S5), and a source / drain region forming step (step S6) of forming source / drain regions. Hereinafter, each process will be described along the flowchart.
【００２６】ステップＳ１：素子分離領域形成工程で
は、例えば、ＳＯＩ構造を有する半導体基板に素子分離
領域の形成を行う。Step S1: In the element isolation region forming step, for example, the element isolation region is formed on the semiconductor substrate having the SOI structure.
【００２７】図２は、本工程において素子分離領域５
ａ、５ｂが形成された半導体装置１の構成を例示した断
面図である。本形態における半導体装置１に使用するＳ
ＯＩ構造基板（絶縁体層上にシリコン層が形成された絶
縁体層上シリコン層構造部）としては、例えば、サファ
イア基板上にシリコン薄膜を気相成長させるＳＯＳ、シ
リコン基板内に酸素イオンを注入し、その後、熱処理を
行うことによって、シリコン基板内部に酸化シリコン
（ＳｉＯ2）層を形成するＳＩＭＯＸ、酸化膜を介して
シリコン基板同士を貼り合わせる貼り合わせ法によって
形成されたもの等、特に制限はなく、どのようなもので
あってもよい。また、シリコン層４は、例えば、ｐ型の
不純物が導入されたｐ型の半導体層であり、その膜厚
は、１００ｎｍ以下程度であることが望ましい。FIG. 2 shows the element isolation region 5 in this step.
It is sectional drawing which illustrated the structure of the semiconductor device 1 in which a and 5b were formed. S used for the semiconductor device 1 in this embodiment
Examples of the OI structure substrate (silicon layer structure portion on insulator layer in which silicon layer is formed on insulator layer) include SOS for vapor-depositing a silicon thin film on a sapphire substrate, and oxygen ion implantation into the silicon substrate. Then, heat treatment is performed thereafter to form a silicon oxide (SiO2 ) layer inside the silicon substrate, SIMOX, or a bonding method in which the silicon substrates are bonded to each other through an oxide film. However, it may be of any type. Further, the silicon layer 4 is, for example, a p-type semiconductor layer into which p-type impurities are introduced, and its film thickness is preferably about 100 nm or less.
【００２８】素子分離領域５ａ、５ｂの形成は、例え
ば、トレンチ素子分離法等によって行う。具体的には、
例えば、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ
ｉｎｇ）法等により、シリコン層４に溝を形成し、その
溝にＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒ Ｄｅｐｏｓ
ｉｔｉｏｎ）法等によって形成された酸化膜等の絶縁膜
を埋め込み、さらにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃ
ｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法やエッチバッ
ク等により、素子領域におけるこの絶縁膜を除去し、平
坦化を行うことによって素子分離領域５ａ、５ｂの形成
を行う。The element isolation regions 5a and 5b are formed by, for example, a trench element isolation method. In particular,
For example, RIE (Reactive Ion Etch)
ing) method or the like to form a groove in the silicon layer 4 and to form a CVD (Chemical Vapor Depos)
an insulating film such as an oxide film formed by an ion implantation method or the like, and further CMP (Chemical Mec)
This insulating film in the element region is removed by a planar polishing (H.P.I.) method, etch back, or the like, and planarization is performed to form the element isolation regions 5a and 5b.
【００２９】これにより、シリコン基板２上に酸化シリ
コン層３が形成され、さらにその上面にｐ型のシリコン
層４が形成されたＳＯＩ構造基板に、図２に例示するよ
うな素子分離領域５ａ、５ｂが形成されることとなる。As a result, in the SOI structure substrate in which the silicon oxide layer 3 is formed on the silicon substrate 2 and the p-type silicon layer 4 is further formed on the upper surface thereof, the element isolation regions 5a as illustrated in FIG. 5b will be formed.
【００３０】なお、例えば、この素子分離領域５ａ、５
ｂの形成の前後において、シリコン層４に、しきい値等
を調整するためのイオン注入を行うこととしてもよい。
素子分離領域５ａ、５ｂが形成されると、例えば、次
に、ゲート電極形成工程に移る。Incidentally, for example, the element isolation regions 5a, 5
Before and after the formation of b, the silicon layer 4 may be subjected to ion implantation for adjusting the threshold value and the like.
After the element isolation regions 5a and 5b are formed, for example, a gate electrode forming step is performed next.
【００３１】ステップＳ２：ゲート電極形成工程では、
例えば、シリコン層４の上面にゲート電極を形成する。Step S2: In the gate electrode forming step,
For example, a gate electrode is formed on the upper surface of the silicon layer 4.
【００３２】図３から図７は、本工程においてゲート電
極が形成される様子を例示した半導体装置１の断面図で
ある。本工程では、まず、図３に例示するように、例え
ば、半導体装置１の全面（シリコン層４及び素子分離領
域５ａ、５ｂの表面）に、熱酸化等によって、膜厚５ｎ
ｍ程度の酸化シリコン膜（ＳｉＯ2）を、ゲート酸化膜
６として形成する。次に、この形成されたゲート酸化膜
６の上面に、例えば、ＣＶＤ法等により、膜厚２００ｎ
ｍ程度の多結晶シリコン膜（Ｓｉ）を、ゲート電極７を
構成するポリシリコン層７ａとして堆積させる。さら
に、堆積させたポリシリコン層７ａの上面に、例えば、
Ｓｉと高融点金属、遷移金属、貴金属等とを反応させた
シリサイド層７ｂを形成する。3 to 7 are sectional views of the semiconductor device 1 exemplifying how the gate electrode is formed in this step. In this step, first, as illustrated in FIG. 3, for example, a film having a thickness of 5 n is formed on the entire surface of the semiconductor device 1 (the surface of the silicon layer 4 and the element isolation regions 5a and 5b) by thermal oxidation or the like.
A silicon oxide film (SiO2 ) of about m is formed as the gate oxide film 6. Then, a film having a thickness of 200 n is formed on the upper surface of the formed gate oxide film 6 by, for example, the CVD method.
A polycrystalline silicon film (Si) having a thickness of about m is deposited as a polysilicon layer 7a forming the gate electrode 7. Further, for example, on the upper surface of the deposited polysilicon layer 7a,
A silicide layer 7b is formed by reacting Si with a refractory metal, a transition metal, a noble metal, or the like.
【００３３】次に、例えば、図４に例示するように、こ
のように形成されたシリサイド層７ｂの上面にレジスト
８を塗布し、その後、例えば、フォトリソグラフィ等に
よって、塗布したレジスト８をゲート電極の形状に加工
したレジストパターン９を形成する（図５）。Next, for example, as illustrated in FIG. 4, a resist 8 is applied to the upper surface of the silicide layer 7b thus formed, and then the applied resist 8 is applied to the gate electrode by, for example, photolithography. A resist pattern 9 processed into the above shape is formed (FIG. 5).
【００３４】その後、例えば、ＲＩＥ等の既知の方法に
より、レジストパターン９をエッチングマスクとして、
ゲート酸化膜６、ポリシリコン層７ａ及びシリサイド層
７ｂを選択的に除去し、ゲート電極７をパターンニング
する（図６）。ここで、レジストパターン９は、例え
ば、ゲート電極７のパターンニング後、アッシング等の
既知の方法により除去される。After that, the resist pattern 9 is used as an etching mask by a known method such as RIE.
The gate oxide film 6, the polysilicon layer 7a and the silicide layer 7b are selectively removed, and the gate electrode 7 is patterned (FIG. 6). Here, the resist pattern 9 is removed by a known method such as ashing after the patterning of the gate electrode 7, for example.
【００３５】ゲート電極７がパターンニングされると、
次に、例えば、図７に例示するように、素子分離領域５
ａ、５ｂ、シリコン層４及びゲート電極７全面に、ＣＶ
Ｄ等の方法によって、ＴＥＯＳ（Ｓｉ（ＯＣ2Ｈ5））等
の絶縁膜１０を、例えば１０ｎｍ程度の膜厚で堆積させ
る。この絶縁膜１０は、ステップＳ３のポケットイオン
注入工程において注入されるポケットイオンの不純物分
布のテールを制御する働きを有する。そのため、ポケッ
トイオンの注入条件によっては、この絶縁膜１０を設け
ないこととしてもよく、また、この絶縁膜１０の膜厚を
異なる厚みにすることとしてもよい。When the gate electrode 7 is patterned,
Next, for example, as illustrated in FIG. 7, the element isolation region 5
a, 5b, the silicon layer 4 and the gate electrode 7 all over the surface, CV
An insulating film 10 made of TEOS (Si (OC2 H5 )) or the like is deposited in a film thickness of, for example, about 10 nm by a method such as D. The insulating film 10 has a function of controlling the tail of the impurity distribution of the pocket ions implanted in the pocket ion implantation step of step S3. Therefore, depending on the pocket ion implantation conditions, the insulating film 10 may not be provided, or the insulating film 10 may have different thicknesses.
【００３６】ゲート電極７の形成が終了すると、次に、
ポケットイオン注入工程に移る。ステップＳ３：ポケットイオン注入工程では、例えば、
ポケットイオン領域を構成する不純物であるポケットイ
オンを、シリコン層４側から、絶縁体層である酸化シリ
コン層３に達しない程度の注入エネルギーで注入する。
なお、ここで、絶縁体層である酸化シリコン層３に達し
ない程度とは、絶縁体層である酸化シリコン層３に達し
てもあまり影響の無い程度をも含む観念とする。When the formation of the gate electrode 7 is completed, next,
Move to the pocket ion implantation process. Step S3: In the pocket ion implantation step, for example,
Pocket ions, which are impurities forming the pocket ion region, are implanted from the silicon layer 4 side with an implantation energy that does not reach the silicon oxide layer 3, which is an insulator layer.
Note that here, the degree of not reaching the silicon oxide layer 3 which is an insulator layer includes the degree that the silicon oxide layer 3 which is an insulator layer has little influence.
【００３７】図８は、本工程におけるポケットイオンで
あるｐ型不純物１１の注入を行い、シリコン層４にポケ
ットイオン領域１２ａ、１２ｂが形成された様子を例示
した概念図である。FIG. 8 is a conceptual diagram exemplifying a state in which p-type impurities 11 which are pocket ions are implanted in this step to form pocket ion regions 12a and 12b in the silicon layer 4.
【００３８】本工程において注入されるｐ型不純物１１
は、例えば、シリコン層４におけるチャネル領域４ａと
導電型が同一である。そのため、このｐ型不純物１１の
注入によって形成されたポケットイオン領域１２ａ、１
２ｂは、チャネル領域４ａと導電型が同一で、チャネル
領域４ａよりも高濃度の不純物が拡散された領域とな
る。また、本工程におけるｐ型不純物１１の注入は、酸
化シリコン層３に達しない程度、或いは、達した不純物
の量が無視できる程度の注入エネルギーで行われる。そ
のため注入されたｐ型不純物１１の分布の大部分をシリ
コン層４内に留めることができる（図８）。P-type impurities 11 implanted in this step
Has the same conductivity type as the channel region 4a in the silicon layer 4, for example. Therefore, the pocket ion regions 12a, 1a formed by the implantation of the p-type impurity 11 are formed.
The region 2b has the same conductivity type as that of the channel region 4a, and is a region in which impurities having a higher concentration than the channel region 4a are diffused. In addition, the implantation of the p-type impurity 11 in this step is performed with an implantation energy that does not reach the silicon oxide layer 3 or that the amount of the reached impurity is negligible. Therefore, most of the distribution of the implanted p-type impurities 11 can be kept in the silicon layer 4 (FIG. 8).
【００３９】以下に、本工程におけるポケットイオン注
入のパラメータ及び条件を例示する。注入する不純物イオンの種類：好ましくは、Ｐ／ＢＦ2
＋イオン注入エネルギー：好ましくは、１０ｋｅＶ以下ドーズ量：好ましくは、トータル１Ｅ１４／ｃｍ2程度注入角度：好ましくは、０°以上、４５°以下、より好
ましくは、１５°程度注入方法：好ましくは、８分割ｐ型不純物１１の注入が終了すると、次に、ポケットイ
オン拡散工程に移る。The parameters and conditions for pocket ion implantation in this step will be illustrated below. Type of impurity ions to be implanted: preferably P / BF2
+ Ion implantation energy: preferably 10 keV or less Dose amount: preferably about 1E14 / cm2 total implantation angle: preferably 0 ° or more and 45 ° or less, more preferably about 15 ° implantation method: preferably 8 When the implantation of the divided p-type impurities 11 is completed, the process proceeds to the pocket ion diffusion process.
【００４０】ステップＳ４：ポケットイオン拡散工程で
は、例えば、イオン注入工程によって注入されたポケッ
トイオンを、シリコン層４内において、絶縁体層である
酸化シリコン層３に達しない程度、或いは、絶縁体層で
ある酸化シリコン層３に達したポケットイオンの量を無
視できる程度に拡散させる。Step S4: In the pocket ion diffusion process, for example, the pocket ions implanted in the ion implantation process do not reach the silicon oxide layer 3 which is the insulator layer in the silicon layer 4, or the insulator layer The amount of pocket ions reaching the silicon oxide layer 3 is diffused to a negligible level.
【００４１】図９は、本工程において、イオン注入工程
によって注入されたポケットイオンを拡散させた様子を
例示した概念図である。本工程におけるポケットイオン
の拡散は、例えば、熱拡散等により、拡散されたポケッ
トイオンが酸化シリコン層３に達しない程度、或いは、
絶縁体層である酸化シリコン層３に達したポケットイオ
ンの量を無視できる程度に行われる。この拡散により、
ポケットイオン領域１３ａ、１３ｂは、図９に例示する
ようにシリコン層４内に分布することとなる。FIG. 9 is a conceptual diagram exemplifying how the pocket ions implanted in the ion implantation step are diffused in this step. The diffusion of pocket ions in this step is performed to such an extent that the diffused pocket ions do not reach the silicon oxide layer 3 due to, for example, thermal diffusion, or
It is performed to such an extent that the amount of pocket ions reaching the silicon oxide layer 3, which is an insulator layer, can be ignored. Due to this diffusion
The pocket ion regions 13a and 13b will be distributed in the silicon layer 4 as illustrated in FIG.
【００４２】以下に、本工程におけるポケットイオンの
拡散条件を例示する。拡散方法：熱拡散加熱温度：好ましくは、７００℃以上、１０００℃以
下、より好ましくは、８００℃程度加熱時間：好ましくは、１０秒以下ポケットイオンの拡散が終了すると、次に、サイドウォ
ール形成工程に移る。The diffusion conditions of pocket ions in this step will be exemplified below. Diffusion method: thermal diffusion heating temperature: preferably 700 ° C. or more and 1000 ° C. or less, more preferably about 800 ° C. heating time: preferably 10 seconds or less When the diffusion of pocket ions is completed, then the sidewall forming step is performed. Move on to.
【００４３】ステップＳ５：サイドウォール形成工程で
は、例えば、ゲート電極７の側面部分にサイドウォール
を形成する。Step S5: In the sidewall formation step, for example, a sidewall is formed on the side surface portion of the gate electrode 7.
【００４４】図１０及び図１１は、本工程においてサイ
ドウォール１４ａ、１４ｂを形成する様子を例示した半
導体装置１の断面図である。本工程では、まず、既知の
方法によって絶縁膜１０を除去（図１０）した後、サイ
ドウォール１４ａ、１４ｂの形成を行う。サイドウォー
ル１４ａ、１４ｂの形成は、例えば、絶縁膜１０が除去
された半導体装置１の全面に、ＣＶＤ等の方法によって
酸化膜を体積させ、その後、その酸化膜をエッチバック
することによって行う。これにより、図１１に例示する
ように、ゲート電極７の側面部分に、サイドウォール１
４ａ、１４ｂが、所定の厚みで形成されることとなる。10 and 11 are cross-sectional views of the semiconductor device 1 exemplifying how the sidewalls 14a and 14b are formed in this step. In this step, first, the insulating film 10 is removed by a known method (FIG. 10), and then the sidewalls 14a and 14b are formed. The sidewalls 14a and 14b are formed, for example, by depositing an oxide film on the entire surface of the semiconductor device 1 from which the insulating film 10 has been removed by a method such as CVD, and then etching back the oxide film. As a result, as illustrated in FIG. 11, the sidewall 1 is formed on the side surface of the gate electrode 7.
4a, 14b will be formed with a predetermined thickness.
【００４５】このサイドウォール１４ａ、１４ｂを形成
することにより、次のソース・ドレイン領域形成工程に
おいて注入される不純物によって、ポケットイオン領域
１３ａ、１３ｂ全域における不純物導入状態がキャンセ
ルされてしまうことを防止することができる。By forming the sidewalls 14a and 14b, it is possible to prevent the impurity implantation state in the entire pocket ion regions 13a and 13b from being canceled by impurities implanted in the next source / drain region forming step. be able to.
【００４６】なお、このサイドウォール１４ａ、１４ｂ
の形成前に、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄ
ｒａｉｎ）や、エクステンションソース・ドレイン領域
を形成することとしてもよい。しかし、このＬＤＤやエ
クステンションソース・ドレイン領域の形成を、ポケッ
トイオン注入工程（ステップＳ３）において、ポケット
イオンの注入と同時期に行うこととした場合、工程数の
増加は抑制できるが、形成されたＬＤＤやエクステンシ
ョンソース・ドレイン領域が、ポケットイオン拡散工程
（ステップＳ４）において拡散してしまうという弊害が
生じる。また、ポケットイオン拡散工程（ステップＳ
４）と、サイドウォール形成工程（ステップＳ５）との
間において、このＬＤＤやエクステンションソース・ド
レイン領域を形成した場合、形成したＬＤＤやエクステ
ンションソース・ドレイン領域が拡散してしまうという
弊害は生じないが、このＬＤＤやエクステンションソー
ス・ドレイン領域を形成するための工程が１つ増加して
しまうという弊害が生じる。そのため、サイドウォール
形成工程において形成するサイドウォール１４ａ、１４
ｂの厚み（ゲート電極７側面からの厚み）を薄くし、次
のソース・ドレイン領域形成工程において、ソース・ド
レイン領域をサイドウォール１４ａ、１４ｂ下にまで広
げるように形成することがより望ましい。この際、形成
されるサイドウォール１４ａ、１４ｂの厚みは、例え
ば、５０ｎｍ以上、１００ｎｍ以下程度が望ましい。The side walls 14a, 14b
Before the formation of LDD (Lightly Doped D
or an extension source / drain region may be formed. However, if the LDD and the extension source / drain regions are formed at the same time as the pocket ion implantation in the pocket ion implantation step (step S3), the increase in the number of steps can be suppressed, but they are formed. The LDD and extension source / drain regions are diffused in the pocket ion diffusion step (step S4). In addition, the pocket ion diffusion process (step S
When this LDD or extension source / drain region is formed between 4) and the sidewall formation step (step S5), the adverse effect that the formed LDD or extension source / drain region is diffused does not occur. However, there is an adverse effect that the number of steps for forming the LDD and extension source / drain regions is increased by one. Therefore, the sidewalls 14a and 14 formed in the sidewall forming step
It is more desirable to reduce the thickness of b (thickness from the side surface of the gate electrode 7) so that the source / drain regions are expanded below the sidewalls 14a and 14b in the next source / drain region forming step. At this time, the thickness of the sidewalls 14a and 14b formed is preferably, for example, about 50 nm or more and 100 nm or less.
【００４７】サイドウォール１４ａ、１４ｂの形成が終
了すると、次に、ソース・ドレイン領域形成工程に移
る。ステップＳ６：ソース・ドレイン領域形成工程では、例
えば、ソース・ドレイン領域の形成を行う。When the formation of the side walls 14a and 14b is completed, the process goes to the source / drain region forming step. Step S6: In the source / drain region forming step, for example, the source / drain regions are formed.
【００４８】図１２は、本工程においてｎ型不純物１５
の注入を行い、シリコン層４にソース・ドレイン領域１
６ａ、１６ｂが形成された様子を例示した概念図であ
る。本工程において注入されるｎ型不純物１５は、ポケ
ットイオン領域１３ａ、１３ｂに拡散されているｐ型不
純物１１と導電型が異なる。そのため、このｎ型不純物
１５の注入により、ポケットイオン領域１３ａ、１３ｂ
の一部における不純物導入状態はキャンセルされ、図１
２に例示するようなソース・ドレイン領域１６ａ、１６
ｂが形成される。ここで、前述のように、ゲート電極７
の側面にはサイドウォール１４ａ、１４ｂが形成されて
いるため、本工程において導入されたｎ型不純物１５の
一部は、このサイドウォール１４ａ、１４ｂに遮断さ
れ、ゲート電極７の下部に位置するポケットイオン領域
１３ａ、１３ｂにまで達しない。そのため、ゲート電極
７の下部に位置するポケットイオン領域１３ａ、１３ｂ
は残存することとなり、結果的に、ソース・ドレイン領
域１６ａ、１６ｂに接するようにポケットイオン領域１
３ａ、１３ｂが形成されることとなる。FIG. 12 shows an n-type impurity 15 in this process.
Is implanted into the silicon layer 4 to form the source / drain region 1
It is a conceptual diagram which illustrated the mode that 6a, 16b was formed. The conductivity type of the n-type impurity 15 implanted in this step is different from that of the p-type impurity 11 diffused in the pocket ion regions 13a and 13b. Therefore, the implantation of the n-type impurity 15 causes the pocket ion regions 13a and 13b to be implanted.
The state of introducing impurities in a part of
2, source / drain regions 16a, 16
b is formed. Here, as described above, the gate electrode 7
Since the side walls 14a and 14b are formed on the side surfaces of the n-type impurity 15, a part of the n-type impurity 15 introduced in this step is blocked by the side walls 14a and 14b, and the pockets located under the gate electrode 7 are formed. It does not reach the ion regions 13a and 13b. Therefore, the pocket ion regions 13a and 13b located under the gate electrode 7
Remain, and as a result, the pocket ion region 1 contacts the source / drain regions 16a and 16b.
3a and 13b will be formed.
【００４９】以下に、本工程におけるｎ型不純物１５注
入のパラメータ及び条件を例示する。注入する不純物イオンの種類：好ましくは、Ａｓ／ＢＦ
2イオン注入エネルギー：好ましくは、１０ｋｅＶ程度ドーズ量：好ましくは、トータル３Ｅ１５／ｃｍ2程度注入角度：好ましくは、０°以上、１５°以下以上の工程が終了後、既知の方法によって、半導体装置
１をサリサイド化し、ゲート、ソース、ドレイン領域に
ＣｏＳｉ2等のシリサイドを形成する。その後、ＣＶＤ
等の方法によって、層間膜を堆積させ、ＲＩＥ法等によ
ってコンタクト孔を形成し、さらに、既知の方法によっ
て金属配線を形成することにより、半導体装置１が完成
する。The parameters and conditions for implanting the n-type impurity 15 in this step will be illustrated below. Type of impurity ions to be implanted: As / BF is preferable
2 Ion implantation energy: preferably about 10 keV Dose amount: preferably about 3E15 / cm2 in total Implantation angle: preferably 0 ° or more and 15 ° or less Are salicided to form silicide such as CoSi2 in the gate, source and drain regions. Then CVD
The semiconductor device 1 is completed by depositing an interlayer film by the above method, forming a contact hole by the RIE method, and forming a metal wiring by a known method.
【００５０】図１３は、以上のような工程によって製造
された半導体装置１におけるゲート電極７下部の不純物
分布を例示した図である。図１３に例示するように、本
形態における半導体装置１のゲート電極７下部における
不純物の大部分は、シリコン層４内部に分布し、酸化シ
リコン層３側へは、ほとんど分布していない。そのた
め、例え、シリコン層４の厚みが変動したとしても、そ
のシリコン層４の厚み変動分（ΔＴ）に対するシリコン
層４中の不純物濃度の変化量（ΔＮｃｈ）は小さい。結
果、シリコン層４の膜厚のばらつきに対する半導体装置
１の電気特性のばらつきも小さくなる。FIG. 13 is a diagram exemplifying the impurity distribution below the gate electrode 7 in the semiconductor device 1 manufactured by the above-described steps. As illustrated in FIG. 13, most of the impurities below the gate electrode 7 of the semiconductor device 1 according to the present embodiment are distributed inside the silicon layer 4 and are hardly distributed to the silicon oxide layer 3 side. Therefore, even if the thickness of the silicon layer 4 varies, the variation amount (ΔNch) of the impurity concentration in the silicon layer 4 with respect to the variation amount (ΔT) of the thickness of the silicon layer 4 is small. As a result, variations in the electrical characteristics of the semiconductor device 1 with respect to variations in the film thickness of the silicon layer 4 are reduced.
【００５１】このように、本形態では、ポケットイオン
注入工程（ステップＳ３）において、ポケットイオン領
域１２ａ、１２ｂを構成するｐ型不純物１１を、シリコ
ン層４側から、酸化シリコン層３に達しない程度の注入
エネルギーで注入し、ポケットイオン拡散工程（ステッ
プＳ４）において、ポケットイオン注入工程（ステップ
Ｓ３）によって注入されたポケットイオンを、シリコン
層内において絶縁体層に達しない程度、或いは、絶縁体
層に達したポケットイオンの量を無視できる程度に拡散
させることにより、ポケットイオン領域１３ａ、１３ｂ
を形成することとしたため、半導体装置１のゲート電極
７下部における不純物の分布を、浅くすることが可能と
なる。これにより、シリコン層４の膜厚のばらつきに対
するシリコン層４中の不純物濃度の変化量を小さくする
ことが可能となり、シリコン層４の膜厚のばらつきに対
する半導体装置１の電気特性のばらつきを抑制すること
が可能となる。As described above, in the present embodiment, in the pocket ion implantation step (step S3), the p-type impurities 11 forming the pocket ion regions 12a and 12b do not reach the silicon oxide layer 3 from the silicon layer 4 side. In the pocket ion diffusion step (step S4), to the extent that the pocket ions implanted in the pocket ion implantation step (step S3) do not reach the insulator layer in the silicon layer, or By diffusing the amount of pocket ions reaching the threshold to a negligible amount, the pocket ion regions 13a, 13b
Therefore, the impurity distribution below the gate electrode 7 of the semiconductor device 1 can be made shallow. This makes it possible to reduce the amount of change in the impurity concentration in the silicon layer 4 with respect to the variation in the film thickness of the silicon layer 4, and suppress the variation in the electrical characteristics of the semiconductor device 1 with respect to the variation in the film thickness of the silicon layer 4. It becomes possible.
【００５２】なお、本発明は、上述の実施形態に限定さ
れるものではない。例えば、本形態では、半導体装置１
として、ｐチャネルＭＯＳＦＥＴを例に挙げて説明を行
ったが、ｎチャネルＭＯＳＦＥＴ等、その他の構成の半
導体装置に本発明を適用する構成としてもよい。The present invention is not limited to the above embodiment. For example, in this embodiment, the semiconductor device 1
As an example, a p-channel MOSFET has been described as an example, but the present invention may be applied to a semiconductor device having another configuration such as an n-channel MOSFET.
【００５３】[0053]
【発明の効果】以上説明したように本発明の半導体装置
では、絶縁体層上にシリコン層が形成された絶縁体層上
シリコン層構造部、及び不純物であるポケットイオン
を、絶縁体層上シリコン層構造部を構成するシリコン層
側から、絶縁体層に達しない程度の注入エネルギーで注
入し、注入したポケットイオンを、シリコン層内におい
て絶縁体層に達しない程度、或いは、絶縁体層に達した
ポケットイオンの量を無視できる程度に拡散させること
によって形成されたポケットイオン領域を有することと
したため、ＳＯＩ構造を構成するシリコン層の膜厚のば
らつきに対する半導体装置の電気特性のばらつきを抑制
することが可能となる。As described above, in the semiconductor device of the present invention, the silicon layer structure portion on the insulator layer in which the silicon layer is formed on the insulator layer, and the pocket ions which are impurities are removed from the silicon on the insulator layer. From the side of the silicon layer that constitutes the layer structure portion, it is implanted with an implantation energy that does not reach the insulator layer, and the implanted pocket ions reach the insulator layer within the silicon layer or reach the insulator layer. Since it has the pocket ion region formed by diffusing the amount of the generated pocket ions to a negligible amount, it is possible to suppress the variation in the electrical characteristics of the semiconductor device with respect to the variation in the film thickness of the silicon layer forming the SOI structure. Is possible.
【００５４】また、本発明の半導体装置の製造方法で
は、ポケットイオン領域を構成する不純物であるポケッ
トイオンを、シリコン層側から、絶縁体層に達しない程
度の注入エネルギーで注入するポケットイオン注入工
程、及びイオン注入工程によって注入されたポケットイ
オンを、シリコン層内において絶縁体層に達しない程
度、或いは、絶縁体層に達したポケットイオンの量を無
視できる程度に拡散させるポケットイオン拡散工程を有
することとしたため、ＳＯＩ構造を構成するシリコン層
の膜厚のばらつきに対する半導体装置の電気特性のばら
つきを抑制することが可能となる。In the method of manufacturing a semiconductor device of the present invention, the pocket ion implantation step of implanting the pocket ions, which are the impurities forming the pocket ion region, from the silicon layer side with an implantation energy that does not reach the insulator layer. And a pocket ion diffusion step of diffusing the pocket ions implanted by the ion implantation step to such an extent that they do not reach the insulator layer in the silicon layer or the amount of pocket ions reached the insulator layer is negligible. Therefore, it is possible to suppress the variation in the electrical characteristics of the semiconductor device with respect to the variation in the film thickness of the silicon layer forming the SOI structure.
【図１】半導体装置の製造方法を説明するためのフロー
チャートを例示した図である。FIG. 1 is a diagram exemplifying a flowchart for explaining a method for manufacturing a semiconductor device.
【図２】素子分離領域が形成された半導体装置の構成を
例示した断面図である。FIG. 2 is a cross-sectional view illustrating the configuration of a semiconductor device in which an element isolation region is formed.
【図３】ゲート電極が形成される様子を例示した半導体
装置の断面図である。FIG. 3 is a cross-sectional view of a semiconductor device illustrating an example of how a gate electrode is formed.
【図４】ゲート電極が形成される様子を例示した半導体
装置の断面図である。FIG. 4 is a cross-sectional view of a semiconductor device illustrating an example of how a gate electrode is formed.
【図５】ゲート電極が形成される様子を例示した半導体
装置の断面図である。FIG. 5 is a cross-sectional view of a semiconductor device illustrating an example of how a gate electrode is formed.
【図６】ゲート電極が形成される様子を例示した半導体
装置の断面図である。FIG. 6 is a cross-sectional view of a semiconductor device illustrating an example of how a gate electrode is formed.
【図７】ゲート電極が形成される様子を例示した半導体
装置の断面図である。FIG. 7 is a cross-sectional view of a semiconductor device illustrating an example of how a gate electrode is formed.
【図８】ポケットイオンであるｐ型不純物の注入を行
い、シリコン層にポケットイオン領域が形成された様子
を例示した概念図である。FIG. 8 is a conceptual diagram illustrating a state where a pocket ion region is formed in a silicon layer by implanting p-type impurities that are pocket ions.
【図９】イオン注入工程によって注入されたポケットイ
オンを拡散させた様子を例示した概念図である。FIG. 9 is a conceptual diagram exemplifying a state in which pocket ions implanted in the ion implantation process are diffused.
【図１０】サイドウォールを形成する様子を例示した半
導体装置の断面図である。FIG. 10 is a cross-sectional view of a semiconductor device illustrating a state of forming a sidewall.
【図１１】サイドウォールを形成する様子を例示した半
導体装置の断面図である。FIG. 11 is a cross-sectional view of a semiconductor device illustrating a state of forming a sidewall.
【図１２】ｎ型不純物の注入を行い、シリコン層にソー
ス・ドレイン領域が形成された様子を例示した概念図で
ある。FIG. 12 is a conceptual diagram exemplifying a state where source / drain regions are formed in a silicon layer by implanting n-type impurities.
【図１３】半導体装置におけるゲート電極下部の不純物
分布を例示した図である。FIG. 13 is a diagram exemplifying an impurity distribution below a gate electrode in a semiconductor device.
【図１４】ＳＯＩ構造部分にポケットイオン領域が形成
された半導体装置の製造工程を説明するための、各製造
工程における半導体装置の断面図を例示した図である。FIG. 14 is a diagram exemplifying cross-sectional views of the semiconductor device in each manufacturing process for explaining the manufacturing process of the semiconductor device in which the pocket ion region is formed in the SOI structure portion.
【図１５】ＳＯＩ構造部分にポケットイオン領域が形成
された半導体装置の製造工程を説明するための、各製造
工程における半導体装置の断面図を例示した図である。FIG. 15 is a view exemplifying cross-sectional views of the semiconductor device in each manufacturing process for explaining the manufacturing process of the semiconductor device in which the pocket ion region is formed in the SOI structure portion.
【図１６】ＳＯＩ構造部分にポケットイオン領域が形成
された半導体装置の製造工程を説明するための、各製造
工程における半導体装置の断面図を例示した図である。FIG. 16 is a view exemplifying cross-sectional views of the semiconductor device in each manufacturing process for explaining the manufacturing process of the semiconductor device in which the pocket ion region is formed in the SOI structure portion.
【図１７】ＳＯＩ構造部分にポケットイオン領域が形成
された半導体装置の製造工程を説明するための、各製造
工程における半導体装置の断面図を例示した図である。FIG. 17 is a diagram illustrating a cross-sectional view of the semiconductor device in each manufacturing process for explaining the manufacturing process of the semiconductor device in which the pocket ion region is formed in the SOI structure portion.
【図１８】ＳＯＩ構造部分にポケットイオン領域が形成
された半導体装置の製造工程を説明するための、各製造
工程における半導体装置の断面図を例示した図である。FIG. 18 is a diagram exemplifying cross-sectional views of the semiconductor device in each manufacturing process for explaining the manufacturing process of the semiconductor device in which the pocket ion region is formed in the SOI structure portion.
【図１９】ＳＯＩ構造部分にポケットイオン領域が形成
された半導体装置の製造工程を説明するための、各製造
工程における半導体装置の断面図を例示した図である。FIG. 19 is a diagram illustrating a cross-sectional view of the semiconductor device in each manufacturing process, for explaining the manufacturing process of the semiconductor device in which the pocket ion region is formed in the SOI structure portion.
【図２０】従来の方法によって製造された半導体特性に
おけるゲート電極下部の不純物分布を例示した図であ
る。FIG. 20 is a diagram exemplifying an impurity distribution below a gate electrode in semiconductor characteristics manufactured by a conventional method.
１、１００…半導体装置、２、１０１…シリコン基板、
３、１０２…酸化シリコン層、４、１０３…シリコン
層、４ａ…チャネル領域、１２ａ、１２ｂ、１３ａ、１
３ｂ、１１１ａ、１１１ｂ…ポケットイオン領域1, 100 ... Semiconductor device, 2, 101 ... Silicon substrate,
3, 102 ... Silicon oxide layer, 4, 103 ... Silicon layer, 4a ... Channel region, 12a, 12b, 13a, 1
3b, 111a, 111b ... Pocket ion region
| Application Number | Priority Date | Filing Date | Title |
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| JP2001231277AJP2003046086A (en) | 2001-07-31 | 2001-07-31 | Semiconductor device and method of manufacturing the same |
| Application Number | Priority Date | Filing Date | Title |
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| JP2001231277AJP2003046086A (en) | 2001-07-31 | 2001-07-31 | Semiconductor device and method of manufacturing the same |
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|---|---|
| JP2003046086Atrue JP2003046086A (en) | 2003-02-14 |
| Application Number | Title | Priority Date | Filing Date |
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| JP2001231277APendingJP2003046086A (en) | 2001-07-31 | 2001-07-31 | Semiconductor device and method of manufacturing the same |
| Country | Link |
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| JP (1) | JP2003046086A (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007123406A (en)* | 2005-10-26 | 2007-05-17 | Oki Electric Ind Co Ltd | Semiconductor device and manufacturing method thereof |
| JP2007525813A (en)* | 2003-12-04 | 2007-09-06 | インターナショナル・ビジネス・マシーンズ・コーポレーション | Method for forming a non-amorphous ultra-thin semiconductor device using a sacrificial implant layer |
| US7504293B2 (en) | 2005-12-13 | 2009-03-17 | Oki Semiconductor Co., Ltd. | Fabrication method for semiconductor device |
| JP2012138575A (en)* | 2010-12-09 | 2012-07-19 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
| Publication number | Priority date | Publication date | Assignee | Title |
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