JP2003037189A - ユニポーラトランジスタメモリーセルおよびその製造方法 - Google Patents

Abstract

(57)【要約】【課題】 トレンチキャパシタ１とスイッチング用トラ
ンジスタ２とを備える半導体基板における、ダイナミッ
クメモリーセルの製造方法、および、このようなメモリ
ーセルを備える半導体メモリーを提供する。【解決手段】 スイッチング用トランジスタ２とトレン
チキャパシタ１との間に、誘電性の絶縁層１０７・２０
１を形成する。導電性の接触充填層２１４を備える接触
開口部２１３は、トレンチキャパシタ１のブロック型を
した内部電極であるポリシリコン充填層１０２のほぼ上
方に配置され、絶縁層１０７・２０１上に位置してい
る。接触開口部２１３は、スイッチング用トランジスタ
２の第２拡散領域２０４に結合している。

Description

【発明の詳細な説明】

本発明は、トレンチキャパシタおよびスイッチング用ト
ランジスタ（Auswahl-Transista）を備える半導体基板
上での、ダイナミックメモリーセルの製造方法、およ
び、このようなメモリーセルを備える半導体メモリーに
関するものである。

【０００１】読み出しや書き込みを自由に行うことがで
きるダイナミック・ランダム・アクセス・メモリー（Ｄ
ＲＡＭ）では、主に、１個のスイッチング用トランジス
タと１個のメモリーキャパシタとを有するユニポーラト
ランジスタメモリーセルを用いる。このユニポーラトラ
ンジスタメモリーセルは、メモリーキャパシタの情報を
電荷の形態で保存する。また、ＤＲＡＭは、列と行とに
配置されているようなマトリックス状のメモリーセルか
らなる。そして、通常、行方向の線（Zeilenverbindun
g）をワード線と呼び、列方向の線（Spaltenleitung）
をビット線と呼んでいる。メモリーセルにおけるスイッ
チング用トランジスタおよびメモリーキャパシタは、ワ
ード線を介してスイッチング用トランジスタを駆動する
際に、ビット線を介して、メモリーキャパシタの電荷を
読み込むまたは読み出すことができる。

【０００２】このユニポーラトランジスタメモリーセル
は、３つの基本的な要求をほぼ満たさなければならな
い。第１に、メモリーキャパシタは、蓄積された電荷を
確実に検出し、検出された読み出し信号を十分に維持す
るために、一行あたり約２５〜４０ｆＦと、非常に大き
なメモリー容量を備える必要がある。第２に、小型化を
促進するために、実装密度が高く構造化しやすいセルレ
イアウト（Zellen-Layout）が求められる。このセルレ
イアウトのセルの配置によって、メモリーセルに必要な
面積を大幅に縮小できる。第３に、一方では、メモリー
電荷の読み込み／読み出しに用いられるスイッチング用
トランジスタを介して、十分な電流がメモリーキャパシ
タに流れ、他方では、ＯＦＦ状態においてスイッチング
用トランジスタを確実に遮断することが求められる。な
お、スイッチング用トランジスタの周囲にメモリーキャ
パシタが非常に密着して配置されていること、または、
スイッチング用トランジスタとメモリーキャパシタとの
間の連結が不可欠であるということによって、スイッチ
ング用トランジスタのこの電流パラメーターが不都合な
影響を受けることはない。

【０００３】ＤＲＡＭメモリーの技術発展のポイント
は、メモリーキャパシタにある。技術発展に伴い、メモ
リーセルのセル面積は絶えず減少していく。それゆえ、
十分なメモリー容量を獲得するために、３次元のメモリ
ーキャパシタが発達してきた。ＤＲＡＭセルの場合に
は、このような３次元メモリーキャパシタを、しばしば
トレンチキャパシタとして製造する。このようなトレン
チキャパシタは、第１メモリー電極と誘電層とを用いて
充填されるトレンチを、半導体基板にエッチングする。
なお、半導体基板にてドープされた領域は、第２メモリ
ー電極として機能する。通常、ＤＲＡＭセルのスイッチ
ング用トランジスタを、トレンチキャパシタの横に位置
するプレーナー型の半導体表面に形成する。

【０００４】トレンチキャパシタにおいても、メモリー
セルをさらに極小化するために、必要とされる面積を小
さくすると共に、キャパシタの容量を高めるための更な
る可能性が追求される。１つの可能性は、キャパシタの
容量をより一層高めるために、トレンチをより深くする
ことである。しかしながら、これについては、縦横比
（Aspektverhaeltnisse）（トレンチの深さとその幅と
の比）が非常に高いために、技術的に困難である。ま
た、トレンチの深さをさらに深くすることとは別に、お
よび、それを発展させて、トレンチ領域の下部をさらに
拡張することによって、トレンチキャパシタ内の表面積
を大きくする方法を用いることもできる。しかしなが
ら、上記と同様、このようにトレンチを拡張するために
不可欠なエッチング工程は、技術的に困難である。

【０００５】さらに、トレンチキャパシタの容量を高め
るために、誘電率が高く非常に薄いメモリー電気物質
（Speicherelektrika）をも、キャパシタ電極間に位置
する誘電性の中間層として用い、また、極めて高い導電
率を有する物質をキャパシタ電極として選択することも
できる。

【０００６】トレンチキャパシタのさらなる発展と共
に、メモリーセルのスイッチング用トランジスタも、技
術発展のテーマである。メモリーセルにおけるスイッチ
ング用トランジスタの性能を高めるために、電極領域
と、チャネル領域と、スイッチング用トランジスタを隔
てる井戸とを形成するためのドーピング特性を最適化す
る。それと共に、ゲート領域とチャネル領域とを分離す
るために、改良された絶縁層をも用い、熱の分配量（th
ermisches Budget）を最適化する。また、さらなる改良
点（Ansatzpunkt）は、半導体基板にスイッチング用ト
ランジスタを形成する場合に、欠陥を作り出さないこと
であり、低オーム抵抗の端子接触部（Anschlusskontakt
e）とスイッチング用トランジスタの電極領域とを接続
するための工程を改良することである。

【０００７】メモリーセルを改良する場合のさらに他の
目的設定として、トレンチキャパシタとスイッチング用
トランジスタとが互いに非常に近くに位置することによ
って、互いに影響を及ぼすことを避けることが挙げられ
ている。ここでは、トレンチキャパシタと隣り合って、
寄生トランジスタが形成される危険性が存在する。この
ような寄生トランジスタを取り除くために、スイッチン
グ用トランジスタから外部キャパシタ電極を絶縁する厚
さを有する酸化物カラー（Oxidkragen）を用いる。しか
しながら、これは、その縦横比の高いトレンチキャパシ
タのために、深いトレンチを形成しなければならないと
いう不都合を有している。

【０００８】アメリカ特許公報ＵＳ６，２３６，０７９
Ｂ１によって、請求項１または５の前提構成に相当す
る、ダイナミックメモリーセルの製造方法、および、ダ
イナミックメモリーセルを備えるその半導体メモリーが
知られている。ＩＢＭ Disclosure Bulletin（３２
巻、３Ｂ号、１９８９年、１６３〜１６８ページ）に
は、類似の方法または類似の半導体メモリーが記述され
ている。また、それらに関連するまた別の製造方法また
は半導体メモリーが、アメリカ特許広報ＵＳ５，９１
４，５１０と、ＵＳ５，６２７，０９２と、ＵＳ５，４
４２，２１１とに示されている。

【０００９】本発明の目的は、半導体基板にダイナミッ
クメモリーセルを製造するための方法、および、半導体
の容量を維持し、トレンチの直径を非常に小さくできる
ようなメモリーセルを提供することである。また、同時
に、スイッチング用トランジスタをトレンチキャパシタ
に近づけることによって、その性能を妨げないようにす
る。

【００１０】上記目的は、請求項１の方法および請求項
５の半導体メモリーによって達成される。有効な形態に
ついては、従属請求項に示す。

【００１１】本発明によって、スイッチング用トランジ
スタとトレンチキャパシタとの間に、誘電性の絶縁層を
形成する。なお、スイッチング用トランジスタの第１電
極領域は、誘電性の絶縁層にて、トレンチキャパシタの
ブロック型をした内部電極のほぼ上方に（形成位置に対
応するように）配置され、導電性の充填層を備える接触
開口部を介して、上記内部電極に連結している。

【００１２】スイッチング用トランジスタとトレンチキ
ャパシタとの間に誘電性の絶縁層を備える本発明の形態
によって、メモリーセル内のこの両方の能動構造素子
（aktive Bauelemente）を、導電性の充填層を介して連
結している以外は、電気的に互いに完全に隔てることが
できる。これによって、スイッチング用トランジスタと
トレンチキャパシタとの間に生じる垂直方向の寄生トラ
ンジスタの危険性を確実に回避できる。

【００１３】特に、導電性の充填層は、スイッチング用
トランジスタとトレンチキャパシタとの間に生じる寄生
トランジスタを回避するために、通常、トレンチキャパ
シタのトレンチの上部部分に絶縁カラー（Isolationskr
agen）を形成することを省くことができる。これによ
り、トレンチの深さのほぼ全体を、活性メモリー面（ak
tive Speicherflaeche）として利用できる。これによっ
て、キャパシタの容量が同じであることが保証されてい
る絶縁カラーを備えた従来のトレンチキャパシタと比べ
て、縦横比の低いトレンチを形成できる。さらに、製造
工程をはるかに簡易にできる。また、製造工程のさらな
る簡略化を達成するために、従来のトレンチキャパシタ
において、絶縁カラーを形成するために必要であり、時
間およびコストのかかる製造工程を省いて、絶縁層の析
出工程の簡易化を実現することができる。

【００１４】本発明にしたがって、スイッチング用トラ
ンジスタとトレンチキャパシタとの間の誘電性の絶縁層
を、貼り合わせ法（Wafer-Bonding-Verfahren）を用い
て形成する。この貼り合わせ法では、トレンチキャパシ
タを備える半導体基板に薄い第１絶縁層を塗布し、さら
に、第２半導体基板に誘電性の薄い第２絶縁層を備える
ことが好ましい。なお、上記の貼り合わせ（Wafer-Bond
en）によって、誘電性の絶縁層間を機械的に強固に結合
するために、絶縁層を備える上記２つの半導体基板を積
層する。これにより、スイッチング用トランジスタとト
レンチキャパシタとの間に、特に薄くてむらのない誘電
性の絶縁層を形成することが可能になる。

【００１５】また、ある有効な実施形態では、貼り合わ
せ法に用いられる第２半導体基板に、スイッチング用ト
ランジスタを形成する。これによって、スイッチング動
作の非常に速いトランジスタを作製できるＳＯＩ技術
（SOI-Technik）を用いて、スイッチング用トランジス
タを製造できる。

【００１６】また別の有効な実施形態では、導電性の充
填層を備える接触開口部を、スイッチング用トランジス
タとトレンチキャパシタのブロック型の内部電極との間
に自己整合的に形成する。スイッチング用トランジスタ
のワード線領域の絶縁カバー（Isolationshuelle）を、
接触開口部を形成するためのエッチングマスクとして使
用することが好ましい。これによって、スイッチング用
トランジスタとトレンチキャパシタとの間の連結を、容
易に形成できる。なお、本発明を、添付図面に基づいて
詳述する。

【００１７】

【発明の実施の形態】図１は、ＤＲＡＭ内のダイナミッ
クメモリーセルの配線図を示す。図２〜図４は、本発明
によるＤＲＡＭメモリーセルの本発明による形成方法の
実施形態を示す。

【００１８】本発明を、ＤＲＡＭメモリー内にダイナミ
ックメモリーセルを形成するための工程を順に説明す
る。ダイナミックメモリーセルの個々の構造は、シリコ
ン平坦化技術を用いて形成されることが好ましい。この
技術では、シリコン半導体ディスクの表面に、その都度
全面的に作用する個々の工程から構成されており、この
場合、適当なマスク層を用いることにより、シリコン基
板の局部的な変更が的を絞って行われる。ＤＲＡＭメモ
リーを作製する場合には、このとき、同時に多数のダイ
ナミックメモリーセルが形成される。しかしながら、以
下では、個々のダイナミックメモリーセルの形成に関し
てのみ本発明を説明する。

【００１９】ＤＲＡＭメモリーには、図１の配線図に示
すユニポーラトランジスタメモリーセルが主に使用され
る。このユニポーラトランジスタメモリーセルは、メモ
リーキャパシタ１およびスイッチング用トランジスタ２
を有している。スイッチング用トランジスタ２は、この
とき、電界効果トランジスタとして形成されており、間
に活性領域２２が配置されている第１ソース／ドレイン
電極（以下、第１電極と記載）２１および第２ソース／
ドレイン電極（以下、第２電極と記載）２３を備えてい
ることが好ましい。第１電極２１と第２電極２３との間
に導電性チャネルを構成する、もしくは両電極間を遮断
するために、活性領域２２に沿って、ゲート絶縁層２４
およびゲート電極２５（制御電極）が配置されている。
このゲート絶縁層２４およびゲート電極２５は、活性領
域２２の荷電密度に影響する平面コンデンサのように作
用する。

【００２０】スイッチング用トランジスタ２の第２電極
２３は、結合配線４を介してメモリーキャパシタ１の第
１電極１１に結合している。メモリーキャパシタ１の第
２電極１２は、同様に、ＤＲＡＭメモリーセル構造の全
メモリーキャパシタに共通であることが好ましいコンデ
ンサ板５に連結している。スイッチング用トランジスタ
２の第１電極２１は、メモリーキャパシタ１に電荷の形
態で蓄積される情報を読み込んだり読み出したりするこ
とができるように、ビット線６と更に結合している。こ
こで、読み込み・読み出し工程では、同時にスイッチン
グ用トランジスタ２のゲート電極２５であるワード線７
を介して、電圧を供給することによって、第１電極２１
と第２電極２３との間の活性領域２２に導電性のチャネ
ルを形成するように、スイッチング用トランジスタ２が
制御される。

【００２１】メモリーキャパシタがダイナミックメモリ
ーセルであるならば、多くの場合、トレンチキャパシタ
が使用される。なぜなら、トレンチキャパシタは、３次
元構造によって、メモリーセル面を大幅に縮小すること
ができるからである。しかしながら、大きさが最大１０
０ｎｍであるメモリーセルが小型化されるにつれて、ダ
イナミックメモリーセルに対する３つの基本条件を１つ
のＤＲＡＭメモリー内で満たすことができるように、追
加的な処置が必要である。３つの基本条件とは、すなわ
ち：トレンチキャパシタに蓄積された電荷を確実に検出
するために、十分に大きな約２５から４０ｆＦのメモリ
ー容量；最小チップ面すなわちコスト削減に配慮した、
実装密度の高い構造化しやすいセルレイアウト；ならび
に、スイッチング用トランジスタの高い性能と、読み込
み・読み出しのための十分な電流および遮断するための
非常に僅かな電流（Sperrstorm）とである。

【００２２】チップ面の小型化が進捗する場合、特に、
トレンチキャパシタとスイッチング用トランジスタとを
近接すること、および、トレンチキャパシタとスイッチ
ング用トランジスタとの間に不可欠な電気的結合を形成
することが困難となる。この電気的結合は、とりわけ、
スイッチング用トランジスタの機能を果たす能力に不利
に影響することがある。特に、トレンチキャパシタの外
部電極と、スイッチング用トランジスタの、トレンチキ
ャパシタに隣接している電極との間のトレンチキャパシ
タの上部領域に、縦型寄生電界効果トランジスタが生じ
る危険性がある。

【００２３】トレンチキャパシタに構造を追加すること
なく、または、トレンチキャパシタのメモリー容量を制
限することなく、上記の望ましくない寄生トランジスタ
を阻止するために、本発明では、トレンチキャパシタと
スイッチング用トランジスタとの間に、ダイナミックメ
モリーセルの上記双方の能動構造素子を電気的に完全に
分離する薄い誘電性の絶縁層を配置する。トレンチキャ
パシタとスイッチング用トランジスタとの不可欠な結合
は、導電性の充填層が備えられた接触開口部を介して行
われる。この接触開口部は、ほぼ相互に積み重なって配
置されているトレンチキャパシタの内部電極を、スイッ
チング用トランジスタの第２電極に結合している。

【００２４】図２ないし図４は、シリコン平坦化技術に
より本発明に基づくメモリーセルを製造し得る工程を順
に示している。ここで、図示された断面は、それぞれ、
個々の工程にて、最後に記述されたプロセス後のシリコ
ンディスクを示す。また、以下では、本発明のダイナミ
ックメモリーセルを形成するのに重要な工程のみにふれ
る。特に記述がない限り、各構造は、従来のＤＲＡＭ形
成工程の技術範囲内で形成されている。

【００２５】図２（ａ）は、トレンチキャパシタ１が形
成されているシリコン半導体ディスク（半導体基板）１
００の一断面を示す。シリコン半導体ディスク（以下、
シリコン基板と記載）１００は、例えば硼素によって、
好ましくは弱いｐ（ｐ^-）にドープされている単結晶シ
リコン基板であることが好ましい。シリコン基板１００
に設けられているトレンチ１０１は、例えば、砒素また
は燐ⁿにより（ｎ⁺）にドープされているポリシリコンに
よって、充填されていることが好ましい。このポリシリ
コン充填部（トレンチ充填部）１０２は、トレンチキャ
パシタの内部電極を形成する。

【００２６】トレンチ１０１のポリシリコン充填部１０
２は、メモリー誘電層（中間層）１０３によって完全に
封鎖されることが好ましい。このメモリー誘電層１０３
は、このとき、例えば、高い絶縁定数を有する酸化物、
窒化酸化物、または酸化物−窒化物−酸化物（Oxid-Nit
rid-Oxid）の誘電性層の堆積物（Stapel）であり得る。
シリコン基板１００上には、更に、トレンチ１０１の上
部領域（スイッチング用トランジスタ側の領域）を、ポ
リシリコン充填部１０２とメモリー誘電層１０３とによ
って完全に封鎖するために、誘電性の絶縁層１０４が設
けられている。誘電性の絶縁層１０４としては、ＳｉＯ
₂が使用されることが好ましい。

【００２７】トレンチ１０１の下部領域（スイッチング
用トランジスタとは反対側の領域）に、ポリシリコン充
填部１０２およびメモリー誘電層１０３を囲んで、例え
ば砒素によってドープされており、ｎ⁺にドープされた
層（外部電極層）１０５が形成されている。このｎ⁺に
ドープされた層１０５は、トレンチキャパシタ１の外部
電極として使用される。同様にｎ⁺にドープされた層で
あり、トレンチキャパシタ１の外部電極の端子用のコン
デンサ板として使用される埋め込まれた板１０６に結合
している。

【００２８】図２（ａ）で示すトレンチキャパシタ１の
形成は、周知のシリコン平坦化技術を用いて行われるこ
とが好ましい。この際、シリコン基板１００上への構造
形成は、周知のリソグラフィー技術およびエッチング技
術を用いて行われる。

【００２９】誘電性の絶縁層１０４として使用されるＳ
ｉＯ₂層は、ＴＥＯＳ法を用いてシリコン表面上に析出
されることが好ましい。このとき、上記ＳｉＯ₂層１０
４は、トレンチ１０１をエッチングする間のエッチング
マスクの下方部分として使用されることが好ましい。そ
の結果、ＳｉＯ₂層１０４は、トレンチ１０１を形成し
た後もしくはメモリー誘電層１０３とポリシリコン充填
部１０２とを埋設した後、トレンチ１０１を完全に取り
囲む。従って、ＳｉＯ₂層１０４を使用することによ
り、トレンチキャパシタ１の自己整合的な形成が可能で
ある。

【００３０】トレンチキャパシタ１を形成した後、更な
る工程で、図２（ｂ）に示すように、薄い誘電性の絶縁
層１０７が析出される。ＳｉＯ₂からなる薄い誘電性の
絶縁層１０７は、このとき、薄いシリコン層が熱によっ
て酸化されることにより形成されることが好ましい。図
２（ｂ）に示すように、シリコン基板１００上への誘電
性の絶縁層１０７の形成と平行して、さらに、シリコン
基板（第２半導体基板）２００上に絶縁層２０１を形成
する。シリコン基板２００は、上記シリコン基板１００
と同様に、単結晶であり、例えば硼素によって弱ｐ（ｐ
^-）にドープされていることが好ましく、該シリコン基
板２００上には、更なる薄い誘電性の絶縁層２０１が形
成される。

【００３１】この薄い誘電性の絶縁層２０１は、上記絶
縁層１０７と同様に、シリコン表面の熱による酸化によ
って生成されたＳｉＯ₂から構成されていることが好ま
しい。

【００３２】上記２つのシリコン基板１００，２００
は、次に、貼り合わせ工程にて、図３（ａ）に示すよう
に、互いに離れないように結合される。つまり、図２
（ｂ）から推測できるように、まず、２つのシリコン基
板１００，２００が、上記の薄いＳｉＯ₂層１０７，２
０１によって、互いに向かい合って圧着（gepresst）さ
れる。このとき、この２つのＳｉＯ₂層１０７，２０１
は、相互に弱く粘着している。次いで、両方のＳｉＯ₂
層１０７，２０１の弱い粘着は、陽極性の貼り合わせ
（anodisches Bonden）工程または加熱工程を経て、機
械的に強固な結合となる。これら２つのＳｉＯ₂層１０
７，２０１の強固な結合は、約５００℃といった比較的
低い温度の場合、２つのシリコン基板１００，２００に
約５００Ｖの電圧を供給することによって、陽極性の貼
り合わせ工程にて形成することができる。あるいは、酸
素雰囲気下にて約１０００℃での熱による酸化を行うこ
とにより、ＳｉＯ₂層１０７，２０１の間に強固な結合
を生成することもできる。このような貼り合わせによっ
て、絶縁層１０７，２０１の間にて、全面的に、障害の
ない結合が形成される。

【００３３】上記２つのシリコン基板１００，２００を
結合した後、次に、シリコン基板２００に、スイッチン
グ用トランジスタ２が形成される。そのため、シリコン
基板２００の下準備（Rueckpraeparation）は、周知の
技術、つまり、研削、エッチバック、スマートカット工
程または他の平坦化方法を用いることにより、図３
（ｂ）に示すように、スイッチング用トランジスタ２の
集積に必要な厚さまで行われる。ＳＯＩ技術として周知
である絶縁性基板（Unterlage）上へのスイッチング用
トランジスタ２の形成に際して、上記貼り合わせ工程で
は、結晶誤差は生じていない。それゆえ、内部にスイッ
チング用トランジスタが形成されるシリコン基板の品質
は、原材料のディスク（Ausgangsscheibe）の品質に相
当するという利点がある。ＳＯＩ技術により形成される
スイッチング用トランジスタは、特に、極めて速いスイ
ッチング動作を特徴としている。

【００３４】スイッチング用トランジスタとトレンチキ
ャパシタとの間に、誘電性の絶縁層を形成するための貼
り合わせ工程は、更に、双方の能動素子（aktiven Elem
enten）の間の誘電性の絶縁層の厚さを広い範囲にて調
節することにより、所望するメモリーセルのレイアウト
を適用することを可能にする。特に、貼り合わせ工程に
よって、高品質の電気絶縁層が、トレンチキャパシタと
スイッチング用トランジスタとの間に形成される。その
結果、層の厚さが薄くても、完全な電気的絶縁を達成す
ることができ、これにより、トレンチキャパシタの外部
電極とスイッチング用トランジスタのドープ領域との間
にて、望ましくない縦型寄生トランジスタの形成を阻止
することができる。特に、トレンチキャパシタの場合、
従来必要であった、トレンチの上部領域に酸化物カラー
を形成する工程を省略することができる。その結果、基
本的に、トレンチの深さ全体を、活性メモリー面として
使用することが可能である。従って、トレンチの深さが
浅い場合でも、トレンチキャパシタ内の電荷を確実に検
出するために必要なメモリー容量が得られる。

【００３５】シリコンディスク２００の下準備工程の
後、第１工程でスイッチング用トランジスタ２を形成す
るために、極めて平坦なフィールド絶縁領域２０２がシ
リコン基板２００の一領域に形成される。このシリコン
基板２００は、スイッチング用トランジスタ２をスイッ
チング用トランジスタ２に隣り合うメモリーセルから電
気的に絶縁するのに役立つ。

【００３６】フィールド絶縁領域２０２が埋設された
後、周知のシリコン平坦化技術によって形成された２つ
の拡散領域（電極領域）２０３，２０４を有するスイッ
チング用トランジスタが形成されることが好ましい。上
記拡散領域２０３，２０４は、例えば、砒素をシリコン
基板２００に埋め込むことによって形成され、チャネル
２０５によって分断され、ｎ⁺にドープされている。チ
ャネル２０５上には、ゲート誘電体２０６によって分離
されて、ｎ⁺にドープされたゲート堆積物２０７が形成
される。このゲート堆積物２０７は、ｎ⁺にドープされ
たポリシリコンと、タングステンを有する層の連続とに
よって形成されていることが好ましい。ゲート堆積物２
０７は、同時にワード線として用いられる。

【００３７】フィールド絶縁領域２０２の上方に、更な
るワード線２０８が、ゲート堆積物２０７に対して平行
に配置されている。第３ワード線２０９は、第１拡散領
域（第１電極領域）２０３付近のシリコン基板２００上
に達するように存在する。第１、第２および第３ワード
線２０７，２０８，２０９は、絶縁カバー２１０，２１
１，２１２によってそれぞれ取り囲まれており、薄い阻
止層によって、さらに被覆されている。絶縁カバー２１
０，２１１，２１２、および、上記阻止層は、Ｓｉ₃Ｎ₄
にて形成されていることが好ましい。

【００３８】第１ワード線２０７と第２ワード線２０８
との間に、接触トレンチ（接触開口部）２１３をエッチ
ングする。この接触トレンチ２１３は、フィールド絶縁
領域２０２に境を接し、シリコン基板２００およびその
下方に位置して、結合している誘電性の絶縁層１０７，
２０１を貫通するようにエッチングされる。接触トレン
チ２１３は、ポリシリコン充填部１０２、すなわち、ト
レンチキャパシタ１の内部電極を、スイッチング用トラ
ンジスタ２のｎ⁺にドープされた第２拡散領域（第２電
極領域）２０４に接続する。接触トレンチ２１３は、煙
突型の接触充填部２１４を備えている。この接触充填部
２１４は、ｎ⁺にドープされたポリシリコンによって形
成され、トレンチキャパシタ１のポリシリコン充填部１
０２を有する接触部に設けられている。

【００３９】接触充填部２１４は、接触トレンチ２１３
の下部領域（シリコン基板２００側の領域）で、好まし
くはＳｉＯ₂によって形成された絶縁カラー２１５によ
って取り囲まれており、上部領域（シリコン基板２００
とは反対側の領域）に、導電性のキャップ２１６を備え
ている。この導電性のキャップ２１６も、ｎ⁺にドープ
されたポリシリコンによって形成され、接触充填部２１
４を、スイッチング用トランジスタ２のｎ⁺にドープさ
れた第２拡散領域２０４に結合する。接触トレンチ２１
３は、このような自己整合的な端子を、トレンチキャパ
シタ１とスイッチング用トランジスタ２との間に形成す
る。このとき、第１および第２ワード線２０８，２０９
が、その絶縁カバー２１０，２１１およびその阻止層と
共に、接触トレンチ２１３を形成するためのエッチング
マスクとして使用されることが好ましい。

【００４０】このとき、上記２つのワード線２０８，２
０９間に形成された接触窓にて、まず、異方性シリコン
エッチング法を用いて、この接触窓の領域にあるシリコ
ン基板２００が除去される。このとき、エッチングは、
結合した誘電性の絶縁層１０７，２０１上で停止する。
続いて、更なるエッチング工程にて、結合された誘電性
の絶縁層１０７，２０１が分断される。次に、絶縁カラ
ー２１５および接触充填部２１４ならびに電気的なキャ
ップ２１６が形成される。最後に、第１と第２ワード線
２０７，２０８間の接触窓領域が、阻止層によって再度
被覆され、更に、絶縁物質が析出することによって閉鎖
されて平坦化される。上記各工程の終了後のメモリーセ
ルの断面を、図４に示す。さらに、以下の工程では、ビ
ット線接触部、ビット線平面、更なるメタライジング平
面が、周知の方法により形成される。

【００４１】上記した本発明にかかる技術を用いれば、
メモリーセル内のトレンチキャパシタとスイッチング用
トランジスタとを完全に隔てるために、誘電性の絶縁層
を、容易に作ることが可能である。従って、トレンチキ
ャパシタとスイッチング用トランジスタとの間の必要な
結合は、誘電性の絶縁層を突き破る自己整合的な煙突型
の端子を介して行われることが好ましい。誘電性の絶縁
層が貼り合わせ法を用いて形成されることが好ましいこ
の技術では、基本的にトレンチの深さ全体を、トレンチ
キャパシタのための活性メモリー面として使用すること
ができ、薄い誘電性の絶縁層を用いても、トレンチキャ
パシタとスイッチング用トランジスタとの間において生
じ得る寄生トランジスタが回避されるという利点があ
る。更に、スイッチング用トランジスタは、周知のＳＯ
Ｉ技術において、誘電性の絶縁層上に構成することがで
きる。このことから、トランジスタの性能を改善するこ
とができる。

【００４２】上記で言及された実施形態に関して、本発
明によるメモリーセルを形成するために、列挙された寸
法、濃度、材料およびプロセスを適切な方法で補正する
ことは本発明の範囲内である。特に、このとき、トレン
チキャパシタを形成するための周知の工程は、特にＤＲ
ＡＭ生成工程の範囲内であると考えられる。更に、ドー
プされた領域の導電性の型を、相補的な型に代えて、メ
モリーセルに実施し得る。それに加えて、様々な層を形
成するための列挙された材料を、周知の他の材料で代用
することもできる。

【００４３】上記の説明、図および請求項で開示された
本発明の特徴は、個々でも、随意の組み合わせでも、本
発明をその様々な実施形態で実現するために意味があ
る。

【図面の簡単な説明】

【図１】本発明におけるＤＲＡＭ内のダイナミックメモ
リーセルの配線図である。

【図２】（ａ）（ｂ）は、本発明におけるＤＲＡＭメモ
リーセルの形成方法を示す断面図である。

【図３】（ａ）（ｂ）は、本発明におけるＤＲＡＭメモ
リーセルの形成方法を示す断面図である。

【図４】本発明におけるＤＲＡＭメモリーセルの形成方
法を示す断面図である。

─────────────────────────────────────────────────────フロントページの続き (72)発明者 ディートマー，テムラー ドイツ連邦共和国 01109 ドレスデン プトブザー ヴェク 14Ｆターム(参考） 5F083 AD17 HA02 JA19 JA32 JA39 MA06 MA17 PR29 PR38

Claims (10)

【特許請求の範囲】
1. 【請求項１】ブロック型をした内部電極（１０２）と、
   内部電極を取り囲む誘電性の中間層（１０３）と、誘電
   性の中間層の少なくとも一部を取り囲む外部電極層（１
   ０５）とを備えるトレンチキャパシタ（１）を形成し、第１電極領域（２０３）と、絶縁層によって制御電極と
   隔てられるチャネル領域（２０５）と、第２電極領域
   （２０４）とを備えるスイッチング用トランジスタ
   （２）を形成し、上記スイッチング用トランジスタ（２）と上記トレンチ
   キャパシタ（１）との間に、誘電性の絶縁層（１０７・
   ２０１）を形成し、上記スイッチング用トランジスタの第１電極領域（２０
   ４）は、トレンチキャパシタのブロック型をした内部電
   極（１０２）のほぼ上方に配置され、導電性の充填層
   （２１４）を有する誘電性の絶縁層に位置する接触開口
   部（２１３）を介して、上記内部電極と結合している、
   半導体基板（１００）におけるユニポーラトランジスタ
   メモリーセルの製造方法において、上記誘電性の絶縁層（１０７・２０１）を形成するため
   に、薄い第１誘電性絶縁層（１０７）を、トレンチキャ
   パシタ（１）を備える半導体基板（１００）に塗布し、
   第２半導体基板（２００）に、薄い第２誘電性絶縁層
   （２０１）を塗布し、貼り合わせ法を用いて機械的に強
   固に結合するために、薄い第２誘電性絶縁層を備える第
   ２半導体基板が、薄い第１誘電性絶縁層に対して圧着す
   ることを特徴とするユニポーラトランジスタメモリーセ
   ルの製造方法。
2. 【請求項２】上記第２半導体基板（２００）に位置する
   スイッチング用トランジスタを、貼り合わせ法に従って
   形成し、上記第２半導体基板（２００）の下準備工程を、スイッ
   チング用トランジスタを形成するために必要な厚さまで
   行うことを特徴とする請求項１に記載のユニポーラトラ
   ンジスタメモリーセルの製造方法。
3. 【請求項３】上記トレンチキャパシタ（１）のためのト
   レンチ（１０１）のエッチング用マスクとして用いる誘
   電性の絶縁層（１０４）を、半導体基板（１００）に析
   出させ、上記トレンチキャパシタを形成するために、埋め込まれ
   たドーピング領域を外部電極層（１０５）とし、また、
   薄いメモリー誘電体を誘電性の中間層（１０３）とし、
   さらに、トレンチ充填部を内部電極（１０２）として形
   成することを特徴とする請求項１または２に記載のユニ
   ポーラトランジスタメモリーセルの製造方法。
4. 【請求項４】ワード線（２０７・２０８）を形成し、上記接触開口部（２１３）を、接触窓での自己整合的な
   工程によって、２つのワード線（２０７・２０８）間の
   領域に、形成することを特徴とする請求項１〜３のいず
   れか１項に記載のユニポーラトランジスタメモリーセル
   の製造方法。
5. 【請求項５】上記トレンチキャパシタ（１）が、ブロッ
   ク型をした内部電極（１０２）と、前記内部電極を取り
   囲む誘電性の中間層（１０３）と、誘電性の中間層の少
   なくとも一部を取り囲む外部電極層（１０５）とを備
   え、上記のスイッチング用トランジスタが、第１電極領域
   （２０３）と、絶縁層（２０６）によって制御電極（２
   ０７）から隔てられるチャネル領域（２０５）と、第２
   電極領域（２０４）とを備え、上記のスイッチング用トランジスタ（２）を、誘電性の
   絶縁層（１０７・２０１）によってトレンチキャパシタ
   （１）から分離して配置し、上記のスイッチング用トランジスタの第１電極領域（２
   ０３）が、トレンチキャパシタ（１）のブロック型をし
   た内部電極（１０２）のほぼ上方に配置され、導電性の
   充填層（２１４）を有する誘電性の絶縁層に位置する接
   触開口部（２１３）を介して上記内部電極（１０３）と
   結合している、トレンチキャパシタ（１）とスイッチン
   グ用トランジスタとを備えるユニポーラトランジスタメ
   モリーセルを有する半導体メモリーにおいて、上記誘電性の絶縁層（１０７・２０１）が、トレンチキ
   ャパシタ（１）を備える半導体基板（１００）上に薄い
   第１誘電性絶縁層（１０７）を含み、第２半導体基板
   （２００）上に薄い第２誘電性絶縁層（２０１）を含
   み、上記の薄い第１誘電性絶縁層と上記の薄い第２誘電性絶
   縁層との間に、機械的に強固な結合が存在していること
   を特徴とする半導体メモリー。
6. 【請求項６】上記トレンチキャパシタ（１）が、埋め込
   まれたドーピング領域を外部電極層（１０５）とし、薄
   いメモリー誘電体を誘電性の中間層（１０３）とし、ト
   レンチ充填部を内部電極（１０２）として備え、薄いメモリー誘電体及びトレンチ充填部の上部領域を完
   全に取り囲む誘電性の絶縁層（１０４）の下方に、上記
   の埋め込まれたドーピング領域を配置することを特徴と
   する請求項５に記載の半導体メモリー。
7. 【請求項７】上記第２半導体基板（２００）にて、トレ
   ンチキャパシタに覆う誘電性の絶縁層（１０７・２０
   １）上に配置された第２半導体基板（２００）に、第１
   電極領域（２０３）と、チャネル領域（２０５）と、ス
   イッチング用トランジスタ（２）の第２電極領域（２０
   ４）とを有することを特徴とする請求項５または６に記
   載の半導体メモリー。
8. 【請求項８】上記のスイッチング用トランジスタ（２）
   を、隣り合うメモリーセルのスイッチング用トランジス
   タから、第２半導体基板（２００）のフィールド絶縁領
   域（２０２）によって、絶縁することを特徴とする請求
   項７に記載の半導体メモリー。
9. 【請求項９】第２半導体基板（２００）に、２本のワー
   ド線（２０７，２０８）を配置し、両ワード線の間に、
   接触開口部（２１３）が配置されていることを特徴とす
   る請求項５〜８のいずれか１項に記載の半導体メモリ
   ー。
10. 【請求項１０】接触開口部（２１３）を、トレンチキャ
    パシタ（１）のブロック型をした内部電極（１０２）上
    に配置し、接触開口部（２１３）に備えられた導電性の
    充填層（２１４）は、下部領域にて、カラー層（２１
    ５）によって絶縁されており、上部領域にて、スイッチ
    ング用トランジスタ（２）の第１電極領域（２０４）と
    接触していることを特徴とする請求項５〜９のいずれか
    １項に記載の半導体メモリー。