【０００１】[0001]
【発明の属する技術分野】本発明は、複数のギガビット
イーサネットを複数回線多重してより高速なインターフ
ェイスから通信を行うギガビットイーサネット多重装置
に関するものであり、特に時分割多重方式を用いて多重
分離処理を行うギガビットイーサネット多重装置に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a gigabit Ethernet multiplexer for multiplexing a plurality of gigabit Ethernet lines for communication from a higher speed interface, and more particularly to a demultiplexing process using a time division multiplexing method. The present invention relates to a Gigabit Ethernet multiplexer.
【０００２】[0002]
【従来の技術】現在、インターネットが爆発的に普及
し、また企業のデータや取引の電子化が進むにつれ、Ｌ
ＡＮ(Local Area Network)の分野においても高速化が必
要不可欠なものとなっている。現在最も高速なＬＡＮは
伝送レート１Ｇｂ／ｓのギガビットイーサネット（以
下、ギガイーサとも称す）である。ギガイーサは、ＩＥ
ＥＥ８０２．３委員会で規格化されたものであり、伝送
路として光ファイバを用する１０００ＢＡＳＥ−Ｘ（Ｉ
ＥＥＥ８０２．３ｚ）やＵＴＰ(Unshielded TwistedPai
r)ケーブルを使用する１０００ＢＡＳＥ−Ｔ（ＩＥＥＥ
８０２．３ａｂ）などがある。2. Description of the Related Art At present, with the explosive spread of the Internet and the digitization of corporate data and transactions, L
In the field of AN (Local Area Network), speeding up is indispensable. Currently, the fastest LAN is gigabit Ethernet (hereinafter, also referred to as Giga-Ether) with a transmission rate of 1 Gb / s. Gigaisa is IE
It is standardized by the EE802.3 committee and uses 1000 BASE-X (I
EEE802.3z) and UTP (Unshielded Twisted Pai)
r) 1000BASE-T (IEEE) using a cable
802.3ab) and the like.
【０００３】ギガイーサをインタフェースとして持つ装
置として代表的なものは、パーソナルコンピュータなど
に挿入するＮＩＣ(Network Interface Card)カード、ギ
ガイーサポートを複数持つスイッチングハブやルータな
どが上げられ、現在急速に普及している。Typical devices having a gigaisa as an interface are NIC (Network Interface Card) cards to be inserted into personal computers, switching hubs and routers having a plurality of gigaiga supports, and they are now rapidly spreading. There is.
【０００４】このように、ギガイーサはあくまでＬＡＮ
として規格化され、ＬＡＮの世界で成長しているが、最
近これをＭＡＮ(Metropolitan Area Network)やＷＡＮ
(WideArea Network)のエリアまで拡大しようという動き
が起こっている。現状のＭＡＮやＷＡＮの世界で最も高
速であるものはＷＤＭ(Wavelength Division Multiplex
ing)技術を駆使したでＳＯＮＥＴ／ＡＴＭである。As described above, the gigaisa is just a LAN.
It has been standardized as, and is growing in the world of LAN, but recently this has been changed to MAN (Metropolitan Area Network) and WAN.
There is a movement to expand to the area of (Wide Area Network). The fastest MAN and WAN in the world today is WDM (Wavelength Division Multiplex).
ING) technology makes full use of SONET / ATM.
【０００５】しかしこれら装置は非常に高価で、また構
成や操作も複雑という問題があり、今後における通信料
金の低価格化の流れに追従するのは困難と予想される。
このため、装置が低価格で扱いやすいギガイーサが注目
を集めている。しかし、光ファイバ網には限りがあり、
最大伝送レート１Ｇｂ／ｓのギガイーサをさらに高速化
する必要がある。その―つの解決法として、当社はギガ
イーサ多重装置の開発を進めている。ギガイーサ多重装
置は、複数のギガイーサを時分割多重し、さらに高速な
インタフェース（１０Ｇｂ／ｓ、４０Ｇｂ／ｓなど）か
ら通信を行う装置である。However, these devices have problems that they are very expensive and have complicated configurations and operations, and it is expected that it will be difficult to follow the trend of lowering communication charges in the future.
For this reason, Gigaiza has attracted attention because of its low cost and easy handling. However, the optical fiber network is limited,
It is necessary to further increase the speed of a gigaisa with a maximum transmission rate of 1 Gb / s. As one of the solutions, we are developing a gigaisa multiplexer. The gigaisa multiplexer is a device that time-division multiplexes a plurality of gigaisa and performs communication from a higher speed interface (10 Gb / s, 40 Gb / s, etc.).
【０００６】次に、―般的なギガイーサの物理層を説明
する。図８にギガイーサ（１０００ＢＡＳＥ−Ｘ）の物
理層の回路概略を示す。送信系においては、上位層ＬＳ
Ｉからの１０ビットパラレルデータをＳｅｒＤｅｓ(Ser
ializer Desirializer ：シリアル−パラレル変換ＬＳ
Ｉ)８００内のパラレル−シリアル変換回路８０１にお
いてシリアルデータに変換し、次に光トランシーバ８０
３内のＥ／Ｏ変換回路８０４において光信号に変換して
光ファイバ８０６へ送信する。Next, the physical layer of a general gigaisa will be described. FIG. 8 shows a schematic circuit of the physical layer of Gigausa (1000BASE-X). In the transmission system, the upper layer LS
10-bit parallel data from I to SerDes (Ser
ializer Desirializer: Serial-parallel conversion LS
I) The parallel-serial conversion circuit 801 in the 800 converts the data into serial data, and then the optical transceiver 80
In the E / O conversion circuit 804 in 3, the optical signal is converted into an optical signal and transmitted to the optical fiber 806.
【０００７】受信系においては、光ファイバ８０６から
の光信号を光トランシーバ８０３内のＯ／Ｅ変換回路８
０５において電気信号に変換し、次にＳｅｒＤｅｓ８０
０内のシリアル−パラレル変換回路８０２において１０
ビットパラレルデータに変換する。ここで、１０ビット
パラレルデータとは、上位層ＬＳＩにおいてギガイーサ
データを８ビット単位で８Ｂ／１０Ｂ変換されたデータ
である。In the receiving system, the optical signal from the optical fiber 806 is converted into the O / E conversion circuit 8 in the optical transceiver 803.
It converts into an electric signal in 05, and then SerDes80
10 in the serial-parallel conversion circuit 802 in 0
Convert to bit parallel data. Here, the 10-bit parallel data is data obtained by 8B / 10B-converting the Guigauser data in 8-bit units in the upper layer LSI.
【０００８】この１０ビットパラレルデータは、データ
符号の他に制御符号がありオートネゴシエーション、ア
イドル状態、通信の開始・終了、エラーなど通知に使用
される。さらに、制御符号の中にコンマ符号（００１１
１１１または１１０００００で始まる１０ビットデー
タ）と呼ばれているものがあり、このビット列がシリア
ルデータの中に見つかった場合、これは必ずコンマ符号
である。このためコンマ符号は、シリアル−パラレル変
換時の１０ビット境界を検出するために使用される。This 10-bit parallel data has a control code in addition to the data code, and is used for notification such as auto-negotiation, idle state, communication start / end, and error. Furthermore, a comma code (0011
There is what is called 10-bit data starting with 111 or 1100000), and when this bit string is found in the serial data, this is always a comma code. Therefore, the comma code is used to detect the 10-bit boundary during serial-parallel conversion.
【０００９】図９にパラレル−シリアル変換回路８０１
の内部構成を示す。パラレル−シリアル変換回路８０１
は、入力された１０ビットパラレルデータ（１０ビット
パラレル信号）を一時保存する１０ビットフリップフロ
ップ９００と、１０ビットパラレルデータに同期したク
ロックから周波数が１０倍のクロックを生成するＰＬＬ
(Phase Locked Loop)回路９０１と、１０ビットフリッ
プフロップ９００からの１０ビットパラレルデータを取
り込み、ＰＬＬ回路９０１からの１０倍クロックに同期
してシリアルデータ（シリアル信号）を生成するパラレ
ル入力付シフトレジスタ９０２と、パラレル入力付シフ
トレジスタ９０２が１０ビットパラレルデータを取り込
むパラレル入力イネーブル信号生成回路９０３とを備え
て構成される。FIG. 9 shows a parallel-serial conversion circuit 801.
The internal structure of is shown. Parallel-serial conversion circuit 801
Is a 10-bit flip-flop 900 that temporarily stores the input 10-bit parallel data (10-bit parallel signal), and a PLL that generates a clock with a frequency 10 times from a clock synchronized with the 10-bit parallel data.
(Phase Locked Loop) circuit 901 and shift register 902 with parallel input that takes in 10-bit parallel data from the 10-bit flip-flop 900 and generates serial data (serial signal) in synchronization with the 10-fold clock from the PLL circuit 901. And a shift register 902 with parallel input includes a parallel input enable signal generation circuit 903 for fetching 10-bit parallel data.
【００１０】次に、パラレル−シリアル変換回路８０１
の動作を説明する。パラレル−シリアル変換は、１０倍
クロックが１０クロックで１サイクルの動作を行う。ま
ず、最初のクロックでパラレル入力イネーブル信号がＯ
Ｎとなり１０ビットパラレルデータをパラレル入力付シ
フトレジスタ９０２に取り込む。次の９クロックではパ
ラレル入力イネーブル信号がＯＦＦとなりデータを図９
の左から右へ順次シフトする。以上の動作を繰り返すこ
とによって、最終段フリップフロップからシリアルデー
タが出力される仕組みとなっている。Next, a parallel-serial conversion circuit 801
The operation of will be described. In parallel-serial conversion, 10 times clock is 10 clocks, and one cycle of operation is performed. First, the parallel input enable signal becomes O at the first clock.
It becomes N and the 10-bit parallel data is fetched into the shift register 902 with parallel input. At the next 9 clocks, the parallel input enable signal turns off and the data is transferred as shown in FIG.
Shift from left to right. By repeating the above operation, the final stage flip-flop outputs serial data.
【００１１】図１０にシリアル−パラレル変換回路８０
２の内部構成を示す。シリアル−パラレル変換回路８０
２は、入力されたシリアルデータ（シリアル信号）に同
期するクロックを生成するクロックデータリカバリ回路
１０００と、シリアルデータを取り込んで前記クロック
に同期してパラレルデータを生成するパラレル出力付シ
フトレジスタ１００１と、前記クロックから周波数が１
／１０のクロックを生成するクロック分周回路１００２
と、シリアルデータからコンマ符号を検知してそのタイ
ミングをクロック分周回路１００２に通知するコンマ検
知回路１００３と、パラレル出力付シフトレジスタ１０
０１から出力される１０ビットパラレルデータを一時保
存する１０ビットフリップフロップ１００４とから構成
される。FIG. 10 shows a serial-parallel conversion circuit 80.
2 shows the internal configuration of No. 2. Serial-parallel conversion circuit 80
Reference numeral 2 denotes a clock data recovery circuit 1000 that generates a clock that synchronizes with the input serial data (serial signal), a shift register 1001 with a parallel output that captures the serial data and generates parallel data in synchronization with the clock, Frequency is 1 from the clock
Clock divider circuit 1002 for generating / 10 clock
, A comma detection circuit 1003 that detects a comma code from the serial data and notifies the timing to the clock frequency dividing circuit 1002, and the shift register 10 with parallel output.
A 10-bit flip-flop 1004 for temporarily storing the 10-bit parallel data output from 01.
【００１２】次に、シリアル−パラレル変換回路８０２
の動作を説明する。パラレル出力付シフトレジスタ１０
０１は、シリアルデータから抽出したクロックに同期し
てシリアルデータを図１０の左から右にシフトする。そ
して１０回シフトするたびにクロック分周回路１００２
で生成された１／１０クロックの立ち上がりで１０ビッ
トフリップフロップ１００４に１０ビットパラレルデー
タを書き込む。Next, the serial-parallel conversion circuit 802
The operation of will be described. Shift register with parallel output 10
01 shifts the serial data from left to right in FIG. 10 in synchronization with the clock extracted from the serial data. Then, every time the shift is performed 10 times, the clock divider circuit 1002
The 10-bit parallel data is written to the 10-bit flip-flop 1004 at the rising edge of the 1/10 clock generated in.
【００１３】ここで、パラレル−シリアル変換前の１０
ビットデータと同じ境界でパラレルデータを１０ビット
フリップフロップ１００４に書き込む必要があるため、
この１０ビット境界の検出にコンマ符号を使用する。正
しい境界でパラレル出力付シフトレジスタ１００１から
パラレルデータが出力されるのは最終段フリップフロッ
プにコンマ符号の先頭が格納された直後であるため、コ
ンマ検出回路１００３は、コンマ符号が検出されたらク
ロック分周回路１００２に通知し、クロック分周回路１
００２は、そのタイミングから１／１０クロックの立ち
上がりのタイミングを調整する。―度タイミングがあえ
ば通信が続く限り１／１０クロックは正しいデータ境界
で立ち上がる。以上の動作を繰り返すことによって、１
０ビットフリップフロップ１００４から１０ビットパラ
レルデータが出力される仕組みとなっている。Here, 10 before parallel-serial conversion
Since it is necessary to write the parallel data in the 10-bit flip-flop 1004 at the same boundary as the bit data,
A comma code is used to detect this 10-bit boundary. Since the parallel data is output from the parallel output shift register 1001 at the correct boundary immediately after the beginning of the comma code is stored in the last-stage flip-flop, the comma detection circuit 1003 outputs the clock signal when the comma code is detected. The frequency dividing circuit 1 is notified to the clock frequency dividing circuit 1
002 adjusts the rising timing of 1/10 clock from the timing. -If there is timing, as long as communication continues, 1/10 clock rises at the correct data boundary. By repeating the above operation, 1
The structure is such that 0-bit flip-flop 1004 outputs 10-bit parallel data.
【００１４】[0014]
【発明が解決しようとする課題】しかし、従来のシリパ
ラ変換方式を一時分割多重方式を用いるギガビットイー
サネット多重装置に適用すると、下記のような問題があ
る。図１１は、従来のシリパラ変換方式をそのまま応用
した時分割多重方式の例である。従来方式は１０ビット
データ境界をコンマ符号から検知しているが、複数ポー
トのデータを多重した場合、すべてのギガイーサポート
１〜Ｎからのデータにコンマ符号が含まれているため、
１０ビット境界は認識できるが、それがどのギガイーサ
ポート１〜Nのデータなのか認識できないという問題が
ある。However, when the conventional serial-parallel conversion system is applied to the Gigabit Ethernet multiplexer using the temporary division multiplexing system, there are the following problems. FIG. 11 is an example of a time division multiplex system in which the conventional serial-parallel conversion system is directly applied. In the conventional method, the 10-bit data boundary is detected from the comma code, but when the data of multiple ports is multiplexed, the comma codes are included in the data from all the Guigay supports 1 to N.
Although the 10-bit boundary can be recognized, there is a problem in that it cannot recognize which Guy Guy Support 1 to N data.
【００１５】また、他の多重方式としては、定期的にポ
ート境界識別データをギガイーサデータとは別に挿入す
るという方法があるが、この方法はデータ伝送効率が低
下するという問題がある。As another multiplexing method, there is a method of periodically inserting the port boundary identification data separately from the guider data, but this method has a problem that the data transmission efficiency is lowered.
【００１６】さらに他の方式として、ギガイーサ通信前
に、ポート境界識別データを流し、境界が検知されたら
ギガイーサデータを流すという方法があるが、この方法
はギガイーサ通信中に伝送系のどこかで異常が発生して
境界がずれた場合、異常の検知、境界再検出に時間がか
かるという問題があるほか、１０ビット単位で境界がず
れてしまった場合、最悪間違ったポートにデータを分配
し続ける危険性があるという問題がある。As another method, there is a method in which port boundary identification data is sent before the Guigaisa communication, and the Guigaisa data is sent when a boundary is detected. This method is abnormal during transmission in the Guigaisa communication. If a boundary is generated and the boundary is shifted, it takes time to detect anomaly and re-detect the boundary. In addition, if the boundary is shifted in 10-bit units, the worst case is to continue distributing data to the wrong port. There is a problem that there is a property.
【００１７】本発明はかかる点に鑑みてなされたもので
あり、シリアルデータの伝送効率を落とさず、常時ポー
ト境界を監視することができるシリアル−パラレル変換
機能を備えたギガビットイーサネット多重装置を提供す
ることを目的とする。The present invention has been made in view of the above circumstances, and provides a Gigabit Ethernet multiplexer having a serial-parallel conversion function capable of constantly monitoring a port boundary without reducing the transmission efficiency of serial data. The purpose is to
【００１８】[0018]
【課題を解決するための手段】上記課題を解決するため
に、本発明のギガビットイーサネット多重装置は、複数
のギガビットイーサネットの回線ポート毎に割り当てら
れるパラレルデータを時分割多重して送受信を行うギガ
ビットイーサネット多重装置において、多重処理前に、
特定の回線ポート以外の全回線ポートから入力されたパ
ラレルデータに含まれるコンマ符号を、このコンマ符号
でなくギガビットイーサネットで使用されていない別符
号に置き換える変換手段と、分離処理時に、多重された
シリアルデータのポート境界を前記コンマ符号をもとに
検知する直並列変換手段と、分離処理後に、前記別符号
を前記コンマ符号に戻す逆変換手段とを具備することを
特徴としている。In order to solve the above problems, a Gigabit Ethernet multiplexer according to the present invention is a Gigabit Ethernet that performs parallel transmission and reception of parallel data assigned to each line port of a plurality of Gigabit Ethernet. In a multiplex device, before multiplex processing,
Conversion means that replaces the comma code included in the parallel data input from all line ports other than the specified line port with another code that is not used with Gigabit Ethernet and is a serial number that was multiplexed during the separation process. It is characterized by comprising serial-parallel conversion means for detecting a port boundary of data based on the comma code and inverse conversion means for returning the different code to the comma code after separation processing.
【００１９】また、本発明のギガビットイーサネット多
重装置は、複数のギガビットイーサネットの回線ポート
毎に割り当てられるパラレルデータを時分割多重して送
受信を行うギガビットイーサネット多重装置において、
多重処理前に、特定の回線ポートから入力されたパラレ
ルデータに含まれる所定コードによる第１のコンマ符号
を、この第１のコンマ符号以外の他のコードによる第２
のコンマ符号に置き換える変換手段と、分離処理時に、
多重されたシリアルデータのポート境界を前記第２のコ
ンマ符号をもとに検知する直並列変換手段と、分離処理
後に、前記第２のコンマ符号を前記第１のコンマ符号に
戻す逆変換手段とを具備することを特徴としている。Further, the Gigabit Ethernet multiplexer of the present invention is a Gigabit Ethernet multiplexer for time-division-multiplexing parallel data assigned to each of a plurality of Gigabit Ethernet line ports for transmission / reception,
Before the multiplex processing, the first comma code according to the predetermined code included in the parallel data input from the specific line port is changed to the second comma code other than the first comma code.
Conversion means to replace the comma code of
Serial-parallel conversion means for detecting port boundaries of multiplexed serial data based on the second comma code, and inverse conversion means for returning the second comma code to the first comma code after separation processing. It is characterized by having.
【００２０】[0020]
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して詳細に説明する。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below in detail with reference to the drawings.
【００２１】図１は、本発明の実施の形態に係るギガビ
ットイーサネット多重装置の多重分離部の構成を示すブ
ロック図である。FIG. 1 is a block diagram showing the configuration of the demultiplexing unit of the Gigabit Ethernet multiplexer according to the embodiment of the present invention.
【００２２】図１に示すギガビットイーサネット多重装
置のデータ多重分離部は、コンマ符号をコンマ符号でな
く且つギガイーサで使用されていない別の符号（ここで
は特殊符号と名づける）に変換するコンマ変換回路１０
０と、Ｎポートのギガイーサ１０ビットパラレルデータ
をシリアルデータに変換するパラレル−シリアル変換回
路１０１と、シリアルデータをＮポートのギガイーサ１
０ビットパラレルデータに変換するシリアル−パラレル
変換回路１０２と、特殊符号をコンマ符号に変換するコ
ンマ逆変換回路１０３とを備えて構成されている。The data demultiplexing unit of the Gigabit Ethernet multiplexer shown in FIG. 1 converts the comma code into another code which is not a comma code and which is not used in the gigaisa (here, referred to as special code).
0, a parallel-serial conversion circuit 101 for converting 10-bit parallel data of N port to serial data, and a serial 1-port serial interface for serial data.
It comprises a serial-parallel conversion circuit 102 for converting into 0-bit parallel data and a comma inverse conversion circuit 103 for converting a special code into a comma code.
【００２３】コンマ変換回路１００は、特定のギガイー
サポート（この例の場合、ポート１とする）以外の全ポ
ート２〜Ｎにおいて、パラレル−シリアル変換回路１０
１のパラレル入力前段に配置されており、また、コンマ
逆変換回路１０３は、前記と同じ特定のギガイーサポー
ト１以外の全ポート２〜Ｎにおいて、シリアル−パラレ
ル変換回路１０２のパラレル出力後段に配置されてい
る。The comma conversion circuit 100 has a parallel-serial conversion circuit 10 in all ports 2 to N except a specific Guy Guy support (port 1 in this example).
1 is arranged before the parallel input circuit, and the comma inverse conversion circuit 103 is arranged after the parallel output circuit of the serial-parallel conversion circuit 102 in all ports 2 to N except the same specific Guy Guy support 1 as described above. ing.
【００２４】ここで、シリアル−パラレル変換回路１０
２に入力されるシリアルデータには、特定のポートしか
コンマ符号を含まないため、従来方式と同じ仕組みのシ
リアル−パラレル変換回路でコンマ符号を検知すれば、
シリアルデータのポート境界を検出することができる。Here, the serial-parallel conversion circuit 10
Since the serial data input to 2 includes the comma code only in a specific port, if the serial code is detected by the serial-parallel conversion circuit having the same mechanism as the conventional method,
The port boundary of serial data can be detected.
【００２５】コンマ変換回路１００は、図２に示すよう
に、コンマ検知回路２００および１０ビット幅セレクタ
２０１を備えて構成されており、コンマ検知回路２００
が１０ビットパラレルデータからコンマ符号を検知した
際にセレクト信号を出力し、このセレクト信号を受けた
１０ビット幅セレクタ２０１が、コンマ符号に代え、特
殊符号を選択して出力するようになっている。即ち、１
０ビットパラレルデータに含まれるコンマ符号を特殊符
号に変換して出力するようになっている。As shown in FIG. 2, the comma conversion circuit 100 comprises a comma detection circuit 200 and a 10-bit width selector 201.
Outputs a select signal when it detects a comma code from 10-bit parallel data, and the 10-bit width selector 201 receiving this select signal selects and outputs a special code instead of the comma code. . That is, 1
The comma code included in the 0-bit parallel data is converted into a special code and output.
【００２６】コンマ逆変換回路１０３は、図３に示すよ
うに、特殊符号検知回路３００および１０ビット幅セレ
クタ３０１を備えて構成されており、特殊符号検知回路
３００が１０ビットパラレルデータから特殊符号を検知
した際にセレクト信号を出力し、このセレクト信号を受
けた１０ビット幅セレクタ３０１が、特殊符号に代え、
コンマ符号を選択して出力するようになっている。即
ち、１０ビットパラレルデータに含まれる特殊符号をコ
ンマ符号に変換して出力するようになっている。As shown in FIG. 3, the comma inverse conversion circuit 103 comprises a special code detection circuit 300 and a 10-bit width selector 301, and the special code detection circuit 300 extracts a special code from 10-bit parallel data. Upon detection, the 10-bit width selector 301 that outputs the select signal and receives the select signal replaces the special code,
The comma code is selected and output. That is, the special code included in the 10-bit parallel data is converted into a comma code and output.
【００２７】パラレル−シリアル変換回路１０１の内部
構成図を図４に示し、その説明を行う。図４では説明を
わかりやすくするため、ギガイーサポート数を８ポート
としている。パラレル−シリアル変換回路１０１は、各
ポート１〜８から入力された８０ビットパラレルデータ
を一時保存する８０ビットフリップフロップ４００と、
８０ビットパラレルデータに同期したクロックから周波
数が８０倍のクロック（８０倍クロック）を生成するＰ
ＬＬ回路４０１と、８０ビットフリップフロップ４００
からの８０ビットパラレルデータを取り込みＰＬＬ回路
４０１からの８０倍クロックに同期してシリアルデータ
を生成するパラレル入力付シフトレジスタ４０２と、こ
のパラレル入力付シフトレジスタ４０２が８０ビットデ
ータを取り込むためのパラレル入力イネーブル信号を生
成するパラレル入力イネーブル信号生成回路４０３とを
備えて構成されている。An internal configuration diagram of the parallel-serial conversion circuit 101 is shown in FIG. 4, and its description will be given. In FIG. 4, the number of Guigai supports is set to 8 to make the explanation easy to understand. The parallel-serial conversion circuit 101 includes an 80-bit flip-flop 400 that temporarily stores 80-bit parallel data input from each of the ports 1 to 8, and
P that generates a clock with a frequency 80 times (80 times clock) from a clock synchronized with 80-bit parallel data
LL circuit 401 and 80-bit flip-flop 400
Shift register 402 with a parallel input that takes in 80-bit parallel data from the PLL circuit 401 and generates serial data in synchronization with the 80 times clock from the PLL circuit 401, and a parallel input for the shift register 402 with a parallel input to take in 80-bit data. And a parallel input enable signal generation circuit 403 for generating an enable signal.
【００２８】シリアル−パラレル変換回路１０２の内部
構成図を図５に示し、その説明を行う。シリアル−パラ
レル変換回路１０２は、入力されたシリアルデータに同
期するクロックを生成するクロックデータリカバリ回路
５００と、シリアルデータを取り込み、そのクロックに
同期してパラレルデータを生成するパラレル出力付シフ
トレジスタ５０１と、タロックから周波数が１/８０の
クロック（１／８０クロック）を生成するクロック分周
回路５０２と、シリアルデータからコンマ符号を検知し
てそのタイミングをクロック分周回路５０２に通知する
コンマ検知回路５０３と、パラレル出力付シフトレジス
タ５０１から出力されるパラレルデータを一時保存する
８０ビットフリップフロップ５０４とを備えて構成され
ている。An internal configuration diagram of the serial-parallel conversion circuit 102 is shown in FIG. 5 and will be described. The serial-parallel conversion circuit 102 includes a clock data recovery circuit 500 that generates a clock that synchronizes with the input serial data, and a shift register 501 with parallel output that captures the serial data and generates parallel data in synchronization with the clock. , A clock frequency dividing circuit 502 for generating a clock (1/80 clock) having a frequency of 1/80 from a tarlock, and a comma detecting circuit 503 for detecting a comma code from serial data and notifying the clock frequency to the clock frequency dividing circuit 502. And an 80-bit flip-flop 504 for temporarily storing the parallel data output from the parallel output shift register 501.
【００２９】このような構成のギガビットイーサネット
多重装置による多重分離動作を説明する。但し、説明を
わかりやすくするため図４および図５に示したように、
ギガイーサポート数は８ポートであるとする。A demultiplexing operation by the Gigabit Ethernet multiplexer having such a configuration will be described. However, in order to make the explanation easy to understand, as shown in FIGS.
It is assumed that the number of Guigay supports is 8 ports.
【００３０】図１に示すように、各ポート１〜Ｎ（Ｎ＝
８）から入力された１０ビットパラレルデータは、ポー
ト１からの１０ビットパラレルデータがそのままパラレ
ル−シリアル変換回路１０１へ出力され、他のポート２
〜８からの１０ビットパラレルデータがコンマ変換回路
１００を介してパラレル−シリアル変換回路１０１へ出
力される。As shown in FIG. 1, each port 1 to N (N =
As for the 10-bit parallel data input from 8), the 10-bit parallel data from the port 1 is output to the parallel-serial conversion circuit 101 as it is, and the other port 2
The 10-bit parallel data from 8 to 8 is output to the parallel-serial conversion circuit 101 via the comma conversion circuit 100.
【００３１】各コンマ変換回路１００では、図２に示す
ように、コンマ検知回路２００において１０ビットパラ
レルデータからコンマ符号が検知された際にセレクト信
号が出力され、このセレクト信号を受けた１０ビット幅
セレクタ２０１において、コンマ符号に代え、特殊符号
が選択されて出力される。即ち、１０ビットパラレルデ
ータに含まれるコンマ符号が特殊符号に変換されてパラ
レル−シリアル変換回路１０１へ出力される。In each comma conversion circuit 100, as shown in FIG. 2, when a comma code is detected from the 10-bit parallel data in the comma detection circuit 200, a select signal is output, and a 10-bit width in response to the select signal is received. In the selector 201, a special code is selected and output instead of the comma code. That is, the comma code included in the 10-bit parallel data is converted into the special code and output to the parallel-serial conversion circuit 101.
【００３２】パラレル−シリアル変換回路１０１では、
パラレル−シリアル変換処理が、８０倍クロックが８０
クロックで１サイクルする動作によって行われる。ま
ず、最初のクロックでパラレル入力イネーブル信号がＯ
Ｎとなり、これによって８０ビットパラレルデータがパ
ラレル入力付シフトレジスタ４０２に取り込まれる。次
の７９クロックではパラレル入力イネーブル信号がＯＦ
Ｆとなり、これによってデータが図４の左から右へ順次
シフトされる。この動作が繰り返されることによって、
最終段フリップフロップからシリアルデータが出力され
る。In the parallel-serial conversion circuit 101,
Parallel-to-serial conversion processing is 80 times clock 80 times
It is performed by an operation of performing one cycle with a clock. First, the parallel input enable signal becomes O at the first clock.
It becomes N, whereby 80-bit parallel data is fetched in the shift register 402 with parallel input. In the next 79 clocks, the parallel input enable signal is OF
F, which causes the data to be sequentially shifted from left to right in FIG. By repeating this operation,
Serial data is output from the final stage flip-flop.
【００３３】次に、シリアル−パラレル変換回路１０２
では、上記のシリアルデータから抽出されたクロックに
同期してシリアルデータが、図５の左から右にシフトさ
れる。そして８０回シフトするたびに、クロック分周回
路５０２で生成された１／８０クロックの立ち上がりで
８０ビットフリップフロップ５０４に８０ビットパラレ
ルデータが書き込まれる。ここで、パラレル−シリアル
変換前の８０ビットパラレルデータと同じ境界でパラレ
ルデータを８０ビットフリップフロップ５０４に書き込
む必要があるため、この８０ビット境界の検出にコンマ
符号が使用される。Next, the serial-parallel conversion circuit 102
Then, the serial data is shifted from left to right in FIG. 5 in synchronization with the clock extracted from the above serial data. Then, every time the shift is performed 80 times, 80-bit parallel data is written in the 80-bit flip-flop 504 at the rising edge of the 1/80 clock generated by the clock frequency dividing circuit 502. Here, since it is necessary to write the parallel data in the 80-bit flip-flop 504 at the same boundary as the 80-bit parallel data before the parallel-serial conversion, the comma code is used for detecting the 80-bit boundary.
【００３４】正しい境界でパラレル出力付シフトレジス
タ５０１からパラレルデータが出力されるのは、最終段
フリップフロップにコンマ符号の先頭が格納された直後
である。このためコンマ検知回路５０３でコンマ符号が
検出された際に、このコンマ符号がクロック分周回路５
０２へ通知され、クロック分周回路５０２で、そのタイ
ミングから１／８０クロックの立ち上がりのタイミング
が調整される。これによって一度タイミングがあえば通
信が続く限り１／８０クロックは正しいデータ境界で立
ち上がる。この動作が繰り返されることによって、８０
ビットフリップフロップ５０４から８０ビットパラレル
データが、図１に示すようにポート１にはそのまま出力
され、他のポート２〜８にはコンマ逆変換回路１０３を
介して出力される。The parallel data is output from the parallel output shift register 501 at the correct boundary immediately after the beginning of the comma code is stored in the final stage flip-flop. Therefore, when a comma code is detected by the comma detection circuit 503, this comma code indicates the comma code.
02, and the clock divider circuit 502 adjusts the rising timing of 1/80 clock from the timing. As a result, once the timing is reached, the 1/80 clock rises at the correct data boundary as long as the communication continues. By repeating this operation, 80
80-bit parallel data is output from the bit flip-flop 504 to the port 1 as it is as shown in FIG. 1, and is output to the other ports 2 to 8 through the comma inverse conversion circuit 103.
【００３５】コンマ逆変換回路１０３では、図３に示す
ように、特殊符号検知回路３００において１０ビットパ
ラレルデータから特殊符号が検知された際にセレクト信
号が出力され、このセレクト信号を受けた１０ビット幅
セレクタ３０１において、特殊符号に代え、コンマ符号
が選択されて出力される。即ち、１０ビットパラレルデ
ータに含まれる特殊符号がコンマ符号に変換され、各ポ
ート２〜８へ出力される。In the comma inverse conversion circuit 103, as shown in FIG. 3, when the special code detection circuit 300 detects a special code from the 10-bit parallel data, a select signal is output, and the 10-bit signal receiving this select signal is output. In the width selector 301, a comma code is selected and output instead of the special code. That is, the special code included in the 10-bit parallel data is converted into a comma code and output to each port 2-8.
【００３６】このように、本実施の形態のギガビットイ
ーサネット多重装置によれば、データ多重分離処理を、
特定のポート１以外からのコンマ符号を特殊符号に変換
することによりマスクした後、従来と同様のシリアル−
パラレル変換処理を行い、この処理後、特殊符号をコン
マ符号に戻すことにより、正しい分離処理を行うことが
できる。As described above, according to the Gigabit Ethernet multiplexer of the present embodiment, the data demultiplexing process is
After masking by converting a comma code from a port other than the specified port 1 to a special code, the same serial
By performing a parallel conversion process and returning the special code to a comma code after this process, the correct separation process can be performed.
【００３７】また、図１２に示すようにコンマ符号（ビ
ット列欄に示す）は複数あり、ギガイーサで使用されて
いるコンマ符号はＫ２８．５のみである。このことに着
目すると、本発明の他の実施の形態として図６に示すよ
うな構成が考えられる。As shown in FIG. 12, there are a plurality of comma codes (shown in the bit string column), and the only comma code used in the gigaisa is K28.5. Focusing on this, a configuration as shown in FIG. 6 is conceivable as another embodiment of the present invention.
【００３８】図６に示す他の実施の形態のギガビットイ
ーサネット多重装置におけるデータ多重分離部は、Ｋ２
８．５符号をＫ２８．２に変換するＫ２８．５−Ｋ２
８．２変換回路６００と、Ｎポートのギガイーサ１０ビ
ットパラレルデータをシリアルデータに変換するパラレ
ル−シリアル変換回路６０１と、シリアルデータをＮポ
ートのギガイーサ１０ビットパラレルデータに変換する
シリアル−パラレル変換回路６０２と、Ｋ２８．２符号
をＫ２８．５に変換するＫ２８．２−Ｋ２８．５変換回
路６０３とを備えて構成されている。The data demultiplexing unit in the Gigabit Ethernet multiplexer according to another embodiment shown in FIG.
K28.5-K2 for converting the 8.5 code to K28.2
8.2 conversion circuit 600, parallel-serial conversion circuit 601 for converting N-port Gigersa 10-bit parallel data into serial data, and serial-parallel conversion circuit 602 for converting serial data into N-port Gigersa 10-bit parallel data And a K28.2-K28.5 conversion circuit 603 for converting the K28.2 code to K28.5.
【００３９】Ｋ２８．５−Ｋ２８．２変換回路６００
は、特定のギガイーサポート（この例の場合、ポート１
とする）のみにおいて、パラレル−シリアル変換回路６
０１のパラレル入力前段に配置されており、また、Ｋ２
８．２−Ｋ２８．５変換回路６０３は、前記と同様の特
定のギカイーサポート１のみにおいてシリアル−パラレ
ル変換回路６０２のパラレル出力後段に配置されてい
る。K28.5-K28.2 conversion circuit 600
Is the specific Guy Guy support (in this case port 1
Only), the parallel-serial conversion circuit 6
It is placed in front of 01 parallel input.
The 8.2-K28.5 conversion circuit 603 is arranged in the latter stage of the parallel output of the serial-parallel conversion circuit 602 only in the specific Guikai support 1 similar to the above.
【００４０】シリアル−パラレル変換回路６０２は、図
７に示す内部構成となっている。この構成は、図５に示
したシリアル−パラレル変換回路１０２のコンマ検知回
路５０３をＫ２８．２検知回路７００に置き換えただけ
である。なお、パラレル−シリアル変換回路６０１は、
図４に示したパラレル−シリアル変換回路１０１と全く
同じである。このような構成でポート境界検出にＫ２
８．２を使用することにより図１記載の多重分離部と同
機能の動作を行うことができる。The serial-parallel conversion circuit 602 has the internal structure shown in FIG. In this configuration, the comma detection circuit 503 of the serial-parallel conversion circuit 102 shown in FIG. 5 is simply replaced with the K28.2 detection circuit 700. The parallel-serial conversion circuit 601 is
This is exactly the same as the parallel-serial conversion circuit 101 shown in FIG. With such a configuration, K2 is used for port boundary detection.
By using 8.2, the operation having the same function as that of the demultiplexing unit shown in FIG. 1 can be performed.
【００４１】[0041]
【発明の効果】以上説明したように、本発明によれば、
データ伝送効率を落とさずに多重分離処理を行うことが
できる。また、常時シリアルデータのポート境界を監視
しているため、伝送路の異常などによってポート境界が
ずれても瞬時に正しい境界を検知・補正できる。As described above, according to the present invention,
The demultiplexing process can be performed without reducing the data transmission efficiency. Further, since the port boundary of serial data is constantly monitored, the correct boundary can be instantly detected and corrected even if the port boundary is deviated due to an abnormality in the transmission path.
【図１】本発明の実施の形態に係るギガビットイーサネ
ット多重装置の多重分離部の構成を示すブロック図であ
る。FIG. 1 is a block diagram showing a configuration of a demultiplexing unit of a Gigabit Ethernet multiplexer according to an embodiment of the present invention.
【図２】上記ギガビットイーサネット多重装置の多重分
離部におけるコンマ変換回路の構成を示すブロック図で
ある。FIG. 2 is a block diagram showing a configuration of a comma conversion circuit in a demultiplexing unit of the Gigabit Ethernet multiplexer.
【図３】上記ギガビットイーサネット多重装置の多重分
離部におけるコンマ逆変換回路の構成を示すブロック図
である。FIG. 3 is a block diagram showing a configuration of a comma inverse conversion circuit in a demultiplexing unit of the Gigabit Ethernet multiplexer.
【図４】上記ギガビットイーサネット多重装置の多重分
離部におけるパラレル−シリアル変換回路の構成を示す
ブロック図である。FIG. 4 is a block diagram showing a configuration of a parallel-serial conversion circuit in a demultiplexing unit of the Gigabit Ethernet multiplexer.
【図５】上記ギガビットイーサネット多重装置の多重分
離部におけるシリアル−パラレル変換回路の構成を示す
ブロック図である。FIG. 5 is a block diagram showing a configuration of a serial-parallel conversion circuit in a demultiplexing unit of the Gigabit Ethernet multiplexer.
【図６】本発明の他の実施の形態に係るギガビットイー
サネット多重装置の多重分離部の構成を示すブロック図
である。FIG. 6 is a block diagram showing a configuration of a demultiplexing unit of a Gigabit Ethernet multiplexer according to another embodiment of the present invention.
【図７】上記他の実施の形態に係るギガビットイーサネ
ット多重装置の多重分離部におけるシリアル−パラレル
変換回路の構成を示すブロック図である。FIG. 7 is a block diagram showing a configuration of a serial-parallel conversion circuit in a demultiplexing unit of the Gigabit Ethernet multiplexer according to the other embodiment.
【図８】ギガビットイーサネット（１０００ＢＡＳＥ−
Ｘ）の物理層の―般的な回路概略図である。FIG. 8: Gigabit Ethernet (1000BASE-
FIG. 3 is a general circuit schematic diagram of a physical layer of (X).
【図９】従来のギガビットイーサネット多重装置のパラ
レル−シリアル変換回路の構成を示すブロック図であ
る。FIG. 9 is a block diagram showing a configuration of a parallel-serial conversion circuit of a conventional Gigabit Ethernet multiplexer.
【図１０】従来のギガビットイーサネット多重装置のシ
リアル−パラレル変換回路の構成を示すブロック図であ
る。FIG. 10 is a block diagram showing a configuration of a serial-parallel conversion circuit of a conventional Gigabit Ethernet multiplexer.
【図１１】従来のシリパラ変換方式をそのまま応用した
ギガビットイーサネット多重装置の多重分離部の構成を
示すブロック図である。FIG. 11 is a block diagram showing a configuration of a demultiplexing unit of a Gigabit Ethernet multiplexer to which the conventional serial-parallel conversion method is applied as it is.
【図１２】コンマ符号の一覧表を示す図である。FIG. 12 is a diagram showing a list of comma codes.
１００ コンマ変換回路１０１，６０１，８０１ パラレル−シリアル変換回路１０２，６０２，８０２ シリアル−パラレル変換回路１０３ コンマ逆変換回路２００ コンマ検知回路２０１ １０ビット幅セレクタ３００ 特殊符号検知回路３０１ １０ビット幅セレクタ４００ ８０ビットフリップフロップ４０１，９０１ ＰＬＬ回路４０２ パラレル入力付シフトレジスタ４０３，９０３ パラレル入力イネーブル信号生成回路５００，１０００ クロックデータリカバリ回路５０１ パラレル出力付シフトレジスタ５０２，１００２ クロック分周回路５０３，１００３ コンマ検知回路５０４ ８０ビットフリップフロップ６００ Ｋ２８．５−Ｋ２８．２変換回路６０３ Ｋ２８．２−Ｋ２８．５変換回路７００ Ｋ２８．２符号検出回路８００ ＳｅｒＤｅｓ８０３ 光トランシーバ８０４ Ｅ／Ｏ変換回路８０５ Ｏ／Ｅ変換回路８０６ 光ファイバ９００，１００４ １０ビットフリップフロップ９０２ パラレル入力付シフトレジスタ100 comma conversion circuit101, 601, 801 Parallel-serial conversion circuit102, 602, 802 serial-parallel conversion circuit103 Comma inverse conversion circuit200 comma detection circuit201 10-bit width selector300 Special code detection circuit301 10-bit width selector400 80-bit flip-flop401,901 PLL circuit402 Shift register with parallel input403,903 Parallel input enable signal generation circuit500,1000 clock data recovery circuit501 shift register with parallel output502,1002 Clock divider circuit503, 1003 Comma detection circuit504 80-bit flip-flop600 K28.5-K28.2 conversion circuit603 K28.2-K28.5 conversion circuit700 K28.2 code detection circuit800 SerDes803 Optical transceiver804 E / O conversion circuit805 O / E conversion circuit806 optical fiber900,1004 10-bit flip-flop902 Shift register with parallel input
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001217819AJP2003032259A (en) | 2001-07-18 | 2001-07-18 | Gigabit Ethernet multiplexer |
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