【０００１】[0001]
【発明の属する技術分野】本発明は、絶縁表面に作製さ
れた非晶質半導体膜を結晶化して結晶質半導体膜を作製
する方法、およびこの結晶質半導体膜を用いて作製され
た半導体装置の作製方法に関する。なお、本明細書にお
いて半導体装置とは、トランジスタ、特に電界効果型ト
ランジスタ、代表的にはＭＯＳ（Metal Oxide Semicond
uctor）トランジスタや薄膜トランジスタ（Thin film t
ransistor:ＴＦＴ）といった装置を指すこととする。ま
た、本発明を用いて作製された半導体装置を画素部とそ
の周辺に設けられる駆動回路に用い、同一基板上に設け
た表示装置（代表的には、アクティブマトリクス型液晶
表示装置）およびこの表示装置を表示部に用いた電気器
具に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for producing a crystalline semiconductor film by crystallizing an amorphous semiconductor film produced on an insulating surface, and a method for producing a semiconductor device produced using this crystalline semiconductor film. It relates to a manufacturing method. Note that in this specification, a semiconductor device is a transistor, particularly a field-effect transistor, typically a MOS (Metal Oxide Semiconductor).
uctor) transistors and thin film transistors
ransistor (TFT). A display device (typically, an active matrix liquid crystal display device) provided over the same substrate using a semiconductor device manufactured according to the present invention for a pixel portion and a driver circuit provided therearound and the display device The present invention relates to an electric appliance using a device as a display unit.
【０００２】[0002]
【従来技術】近年、電界効果移動度の問題から基板（例
えば、ガラス基板、石英基板、ＳＵＳ基板等）上に設け
られた絶縁表面上に形成された非晶質半導体膜（以下、
アモルファスシリコン膜という）を結晶化させて、多結
晶状態になった多結晶半導体膜（以下、ポリシリコン膜
または結晶質シリコン膜という）を用いた薄膜トランジ
スタ（以下、ＴＦＴという）の開発が盛んになってきて
いる。2. Description of the Related Art In recent years, an amorphous semiconductor film (hereinafter, referred to as a glass substrate, a quartz substrate, a SUS substrate, etc.) formed on an insulating surface provided on a substrate (for example, a glass substrate, a quartz substrate, a SUS substrate, etc.) due to the problem of field effect mobility.
The development of thin film transistors (hereinafter, referred to as TFTs) using a polycrystalline semiconductor film (hereinafter, referred to as a polysilicon film or a crystalline silicon film) which has been made into a polycrystalline state by crystallizing an amorphous silicon film has become active. Is coming.
【０００３】この結晶質シリコン膜を得るプロセスとし
ては、加熱処理による結晶化、レーザーによる結晶化、
結晶化を促進する触媒元素をアモルファスシリコン膜に
添加した後加熱処理する結晶化等が挙げられる。なお、
結晶化を促進する触媒元素をアモルファスシリコン膜に
添加して加熱処理する結晶化技術に関して、本出願人よ
り特開平７−１３０６５２号公報によって開示されてい
る。The processes for obtaining this crystalline silicon film include crystallization by heat treatment, crystallization by laser,
Examples include crystallization in which a catalytic element for promoting crystallization is added to the amorphous silicon film and then heat treatment is performed. In addition,
Japanese Patent Application Laid-Open No. Hei 7-130652 discloses a crystallization technique in which a catalytic element for promoting crystallization is added to an amorphous silicon film and heat-treated.
【０００４】この技術は、触媒元素の作用によりアモル
ファスシリコン膜の結晶化の温度を５０〜１００℃も引
き下げることが可能であり、結晶化に要する時間も１／
５〜１／１０にまで低減することができるため、耐熱性
の低いガラス基板やプラスチック基板上に大面積の結晶
質シリコン膜を形成することが可能となった。また、こ
の技術により得られた結晶質シリコン膜は優れた結晶性
を有することが確認されている。According to this technique, the temperature of crystallization of an amorphous silicon film can be reduced by as much as 50 to 100 ° C. by the action of a catalytic element, and the time required for crystallization is reduced to 1/100.
Since it can be reduced to 5/10, it has become possible to form a large-area crystalline silicon film on a glass substrate or a plastic substrate having low heat resistance. Further, it has been confirmed that the crystalline silicon film obtained by this technique has excellent crystallinity.
【０００５】[0005]
【発明が解決しようとする課題】特開平７−１３０６５
２号公報において開示された結晶化技術は、結晶化を促
進する触媒元素としてニッケル（Ｎｉ）、コバルト（Ｃ
ｏ）といった金属元素が用いられている。これらの触媒
元素は、半導体膜（シリコン膜）中に深いエネルギー準
位を形成してキャリアを捕獲し、再結合してしまうた
め、得られる結晶質シリコン膜を用いてＴＦＴを形成す
ると、ＴＦＴの電気特性や信頼性に悪影響を及ぼすこと
が予想される。Problems to be Solved by the Invention
The crystallization technology disclosed in Japanese Patent Publication No. 2 (1995) No. 2 discloses nickel (Ni), cobalt (C) as a catalyst element for promoting crystallization.
o) is used. These catalytic elements form a deep energy level in a semiconductor film (silicon film) to capture carriers and recombine. Therefore, when a TFT is formed using the obtained crystalline silicon film, It is expected that the electrical characteristics and reliability will be adversely affected.
【０００６】また、シリコン膜中に残存した触媒元素が
不規則に、特に結晶粒界に集中して偏析することが確認
されており、この偏析が微弱な電流の逃げ道（リークパ
ス）となり、オフ電流（ＴＦＴがオフ状態にある時の電
流）の突発的な増加の原因になっていると考えられてい
る。Further, it has been confirmed that the catalyst element remaining in the silicon film segregates irregularly, particularly concentrated at the crystal grain boundaries, and this segregation becomes an escape path (leak path) for a weak current, and the off-state current is reduced. It is considered that this causes a sudden increase in (current when the TFT is in an off state).
【０００７】そこで、結晶化の工程が終了したら、速や
かに触媒元素を半導体膜から除去する、または、電気的
な影響を及ぼさない程度の濃度にまで低減させる必要が
ある。この手段として、リン（Ｐ）などの１５族元素を
高濃度にドーピングして、触媒元素をゲッタリングする
方法があげられる。Therefore, when the crystallization step is completed, it is necessary to remove the catalytic element from the semiconductor film promptly or to reduce the concentration to a level that does not affect the electrical effect. As this means, there is a method of doping a Group 15 element such as phosphorus (P) at a high concentration to getter the catalytic element.
【０００８】例えば、リン（Ｐ）などの１５族元素を高
濃度にドーピングしたゲッタリング領域を形成し、触媒
元素を捕獲させてゲッタリング工程終了後に、このゲッ
タリング領域を除去する方法や、不純物元素（リン）が
添加されたソース領域またはドレイン領域を活性化する
工程と同一の工程で、半導体層中の触媒元素をソース領
域またはドレイン領域にゲッタリングする方法などであ
る。For example, a gettering region doped with a Group 15 element such as phosphorus (P) at a high concentration is formed, a catalyst element is captured, and after the gettering step is completed, a method of removing the gettering region, an impurity In the same step as the step of activating the source region or the drain region to which the element (phosphorus) is added, a method of gettering the catalyst element in the semiconductor layer to the source region or the drain region is used.
【０００９】しかし、近年、より高精細な表示が望まれ
ており、これを可能にするために画素数を増加させて対
応している。画素数が増えることで一つの画素の大きさ
が小さくなり、同時にゲッタリング作用を有する周期表
の１５族に属する元素が添加される領域（ゲッタリング
領域）が狭くなってしまい、ゲッタリングの効率が悪く
なるという問題が生じる。ゲッタリングの効率が下がれ
ば、作業工程時間が延びる、半導体膜中に触媒元素が残
留し偏析することで、上述したような問題が生じるな
ど、様々な問題に発展する。[0009] However, in recent years, higher definition display has been desired, and in order to make this possible, the number of pixels has been increased. As the number of pixels increases, the size of one pixel decreases, and at the same time, the region to which an element belonging to Group 15 of the periodic table having a gettering action is added (gettering region) becomes narrower, resulting in gettering efficiency. A problem arises. If the efficiency of the gettering is reduced, various problems are developed, such as an increase in the working process time, and the above-described problem caused by the segregation of the catalytic element remaining in the semiconductor film.
【００１０】[0010]
【課題を解決するための手段】本発明者は、触媒元素が
添加されたシリコン膜に、選択的にゲッタリングの作用
を有するリン（Ｐ）を添加して、ゲッタリング領域を形
成したとき、雰囲気の酸素濃度が高いと、ゲッタリング
領域に添加されたリンと酸素が結合して、リンのゲッタ
リング効率が低下すると考えた。Means for Solving the Problems The present inventor has found that when phosphorus (P) having a gettering action is selectively added to a silicon film to which a catalytic element has been added to form a gettering region, It has been considered that when the oxygen concentration in the atmosphere is high, phosphorus and oxygen added to the gettering region are combined, and the gettering efficiency of phosphorus is reduced.
【００１１】そこで、本発明では、結晶化を促進する触
媒元素を半導体膜から周期表の１５族に属する不純物元
素が添加された領域にゲッタリングさせる工程を、酸素
濃度が５ppm以下の雰囲気で行うことを特徴としてい
る。Therefore, in the present invention, a step of gettering a catalytic element for promoting crystallization from a semiconductor film to a region to which an impurity element belonging to Group 15 of the periodic table is added is performed in an atmosphere having an oxygen concentration of 5 ppm or less. It is characterized by:
【００１２】また、本発明は、結晶化を促進する触媒元
素を半導体膜から周期表の１５族に属する不純物元素が
添加された領域にゲッタリングさせる工程を、真空ポン
プにより排気を行って１３３Pa以下にし、酸素濃度が２
ppm以下の雰囲気で行うことを特徴としている。Further, according to the present invention, a step of gettering a catalytic element for promoting crystallization from a semiconductor film to a region to which an impurity element belonging to Group 15 of the periodic table is added is performed by evacuation by a vacuum pump to 133 Pa or less. And the oxygen concentration is 2
It is characterized in that it is performed in an atmosphere of ppm or less.
【００１３】また、加熱処理温度が４５０〜９５０℃
で、好ましくは、７００〜９００℃で、窒素（Ｎ2）、
不活性気体、水素（Ｈ2）など、酸素を含まない気体で
あって、熱によって分解され半導体膜と反応したり、成
分が堆積されたりしない気体の雰囲気で行うことを特徴
としている。The heat treatment temperature is 450 to 950 ° C.
Preferably, at 700 to 900 ° C., nitrogen (N2 )
It is characterized by being carried out in an atmosphere of a gas containing no oxygen, such as an inert gas or hydrogen (H2 ), which does not decompose by heat, react with the semiconductor film, or deposit components.
【００１４】さらに、ゲッタリング領域に周期表の１５
族に属する不純物元素に加えて周期表の１３族に属する
不純物元素が含まれていることを特徴としている。Further, in the gettering area, 15
It is characterized in that an impurity element belonging to Group 13 of the periodic table is contained in addition to an impurity element belonging to Group III.
【００１５】[0015]
【発明の実施の形態】（実施形態１）本実施形態では、
ＴＦＴの半導体層（能動層）となる半導体膜の結晶化す
る工程について図９、１０を用いて説明する。(Embodiment 1) In this embodiment,
A step of crystallizing a semiconductor film to be a semiconductor layer (active layer) of a TFT will be described with reference to FIGS.
【００１６】まず、基板（本実施形態では、石英基板）
１０上に２００nm厚の窒化酸素シリコン膜でなる下地膜
１１と２００nm厚の非晶質半導体膜（本実施形態ではア
モルファスシリコン膜）１２を形成する。この工程は、
下地膜およびアモルファスシリコン膜は大気解放しない
で連続的に形成してもかまわない。First, a substrate (a quartz substrate in this embodiment)
A base film 11 made of a 200 nm-thick silicon nitride oxide film and a 200 nm-thick amorphous semiconductor film (amorphous silicon film in the present embodiment) 12 are formed on 10. This step is
The base film and the amorphous silicon film may be formed continuously without opening to the atmosphere.
【００１７】次に、酸化シリコン膜でなるマスク絶縁膜
１３を２００nm厚で形成し、開口部１４を形成する。Next, a mask insulating film 13 made of a silicon oxide film is formed to a thickness of 200 nm, and an opening 14 is formed.
【００１８】次に重量換算で１０ppmの触媒元素（本実
施形態ではニッケル）を含む水溶液（酢酸ニッケル水溶
液）をスピンコート法で塗布して、触媒元素含有層１５
をアモルファスシリコン膜１２上に形成する。触媒元素
含有層１５は、開口部１４が形成された領域において、
選択的にアモルファスシリコン膜１２に接触する。ここ
で使用可能な触媒元素としては、ニッケル以外にパラジ
ウム（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）、コバルト
（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）とい
った元素がある。Next, an aqueous solution (nickel acetate aqueous solution) containing 10 ppm by weight of a catalytic element (nickel in the present embodiment) is applied by a spin coat method to form a catalytic element-containing layer 15.
Is formed on the amorphous silicon film 12. The catalyst element-containing layer 15 is formed in a region where the opening 14 is formed.
It selectively contacts the amorphous silicon film 12. Examples of the catalyst element usable here include elements such as palladium (Pd), tin (Sn), lead (Pb), cobalt (Co), platinum (Pt), copper (Cu), and gold (Au) in addition to nickel. is there.
【００１９】また、本実施形態ではスピンコート法でニ
ッケルを添加する方法を示したが、蒸着法やスパッタ法
といった方法で触媒元素を添加してもよい。In this embodiment, the method of adding nickel by the spin coating method has been described. However, the catalytic element may be added by a method such as an evaporation method or a sputtering method.
【００２０】次に、結晶化の工程に先立ち、４００〜５
００℃で１時間程度の加熱処理を行い、水素を膜中から
脱離させたのち、５００〜６５０℃で４〜１２時間の加
熱処理を行ってアモルファスシリコンの結晶化を行い、
結晶質シリコン膜１６を得た。なお、このあと、レーザ
−を照射して形成された結晶質シリコン膜の結晶性を高
めてもよい。Next, prior to the crystallization step, 400 to 5
After performing a heat treatment at 00 ° C. for about 1 hour and desorbing hydrogen from the film, performing a heat treatment at 500 to 650 ° C. for 4 to 12 hours to crystallize amorphous silicon,
A crystalline silicon film 16 was obtained. After that, the crystallinity of the crystalline silicon film formed by laser irradiation may be increased.
【００２１】次いで、結晶化の工程で用いたニッケルを
結晶質シリコン膜１６から除去するゲッタリング工程を
行う。先程の工程で使用したマスク絶縁膜１３をそのま
まマスクとして、この開口部１５から露出した結晶質シ
リコン膜１６に対して、周期表の１５族に属する元素
（本実施形態ではリン）を添加する工程を行う。この工
程により、１×１０19〜１×１０22atoms/cm3の濃度で
リンを含むゲッタリング領域１７が形成される。Next, a gettering step of removing nickel used in the crystallization step from the crystalline silicon film 16 is performed. A step of adding an element belonging to Group 15 of the periodic table (phosphorus in this embodiment) to the crystalline silicon film 16 exposed from the opening 15 using the mask insulating film 13 used in the previous step as a mask as it is. I do. By this step, a gettering region 17 containing phosphorus at a concentration of 1 × 1019 to 1 × 1022 atoms / cm3 is formed.
【００２２】次いで、ロータリーポンプ、メカニカルブ
ースターポンプで真空引きを行い、高い純度（窒素中に
含まれるＣＨ4、ＣＯ、ＣＯ2、Ｈ2、Ｈ2Ｏ及びＯ2の濃
度が１ppb以下である）の窒素を５l／minで流して本実
施形態では圧力１３．３〜２６．７Paを保ち、酸素濃度
が５ppm以下（本実施形態では２ppm以下）の窒素雰囲気
を作る。この窒素雰囲気中で４５０℃〜９５０℃、４〜
２４時間の加熱処理工程を行う。なお、本実施形態にお
いては、窒素雰囲気としたが、酸素濃度が５ppm以下に
できれば雰囲気は、酸素を含まない気体、例えばヘリウ
ム（Ｈｅ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）といっ
た不活性気体でもよい。また、熱による分解で堆積した
り、半導体膜と反応しないような気体、例えば水素（Ｈ
2）でもよい。Then, vacuum is drawn with a rotary pump and a mechanical booster pump to obtain high purity (the concentration of CH4 , CO, CO2 , H2 , H2 O and O2 contained in nitrogen is 1 ppb or less). In this embodiment, a nitrogen atmosphere having a pressure of 13.3 to 26.7 Pa and an oxygen concentration of 5 ppm or less (2 ppm or less in this embodiment) is created by flowing nitrogen at 5 l / min. 450 ° C. to 950 ° C. in this nitrogen atmosphere,
A heat treatment step for 24 hours is performed. In this embodiment, the atmosphere is a nitrogen atmosphere. However, if the oxygen concentration can be reduced to 5 ppm or less, the atmosphere may be a gas containing no oxygen, for example, an inert gas such as helium (He), neon (Ne), or argon (Ar). Good. Further, a gas such as hydrogen (H) which does not deposit by thermal decomposition or react with the semiconductor film.
2 ) You can.
【００２３】この加熱処理工程により結晶質シリコン膜
１６中のニッケルが矢印の方向に移動し、リンのゲッタ
リング作用によって、ゲッタリング領域１７に捕獲され
る。即ち、結晶質シリコン膜１６中からニッケルが除去
され、結晶質シリコン膜１６に含まれるニッケルの濃度
は１×１０17 atoms/cm3以下、好ましくは１×１０16at
oms/cm3以下にまで低減することができる。In this heat treatment step, nickel in the crystalline silicon film 16 moves in the direction of the arrow, and is captured in the gettering region 17 by the gettering action of phosphorus. That is, nickel is removed from the crystalline silicon film 16 and the concentration of nickel contained in the crystalline silicon film 16 is 1 × 1017 atoms / cm3 or less, preferably 1 × 1016 at.
oms / cm3 or less.
【００２４】以上のようにして形成された結晶質シリコ
ン膜１６は、結晶化を促進する触媒元素を用い、さらに
結晶化のあとに、触媒元素をリンのゲッタリング作用に
より除去しており、結晶質シリコン膜１６中に残存する
触媒元素の濃度を低減しているため、良好な結晶質シリ
コン膜を得ることができる。The crystalline silicon film 16 formed as described above uses a catalytic element that promotes crystallization, and after the crystallization, the catalytic element is removed by the gettering action of phosphorus. Since the concentration of the catalytic element remaining in the crystalline silicon film 16 is reduced, a good crystalline silicon film can be obtained.
【００２５】次いで、結晶質シリコン膜１６を島状にパ
ターニングして島状半導体層１８を形成する。島状半導
体層１８を覆うようにプラズマＣＶＤ法または減圧熱Ｃ
ＶＤ法により酸化シリコン膜でゲート絶縁膜１９を形成
する。次に、ゲート絶縁膜１９上にポリシリコン膜（リ
ンが添加されたポリシリコン膜）およびＷＳｉ膜を形成
し、所望の形状にパターニングして、ゲート電極２０を
形成する。なお、ゲート絶縁膜を形成する前もしくはゲ
ート絶縁膜を形成したあとにＴＦＴのしきい値を制御す
るために微量の不純物元素（ボロンまたはリン）を島状
半導体層１８にドーピングしてもよい。Next, the crystalline silicon film 16 is patterned into an island shape to form an island-shaped semiconductor layer 18. Plasma CVD or reduced pressure heat C so as to cover the island-like semiconductor layer 18.
The gate insulating film 19 is formed of a silicon oxide film by the VD method. Next, a polysilicon film (a polysilicon film to which phosphorus is added) and a WSi film are formed on the gate insulating film 19, and are patterned into a desired shape to form a gate electrode 20. Note that a small amount of an impurity element (boron or phosphorus) may be doped into the island-shaped semiconductor layer 18 before the gate insulating film is formed or after the gate insulating film is formed, in order to control the threshold value of the TFT.
【００２６】次いで、ゲート電極２０をマスクにして一
導電型を付与する不純物元素を添加して、ソース領域２
２ａ、ドレイン領域２２ａおよび低濃度不純物領域（以
下、ＬＤＤ領域という）２２ｂをする。この後、層間絶
縁膜２３を形成し、半導体層に添加された不純物を活性
化するための加熱処理を行い、コンタクトホールを形成
して、各ＴＦＴを電気的に接続するための配線２４を形
成する。Next, using the gate electrode 20 as a mask, an impurity element imparting one conductivity type is added to the source region 2.
2a, a drain region 22a and a low-concentration impurity region (hereinafter referred to as an LDD region) 22b. Thereafter, an interlayer insulating film 23 is formed, a heat treatment for activating impurities added to the semiconductor layer is performed, a contact hole is formed, and a wiring 24 for electrically connecting each TFT is formed. I do.
【００２７】また、ボトムゲート型ＴＦＴの作製工程に
本発明を適応することも可能である。図１９、２０を用
いてボトムゲート型ＴＦＴの作製工程について簡単に説
明する。Further, the present invention can be applied to a manufacturing process of a bottom gate type TFT. A manufacturing process of the bottom gate TFT will be briefly described with reference to FIGS.
【００２８】基板５０上に、酸化シリコン膜、窒化シリ
コン膜、酸化窒化シリコン膜等の絶縁膜を形成し（図示
せず）、ゲート電極を形成するために導電膜を形成し、
所望の形状にパターニングしてゲート電極５１を得る。
導電膜には、Ｔａ、Ｔｉ、Ｗ、Ｍｏ、ＣｒまたはＡｌか
ら選ばれた元素またはいずれかの元素を主成分とする導
電膜を用いればよい。An insulating film such as a silicon oxide film, a silicon nitride film and a silicon oxynitride film is formed on a substrate 50 (not shown), and a conductive film is formed to form a gate electrode.
The gate electrode 51 is obtained by patterning into a desired shape.
As the conductive film, a conductive film mainly containing an element selected from Ta, Ti, W, Mo, Cr, or Al or any element may be used.
【００２９】次いで、ゲート絶縁膜５２を形成する。ゲ
ート絶縁膜は、酸化シリコン膜、窒化シリコン膜または
酸化窒化シリコン膜の単層、もしくはいずれかの膜の積
層構造にしてもよい。Next, a gate insulating film 52 is formed. The gate insulating film may have a single-layer structure of a silicon oxide film, a silicon nitride film, or a silicon oxynitride film, or a stacked structure of any of the films.
【００３０】次いで、非晶質半導体膜としてアモルファ
スシリコン膜５３を熱ＣＶＤ法、プラズマＣＶＤ法、減
圧ＣＶＤ法、蒸着法またはスパッタリング法により１０
〜１１５０nm厚に形成する。なお、ゲート絶縁膜５２と
アモルファスシリコン膜５３とは、同じ成膜法で形成す
ることが可能であるため、両者を連続形成してもよい。
連続形成することで、一旦大気に曝すことがなくなり、
表面の汚染を防ぐことができ、作製するＴＦＴの特性バ
ラツキやしきい値電圧の変動を低減することができる。Next, an amorphous silicon film 53 is formed as an amorphous semiconductor film by thermal CVD, plasma CVD, low pressure CVD, vapor deposition or sputtering.
It is formed to a thickness of about 1150 nm. Note that since the gate insulating film 52 and the amorphous silicon film 53 can be formed by the same film formation method, both may be formed continuously.
By forming continuously, it is no longer exposed to the atmosphere,
Surface contamination can be prevented, and variations in the characteristics of the TFT to be manufactured and fluctuations in the threshold voltage can be reduced.
【００３１】次いで、アモルファスシリコン膜５３に結
晶化を促進する触媒元素を塗布して、触媒元素含有層５
４を形成する。この後、加熱処理を行い、結晶質シリコ
ン膜を形成する。Next, a catalytic element for promoting crystallization is applied to the amorphous silicon film 53 to form a catalytic element-containing layer 5.
4 is formed. Thereafter, heat treatment is performed to form a crystalline silicon film.
【００３２】結晶化工程が終わったら、後の不純物添加
工程において結晶質シリコン膜（チャネル形成領域）を
保護する絶縁膜５５を１００〜４００nm厚で形成する。
この絶縁膜は、不純物元素を添加する時に結晶質シリコ
ン膜が直接プラズマに曝されないようにするためと、さ
らに、微妙な濃度制御を可能にするために形成される。After the crystallization step is completed, an insulating film 55 for protecting the crystalline silicon film (channel formation region) is formed to a thickness of 100 to 400 nm in a subsequent impurity doping step.
This insulating film is formed to prevent the crystalline silicon film from being directly exposed to plasma when adding the impurity element, and to enable fine control of the concentration.
【００３３】次いで、レジストからなるマスクを用い
て、後のｎチャネル型ＴＦＴの活性層となる結晶質シリ
コン膜にｎ型を付与する不純物元素、後のｐチャネル型
ＴＦＴの活性層となる結晶質シリコン膜にｐ型不純物元
素を添加して、ソース領域、ドレイン領域、ＬＤＤ領域
を形成する。Next, an impurity element imparting n-type to a crystalline silicon film to be an active layer of an n-channel TFT later and a crystalline material to be an active layer of a p-channel TFT later are formed by using a resist mask. A p-type impurity element is added to the silicon film to form a source region, a drain region, and an LDD region.
【００３４】次いで、結晶質シリコン膜に添加された不
純物元素を活性化する工程を行う。活性化と同時に、結
晶化工程でシリコン膜に塗布した触媒元素の捕獲（ゲッ
タリング）も行う。加熱処理条件として、酸素濃度が５
ppmの雰囲気で、４５０〜９５０℃で処理を行えばよ
い。Next, a step of activating the impurity element added to the crystalline silicon film is performed. At the same time as the activation, capture (gettering) of the catalytic element applied to the silicon film in the crystallization step is also performed. As the heat treatment condition, the oxygen concentration is 5
The treatment may be performed at 450 to 950 ° C. in an atmosphere of ppm.
【００３５】次いで、結晶質シリコン膜上の絶縁膜を除
去し、結晶質シリコン膜を所望の形状にパターニングし
た後、層間絶縁膜５６を形成する。層間絶縁膜は、酸化
シリコン膜、窒化シリコン膜、酸化窒化シリコン膜等の
絶縁膜から５００〜１５００nm厚で形成する。Next, after removing the insulating film on the crystalline silicon film and patterning the crystalline silicon film into a desired shape, an interlayer insulating film 56 is formed. The interlayer insulating film is formed to a thickness of 500 to 1500 nm from an insulating film such as a silicon oxide film, a silicon nitride film, a silicon oxynitride film, or the like.
【００３６】その後、それぞれのＴＦＴのソース領域ま
たはドレイン領域に達するコンタクトホールを形成し
て、各ＴＦＴを電気的に接続するための配線５７を形成
する。Thereafter, a contact hole reaching the source region or the drain region of each TFT is formed, and a wiring 57 for electrically connecting each TFT is formed.
【００３７】以上のように本発明を適応してＴＦＴを作
製することができる。As described above, a TFT can be manufactured by applying the present invention.
【００３８】（実施形態２）実施形態１の条件（炉内の
圧力が１３．３〜２６．６Pa、酸素濃度が２ppm以下に
保たれた雰囲気下）で加熱処理（ゲッタリング）を行っ
た試料について、ゲッタリング後の様子を観察してゲッ
タリングの効率について調べた結果を示す。なお、比較
のために雰囲気に通常の条件（酸素濃度を低減させてい
ない）で加熱処理（ゲッタリング）を行った試料につい
ても、同様に観察を行った。(Embodiment 2) Samples subjected to heat treatment (gettering) under the conditions of Embodiment 1 (under an atmosphere in which the pressure in the furnace is 13.3 to 26.6 Pa and the oxygen concentration is kept at 2 ppm or less). The results obtained by observing the state after gettering and examining the gettering efficiency are shown below. For comparison, a sample obtained by subjecting the atmosphere to heat treatment (gettering) under normal conditions (without reducing the oxygen concentration) was also observed.
【００３９】金属元素（本実施形態ではニッケル）を結
晶化を促進する触媒元素として用いる結晶化方法の場
合、結晶化のための加熱処理をすると、結晶化工程後
は、半導体膜から捕獲したい触媒元素（Ｎｉ）が半導体
元素（Ｓｉ）と結合してＮｉＳｉxが生成され、偏析し
てしまう。そこで、本実施形態では、このＮｉＳｉxを
選択的に除去することで発生する孔の数でゲッタリング
の効率を評価した。A metal element (nickel in this embodiment) is
Field of crystallization method used as catalyst element to promote crystallization
If the heat treatment for crystallization, after the crystallization step
Means that the catalytic element (Ni) to be captured from the semiconductor film is a semiconductor
NiSi combined with element (Si)xIs generated and segregated
Would. Therefore, in the present embodiment, this NiSixTo
Gettering by the number of holes generated by selective removal
Was evaluated for efficiency.
【００４０】ＮｉＳｉxは、酸化シリコン膜をＬＡＬ５
００液にて除去し、ＨＦとＨ2Ｏ2をモル比で０．５：
０．５に混合した薬液（以下、ＦＰＭ液という）に４０
分間、ＬＡＬ５００液に室温にて２０分間試料を浸漬す
ることで除去され、孔が発生する。この孔の発生する割
合が高いほど高濃度にニッケル（Ｎｉ）が残留している
といえる。[0040] The NiSix is, a silicon oxide film LAL5
HF and H2 O2 in a molar ratio of 0.5:
0.5 for the chemical solution mixed to 0.5 (hereinafter referred to as FPM solution)
The sample is removed by immersing the sample in the LAL500 solution for 20 minutes at room temperature for 20 minutes to form a hole. It can be said that nickel (Ni) remains at a higher concentration as the proportion of the holes generated increases.
【００４１】ＮｉＳｉxが除去された後の孔は、試料を
光学顕微鏡の透過モードで黒点として観察することがで
きる。この黒点のことをエッチピットという。なお、ゲ
ッタリングが十分になされている場合には、ＮｉＳｉx
は形成されないため、エッチピットは観察されない。以
下で、実際にエッチピットを観察した様子を示す。The holes after the NiSix has been removed, can be observed as black spots the sample in a transmission mode optical microscopy. These black spots are called etch pits. When gettering is sufficiently performed, NiSix
No etch pits are observed because no pits are formed. Hereinafter, a state in which the etch pit is actually observed is shown.
【００４２】図１８（Ａ）は、本発明の開示する加熱処
理条件（雰囲気：酸素濃度２ppm以下の窒素雰囲気、処
理温度：６００℃、処理時間：１２時間）でゲッタリン
グを行ったもの、図１８（Ｂ）は通常の加熱処理条件
（雰囲気：窒素雰囲気、処理温度：６００℃、処理時
間：１２時間）でゲッタリングを行ったものの観察結果
である。また、３種類の加熱処理条件でゲッタリングを
行って、それぞれの条件での１画素あたりのエッチピッ
トの個数を表１と図２１に示した。本実施形態では、１
２０００画素中のエッチピットを数えており、表中の１
画素あたりのエッチピット数とは、総エッチピット数を
画素数で割って算出している。FIG. 18A shows gettering performed under the heat treatment conditions disclosed in the present invention (atmosphere: nitrogen atmosphere having an oxygen concentration of 2 ppm or less, treatment temperature: 600 ° C., treatment time: 12 hours). 18 (B) is an observation result of gettering performed under normal heat treatment conditions (atmosphere: nitrogen atmosphere, treatment temperature: 600 ° C., treatment time: 12 hours). Also, gettering was performed under three types of heat treatment conditions, and the number of etch pits per pixel under each condition is shown in Table 1 and FIG. In this embodiment, 1
Etch pits in 2000 pixels are counted.
The number of etch pits per pixel is calculated by dividing the total number of etch pits by the number of pixels.
【００４３】[0043]
【表１】[Table 1]
【００４４】通常の加熱処理条件において観察されるエ
ッチピットの個数と本明細書において開示する加熱処理
条件において観察されるエッチピットの個数とを比較す
ると、明らかに本発明が開示する低酸素濃度の条件での
結果の方がエッチピットの個数が少なくなっている。こ
のことから、低酸素濃度雰囲気でゲッタリングのための
加熱処理を行うと、触媒元素の偏析を効果的に減らすこ
とができ、触媒元素がゲッタリングされて少なくなって
いると考えられる。When the number of etch pits observed under normal heat treatment conditions is compared with the number of etch pits observed under the heat treatment conditions disclosed in this specification, it is clear that the low oxygen concentration The number of etch pits is smaller in the result under the condition. From this, it is considered that when heat treatment for gettering is performed in a low oxygen concentration atmosphere, the segregation of the catalytic element can be effectively reduced, and the catalytic element is gettered and reduced.
【００４５】したがって、本発明をＴＦＴの作製工程に
適応することで、Ｉoffが低下し、動作不良の少ない信
頼性の高いＴＦＴを作製することができ、またこのＴＦ
Ｔを用いたアクティブマトリクス基板を適応すれば、高
品質な半導体装置を提供することができる。Therefore, by applying the present invention to the TFT manufacturing process, a highly reliable TFT with reduced Ioff and less malfunction can be manufactured.
When an active matrix substrate using T is applied, a high-quality semiconductor device can be provided.
【００４６】[0046]
【実施例】（実施例１）本実施例では、実施形態で示し
た結晶化の方法を用いてアクティブマトリクス基板を形
成する工程について説明する。なお、本明細書におい
て、アクティブマトリクス基板とは、ｎチャネル型ＴＦ
Ｔおよびｐチャネル型ＴＦＴを有する駆動回路と、画素
ＴＦＴおよび保持容量を有する画素部が同一基板上に設
けられている基板のことをいう。EXAMPLE (Example 1) In this example, a process of forming an active matrix substrate by using the crystallization method described in the embodiment will be described. In this specification, an active matrix substrate is an n-channel TF
A substrate in which a driver circuit having T and p-channel TFTs and a pixel portion having a pixel TFT and a storage capacitor are provided over the same substrate.
【００４７】基板１００は、石英基板、ガラス基板、セ
ラミック基板などを用いることができる。また、シリコ
ン基板、金属基板またはステンレス基板の表面に絶縁膜
を形成した基板を用いてもよい。なお、ガラス基板を用
いる場合には、ガラス歪み点よりも１０〜２０℃低い温
度であらかじめ加熱処理しておいてもよい。As the substrate 100, a quartz substrate, a glass substrate, a ceramic substrate, or the like can be used. Alternatively, a substrate in which an insulating film is formed over a surface of a silicon substrate, a metal substrate, or a stainless steel substrate may be used. When a glass substrate is used, heat treatment may be performed in advance at a temperature lower by 10 to 20 ° C. than the glass distortion point.
【００４８】基板１００上にポリシリコン膜、ＷＳｉ膜
を成膜し、これらの膜に対してパターニングを施し、下
部遮光膜１０１を形成する。下部遮光膜１０１として
は、ポリシリコン膜やＷＳｉX（Ｘ＝２．０〜２．８）
膜、Ａｌ、Ｔａ、Ｗ、Ｃｒ、Ｍｏ等の導電性材料からな
る膜及びその積層構造を用いることができる。本実施例
では、ＷＳｉX（膜厚：１００ｎｍ）膜１０１ｂおよび
ポリシリコン膜（膜厚：５０ｎｍ）１０１ａの積層構造
で高い遮光性を持つ下部遮光膜１０１を所定の間隔で形
成した。なお、下部遮光膜１０１はゲート線としての機
能を有しているため、以下、下部遮光膜にあたる部分は
ゲート線と称する。A polysilicon film and a WSi film are formed on a substrate 100, and these films are patterned to form a lower light-shielding film 101. The lower light-shielding film 101, the polysilicon film and WSiX (X = 2.0~2.8)
A film, a film made of a conductive material such as Al, Ta, W, Cr, and Mo, and a laminated structure thereof can be used. In this embodiment, WSiX (film thickness: 100 nm) film 101b and the polysilicon film (thickness: 50 nm) and the lower shielding film 101 having a high light-shielding property in a stacked structure of 101a formed at predetermined intervals. Since the lower light-shielding film 101 has a function as a gate line, a portion corresponding to the lower light-shielding film is hereinafter referred to as a gate line.
【００４９】ゲート線１０１を覆うように第１の絶縁膜
１０２を形成する。第１の絶縁膜１０２は１００ｎｍ程
度の膜厚を有する。この第１の絶縁膜１０２は、プラズ
マＣＶＤ法、またはスパッタ法等で形成されるシリコン
を含む絶縁膜を用いる。また、第１の絶縁膜１０２は、
酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン
膜、またはこれらを組み合わせた積層膜で形成すれば良
い。A first insulating film 102 is formed so as to cover the gate line 101. The first insulating film 102 has a thickness of about 100 nm. As the first insulating film 102, an insulating film containing silicon formed by a plasma CVD method, a sputtering method, or the like is used. In addition, the first insulating film 102
It may be formed using a silicon oxide film, a silicon oxynitride film, a silicon nitride film, or a stacked film in which these are combined.
【００５０】次いで、第１の絶縁膜１０２上に、減圧Ｃ
ＶＤ法により非晶質半導体膜を形成する。非晶質半導体
膜の材料に特に限定はないが、好ましくはシリコンまた
はシリコンゲルマニウム（ＳｉxＧｅ1-x：０＜x＜１、
代表的には、x＝０．００１〜０．０５）合金などで形
成するとよい。なお、本実施例では非晶質半導体膜とし
て、６５nm厚のアモルファスシリコン膜１０３を形成し
た。Next, a reduced pressure C is formed on the first insulating film 102.
An amorphous semiconductor film is formed by a VD method. There is no particular limitation on the material of the amorphous semiconductor film, preferably silicon or silicon germanium(Si x Ge 1-x: 0 <x <1,
Typically, x = 0.001 to 0.05). In this example, an amorphous silicon film 103 having a thickness of 65 nm was formed as an amorphous semiconductor film.
【００５１】次いで、アモルファスシリコン膜１０３を
結晶化して結晶質シリコン膜１０４を形成する。結晶化
の方法としては、実施形態１で示した結晶成長を促進す
る触媒元素を用いる方法を適応する。Next, the amorphous silicon film 103 is crystallized to form a crystalline silicon film 104. As the crystallization method, the method using a catalytic element that promotes crystal growth described in Embodiment Mode 1 is applied.
【００５２】なお、結晶化工程の後、結晶質シリコン膜
にレーザー照射を行って、結晶質シリコン膜の結晶性を
改善してもよい。After the crystallization step, the crystalline silicon film may be irradiated with a laser to improve the crystallinity of the crystalline silicon film.
【００５３】以上のように結晶化を行った結晶質シリコ
ン膜１０４上に、ＬＰＣＶＤ法によって、酸化シリコン
膜からなる５０nm厚のマスク絶縁膜１０５を形成し、そ
の後、図２で示すような結晶質シリコン膜１０４が露出
されるような開口部（窓）１０６を作るためのパターニ
ングを行う。A 50 nm-thick mask insulating film 105 made of a silicon oxide film is formed on the crystalline silicon film 104 crystallized as described above by the LPCVD method. Patterning for forming an opening (window) 106 for exposing the silicon film 104 is performed.
【００５４】次いで、結晶化工程で用いた触媒元素を結
晶質シリコン膜１０４からゲッタリングを行うために、
開口部１０６から周期表の１５族に属する不純物元素
（本実施例ではリン）を１×１０19〜１×１０22atoms/
cm3の濃度で結晶質シリコン膜１０４に添加してゲッタ
リング領域（図示せず）を形成する。また、ゲッタリン
グ領域には、周期表の１５族に属する不純物元素だけで
なく、周期表の１３族に属する不純物元素（代表的に
は、ボロン）が２×１０19〜２×１０22atoms/cm3の濃
度で含まれていてもよい。Next, in order to getter the catalytic element used in the crystallization step from the crystalline silicon film 104,
From the opening 106, an impurity element belonging to Group 15 of the periodic table (phosphorus in this embodiment) is changed from 1 × 1019 to 1 × 1022 atoms /
A gettering region (not shown) is formed by adding a concentration of cm3 to the crystalline silicon film 104. In addition, the gettering region contains not only impurity elements belonging to Group 15 of the periodic table but also impurity elements belonging to Group 13 of the periodic table (typically, boron) at 2 × 1019 to 2 × 1022 atoms /. It may be included at a concentration of cm3 .
【００５５】次に、ロータリーポンプ（ポンプの排気
量：４０m3/hr.）およびメカニカルブースターポンプ
（ポンプの排気量：２５０m3/hr.）で真空引きを行い１
３．３×Paとした後、窒素を流して炉内の酸素濃度を下
げ、処理温度７００℃で１２時間の加熱処理を行う。こ
の加熱処理により、結晶質シリコン膜１０４中のニッケ
ルがゲッタリング領域へ移動し、リンのゲッタリング作
用によってゲッタリング領域に捕獲される。すなわち、
結晶質シリコン膜１０４中からニッケルが除去され、結
晶質シリコン膜１０４に含まれるニッケル濃度を１×１
０17atoms/cm3以下、好ましくは、１×１０16atoms/cm3
以下にまで低減することができる。Next, vacuum was drawn by a rotary pump (pump displacement: 40 m3 / hr.) And a mechanical booster pump (pump displacement: 250 m3 / hr.).
After the pressure is adjusted to 3.3 × Pa, nitrogen is flowed to lower the oxygen concentration in the furnace, and heat treatment is performed at a treatment temperature of 700 ° C. for 12 hours. By this heat treatment, nickel in the crystalline silicon film 104 moves to the gettering region and is captured in the gettering region by the gettering action of phosphorus. That is,
Nickel is removed from the crystalline silicon film 104, and the concentration of nickel contained in the crystalline silicon film 104 is 1 × 1
017 atoms / cm3 or less, preferably 1 × 1016 atoms / cm3
It can be reduced to the following.
【００５６】次いで、結晶質シリコン膜１０４の結晶性
を向上させることを目的として、酸化処理を行う。減圧
ＣＶＤ装置で２０nm厚の酸化シリコン膜１０７を成膜
し、９５０℃で熱酸化処理を行って、酸化シリコン膜１
０７／酸化シリコン膜が酸化された部分＝２０：６０
（nm）の比率で熱酸化膜１０８が形成された。Next, an oxidation process is performed for the purpose of improving the crystallinity of the crystalline silicon film 104. A silicon oxide film 107 having a thickness of 20 nm is formed by a low pressure CVD apparatus, and a thermal oxidation process is performed at 950 ° C.
07 / oxidized portion of silicon oxide film = 20: 60
(Nm) thermal oxide film 108 was formed.
【００５７】熱酸化膜１０８をエッチングした後、熱酸
化処理によって３５nm厚になった結晶質シリコン膜１０
４をパターニングし、所望の形状の島状半導体層１０９
ａ〜ｄを形成する。After the thermal oxide film 108 is etched, the crystalline silicon film 10 having a thickness of 35 nm is formed by the thermal oxidation process.
4 is patterned to form an island-shaped semiconductor layer 109 having a desired shape.
a to d are formed.
【００５８】次いで、島状半導体層１０９ａ〜ｄを覆っ
て、第２の絶縁膜（ゲート絶縁膜）１１０ａとして３０
nm厚の酸化シリコン膜を形成する。次いで、後に保持容
量２０４となる領域の島状半導体層１０９ｄを保持容量
の下部電極とするために、島状半導体層１０９ｄの真上
の領域のゲート絶縁膜を選択的にエッチングするための
レジストからなるマスク１１１を形成し、ゲート絶縁膜
を除去してリンを添加する。Next, a second insulating film (gate insulating film) 110a covering the island-like semiconductor layers 109a-109d is formed.
A silicon oxide film having a thickness of nm is formed. Next, in order to use the island-shaped semiconductor layer 109d in a region to be the storage capacitor 204 later as a lower electrode of the storage capacitor, a resist for selectively etching the gate insulating film in a region directly above the island-shaped semiconductor layer 109d is used. Is formed, the gate insulating film is removed, and phosphorus is added.
【００５９】この後、レジストからなるマスク１１１を
除去して、２層目のゲート絶縁膜１１０ｂとして５０nm
厚の酸化シリコン膜を形成する。After that, the mask 111 made of resist is removed, and a 50-nm thick gate insulating film 110b is formed.
A thick silicon oxide film is formed.
【００６０】半導体層１０９ａ〜ｄを形成した後、ＴＦ
Ｔのしきい値を制御するために微量な不純物元素（ボロ
ンまたはリン）のドーピングを行ってもよい。この不純
物添加工程は、半導体膜の結晶化工程の前、半導体膜の
結晶化工程の後、または、ゲート絶縁膜１１０を形成す
る工程の後のいずれかに行えばよい。After forming the semiconductor layers 109a to 109d, TF
In order to control the threshold value of T, a small amount of impurity element (boron or phosphorus) may be doped. This impurity addition step may be performed before the semiconductor film crystallization step, after the semiconductor film crystallization step, or after the step of forming the gate insulating film 110.
【００６１】ついで、島状半導体層１０９ａ〜ｄを活性
層としたＴＦＴを形成するため、半導体層に選択的にｎ
型またはｐ型を付与する不純物元素（以下、ｎ型不純物
元素またはｐ型不純物元素という）を添加して、低抵抗
のソース領域およびドレイン領域、さらに、ＬＤＤ領域
を形成する。このＬＤＤ領域はソース領域及びドレイン
領域と同様に不純物元素が添加されている。Next, in order to form a TFT using the island-shaped semiconductor layers 109a to 109d as active layers, n
An impurity element imparting a type or a p-type (hereinafter referred to as an n-type impurity element or a p-type impurity element) is added to form low-resistance source and drain regions and an LDD region. This LDD region is doped with an impurity element as in the case of the source region and the drain region.
【００６２】こうして島状半導体層１０９ａ〜ｄにソー
ス領域とドレイン領域とに挟まれたチャネル形成領域が
形成される。In this way, a channel forming region sandwiched between the source region and the drain region is formed in the island-shaped semiconductor layers 109a to 109d.
【００６３】この後、第１の絶縁膜１０２およびゲート
絶縁膜１１０に選択的なエッチングを行って、ゲート線
１０１に到達するコンタクトホールを形成する。次い
で、ゲート絶縁膜１１０上に導電膜を形成し、パターニ
ングして各画素のチャネル形成領域上にゲート電極１１
２ａ〜ｃ、容量配線（保持容量の上部電極）１１２ｄを
形成する。容量配線１１２ｄが形成される領域のゲート
絶縁膜１１０は、２層目のゲート絶縁膜のみであるため
他の領域より薄くしてあり、保持容量の増大が図られて
いる。また、ゲート電極１１２ｃは、ゲート線１０１と
コンタクトホールを通じて電気的に接続している。After that, the first insulating film 102 and the gate insulating film 110 are selectively etched to form a contact hole reaching the gate line 101. Next, a conductive film is formed on the gate insulating film 110 and patterned to form a gate electrode 11 on the channel formation region of each pixel.
2a to c, a capacitor wiring (upper electrode of the storage capacitor) 112d is formed. Since the gate insulating film 110 in the region where the capacitor wiring 112d is formed is only the second-layer gate insulating film, the gate insulating film 110 is thinner than other regions, and the storage capacitance is increased. The gate electrode 112c is electrically connected to the gate line 101 through a contact hole.
【００６４】ゲート電極および容量配線を形成するため
の導電膜は、導電型を付与する不純物元素が添加された
ポリシリコン膜やＷＳｉx膜（x＝２．０〜２．８）、Ａ
ｌ、Ｔａ、Ｗ、Ｃｒ、Ｍｏ等の導電性材料およびその積
層構造により３００nm程度の膜厚で形成しているが、上
記の導電性材料の単層でもよい。[0064] conductive film for forming the gate electrode and the capacitor wiring, the impurity element imparting a conductivity type is added polysilicon film and WSix film (x = 2.0~2.8), A
Although the conductive material such as 1, Ta, W, Cr, and Mo and a laminated structure thereof are formed to have a thickness of about 300 nm, a single layer of the above conductive material may be used.
【００６５】次いで、ゲート電極１１２ａ〜ｃおよび容
量配線１１２ｄを覆う第３の絶縁膜（第１の層間絶縁
膜）１１３を形成する。この第３の絶縁膜１１３は、酸
化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、
またはこれらの膜を組み合わせた積層膜で７０nm厚程度
に形成すればよい。Next, a third insulating film (first interlayer insulating film) 113 covering the gate electrodes 112a to 112c and the capacitor wiring 112d is formed. The third insulating film 113 includes a silicon oxide film, a silicon nitride film, a silicon oxynitride film,
Alternatively, a film formed by combining these films may be formed to a thickness of about 70 nm.
【００６６】次いで、第４の絶縁膜（第２の層間絶縁
膜）１１４を形成する。第４の絶縁膜は、有機絶縁物材
料膜、酸化シリコン膜、窒化シリコン膜または酸化窒化
シリコン膜のいずれかを材料として、８００nm厚で形成
する。Next, a fourth insulating film (second interlayer insulating film) 114 is formed. The fourth insulating film is formed with a thickness of 800 nm using any of an organic insulating material film, a silicon oxide film, a silicon nitride film, and a silicon oxynitride film as a material.
【００６７】次いで、ゲート絶縁膜１１０、第３の絶縁
膜１１３および第４の絶縁膜１１４に、島状半導体層１
０９に通じるコンタクトホールを形成する。そして第４
の絶縁膜１１４上にコンタクトホールを通じて島状半導
体層１０９に接する導電膜を形成し、所望の形状にパタ
ーニングすることでそれぞれのＴＦＴを電気的に接続す
るための接続配線およびソース線１１５ａ〜ｅを形成す
る。これらの配線を形成するための導電膜はＡｌ、Ｗ、
Ｔｉ、ＴｉＮを主成分とする膜、またはそれらの積層構
造（本実施例では、Ｔｉを含むＡｌ膜をＴｉで挟み込ん
だ３層構造としている）を有する導電膜を厚さ５００nm
となるように形成し、パターニングしている。なお、ソ
ース線１１５ｄは保持容量上部を通って、島状半導体層
１０９ｃと電気的に接続されている。Next, the island-shaped semiconductor layer 1 is formed on the gate insulating film 110, the third insulating film 113, and the fourth insulating film 114.
09 is formed. And the fourth
A conductive film that is in contact with the island-shaped semiconductor layer 109 through a contact hole is formed on the insulating film 114, and is patterned into a desired shape to form connection wiring and source lines 115a to 115e for electrically connecting respective TFTs. Form. The conductive films for forming these wirings are Al, W,
A conductive film having a thickness of 500 nm is formed of a film containing Ti or TiN as a main component or a laminated structure thereof (in this embodiment, a three-layer structure in which an Al film containing Ti is sandwiched between Ti).
And patterned. Note that the source line 115d passes through the upper part of the storage capacitor and is electrically connected to the island-shaped semiconductor layer 109c.
【００６８】図８は、ここまで形成された状態の上面図
を示したものであり、図中のＡ−Ａ'線に沿った概略断
面図が図７（Ｂ）のＡ−Ａ'線部分に相当し、Ｂ−Ｂ'線
に沿った概略断面図が図７（Ｂ）のＢ−Ｂ'線部分に相
当する。FIG. 8 is a top view of the state formed up to this point, and a schematic cross-sectional view taken along the line AA ′ in FIG. 8 is a portion taken along the line AA ′ in FIG. , And a schematic cross-sectional view along the line BB ′ corresponds to a portion taken along the line BB ′ in FIG.
【００６９】次いで、接続配線を覆う第５の絶縁膜１１
６をアクリル等の有機絶縁膜から１０００nm厚に形成す
る。第５の絶縁膜１１６上にＡｌ、Ｔｉ、Ｗ、Ｃｒ、ま
たは黒色樹脂等の高い遮光性を持つ膜を所望の形状にパ
ターニングして遮光膜１１５を形成する。この遮光膜１
１７は画素の開口部以外を遮光するように網目状に配置
する。さらに、この遮光膜１１７を覆うように第５の絶
縁膜１１６と同じ材料からなる第６の絶縁膜１１８を形
成し、接続配線１１５ｅに通じるコンタクトホールを第
５の絶縁膜１１６および第６の絶縁膜１１８に形成す
る。Next, the fifth insulating film 11 covering the connection wiring
6 is formed from an organic insulating film of acrylic or the like to a thickness of 1000 nm. On the fifth insulating film 116, a light-shielding film 115 is formed by patterning a film having a high light-shielding property such as Al, Ti, W, Cr, or a black resin into a desired shape. This light shielding film 1
Reference numeral 17 is arranged in a mesh shape so as to shield light except for the openings of the pixels. Further, a sixth insulating film 118 made of the same material as the fifth insulating film 116 is formed so as to cover the light shielding film 117, and a contact hole leading to the connection wiring 115e is formed in the fifth insulating film 116 and the sixth insulating film. Formed on the film 118.
【００７０】次いで、ＩＴＯ等の透明導電膜を１００nm
厚形成し、所望の形状にパターニングすることで画素電
極１１９を形成する。Next, a transparent conductive film such as ITO
The pixel electrode 119 is formed by forming a thickness and patterning it into a desired shape.
【００７１】こうして形成されたアクティブマトリクス
基板に液晶層を配向させる配向膜を形成し、公知のセル
組み技術を用いて対向電極および配向膜が形成された対
向基板とアクティブマトリクス基板とを貼り合わせた
後、液晶を注入して封止することでアクティブマトリク
ス型液晶表示装置を完成させた。An orientation film for orienting the liquid crystal layer was formed on the active matrix substrate thus formed, and the active substrate and the opposing substrate on which the opposing electrode and the orientation film were formed were bonded using a known cell assembly technique. Thereafter, liquid crystal was injected and sealed to complete an active matrix type liquid crystal display device.
【００７２】（実施例２）本実施例では、実施例１で作
製されたアクティブマトリクス型液晶表示装置の構成を
説明する。(Embodiment 2) In this embodiment, the configuration of the active matrix liquid crystal display device manufactured in Embodiment 1 will be described.
【００７３】図１７において、アクティブマトリクス基
板は基板１００上に形成された画素部と駆動回路２０５
とその他の信号処理回路とで構成される。画素部には画
素ＴＦＴ２０３と保持容量２０４とが設けられ、画素部
の周辺に設けられる駆動回路はＣＭＯＳ回路を基本とし
て構成されている。In FIG. 17, an active matrix substrate includes a pixel portion formed on a substrate 100 and a driving circuit 205.
And other signal processing circuits. The pixel portion is provided with a pixel TFT 203 and a storage capacitor 204, and a driving circuit provided around the pixel portion is basically configured by a CMOS circuit.
【００７４】容量配線１１２ｄは、図８の上面図で示す
ようにソース線１１５ｄと平行な方向に設けられ、保持
容量２０４の上部電極として機能している。As shown in the top view of FIG. 8, the capacitor wiring 112d is provided in a direction parallel to the source line 115d, and functions as an upper electrode of the storage capacitor 204.
【００７５】駆動回路２０５からは、それぞれゲート線
１０１、ソース線１１５ｄが画素部に延在し、画素ＴＦ
Ｔ２０３に接続している。また、フレキシブルプリント
配線板（Flexible Printed Circuit :FPC）５０１が外
部入力端子５０２に接続していて画像信号などを入力す
るのに用いる。ＦＰＣ５０１は補強樹脂によって強固に
接着されており、接続配線で、それぞれの駆動回路に接
続している。また、対向基板５００には図示していない
が、遮光膜や透明電極が設けられている。From the drive circuit 205, a gate line 101 and a source line 115d extend to the pixel portion, respectively, and a pixel TF
Connected to T203. A flexible printed circuit (FPC) 501 is connected to the external input terminal 502 and is used to input image signals and the like. The FPC 501 is firmly bonded by a reinforcing resin, and is connected to each drive circuit by connection wiring. Although not shown, the opposing substrate 500 is provided with a light shielding film and a transparent electrode.
【００７６】（実施例３）実施例１のアクティブマトリ
クス基板の作製工程において、結晶化の工程を以下で説
明する方法で行ってもよい。(Embodiment 3) In the manufacturing process of the active matrix substrate of Embodiment 1, the crystallization step may be performed by the method described below.
【００７７】まず、図１１で示すように、基板（本実施
例では、石英基板）３００上の窒化酸化シリコン膜でな
る下地膜３０１と、下地膜３０１上にアモルファスシリ
コン膜３０２を形成する。この工程は、下地膜３０１と
アモルファスシリコン膜３０２を大気解放しないで連続
的に形成しても構わない。First, as shown in FIG. 11, a base film 301 made of a silicon nitride oxide film on a substrate (quartz substrate in this embodiment) 300 and an amorphous silicon film 302 on the base film 301 are formed. In this step, the base film 301 and the amorphous silicon film 302 may be formed continuously without exposing to the atmosphere.
【００７８】次に、重量換算で１００ppmの触媒元素
（本実施例ではニッケル）を含む水溶液（酢酸ニッケル
水溶液）をスピンコート法で塗布して、触媒元素含有層
３０３をアモルファスシリコン膜３０２の全面に形成す
る。ここで使用可能な触媒元素はニッケル（Ｎｉ）以外
にも鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓｎ）、
鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃ
ｕ）、金（Ａｕ）といった金属元素がある。Next, an aqueous solution (aqueous nickel acetate solution) containing 100 ppm by weight of a catalytic element (nickel in this embodiment) is applied by spin coating to form a catalytic element containing layer 303 over the entire surface of the amorphous silicon film 302. Form. Catalyst elements that can be used here are iron (Fe), palladium (Pd), tin (Sn), in addition to nickel (Ni).
Lead (Pb), cobalt (Co), platinum (Pt), copper (C
u) and gold (Au).
【００７９】また、本実施例ではスピンコート法でニッ
ケルを添加する方法を用いたが、蒸気法やスパッタ法な
どにより触媒元素でなる薄膜（本実施例の場合はニッケ
ル膜）をアモルファスシリコン膜３０２上に形成する手
段をとってもよい。In this embodiment, a method of adding nickel by spin coating is used. However, a thin film made of a catalytic element (a nickel film in the case of this embodiment) is formed by an amorphous silicon film 302 by a vapor method or a sputtering method. Means formed above may be used.
【００８０】次に、結晶化の工程に先立って４００〜５
００℃で１時間程度の加熱処理工程を行い、水素を膜中
から離脱させた後、５００〜６５０℃で６〜１６時間の
加熱処理を行う。本実施例では、６００℃で１２時間の
加熱処理を行う。その結果、結晶質シリコン膜３０４が
形成される。Next, prior to the crystallization step, 400 to 5
After performing a heat treatment process at 00 ° C. for about 1 hour to release hydrogen from the film, a heat treatment is performed at 500 to 650 ° C. for 6 to 16 hours. In this embodiment, heat treatment is performed at 600 ° C. for 12 hours. As a result, a crystalline silicon film 304 is formed.
【００８１】次いで、結晶化の工程で用いたニッケルを
結晶質シリコン膜から除去するゲッタリング工程を行
う。本実施例では、酸化シリコン膜からなるマスク絶縁
膜３０５およびレジストからなるマスク（図示せず）を
用いて開口部３０６を形成し、周期表の１５族に属する
元素（本実施例ではリン）を添加する工程を行う。開口
部３０６から露出した結晶質シリコン膜に対して、１×
１０19〜１×１０20atoms/cm3の濃度でリンを含むゲッ
タリング領域３０７を形成する。Next, a gettering step of removing nickel used in the crystallization step from the crystalline silicon film is performed. In this embodiment, the opening 306 is formed using a mask insulating film 305 made of a silicon oxide film and a mask (not shown) made of a resist, and an element belonging to Group 15 of the periodic table (phosphorus in this embodiment) is formed. The step of adding is performed. The crystalline silicon film exposed from the opening 306 is 1 ×
A gettering region 307 containing phosphorus at a concentration of 1019 to 1 × 1020 atoms / cm3 is formed.
【００８２】次に、レジストからなるマスクを除去した
後、真空ポンプ（ロータリーポンプおよびメカニカルブ
ースターポンプ）により排気を行って酸素濃度を２ppm
以下に低減し、圧力を１３．３〜２６．６Paに保った窒
素雰囲気中で６００〜８００℃で４〜２４時間の加熱処
理工程を行う。この加熱処理工程により、結晶質シリコ
ン膜３０４中のニッケルが矢印の方向に移動し、リンの
ゲッタリング作用によってゲッタリング領域３０７に捕
獲される。すなわち、結晶質シリコン膜３０４中からニ
ッケルが除去されるため、結晶質シリコン膜３０４に含
まれるニッケル濃度は、１×１０17atoms/cm3以下、好
ましくは１×１０16atoms/cm3以下にまで低減すること
ができる。ここで、ゲッタリング領域に、リンに加えて
周期表の１３族に属する不純物元素、代表的にはボロン
が添加されているとゲッタリングの効果を高めるのに好
ましい。Next, after removing the resist mask, the gas was evacuated by a vacuum pump (rotary pump and mechanical booster pump) to reduce the oxygen concentration to 2 ppm.
The heat treatment step is performed at 600 to 800 ° C. for 4 to 24 hours in a nitrogen atmosphere maintained at a pressure of 13.3 to 26.6 Pa. By this heat treatment step, nickel in the crystalline silicon film 304 moves in the direction of the arrow, and is captured in the gettering region 307 by the gettering action of phosphorus. That is, since nickel is removed from the crystalline silicon film 304, the concentration of nickel contained in the crystalline silicon film 304 is 1 × 1017 atoms / cm3 or less, preferably 1 × 1016 atoms / cm3 or less. Can be reduced. Here, it is preferable to add an impurity element belonging to Group 13 of the periodic table, typically boron, to the gettering region in addition to phosphorus to enhance the gettering effect.
【００８３】以上のようにして形成された結晶質シリコ
ン膜３０４が結晶化を促進する触媒元素（本実施例では
ニッケル）を選択的に除去して結晶化することによっ
て、非常に結晶性のよい結晶質シリコン膜を得ることが
できる。具体的には、棒状または柱状の結晶が特定の方
向性をもって並んだ結晶構造を有している。また、結晶
化のあとは触媒元素をリンのゲッタリング作用により除
去しており、結晶質シリコン膜３０４中に残存する触媒
元素の濃度は１×１０17atoms/cm3以下、好ましくは１
×１０16atoms/cm3以下である。The crystalline silicon film 304 formed as described above is selectively crystallized by removing a catalyst element (nickel in the present embodiment) which promotes crystallization, thereby achieving extremely high crystallinity. A crystalline silicon film can be obtained. Specifically, it has a crystal structure in which rod-shaped or columnar crystals are arranged in a specific direction. After the crystallization, the catalytic element is removed by the gettering action of phosphorus, and the concentration of the catalytic element remaining in the crystalline silicon film 304 is 1 × 1017 atoms / cm3 or less, preferably 1 × 1017 atoms / cm3 or less.
× 1016 atoms / cm3 or less.
【００８４】本実施例で開示する結晶化工程および触媒
元素のゲッタリング工程を実施例１に適応して、アクテ
ィブマトリクス基板を得ることができる。また、本実施
例を適応して作製されたアクティブマトリクス基板を用
いて、実施例２に示すアクティブマトリクス型液晶表示
装置を作製することができる。An active matrix substrate can be obtained by applying the crystallization step and the catalyst element gettering step disclosed in this embodiment to the first embodiment. Further, the active matrix liquid crystal display device described in Embodiment 2 can be manufactured using the active matrix substrate manufactured according to this embodiment.
【００８５】（実施例４）周期表の１５族に属する不純
物元素による結晶化を促進する触媒元素をゲッタリング
する工程について、実施例１とは異なる実施例について
図１２、１３を用いて説明する。(Example 4) A step of gettering a catalytic element for promoting crystallization by an impurity element belonging to Group 15 of the periodic table will be described with reference to FIGS. .
【００８６】基板４００上に酸化シリコン膜、窒化シリ
コン膜、または酸化窒化シリコン膜からなる下地膜４０
１を形成し、その上に非晶質半導体膜としてアモルファ
スシリコン膜４０２を形成する。非晶質半導体膜とし
て、アモルファスシリコン膜以外にも、シリコンを含む
非晶質半導体膜のＳｉxＧｅ1-x（０＜x＜１）を用いて
もよい。An under film 40 made of a silicon oxide film, a silicon nitride film, or a silicon oxynitride film is formed on a substrate 400.
1 and an amorphous silicon film 402 is formed thereon as an amorphous semiconductor film. As the amorphous semiconductor film, other than the amorphous silicon film, an amorphous semiconductor film containing silicon, Six Ge1-x (0 <x <1), may be used.
【００８７】次いで、アモルファスシリコン膜４０２を
結晶化して、結晶質シリコン膜４０３を得る。結晶化の
方法は、実施形態１、実施例１または実施例３で示した
方法のうちいずれかを適応すればよい。本実施例は、実
施例３で示した結晶化方法を用いる。Next, the amorphous silicon film 402 is crystallized to obtain a crystalline silicon film 403. As a crystallization method, any one of the methods described in Embodiment Mode 1, Example 1, or Example 3 may be applied. In this embodiment, the crystallization method described in Embodiment 3 is used.
【００８８】次いで、結晶質シリコン膜４０４を所望の
島状にパターニングして島状半導体層４０５を得る。ま
た、この島状半導体層上にゲート絶縁膜４０６を形成す
る。ゲート絶縁膜４０６は、プラズマＣＶＤ法またはス
パッタ法を用いて１０〜１５０nmの厚さでシリコンを含
む絶縁膜で形成する。本実施例においては、酸化窒化シ
リコン膜で１２０nm厚のゲート絶縁膜４０６を形成し
た。Next, the crystalline silicon film 404 is patterned into a desired island shape to obtain an island-shaped semiconductor layer 405. Further, a gate insulating film 406 is formed over the island-shaped semiconductor layer. The gate insulating film 406 is formed using a plasma CVD method or a sputtering method to have a thickness of 10 to 150 nm and containing silicon. In this embodiment, a 120-nm-thick gate insulating film 406 is formed using a silicon oxynitride film.
【００８９】ゲート絶縁膜が形成されたら、ＴＦＴのし
きい値を制御するために微量な不純物元素（ボロンまた
はリン）のドーピングを行ってもよい。この不純物添加
工程は、半導体膜の結晶化工程の前または半導体膜の結
晶化工程の後に行ってもよい。After the gate insulating film is formed, a small amount of impurity element (boron or phosphorus) may be doped in order to control the threshold value of the TFT. This impurity addition step may be performed before the semiconductor film crystallization step or after the semiconductor film crystallization step.
【００９０】次いで、島状半導体層４０５にイオンドー
ピング法もしくはイオン注入法によってｎ型不純物元素
（代表的にはリン）、およびｐ型不純物元素（代表的に
はボロン）を選択的に添加して、ＴＦＴのソース領域、
ドレイン領域、ＬＤＤ領域を形成する。なお、これらの
ソース領域、ドレイン領域、ＬＤＤ領域の形成にあたっ
て、必要に応じてレジストからなるマスクを用いればよ
い。または、ゲート電極を形成する工程において、自己
整合的にソース領域、ドレイン領域、ＬＤＤ領域を形成
してもよい。Next, an n-type impurity element (typically, phosphorus) and a p-type impurity element (typically, boron) are selectively added to the island-shaped semiconductor layer 405 by an ion doping method or an ion implantation method. , TFT source region,
A drain region and an LDD region are formed. In forming the source region, the drain region, and the LDD region, a mask made of a resist may be used as necessary. Alternatively, in a step of forming a gate electrode, a source region, a drain region, and an LDD region may be formed in a self-aligned manner.
【００９１】次いで、ゲート電極を形成するために、導
電膜を形成し、所望の形状にパターニングし、ゲート電
極４０７を形成した。その後、ゲート電極４０７を覆う
第１層間絶縁膜４０８を形成した。第１層間絶縁膜４０
８としては、酸化シリコン膜、窒化シリコン膜または酸
化窒化シリコン膜を５０〜５００nmの厚さで形成する。Next, in order to form a gate electrode, a conductive film was formed and patterned into a desired shape to form a gate electrode 407. After that, a first interlayer insulating film 408 covering the gate electrode 407 was formed. First interlayer insulating film 40
In step 8, a silicon oxide film, a silicon nitride film, or a silicon oxynitride film is formed with a thickness of 50 to 500 nm.
【００９２】次いで、島状半導体層４０５に添加された
ｎ型不純物元素およびｐ型不純物元素を活性化する工程
を行う。なお、本実施例ではこの活性化工程と同時に結
晶化工程の際に半導体層に塗布した触媒元素を周期表の
１５族に属する不純物元素（本実施例ではｎ型不純物元
素であるリン）が添加された領域にゲッタリングさせる
工程も含んでいる。そこで、熱アニール法の条件とし
て、真空ポンプ（ロータリーポンプおよびメカニカルブ
ースターポンプ）により排気を行い、酸素濃度が５ppm
以下の減圧雰囲気（１３３Pa以下）において、４５０〜
９５０℃で処理を行った。なお、熱アニール法の他に
も、レーザーアニール法、またはラピッドサーマルアニ
ール（ＲＴＡ）法を適応することができる。Next, a step of activating the n-type impurity element and the p-type impurity element added to the island-shaped semiconductor layer 405 is performed. In this embodiment, an impurity element belonging to Group 15 of the periodic table (phosphorus which is an n-type impurity element in this embodiment) is added to the catalyst element applied to the semiconductor layer in the crystallization step simultaneously with the activation step. And a step of gettering the region. Therefore, as a condition of the thermal annealing method, exhaust was performed by a vacuum pump (a rotary pump and a mechanical booster pump), and the oxygen concentration was 5 ppm.
In the following reduced pressure atmosphere (133 Pa or less), 450 to
The treatment was performed at 950 ° C. In addition to the thermal annealing method, a laser annealing method or a rapid thermal annealing (RTA) method can be applied.
【００９３】この結果、半導体層に残存する触媒元素の
濃度は１×１０17atoms/cm3以下、好ましくは、１×１
０16atoms/cm3以下にすることができる。As a result, the concentration of the catalyst element remaining in the semiconductor layer is 1 × 1017 atoms / cm3 or less, preferably 1 × 1017 atoms / cm3.
It can be reduced to 016 atoms / cm3 or less.
【００９４】本実施例を適応すると、半導体層に添加さ
れた不純物元素の活性化と、結晶化を促進する触媒元素
のゲッタリングとを同一工程で行うことができるため、
スループットの向上が図れる。When this embodiment is applied, activation of an impurity element added to a semiconductor layer and gettering of a catalytic element for promoting crystallization can be performed in the same step.
Throughput can be improved.
【００９５】（実施例５）本実施例においては、本発明
を用いて反射型のアクティブマトリクス型液晶表示装置
を作製する方法の他の一例について、図22〜26を用いて
説明する。(Embodiment 5) In this embodiment, another example of a method for manufacturing a reflective active matrix liquid crystal display device using the present invention will be described with reference to FIGS.
【００９６】基板600上に酸化シリコン膜、窒化シリコ
ン膜または酸化窒化シリコン膜などの絶縁膜からなる下
地絶縁膜601を形成する。ここで、基板600としてはガラ
ス基板、石英基板、セラミックス基板などを用いること
ができる。また、シリコン基板、金属基板、またはステ
ンレス基板などの表面に絶縁膜を形成したものを用いて
もよい。本実施例では、１層目の下地絶縁膜601ａとし
て、窒化酸化シリコン膜を50nm、２層目の下地絶縁膜60
1ｂとして、酸化窒化シリコン膜を100nm積層した下地絶
縁膜601とした。A base insulating film 601 made of an insulating film such as a silicon oxide film, a silicon nitride film, or a silicon oxynitride film is formed over a substrate 600. Here, as the substrate 600, a glass substrate, a quartz substrate, a ceramic substrate, or the like can be used. Alternatively, a silicon substrate, a metal substrate, a stainless steel substrate, or the like with an insulating film formed on a surface thereof may be used. In this embodiment, a 50-nm-thick silicon nitride oxide film is used as the first-layer base insulating film 601a.
As 1b, a base insulating film 601 in which a silicon oxynitride film was stacked to a thickness of 100 nm was used.
【００９７】次いで、下地絶縁膜601上に非晶質半導体
膜602を形成する。非晶質半導体膜としては、特に材料
に限定はないのもののシリコン膜もしくはシリコンゲル
マニウム（SixGe1-x；0＜x＜1、代表的にはx=0.001〜0.
05）合金からなる膜などで形成するとよい。本実施例で
は、アモルファスシリコン膜を30〜60nmの膜厚で形成し
た。Next, an amorphous semiconductor film 602 is formed over the base insulating film 601. As the amorphous semiconductor film, although there is no particular limitation on the material, a silicon film or silicon germanium (Six Ge1-x ; 0 <x <1, typically x = 0.001 to 0.
05) It is good to form with the film etc. which consist of alloy. In this embodiment, the amorphous silicon film is formed with a thickness of 30 to 60 nm.
【００９８】なお、下地絶縁膜601ｂとアモルファスシ
リコン膜602とは成膜方法が同じであるため、大気解放
せずに連続的に成膜することが可能である。そうするこ
とにより汚染を防ぐことが可能となり、この半導体膜を
活性層とするＴＦＴの特性のバラツキを低減させること
ができる（図２２（Ｂ））。Note that since the base insulating film 601b and the amorphous silicon film 602 are formed in the same manner, they can be formed continuously without exposing to the atmosphere. By doing so, it becomes possible to prevent contamination, and it is possible to reduce variation in characteristics of a TFT using this semiconductor film as an active layer (FIG. 22B).
【００９９】次いで、アモルファスシリコン膜602を結
晶化する。結晶化のための処理として、アモルファスシ
リコン膜602表面全面に結晶化を促進する作用を有する
金属元素（以下、触媒元素とする）を塗布し、触媒元素
含有層603を形成する。典型的な触媒元素としては、ニ
ッケル（Ｎｉ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、ス
ズ（Ｓｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐ
ｔ）、銅（Ｃｕ）、金（Ａｕ）といった元素を用いれば
よい。本実施例では、重量換算でＮｉを10ppm含む水溶
液（酢酸ニッケル水溶液）をスピンコート法で塗布し
た。スピンコート法以外にも蒸気法もしくはスパッタ法
などにより触媒元素からなるごく薄い膜（触媒元素含有
層）を形成してもよい（図２２（Ｃ））。Next, the amorphous silicon film 602 is crystallized. As a treatment for crystallization, a metal element having a function of promoting crystallization (hereinafter, referred to as a catalyst element) is applied to the entire surface of the amorphous silicon film 602 to form a catalyst element-containing layer 603. Typical catalytic elements include nickel (Ni), iron (Fe), palladium (Pd), tin (Sn), lead (Pb), cobalt (Co), and platinum (P
t), copper (Cu), gold (Au) and the like may be used. In this embodiment, an aqueous solution containing 10 ppm of Ni in terms of weight (nickel acetate aqueous solution) was applied by spin coating. An extremely thin film (catalytic element-containing layer) made of a catalytic element may be formed by a vapor method or a sputtering method other than the spin coating method (FIG. 22C).
【０１００】次いで、アモルファスシリコン膜602中か
ら水素を離脱させるために、本実施例では５００℃で１
時間の加熱処理を行った。この時、含有水素量は5atomi
c％以下とすることが好ましい。続いて、結晶化のため
の加熱処理を行う。本実施例では５００℃で４時間の加
熱処理を行い、結晶質シリコン膜604を得た。Next, in order to release hydrogen from the amorphous silicon film 602, in this embodiment, 1 ° C. is applied at 500 ° C.
Heat treatment was performed for a time. At this time, the hydrogen content is 5atomi
It is preferably c% or less. Subsequently, heat treatment for crystallization is performed. In this embodiment, a heat treatment was performed at 500 ° C. for 4 hours to obtain a crystalline silicon film 604.
【０１０１】さらに加熱処理による結晶化工程の後、得
られた結晶質シリコン膜にレーザーを照射して結晶性を
高める工程を行ってもよい。ここで、パルス発振型のレ
ーザー、例えばＫｒＦエキシマレーザー（波長248n
m）、短波長（紫外線領域）のＸｅＣｌエキシマレーザ
ー、もしくは長波長のＹＡＧレーザーのいずれかのレー
ザーを照射すればよい。Further, after the crystallization step by heat treatment, a step of irradiating the obtained crystalline silicon film with a laser to enhance the crystallinity may be performed. Here, a pulse oscillation type laser, for example, a KrF excimer laser (wavelength: 248 nm)
m), either a short wavelength (ultraviolet region) XeCl excimer laser or a long wavelength YAG laser may be applied.
【０１０２】次いで結晶質シリコン膜604上に酸化シリ
コン膜からなるマスク絶縁膜605を膜厚130nmで形成す
る。その後、このマスク絶縁膜605を介して結晶質シリ
コン膜604に不純物元素を添加する。ここで結晶質シリ
コン膜604に添加する不純物元素は、ｐ型不純物元素、
代表的には周期表の１３族に属する元素、典型的にはボ
ロンまたはガリウムを用いる。この工程は、ＴＦＴのし
きい値電圧を制御するための工程であって、本明細書中
ではチャネルドープ工程という。この工程により、１×
１０15〜１×１０18atoms/cm3（代表的には、５×１０
16〜５×１０17atoms/cm3）の濃度のボロンが結晶質シ
リコン膜604中に添加された。Next, a mask insulating film 605 made of a silicon oxide film is formed on the crystalline silicon film 604 with a thickness of 130 nm. After that, an impurity element is added to the crystalline silicon film 604 through the mask insulating film 605. Here, the impurity element added to the crystalline silicon film 604 is a p-type impurity element,
Typically, an element belonging to Group 13 of the periodic table, typically, boron or gallium, is used. This step is a step for controlling the threshold voltage of the TFT, and is referred to as a channel doping step in this specification. By this step, 1 ×
1015 to 1 × 1018 atoms / cm3 (typically 5 × 10
Boron at a concentration of16 to 5 × 1017 atoms / cm3 ) was added to the crystalline silicon film 604.
【０１０３】マスク絶縁膜605を除去した後、結晶質シ
リコン膜604を所望の形状にパターニングして半導体層6
06〜609を形成する。この半導体層は、後のＴＦＴの活
性層となる。After removing the mask insulating film 605, the crystalline silicon film 604 is patterned into a desired shape to form a semiconductor layer 6.
Form 06-609. This semiconductor layer will be an active layer of a later TFT.
【０１０４】次いで、シリコンを含む絶縁膜からゲート
絶縁膜610を形成する。本実施例では、115nmのゲート絶
縁膜610を形成した。Next, a gate insulating film 610 is formed from an insulating film containing silicon. In this embodiment, a gate insulating film 610 of 115 nm was formed.
【０１０５】次いで、ゲート電極を形成するための導電
膜を成膜する。本実施例では、膜厚20〜100nmの導電膜
（Ａ）611および膜厚100〜400nmの導電膜（Ｂ）612を積
層で形成した。導電膜（Ａ）および導電膜（Ｂ）は、Ｔ
ａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｓｉ（リンなどの不純物元
素をドーピングした多結晶シリコン膜）またはＣｕから
選ばれた元素を主成分とする導電膜から形成する。本実
施例では、導電膜（Ａ）611としてＴａＮ、導電膜
（Ｂ）612としてＷを用いた（図２３（Ａ））。Next, a conductive film for forming a gate electrode is formed. In this embodiment, a conductive film (A) 611 having a thickness of 20 to 100 nm and a conductive film (B) 612 having a thickness of 100 to 400 nm are formed by lamination. The conductive film (A) and the conductive film (B)
a, W, Ti, Mo, Al, Si (a polycrystalline silicon film doped with an impurity element such as phosphorus) or a conductive film mainly containing an element selected from Cu. In this embodiment, TaN was used as the conductive film (A) 611, and W was used as the conductive film (B) 612 (FIG. 23A).
【０１０６】続いて、レジストからなるマスク613〜617
を形成し、ゲート電極および保持容量の電極となる容量
配線を形成するための第１のエッチング処理を行う。エ
ッチング方法は、ＩＣＰ（Inductively Coupled Plasm
a：誘導結合型プラズマ）エッチング法を用い、エッチ
ングガスにはＣＦ4、Ｃｌ2およびＯ2をそれぞれ流量25/
25/10（sccm）で用い、1.0Paの圧力でコイル型の電極に
500WのＲＦ（13.56MHz）電力を投入してプラズマを生成
してエッチングを行う。基板側（試料ステージ）にも15
0WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己
バイアス電圧を印加する。Subsequently, resist masks 613 to 617 are formed.
Is formed, and a first etching process is performed to form a capacitor wiring to be a gate electrode and a storage capacitor electrode. The etching method is ICP (Inductively Coupled Plasm
a: Inductively coupled plasma) An etching method is used, and CF4 , Cl2 and O2 are used as an etching gas at a flow rate of 25 /
Used at 25/10 (sccm), at a pressure of 1.0 Pa to form a coil-type electrode
An RF (13.56 MHz) power of 500 W is supplied to generate plasma to perform etching. 15 on substrate side (sample stage)
Apply 0 W RF (13.56 MHz) power and apply a substantially negative self-bias voltage.
【０１０７】この後、レジストからなるマスク613〜617
を除去せずに第2のエッチング条件に変え、エッチング
用ガスにＣＦ4およびＣｌ2を流量30/30（sccm）で用
い、1.0Paの圧力でコイル型の電極に500WのＲＦ（13.56
MHz）電力を投入してプラズマを生成してエッチングを
行う。基板側（試料ステージ）にも20WのＲＦ（13.56MH
z）電力を投入し、実質的に負の自己バイアス電圧を印
加する。第2のエッチング条件により、Ｗ膜およびＴａ
Ｎ膜が同程度にエッチングされて第1の形状のゲート電
極、容量配線およびソース線618〜622が形成されるThereafter, resist masks 613 to 617 are formed.
Was changed to the second etching condition without removing CF, and CF4 and Cl2 were used as etching gases at a flow rate of 30/30 (sccm), and 500 W of RF (13.56
MHz) Power is applied to generate plasma and perform etching. 20W RF (13.56MH) also on the substrate side (sample stage)
z) Turn on the power and apply a substantially negative self-bias voltage. Depending on the second etching condition, the W film and Ta
The N film is etched to the same extent to form a first shape gate electrode, capacitor wiring, and source lines 618 to 622.
【０１０８】続いて、レジストからなるマスク613〜617
を除去せずに第１の形状のゲート電極および容量配線を
マスクにしてｎ型不純物元素（典型的に、周期表の１５
族に属する元素）を添加する。本実施例では、リンを１
×１０20〜１×１０22atoms/cm3の濃度になるようにド
ーピングを行った。これにより、ｎ型不純物領域
（ｎ+）623〜626が形成される（図２３（Ｂ））。Subsequently, resist masks 613 to 617 are formed.
Without removing the n-type impurity element (typically, 15
Group element) is added. In this embodiment, phosphorus is 1
Doping was performed so as to have a concentration of × 1020 to 1 × 1022 atoms / cm3 . Thus, n-type impurity regions (n+ ) 623 to 626 are formed (FIG. 23B).
【０１０９】続いて、レジストからなるマスク６１３〜
６１７を除去せず、エッチング処理を行う。エッチング
ガスには、ＳＦ6、Ｃｌ2およびＯ2を流量24/12/24（scc
m）で用い、1.3Paの圧力でコイル型の電極に700WのＲＦ
（13.56MHz）電力を投入してプラズマを生成してエッチ
ングを行う。基板側（試料ステージ）にも10WのＲＦ（1
3.56MHz）電力を投入し、実質的に負の自己バイアス電
圧を印加する。第2のエッチング条件により、Ｗ膜およ
びＴａＮ膜が同程度にエッチングされて第2の形状のゲ
ート電極、容量配線およびソース線627〜631が形成され
るSubsequently, resist masks 613 to 613 are formed.
An etching process is performed without removing 617. As an etching gas, SF6 , Cl2 and O2 were used at flow rates of 24/12/24 (scc
m), with a pressure of 1.3 Pa and a coil-type electrode with 700 W RF
(13.56 MHz) Power is supplied to generate plasma to perform etching. The substrate side (sample stage) also has a 10 W RF (1
3.56MHz) Power is applied and a substantially negative self-bias voltage is applied. Under the second etching condition, the W film and the TaN film are etched to the same extent to form the gate electrode, the capacitor wiring, and the source lines 627 to 631 in the second shape.
【０１１０】次いで、第2の形状のゲート電極および容
量配線627〜630をマスクとして用い半導体層にｎ型不純
物元素を添加する。ここで、ｎ型不純物領域（ｎ+）よ
りチャネル形成領域側にｎ型不純物濃度が１×１０18〜
１×１０19atoms/cm3の濃度のｎ型不純物領域（ｎ-）63
2〜635が形成される（図２３（Ｃ））。Next, an n-type impurity element is added to the semiconductor layer using the second shape gate electrode and the capacitor wirings 627 to 630 as a mask. Here, the n-type impurity concentration is from 1 × 1018 to the channel formation region side of the n-type impurity region (n+ ).
N-type impurity region (n− ) 63 having a concentration of 1 × 1019 atoms / cm3
2 to 635 are formed (FIG. 23C).
【０１１１】次いで、レジストからなるマスク636で後
のｐチャネル型ＴＦＴの活性層となる半導体層を覆い、
第3のエッチング処理を行う。エッチング用ガスには、
Ｃｌ2を流量60（sccm）で用い、1.0Paの圧力でコイル型
の電極に350WのＲＦ（13.56MHz）電力を投入してプラズ
マを生成してエッチングを行う。基板側（試料ステー
ジ）にも20WのＲＦ（13.56MHz）電力を投入し、実質的
に負の自己バイアス電圧を印加する。第3のエッチング
条件により、Ｗ膜およびＴａＮ膜が同程度にエッチング
されて第3の形状のゲート電極、容量配線およびソース
線637〜640が形成されるNext, a semiconductor layer to be an active layer of the p-channel TFT later is covered with a mask 636 made of a resist,
A third etching process is performed. Etching gases include
Using Cl2 at a flow rate of 60 (sccm) and applying an RF (13.56 MHz) power of 350 W to the coil-type electrode at a pressure of 1.0 Pa to generate plasma, etching is performed. A 20 W RF (13.56 MHz) power is also applied to the substrate side (sample stage) and a substantially negative self-bias voltage is applied. Under the third etching condition, the W film and the TaN film are etched to the same extent to form a third shape gate electrode, capacitor wiring, and source lines 637 to 640.
【０１１２】次いで、ゲート電極および容量配線が形成
されていない領域のゲート絶縁膜の残りの膜圧が15〜30
nm（本実施例では20nm）になるようにエッチング用ガ
スにＣＨＦ3を流量35（sccm）でエッチングを行う。Next, the remaining film pressure of the gate insulating film in the region where the gate electrode and the capacitor wiring are not formed is 15-30.
Etching is performed using CHF3 as an etching gas at a flow rate of 35 (sccm) so that the thickness becomes 20 nm (20 nm in this embodiment).
【０１１３】次いで、レジストからなるマスク641、642
で、図２４（Ｂ）のように後の駆動回路のｎチャネル型
ＴＦＴおよび画素ＴＦＴの一部の領域に選択的に不純物
元素が添加されるように覆った後、後のｐチャネル型Ｔ
ＦＴの活性層となる半導体層およびマスク641、642から
露出した領域にｐ型不純物元素（典型的には、周期表の
１３族に属する元素）、本実施例ではボロンを２×１０
20〜２×１０22atoms/cm3の濃度となるように添加し、
ｐ型不純物領域643およびゲッタリング領域、644、645
が形成される。この工程においてｐ型不純物元素が添加
された領域は、後の加熱処理において、半導体膜の結晶
化の工程で用いた触媒元素をゲッタリングするための領
域（ゲッタリング領域という）となる。ｐ型不純物領域
643およびゲッタリング領域644、645には、本実施例で
は、リンが１×１０20〜１×１０22atoms/cm3、ボロン
が２×１０20〜２×１０22atoms/cm3の濃度で含まれる
ことになる（図２４（Ｂ））。Next, masks 641 and 642 made of resist
Then, as shown in FIG. 24B, after partially covering the n-channel TFT and the pixel TFT of the later driving circuit so that an impurity element is selectively added, the p-channel TFT is formed.
A p-type impurity element (typically, an element belonging to Group 13 of the periodic table), that is, boron in this embodiment is 2 × 10 4 in a region exposed from the semiconductor layer serving as an active layer of the FT and the masks 641 and 642.
Added so as to have a concentration of20 to 2 × 1022 atoms / cm3 ,
p-type impurity region 643 and gettering region, 644, 645
Is formed. The region to which the p-type impurity element is added in this step becomes a region for gettering the catalyst element used in the step of crystallizing the semiconductor film in a later heat treatment (called a gettering region). p-type impurity region
In this embodiment, the concentration of phosphorus is 1 × 1020 to 1 × 1022 atoms / cm3 and the concentration of boron is 2 × 1020 to 2 × 1022 atoms / cm3 in the embodiment 643 and the gettering regions 644 and 645. It will be included (FIG. 24B).
【０１１４】次いで、レジストからなるマスク641、642
を除去した後、第1層間絶縁膜647として、プラズマＣＶ
Ｄ法により窒化シリコン膜、酸化シリコン膜、または窒
化酸化シリコン膜で50〜500nm（本実施例では、150nm）
の厚さで形成する。Next, masks 641 and 642 made of resist
Is removed, the plasma CV is used as the first interlayer insulating film 647.
According to method D, a silicon nitride film, a silicon oxide film, or a silicon nitride oxide film is 50 to 500 nm (in this embodiment, 150 nm)
Formed with a thickness of
【０１１５】続いて、半導体層にそれぞれの濃度で添加
されたｎ型およびｐ型不純物元素の活性化のための加熱
処理を行う。この工程は、電気炉を用いるアニール法、
レーザーアニール法、ランプアニール法もしくは、それ
らを併用しても行うことができる。本実施例では、ロー
タリーポンプおよびメカニカルブースターポンプといっ
た真空ポンプを用いて処理炉の中の排気を行い、減圧雰
囲気（圧力1.0×10-5〜133Pa、本実施例では、13.3Pa）
にしてから窒素を5l/min注入した雰囲気において550℃
で4時間の加熱処理を行う。Subsequently, heat treatment for activating the n-type and p-type impurity elements added to the semiconductor layer at the respective concentrations is performed. This step is an annealing method using an electric furnace,
Laser annealing, lamp annealing, or a combination thereof can also be performed. In this embodiment, the inside of the processing furnace is evacuated using a vacuum pump such as a rotary pump and a mechanical booster pump, and a reduced-pressure atmosphere (pressure 1.0 × 10−5 to 133 Pa, 13.3 Pa in this embodiment).
550 ° C in an atmosphere in which nitrogen is injected at 5 l / min
For 4 hours.
【０１１６】なお、本実施例では減圧雰囲気における不
純物元素の活性化のための加熱処理と同一の工程におい
て、結晶化の工程で用いた触媒元素をゲッタリング領域
にゲッタリング（捕獲）する処理も行っている。図２５
（Ｂ）に画素ＴＦＴの半導体層の簡略化した上面図を示
す。減圧雰囲気における加熱処理により、リンが１×１
０20〜１×１０22atoms/cm3、ボロンが２×１０20〜２
×１０22atoms/cm3の濃度で含まれるゲッタリング領域
にニッケルが移動して（矢印で示す）、チャネル形成領
域に残留するニッケルの濃度を１×１０17atoms/cm3以
下、好ましくは１×１０16atoms/cm3以下にまで低減す
ることができる。In this embodiment, in the same step as the heat treatment for activating the impurity element in the reduced pressure atmosphere, the treatment for gettering (capturing) the catalyst element used in the crystallization step in the gettering region is also performed. Is going. FIG.
(B) shows a simplified top view of the semiconductor layer of the pixel TFT. 1 × 1 phosphorus by heat treatment in reduced pressure atmosphere
020 to 1 × 1022 atoms / cm3 , boron is 2 × 1020 to 2
Nickel moves to the gettering region containing the concentration of × 1022 atoms / cm3 (indicated by an arrow), and the concentration of nickel remaining in the channel formation region is 1 × 1017 atoms / cm3 or less, preferably 1 × 1017 atoms / cm3. It can be reduced to × 1016 atoms / cm3 or less.
【０１１７】以上のようにして、本実施例では、真空ポ
ンプを用いて排気を行い減圧の雰囲気で不純物の活性化
のための加熱処理と同一の工程において、半導体膜の結
晶化工程で用いた触媒元素をゲッタリングし、良好な結
晶質シリコン膜にすることができる。As described above, in this embodiment, the semiconductor film is used in the crystallization step of the semiconductor film in the same step as the heat treatment for activating impurities in a reduced-pressure atmosphere by evacuating using a vacuum pump. The catalyst element can be gettered to form a good crystalline silicon film.
【０１１８】水素を含む窒素雰囲気において、410℃で1
時間の加熱処理を行う。この処理は、熱的に励起された
水素により活性層中のダングリングボンドを終端するた
めに行う。水素化の他の手段としては、プラズマにより
励起された水素を用いるプラズマ水素化を行ってもよ
い。At 410 ° C. in a nitrogen atmosphere containing hydrogen,
Perform heat treatment for a time. This process is performed to terminate dangling bonds in the active layer with thermally excited hydrogen. As another means of hydrogenation, plasma hydrogenation using hydrogen excited by plasma may be performed.
【０１１９】次いで、有機樹脂からなる第2層間絶縁膜6
48を約1.5〜2μmの厚さに形成する。有機樹脂膜として
は、ポリイミド、アクリル、ポリアミド、ＢＣＢ（ベン
ゾシクロブテン）などを用いることができる。本実施例
では、アクリルを塗布し、250℃で焼成して、1.6μmの
第２層間絶縁膜648を得る（図２６（Ａ））。Next, a second interlayer insulating film 6 made of an organic resin is formed.
48 is formed to a thickness of about 1.5-2 μm. As the organic resin film, polyimide, acrylic, polyamide, BCB (benzocyclobutene), or the like can be used. In this embodiment, acrylic is applied and baked at 250 ° C. to obtain a 1.6 μm second interlayer insulating film 648 (FIG. 26A).
【０１２０】続いて、各ＴＦＴを電気的に接続するため
の配線649〜654を形成する。これらの配線は、膜圧50〜
250nmのＴｉ膜および300〜500nmの合金膜（本実施例で
はＴｉとＡｌとの合金膜）を積層して、所望の形状にパ
ターニングする。Subsequently, wirings 649 to 654 for electrically connecting the respective TFTs are formed. These wirings have a film pressure of 50 ~
A 250 nm Ti film and a 300 to 500 nm alloy film (an alloy film of Ti and Al in this embodiment) are laminated and patterned into a desired shape.
【０１２１】また、画素部においては、画素電極655を
形成する。画素電極655は、画素ＴＦＴのドレイン領域
と電気的に接続され、さらに、保持容量を形成する一方
の電極として機能する半導体層とも電気的に接続され
る。画素電極を形成する材料としては、反射型の液晶表
示装置を作製する場合にはＡｌまたはＡｇを主成分とす
る膜、もしくはそれらの積層膜のような反射性の優れた
材料を用いることが望ましい（図２６（Ｂ））。In the pixel portion, a pixel electrode 655 is formed. The pixel electrode 655 is electrically connected to a drain region of the pixel TFT, and is also electrically connected to a semiconductor layer functioning as one electrode forming a storage capacitor. As a material for forming the pixel electrode, when a reflective liquid crystal display device is manufactured, it is desirable to use a film having excellent reflectivity, such as a film containing Al or Ag as a main component or a laminated film thereof. (FIG. 26 (B)).
【０１２２】以上のように、本発明はＴＦＴの構造に関
わることなく適応することができ、アクティブマトリク
ス基板を作製することができる。また、本実施例を用い
て、アクティブマトリクス型液晶表示装置を作製するこ
とができる。As described above, the present invention can be applied irrespective of the structure of the TFT, and an active matrix substrate can be manufactured. Further, an active matrix liquid crystal display device can be manufactured using this embodiment.
【０１２３】（実施例６）本発明を実施して形成された
様々な半導体装置（アクティブマトリクス型液晶表示装
置）に用いることができる。即ち、それら半導体装置を
表示部に組み込んだ電子機器全てに本発明を実施でき
る。Embodiment 6 The present invention can be applied to various semiconductor devices (active matrix liquid crystal display devices) formed by implementing the present invention. That is, the present invention can be applied to all electronic devices in which these semiconductor devices are incorporated in a display portion.
【０１２４】その様な電子機器としては、ビデオカメ
ラ、デジタルカメラ、プロジェクター（リア型またはフ
ロント型）、ヘッドマウントディスプレイ（ゴーグル型
ディスプレイ）、パーソナルコンピュータ、携帯情報端
末（モバイルコンピュータ、携帯電話または電子書籍
等）などが挙げられる。それらの一例を図１４、図１５
及び図１６に示す。Examples of such electronic devices include a video camera, a digital camera, a projector (rear or front type), a head mounted display (goggle type display), a personal computer, a portable information terminal (mobile computer, a mobile phone, or an electronic book). Etc.). FIGS. 14 and 15 show examples of these.
And FIG.
【０１２５】図１４（Ａ）はパーソナルコンピュータで
あり、本体２００１、画像入力部２００２、表示部２０
０３、キーボード２００４等を含む。本発明を画像入力
部２００２、表示部２００３やその他の信号制御回路に
適用することができる。FIG. 14A shows a personal computer, which includes a main body 2001, an image input section 2002, and a display section 20.
03, a keyboard 2004 and the like. The present invention can be applied to the image input unit 2002, the display unit 2003, and other signal control circuits.
【０１２６】図１４（Ｂ）はビデオカメラであり、本体
２１０１、表示部２１０２、音声入力部２１０３、操作
スイッチ２１０４、バッテリー２１０５、受像部２１０
６等を含む。本発明を表示部２１０２やその他の信号制
御回路に適用することができる。FIG. 14B shows a video camera, which includes a main body 2101, a display section 2102, an audio input section 2103, operation switches 2104, a battery 2105, and an image receiving section 210.
6 and so on. The present invention can be applied to the display portion 2102 and other signal control circuits.
【０１２７】図１４（Ｃ）はモバイルコンピュータ（モ
ービルコンピュータ）であり、本体２２０１、カメラ部
２２０２、受像部２２０３、操作スイッチ２２０４、表
示部２２０５等を含む。本発明は表示部２２０５やその
他の信号制御回路に適用できる。FIG. 14C shows a mobile computer (mobile computer), which includes a main body 2201, a camera section 2202, an image receiving section 2203, operation switches 2204, a display section 2205, and the like. The present invention can be applied to the display portion 2205 and other signal control circuits.
【０１２８】図１４（Ｄ）はゴーグル型ディスプレイで
あり、本体２３０１、表示部２３０２、アーム部２３０
３等を含む。本発明は表示部２３０２やその他の信号制
御回路に適用することができる。FIG. 14D shows a goggle type display, which includes a main body 2301, a display section 2302, and an arm section 230.
3 and so on. The present invention can be applied to the display portion 2302 and other signal control circuits.
【０１２９】図１４（Ｅ）はプログラムを記録した記録
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体２４０１、表示部２４０２、スピーカ部２４０
３、記録媒体２４０４、操作スイッチ２４０５等を含
む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄ
ｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ
等を用い、音楽鑑賞や映画鑑賞やゲームやインターネッ
トを行うことができる。本発明は表示部２４０２やその
他の信号制御回路に適用することができる。FIG. 14E shows a player using a recording medium (hereinafter, referred to as a recording medium) on which a program is recorded, and includes a main body 2401, a display section 2402, and a speaker section 240.
3, a recording medium 2404, an operation switch 2405, and the like. This player uses a DVD (D
digital Versatile Disc), CD
And the like, it is possible to perform music appreciation, movie appreciation, games, and the Internet. The present invention can be applied to the display portion 2402 and other signal control circuits.
【０１３０】図１４（Ｆ）はデジタルカメラであり、本
体２５０１、表示部２５０２、接眼部２５０３、操作ス
イッチ２５０４、受像部（図示しない）等を含む。本願
発明を表示部２５０２やその他の信号制御回路に適用す
ることができる。FIG. 14F shows a digital camera, which includes a main body 2501, a display section 2502, an eyepiece section 2503, operation switches 2504, an image receiving section (not shown), and the like. The present invention can be applied to the display portion 2502 and other signal control circuits.
【０１３１】図１５（Ａ）はフロント型プロジェクター
であり、投射装置２６０１、スクリーン２６０２等を含
む。本発明は投射装置２６０１の一部を構成する液晶表
示装置２８０８やその他の信号制御回路に適用すること
ができる。FIG. 15A shows a front type projector, which includes a projection device 2601, a screen 2602, and the like. The present invention can be applied to the liquid crystal display device 2808 forming a part of the projection device 2601 and other signal control circuits.
【０１３２】図１５（Ｂ）はリア型プロジェクターであ
り、本体２７０１、投射装置２７０２、ミラー２７０
３、スクリーン２７０４等を含む。本発明は投射装置２
７０２の一部を構成する液晶表示装置２８０８やその他
の信号制御回路に適用することができる。FIG. 15B shows a rear type projector, which includes a main body 2701, a projection device 2702, and a mirror 270.
3, including a screen 2704 and the like. The present invention relates to a projection device 2
The present invention can be applied to the liquid crystal display device 2808 forming a part of the signal control circuit 702 and other signal control circuits.
【０１３３】なお、図１５（Ｃ）は、図１５（Ａ）及び
図１５（Ｂ）中における投射装置２６０１、２７０２の
構造の一例を示した図である。投射装置２６０１、２７
０２は、光源光学系２８０１、ミラー２８０２、２８０
４〜２８０６、ダイクロイックミラー２８０３、プリズ
ム２８０７、液晶表示装置２８０８、位相差板２８０
９、投射光学系２８１０で構成される。投射光学系２８
１０は、投射レンズを含む光学系で構成される。本実施
例は三板式の例を示したが、特に限定されず、例えば単
板式であってもよい。また、図１５（Ｃ）中において矢
印で示した光路に実施者が適宜、光学レンズや、偏光機
能を有するフィルムや、位相差を調節するためのフィル
ム、ＩＲフィルム等の光学系を設けてもよい。FIG. 15C is a diagram showing an example of the structure of the projection devices 2601 and 2702 in FIGS. 15A and 15B. Projection devices 2601, 27
02 denotes a light source optical system 2801, mirrors 2802 and 280
4 to 2806, dichroic mirror 2803, prism 2807, liquid crystal display device 2808, retardation plate 280
9, the projection optical system 2810. Projection optical system 28
Reference numeral 10 denotes an optical system including a projection lens. In this embodiment, an example of a three-plate type is shown, but there is no particular limitation, and for example, a single-plate type may be used. Further, the practitioner may appropriately provide an optical system such as an optical lens, a film having a polarizing function, a film for adjusting a phase difference, and an IR film in the optical path indicated by the arrow in FIG. Good.
【０１３４】また、図１５（Ｄ）は、図１５（Ｃ）中に
おける光源光学系２８０１の構造の一例を示した図であ
る。本実施例では、光源光学系２８０１は、リフレクタ
ー２８１１、光源２８１２、レンズアレイ２８１３、２
８１４、偏光変換素子２８１５、集光レンズ２８１６で
構成される。なお、図１５（Ｄ）に示した光源光学系は
一例であって特に限定されない。例えば、光源光学系に
実施者が適宜、光学レンズや、偏光機能を有するフィル
ムや、位相差を調節するフィルム、ＩＲフィルム等の光
学系を設けてもよい。FIG. 15D is a diagram showing an example of the structure of the light source optical system 2801 in FIG. 15C. In this embodiment, the light source optical system 2801 includes a reflector 2811, a light source 2812, a lens array 2813,
814, a polarization conversion element 2815, and a condenser lens 2816. Note that the light source optical system shown in FIG. 15D is an example and is not particularly limited. For example, a practitioner may appropriately provide an optical system such as an optical lens, a film having a polarizing function, a film for adjusting a phase difference, and an IR film in the light source optical system.
【０１３５】ただし、図１５に示したプロジェクターに
おいては、透過型の液晶表示装置を用いた場合を示して
おり、反射型の液晶表示装置及びＥＬ表示装置での適用
例は図示していない。However, in the projector shown in FIG. 15, a case where a transmissive liquid crystal display device is used is shown, and examples of application to a reflective liquid crystal display device and an EL display device are not shown.
【０１３６】図１６（Ａ）は携帯電話であり、３００１
は表示用パネル、３００２は操作用パネルである。表示
用パネル３００１と操作用パネル３００２とは接続部３
００３において接続されている。接続部３００３におけ
る、表示用パネル３００１の表示部３００４が設けられ
ている面と操作用パネル３００２の操作キー３００６が
設けられている面との角度θは、任意に変えることがで
きる。さらに、音声出力部３００５、操作キー３００
６、電源スイッチ３００７、音声入力部３００８を有し
ている。本発明は、表示部３００４に適用することがで
きる。FIG. 16A shows a mobile phone,
, A display panel; and 3002, an operation panel. The display panel 3001 and the operation panel 3002 are connected to
003. The angle θ between the surface of the connection panel 3003 where the display portion 3004 of the display panel 3001 is provided and the surface of the operation panel 3002 where the operation keys 3006 are provided can be arbitrarily changed. Further, a voice output unit 3005, an operation key 300
6, a power switch 3007, and a voice input unit 3008. The present invention can be applied to the display portion 3004.
【０１３７】図１６（Ｂ）は携帯書籍（電子書籍）であ
り、本体３００１、表示部３００２、３００３、記憶媒
体３００４、操作スイッチ３００５、アンテナ３００６
等を含む。本発明は表示部３００２、３００３やその他
の信号回路に適用することができる。FIG. 16B shows a portable book (electronic book), which includes a main body 3001, display portions 3002 and 3003, a storage medium 3004, operation switches 3005, and an antenna 3006.
And so on. The present invention can be applied to the display units 3002 and 3003 and other signal circuits.
【０１３８】図１６（Ｃ）はディスプレイであり、本体
３１０１、支持台３１０２、表示部３１０３等を含む。
本発明は表示部３１０３に適用することができる。本発
明のディスプレイは特に大画面化した場合において有利
であり、対角１０インチ以上（特に３０インチ以上）の
ディスプレイには有利である。FIG. 16C shows a display, which includes a main body 3101, a support 3102, a display portion 3103, and the like.
The present invention can be applied to the display portion 3103. The display of the present invention is particularly advantageous when the screen is enlarged, and is advantageous for a display having a diagonal of 10 inches or more (particularly 30 inches or more).
【０１３９】以上の様に、本発明の適用範囲は極めて広
く、あらゆる分野の電子機器に適用することが可能であ
る。また、本実施例の電子機器は実施形態１〜２および
実施例１〜４のいずれかを組み合わせて実現することが
できる。As described above, the applicable range of the present invention is extremely wide, and can be applied to electronic devices in various fields. Further, the electronic apparatus of the present embodiment can be realized by combining any of the first and second embodiments and the first to fourth embodiments.
【０１４０】[0140]
【発明の効果】本発明を適応することで、結晶化に用い
た触媒元素の半導体層中での偏析を減らすこと（半導体
層中の触媒元素の濃度を低減すること）ができ、信頼性
の高い半導体装置を得ることができる。また、この半導
体装置を画素部と駆動回路が同一基板上に設けられた半
導体装置に適応すると、精細な画像を得ることができ
る。According to the present invention, the segregation of the catalyst element used for crystallization in the semiconductor layer can be reduced (the concentration of the catalyst element in the semiconductor layer can be reduced), and the reliability can be improved. A high semiconductor device can be obtained. In addition, when this semiconductor device is applied to a semiconductor device in which a pixel portion and a driver circuit are provided over the same substrate, a fine image can be obtained.
【図１】 本発明の実施の一例を示す図。FIG. 1 is a diagram showing an example of an embodiment of the present invention.
【図２】 本発明の実施の一例を示す上面図。FIG. 2 is a top view illustrating an embodiment of the present invention.
【図３】 本発明の実施の一例を示す上面図。FIG. 3 is a top view illustrating an embodiment of the present invention.
【図４】 本発明の実施の一例を示す図。FIG. 4 is a diagram showing an example of an embodiment of the present invention.
【図５】 本発明の実施の一例を示す上面図。FIG. 5 is a top view showing one embodiment of the present invention.
【図６】 本発明の実施の一例を示す図。FIG. 6 is a diagram showing an example of an embodiment of the present invention.
【図７】 本発明の実施の一例を示す図。FIG. 7 is a diagram showing an example of an embodiment of the present invention.
【図８】 本発明の実施の一例を示す上面図。FIG. 8 is a top view illustrating an embodiment of the present invention.
【図９】 本発明の実施の形態を示す図。FIG. 9 illustrates an embodiment of the present invention.
【図１０】 本発明の実施の形態を示す図。FIG. 10 illustrates an embodiment of the present invention.
【図１１】 本発明の実施の一例を示す図。FIG. 11 is a diagram showing an example of an embodiment of the present invention.
【図１２】 本発明の実施の一例を示す図。FIG. 12 is a diagram showing an example of an embodiment of the present invention.
【図１３】 本発明の実施の一例を示す図。FIG. 13 is a diagram showing an example of an embodiment of the present invention.
【図１４】 電気器具の一例を示す図。FIG. 14 illustrates an example of an electric appliance.
【図１５】 電気器具の一例を示す図。FIG. 15 illustrates an example of an electric appliance.
【図１６】 電気器具の一例を示す図。FIG. 16 illustrates an example of an electric appliance.
【図１７】 本発明の実施の一例を示す図。FIG. 17 is a diagram showing an example of an embodiment of the present invention.
【図１８】 本発明の実施の形態を示す図。FIG. 18 illustrates an embodiment of the present invention.
【図１９】 本発明の実施の形態を示す図。FIG. 19 illustrates an embodiment of the present invention.
【図２０】 本発明の実施の形態を示す図。FIG. 20 illustrates an embodiment of the present invention.
【図２１】 本発明の実施の形態を示す図。FIG. 21 illustrates an embodiment of the present invention.
【図２２】 本発明の実施の一例を示す図。FIG. 22 is a diagram showing an example of an embodiment of the present invention.
【図２３】 本発明の実施の一例を示す図。FIG. 23 is a diagram showing an example of an embodiment of the present invention.
【図２４】 本発明の実施の一例を示す図。FIG. 24 is a diagram showing an example of an embodiment of the present invention.
【図２５】 本発明の実施の一例を示す図。FIG. 25 is a diagram showing an example of an embodiment of the present invention.
【図２６】 本発明の実施の一例を示す図。FIG. 26 is a diagram showing an example of an embodiment of the present invention.
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F052 AA02 AA11 AA24 DA02 DB01 DB02 DB03 DB04 DB07 EA15 EA16 FA06 FA19 FA24 JA01 5F110 AA06 AA26 BB02 BB04 CC02 CC08 DD01 DD02 DD03 DD13 DD14 DD15 EE03 EE04 EE05 EE06 EE09 EE14 FF02 FF03 FF04 FF09 FF28 FF30 FF32 GG01 GG02 GG13 GG32 GG42 GG43 GG44 GG45 GG47 HJ23 HL01 HL03 HL04 HL12 HM15 NN03 NN22 NN23 NN24 NN42 NN44 NN45 NN46 NN47 NN48 NN73 PP01 PP03 PP10 PP34 PP35 PP38 QQ11 QQ28 ──────────────────────────────────────────────────続 き Continuing on the front page F term (reference) FF09 FF28 FF30 FF32 GG01 GG02 GG13 GG32 GG42 GG43 GG44 GG45 GG47 HJ23 HL01 HL03 HL04 HL12 HM15 NN03 NN22 NN23 NN24 NN42 NN44 NN45 NN46 NN47 NN48 NN73 PP11 PP03 Q10
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