【０００１】[0001]
【発明の属する技術分野】本発明は、ビルドアップ配線
基板のコア基板、及びビルドアップ層を付加し表面に電
子部品が実装されて信号伝送が行われるビルドアップ配
線基板に係り、特に狭ピッチの半導体パッケージを可能
とする形状寸法の偏差が極めて少ないものであり、且つ
放熱性に優れ、半導体パッケージの熱膨張係数の階層、
傾斜をつけて信頼性を向上したものに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a core board of a build-up wiring board and a build-up wiring board to which a built-up layer is added and an electronic component is mounted on a surface to transmit a signal. The deviation of the shape and dimensions that enable the semiconductor package is extremely small, and the heat dissipation is excellent.
The present invention relates to a device having an inclined structure and improved reliability.
【０００２】[0002]
【従来の技術】半導体パッケージは、高密度実装の為に
三次元実装、多層基板化しており、各層間の電気的接続
はスルーホールでなされている。半導体素子は、また熱
に弱い。そこで、半導体素子の発する熱を効果的に放熱
処理することができるとともに、構造を簡素にして安価
なコストで製造することができる半導体素子用基板の開
発が活発に行われてきた。従来、０．３ｍｍ程度のドリ
ルで、複数のスルーホールをピッチ１．２７ｍｍ程度で
穴明け後、Ｃｕ等でスルーホールメッキを施して基板の
縦方向の導通を取っていた。2. Description of the Related Art A semiconductor package is three-dimensionally mounted on a multi-layer substrate for high-density mounting, and electrical connections between layers are made through holes. Semiconductor devices are also sensitive to heat. Therefore, the development of semiconductor element substrates that can effectively dissipate the heat generated by the semiconductor element and that can be manufactured at a low cost with a simple structure has been actively performed. Conventionally, a plurality of through holes have been drilled at a pitch of about 1.27 mm using a drill of about 0.3 mm, and then plated with Cu or the like to conduct conduction in the vertical direction of the substrate.
【０００３】例えば特開平１０−３１３０７１号公報に
は、基板の他方の主面上に放熱パターンを形成し、この
放熱パターン上に、配線基板に搭載される際の接合面と
なる放熱板を接合し、さらに基板の厚さ方向に貫通する
ように放熱用スルーホールを穿設して放熱用スルーホー
ル内に金属材料を充填し、ベアチップの発する熱を金属
材料が充填された放熱用スルーホール及び放熱パターン
を介して放熱板に伝導するようにしたものが開示され
る。また、特開平９−１９９６３２号公報には、フレキ
シブル基板において、放熱性に優れ、穴明け加工を容易
に行うことができ、かつ、高密度配線が可能な、電子部
品搭載用基板を開示する。For example, Japanese Patent Application Laid-Open No. 10-313071 discloses that a heat radiation pattern is formed on the other main surface of a substrate, and a heat radiation plate serving as a bonding surface when mounted on a wiring board is bonded onto the heat radiation pattern. Further, a through hole for heat radiation is formed so as to penetrate in the thickness direction of the substrate, and a metal material is filled in the through hole for heat radiation. A device that conducts to a heat radiating plate via a heat radiating pattern is disclosed. Further, Japanese Patent Application Laid-Open No. 9-199632 discloses an electronic component mounting substrate which is excellent in heat dissipation, facilitates drilling, and enables high-density wiring in a flexible substrate.
【０００４】特開平９−１９９６３２号公報によると、
「電気絶縁性のフレキシブルフィルム及び該フレキシブ
ルフィルムの厚み方向に２層以上設けた導体回路よりな
る多層基板と、すべてのフレキシブルフィルムを貫通す
る貫通穴と、該貫通穴を覆うよう多層基板の上面側に設
けた放熱金属板と、上記貫通穴と放熱金属板とにより形
成される、電子部品を搭載するための搭載用凹部と、多
層基板に設けられ導体回路に導通するスルーホールとを
有する。フレキシブルフィルムの厚みは、３０〜２００
μｍであることが好ましい。」According to JP-A-9-199632,
"A multilayer board comprising an electrically insulating flexible film and two or more conductive circuits provided in the thickness direction of the flexible film, a through hole penetrating all the flexible films, and an upper side of the multilayer board covering the through hole. And a mounting recess formed by the through-hole and the heat-dissipating metal plate for mounting an electronic component, and a through-hole provided on the multilayer substrate and conducting to a conductor circuit. The thickness of the film is 30 to 200
μm is preferred. "
【０００５】特開平９−１９９６３２号公報の実施例に
よると、製造方法は次のとおりである。ガラス繊維入り
エポキシ系材料からなるフレキシブルフィルムを準備す
る。フレキシブルフィルムは、厚み０．０５ｍｍ、幅
２．５〜１５ｃｍの可撓性を有する帯状のフィルムであ
る。このフレキシブルフィルムは、予めロール状に巻回
しておき、複数のロール体を形成しておく。次いで、上
記ロール体からフレキシブルフィルムを引き出しなが
ら、該フレキシブルフィルムの下面側に、熱可塑性のガ
ラス繊維入りエポキシ系材料からなる絶縁性接着剤を接
着する。次いで、パンチング加工により、フレキシブル
フィルムの略中央部分に貫通穴を穿設する。次いで、フ
レキシブルフィルムの下面側に、前記絶縁性接着剤を介
して、厚み３５ｍｍの銅箔を接着する。そして、スルー
ホールの内部に、半田を充填する。[0005] According to the embodiment of JP-A-9-199632, the manufacturing method is as follows. A flexible film made of a glass fiber-containing epoxy material is prepared. The flexible film is a flexible belt-shaped film having a thickness of 0.05 mm and a width of 2.5 to 15 cm. This flexible film is wound in a roll shape in advance to form a plurality of roll bodies. Next, while pulling out the flexible film from the roll, an insulating adhesive made of a thermoplastic glass fiber-containing epoxy material is adhered to the lower surface of the flexible film. Next, a through hole is formed in a substantially central portion of the flexible film by punching. Next, a copper foil having a thickness of 35 mm is bonded to the lower surface side of the flexible film via the insulating adhesive. Then, the inside of the through hole is filled with solder.
【０００６】また、近年半導体パッケージ基板は、機器
の小型化にともない、パターンはファイン化の一途をた
どり、いわゆるビルドアップ配線基板と称し、コア基板
の両面に絶縁層を塗布しビルドアップ層を付加してメッ
キ法によってパターンを形成していく方法が行われてい
る。図１１に従来のビルドアップ配線基板の一例を図示
する。ビルドアップ配線基板３は、ビルドアップコア基
板１と上下のビルドアップ層でなる。ビルドアップコア
基板１は、ガラス繊維強化のエポキシ・リジッド材料を
用いることが多い。上側ビルドアップ層２ａは、配線パ
ターン７、半田ボール５ａを経て半導体（Ｓｉ）チップ
４にＣ４接続される。Ｃ４接続とは、controlled coll
apsible chip connectorの略語で、ＬＳＩチップの電
気信号と発生する熱をパッドを経て基板へと流れる電気
的にも熱的にも有効な伝導路を形成する接続手法であ
る。記号４はＬＳＩ、ＣＳＰなどの半導体素子である場
合もある。アンダーフィル６は、樹脂などで耐湿性およ
び耐衝撃性向上の為に封止する機能がある。In recent years, with the miniaturization of equipment, the pattern of semiconductor package substrates has been getting finer and finer, and is called a so-called build-up wiring board. An insulating layer is applied to both sides of a core substrate and a build-up layer is added. Then, a method of forming a pattern by a plating method is performed. FIG. 11 shows an example of a conventional build-up wiring board. The build-up wiring board 3 includes the build-up core board 1 and upper and lower build-up layers. The build-up core substrate 1 often uses a glass fiber reinforced epoxy-rigid material. The upper buildup layer 2a is C4 connected to the semiconductor (Si) chip 4 via the wiring pattern 7 and the solder balls 5a. C4 connection means controlled coll
Abbreviation for apsible chip connector, a connection method that forms an electrically and thermally effective conductive path that flows an electric signal of an LSI chip and generated heat to a substrate via a pad. Symbol 4 may be a semiconductor element such as an LSI or a CSP. The underfill 6 has a function of sealing with a resin or the like to improve moisture resistance and impact resistance.
【０００７】下側ビルドアップ層２ｂは、半田ボール５
ｂを経て、外部回路に接続される。コア基板１は、スル
ーホール８の内壁にＣｕメッキして穴埋めし、樹脂を充
填して平坦化する。上下のビルドアップ層は電気的、熱
的に接続されている。下側ビルドアップ層２ｂは、通
常、ビルドアップコア基板１を取り囲んで上下対称にバ
ランスをとって、ビルドアップ配線基板３全体として、
反り無く平坦度を出す為に設けることが多い。ビルドア
ップ層２ａ、２ｂは、１〜３層が一般的であり、この層
のＣｕはメッキで形成することが多い。回路パターンは
メッキＣｕをエッチングまたはアディティブ法のメッキ
で形成される。[0007] The lower buildup layer 2b is composed of solder balls 5
Through b, it is connected to an external circuit. In the core substrate 1, Cu plating is performed on the inner wall of the through hole 8 to fill the hole, and the inner wall of the through hole 8 is filled with resin and flattened. The upper and lower buildup layers are electrically and thermally connected. The lower build-up layer 2b normally surrounds the build-up core substrate 1 and balances vertically symmetrically, and as a whole, the build-up wiring board 3
It is often provided to provide flatness without warpage. The build-up layers 2a and 2b generally have one to three layers, and Cu in this layer is often formed by plating. The circuit pattern is formed by etching plated Cu or plating by an additive method.
【０００８】[0008]
【発明が解決しようとする課題】従来のビルドアップコ
ア基板、ビルドアップ配線基板においては種々の課題が
ある。第１は、半導体チップとの熱膨張係数の大きな差
異による信頼性の低下、第２は狭ピッチへの対応困難、
第３はビルドアップ層の活用度の低下、第４は熱放散性
の低下、第５は加工工数と不均一、第６は浮遊容量の発
生、第７はスルーホール孔明け工程での問題である。以
下、各問題点毎に説明する。The conventional build-up core board and the build-up wiring board have various problems. The first is a decrease in reliability due to a large difference in the coefficient of thermal expansion from the semiconductor chip, the second is difficult to cope with a narrow pitch,
The third is a decrease in the degree of utilization of the build-up layer, the fourth is a decrease in heat dissipation, the fifth is non-uniformity in processing man-hours, the sixth is generation of stray capacitance, and the seventh is a problem in a through-hole drilling process. is there. Hereinafter, each problem will be described.
【０００９】（１）半導体チップとの熱膨張係数の大き
な差異による信頼性の低下 ＦＣ−ＢＧＡ（Flip Chip-Ball Grid Array）を構成
する半導体チップのＳｉは熱膨張係数が３．２（ｐｐｍ
／℃）程度であるのに対して、ＰＷＢ（Printed Wire
Board）は、材質にもよるが１７（ｐｐｍ／℃）程度
と両者の差は大きい。熱膨張差の影響によりチップとイ
ンターポーザの半田ボール接続が、温度サイクル（−５
５℃〜＋１２５℃）試験により半田ボールの疲労断線が
発生する問題があった。(1) Reduction in reliability due to a large difference in the coefficient of thermal expansion from the semiconductor chip Si of the semiconductor chip constituting the FC-BGA (Flip Chip-Ball Grid Array) has a coefficient of thermal expansion of 3.2 (ppm).
/ ° C), whereas PWB (Printed Wire
Board) is about 17 (ppm / ° C.) depending on the material, and the difference between the two is large. Due to the influence of the difference in thermal expansion, the solder ball connection between the chip and the interposer is reduced by the temperature cycle (-5
(5 ° C. to + 125 ° C.) There was a problem that the fatigue breakage of the solder ball occurred in the test.
【００１０】（２）狭ピッチへの対応困難 従来のビルドアップコア基板１のスルーホール８は、通
常０．３ｍｍのドリルで穴あけするし補強材として入れ
たガラス繊維が邪魔となって、ピッチを狭くすることは
困難で、せいぜい１．２７ｍｍ程度と粗いものしかでき
ない。従って、年々ピッチの狭くなる半導体チップ４の
バンプ、半田ボール５ａのピッチとは不整合が大きく、
ビルドアップ層２ａの配線で大きく引き回して、層間結
合を所謂スタッガ方式としなければならず、配線長を増
大する。このことは、信号の伝送速度を遅らせ、動作周
波数が１ＧＨｚにも達する現状において、高速化のニー
ズに反して問題である。ビルドアップコア基板での再配
線長が長くなり、上側ビルドアップ層２ａの信号結線を
制限する問題もある。(2) Difficulty in Corresponding to Narrow Pitch The through hole 8 of the conventional build-up core substrate 1 is usually drilled with a 0.3 mm drill and the glass fiber inserted as a reinforcing material hinders the pitch. It is difficult to make it narrow, and only a rough thing of only about 1.27 mm can be made. Therefore, there is a large mismatch between the pitch of the bumps of the semiconductor chip 4 and the pitch of the solder balls 5a, the pitch of which narrows year by year.
The wiring of the build-up layer 2a must be largely routed, and the interlayer coupling must be a so-called stagger system, which increases the wiring length. This is a problem contrary to the need for high-speed transmission under the current situation where the signal transmission speed is reduced and the operating frequency reaches 1 GHz. There is also a problem that the rewiring length in the build-up core substrate becomes longer and the signal connection of the upper build-up layer 2a is limited.
【００１１】（３）ビルドアップ層の活用度の低下 また、下側ビルドアップ層２ｂは、スルーホールの数が
少ないために有効利用できないという問題がある。ＢＧ
Ａ用の半田ボール５ｂとの接続くらいにしか使えないか
らである。従来のようにドリルで穿孔する製造方法で
は、スルーホールの径が大きく、ピッチも大きく、配線
の展開がビルドアップ配線基板３の上面に偏りがちであ
る。ビルドアップコア基板のスルーホールが半導体チッ
プ４のバンプ密度より遥かに低いので、下側ビルドアッ
プ層２ｂのチャンネルを使いこなせないという問題があ
る。(3) Decrease in the degree of utilization of the build-up layer Further, there is a problem that the lower build-up layer 2b cannot be effectively used because the number of through holes is small. BG
This is because it can be used only for connection with the solder ball 5b for A. In a conventional manufacturing method in which a hole is drilled, the diameter of the through hole is large and the pitch is large, and the development of the wiring tends to be biased toward the upper surface of the build-up wiring board 3. Since the through hole of the build-up core substrate is much lower than the bump density of the semiconductor chip 4, there is a problem that the channel of the lower build-up layer 2b cannot be used.
【００１２】（４）熱放散性の低下 また、図１１に示す従来のビルドアップコア基板１では
放熱に関与できるのはスルーホール８の内壁のメッキ層
くらいであり熱放散性に劣るという問題があった。 （５）加工工数と不均一 更に、ビルドアップコア基板のＣｕ板をハーフエッチン
グし、樹脂埋込み後、平面研磨手段によって複数の熱・
電気伝導性ポストの端部が露出するまで研磨する方法が
ある。この場合、露出する熱・電気伝導性ポストと、未
露出の熱・電気伝導性ポストとが混在して、バラツキが
大きいだけでなく、熱放散性が悪く信頼性と加工性に劣
るという問題があった。(4) Deterioration of Heat Dissipation In the conventional build-up core substrate 1 shown in FIG. 11, only the plating layer on the inner wall of the through hole 8 can contribute to heat dissipation, and the heat dissipation is poor. there were. (5) Processing man-hours and non-uniformity Further, after half-etching the Cu plate of the build-up core substrate and embedding the resin, a plurality of heat and heat
There is a method of polishing until the end of the electrically conductive post is exposed. In this case, the exposed heat / electrically conductive posts and the unexposed heat / electrically conductive posts coexist, resulting in not only large variations, but also poor heat dissipation and poor reliability and workability. there were.
【００１３】従来のＣｕ板のエッチングでは、エッチン
グで形成される孔の形状、深さがばらつくのが通常であ
る。場所によって被エッチング性にバラツキがあるため
である。次に、プリプレグをラミネートしてエッチング
された孔をすべて埋め、反転してＣｕ層側を裏面研磨し
て樹脂にＣｕの熱・電気伝導性ポストが所定のピッチで
複数個、埋め込まれたものを製造する場合には、研磨面
をどこで止めるかによって、Ｃｕ層の厚さ、絶縁層の厚
さが、その都度ばらついてしまうという問題があった。
図１２を用いて、この問題点を詳細に説明する。In conventional etching of a Cu plate, the shape and depth of holes formed by etching usually vary. This is because the etchability varies depending on the location. Next, the prepreg is laminated to fill all the etched holes, the Cu layer side is inverted and the back side is polished, and a plurality of Cu heat / electrically conductive posts are embedded in the resin at a predetermined pitch. In the case of manufacturing, there is a problem that the thickness of the Cu layer and the thickness of the insulating layer vary each time depending on where the polishing surface is stopped.
This problem will be described in detail with reference to FIG.
【００１４】図１２（ａ）は、従来のＣｕ板のエッチン
グ後の断面形状を示す。エッチング深さのバラッキがあ
り、理想的な台形からずれた形状である。これに図１２
（ｂ）に示すように樹脂を充填して、図１２（ｂ）のＣ
ｕ板側からエッチングすると、図１２（ｃ）に示すよう
にエッチング残り、樹脂出っ張り、ショート（電気的短
絡）が発生する。この為、更に裏面の機械的な研磨が必
要となり、余計な工数がかかる上に均一性が悪いという
問題があった。これは信号の伝送速度を遅らせる問題と
なっていた。FIG. 12A shows a cross-sectional shape of a conventional Cu plate after etching. There is unevenness in the etching depth, and the shape deviates from the ideal trapezoid. Figure 12
The resin is filled as shown in FIG.
When etching is performed from the u-plate side, as shown in FIG. 12C, the etching remains, and the resin protrudes and a short circuit (electric short circuit) occurs. For this reason, mechanical polishing of the back surface is further required, resulting in a problem that extra man-hours are required and uniformity is poor. This has been a problem of slowing down the signal transmission speed.
【００１５】（６）浮遊容量の発生 また、半導体素子４の受けパッドは信頼性確保の為、大
きくする必要があり、その為に上側ビルドアップ層２ａ
と下側ビルドアップ層２ｂのチャンネル静電容量のバラ
ンスが悪くなり、邪魔な浮遊容量を形成する問題もあっ
た。 （７）スルーホール孔明け工程での問題 また、ガラス繊維強化エポキシ樹脂基板を用いる場合、
スルーホールのドリルによる穴あけはガラス繊維により
微細な穴あけが阻害されるのみならず、繊維の破断を来
たし、信頼性の低下、後のメッキ工程でのメッキ液の染
込みなど、種々の問題もある。また、熱膨張係数を調節
するために樹脂にフィラーを添加することが多くなって
いるが、微小ビア（スルーホール）加工の場合には、こ
のフィラーの粒径自体が妨げになるという問題もある。
そこで、本発明は、機械的研磨を用いずに熱・電気伝導
性ポストと絶縁層の厚みを均一に制御できる新規な製造
方法を提供し、その結果、半導体チップとの熱膨張係数
の差異を低減して信頼性を向上したビルドアップ配線基
板を提供することを目的とする。(6) Generation of stray capacitance Further, the receiving pad of the semiconductor element 4 needs to be large in order to secure reliability, and therefore the upper build-up layer 2a
In addition, the balance between the channel capacitance of the lower build-up layer 2b and that of the lower build-up layer 2b is deteriorated, and there is a problem that a stray capacitance is formed. (7) Problems in the through-hole drilling process When using a glass fiber reinforced epoxy resin substrate,
Drilling of through holes by drilling not only hinders fine drilling by glass fiber, but also causes fiber breakage, lower reliability, and various problems such as infiltration of plating solution in the subsequent plating process. . In addition, a filler is often added to the resin in order to adjust the coefficient of thermal expansion. However, in the case of processing a micro via (through hole), there is a problem that the particle size itself of the filler is hindered. .
Therefore, the present invention provides a novel manufacturing method capable of uniformly controlling the thickness of the heat / electrically conductive post and the insulating layer without using mechanical polishing, and as a result, the difference in the coefficient of thermal expansion from the semiconductor chip is reduced. It is an object of the present invention to provide a build-up wiring board with reduced reliability and improved reliability.
【００１６】[0016]
【課題を解決するための手段】本発明は、前記問題点を
解決するため、下記の構成を趣旨とする。なお、（）内
に、図１〜図９で使用した記号を、理解の容易の為に示
す。本発明の技術的思想が、図１〜図９の実施例に限定
されるものではない。なお、ポスト形成層１０、熱・電
気伝導性ポスト１５、孔明き板１９は、同じ又は類似し
たものを、工程に応じて別な記号を用いて使い分けてい
る。例えば、エッチングの説明の時（図１）にはポスト
形成層１０を、図４のビルドアップコア基板の時には熱
・電気伝導性ポスト１５を、そして空洞部１８を包含す
る全体を孔明き板１９と呼んでいる。同様に、プリプレ
グ１２、１３と、充填樹脂１４と、絶縁材１７とは、例
えば図２の積層して加熱加圧するビルドアップコア基板
の製造方法の説明ではプリプレグ１２、１３を、図３の
スクリーンプリント法でのビルドアップコア基板の製造
方法の説明には充填樹脂１４を、出来上がったビルドア
ップコア基板の構成を機能的に説明する図４では絶縁材
１７を記号に用いている。Means for Solving the Problems The present invention has the following constitution to solve the above-mentioned problems. The symbols used in FIGS. 1 to 9 are shown in parentheses for easy understanding. The technical idea of the present invention is not limited to the embodiment shown in FIGS. Note that the same or similar post forming layer 10, heat / electrically conductive post 15, and perforated plate 19 are properly used using different symbols depending on the process. For example, when the etching is described (FIG. 1), the post forming layer 10 is used, in the case of the build-up core substrate shown in FIG. I'm calling Similarly, the prepregs 12 and 13, the filling resin 14, and the insulating material 17 are, for example, the prepregs 12 and 13 and the screen shown in FIG. In the description of the manufacturing method of the build-up core substrate by the printing method, the filling resin 14 is used as a symbol, and in FIG. 4 which functionally describes the structure of the completed build-up core substrate, an insulating material 17 is used as a symbol.
【００１７】｛１｝ 板厚方向に複数の貫通孔（１８）
を有する低熱膨張係数の熱・電気伝導性板（１５）と、
該複数の貫通孔（１８）を有する熱・電気伝導性板（１
５）と異なる材質からなり前記貫通孔（１８）内に設け
られた島状に孤立した複数の熱・電気伝導性ポスト（１
６）と、該複数の熱・電気伝導性ポスト（１６）の外周
に設けられ、前記低熱膨張係数の熱・電気伝導性板（１
５）との間に介在して、前記複数の熱・電気伝導性ポス
ト（１６）を電気的に絶縁する絶縁材（１７）と、前記
低熱膨張係数の熱・電気伝導性板（１５）の両主面に接
合された絶縁板（１２、１３）からなることを特徴とす
るビルドアップコア基板（１）。なお、熱・電気伝導性
ポスト（１６）は、下位概念として、メタルポストまた
はメタルコアと呼ぶこともある。{1} A plurality of through holes (18) in the thickness direction
A thermally and electrically conductive plate (15) having a low coefficient of thermal expansion having:
The thermally and electrically conductive plate (1) having the plurality of through holes (18)
5) A plurality of heat and electric conductive posts (1) made of a material different from that of the above and provided in the through hole (18) and isolated in an island shape.
6) and a heat and electric conductive plate (1) provided on the outer periphery of the plurality of heat and electric conductive posts (16) and having a low coefficient of thermal expansion.
5) an insulating material (17) for electrically insulating the plurality of thermally and electrically conductive posts (16) from each other, and a thermally and electrically conductive plate (15) having a low coefficient of thermal expansion. A build-up core substrate (1) comprising insulating plates (12, 13) joined to both main surfaces. The heat / electrically conductive post (16) may be called a metal post or a metal core as a lower concept.
【００１８】｛２｝ 記複数の熱・電気伝導性ポスト
（１６）が、ＣｕまたはＣｕ合金であり、前記複数の貫
通孔（１８）を有する低熱膨張係数の熱・電気伝導性板
（１５）がＦｅ−Ｎｉ合金でなる｛１｝記載のビルドア
ップコア基板（１）である。 ｛３｝ 前記複数の熱・電気伝導性ポスト（１６）の直
径が、０．０１〜０．２ｍｍ、ピッチが０．１〜１．０
ｍｍであることを特徴とする｛１｝記載のビルドアップ
コア基板（１）である。なお、前記複数の熱・電気伝導
性ポスト（１６）の直径のより好ましい下限は、０．０
４ｍｍである。 ｛４｝ 前記絶縁材（１７）が、ガラス繊維強化エポキ
シ樹脂、ガラス繊維強化ビスマレイミド・トリアジン
（ＢＴ）樹脂、またはポリエーテル・サルフォン（ＰＥ
Ｓ）配合エポキシ樹脂、ポリイミド樹脂、ポリアミドイ
ミド樹脂のうちのいずれかであることを特徴とする
｛１｝記載のビルドアップコア基板（１）である。{2} The plurality of thermally and electrically conductive posts (16) are made of Cu or a Cu alloy and have a plurality of through holes (18) and a thermally and electrically conductive plate (15) having a low thermal expansion coefficient. Is a build-up core substrate (1) according to {1}, which is made of an Fe-Ni alloy. {3} The plurality of thermally and electrically conductive posts (16) have a diameter of 0.01 to 0.2 mm and a pitch of 0.1 to 1.0.
mm, which is the build-up core substrate (1) according to {1}. In addition, a more preferable lower limit of the diameter of the plurality of heat and electric conductive posts (16) is 0.0
4 mm. {4} The insulating material (17) is made of glass fiber reinforced epoxy resin, glass fiber reinforced bismaleimide triazine (BT) resin, or polyether sulfone (PE).
S) The build-up core substrate (1) according to {1}, which is any one of a compounded epoxy resin, a polyimide resin, and a polyamideimide resin.
【００１９】｛５｝ 前記複数の熱・電気伝導性ポスト
（１６）の外周に、絶縁材（１７）と孔明き板（１９）
を具備することを特徴とした｛１｝載のビルドアップコ
ア基板（１）である。 ｛６｝ 前記｛１｝記載のビルドアップコア基板（１）
と、該ビルドアップコア基板（１）の主表面に形成され
るビルドアップ層（２ａ、２ｂ）を備えたビルドアップ
配線基板（３）である。 ｛７｝ 下記の工程でなることを特徴とするビルドアッ
プコア基板（１）の製造方法。 なお、下記のバリヤ層（９）、ポスト形成層（１０）、
キャリヤ層（１１）、熱・電気伝導性ポスト（１６）、
孔明き板（１９）の好ましい材質は、各々、バリヤ層
（９）はＮｉ，Ｔｉ，Ｓｎなど、ポスト形成層（１０）
はＣｕ、キャリヤ層（１１）はＦｅ−Ｎｉ合金、熱・電
気伝導性ポスト（１６）はＣｕ、孔明き板（１９）はＦ
ｅ−Ｎｉ合金である。{5} An insulating material (17) and a perforated plate (19) are provided on the outer periphery of the plurality of heat and electric conductive posts (16).
A build-up core substrate (1) according to {1}, characterized in that: {6} The build-up core substrate according to the above {1} (1)
And a build-up wiring board (3) including build-up layers (2a, 2b) formed on the main surface of the build-up core board (1). {7} A method for manufacturing a build-up core substrate (1), comprising the following steps. The following barrier layer (9), post forming layer (10),
Carrier layer (11), thermally and electrically conductive post (16),
The preferred material of the perforated plate (19) is that the barrier layer (9) is a post-forming layer (10) such as Ni, Ti, Sn or the like.
Is Cu, the carrier layer (11) is an Fe—Ni alloy, the heat / electrically conductive post (16) is Cu, and the perforated plate (19) is F.
e-Ni alloy.
【００２０】１．バリヤ層（９）の一方の主面にポスト
形成層（１０）を、他方の主面にキャリヤ層（１１）を
接合する。 ２．前記ポスト形成層（１０）に、所定の領域を除去す
るマスクを載置する。 ３．前記所定の領域を、エッチングにより、前記バリヤ
層（１１）に達するまで除去して、熱・電気伝導性ポス
ト（１６）が複数個、林立する第１のパターンエッチン
グ品を作る。 ４．該第１のパターンエッチング品と、孔明き板（１
９）とを組合せる。 ５．該第１のパターンエッチング品と孔明き板（１９）
に粗化処理をする。 ６．その後、プリプレグ（１２）を積層し、加熱加圧し
て第１積層品を作る。 ７．該第１積層品から前記キャリヤ層（１１）を除去す
る。 ８．更に前記バリヤ層（９）を除去して第２積層品を得
る。 ９．該第２積層品とプリプレグ（１３）を積層し、加熱
加圧してビルドアップコア基板を製造する。1. The post forming layer (10) is bonded to one main surface of the barrier layer (9), and the carrier layer (11) is bonded to the other main surface. 2. A mask for removing a predetermined area is placed on the post forming layer (10). 3. The predetermined area is removed by etching until the barrier layer (11) is reached, thereby producing a first pattern etching product having a plurality of thermal and electrical conductive posts (16). 4. The first pattern-etched product and a perforated plate (1
9) is combined. 5. The first pattern etching product and a perforated plate (19)
Is subjected to a roughening treatment. 6. Thereafter, the prepreg (12) is laminated, and heated and pressed to form a first laminated product. 7. The carrier layer (11) is removed from the first laminate. 8. Further, the barrier layer (9) is removed to obtain a second laminate. 9. The second laminate and the prepreg (13) are laminated and heated and pressed to produce a build-up core substrate.
【００２１】｛８｝ 下記の工程でなることを特徴とす
るビルドアップコア基板（１）の製造方法。 なお、下記のバリヤ層（９）、ポスト形成層（１０）、
キャリヤ層（１１）、熱・電気伝導性ポスト（１６）、
孔明き板（１９）の好ましい材質は、各々、バリヤ層
（９）はＮｉ，Ｔｉ，Ｓｎなど、ポスト形成層（１０）
はＣｕ、キャリヤ層（１１）はＦｅ−Ｎｉ合金、熱・電
気伝導性ポスト（１６）はＣｕ、孔明き板（１９）はＦ
ｅ−Ｎｉ合金である。{8} A method for manufacturing a build-up core substrate (1), comprising the following steps. The following barrier layer (9), post forming layer (10),
Carrier layer (11), thermally and electrically conductive post (16),
The preferred material of the perforated plate (19) is that the barrier layer (9) is a post-forming layer (10) such as Ni, Ti, Sn or the like.
Is Cu, the carrier layer (11) is an Fe—Ni alloy, the heat / electrically conductive post (16) is Cu, and the perforated plate (19) is F.
e-Ni alloy.
【００２２】１．バリヤ層（９）の一方の主面にポスト
形成層（１０）を、他方の主面にキャリヤ層（１１）を
接合する。 ２．前記ポスト形成層（１０）に、所定の領域を除去す
るマスクを載置する。 ３．記所定の領域を、エッチングにより、前記バリヤ層
（９）に達するまで除去して、熱・電気伝導性ポスト
（１６）が複数個、林立する第１のパターンエッチング
品を作る。 ４．該第１のパターンエッチング品と、孔明き板とを組
合せて空洞部を有する組立品を得る。 ５．前記第１のパターンエッチング品と前記孔明き板に
粗化処理をする。 ６．前記空洞部にスクリーンプリント法で樹脂を充填す
る。 ７．前記キャリヤ層をエッチング除去する。 ８．更に前記バリヤ層をエッチング除去する。 ９．次いで主面両側からプリプレグを積層し、加熱加圧
する。1. The post forming layer (10) is bonded to one main surface of the barrier layer (9), and the carrier layer (11) is bonded to the other main surface. 2. A mask for removing a predetermined area is placed on the post forming layer (10). 3. The predetermined area is removed by etching until the barrier layer (9) is reached, thereby producing a first pattern-etched article having a plurality of thermally and electrically conductive posts (16). 4. An assembly having a cavity is obtained by combining the first pattern-etched product and a perforated plate. 5. The first pattern-etched product and the perforated plate are roughened. 6. The cavity is filled with a resin by a screen printing method. 7. The carrier layer is etched away. 8. Further, the barrier layer is removed by etching. 9. Next, prepregs are laminated from both sides of the main surface, and heated and pressed.
【００２３】[0023]
【発明の実施の形態】本発明においては、熱・電気伝導
性ポスト（１６）はＣｕ、孔明き板（１９）はＦｅ−Ｎ
ｉ合金で構成したので、Ｃｕの良好な熱・電気伝導性を
活かしつつ、低熱膨張係数のＦｅ−ＮＩ孔明き板（１
９）でインターポーザの全体的な熱膨張係数を６〜１２
ｐｐｍ／℃となるように制御できるので、従来の問題点
であった半田ボールの温度サイクルによる疲労断線が５
〜１０倍改善されると共に放熱性も良好であるという顕
著な効果がある。DESCRIPTION OF THE PREFERRED EMBODIMENTS In the present invention, the heat and electric conductive post (16) is made of Cu, and the perforated plate (19) is made of Fe-N.
Since it is made of an i-alloy, Fe-NI perforated plate (1) having a low coefficient of thermal expansion while utilizing the excellent thermal and electrical conductivity of Cu
In 9), the overall thermal expansion coefficient of the interposer is 6 to 12
ppm / ° C., fatigue disconnection due to temperature cycling of the solder ball, which was a problem in the prior art, is 5%.
There is a remarkable effect that the heat dissipation is improved while improving the heat dissipation by 10 to 10 times.
【００２４】以下、図面を用いて本発明に係るビルドア
ップコア基板の製造方法を説明する。図１は本発明に係
るビルドアップコア基板のパターンエッチング組立品を
示す図である。図１（ａ）はエッチングに使うマスクの
平面図を示す。このマスクは、複数の熱・電気伝導性ポ
スト１６を、ポスト形成層１０からエッチング除去する
のに使用する。ポスト形成層１０の材質は、熱及び電気
伝導性の良好な材質、例えばＣｕまたはＣｕ合金が好ま
しい。図１（ｂ）はＡ-Ａ矢視断面図であり、バリヤ層
９の両主面に接合されたポスト形成層１０とＦｅ−Ｎｉ
合金のキャリヤ層１１のうち、ポスト形成層１０が複数
の熱・電気伝導性ポスト１６を残してエッチング除去さ
れた状態を示す。これに、熱膨張係数の小さいＦｅ−Ｎ
ｉ合金でなる孔明き板１９（図1（ｃ））を組合せて、
図１（ｄ）に示す組立品を製造する。Hereinafter, a method of manufacturing a build-up core substrate according to the present invention will be described with reference to the drawings. FIG. 1 is a view showing a pattern etching assembly of a build-up core substrate according to the present invention. FIG. 1A is a plan view of a mask used for etching. This mask is used to etch away a plurality of thermally and electrically conductive posts 16 from the post forming layer 10. The material of the post forming layer 10 is preferably a material having good heat and electric conductivity, for example, Cu or a Cu alloy. FIG. 1B is a cross-sectional view taken along the line AA, in which a post forming layer 10 bonded to both main surfaces of the barrier layer 9 and a Fe—Ni
This shows a state where the post forming layer 10 of the carrier layer 11 of the alloy has been etched away except for a plurality of the thermally and electrically conductive posts 16. In addition to this, Fe-N having a small
By combining a perforated plate 19 made of i-alloy (FIG. 1 (c)),
The assembly shown in FIG. 1D is manufactured.
【００２５】本発明におけるポスト形成層１０の材質と
して好適なのは、熱及び電気の良好な導体であるＣｕま
たはその合金である。Ｃｕは、無酸素銅線（ＯＦＣ：Ox
ygenFree Copper)、電解銅などを用いることができる
が、バリヤ層９と接着ではなく拡散接合などの冶金学的
接合を用いる場合には、例えばＳｎを添加して耐熱性を
改良したものが好ましい。バリヤ層９の材質は、Ｔｉ，
Ｓｎ，Ｎｉなどが適当である。バリヤ層９の両面にエポ
キシ樹脂等でポスト形成層１０とＦｅ−Ｎｉ合金のキャ
リヤ層１１を接合する。あるいは冶金学的な拡散接合に
依ってもよい。また、本発明は図１に例示する所定のピ
ッチで且つ円柱状である限定はない。必要に応じて不均
一ピッチ、非円柱形状の熱・電気伝導性ポスト１６を形
成することもできる。The material of the post forming layer 10 in the present invention is preferably Cu or an alloy thereof which is a conductor having good heat and electricity. Cu is an oxygen-free copper wire (OFC: Ox
ygenFree Copper), electrolytic copper and the like can be used. However, when metallurgical bonding such as diffusion bonding is used instead of adhesion with the barrier layer 9, it is preferable to add Sn, for example, to improve heat resistance. The material of the barrier layer 9 is Ti,
Sn, Ni and the like are suitable. The post forming layer 10 and the carrier layer 11 of the Fe—Ni alloy are joined to both surfaces of the barrier layer 9 with an epoxy resin or the like. Alternatively, it may rely on metallurgical diffusion bonding. Further, the present invention is not limited to a predetermined pitch and a columnar shape illustrated in FIG. If necessary, the heat and electric conductive posts 16 having a non-uniform pitch and a non-cylindrical shape can be formed.
【００２６】本発明においては、従来のようにドリルを
用いるのではないから、ピッチを従来の１．２７ｍｍ程
度に比べて狭ピッチの１．０ｍｍ以下にすることが可能
である。本発明において、このピッチの下限は、エッチ
ング技術の進歩に伴って、年々下がっており、現状では
０．１ｍｍ程度までは可能である。今後、この下限はも
っと下がることは言うまでもない。In the present invention, since a drill is not used as in the prior art, the pitch can be reduced to 1.0 mm or less, which is a narrower pitch than the conventional 1.27 mm. In the present invention, the lower limit of the pitch has been decreasing year by year with the progress of the etching technology, and currently, it is possible to reach about 0.1 mm. It goes without saying that this lower limit will be further reduced in the future.
【００２７】そして、エッチングにより前記同心円状に
前記ポスト形成層１０を、同心円状に前記バリヤ層９に
達するまで除去して、複数個の熱・電気伝導性ポスト１
６が所定ピッチで林立するパターンエッチング品（図１
（ｂ））を作る。図４に複数個の熱・電気伝導性ポスト
１６がガラス繊維強化エポキシ樹脂などのプリプレグ１
２に封入された断面斜視図を示す。本発明のビルドアッ
プコア基板１を用いると、図９に図示したように、熱
は、複数個の熱・電気伝導性ポスト１６の縦方向のみな
らず、隣接した他の熱・電気伝導性ポストへリレー式に
伝達され、放熱される。Then, the post forming layer 10 is concentrically removed by etching until the post forming layer 10 reaches the barrier layer 9.
6 is a pattern-etched product that stands at a predetermined pitch (FIG. 1)
(B)). FIG. 4 shows a prepreg 1 made of glass fiber reinforced epoxy resin, etc.
2 shows a cross-sectional perspective view enclosed in FIG. When the build-up core substrate 1 of the present invention is used, as shown in FIG. 9, heat is generated not only in the vertical direction of the plurality of heat / electrically conductive posts 16 but also in other adjacent heat / electrically conductive posts. It is transmitted to the relay type and heat is dissipated.
【００２８】化学エッチング液としては、バリヤ層９が
Ｔｉの場合には、エチレンジアミン系のエンストリップ
ＴＬ−１４２（メルテックス社製、商品名）濃縮液を用
いる。その他、バリヤ層９の材質に応じて、メテックＳ
ＣＢ（マクダーミッド社製商品名）等の市販の溶液や、
硝酸と過酸化水素の混合物、クロム酸と硫酸の混酸など
が使える。When the barrier layer 9 is made of Ti, an ethylenediamine-based Enstrip TL-142 (trade name, manufactured by Meltex Corporation) concentrated solution is used as the chemical etching solution. In addition, depending on the material of the barrier layer 9, Metec S
Commercial solutions such as CB (trade name of McDermid),
A mixture of nitric acid and hydrogen peroxide and a mixed acid of chromic acid and sulfuric acid can be used.
【００２９】本発明においては、前記バリヤ層９をエッ
チング・ストップ層として機能させるので、高さの不均
一が無く精密に制御された複数の熱・電気導電性ポスト
１６のアレイを得ることができる。更に、余計な機械的
研磨も不要である。本発明によると、優れたエッチング
性を有し、配線部のコーナー部を顕微鏡で観察した結果
も、理想的な形状にエッチングされていることを確認し
た。In the present invention, since the barrier layer 9 functions as an etching stop layer, it is possible to obtain an array of a plurality of thermally and electrically conductive posts 16 that are precisely controlled without unevenness in height. . Further, no extra mechanical polishing is required. According to the present invention, it has excellent etching properties, and the result of observing the corner portion of the wiring portion with a microscope also confirmed that the wiring portion was etched into an ideal shape.
【００３０】本発明の高さの不均一が無いという特徴は
重要である。それは基板を電子回路に用いる場合のマイ
クロストリップ線路の特性インピーダンスで理解でき
る。特性インピーダンスは、材料の透磁率、誘電率を一
定とした場合、自然対数ｌｎで表すｌｎ（４ｈ／（０．
５３６ｗ+０．６７ｔ））なる値に比例することが、多
くの教科書、例えば中沢喜三郎他著「ＶＬＳＩシステム
設計」で知られている。ここで、記号ｈは絶縁層厚、記
号ｗは配線幅、記号ｔは配線厚である。この関係式か
ら、インピーダンス制御のために絶縁層および導体層の
各厚さ制御が重要であることが分かる。特性インピーダ
ンスが一定下（例えば５０Ω）では、配線幅が狭くなる
と絶縁厚も薄くなり、その公差も小さくなる。また、
幅、厚さについての管理がより厳しくなる。すなわち、
動作周波数が１ＧＨｚにもなろうとする高速化時代には
絶縁層および導体層の各厚さ制御が重要である。The feature of the present invention that there is no height non-uniformity is important. It can be understood from the characteristic impedance of the microstrip line when the substrate is used for an electronic circuit. The characteristic impedance is expressed as natural logarithm ln (4h / (0.
536w + 0.67t)) is known in many textbooks, for example, Kisaburo Nakazawa et al., "VLSI System Design". Here, the symbol h is the thickness of the insulating layer, the symbol w is the wiring width, and the symbol t is the wiring thickness. From this relational expression, it is understood that controlling the thickness of each of the insulating layer and the conductor layer is important for controlling the impedance. When the characteristic impedance is constant (for example, 50Ω), as the wiring width becomes smaller, the insulation thickness becomes smaller, and the tolerance thereof becomes smaller. Also,
Management of width and thickness becomes more strict. That is,
In the era of high-speed operation where the operating frequency is approaching 1 GHz, it is important to control the thickness of each of the insulating layer and the conductor layer.
【００３１】次に、図２を用いて本発明に係るビルドア
ップコア基板の製造方法の説明を続ける。図１（ｄ）で
示す組立品を、図２（ａ）に示すように、ガラス繊維強
化エポキシ樹脂などのプリプレグ１２を積層し加熱加圧
して第１積層品（図２（ａ））を作り、該第１積層品か
ら前記キャリヤ層１１を塩化第二鉄溶液により除去す
る。前記キャリヤ層１１は、その剛性によりハンドリン
グ性を向上する。Next, the method of manufacturing the build-up core substrate according to the present invention will be described with reference to FIG. As shown in FIG. 2 (a), the assembly shown in FIG. 1 (d) is laminated with a prepreg 12 such as a glass fiber reinforced epoxy resin and heated and pressed to form a first laminated product (FIG. 2 (a)). The carrier layer 11 is removed from the first laminate with a ferric chloride solution. The carrier layer 11 improves handling due to its rigidity.
【００３２】組立品（図１（ｄ））とプリプレグ１２と
の接着力を向上するために、組立品（図１（ｄ））の金
属面を粗化処理することが好ましい。粗化処理の方法
は、特に限定されないが、メッキで瘤状の微小突起を形
成したり、機械的に研磨したりして金属面とエポキシ樹
脂間の接着力の向上を図る。In order to improve the adhesive strength between the assembly (FIG. 1D) and the prepreg 12, it is preferable to roughen the metal surface of the assembly (FIG. 1D). Although there is no particular limitation on the method of the roughening treatment, fine bumps are formed by plating or mechanically polished to improve the adhesive force between the metal surface and the epoxy resin.
【００３３】プリプレグの材質としては、ガラス繊維強
化エポキシ樹脂のほかに、ガラス繊維強化ビスマレイミ
ド・トリアジン（ＢＴ:bismallimide triazene）樹
脂、またはポリエーテル・サルフォン（ＰＥＳ:poly-et
her sulphon）配合エポキシ樹脂、ポリイミド樹脂、ポ
リアミドイミド樹脂、ＲＣＣ（樹脂付き銅箔（Resin C
oated Copper））等が好適である。その他、未硬化な
いしは半硬化したプリプレグとしては、ガラス布、ガラ
ス単繊維、紙等の強化基材に、ポリイミド樹脂、エポキ
シ樹脂、フェノール樹脂、あるいはこれらの混合物等
と、それぞれの樹脂の硬化剤を含浸させたもの、あるい
は、加熱して半硬化状（Ｂ−ステージ）にしたものが使
用できる。この樹脂としては、弗素樹脂のように熱可塑
性の樹脂をも用いることができる。なお、近年、半田の
鉛フリー化が急速に進展している。鉛フリー化によるリ
フロー炉の温度上昇等から、基材、ビルドアップ層のよ
り高Ｔｇ（ガラス化温度）化が求められている。本発明
のビルドアップコア基板、ビルドアップ層についても係
る考慮も必要である。As a material of the prepreg, besides glass fiber reinforced epoxy resin, glass fiber reinforced bismaleimide triazine (BT) resin or polyether sulfone (PES: poly-et)
her sulphon) epoxy resin, polyimide resin, polyamide imide resin, RCC (resin copper foil (Resin C
oated Copper)) and the like. In addition, as the uncured or semi-cured prepreg, a reinforcing material such as glass cloth, glass single fiber, paper, polyimide resin, epoxy resin, phenolic resin, or a mixture thereof, and a curing agent for each resin. Impregnated or semi-cured (B-stage) by heating can be used. As this resin, a thermoplastic resin such as a fluorine resin can also be used. In recent years, lead-free solder has been rapidly developed. Due to a rise in the temperature of the reflow furnace due to the lead-free process, a higher Tg (vitrification temperature) of the base material and the build-up layer is required. It is necessary to consider the build-up core substrate and the build-up layer of the present invention.
【００３４】更に前記バリヤ層９をエンストリップＴＬ
−１４２濃縮液などで除去して第２積層品（図２
（ｃ））を得て、該第２積層品とプリプレグ１３を積層
し、加熱加圧してビルドアップコア基板（図２（ｄ））
を得る。ここで、前記バリヤ層の材質はＴｉ、Ｓｎ、Ｎ
ｉまたはそれらの合金、前記ポスト形成層の材質はＣｕ
またはその合金、前記キャリヤ層の材質はＣｕまたはそ
の合金が好適である。本発明では、バリヤ層９を正確な
エッチング深さのコントロール手段として用いることが
できる。Further, the barrier layer 9 is formed by en-strip TL
-142 concentrate to remove the second layered product (Fig. 2
(C)), the second laminate and the prepreg 13 are laminated, and heated and pressed to build up a core substrate (FIG. 2 (d)).
Get. Here, the material of the barrier layer is Ti, Sn, N
i or an alloy thereof, and the material of the post forming layer is Cu
Alternatively, the alloy and the material of the carrier layer are preferably Cu or an alloy thereof. In the present invention, the barrier layer 9 can be used as a means for controlling an accurate etching depth.
【００３５】図３を用いて本発明に係るビルドアップコ
ア基板の別の製造方法を説明する。熱・電気伝導性ポス
ト１６が複数個、林立する組立品（図１（ｄ））を作る
工程までは、図２で説明した工程が利用できる。次い
で、前記組立品（図３（ａ））の空洞部１８にスクリー
ンプリント法で、加熱して半硬化状の樹脂１４を充填す
る（図３（ｂ））。そして、前記キャリヤ層１１をエッ
チング除去する（図３（ｃ））。更に前記バリヤ層９を
エッチング除去し（図３（ｄ））、主面両側からプリプ
レグ１２、１３を積層し、加熱加圧してビルドアップコ
ア基板を得る（図３（ｅ））。Another method of manufacturing the build-up core substrate according to the present invention will be described with reference to FIG. The process described with reference to FIG. 2 can be used up to the process of forming an assembly (FIG. 1D) in which a plurality of the heat / electrically conductive posts 16 stand. Next, the semi-cured resin 14 is filled into the cavity 18 of the assembly (FIG. 3A) by heating by screen printing (FIG. 3B). Then, the carrier layer 11 is removed by etching (FIG. 3C). Further, the barrier layer 9 is removed by etching (FIG. 3D), and prepregs 12 and 13 are laminated from both sides of the main surface, and heated and pressed to obtain a build-up core substrate (FIG. 3E).
【００３６】図４に、本発明に係るビルドアップコア基
板１の部分断面斜視図を示す。複数の林立するＣｕなど
の熱・電気伝導性ポスト１６の外周を、絶縁材１７が取
り巻き、Ｆｅ−Ｎｉなどの低熱膨張係数の孔明き板１９
がその外周に設けられる。本発明に係るビルドアップコ
ア基板１の用途は、図５に例示するように、このビルド
アップコア基板１の上下にビルドアップ層２ａ、２ｂを
付加したビルドアップ配線基板３などである。一般にビ
ルドアップ配線基板とは、たとえばベース部分をガラス
エポキシ積層板とし、ベースの表面を接続するスルーホ
ールはエポキシ樹脂により埋められているものや、表面
実装をビルドアップしたもの、あるいは前記のビルドア
ップ配線基板と表面実装とを組合せたものを言う。これ
らのビルドアップ層２ａ上面及びビルドアップ層２ｂ下
面には、それぞれ配線導体層が形成される。ビルドアッ
プ層の数は、１層に限定されず複数層であることが多
い。FIG. 4 is a partial sectional perspective view of the build-up core substrate 1 according to the present invention. An insulating material 17 surrounds the outer periphery of a plurality of thermally and electrically conductive posts 16 made of Cu or the like, and a perforated plate 19 having a low coefficient of thermal expansion such as Fe-Ni is provided.
Is provided on the outer periphery thereof. The use of the build-up core board 1 according to the present invention is, for example, a build-up wiring board 3 in which build-up layers 2a and 2b are added above and below the build-up core board 1, as illustrated in FIG. Generally, a build-up wiring board is, for example, a base part made of a glass-epoxy laminate, and a through-hole connecting the surface of the base is filled with an epoxy resin, or a surface-mounted build-up, or the aforementioned build-up. It refers to a combination of a wiring board and surface mounting. A wiring conductor layer is formed on each of the upper surface of the build-up layer 2a and the lower surface of the build-up layer 2b. The number of build-up layers is not limited to one but is often a plurality.
【００３７】本発明のビルドアップコア基板１をビルド
アップ配線基板として使用する際、封入された熱・電気
伝導性ポストを例えば、レーザで開口して選択使用す
る。それにより極めて高精度に熱・電気伝導性ポストを
形成できる。この熱・電気伝導性ポストはサーマルビア
として機能し、サーマルビアを介して熱を効率よく伝達
する構成となる。When the build-up core substrate 1 of the present invention is used as a build-up wiring board, the encapsulated heat / electrically conductive posts are selectively used by opening them with a laser, for example. Thereby, the heat / electrically conductive post can be formed with extremely high precision. The heat / electrically conductive post functions as a thermal via, and has a configuration in which heat is efficiently transmitted through the thermal via.
【００３８】ビルドアップコア基板（１）にビルドアッ
プ層（２ａ、２ｂ）を付加した図５に例示するビルドア
ップ配線基板の製造は、特に限定されるものではなく前
述の製造方法を適宜組合せれば良い。例えば、ビルドア
ップコア基板（１）に回路パターンがパターンエッチン
グされた金属箔と、ビルドアップコア基板（１）と、プ
リプレグを重ねて加圧・加熱すれば良い。図６に示す、
より複雑なビルドアップ配線基板を製造することも容易
である。The manufacture of the build-up wiring board illustrated in FIG. 5 in which the build-up layers (2a, 2b) are added to the build-up core board (1) is not particularly limited, and the above-described manufacturing methods are appropriately combined. Good. For example, a metal foil obtained by pattern-etching a circuit pattern on the build-up core substrate (1), the build-up core substrate (1), and the prepreg may be overlaid and pressurized and heated. As shown in FIG.
It is also easy to manufacture a more complicated build-up wiring board.
【００３９】図６に示すビルドアップコア基板３の製造
方法を、図７及び図８を用いて説明する。図７（ａ）は
バリヤ層９の一方の面に複数の林立したＣｕなどの熱・
電気伝導性ポスト１６を、図７（ｂ）はプリプレグ１２
を、図７（ｃ）は０．４ｍｍピッチで直径０．３ｍｍの
穴が明けられたＦｅ−Ｎｉ合金などの孔明き板１９で、
例えばパターンエッチングで製造したものを示す。これ
らの熱・電気伝導性ポスト１６、プリプレグ１２、パタ
ーンエッチング品２０を、図７（ｄ）に示すように、積
層して、加熱された押板で加圧してラミネート品を製造
する。図８（ａ）は、図７（ｄ）で製造されたラミネー
ト品を、反転した状態で示した図である。このＦｅ−Ｎ
ｉ合金のキャリヤ層１１と、次いでＴｉバリヤ層９の一
部を、図８（ｂ）に示すようにエッチング除去する。次
にこれを、図８（ｃ）に示すプリプレグ１３と積層し
て、加熱加圧して図８（ｄ）に示すラミネート品、即ち
ビルドアップコア基板１が得られる。A method of manufacturing the build-up core substrate 3 shown in FIG. 6 will be described with reference to FIGS. FIG. 7 (a) shows the heat and heat of a plurality of forests such as Cu on one surface of the barrier layer 9.
FIG. 7 (b) shows the prepreg 12
FIG. 7C shows a perforated plate 19 made of Fe—Ni alloy or the like in which holes of 0.3 mm in diameter are formed at a pitch of 0.4 mm.
For example, one manufactured by pattern etching is shown. As shown in FIG. 7D, the heat / electrically conductive posts 16, the prepreg 12, and the pattern-etched product 20 are laminated and pressed with a heated pressing plate to produce a laminated product. FIG. 8A is a diagram showing the laminate manufactured in FIG. 7D in an inverted state. This Fe-N
The i-alloy carrier layer 11 and then a part of the Ti barrier layer 9 are etched away as shown in FIG. Next, this is laminated with the prepreg 13 shown in FIG. 8C, and heated and pressed to obtain a laminated product shown in FIG. 8D, that is, the build-up core substrate 1.
【００４０】熱膨張係数は、４２アロイが４．２ｐｐｍ
に対してＣｕは１６ｐｐｍと大きいが、本発明のビルド
アップコア基板では、例えば図４に模式図を示すように
Ｃｕ等の熱・電気伝導性ポスト１６に比べて、４２アロ
イ等の孔明き板１９の占める割合が圧倒的に多い。従っ
て、全体としてのビルドアップコア基板の熱膨張係数
は、４２アロイに極めて近く低いものとなる。Ｆｅ−Ｎ
ｉ系合金は、低熱膨張特性を付与する目的で用いるた
め、３０℃〜３００℃における平均熱膨張係数を４〜６
ｐｐｍ/℃の範囲の合金薄板を配置することが望まし
い。具体的に使用するＦｅ−Ｎｉ系合金としてはＦｅ−
４２％Ｎｉ合金、Ｆｅ−３６％Ｎｉ合金のいわゆるイン
バー合金、Ｆｅ−３１％Ｎｉ−５％Ｃｏ合金のいわゆる
スーパーインバー合金、Ｆｅ−２９％Ｎｉ−１７％Ｃｏ
合金等のＮｉ３０〜６０％、残部ＦｅあるいはＮｉの一
部をＣｏで置換したものを基本元素とするものが使用で
きる。このうち、例えばシリコンチップの上面に形成す
るには、シリコンチップ４の平均熱膨張係数に近似する
Ｆｅ−３６％Ｎｉ合金やＦｅ−３１％Ｎｉ−５％Ｃｏ合
金を用いることが望ましい。The thermal expansion coefficient of the 42 alloy was 4.2 ppm.
On the other hand, Cu is as large as 16 ppm, but in the build-up core substrate of the present invention, for example, as shown in the schematic diagram of FIG. The ratio of 19 is overwhelmingly large. Therefore, the thermal expansion coefficient of the build-up core substrate as a whole is very low, close to 42 alloy. Fe-N
Since the i-based alloy is used for the purpose of imparting low thermal expansion characteristics, the average thermal expansion coefficient at 30 ° C. to 300 ° C. is 4-6.
It is desirable to arrange alloy thin plates in the range of ppm / ° C. As a specific Fe—Ni alloy to be used, Fe—
42% Ni alloy, so-called invar alloy of Fe-36% Ni alloy, so-called super-invar alloy of Fe-31% Ni-5% Co alloy, Fe-29% Ni-17% Co
An alloy or the like having 30 to 60% of Ni and the balance of Fe or Ni partially substituted with Co as a basic element can be used. Among them, for example, to form on the upper surface of the silicon chip, it is desirable to use an Fe-36% Ni alloy or an Fe-31% Ni-5% Co alloy which is close to the average thermal expansion coefficient of the silicon chip 4.
【００４１】従来、接続信頼性を大きく阻害していた要
因として、シリコンチップと、基板又はインターポーザ
（熱膨張係数１６ｐｐｍ/℃程度）との差に起因した半
田ボール部の断線の問題がある。この問題に対して、基
板の基材を低熱膨張化すると同時に、放熱特性を付与で
きる本発明によると、シリコンチップで発生した熱を複
数の熱・電気伝導性ポスト１６を介して、基板の下面方
向及び水平方向へ拡散してやることができる。なお、熱
・電気伝導性ポストは導電性ポストとも呼ばれる。Conventionally, as one of the factors that greatly hindered the connection reliability, there is a problem of disconnection of the solder ball portion due to a difference between the silicon chip and the substrate or the interposer (coefficient of thermal expansion of about 16 ppm / ° C.). According to the present invention, it is possible to reduce the thermal expansion of the substrate of the substrate and at the same time impart heat radiation characteristics to the problem, and according to the present invention, the heat generated by the silicon chip is transferred to the lower surface of the substrate through the plurality of heat / electrically conductive posts 16. It can diffuse in the horizontal and horizontal directions. The heat / electrically conductive post is also called a conductive post.
【００４２】本発明で孔明き板１９にＦｅ−Ｎｉ合金を
用いる場合には、半導体チップ４とビルドアップ配線基
板３との間には、良好な熱膨張係数の傾斜，階層を得る
ことができ、ヒート・サイクル、ヒート・ショック等に
よるクラックなどによる信頼性低下を大幅に改善でき
る。図５に示す一実施例では、半導体チップ４を搭載す
るビルドアップ配線基板３、ビルドアップ配線基板３を
搭載するプリント配線板ＰＷＢ（図示せず）の熱膨張係
数は、各々、３．２ｐｐｍ/℃、８〜１０ｐｐｍ/℃、１
７ｐｐｍ/℃と、良好な熱膨張係数の傾斜，階層を示し
ている。When an Fe—Ni alloy is used for the perforated plate 19 in the present invention, a good gradient of thermal expansion coefficient and a good hierarchy can be obtained between the semiconductor chip 4 and the build-up wiring board 3. In addition, reliability deterioration due to cracks due to heat cycle, heat shock, etc. can be greatly improved. In one embodiment shown in FIG. 5, the build-up wiring board 3 on which the semiconductor chip 4 is mounted and the printed wiring board PWB (not shown) on which the build-up wiring board 3 is mounted have a thermal expansion coefficient of 3.2 ppm / ° C, 8-10 ppm / ° C, 1
7 ppm / ° C., which shows a good gradient and hierarchy of the coefficient of thermal expansion.
【００４３】図６に例示するビルドアップ配線基板にお
いては、図中にＶｃｃ、Ｖｓｓと示すように、電源電圧
層、アース層と回路構成に合わせて使い分けることが可
能となる。本発明によると、簡単にこのような構成を可
能とするため、チップのクロック周波数の増大により電
圧変動が生じやすくなっている現状において、安定した
電圧の供給と併せ、安定したアース（接地、グランドと
も呼ばれる）を可能とする。なお、図６では２層に重畳
された孔明き板１９の例を示したが、本発明によると何
層でも容易に製造できる。In the build-up wiring board illustrated in FIG. 6, as shown by Vcc and Vss in the drawing, it is possible to use the power supply voltage layer and the earth layer properly according to the circuit configuration. According to the present invention, in order to easily enable such a configuration, in the present situation where the voltage fluctuation is likely to occur due to an increase in the clock frequency of the chip, a stable ground (ground, ground) Also called). Although FIG. 6 shows an example of the perforated plate 19 superimposed on two layers, according to the present invention, any number of layers can be easily manufactured.
【００４４】図２と図３を用いて本発明に係るビルドア
ップコア基板の製造方法の一例を示したが、本発明はそ
れに限定されるものではなく、リールに巻かれた金属
箔、樹脂フィルムを用いてローラによって連続的にリー
ル・ツー・リール（reel-to-reel）工法でホトエッチン
グやラミネート工程までを連続的に処理することもでき
る。図１０に一例を示す。図１０（ａ）はリールに巻き
取られた状態を示し、その部分拡大図を図１０（ｂ）及
び図１０（ｃ）に示す。これは、例えば図２（ｄ）に対
応する。このようなリール形状にした場合には、ハンド
リング性が格段に向上して、電子パッケージの自動生産
が容易化する利点がある。An example of the method of manufacturing the build-up core substrate according to the present invention has been described with reference to FIGS. 2 and 3, but the present invention is not limited to this, and the present invention is not limited thereto. And a roller-to-reel (reel-to-reel) method can be used to continuously process up to the photoetching and laminating steps. FIG. 10 shows an example. FIG. 10 (a) shows a state of being wound on a reel, and FIGS. 10 (b) and 10 (c) are partially enlarged views thereof. This corresponds to, for example, FIG. In the case of such a reel shape, there is an advantage that handling properties are remarkably improved and automatic production of electronic packages is facilitated.
【００４５】本発明によると、熱・電気伝導性ポストを
複数個設けたインターポーザが容易に得られ、基板をエ
ッチングすることにより熱・電気伝導性ポストとして絶
縁基板より隔離された島状の熱・電気伝導性ポスト部分
が形成される。本発明の基板は優れたエッチング性を有
する導体板を用いるため、狭ピッチの高密度配線に好適
であることから、従来のビルドアップの積層枚数を少な
くできる。そのため、本発明の基板を用いれば、基板そ
のものの配線密度を高めることができ、本発明の基板を
積層したビルドアップ配線基板や、たとえばフリップチ
ップ実装、Wafer Level CSP等に特に有効である。ま
た、ビルドアップ層の層数の低減は、コストダウンに直
結する。According to the present invention, an interposer provided with a plurality of heat / electrically conductive posts can be easily obtained, and an island-shaped heat / electricity isolated from the insulating substrate as a heat / electrically conductive post by etching the substrate. An electrically conductive post portion is formed. Since the substrate of the present invention uses a conductive plate having excellent etching properties, it is suitable for high-density wiring with a narrow pitch, so that the number of conventional build-up layers can be reduced. Therefore, when the substrate of the present invention is used, the wiring density of the substrate itself can be increased, and it is particularly effective for a build-up wiring substrate on which the substrate of the present invention is laminated, for example, flip-chip mounting, Wafer Level CSP, and the like. Reducing the number of build-up layers directly leads to cost reduction.
【００４６】また本発明は、ビルドアップ配線基板を用
いて半導体装置とすることができる。本発明の半導体装
置としては、特に限定されるものではないが、半導体チ
ップからの信号を外部に導く半田ボールを介し、フリッ
プチップ実装とし、さらにプリント基板が複数枚積層さ
れたビルドアップ配線基板に信号が伝達される半導体装
置とすることができ、狭ピッチに好適なエッチング性に
優れた導体板を用いることから、ビルドアップ配線基板
に直接実装する半導体装置に特に好適である。Further, according to the present invention, a semiconductor device can be formed using a build-up wiring board. Although the semiconductor device of the present invention is not particularly limited, it is flip-chip mounted via a solder ball for guiding a signal from a semiconductor chip to the outside, and further mounted on a build-up wiring board in which a plurality of printed boards are stacked. Since the semiconductor device can transmit a signal and uses a conductive plate having a good etching property suitable for a narrow pitch, it is particularly suitable for a semiconductor device directly mounted on a build-up wiring board.
【００４７】また、本発明においては、狭ピッチの高密
度配線に好適であることから、本発明の基板を用いれ
ば、配線密度を高めることができるので、従来のビルド
アップの積層枚数を少なくできる。以上、本発明におい
て、バリヤ層（９）、ポスト形成層（１０）、キャリヤ
層（１１）、熱・電気伝導性ポスト（１６）、孔明き板
（１９）の好ましい材質は、各々、バリヤ層（９）はＮ
ｉ，Ｔｉ，Ｓｎなど、ポスト形成層（１０）はＣｕ、キ
ャリヤ層（１１）はＦｅ−Ｎｉ合金、熱・電気伝導性板
（１５）はＦｅ−Ｎｉ合金、熱・電気伝導性ポスト（１
６）はＣｕ、孔明き板（１９）はＦｅ−Ｎｉ合金である
が、等価な作用効果を有するものであれば、本発明の技
術的思想が適用できる。In the present invention, since it is suitable for high-density wiring with a narrow pitch, the wiring density can be increased by using the substrate of the present invention. . As described above, in the present invention, preferred materials for the barrier layer (9), the post forming layer (10), the carrier layer (11), the heat / electrically conductive post (16), and the perforated plate (19) are each a barrier layer. (9) is N
For example, i, Ti, Sn, etc., the post forming layer (10) is Cu, the carrier layer (11) is an Fe-Ni alloy, the thermoelectrically conductive plate (15) is an Fe-Ni alloy, and the thermoelectrically conductive post (1).
6) is Cu, and the perforated plate (19) is an Fe-Ni alloy, but the technical idea of the present invention can be applied as long as it has an equivalent function and effect.
【００４８】[0048]
【発明の効果】バリヤ層を用いたエッチング法によるの
で、形状寸法のバラツキが極めて少ない熱・電気伝導性
ポストを封入した基板が得られる。また、短距離配線を
可能にするので、動作周波数の高速化に容易に対応でき
る。また、本発明によると、メタルコアを使用している
ので、寸法安定性に優れ、薄くても剛性が高いのでハン
ドリング性も良い上に、微細で固体（ソリッド）の熱・
電気伝導性ポストを利用するので、従来のようにコアー
基板のドリルやレーザによるスルーホールの穴あけ工程
が不要である。スルーホールの穴内面のメッキも不要で
ある。また、高密度に製造可能なのでビルドアップ層の
上下両面が有効に使えるので、層数の減少によるコスト
ダウンも可能である。According to the etching method using the barrier layer, it is possible to obtain a substrate enclosing the heat and electric conductive posts with extremely small variation in shape and size. Further, since short-distance wiring is enabled, it is possible to easily cope with an increase in operating frequency. Further, according to the present invention, since the metal core is used, the dimensional stability is excellent, and the rigidity is high even if it is thin.
Since the electrically conductive post is used, a drilling process of a through hole by a drill or a laser for the core substrate as in the related art is not required. No plating is necessary on the inner surface of the through-hole. In addition, since it can be manufactured at a high density, the upper and lower surfaces of the build-up layer can be effectively used, so that the cost can be reduced by reducing the number of layers.
【図１】本発明に係るビルドアップコア基板のパターン
エッチング品の一例を示す模式図である。FIG. 1 is a schematic view showing an example of a pattern-etched product of a build-up core substrate according to the present invention.
【図２】本発明に係るビルドアップコア基板の一製造方
法を示す図である。FIG. 2 is a view illustrating a method of manufacturing a build-up core substrate according to the present invention.
【図３】本発明に係るビルドアップコア基板の別の製造
方法を示す図である。FIG. 3 is a view showing another method of manufacturing the build-up core substrate according to the present invention.
【図４】本発明に係るビルドアップコア基板の斜視・部
分断面模式図である。FIG. 4 is a schematic perspective and partial sectional view of a build-up core substrate according to the present invention.
【図５】本発明に係るビルドアップ配線基板の一例を示
す模式図である。FIG. 5 is a schematic view showing an example of a build-up wiring board according to the present invention.
【図６】本発明に係る別のビルドアップ配線基板の模式
図である。FIG. 6 is a schematic view of another build-up wiring board according to the present invention.
【図７】図６に示すビルドアップコア基板の製造工程の
一部を示す図である。FIG. 7 is a view illustrating a part of a manufacturing process of the build-up core substrate illustrated in FIG. 6;
【図８】図６に示すビルドアップコア基板の製造工程の
残部を示す図である。FIG. 8 is a view showing the remaining part of the manufacturing process of the build-up core substrate shown in FIG. 6;
【図９】本発明に係るビルドアップ配線基板の放熱の状
況を示す模式図である。FIG. 9 is a schematic diagram showing a state of heat radiation of the build-up wiring board according to the present invention.
【図１０】本発明に係るビルドアップコア基板の更に別
の製造方法を示す図である。FIG. 10 is a view showing still another method of manufacturing the build-up core substrate according to the present invention.
【図１１】従来のビルドアップ配線基板を示す図であ
る。FIG. 11 is a view showing a conventional build-up wiring board.
【図１２】従来のエッチング方法の問題点を説明する図
である。FIG. 12 is a diagram illustrating a problem of a conventional etching method.
１．ビルドアップコア基板、２ａ．上側ビルドアップ
層、２ｂ．下側ビルドアップ層、３．ビルドアップ配線
基板、４．半導体チップ、５ａ、５ｂ．半田ボール、
６．アンダーフィル、７．配線パターン、８．スルーホ
ール、９．バリヤ層、１０．ポスト形成層、１１．キャ
リヤ層、１３．プリプレグ、１４．充填樹脂、１５．熱
・電気伝導性板、１６．熱・電気伝導性ポスト、１７．
絶縁材、１８．空洞部、１９．孔明き板1. Build-up core substrate, 2a. Upper build-up layer, 2b. 2. lower build-up layer; 3. Build-up wiring board; Semiconductor chips, 5a, 5b. Solder balls,
6. Underfill, 7. 7. wiring pattern; 8. through hole, 10. barrier layer; 10. post-forming layer; 12. carrier layer; Prepreg, 14. 14. filled resin; 15. heat and electric conductive plate; 17. thermal and electrical conductive posts;
Insulation, 18. Cavity, 19. Perforated plate
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