【０００１】[0001]
【発明の属する技術分野】本発明は、各画素に対応する
トランジスタを有した、いわゆるアクティブマトリクス
液晶表示素子に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a so-called active matrix liquid crystal display device having a transistor corresponding to each pixel.
【０００２】[0002]
【従来の技術】近年、液晶表示素子の大型化、高精細
化、高画質化が急激に進んでおり、これらの要求を満た
すための取り組みが盛んに行われている。特に、画質の
課題としては、フリッカの低減が重要であり、近年の大
型化、高精細化によってますます深刻な課題になりつつ
ある。2. Description of the Related Art In recent years, liquid crystal display devices have been rapidly increasing in size, definition, and image quality, and efforts have been made to satisfy these requirements. In particular, as an issue of image quality, reduction of flicker is important, and it is becoming more and more serious due to recent increase in size and definition.
【０００３】大型化、高精細化が進むと、アクティブマ
トリクス表示を行う、画素のトランジスタのゲ−ト電極
に入力されるパルスは、給電端ではほぼ矩形波で入力さ
れるのに対し、終電端では、負荷が大きいために、波形
がなまってくる。この影響により、再充電と呼ばれる現
象が終電端で大きくなり、結果的に、例えば画面の左側
と右側とで画素に保持される電位が異なってしまう。こ
の場合、偶フレ−ムと奇フレ−ムとで同じ大きさの電圧
が液晶に印加されるように対向電位を決定する際に、画
面の場所によって、とるべき対向電位の値が異なってし
まう。この場合、通常は平均的な値を設定することにな
るが、この結果、画面の特定の場所にはフリッカと呼ば
れるちらつきが見られ、画質上の大きな問題となる。こ
れに対する対策としては、トランジスタのゲ−トとドレ
インの間の容量が、突き抜け電圧と呼ばれる値に影響す
ることを利用し、この容量値を画面の場所によって、少
しずつ異なった値になるように設定することで、フリッ
カを低減するという方法等が用いられている。[0005] As the size and resolution increase, the pulse input to the gate electrode of the transistor of the pixel, which performs active matrix display, is input as a substantially rectangular wave at the power supply terminal, whereas it is input at the power supply terminal. Then, the waveform becomes dull due to the large load. Due to this effect, a phenomenon called recharging increases at the terminal end, and as a result, for example, the potential held in the pixel differs between the left side and the right side of the screen. In this case, when the opposing potential is determined so that the same voltage is applied to the liquid crystal in the even frame and the odd frame, the value of the opposing potential to be taken differs depending on the location of the screen. . In this case, an average value is usually set, but as a result, flicker called flicker is observed at a specific location on the screen, which is a serious problem in image quality. As a countermeasure against this, utilizing the fact that the capacitance between the gate and the drain of the transistor affects a value called a punch-through voltage, this capacitance value is changed slightly depending on the location of the screen. A method of reducing flicker by setting is used.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、前述の
ようにゲ−トとドレイン間の容量を設定したつもりで
も、実際には、ゲ−トとドレイン電極パタ−ンを形成す
る際に、それぞれのパタ−ンを作成するためのフォトマ
スクに合わせずれが生じ、絶縁膜を介したゲ−ト電極
と、ドレイン電極とのオ−バラップ領域の面積がばらつ
き、この結果フリッカが低減されずに残ってしまうとい
う問題があった。これに対する対策としては例えば、特
開平６−６７１９９号公報や、特開平８−８４３２号公
報などに開示されているように、ドレイン電極、及びゲ
−ト電極を、互いに十字型にクロスオ−バ−させること
により、合わせずれに対して容量値が影響を受けないよ
うにする方法が提案されている。しかしながら、この場
合、オ−バラップ領域を形成する四角形の一辺は、構成
上、トランジスタのゲ−ト幅に等しい長さになる。トラ
ンジスタのゲ−ト幅は、画素に信号を書き込むために、
ある程度大きくする必要がある。従ってむやみにゲ−ト
とドレイン間の容量を大きくしないためにはドレイン電
極の幅をできるだけ小さくしなければならないがそうす
るとドレイン電極幅のばらつきが無視できなくなる。一
方、別の対策としては例えば、特開平５−１１９３４７
号公報などに開示されているように、トランジスタを２
つ並列につなげ、第一のトランジスタと第二のトランジ
スタとでそれぞれソ−ス電極、及びドレイン電極を、互
いに上下関係が逆になるように配置接続することによっ
て、合わせずれをキャンセルする方法が提案されてい
る。しかしながら、この場合、ゲ−ト電極パタ−ン、又
はドレイン電極パタ−ンのどちらかの、角の部分の形状
が、構成上、オ−バラップ面積に影響する。パタ−ン形
状は、フォト工程や、ドライエッチ、又はウェットエッ
チ工程等に依存し、面内ばらつきや、パネル間でのばら
つきが大きい。従って、容量値のばらつきが依然として
残る可能性がある。However, even though the capacitance between the gate and the drain is intended to be set as described above, in actuality, when forming the gate and the drain electrode pattern, each of them is required. A misalignment occurs in the photomask for forming the pattern, and the area of the overlap region between the gate electrode and the drain electrode via the insulating film varies. As a result, flicker remains without being reduced. There was a problem that it would. As a countermeasure against this, for example, as disclosed in JP-A-6-67199 and JP-A-8-8432, the drain electrode and the gate electrode are cross-over each other in a cross shape. A method has been proposed in which the capacitance value is not affected by misalignment. However, in this case, one side of the rectangle forming the overlap region has a length equal to the gate width of the transistor due to the configuration. The gate width of the transistor is
It needs to be increased to some extent. Therefore, the width of the drain electrode must be reduced as much as possible in order not to increase the capacitance between the gate and the drain unnecessarily. However, in this case, the variation in the drain electrode width cannot be ignored. On the other hand, as another countermeasure, for example, Japanese Unexamined Patent Application Publication No.
As disclosed in Japanese Unexamined Patent Publication No.
A method of canceling misalignment by connecting the first transistor and the second transistor so that the source electrode and the drain electrode of the first transistor and the second transistor are arranged so that the upper and lower relations thereof are opposite to each other is proposed. Have been. However, in this case, the shape of the corner portion of either the gate electrode pattern or the drain electrode pattern affects the overlap area in terms of configuration. The pattern shape depends on a photo process, a dry etching process, a wet etching process, or the like, and has large in-plane variations and variations between panels. Therefore, the variation in the capacitance value may still remain.
【０００５】本発明は、以上のような課題を解決するた
めになされたものであり、フリッカを、画質上問題とな
らない水準にまで低減させるために、トランジスタ構造
について工夫を施したものである。The present invention has been made to solve the above-described problems, and has been devised with regard to a transistor structure in order to reduce flicker to a level that does not cause a problem in image quality.
【０００６】[0006]
【課題を解決するための手段】本発明の液晶表示素子
は、フォトマスクの合わせずれが原因となって起こるフ
リッカを最小限に抑制するためにトランジスタの構造に
工夫を施したものである。具体的には、トランジスタの
ゲ−ト電極が、環状の構造となるようにしている。ここ
で、一般に大型、高精細の液晶表示素子には、画素トラ
ンジスタの構造として、ボトムゲ−ト構造がよく用いら
れ、この際、ゲ−ト電極とソ−ス電極、及びドレイン電
極とは、絶縁膜を介して互いに、一部の領域でオ−バラ
ップしている。これにより、ゲ−ト−ソ−ス間容量、及
びゲ−ト−ドレイン間容量が形成される。このようなオ
−バラップ部を形成するために、さらに、ソ−ス電極、
及びドレイン電極のどちらか一方のみが、環状の構造を
有するようにし、他方は島状の構造となるように構成し
ている。このようにすることによって、従来の方法で問
題となっている、合わせずれや、パタ−ン形状ばらつ
き、及び線幅ばらつき、さらには容量値が大きくなりす
ぎるなどの影響を受けることなくオ−バラップ容量を形
成でき、フリッカの低減に有効である。前述のようなト
ランジスタ構造の場合、ゲ−ト電極、ソ−ス電極、ドレ
イン電極は、島状構造のパタ−ンの中心点を原点とした
場合、全て原点対称の形状となっている。従って、合わ
せずれとして考え得る最大の量以上のオ−バラップ分を
有していさえすれば、上下、左右のいずれの方向に対す
る合わせずれに対しても、容量値は変動しない。さら
に、パタ−ン形状に関しては、例えばゲ−ト電極、ソ−
ス電極、及びドレイン電極の全てを、外枠、内枠共に長
方形、すなわち頂点部の角度を直角になるようにパタ−
ン設計した場合、実際のパタ−ン形成後は角が丸くな
る。ここで、この形状が、面内、或いはパネル間で、一
般にはばらつきを有するが、少なくとも同一の画素内に
おいて、ゲ−ト電極、ソ−ス電極、及びドレイン電極の
頂点部のパタ−ン形状は、ほぼ同一の傾向にあるため、
ゲ−ト−ソ−ス間、及びゲ−ト−ドレイン間のオ−バラ
ップ分は結果的には、面内、或いはパネル間で、ほぼ一
定となる。In the liquid crystal display device of the present invention, the structure of the transistor has been devised in order to minimize flicker caused by misalignment of the photomask. Specifically, the gate electrode of the transistor has an annular structure. Here, in general, a bottom gate structure is often used as a pixel transistor structure for a large-sized, high-definition liquid crystal display element. In this case, the gate electrode is insulated from the source electrode and the drain electrode. Some areas overlap with each other via the membrane. As a result, a gate-source capacitance and a gate-drain capacitance are formed. In order to form such an overlap portion, a source electrode,
Only one of the drain electrode and the drain electrode has an annular structure, and the other has an island-like structure. By doing so, the overlap can be prevented without being affected by misalignment, pattern shape variation, line width variation, and excessively large capacitance value, which are problems in the conventional method. A capacitor can be formed, which is effective in reducing flicker. In the above-described transistor structure, the gate electrode, source electrode, and drain electrode are all symmetrical with respect to the origin when the center point of the island-shaped pattern is taken as the origin. Therefore, the capacitance value does not fluctuate with respect to the misalignment in any of the up, down, left, and right directions as long as it has an overlap amount equal to or larger than the maximum amount that can be considered as the misalignment. Further, regarding the pattern shape, for example, a gate electrode,
The outer and inner frames of both the source electrode and the drain electrode are patterned in a rectangular shape, that is, the vertices are at right angles.
When the pattern is designed, the corner becomes round after the actual pattern is formed. Here, although this shape generally varies within a plane or between panels, at least within the same pixel, the pattern shape of the apex of the gate electrode, source electrode, and drain electrode is obtained. Have almost the same tendency,
As a result, the overlap between the gate and the source and between the gate and the drain is substantially constant in the plane or between the panels.
【０００７】以上のように、フォトマスクの合わせずれ
によるゲ−ト−ドレイン間のオ−バラップ面積の変動を
抑制するために、トランジスタのゲ−ト電極と、ソ−ス
又はドレイン電極のうちどちらか一方のみとを、環状の
構造となるようにすることにより、大型、高精細の液晶
表示素子に対しても、フリッカレベルの小さい、すなわ
ち高画質品位を保持した液晶表示素子を実現することが
できる。As described above, in order to suppress the variation of the overlap area between the gate and the drain due to misalignment of the photomask, either the gate electrode of the transistor or the source or the drain electrode must be used. By making only one of them an annular structure, it is possible to realize a liquid crystal display element having a small flicker level, that is, maintaining high image quality, even for a large, high-definition liquid crystal display element. it can.
【０００８】[0008]
【発明の実施の形態】（実施の形態１）まず、従来にお
ける画素内のトランジスタ、及びその他の配置構造につ
いて述べる。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS (Embodiment 1) First, a conventional transistor in a pixel and other arrangement structures will be described.
【０００９】１画素内におけるパタ−ンの上面図および
断面図を図１（ａ）および図１（ｂ）にそれぞれ示す。
図１において、ソ−ス電極２、ドレイン電極３が、ゲ−
ト電極６の真上において、領域の一部がオ−バラップし
た形でパタ−ン化されている。この構成の場合、ゲ−ト
電極６とドレイン電極３をそれぞれパタ−ン化するため
のフォトリソ工程において、互いの工程間で、マスクの
合わせずれが生じた場合、オ−バラップ部の面積が、所
望の値とずれてしまう。この結果、ゲ−トパルスがオフ
する際の、突き抜け電圧と呼ばれる画素電位の変化が、
画素間でばらつき、フリッカが生じる。FIGS. 1A and 1B show a top view and a cross-sectional view of a pattern in one pixel, respectively.
In FIG. 1, the source electrode 2 and the drain electrode 3 are
Immediately above the gate electrode 6, a part of the region is patterned in an overlapping manner. In the case of this configuration, in the photolithography process for patterning the gate electrode 6 and the drain electrode 3 respectively, if there is a misalignment of the mask between the processes, the area of the overlap portion is reduced. It deviates from the desired value. As a result, when the gate pulse is turned off, a change in the pixel potential called a punch-through voltage occurs.
Variation between pixels causes flicker.
【００１０】以上が従来の画素構成の説明であり、以下
に本発明における実施の形態１の画素構成について述べ
る。実施の形態１における、１画素内におけるパタ−ン
の上面図および断面図を図２（ａ）および図２（ｂ）に
それぞれ示す。The above is the description of the conventional pixel configuration. Hereinafter, the pixel configuration according to the first embodiment of the present invention will be described. FIGS. 2A and 2B are a top view and a cross-sectional view of a pattern in one pixel according to the first embodiment.
【００１１】図２において、ゲ−トライン５に接続され
ているゲ−ト電極６は、環状のパタ−ン構成となってお
り、さらに同じくソ−スライン１に接続されているソ−
ス電極２も、ゲ−ト電極６と同様に、環状のパタ−ン構
成となっており、かつ、それぞれ一部の領域でオ−バラ
ップしており、ゲ−ト−ソ−ス間で容量を形成してい
る。一方、ドレイン電極３は、ゲ−ト電極６の内側の空
白部分に、環状ではなく島状に形成されており、かつ、
同じくそれぞれの電極は一部の領域でオ−バラップして
おり、ゲ−ト−ドレイン間で容量を形成している。以上
のように、オ−バラップ領域が四方で囲むような構成と
なっていることから、ゲ−ト−ソ−ス間容量、及びゲ−
ト−ドレイン間容量は共に、上下方向、左右方向のどの
方向に、両者の相対的な位置関係がずれた場合において
も、全体としての容量値は不変となり、この結果、画素
間での突き抜け電圧がばらつかないため、フリッカが大
幅に低減され、高品位の画像が得られる。In FIG. 2, a gate electrode 6 connected to a gate line 5 has an annular pattern structure, and further has a source electrode connected to a source line 1.
Similarly to the gate electrode 6, the gate electrode 2 also has an annular pattern configuration and overlaps in a part of each region, so that the capacitance between the gate and the source is increased. Is formed. On the other hand, the drain electrode 3 is formed not in a ring shape but in an island shape in a blank portion inside the gate electrode 6, and
Similarly, each electrode overlaps in a part of the region, and forms a capacitance between the gate and the drain. As described above, since the overlap region is surrounded by four sides, the gate-source capacitance and the gate-source capacitance are reduced.
Regardless of whether the relative positional relationship between the to-drain capacitance and the up-down direction or the left-right direction is displaced, the overall capacitance value remains unchanged, and as a result, the penetration voltage between pixels Since there is no variation, flicker is greatly reduced, and a high-quality image can be obtained.
【００１２】尚、本実施の形態においては、ドレイン電
極側が孤立しているため、画素電位と接続するために、
透明電極４を用いて配線を設けている。この際に、ゲ−
ト電極６、及びソ−ス電極２とはパッシベ−ション用絶
縁膜８を介してオ−バラップしているので、ショ−トは
していないが容量は若干形成されることになる。In this embodiment, since the drain electrode side is isolated, in order to connect to the pixel potential,
The wiring is provided using the transparent electrode 4. At this time,
Since the gate electrode 6 and the source electrode 2 overlap with each other with the passivation insulating film 8 interposed therebetween, the capacitor is slightly formed although a short circuit is not performed.
【００１３】さらに、本実施の形態とは逆に、ドレイン
電極側を環状の構造にしてもよいが、この際には逆に、
ソ−ス電極側が孤立してしまうため、同様に透明電極４
を用いてソ−スライン１に接続する必要がある。この構
成にした場合の利点は、ドレイン電極側の接続は、ゲ−
ト電極６とオ−バラップすることなしにできるため、突
き抜け容量がばらつく余分な原因を排除できる点であ
り、一方欠点としては、ソ−スライン側にも透明電極４
との接続のためのコンタクト領域が必要となり、不良に
よる歩留まり低下の原因となることである。従って、何
をより重視するかを判断した上で、どちらを選択するか
を決定すればよい。しかしながらドレイン電極側を環状
の構造にすることにより、ゲートドレイン間容量の設定
範囲をより広くとることができるので、設計上はこの構
成が好ましい場合がある。Furthermore, contrary to the present embodiment, the drain electrode side may have a ring-shaped structure.
Since the source electrode side is isolated, the transparent electrode 4
Must be connected to the source line 1. The advantage of this configuration is that the connection on the drain electrode side is
Since it can be performed without overlapping with the gate electrode 6, an extra cause of variation in penetration capacity can be eliminated. On the other hand, the disadvantage is that the transparent electrode 4 is also provided on the source line side.
This requires a contact region for connection with the semiconductor device, which causes a decrease in yield due to a defect. Therefore, it is only necessary to determine what is to be emphasized before determining which to select. However, by setting the drain electrode side in an annular structure, the setting range of the gate-to-drain capacitance can be made wider, so this configuration may be preferable in design.
【００１４】なお、ゲート電極などの環状パターンとし
て、本実施の形態では正方形の場合を示したが、これに
限るものではなく、点対称のパターンであればよい。例
えば長方形、６角形、８角形、楕円形などが可能であ
る。In the present embodiment, the annular pattern such as the gate electrode is a square, but the present invention is not limited to this, and any pattern having a point symmetry may be used. For example, a rectangle, a hexagon, an octagon, an ellipse, and the like are possible.
【００１５】[0015]
【発明の効果】本発明は、以上説明したような形態で実
施され、以下に記載されるような効果を奏する。すなわ
ち、フォトマスクの合わせずれによるゲ−ト−ドレイン
間のオ−バラップ面積の変動を抑制するために、トラン
ジスタのゲ−ト電極と、ソ−ス又はドレイン電極のうち
どちらか一方のみとを、環状の構造となるようにするこ
とにより、大型、高精細の液晶表示素子に対しても、フ
リッカレベルの小さい、すなわち高画質品位を保持した
液晶表示素子を実現することができる。The present invention is embodied in the form described above and has the following effects. That is, in order to suppress a change in the overlap area between the gate and the drain due to misalignment of the photomask, only the gate electrode of the transistor and either the source or the drain electrode are connected. By adopting the ring-shaped structure, a liquid crystal display element having a small flicker level, that is, maintaining high image quality can be realized even for a large-sized, high-definition liquid crystal display element.
【図１】アレイ基板上パタ−ンの従来例の１画素内にお
ける上面及び断面を示す説明図FIG. 1 is an explanatory view showing a top surface and a cross section in one pixel of a conventional example of a pattern on an array substrate.
【図２】実施の形態１のアレイ基板上パタ−ンの１画素
内における上面及び断面を示す説明図FIG. 2 is an explanatory view showing a top surface and a cross section in one pixel of the pattern on the array substrate according to the first embodiment;
【符号の説明】 １ ソ−スライン ２ ソ−ス電極 ３ ドレイン電極 ４ 透明電極 ５ ゲ−トライン ６ ゲ−ト電極 ７ シリコン膜 ７a シリコン膜（ノンド−プ層） ７a シリコン膜（ｎ＋ド−プ層） ８ パッシベ−ション用絶縁膜 ９ コンタクト部 10 アレイ用ガラス基板 11 ゲ−ト絶縁膜[Description of Signs] 1 Source line 2 Source electrode 3 Drain electrode 4 Transparent electrode 5 Gate line 6 Gate electrode 7 Silicon film 7a Silicon film (non-doped layer) 7a Silicon film (n + dope layer) 8) Passivation insulating film 9 Contact part 10 Array glass substrate 11 Gate insulating film
フロントページの続き Ｆターム(参考） 2H092 JA26 JA38 JA42 JA46 MA14 NA01 5C094 AA03 BA03 BA43 CA19 DA13 EA03 EA04 EA07 FA04 5F110 AA02 AA26 AA30 BB01 CC07 DD02 EE24 GG02 HK09 HM04Continued on the front page F term (reference) 2H092 JA26 JA38 JA42 JA46 MA14 NA01 5C094 AA03 BA03 BA43 CA19 DA13 EA03 EA04 EA07 FA04 5F110 AA02 AA26 AA30 BB01 CC07 DD02 EE24 GG02 HK09 HM04
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| Date | Code | Title | Description |
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| A711 | Notification of change in applicant | Free format text:JAPANESE INTERMEDIATE CODE: A711 Effective date:20061109 |