【０００１】[0001]
【発明が属する技術分野】本発明は、半導体装置の製造
方法及び半導体装置に係り、特に半導体基板に対して斜
め方向にエッチングを行うエッチング方法に関する。The present invention relates to a method for manufacturing a semiconductor device and a semiconductor device, and more particularly to an etching method for etching a semiconductor substrate in an oblique direction.
【０００２】[0002]
【従来の技術】半導体装置の製造工程におけるエッチン
グ工程において、半導体基板に対して任意の角度をつけ
て斜め方向にエッチングを行いたい場合がある。以下、
従来の半導体装置の製造方法について説明する。2. Description of the Related Art In an etching process in a semiconductor device manufacturing process, there is a case where it is desired to perform etching in an oblique direction at an arbitrary angle with respect to a semiconductor substrate. Less than,
A conventional method for manufacturing a semiconductor device will be described.
【０００３】図６は、従来の半導体装置の製造方法につ
いて説明するための断面図である。先ず、図６（ａ）に
示すように、半導体基板１としてのシリコンウェハ上に
酸化膜２を２０ｎｍ程度形成し、この酸化膜２上に窒化
膜３を１５０ｎｍ程度形成する。そして、窒化膜３上に
レジストパターン４を形成する。次に、図６（ｂ）に示
すように、上記レジストパターン４をマスクとして、窒
化膜３及び酸化膜２をエッチングする。そして、レジス
トパターン４をプラズマアッシングにより除去する（図
示省略）。最後に、図６（ｃ）に示すように、窒化膜３
をマスクとして、シリコンウェハ１をエッチングし、溝
（トレンチ）４０を形成し、半導体装置を製造してい
た。FIG. 6 is a cross-sectional view for describing a conventional method of manufacturing a semiconductor device. First, as shown in FIG. 6A, an oxide film 2 is formed on a silicon wafer as a semiconductor substrate 1 to a thickness of about 20 nm, and a nitride film 3 is formed on the oxide film 2 to a thickness of about 150 nm. Then, a resist pattern 4 is formed on the nitride film 3. Next, as shown in FIG. 6B, the nitride film 3 and the oxide film 2 are etched using the resist pattern 4 as a mask. Then, the resist pattern 4 is removed by plasma ashing (not shown). Finally, as shown in FIG.
The silicon wafer 1 was etched using the mask as a mask to form a groove (trench) 40, thereby manufacturing a semiconductor device.
【０００４】[0004]
【発明が解決しようとする課題】上述したように、従来
の半導体装置の製造方法におけるエッチング工程では、
プラズマ中で生成したイオンをプラズマシース電位によ
り引き込み、被エッチング膜をエッチングしていた。こ
こで、プラズマシース電位は、シリコンウェハ１を保持
する下部電極の面に対して平行、すなわちシリコンウェ
ハ１と平行に形成される。また、エッチングは、プラズ
マシース面に対して垂直方向、すなわちシリコンウェハ
の表面に対して垂直方向に進行する。As described above, in the etching step in the conventional method for manufacturing a semiconductor device,
The ions generated in the plasma are attracted by the plasma sheath potential to etch the film to be etched. Here, the plasma sheath potential is formed parallel to the surface of the lower electrode holding the silicon wafer 1, that is, parallel to the silicon wafer 1. The etching proceeds in a direction perpendicular to the plasma sheath surface, that is, in a direction perpendicular to the surface of the silicon wafer.
【０００５】従って、従来の半導体装置の製造方法にお
いては、シリコンウェハ１の表面に対して垂直方向にし
かエッチングできなかった。また、エッチング条件を変
更することによって、等方性イオンエッチングが可能で
ある。しかし、上記等方性エッチングを用いると、図６
（ｄ）に示すように、トレンチ４０のライン形状の両方
向にエッチングが進行してしまう問題があった。以上の
ように、従来の半導体製造方法では、シリコンウェハ１
の表面に対して任意の角度の斜め方向へのエッチングの
みを行うことができなかった。Therefore, in the conventional method for manufacturing a semiconductor device, etching can be performed only in a direction perpendicular to the surface of the silicon wafer 1. By changing the etching conditions, isotropic ion etching can be performed. However, using the above isotropic etching, FIG.
As shown in (d), there is a problem that the etching proceeds in both directions of the line shape of the trench 40. As described above, in the conventional semiconductor manufacturing method, the silicon wafer 1
It was not possible to perform only the etching in the oblique direction at an arbitrary angle on the surface.
【０００６】本発明は、上記従来の課題を解決するため
になされたもので、半導体基板の表面に対して斜め方向
にエッチング可能な半導体装置の製造方法を提供するこ
とを目的とする。An object of the present invention is to solve the above-mentioned conventional problems, and an object of the present invention is to provide a method of manufacturing a semiconductor device which can be etched obliquely to a surface of a semiconductor substrate.
【０００７】[0007]
【課題を解決する為の手段】請求項１の発明に係る半導
体装置の製造方法は、半導体基板上に絶縁膜を形成する
絶縁膜形成工程と、前記絶縁膜上にレジストパターンを
形成する工程と、前記レジストパターンをマスクとした
ドライエッチングにより、前記絶縁膜内に第１の溝を形
成する第１のエッチング工程と、前記レジストパターン
を除去する工程と、前記第１の溝の底部に残存する前記
絶縁膜内に、前記第１の溝の幅よりも小さい所定の幅で
前記第１の溝の側面を延長して前記半導体基板の表面に
達する第２の溝をドライエッチングにより形成する第２
のエッチング工程と、前記第２のエッチング工程終了後
に露出した前記半導体基板の表面から、前記第１の溝の
外側に向かって斜めに伸びる第３の溝を、前記半導体基
板内にドライエッチングにより形成する第３のエッチン
グ工程と、を含むことを特徴とするものである。According to a first aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising the steps of: forming an insulating film on a semiconductor substrate; and forming a resist pattern on the insulating film. A first etching step of forming a first groove in the insulating film by dry etching using the resist pattern as a mask, a step of removing the resist pattern, and a step of removing the resist pattern at the bottom of the first groove. A second groove formed in the insulating film by dry etching to extend a side surface of the first groove with a predetermined width smaller than the width of the first groove and reach a surface of the semiconductor substrate;
Forming a third groove obliquely extending toward the outside of the first groove from the surface of the semiconductor substrate exposed after completion of the second etching step in the semiconductor substrate by dry etching. And a third etching step.
【０００８】請求項２の発明に係る半導体装置の製造方
法は、請求項１に記載の製造方法において、前記第１の
エッチング工程で、前記絶縁膜の所定部分を所定の深さ
だけエッチングすることにより、膜厚が薄い絶縁膜と、
その周辺の膜厚が厚い絶縁膜とで囲まれる前記第１の溝
を形成することを特徴とするものである。According to a second aspect of the present invention, in the method of manufacturing a semiconductor device according to the first aspect, in the first etching step, a predetermined portion of the insulating film is etched to a predetermined depth. With this, a thin insulating film,
The first groove is formed so as to be surrounded by an insulating film having a large thickness around the first groove.
【０００９】請求項３の発明に係る半導体装置の製造方
法は、請求項２に記載の製造方法において、前記第３の
エッチング工程で、前記膜厚が薄い絶縁膜と前記膜厚が
厚い絶縁膜の表面に電子が帯電し、この電子により半導
体基板の表面に引き寄せられる空孔濃度の差によって前
記半導体基板の上層に電位勾配が生じることを特徴とす
るものである。According to a third aspect of the present invention, in the method of manufacturing a semiconductor device according to the second aspect, in the third etching step, the insulating film having a small thickness and the insulating film having a large thickness are provided. The surface of the semiconductor substrate is charged with electrons, and a difference in the concentration of vacancies attracted to the surface of the semiconductor substrate by the electrons causes a potential gradient in the upper layer of the semiconductor substrate.
【００１０】請求項４の発明に係る半導体装置の製造方
法は、請求項３に記載の製造方法において、前記第３の
エッチング工程で、前記電位勾配は、前記膜厚が薄い絶
縁膜が上部に形成された部分から、前記膜厚が厚い絶縁
膜が上部に形成された部分に向かって生じることを特徴
とするものである。According to a fourth aspect of the present invention, in the method of manufacturing a semiconductor device according to the third aspect, in the third etching step, the potential gradient is such that the insulating film having a small thickness is formed on an upper portion. It is characterized in that the thick insulating film is formed from the formed portion to the portion formed on the upper portion.
【００１１】請求項５の発明に係る半導体装置の製造方
法は、請求項３に記載の製造方法において、前記第３の
エッチング工程で、前記電位勾配は、プラズマシース電
位により前記半導体基板上に引き込まれたイオンの、前
記半導体基板への進入方向を曲げることを特徴とするも
のである。According to a fifth aspect of the present invention, in the manufacturing method of the third aspect, in the third etching step, the potential gradient is drawn onto the semiconductor substrate by a plasma sheath potential. The direction in which the ions enter the semiconductor substrate is bent.
【００１２】請求項６の発明に係る半導体装置の製造方
法は、請求項５に記載の製造方法において、前記第３の
エッチング工程で、前記イオンの前記半導体基板への進
入角度は、前記膜厚の薄い絶縁膜の膜厚により変化する
ことを特徴とするものである。According to a sixth aspect of the present invention, in the method of manufacturing a semiconductor device according to the fifth aspect, in the third etching step, the angle at which the ions enter the semiconductor substrate is determined by the film thickness. It varies with the thickness of the thin insulating film.
【００１３】請求項７の発明に係る半導体装置の製造方
法は、請求項６に記載の製造方法において、前記第３の
エッチング工程で、前期膜厚が薄い場合には、前期イオ
ンの前記半導体基板への進入角度が垂直方向に対して大
きくなることを特徴とするものである。According to a seventh aspect of the present invention, in the method of manufacturing a semiconductor device according to the sixth aspect of the present invention, in the third etching step, when the film thickness is small in the third etching step, the semiconductor substrate of the ions is used. Is characterized in that the angle of approach to becomes larger in the vertical direction.
【００１４】請求項８の発明に係る半導体装置の製造方
法は、請求項２に記載の製造方法において、前記第１の
エッチング工程で、前記絶縁膜の前記所定部分を、前記
第３のエッチング工程でマスクとして用いることがで
き、且つ前記電位勾配が生じるような膜厚にエッチング
することを特徴とするものである。According to an eighth aspect of the present invention, in the method for manufacturing a semiconductor device according to the second aspect, in the first etching step, the predetermined portion of the insulating film is removed by the third etching step. And etching is performed so that the potential gradient is generated.
【００１５】請求項９の発明に係る半導体装置の製造方
法は、請求項２に記載の製造方法において、前記第３の
エッチング工程で、前記膜厚が薄い絶縁膜と前記膜厚が
厚い絶縁膜との膜厚差によって、前記イオンの前記半導
体基板表面への進入方向を制限することを特徴とするも
のである。According to a ninth aspect of the present invention, in the manufacturing method of the second aspect, in the third etching step, the insulating film having a small thickness and the insulating film having a large thickness are provided. The direction in which the ions enter the surface of the semiconductor substrate is restricted by the difference in film thickness between the semiconductor substrate and the semiconductor substrate.
【００１６】請求項１０の発明に係る半導体装置の製造
方法は、請求項２に記載の製造方法において、前記第２
のエッチング工程で、前記膜厚の薄い絶縁膜が順テーパ
形状となるように、前記第２の溝を形成することを特徴
とするものである。According to a tenth aspect of the present invention, there is provided a method of manufacturing a semiconductor device according to the second aspect, wherein
Forming the second groove in the etching step so that the thin insulating film has a forward tapered shape.
【００１７】請求項１１の発明に係る半導体装置の製造
方法は、請求項１に記載の製造方法において、前記第２
のエッチング工程で、前記第２の溝を、その開口幅が
０．１μｍ以下となるように形成することを特徴とする
ものである。According to an eleventh aspect of the present invention, in the method of manufacturing the semiconductor device according to the first aspect,
In the etching step, the second groove is formed so that the opening width thereof is 0.1 μm or less.
【００１８】請求項１２の発明に係る半導体装置の製造
方法は、請求項１に記載の製造方法において、前記第２
のエッチング工程では、１．５Ｐａ以下の圧力で、且つ
塩素を含有するエッチングガスを用いてエッチングが行
われることを特徴とするものである。According to a twelfth aspect of the present invention, there is provided a method of manufacturing a semiconductor device according to the first aspect, wherein
In the etching step, etching is performed at a pressure of 1.5 Pa or less and using an etching gas containing chlorine.
【００１９】請求項１３の発明に係る半導体装置の製造
方法は、請求項１に記載の製造方法において、前記第３
のエッチング工程では、２．５Ｐａ以上の圧力で、且つ
塩素と酸素を含有するエッチングガスを用いてエッチン
グが行われることを特徴とするものである。According to a thirteenth aspect of the present invention, there is provided a method of manufacturing a semiconductor device according to the first aspect, wherein
In the etching step, etching is performed at a pressure of 2.5 Pa or more and using an etching gas containing chlorine and oxygen.
【００２０】請求項１４の発明に係る半導体装置の製造
方法は、請求項１に記載の製造方法において、前記絶縁
膜形成工程は、前記半導体基板上に酸化膜を形成する酸
化膜形成工程と、この酸化膜上に窒化膜を形成する窒化
膜形成工程とからなり、前記第１のエッチング工程で
は、前期窒化膜内に前記第１の溝を形成し、前記第２の
エッチング工程では、前記窒化膜及び前記酸化膜をエッ
チングして前記第２の溝を形成することを特徴とするも
のである。According to a fourteenth aspect of the present invention, in the method of the first aspect, the insulating film forming step includes an oxide film forming step of forming an oxide film on the semiconductor substrate. A nitride film forming step of forming a nitride film on the oxide film. In the first etching step, the first groove is formed in the nitride film, and in the second etching step, the nitride film is formed. The second groove is formed by etching a film and the oxide film.
【００２１】請求項１５の発明に係る半導体装置は、請
求項１から１４の何れかに記載の半導体装置の製造方法
を用いて製造されることを特徴とするものである。According to a fifteenth aspect of the present invention, a semiconductor device is manufactured by using the method of manufacturing a semiconductor device according to any one of the first to fourteenth aspects.
【００２２】[0022]
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。図中、同一または相当する
部分には同一の符号を付してその説明を簡略化ないし省
略することがある。Embodiments of the present invention will be described below with reference to the drawings. In the drawings, the same or corresponding portions have the same reference characters allotted, and description thereof may be simplified or omitted.
【００２３】図１は、本発明の実施の形態による半導体
装置の製造方法を説明するための図である。先ず、図１
（ａ）に示すように、半導体基板１としてのシリコンウ
ェハ上に、絶縁膜２としての酸化膜を２０ｎｍ程度ＣＶ
Ｄ法により形成する。続いて、上記酸化膜２上に、絶縁
膜３としての窒化膜を１５０ｎｍ程度ＣＶＤ法により形
成する。そして、上記窒化膜３上に、レジストパターン
４を形成する。FIG. 1 is a diagram for explaining a method of manufacturing a semiconductor device according to an embodiment of the present invention. First, FIG.
As shown in (a), an oxide film as an insulating film 2 is formed on a silicon wafer as a semiconductor substrate 1 by about 20 nm by CV.
Formed by Method D. Subsequently, a nitride film as the insulating film 3 is formed to a thickness of about 150 nm on the oxide film 2 by a CVD method. Then, a resist pattern 4 is formed on the nitride film 3.
【００２４】次に、レジストパターン４をマスクとし
て、窒化膜３の所定領域を１００ｎｍ程度の深さだけエ
ッチングする（以下、「第１のエッチング工程」と称す
る）。これにより、上記窒化膜３内に、第１の溝１０が
形成される。詳細には、膜厚が薄い窒化膜３１と、その
周辺の膜厚が厚い窒化膜３２とで囲まれる第１の溝１０
が形成される。ここで、第１のエッチング工程におい
て、例えばＲＩＥタイプの窒化膜ドライエッチング装置
が用いられる。また、窒化膜３のエッチング量、すなわ
ち膜厚が薄い窒化膜３１の残膜量については、上記１０
０ｍｍに限られず、後述する第３の溝３０（図１（ｄ）
参照）を形成する際（第３のエッチング工程）のマスク
として用いることができ、且つ後述する電位勾配Ａが生
じるような膜厚になるよう調整する。Next, using the resist pattern 4 as a mask, a predetermined region of the nitride film 3 is etched to a depth of about 100 nm (hereinafter, referred to as a "first etching step"). As a result, a first groove 10 is formed in the nitride film 3. More specifically, the first trench 10 surrounded by a thin nitride film 31 and a thick nitride film 32 around the nitride film 31 is formed.
Is formed. Here, in the first etching step, for example, an RIE type nitride film dry etching apparatus is used. The amount of etching of the nitride film 3, that is, the remaining amount of the thin nitride film 31 is 10
It is not limited to 0 mm, and a third groove 30 described later (FIG. 1D)
(See the third etching step), and the film thickness is adjusted so that a potential gradient A described later is generated.
【００２５】続いて、レジストパターン４をプラズマア
ッシングにより除去する。Subsequently, the resist pattern 4 is removed by plasma ashing.
【００２６】次に、上記第１の溝１０の底部に残存する
窒化膜３１及び酸化膜２内に、上記第１の溝の幅より小
さい所定の幅２１で上記第１の溝１０の側面１１を延長
してシリコンウェハ１の表面１ａに達する第２の溝２０
を、以下の条件のドライエッチングにより形成する（以
下、「第２のエッチング工程」と称する）。この第２の
エッチング工程において、上記第２の溝２０の開口幅２
１が０．１μｍ以下となるようにエッチングされる。ま
た、第２のエッチング工程において、例えばＥＣＲタイ
プのシリコンドライエッチング装置が用いられる。Next, in the nitride film 31 and the oxide film 2 remaining at the bottom of the first groove 10, the side surface 11 of the first groove 10 has a predetermined width 21 smaller than the width of the first groove. Extending from the second groove 20 to the surface 1a of the silicon wafer 1
Is formed by dry etching under the following conditions (hereinafter, referred to as a “second etching step”). In this second etching step, the opening width 2 of the second groove 20 is set.
1 is etched to be 0.1 μm or less. In the second etching step, for example, an ECR type silicon dry etching apparatus is used.
【００２７】［第２のエッチング工程のエッチング条
件］ 圧力：１Ｐａ、マイクロ波パワー：８００Ｗ、バイアス
パワー：２００Ｗ、 プロセスガス；Ｃｌ2：２００ｓｃｃｍ。[Etching Conditions for Second Etching Step] Pressure: 1 Pa, microwave power: 800 W, bias power: 200 W, process gas; Cl2 : 200 sccm.
【００２８】また、上述のように、第２のエッチング工
程において、プロセス圧力が１．５Ｐａ以下である低圧
のエッチング条件を用いることにより、上記第１の溝１
０の際の部分すなわち第１の溝の側面１１と隣接する部
分のエッチングレートが速くなる。これにより、上記側
面１１と隣接する部分を選択的にエッチングすることが
でき、第２の溝２０を形成することができる。As described above, in the second etching step, the first groove 1 is formed by using low-pressure etching conditions in which the process pressure is 1.5 Pa or less.
The etching rate of the portion at the time of 0, that is, the portion adjacent to the side surface 11 of the first groove is increased. Thereby, the portion adjacent to the side surface 11 can be selectively etched, and the second groove 20 can be formed.
【００２９】次に、第２のエッチング工程終了後に露出
したシリコンウェハ１の表面１ａから、第１の溝１０の
外側、すなわち上記膜厚が厚い窒化膜３２の下方に向か
って斜めに伸びる第３の溝３０を、以下の条件のドライ
エッチングによりシリコンウェハ１内に形成する（以
下、「第３のエッチング工程」と称する）。ここで、第
３のエッチング工程において、例えばＥＣＲタイプのシ
リコンドライエッチング装置が用いられる。Next, a third obliquely extending from the surface 1a of the silicon wafer 1 exposed after completion of the second etching step to the outside of the first groove 10, that is, below the thick nitride film 32 having a large thickness. Is formed in the silicon wafer 1 by dry etching under the following conditions (hereinafter, referred to as “third etching step”). Here, in the third etching step, for example, an ECR type silicon dry etching apparatus is used.
【００３０】［第３のエッチング工程のエッチング条
件］ 圧力：３Ｐａ、マイクロ波パワー：８００Ｗ、バイアス
パワー：２００Ｗ、 プロセスガス；Ｃｌ2：５００ｓｃｃｍ，Ｏ2：２５ｓｃ
ｃｍ。[Etching Conditions in Third Etching Step] Pressure: 3 Pa, microwave power: 800 W, bias power: 200 W, process gas; Cl2 : 500 sccm, O2 : 25 sc
cm.
【００３１】また、上述のエッチング条件は、第３のエ
ッチング工程でマスクとして用いられる窒化膜３（３
１，３２）に対して高い選択比が得られる条件である。Further, the above-described etching conditions are based on the nitride film 3 (3) used as a mask in the third etching step.
1, 32) is a condition under which a high selectivity can be obtained.
【００３２】次に、上述の第３のエッチング工程、すな
わちシリコンウェハ１に対して斜め方向にエッチングす
る方法について詳細に説明する。第３のエッチング工程
において、シリコンウェハ１は、プラズマ中に曝されて
いる（図示省略）。この時、図２（ａ）に示すように、
窒化膜３（３１，３２）の表面に電子５が帯電する。そ
して、この電子５により、シリコンウェハ１内の空孔
（以下、ホールと称する）６が、シリコンウェハ１の表
面１ａに引き寄せられる。ここで、ウェハ表面１ａに引
き寄せられるホール６の濃度は、上部に形成された窒化
膜３の膜厚に依存する。すなわち、膜厚が薄い窒化膜３
１が上部に形成されているウェハ表面１ａには多数のホ
ール６が引き寄せられる。一方、膜厚が厚い窒化膜３２
が上部に形成されているウェハ表面１ａには少数のホー
ル６が引き寄せられる。これにより、シリコンウェハ１
の上層に電位勾配Ａが生じる。詳細には、上記膜厚が薄
い窒化膜３１が上部に形成された部分から、上記膜厚が
厚い窒化膜３２が上部に形成された部分に向かって上記
電位勾配Ａが生じる（図２（ａ）参照）。Next, the above-described third etching step, that is, a method of etching the silicon wafer 1 in an oblique direction will be described in detail. In the third etching step, the silicon wafer 1 is exposed to plasma (not shown). At this time, as shown in FIG.
Electrons 5 are charged on the surface of nitride film 3 (31, 32). Then, the holes 5 (hereinafter, referred to as holes) 6 in the silicon wafer 1 are attracted to the surface 1 a of the silicon wafer 1 by the electrons 5. Here, the concentration of the holes 6 attracted to the wafer surface 1a depends on the thickness of the nitride film 3 formed thereon. That is, the nitride film 3 having a small thickness
A large number of holes 6 are drawn to the wafer surface 1a on which 1 is formed. On the other hand, the thick nitride film 32
A small number of holes 6 are drawn to the wafer surface 1a on which is formed an upper portion. Thereby, the silicon wafer 1
, A potential gradient A is generated in the upper layer. Specifically, the potential gradient A is generated from the portion where the thin film 31 is formed on the upper portion to the portion where the thick film 32 is formed on the upper portion (FIG. 2A )reference).
【００３３】そして、図２（ｂ）に示すように、プラズ
マシース電位（図示省略）によってシリコンウェハ１上
にエッチャント７としての正イオンが引き込まれると、
この正イオン７は、上記電位勾配Ａによって進入方向が
曲げられる。従って、エッチングは、上記第１の溝１０
の外側に、すなわち膜厚が厚い窒化膜３２の下方に斜め
に進行する。この結果、図１（ｄ）に示すようなエッチ
ング形状が得られる。Then, as shown in FIG. 2B, when positive ions as the etchant 7 are drawn onto the silicon wafer 1 by the plasma sheath potential (not shown),
The entry direction of the positive ions 7 is bent by the potential gradient A. Therefore, the etching is performed in the first groove 10.
, Ie, obliquely below the thick nitride film 32. As a result, an etching shape as shown in FIG. 1D is obtained.
【００３４】次に、窒化膜の膜厚と、イオンの入射角度
の相関関係を考えてみる。ここで、窒化膜は、上述した
膜厚が薄い窒化膜３１に対応する。また、参照符号は、
図１及び図２で説明したものを引用する。先ず、窒化膜
３１が上部に形成されたシリコンウェハ１の表面１ａに
蓄積される電荷量Ｑは、シリコンウェハ１に対向した電
極（窒化膜３１に対応する）の面積Ｓと距離（膜厚）ｄ
に依存するので、以下の式（１）が得られる。 Ｑ＝ｋ1×Ｓ／ｄ …式（１） （上式中、Ｑはシリコンウェハに蓄積される電荷量、ｋ
1は定数、Ｓは電極面積、ｄは窒化膜の膜厚を示す。）Next, the correlation between the thickness of the nitride film and the incident angle of ions will be considered. Here, the nitride film corresponds to the thin nitride film 31 described above. Also, reference symbols are:
1 and 2 will be referred to. First, the charge amount Q accumulated on the surface 1a of the silicon wafer 1 on which the nitride film 31 is formed is determined by the area S of the electrode (corresponding to the nitride film 31) facing the silicon wafer 1 and the distance (film thickness). d
, The following equation (1) is obtained. Q = k1 × S / d Equation (1) (where Q is the amount of charge accumulated on the silicon wafer, k
1 is a constant, S is the electrode area, and d is the thickness of the nitride film. )
【００３５】そして、膜厚が厚い窒化膜３２が上部に形
成されたウェハ表面１ａに蓄積される電荷量は、膜厚が
薄い窒化膜３１が上部に形成された部分のものと比べて
十分小さいので無視すると、ここで生じる電界Ｅ（上記
電位勾配Ａに対応する）は、 Ｅ＝ｋ2×Ｑ／ｒ2＝ｋ2×ｋ1×Ｓ／ｄ／ｒ2…式（２） （上式中、ｋ2は定数、ｒはパターン間距離を示す。パ
ターン間距離ｒは、上記窒化膜３１と窒化膜３２との間
の距離、すなわち図１（ｃ）に示した第２の溝の開口幅
２１である。）The amount of charge stored on the wafer surface 1a on which the thick nitride film 32 is formed is sufficiently smaller than that of the portion on which the thin nitride film 31 is formed. Therefore, if ignored, the electric field E generated here (corresponding to the above potential gradient A) is given by: E = k2 × Q / r2 = k2 × k1 × S / d / r2 Equation (2) Where k2 is a constant and r is the distance between the patterns, and the distance r between the patterns is the distance between the nitride film 31 and the nitride film 32, that is, the opening of the second groove shown in FIG. The width is 21.)
【００３６】ここで、パターン間距離ｒ及び窒化膜の面
積Ｓは一定なので、式（２）は次のように表される。 Ｅ＝ｋ3／ｄ…式（３） （上式中、ｋ3は定数を示す。）Here, since the distance r between the patterns and the area S of the nitride film are constant, the equation (2) is expressed as follows. E = k3 / d Expression (3) (in the above expression, k3 represents a constant.)
【００３７】また、正イオン７（エッチャント）が受け
る電界は、プラズマシース電位と蓄積電荷のベクトル和
となるので、垂直方向に対する正イオン７（エッチャン
ト）の進入角度を（以下、イオン進入角度と略称する）
θとすると、以下の式（４）が得られる。 ｔａｎθ＝Ｅ／Ｅ1…式（４） （上式中、Ｅ1はプラズマシース電位による垂直方向の
電界を示す。）Since the electric field received by the positive ions 7 (etchant) is the vector sum of the plasma sheath potential and the accumulated charge, the angle of entry of the positive ions 7 (etchant) with respect to the vertical direction (hereinafter, abbreviated as ion entry angle). Do)
Assuming θ, the following equation (4) is obtained. tan θ = E / E1 Equation (4) (In the above equation, E1 indicates a vertical electric field due to the plasma sheath potential.)
【００３８】ここで、プラズマ生成条件を一定とすると
Ｅ1は一定であるので、式（４）は次のように表され
る。 θ＝ｔａｎ-1ｋ4／ｄ…式（５） （上式中、ｋ4は定数を示す。）Here, since E1 is constant when the plasma generation conditions are constant, the equation (4) is expressed as follows. θ = tan−1 k4 / d Equation (5) (in the above equation, k4 represents a constant.)
【００３９】上式（５）より、窒化膜の膜厚ｄと、イオ
ン進入角度θとの関係は、図３に示すような関係とな
る。すなわち、窒化膜３１の膜厚ｄが薄い場合には、正
イオン７（エッチャント）のシリコンウェハ１への進入
角度、つまり垂直方向に対するイオン進入角度θが増大
し、イオンの斜方性が増大する。従って、膜厚が薄い窒
化膜３１の膜厚ｄを制御することにより、正イオン７
（エッチャントのシリコンウェハ１への進入角度を任意
の方向に制御することができる。From the above equation (5), the relationship between the thickness d of the nitride film and the ion penetration angle θ is as shown in FIG. That is, when the thickness d of the nitride film 31 is small, the angle of entry of the positive ions 7 (etchant) into the silicon wafer 1, that is, the ion entry angle θ with respect to the vertical direction increases, and the anisotropy of ions increases. . Therefore, by controlling the film thickness d of the thin nitride film 31, the positive ions 7
(The angle at which the etchant enters the silicon wafer 1 can be controlled in any direction.
【００４０】上述したように、電子の帯電によりシリコ
ンウェハ１の上層に生じる電位勾配Ａによって、エッチ
ャント（正イオン）７のウェハ表面１ａへの進入方向が
曲げられ、斜行方向にエッチングが進行する。また、斜
行方向にエッチングが進行する理由として、上述の電子
の帯電以外に次の２つの理由が考えられる。As described above, the direction in which the etchant (positive ions) 7 enters the wafer surface 1a is bent by the potential gradient A generated in the upper layer of the silicon wafer 1 due to electron charging, and the etching proceeds obliquely. . Further, the following two reasons can be considered as the reason why the etching proceeds in the oblique direction, in addition to the above-described electron charging.
【００４１】先ず、第１の理由として、マスクとして用
いられる窒化膜の膜厚差によってエッチャントの進入方
向が制限されることである。これにより、片側方向にの
みエッチングが加速される（後述）。基本的に、シリコ
ンウェハ１へのエッチャント（正イオン）７の進入方向
は、上述したようにウェハ表面１ａに対して垂直方向で
ある。しかし、実際には散乱の影響があるため、図４
（ａ）に示すように、斜め方向にエッチャント７が進入
する場合がある。このとき、同図に示すように、膜厚が
厚い窒化膜３２の上方から進入してきたエッチャント７
は、上記窒化膜３２の上面で反射され、シリコンウェハ
１の表面１ａへの進入が制限される。一方、膜厚が薄い
窒化膜３１の上方から引き込まれたエッチャント７は、
その進入を妨げる物が無いため、すなわち上記窒化膜３
１の上面で反射されないため、シリコンウェハ１の表面
１ａに達する。これにより、図４（ｂ）に示すように、
片側方向に、すなわちウェハ表面１ａから膜厚が厚い絶
縁膜３２の下方に向かって、エッチングの進行が加速さ
れる。First, the first reason is that the direction of entry of the etchant is limited by the difference in the thickness of the nitride film used as a mask. Thereby, the etching is accelerated only in one direction (described later). Basically, the direction of entry of the etchant (positive ions) 7 into the silicon wafer 1 is perpendicular to the wafer surface 1a as described above. However, because of the effect of scattering, FIG.
As shown in (a), the etchant 7 may enter in an oblique direction. At this time, as shown in the figure, the etchant 7 entering from above the thick nitride film 32 is formed.
Is reflected on the upper surface of the nitride film 32, and its entry into the surface 1a of the silicon wafer 1 is restricted. On the other hand, the etchant 7 drawn from above the thin nitride film 31 is
Since there is nothing obstructing the entry, that is, the nitride film 3
Since the light is not reflected on the upper surface of the silicon wafer 1, it reaches the surface 1 a of the silicon wafer 1. Thereby, as shown in FIG.
The etching is accelerated in one direction, that is, from the wafer surface 1a to below the thick insulating film 32.
【００４２】次に、第２の理由として、第３のエッチン
グ工程でマスクとして用いられる窒化膜形状の影響であ
る。上述したように、第３のエッチング工程において上
記第３の溝３０を形成する際に、上記膜厚が薄い窒化膜
３１がマスクとして用いられている。ここで、図５に示
すように、このマスクとしての上記窒化膜３１は、第２
のエッチング工程においてテーパー形状にエッチングさ
れる。そして、このテーパー形状の上記窒化膜３１をマ
スクとして第３のエッチング工程を行うと、図５に示す
ように、ウェハ表面に対して垂直方向に進入してきたエ
ッチャント（正イオン）７が、上記窒化膜３１の側面で
反射し、その進行方向が斜め方向になる。この結果とし
て、斜め方向に、すなわち膜厚が厚い絶縁膜３２の下方
に向かって、エッチングが進行する。The second reason is the influence of the shape of the nitride film used as a mask in the third etching step. As described above, when the third groove 30 is formed in the third etching step, the thin nitride film 31 is used as a mask. Here, as shown in FIG. 5, the nitride film 31 as this mask is
Is etched into a tapered shape in the etching step. When the third etching step is performed using the tapered nitride film 31 as a mask, as shown in FIG. 5, the etchant (positive ion) 7 that has entered the wafer surface in the vertical direction is removed by the nitridation. The light is reflected on the side surface of the film 31 and the traveling direction is oblique. As a result, the etching proceeds in an oblique direction, that is, below the thick insulating film 32.
【００４３】以上説明したように、本発明の実施の形態
による半導体装置の製造方法では、第１のエッチング工
程で、それぞれ膜厚の異なる窒化膜３１，３２とで囲ま
れた第１の溝１０を形成した。そして、第２のエッチン
グ工程で、上記第１の溝１０の底部に残存する上記窒化
膜３１内に、第１の溝の幅より小さい所定の幅２１で溝
１０の側面１１を延長してシリコンウェハ１の表面１ａ
に達する第２の溝２０を形成した。さらに、第３のエッ
チング工程で、窒化膜３１，３２に帯電する電子により
生じる電位勾配Ａによって、エッチャント７のシリコン
ウェハ１への進入方向を垂直方向から斜め方向に曲げ
て、ウェハ表面１ａから斜行方向にエッチングを進行さ
せた。また、第３のエッチング工程で、マスクとして用
いられる窒化膜３１，３２の膜厚差によって、エッチャ
ント７の進入方向を制限した。また、マスクとしての窒
化膜３１をテーパー形状にすることによって、この窒化
膜３１で反射したエッチャント７の進行方向が斜め方向
となった。As described above, in the method of manufacturing a semiconductor device according to the embodiment of the present invention, in the first etching step, the first trench 10 surrounded by the nitride films 31 and 32 having different thicknesses is formed. Was formed. Then, in the second etching step, the side surface 11 of the groove 10 is extended into the nitride film 31 remaining at the bottom of the first groove 10 by a predetermined width 21 smaller than the width of the first groove. Surface 1a of wafer 1
Was formed. Further, in the third etching step, the direction in which the etchant 7 enters the silicon wafer 1 is bent obliquely from the vertical direction by the potential gradient A generated by the electrons charged on the nitride films 31 and 32, and is inclined from the wafer surface 1a. The etching proceeded in the row direction. In the third etching step, the direction in which the etchant 7 enters is limited by the difference in film thickness between the nitride films 31 and 32 used as a mask. Further, by forming the nitride film 31 as a mask into a tapered shape, the traveling direction of the etchant 7 reflected by the nitride film 31 becomes oblique.
【００４４】上記半導体装置の製造方法によれば、シリ
コンウェハ１をエッチングする際に、膜厚差を有する窒
化膜３１，３２をマスクとして用いることにより、電子
の帯電によりシリコンウェハ１内に生じる電位勾配、エ
ッチャント７の進入方向の制限、マスク形状の影響を利
用して、エッチング方向を任意の方向に集中させた。従
って、エッチング方向を、シリコンウェハ１の表面１ａ
に対して斜め方向にすることが可能となる。According to the above-described method for manufacturing a semiconductor device, when the silicon wafer 1 is etched, the nitride films 31 and 32 having different film thicknesses are used as masks, so that the potential generated in the silicon wafer 1 due to the electrification of electrons. The etching direction was concentrated in an arbitrary direction by utilizing the influence of the gradient, the restriction of the entry direction of the etchant 7, and the shape of the mask. Therefore, the etching direction is changed to the surface 1a of the silicon wafer 1.
Can be inclined.
【００４５】[0045]
【発明の効果】本発明によれば、半導体基板の表面に対
して斜め方向にエッチングすることが可能な半導体装置
の製造方法を提供することができる。According to the present invention, it is possible to provide a method of manufacturing a semiconductor device which can be etched obliquely to the surface of a semiconductor substrate.
【図１】 本発明の実施の形態による半導体装置の製造
方法を説明するための断面図である。FIG. 1 is a cross-sectional view for explaining a method for manufacturing a semiconductor device according to an embodiment of the present invention.
【図２】 電子の帯電により半導体基板内に生じた電位
勾配の影響を受けたエッチャントの進行方向について説
明するための断面図である。FIG. 2 is a cross-sectional view illustrating a traveling direction of an etchant affected by a potential gradient generated in a semiconductor substrate due to electron charging.
【図３】 窒化膜の膜厚と、イオン進入角度との関係を
説明するための図である。FIG. 3 is a diagram for explaining a relationship between a thickness of a nitride film and an ion penetration angle.
【図４】 マスクとなる窒化膜の膜厚差の影響を受けた
エッチャントの進入方向の制限について説明するための
断面図である。FIG. 4 is a cross-sectional view for describing a restriction on an approach direction of an etchant affected by a difference in thickness of a nitride film serving as a mask.
【図５】 マスクとなる窒化膜の形状の影響を受けたエ
ッチャントの進行方向について説明するための断面図で
ある。FIG. 5 is a cross-sectional view for describing a traveling direction of an etchant affected by a shape of a nitride film serving as a mask.
【図６】 従来の半導体装置の製造方法を説明するため
の断面図である。FIG. 6 is a cross-sectional view for explaining a conventional method for manufacturing a semiconductor device.
１ 半導体基板（シリコンウェハ）、１ａ 表面、２
絶縁膜（酸化膜）、３絶縁膜（窒化膜）、４ レジスト
パターン、５ 電子、６ ホール（空孔）、７ エッチ
ャント（正イオン）、１０ 第１の溝、１１ 側面、２
０ 第２の溝、２１ 開口幅、３０ 第３の溝、３１
膜厚が薄い絶縁膜、３２ 膜厚が厚い絶縁膜、Ａ 電位
勾配、ｄ 膜厚、θ イオン進入角度。1 semiconductor substrate (silicon wafer), 1a surface, 2
Insulating film (oxide film), 3 insulating film (nitride film), 4 resist pattern, 5 electrons, 6 holes (vacancies), 7 etchant (positive ions), 10 first grooves, 11 side surfaces, 2
0 second groove, 21 opening width, 30 third groove, 31
Thin insulating film, 32 thick insulating film, A potential gradient, d film thickness, θ ion penetration angle.
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000320160AJP3376348B2 (en) | 2000-10-20 | 2000-10-20 | Semiconductor device manufacturing method and semiconductor device |
| KR1020010015055AKR20020031025A (en) | 2000-10-20 | 2001-03-23 | Semiconductor Device Manufacturing Method and Semiconductor Device |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000320160AJP3376348B2 (en) | 2000-10-20 | 2000-10-20 | Semiconductor device manufacturing method and semiconductor device |
| Publication Number | Publication Date |
|---|---|
| JP2002134470Atrue JP2002134470A (en) | 2002-05-10 |
| JP3376348B2 JP3376348B2 (en) | 2003-02-10 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000320160AExpired - Fee RelatedJP3376348B2 (en) | 2000-10-20 | 2000-10-20 | Semiconductor device manufacturing method and semiconductor device |
| Country | Link |
|---|---|
| JP (1) | JP3376348B2 (en) |
| KR (1) | KR20020031025A (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP3406302B2 (en) | 2001-01-16 | 2003-05-12 | 株式会社半導体先端テクノロジーズ | Method of forming fine pattern, method of manufacturing semiconductor device, and semiconductor device |
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| JP2020006548A (en)* | 2018-07-05 | 2020-01-16 | キヤノン株式会社 | Baseboard processing method, liquid discharge head baseboard and manufacturing method therefor |
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| TWI494997B (en)* | 2008-09-01 | 2015-08-01 | Japan Science & Tech Agency | Plasma etching method and photonic crystal producing method |
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| JP7195792B2 (en) | 2018-07-05 | 2022-12-26 | キヤノン株式会社 | SUBSTRATE PROCESSING METHOD, LIQUID EJECTION HEAD SUBSTRATE AND MANUFACTURING METHOD THEREOF |
| Publication number | Publication date |
|---|---|
| JP3376348B2 (en) | 2003-02-10 |
| KR20020031025A (en) | 2002-04-26 |
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| KR20010112878A (en) | Method for fabricating a semiconductor device | |
| JPS6161423A (en) | Dry etching method |
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership | Free format text:JAPANESE INTERMEDIATE CODE: R313113 | |
| R350 | Written notification of registration of transfer | Free format text:JAPANESE INTERMEDIATE CODE: R350 | |
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| FPAY | Renewal fee payment (event date is renewal date of database) | Free format text:PAYMENT UNTIL: 20101129 Year of fee payment:8 | |
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| S533 | Written request for registration of change of name | Free format text:JAPANESE INTERMEDIATE CODE: R313533 | |
| FPAY | Renewal fee payment (event date is renewal date of database) | Free format text:PAYMENT UNTIL: 20101129 Year of fee payment:8 | |
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