【０００１】[0001]
【発明の属する技術分野】本発明は、一般に、シリサイ
ド層の形成、より具体的には、半導体デバイスの製造に
使用されるチタン被覆／ニッケル（白金）サリサイドプ
ロセスに関する。FIELD OF THE INVENTION The present invention relates generally to the formation of silicide layers, and more particularly, to a titanium coating / nickel (platinum) salicide process used in the manufacture of semiconductor devices.
【０００２】[0002]
【従来の技術】金属がケイ素（Ｓｉ）と反応してシリサ
イド又はサリサイド（自己整合したシリサイド）を形成
することは、成長する相の核形成により拡散が制御され
るか又は制限されるかの何れかである。拡散が制御され
た運動は、時間の平方根にて成長が増す状態で殆どのシ
リサイドにて観察される。BACKGROUND OF THE INVENTION The reaction of metals with silicon (Si) to form silicides or salicides (self-aligned silicides) is either controlled or limited by nucleation of the growing phase. Is. Diffusion controlled movement is observed in most silicides with increasing growth at the square root of time.
【０００３】最近のチタン（Ｔｉ）又はコバルト（Ｃ
ｏ）系のサリサイドプロセスは全て核形成を制限する反
応である。縮小ゲート長さは、最終的に、核形成箇所の
欠如のため、核形成制限反応シリサイドの完全な相移転
を制限することになる。この制限は狭小幅シート抵抗ロ
ール・オフとなる。[0003] Recent titanium (Ti) or cobalt (C
o) All salicide processes in the system are reactions that limit nucleation. The reduced gate length will ultimately limit the complete phase transfer of the nucleation limiting reaction silicide due to the lack of nucleation sites. This restriction results in a narrow sheet resistance roll off.
【０００４】シー（Ｃｈｅｅ）らへの米国特許第５，９
６６，６０７号には、ソース／ドレーン領域とポリシリ
コンゲートとの間に金属シリサイドのブリッジが形成さ
れる虞れを少なくする、ＭＯＳトランジスタ構造体上に
金属サリサイド層を形成する方法が記載されている。比
較的薄いニッケル又は白金金属層がＭＯＳトランジスタ
構造体の表面に形成されて、金属サリサイド層を形成す
るために使用される。ゲートの側壁スペーサの表面にお
ける薄いＮｉ又はＰｔ金属層は、金属シリサイドの欠陥
が生ずる可能性を少なくする。[0004] US Patent No. 5,9 to Chee et al.
No. 66,607 describes a method of forming a metal salicide layer on a MOS transistor structure which reduces the risk of forming a metal silicide bridge between the source / drain region and the polysilicon gate. I have. A relatively thin nickel or platinum metal layer is formed on the surface of the MOS transistor structure and is used to form a metal salicide layer. A thin Ni or Pt metal layer on the surface of the gate sidewall spacer reduces the potential for metal silicide defects.
【０００５】パーク（Ｐａｒｋ）らへの米国特許第６，
０２５，２０５号には、窒素焼鈍処理を施した白金合金
膜が記載されている。具体的には、室温から５００℃に
加熱された基板上に、不活性ガス（Ａｒ、Ｎｅ、Ｋｒ、
Ｘｅ）のみならず窒素を含む雰囲気下にてＰｔ膜を堆積
させることで、（１１１）、（２００）又は（２２０）
に方位制御されたＰｔ膜が提供される。次に、Ｐｔ膜を
焼鈍して、その製造中にＰｔ膜中に導入された窒素を実
質的に除去する。[0005] US Pat.
No. 025205 describes a platinum alloy film subjected to a nitrogen annealing treatment. Specifically, on a substrate heated from room temperature to 500 ° C., an inert gas (Ar, Ne, Kr,
By depositing a Pt film under an atmosphere containing nitrogen as well as Xe), it is possible to deposit (111), (200) or (220)
A Pt film whose orientation is controlled is provided. Next, the Pt film is annealed to substantially remove nitrogen introduced into the Pt film during its manufacture.
【０００６】バイウン（Ｂｙｕｎ）への米国特許第５，
６６８，０４０号には、チタン又はＶＢ高融点金属遷移
元素のようなＩＶＢ群から成る第一の金属層がシリコン
基板又は酸化ケイ素層上に堆積される、キャパシタプロ
セスが記載されている。Ｎｉ又はＰｔのような、略貴金
属遷移元素に近いＶＩＩＩ群は、第一の金属層上に堆積
させる。高融点金属と略貴金属層との間に高融点窒化金
属層を形成するため、アンモニア雰囲気中で基板及び金
属層に対し熱処理を行う。また、高融点金属をシリコン
基板上に堆積させるならば、熱処理の間、高融点金属層
と基板との間にシリサイド層が形成される。しかし、高
融点金属を酸化ケイ素基板上に堆積させるならば、熱処
理の間、高融点金属酸化物層が形成される。[0006] US Pat.
668,040 describes a capacitor process in which a first metal layer of the IVB group, such as titanium or a VB refractory metal transition element, is deposited on a silicon substrate or a silicon oxide layer. Groups VIII that are close to the noble metal transition element, such as Ni or Pt, are deposited on the first metal layer. In order to form a high melting point metal nitride layer between the high melting point metal and the substantially noble metal layer, heat treatment is performed on the substrate and the metal layer in an ammonia atmosphere. If a refractory metal is deposited on a silicon substrate, a silicide layer is formed between the refractory metal layer and the substrate during the heat treatment. However, if the refractory metal is deposited on a silicon oxide substrate, a refractory metal oxide layer is formed during the heat treatment.
【０００７】マイクロエレクトロニック・エンジニアリ
ング５１−５２（２０００）、５８３−５９４頁にて、
Ｐ．Ｓ．リー（Ｌｅｅ）らによる「天然酸化物が有る場
合／無い場合のＮｉ−Ｓｉ相移転(On the Ni-Si Phase
Transformation With/Without Native Oxide)」という
論文には、Ｎｉシリサイドの形成に対する天然酸化物の
影響を調べるために行った研究が記載されている。種々
の厚さのＮｉ膜を酸化物無しの場合、天然酸化物有りの
場合、及びＲＴＯ酸化物有りの場合にてＳｉ（１００）
ウェハ上にスパッタリングして、約２５０乃至９００℃
にて１分間、ＲＴＡＩ窒素雰囲気に曝した。Ｎｉ膜は、
８００℃以下では反応せず、８００乃至９００℃でＮｉ
Ｓｉ2が形成されることが分かった。[0007] Microelectronic Engineering 51-52 (2000), pp. 583-594,
P. S. Lee et al., "On-Ni-Si Phase Transfer with / without Natural Oxide"
Transformation With / Without Native Oxide) describes a study conducted to investigate the effects of natural oxides on Ni silicide formation. Si (100) with various thicknesses of Ni film without oxide, with natural oxide, and with RTO oxide
Sputtering on wafer, about 250-900 ° C
For 1 minute at RTAI. Ni film
No reaction at 800 ° C or lower, Ni
It was found that Si2 was formed.
【０００８】１９９９年春のＭａｔ．Ｒｅｓ．Ｓｏｃ．
Ｓｙｍｐ．Ｐｒｏｃ．会議にて受理された、Ｄ．マンゲ
リンク（Ｍａｎｇｅｌｉｎｃｋ）らによる「（１００）
Ｓｉ及び（１１１）Ｓｉ上におけるＮｉ（Ｐｔ）シリサ
イドの形成及び安定性(Formation and Stability of Ni
(Pt) Silicide on (100)Si and (111)Si)」という論文
（６頁）には、（１００）Ｓｉ、及び（１１１）Ｓｉに
おけるＮｉＳｉ膜の熱的安定性に対する少量のＰｔ（５
at.％）の影響に関する研究結果が記載されている。白
金（Ｐｔ）を追加する結果、ジシリサイド(disilicide)
の核形成温度が９００℃まで上昇し、このため、高いＩ
Ｃ温度におけるＮｉＳｉの安定性が一層優れたものとな
る。[0008] Mat. Res. Soc.
Symp. Proc. D. received at the meeting "(100)" by Mangelink et al.
Formation and Stability of Ni (Pt) Silicide on Si and (111) Si
(Pt) Silicide on (100) Si and (111) Si) (p. 6) states that a small amount of Pt (5) for the thermal stability of NiSi films in (100) Si and (111) Si.
at.%). Addition of platinum (Pt) results in disilicide
Nucleation temperature rises to 900 ° C., thus increasing the high I
The stability of NiSi at C temperature is further improved.
【０００９】最近、ニッケルシリサイドの熱的不安定性
を解決するため、その後、後工程の相互接続プロセスと
適合可能な、９００℃の温度まで安定的であるニッケル
白金（Ｎｉ（Ｐｔ））合金シリサイドが提案されてい
る。しかし、Ｎｉは、天然酸化物（ＳｉＯ2）を容易に
還元することはできず、このため、界面酸化物は、Ｎｉ
（Ｐｔ）サリサイド形成に重大な問題点を招来する。例
えば、シリコン（Ｓｉ）層上に天然酸化物（ＳｉＯ2）
の上部層が存在するならば（天然酸化物遮断）、ニッケ
ル（Ｎｉ）は、５００℃の焼鈍温度のときでもＳｉと反
応しない。Recently, to overcome the thermal instability of nickel silicide, nickel platinum (Ni (Pt)) alloy silicide, which is then stable up to a temperature of 900 ° C., compatible with subsequent interconnect processes, has been developed. Proposed. However, Ni cannot easily reduce natural oxides (SiO2 ), and therefore the interfacial oxide is Ni
(Pt) This poses a serious problem in salicide formation. For example, a natural oxide (SiO2 ) on a silicon (Si) layer
Nickel (Ni) does not react with Si even at an annealing temperature of 500 ° C. if the upper layer is present (natural oxide barrier).
【００１０】[0010]
【発明が解決しようとする課題】従って、本発明の１つ
の目的は、Ｔｉキャップ（Ｔｉ保護）Ｎｉ（Ｐｔ）プロ
セスを提供することである。Accordingly, one object of the present invention is to provide a Ti cap (Ti protected) Ni (Pt) process.
【００１１】本発明の別の目的は、Ｎｉ（Ｐｔ）シリサ
イドを形成するとき、天然酸化物を解離させることであ
る。本発明の更なる目的は、熱的に安定的で、線幅から
独立的である（拡散制御型ではなくて運動型である）Ｎ
ｉ系シリサイドを形成するＮｉ系サリサイドプロセスを
提供することである。Another object of the present invention is to dissociate natural oxides when forming Ni (Pt) silicide. It is a further object of the invention to provide a thermally stable, linewidth independent (kinetic rather than diffusion controlled) N
An object of the present invention is to provide a Ni-based salicide process for forming an i-based silicide.
【００１２】その他の目的は、以下の説明から明らかに
なるであろう。Other objects will become apparent from the following description.
【００１３】[0013]
【課題を解決するための手段】本発明の上記及びその他
の目的は次のように実現可能であることが分かった。具
体的には、上に露呈したシリコンを有する少なくとも１
つのデバイスが設けられた半導体基板が提供される。少
なくともこのデバイス上にニッケル−白金（Ｎｉ（Ｐ
ｔ））合金層を堆積させる。Ｔｉ被覆（保護）したＮｉ
（Ｐｔ）膜を形成し得るように、Ｎｉ（Ｐｔ）合金層上
にチタン（Ｔｉ）被覆層（保護層）を堆積させる。次
に、露呈したシリコン上にシリサイドを形成するため、
構造体に対し短時間アニール（ＲＴＡ）法を行う。SUMMARY OF THE INVENTION It has been found that the above and other objects of the present invention can be realized as follows. Specifically, at least one with silicon exposed above
A semiconductor substrate provided with one device is provided. At least nickel-platinum (Ni (P
t)) Deposit an alloy layer. Ti coated (protected) Ni
A titanium (Ti) coating layer (protective layer) is deposited on the Ni (Pt) alloy layer so that a (Pt) film can be formed. Next, to form silicide on the exposed silicon,
A short time annealing (RTA) method is performed on the structure.
【００１４】[0014]
【発明の実施の形態】本発明の特徴及び有利な点は、同
様の又は相応する要素、領域及び部分を同様の参照番号
で表示する添付図面と共に、以下の説明を読むことによ
り、一層明確に理解されよう。BRIEF DESCRIPTION OF THE DRAWINGS The features and advantages of the present invention will become more apparent from the following description, taken in conjunction with the accompanying drawings, in which like or corresponding elements, regions, and portions are designated by like reference numerals. Will be understood.
【００１５】別段の記載がない限り、全ての構造体、層
等は、従来技術にて既知の従来の方法にて形成し又は行
うことができる。核形成制限反応(nucleation-limiting
reaction)を制限しないようにするため、核形成制限型
ではなく、拡散制御型のニッケル（Ｎｉ）系サリサイド
プロセスが提案されている。しかし、Ｎｉ系サリサイド
プロセスは、半導体後工程で熱的安定性が劣るという欠
点があり、また、Ｎｉシリサイドの形成は、天然酸化物
の存在の影響を受け易い。Unless otherwise stated, all structures, layers, etc. can be formed or performed by conventional methods known in the art. Nucleation-limiting reaction
In order not to limit the reaction, a nickel (Ni) -based salicide process of a diffusion control type, not a nucleation restriction type, has been proposed. However, the Ni-based salicide process has a disadvantage that thermal stability is poor in a post-semiconductor process, and the formation of Ni silicide is easily affected by the presence of a natural oxide.
【００１６】サリサイド法は、自己整合したシリサイド
層／材料を形成する。これらの制約を解消するため、当
該発明者は、新規なサリサイドプロセス、すなわち、そ
の下部のＮｉ（Ｐｔ）上のＴｉ被覆層（保護層）からの
Ｔｉが任意の天然酸化物（ＳｉＯ2）を解離させ、Ｎｉ
Ｓｉ（ニッケルシリサイド）の形成を許容するゲッタリ
ング剤として作用する、チタン被覆ニッケル白金合金
（Ｔｉ被覆したＮｉ（Ｐｔ））サリサイドプロセスを開
発した。The salicide method forms a self-aligned silicide layer / material. To overcome these limitations, the inventor has proposed a novel salicide process, i.e., where Ti from the underlying Ti overlayer (protective layer) on Ni (Pt) is replaced by any natural oxide (SiO2 ). Dissociated, Ni
A titanium-coated nickel-platinum alloy (Ti-coated Ni (Pt)) salicide process has been developed that acts as a gettering agent to allow the formation of Si (nickel silicide).
【００１７】簡単に説明すると、本発明は、その上に形
成された全ての酸化物を除去するため半導体デバイスの
活性領域及びポリゲート領域を清浄にする清浄プロセス
を伴う。清浄化された活性領域及びポリゲート領域上に
は、Ｎｉ（Ｐｔ）合金層が形成される。次に、Ｎｉ（Ｐ
ｔ）層上にＴｉ被覆層（保護層）を形成する。Ｔｉ被覆
したＮｉ（Ｐｔ）膜内のＮｉ（Ｐｔ）シリサイド相移転
のために単一の短時間アニール（ＲＴＡ）ステップ（工
程）が採用される。次に、余分なＮｉ（Ｐｔ）及び未反
応のＴｉを除去するためサリサイド・エッチバックを行
う。その後、接触工程及び通常の後工程が行われる。Briefly, the present invention involves a cleaning process that cleans the active and poly gate regions of a semiconductor device to remove any oxide formed thereon. A Ni (Pt) alloy layer is formed on the cleaned active region and poly gate region. Next, Ni (P
t) Form a Ti coating layer (protective layer) on the layer. A single short annealing (RTA) step is employed for Ni (Pt) silicide phase transfer in the Ti-coated Ni (Pt) film. Next, salicide etchback is performed to remove excess Ni (Pt) and unreacted Ti. Thereafter, a contact step and a normal post-process are performed.
【００１８】従って、図１に図示するように、半導体基
板１０は、ポリゲート領域１４内にポリゲート１２を形
成している。半導体１０は、シリコンにて形成されるこ
とが好ましい。Therefore, as shown in FIG. 1, the semiconductor substrate 10 has the poly gate 12 formed in the poly gate region 14. The semiconductor 10 is preferably formed of silicon.
【００１９】側壁スペーサ１６は、ソース／ドレーン領
域１８が側壁スペーサ１６に隣接して活性領域２０内に
あるようにして、ポリゲート１２に隣接して形成するこ
とができる。フィールド酸化膜（ＦＯＸ）領域２６は、
活性領域２０に隣接し、該活性領域２０の外側に形成す
ることができ、該領域２６は、活性領域２０を他の隣接
するデバイス又は領域から隔離する働きをする。Sidewall spacer 16 may be formed adjacent to polygate 12 such that source / drain region 18 is within active region 20 adjacent to sidewall spacer 16. The field oxide film (FOX) region 26
Adjacent to and outside of active region 20, region 26 serves to isolate active region 20 from other adjacent devices or regions.
【００２０】本発明の方法に対し、その他の開始構造体
を使用することができる。図１に図示した構造体は、単
に説明のためのものにしか過ぎない。プレ・サリサイド清浄プロセス 構造体を雰囲気酸素及び／又は水分に曝すと、ソース／
ドレーン及びポリゲート１２上に酸化物層２２を形成す
ることができる。酸化物層２２の厚さは、一般に、約５
Å乃至３０Åである。Other starting structures can be used for the method of the present invention. The structure shown in FIG. 1 is for illustration only.When the pre-salicide cleaning process structure is exposed to atmospheric oxygen and / or moisture, the source /
An oxide layer 22 can be formed on the drain and poly gate 12. Oxide layer 22 typically has a thickness of about 5
Å to 30Å.
【００２１】露呈したシリコン上に形成されるであろう
酸化物層２２を除去するため、プレ・サリサイド清浄プ
ロセス２４が行われる。例えば、活性領域２０及びポリ
ゲート領域１４から任意の酸化物２２を除去するため、
約１００秒乃至８００秒間、図１の構造体に希釈したＨ
Ｆ溶液（ＨＦ：Ｈ2Ｏが約１：１００の割合の）を作用
させる（構造体を希釈したＨＦ溶液に浸す）。A pre-salicide cleaning process 24 is performed to remove any oxide layer 22 that may form on the exposed silicon. For example, to remove any oxide 22 from active region 20 and polygate region 14,
The diluted H in the structure of FIG. 1 for about 100 to 800 seconds.
Apply an F solution (HF: H2 O in a ratio of about 1: 100) (immerse the structure in a diluted HF solution).
【００２２】プレ・サリサイド清浄プロセスは、相当な
量の酸化物層２２を除去する。しかし、プレ・サリサイ
ド清浄の後、ソース／ドレーン領域１８又はポリゲート
１２上に幾分かの酸化物が残る可能性がある。また、Ｎ
ｉ（Ｐｔ）堆積ステップの前に、構造体を取り囲む周り
の雰囲気中の酸素又は水分に起因して、活性領域２０及
びポリゲート領域１４内で露呈したシリコン上に追加の
酸化物（例えば、天然酸化物）が形成される可能性があ
る。Ｎｉ（Ｐｔ）の堆積 図２に図示するように、構造体、ポリゲート１２、及び
ソース／ドレーン１８（また、任意の酸化物（図示せ
ず））のような活性デバイス上に、Ｎｉ（Ｐｔ）層２８
を堆積させる。Ｎｉ（Ｐｔ）層２８は、約０．２原子％
乃至１０原子％の白金（Ｐｔ）を含む、ニッケル（Ｎ
ｉ）合金金属ターゲット材を使用してスパッタリングに
より堆積させることが好ましい。Ｎｉ（Ｐｔ）層２８の
厚さは約５０A乃至３００Aであることが好ましい。この
堆積は、室温にて又は室温以上にて行うことができる。
スパッタリングは、高周波数（ｒｆ）スパッタリング又
は非高周波（ｎｏｎ−ｒｆ）スパッタリングとすること
ができる。スパッタリング雰囲気は、アルゴン又はアル
ゴンと窒素の混合体とすることができる。可能な合金金
属ターゲット材はＮｉ（Ｐｄ）を含む。Ｔｉの堆積 図３に図示するように、Ｔｉ被覆層（保護層）３０を、
Ｎｉ（Ｐｔ）層２８上に堆積させる。Ｔｉ被覆層３０
は、スパッタリングにより堆積させることが好ましく、
また、厚さが約１０Å乃至３００Åとすることが好まし
く、約３０Å乃至２００Åとすることがより好ましい。
Ｔｉ被覆したＮｉ（Ｐｔ）膜４０を形成するために、ア
ニール（焼鈍）工程の前に、Ｔｉ被覆層３０が形成され
る。スパッタリング条件は、Ｎ2又はＮ2／Ａｒ状態下に
てプラズマの助けを受けて／受けずに、約室温乃至４０
０℃とすることができる。ＴｉＮも被覆層（保護層）３
０として使用することができる。ＮｉＳｉ形成のための単一のＲＴＡ 図４に図示するように、Ｔｉ被覆層３０を形成した後、
Ｔｉ被覆−Ｎｉ（Ｐｔ）膜４０内でのＮｉ（Ｐｔ）シリ
サイド相移転のため構造体に対し短時間アニール（ＲＴ
Ａ）３２が行われる。アニール（焼鈍）条件及び堆積し
たままの層の厚さは、形成されるシリサイド５０、６０
の量、従って、消費されるＴｉ被覆層３０及びＮｉ（Ｐ
ｔ）層２８の量を決定する。図４には、シリサイド層５
０、６０を形成するためにＴｉ被覆３０及びＮｉ（Ｐ
ｔ）層２８の一部を消費する状態が示してある。The pre-salicide cleaning process removes a significant amount of oxide layer 22. However, after pre-salicide cleaning, some oxide may remain on source / drain region 18 or polygate 12. Also, N
Prior to the i (Pt) deposition step, additional oxide (eg, native oxide) on the silicon exposed in active region 20 and polygate region 14 due to oxygen or moisture in the surrounding atmosphere surrounding the structure Object) may be formed.Deposition of Ni (Pt) As shown in FIG. 2,Ni (Pt) is deposited on active devices such as structures, poly gates 12 and source / drain 18 (also optional oxide (not shown)). Layer 28
Is deposited. The Ni (Pt) layer 28 is about 0.2 atomic%.
Nickel (N) containing up to 10 atomic% of platinum (Pt)
i) It is preferable to deposit by sputtering using an alloy metal target material. Preferably, the thickness of the Ni (Pt) layer 28 is about 50A to 300A. This deposition can be performed at or above room temperature.
Sputtering can be high frequency (rf) sputtering or non-high frequency (non-rf) sputtering. The sputtering atmosphere can be argon or a mixture of argon and nitrogen. Possible alloy metal target materials include Ni (Pd).As shown in FIG. 3, the Ti coating layer (protective layer) 30
It is deposited on the Ni (Pt) layer 28. Ti coating layer 30
Is preferably deposited by sputtering,
Further, the thickness is preferably about 10 ° to 300 °, more preferably about 30 ° to 200 °.
In order to form a Ti-coated Ni (Pt) film 40, a Ti coating layer 30 is formed before the annealing (annealing) step. Sputtering conditions range from about room temperature to 40 ° C. with or without plasma under N2 or N2 / Ar conditions.
It can be 0 ° C. TiN also has a coating layer (protective layer) 3
Can be used as 0.Single RTA for NiSi formation As shown in FIG. 4, after forming Ti coating layer 30,
Short annealing (RT) of the structure due to Ni (Pt) silicide phase transfer within Ti-coated Ni (Pt) film 40
A) 32 is performed. The annealing (annealing) conditions and the thickness of the as-deposited layers depend on the silicide 50, 60 to be formed.
Of the Ti coating layer 30 and Ni (P
t) Determine the amount of layer 28. FIG. 4 shows the silicide layer 5
0, 60 to form a Ti coating 30 and Ni (P
t) The state where a part of the layer 28 is consumed is shown.
【００２３】ＲＴＡ３２は、約１０秒乃至６０秒間、約
４００℃乃至８００℃の温度にて行われることが好まし
い。ＲＴＡの温度上昇勾配は、約２０℃／秒乃至１００
℃／秒とし、ＲＴＡの均熱時間(soak time)は約５秒乃
至６０秒とする。The RTA 32 is preferably performed at a temperature of about 400 ° C. to 800 ° C. for about 10 seconds to 60 seconds. The temperature rise gradient of RTA is about 20 ° C./sec to 100
° C / sec and the RTA soak time is about 5 to 60 seconds.
【００２４】Ｎｉ（Ｐｔ）層２８は、純粋なＮｉ−サリ
サイド形成の場合、約６００℃の最高ＲＴＡ温度よりも
十分に高い、約８００℃にて安定的である。ＲＴＡ３２
を実施する間の本発明の重要な点としては、Ｔｉ被覆層
３０からのチタンが、Ｎｉ（Ｐｔ）層２８と活性領域２
０／ポリゲート領域１４との間で任意の天然酸化物（Ｓ
ｉＯ2）を解離させるゲッタリング剤として機能するこ
とである。かかる天然酸化物は、図１のプレ・サリサイ
ド清浄ステップ後にソース／ドレーン領域１８又はポリ
ゲート１２上に存在するか、又は上述したように、プレ
・サリサイド清浄工程と図２のＮｉ（Ｐｔ）層２８を形
成する工程との間で形成することができる。かかる天然
酸化物は、厚さが約５Å乃至８０Å又は厚さが約５Å乃
至２０Åの範囲とすることができる。The Ni (Pt) layer 28 is stable at about 800 ° C., which is well above the maximum RTA temperature of about 600 ° C. for pure Ni-salicide formation. RTA32
The important point of the present invention is that the titanium from the Ti coating layer 30 includes the Ni (Pt) layer 28
0 / poly gate region 14 and any natural oxide (S
It functions as a gettering agent for dissociating iO2 ). Such a native oxide may be present on the source / drain region 18 or the poly gate 12 after the pre-salicide cleaning step of FIG. 1 or, as described above, the pre-salicide cleaning step and the Ni (Pt) layer 28 of FIG. Can be formed during the step of forming Such native oxides can range in thickness from about 5 to 80 or from about 5 to 20 in thickness.
【００２５】反応スキーム(reaction scheme)は、Ｔｉ
被覆層３０及びＮｉ（Ｐｔ）合金層２８の双方の厚さ及
びその相対的厚さの比に従って相違するものとなる。更
に、４００℃乃至８００℃の範囲のＮｉ（Ｐｔ）サリサ
イド形成時の供給熱量が大であるから、反応過程及び最
終的な構造体は、また、サリサイド形成温度にも依存す
る。Ｔｉ及びＮｉ（Ｐｔ）の堆積 Ｔｉ被覆層３０は、アニール（焼鈍）３２（Ｎ2又はＮ2
／Ａｒ雰囲気中のＲＴＡ）の間、ＴｉＯ及びＴｉＯＮ保
護層（図示せず）をその表面に形成することにより、Ｎ
ｉ（Ｐｔ）合金層２８の酸化を防止することができる。ＲＴＡプロセス Ｎｉ、すなわちこの場合にあってはＮｉ（Ｐｔ）は、
Ｐ．Ｓ．リーらによる「天然酸化物有る場合／無い場合
のＮｉ−Ｓｉ相移転時」という論文に記載されているよ
うに、ＳｉＯ2又は天然酸化物を還元することができな
いから、Ｔｉ被覆層３０からのＴｉは、Ｎｉ（Ｐｔ）合
金層２８を通じて拡散して、Ｎｉ（Ｐｔ）層２８と下部
層との間の境界面に蓄積し、酸化物を還元し、［Ｎｉ
（Ｐｔ）］xＴｉyＯ中間層（図示せず）を提供する。The reaction scheme is Ti
The thickness differs depending on the thickness of both the coating layer 30 and the Ni (Pt) alloy layer 28 and the ratio of their relative thicknesses. Furthermore, since the amount of heat supplied during the formation of Ni (Pt) salicide in the range of 400 ° C. to 800 ° C. is large, the reaction process and the final structure also depend on the salicide formation temperature.The deposited Ti coating layer 30 ofTi and Ni (Pt) is annealed (annealed) 32 (N2 or N2).
/ RTA in / Ar atmosphere) by forming a TiO and TiON protective layer (not shown) on its surface,
Oxidation of the i (Pt) alloy layer 28 can be prevented.The RTA process Ni, ie, in this case, Ni (Pt)
P. S. As described in the article referred to as "time of native oxide present case / in the absence of Ni-Si phase transfer" by Lee et al., Not possible to reduce the SiO2 or natural oxide from Ti coating layer 30 Ti diffuses through the Ni (Pt) alloy layer 28, accumulates at the interface between the Ni (Pt) layer 28 and the lower layer, reduces oxides, and reduces [Ni
(Pt)]x Tiy O intermediate layer (not shown).
【００２６】Ｎｉ（Ｐｔ）は、［Ｎｉ（Ｐｔ）］xＴｉy
Ｏ中間層を通じて拡散してＳｉと反応し、ＮｉＰｔＳｉ
シリサイド層５０、６０を形成する。未反応のＮｉ（Ｐ
ｔ）は、Ｎｉ（Ｐｔ）Ｓｉ層の頂部に残る。これら未反
応のＮｉ（Ｐｔ）は、Ｔｉ系酸化物（ＴｉＯ）又は窒化
酸化物（ＴｉＯＮ）と共に、エッチバックプロセスを実
施する間、エッチング除去することができる。Ni (Pt) is [Ni (Pt)]x Tiy
O is diffused through the intermediate layer and reacts with Si to form NiPtSi.
The silicide layers 50 and 60 are formed. Unreacted Ni (P
t) remains on top of the Ni (Pt) Si layer. These unreacted Ni (Pt) can be removed by etching together with Ti-based oxide (TiO) or nitrided oxide (TiON) during the etch-back process.
【００２７】シリサイド層５０は、活性領域２０内でソ
ース／ドレーン領域１８上に形成され、シリサイド層６
０は、ポリゲート領域内のポリゲート１２上に形成され
る。約５０％乃至１００％のＮｉ（Ｐｔ）層２８は、シ
リサイド層５０、６０に変換され、また、約２％乃至８
０％のＴｉ被覆層３０（その厚さに依存する）は、天然
酸化物を還元する。The silicide layer 50 is formed on the source / drain region 18 in the active region 20 and the silicide layer 6
0 is formed on the poly gate 12 in the poly gate region. About 50% to 100% of the Ni (Pt) layer 28 is converted to silicide layers 50 and 60, and about 2% to 8%.
0% Ti coating 30 (depending on its thickness) reduces the native oxide.
【００２８】温度≦８００℃の場合、シリサイド層５
０、６０は、１００％のＮｉ（Ｐｔ）Ｓｉから成り、温
度＞８００℃の場合、シリサイド層５０、６０はまたＮ
ｉ（Ｐｔ）Ｓｉに加えてある量のＮｉ（Ｐｔ）Ｓｉ2を
も含む。サリサイド・エッチバック 図５に図示するように、余剰なＮｉ（Ｐｔ）及び未反応
のＴｉを除去するために、図４の構造体にて、サリサイ
ド・エッチバックを行う。好ましくは、構造体に対し約
１分乃至１０分間、硫黄過酸化物の混合体（Ｈ2ＳＯ4、
Ｈ2Ｏ2、Ｈ2Ｏ）を作用させる（構造体を、約１分乃至
１０分間、硫黄過酸化物の混合体に漬ける）。硫黄過酸
化物の混合体のサリサイドエッチバック溶液は、約５％
乃至５５％のＨ2ＳＯ4、約１％乃至２２．５％のＨ
2Ｏ2、及び約１％乃至２２．５％のＨ2Ｏから成ること
が好ましい。エッチバック温度は、約３０℃乃至８０℃
であり、約１分乃至３０分間、行われる。When the temperature ≤800 ° C., the silicide layer 5
0 and 60 are made of 100% Ni (Pt) Si,
For temperatures> 800 ° C., the silicide layers 50, 60 are also N
a certain amount of Ni (Pt) Si in addition to i (Pt) SiTwoTo
Including.Salicide etchback As shown in FIG. 5, excess Ni (Pt) and unreacted
In order to remove the Ti, the structure shown in FIG.
Perform de etch back. Preferably, about
A mixture of sulfur peroxide (HTwoSOFour,
HTwoOTwo, HTwoO) to act (the structure is reduced from about 1 minute to
Immerse in a mixture of sulfur peroxide for 10 minutes). Sulfur peracid
Salicide etchback solution of the mixture of
~ 55% HTwoSOFour, About 1% to 22.5% H
TwoOTwoAnd about 1% to 22.5% HTwoConsisting of O
Is preferred. Etchback temperature is about 30 ° C to 80 ° C
For about 1 to 30 minutes.
【００２９】このサリサイド・エッチバックは、更なる
処理のためポリゲート領域１４内のシリサイド層６０及
び活性領域２０内のシリサイド層５０を露呈させる。次
に、接触工程及び通常の後工程を行うことができる。 本発明の利点 本発明の方法の利点は次の点を含む。This salicide etchback exposes silicide layer 60 in poly gate region 14 and silicide layer 50 in active region 20 for further processing. Next, a contacting step and a normal post-step can be performed. Advantages of the invention Advantages of the method of the invention include the following.
【００３０】ｉ）Ｎｉ（Ｐｔ）Ｓｉ５０、６０を形成す
る間、天然酸化物を解離させること； ｉｉ）ＮｉＳｉ2の形成を遅らせ、より優れた凝集抵抗
を有する熱的に安定的なＮｉ（Ｐｔ）Ｓｉプロセスとな
ること； ｉｉｉ）Ｔｉ被覆層３０が周囲雰囲気からの酸素汚染を
防止すること。I) dissociating the native oxide during the formation of Ni (Pt) Si 50,60; ii) delaying the formation of NiSi2 and providing thermally stable Ni (Pt) with better aggregation resistance ) Become a Si process; iii) The Ti coating layer 30 prevents oxygen contamination from the surrounding atmosphere.
【００３１】本発明の特に好ましい実施の形態を図示し
且つ説明したが、これは、特許請求の範囲に記載された
場合を除いて、本発明を限定することを意図するもので
はない。While a particularly preferred embodiment of the invention has been illustrated and described, it is not intended to limit the invention except as described in the appended claims.
【図１】本発明の好ましい実施の形態の概略図である。FIG. 1 is a schematic diagram of a preferred embodiment of the present invention.
【図２】本発明の好ましい実施の形態を示す、図１と別
の概略図である。FIG. 2 is another schematic diagram showing a preferred embodiment of the present invention, which is different from FIG. 1;
【図３】本発明の好ましい実施の形態を示す、図１と別
の概略図である。FIG. 3 is another schematic diagram showing a preferred embodiment of the present invention, which is different from FIG. 1;
【図４】本発明の好ましい実施の形態を示す、図１と別
の概略図である。FIG. 4 is a schematic diagram different from FIG. 1 showing a preferred embodiment of the present invention.
【図５】本発明の好ましい実施の形態を示す、図１と別
の概略図である。FIG. 5 is a schematic diagram different from FIG. 1, showing a preferred embodiment of the present invention.
１０ 半導体基板 １２ 多数ゲート １４ 多数ゲート領域 １６ 側壁スペー
サ １８ ソース／ドレーン領域 ２０ 活性領域 ２２ 酸化物層 ２４ プレサリサ
イド清浄プロセス ２６ フィールド酸化層（ＦＯＸ）領域 ２８ Ｎｉ（Ｐｔ）層 ３０ Ｔｉ被覆層 ３２ 短時間アニール（ＲＴＡ）プロセス ４０ Ｔｉ被覆したＮｉ（Ｐｔ）膜 ５０、６０ シリサイド／Ｎｉ（Ｐｔ）ＳｉDESCRIPTION OF SYMBOLS 10 Semiconductor substrate 12 Many gates 14 Many gate regions 16 Side wall spacer 18 Source / drain region 20 Active region 22 Oxide layer 24 Presaliside cleaning process 26 Field oxide layer (FOX) region 28 Ni (Pt) layer 30 Ti coating layer 32 Short Time anneal (RTA) process 40 Ti (Ni) -coated Ni (Pt) film 50, 60 Silicide / Ni (Pt) Si
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 (72)発明者 コン・ヒーン・リー シンガポール国イシュン・リング・ロー ド，ナンバー 02−4391，ブロック 800 (72)発明者 プーイ・シー・リー シンガポール国60036 ジュロング・イー スト・アベニュー １，ナンバー 02− 1620，ブロック 336 (72)発明者 エン・フア・リム シンガポール国460521，06−280，アベニ ュー １，ベドック・ノース，ブロック 521 (72)発明者 ソン・ユン・シャム シンガポール国680234，ナンバー 08− 01，チョア・チュ・ケン・センター，ブロ ック 234 (72)発明者 ペイ・キン・レオン シンガポール国659248，ナンバー 09− 02，ギリン・ビュー，ブキアー・バトッ ク・ストリート 52，28 Ｆターム(参考） 4M104 AA01 BB01 BB21 BB22 CC01 CC05 DD02 DD23 DD40 DD64 DD79 DD80 DD84 FF14 GG09 5F033 HH04 HH25 KK25 MM07 PP15 QQ08 QQ20 QQ70 QQ73 QQ82 QQ94 TT08 WW00 WW03 WW04 5F140 AA10 AA40 BA01 BF04 BF11 BF18 BF19 BG08 BG30 BG34 BG45 BG56 BJ01 BJ08 BJ09 BK26 BK29 BK34 BK39 CB01 CF04──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl.7 Identification FI FI Theme Court ゛ (Reference) H01L 29/78 (72) Inventor Kon Hen Lee Ishung Ring Road, Singapore, Number 02-4391 , Block 800 (72) Inventor Phu She Lee, Singapore 60036 Jurong East Avenue 1, Number 02-1620, Block 336 (72) Inventor En Hua Lim Singapore 460521, 06-280, Aveni View 1, Bedok North, Block 521 (72) Inventor Song Yoon Sham 680234, Singapore, Number 08-01, Choa Chu Ken Center, Block 234 (72) Inventor Pay Kin Leong Singapore 659248, Number 09-02, Gillin View, Buqia Batok Street 52, 28 F term (reference) 4M104 AA01 BB01 BB21 BB22 CC01 CC05 DD02 DD23 DD40 DD64 DD79 DD80 DD84 FF14 GG09 5F033 HH04 HH25 KK25 MM07 PP15 QQ08 QQ20 QQ70 QQ73 QQ82 AW04 AA40 BA01 BF04 BF11 BF18 BF19 BG08 BG30 BG34 BG45 BG56 BJ01 BJ08 BJ09 BK26 BK29 BK34 BK39 CB01 CF04
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