【０００１】[0001]
【発明の属する技術分野】本発明は、同一の絶縁体上に
画素部および画素部に信号を伝送するための駆動回路を
含む発光装置に関する。具体的には、一対の電極間に発
光性材料からなる薄膜を挟んだ素子（以下、発光素子と
いう）を有する装置（以下、発光装置という）に有効な
技術である。なお、有機ＥＬディスプレイや有機発光ダ
イオード（ＯＬＥＤ：Organic Light Emitting Diode）
は本発明の発光装置に含まれる。[0001] 1. Field of the Invention [0002] The present invention relates to a light emitting device including a pixel portion on a same insulator and a driving circuit for transmitting a signal to the pixel portion. Specifically, the technique is effective for a device having an element (hereinafter, referred to as a light-emitting element) in which a thin film made of a light-emitting material is interposed between a pair of electrodes (hereinafter, referred to as a light-emitting device). In addition, organic EL displays and organic light emitting diodes (OLEDs: Organic Light Emitting Diodes)
Is included in the light emitting device of the present invention.
【０００２】特に本発明は、陽極および陰極の間にＥＬ
（Electro Luminescence）が得られる発光性材料からな
る薄膜（以下、ＥＬ膜という）を挟んだ素子（以下、Ｅ
Ｌ素子という）を有する装置（以下、ＥＬ発光装置とい
う）に有効な技術である。[0002] In particular, the present invention relates to an EL device between an anode and a cathode.
An element (hereinafter, referred to as E) sandwiching a thin film (hereinafter, referred to as an EL film) made of a luminescent material capable of obtaining (Electro Luminescence)
This is an effective technique for a device having an L element (hereinafter, referred to as an EL light emitting device).
【０００３】なお、本発明に用いることのできる発光性
材料は、一重項励起もしくは三重項励起または両者の励
起を経由して発光（燐光および／または蛍光）するすべ
ての発光性材料を含む。[0003] The luminescent material that can be used in the present invention includes all luminescent materials that emit light (phosphorescence and / or fluorescence) via singlet excitation, triplet excitation, or both.
【０００４】また、本発明は電極間に液晶材料を挟んだ
素子（以下、液晶素子という）を有する装置（以下、液
晶表示装置という）に実施することも可能である。[0004] The present invention can also be applied to a device having a device in which a liquid crystal material is interposed between electrodes (hereinafter, referred to as a liquid crystal device) (hereinafter, referred to as a liquid crystal display device).
【０００５】[0005]
【従来の技術】近年、アクティブマトリクス型ＥＬ発光
装置の開発が進んでいる。アクティブマトリクス型ＥＬ
発光装置は、画素部に設けられた各画素の各々に薄膜ト
ランジスタ（以下、ＴＦＴという）を設け、ＴＦＴによ
りＥＬ素子に流れる電流量を制御して各画素の発光輝度
を制御する。そのため、画素数が増えても各画素に均一
に電圧を供給できるので高精細な画像を得る場合に適し
ている。2. Description of the Related Art In recent years, active matrix EL light emitting devices have been developed. Active matrix EL
In a light emitting device, a thin film transistor (hereinafter, referred to as a TFT) is provided for each pixel provided in a pixel portion, and the amount of current flowing to an EL element is controlled by the TFT to control the light emission luminance of each pixel. Therefore, even if the number of pixels increases, a voltage can be uniformly supplied to each pixel, which is suitable for obtaining a high-definition image.
【０００６】また、アクティブマトリクス型ＥＬ発光装
置の利点は、画素部に信号を伝送する駆動回路として、
シフトレジスタ、ラッチもしくはバッファといった回路
を同一の絶縁体上にＴＦＴで形成することが可能な点で
ある。これにより非常に小さく軽量なＥＬ発光装置を作
製することが可能となった。An advantage of the active matrix type EL light emitting device is that a driving circuit for transmitting a signal to a pixel portion is used.
Circuits such as shift registers, latches, and buffers can be formed using TFTs over the same insulator. As a result, a very small and lightweight EL light emitting device can be manufactured.
【０００７】しかしながら、アクティブマトリクス型Ｅ
Ｌ発光装置はＴＦＴの製造工程が複雑であると、製造コ
ストが高くなるという問題を抱えていた。また、複数の
ＴＦＴを同時に形成するため、製造工程が複雑になると
歩留まりを確保することが難しい。特に駆動回路に動作
不良があると画素一列が動作しないといった線状欠陥を
引き起こすこともある。However, the active matrix type E
The L light emitting device has a problem that if the manufacturing process of the TFT is complicated, the manufacturing cost increases. Further, since a plurality of TFTs are formed at the same time, it is difficult to secure a yield when the manufacturing process becomes complicated. In particular, if the driving circuit has a malfunction, a linear defect such that one row of pixels does not operate may be caused.
【０００８】ここでアクティブマトリクス型ＥＬ発光装
置の基本的な構造を図１８（Ａ）、（Ｂ）に示す。図１
８（Ａ）において、基板１８０１上にはＥＬ素子に流れ
る電流を制御するためのＴＦＴ（以下、電流制御ＴＦＴ
という）１８０２が形成され、電流制御ＴＦＴ１８０２
には陽極１８０３が接続されている。また、陽極１８０
３の上には有機ＥＬ膜（ＥＬが得られる発光性有機材料
からなる薄膜）１８０４、陰極１８０５が形成され、陽
極１８０３、有機ＥＬ膜１８０４および陰極１８０５か
らなるＥＬ素子１８０６が形成されている。Here, the basic structure of an active matrix type EL light emitting device is shown in FIGS. FIG.
8A, a TFT for controlling a current flowing to an EL element (hereinafter, a current control TFT) is provided on a substrate 1801.
1802), and the current control TFT 1802
Is connected to an anode 1803. Also, the anode 180
An organic EL film (a thin film made of a light-emitting organic material from which EL is obtained) 1804 and a cathode 1805 are formed on 3, and an EL element 1806 including an anode 1803, an organic EL film 1804 and a cathode 1805 is formed.
【０００９】このとき、有機ＥＬ膜１８０４で生成され
た発光は陽極１８０３を透過して図中の矢印の方向に向
かって放射される。従って、電流制御ＴＦＴ１８０２は
観測者から見て発光を遮る遮蔽物となってしまい、有効
発光領域（観測者が発光を観測しうる領域）を狭める要
因となっていた。また、有効発光領域が狭い場合、明る
い画像を得るには発光輝度を上げる必要があったが、発
光輝度を上げることは有機ＥＬ膜の駆動電圧を上げるこ
とになり劣化を早めることが懸念されていた。At this time, the light emitted from the organic EL film 1804 passes through the anode 1803 and is emitted in the direction of the arrow in the figure. Therefore, the current control TFT 1802 becomes a shield that blocks light emission when viewed from the observer, and is a factor that narrows the effective light emission area (the area where the observer can observe light emission). Further, when the effective light emitting area is narrow, it was necessary to increase the light emission luminance in order to obtain a bright image. However, there is a concern that increasing the light emission luminance would increase the drive voltage of the organic EL film and accelerate deterioration. Was.
【００１０】そこで、図１８（Ｂ）に示すような構造の
アクティブマトリクス型ＥＬ発光装置が提案されてい
る。図１８（Ｂ）において、基板１８０１上には電流制
御ＴＦＴ１８０７が形成され、電流制御ＴＦＴ１８０７
には陰極１８０８が接続されている。また、陰極１８０
８の上には有機ＥＬ膜１８０９、陽極１８１０が形成さ
れ、陰極１８０８、有機ＥＬ膜１８０９および陽極１８
１０からなるＥＬ素子１８１１が形成されている。即
ち、図１８（Ａ）に示したＥＬ素子１８０６とはちょう
ど逆向きの構造のＥＬ素子１８１１となる。Therefore, an active matrix EL light emitting device having a structure as shown in FIG. 18B has been proposed. In FIG. 18B, a current control TFT 1807 is formed over a substrate 1801, and the current control TFT 1807 is formed.
Is connected to a cathode 1808. Also, the cathode 180
8, an organic EL film 1809 and an anode 1810 are formed, and a cathode 1808, an organic EL film 1809, and an anode 1810 are formed.
An EL element 1811 made of 10 is formed. That is, the EL element 1811 has a structure exactly opposite to that of the EL element 1806 shown in FIG.
【００１１】このとき、有機ＥＬ膜１８０９で生成され
た光のうち陰極１８０８側へ進行したものは殆ど陰極１
８０８で反射され陽極１８１０を透過して図中の矢印の
方向に向かって放射される。従って、陰極１８０８が設
けられた領域すべてを有効発光領域とすることが可能と
なり、光取り出し効率の高いアクティブマトリクス型Ｅ
Ｌ発光装置が得られる。さらに、駆動電圧が低くても高
い発光輝度が得られ、明るい画像が得られるといった利
点がある。At this time, most of the light generated by the organic EL film 1809 that has proceeded to the cathode 1808 side is the cathode 1808.
The light is reflected at 808, passes through the anode 1810, and is emitted in the direction of the arrow in the figure. Therefore, the entire area where the cathode 1808 is provided can be made an effective light emitting area, and the active matrix type E with high light extraction efficiency can be used.
An L light emitting device is obtained. Further, there is an advantage that a high emission luminance can be obtained even at a low driving voltage, and a bright image can be obtained.
【００１２】[0012]
【発明が解決しようとする課題】本発明は、光取り出し
効率の高い発光装置の製造コストを抑えることを課題と
し、画質が明るく安価な発光装置を提供することを課題
とする。また、本発明の発光装置を表示部に用いた画質
が明るい表示部を有する安価な電気器具を提供すること
を課題とする。SUMMARY OF THE INVENTION An object of the present invention is to reduce the manufacturing cost of a light emitting device having a high light extraction efficiency, and to provide a light emitting device with a high image quality and low cost. Another object is to provide an inexpensive electric appliance having a display portion with high image quality, which uses the light-emitting device of the present invention for the display portion.
【００１３】[0013]
【課題を解決するための手段】本発明者らは図１８
（Ｂ）に示すような光取り出し効率の高いＥＬ発光装置
を作製する場合、電流制御ＴＦＴとしてはｎチャネル型
ＴＦＴを用いることが望ましいと考えた。その理由につ
いて図１９を用いて説明する。Means for Solving the Problems The inventors of the present invention have shown in FIG.
In the case of manufacturing an EL light emitting device having high light extraction efficiency as shown in FIG. 2B, it was considered that it is desirable to use an n-channel TFT as the current control TFT. The reason will be described with reference to FIG.
【００１４】図１９（Ａ）は図１８（Ｂ）の構造に対し
て電流制御ＴＦＴにｐチャネル型ＴＦＴを用いた例であ
る。このとき、電流制御ＴＦＴ１９０１のソースは電流
供給線１９０２に接続され、ドレインはＥＬ素子１９０
３の陰極に接続される。なお、この構造では電流供給線
１９０２の電位をＶL（ローレベルの電位。ここでは接
地電位に等しい。）とし、ＥＬ素子１９０３の陽極の電
位をＶH（ハイレベルの電位。ここでは５〜１０Ｖ。）
とする必要がある。FIG. 19A shows an example in which a p-channel type TFT is used for the current control TFT in the structure of FIG. 18B. At this time, the source of the current control TFT 1901 is connected to the current supply line 1902, and the drain is connected to the EL element 1901.
3 cathodes. In this structure, the potential of the current supply line 1902 is set to VL (low-level potential; here, equal to the ground potential), and the potential of the anode of the EL element 1903 is set to VH (high-level potential, 5 to 5 in this case). 10V.)
It is necessary to
【００１５】また、電流制御ＴＦＴ１９０１のゲートの
電位をＶGとし、ソースの電位をＶSとし、ドレインの電
位をＶDとする。このとき、電流制御ＴＦＴ１９０１に
かかるゲート電圧はＶG−ＶS、ソースとドレインとの間
にかかる電圧はＶD−ＶS、ソース電圧はＶS−ＶL、ドレ
イン電圧はＶD−ＶLで表される。また、ＶSはＥＬ素子
１９０３の陰極の電位でもあり、電流制御ＴＦＴ１９０
１のゲートが開くと電流供給線１９０２の電位ＶLに近
づく。また、ドレインの電位ＶDは電流供給線１９０２
の電位ＶLに等しい。Further, the potential of the gate of the current control TFT1901 and VG, the potential of the source and VS, the drain potential and VD. At this time, a current control gate voltage applied to the TFT1901 is VG -VS, the voltage applied between the source and the drain is VD -VS, the source voltage is VS -VL, the drain voltage VD -VL It is represented by VS is also the potential of the cathode of the EL element 1903, and the current control TFT 190
When the gate of No. 1 opens, it approaches the potentialVL of the current supply line 1902. The drain potential VD is equal to the current supply line 1902
Equal to the potential VL of
【００１６】ところが、図１９（Ａ）の構造の場合、電
流制御ＴＦＴ１９０１が開くと電位ＶSが変化する（ＶL
に近づく）ため、ゲート電圧（ＶG−ＶS）およびソース
とドレインとの間にかかる電圧（ＶD−ＶS）そのものが
変化してしまう。その結果、電流制御ＴＦＴ１９０１を
流れる電流量がＶSの変化とともに変化し、ＥＬ素子１
９０３に安定した電流を供給することができないという
問題を生じる。However, in the case of the structure shown in FIG. 19A, when the current control TFT 1901 opens, the potential VS changes (VL
), The gate voltage (VG -VS ) and the voltage applied between the source and the drain (VD -VS ) themselves change. As a result, the amount of current flowing through the current control TFT1901 changes with changes in VS, EL element 1
There is a problem that a stable current cannot be supplied to the 903.
【００１７】一方、図１８（Ｂ）の構造において電流制
御ＴＦＴをｎチャネル型ＴＦＴとした例を図１９（Ｂ）
に示す。この場合、電流制御ＴＦＴ１９０４のソースの
電位ＶSは常に電流供給線１９０２の電位ＶLに等しいた
め、ゲート電圧（ＶG−ＶS）およびソースとドレインと
の間にかかる電圧（ＶD−ＶS）が変化することはない。
従って、ＥＬ素子１９０３に安定した電流を供給するこ
とができる。On the other hand, FIG. 19B shows an example in which the current control TFT in the structure of FIG.
Shown in In this case, since equal to the potential VL of the source potential VS is always the current supply line 1902 of the current control TFT1904, gate voltage (VG -VS) and applied between the source and the drain voltage (VD -VS ) does not change.
Therefore, a stable current can be supplied to the EL element 1903.
【００１８】以上のように、電流制御ＴＦＴのドレイン
にＥＬ素子の陰極が接続される構造の画素とする場合、
電流制御ＴＦＴとしてｎチャネル型ＴＦＴを用いること
が望ましいという認識を得た。As described above, when a pixel having a structure in which the cathode of the EL element is connected to the drain of the current control TFT,
It has been recognized that it is desirable to use an n-channel TFT as the current control TFT.
【００１９】そこで本発明では、アクティブマトリクス
型の発光装置の製造コストを低減するために全ての半導
体素子（代表的には薄膜トランジスタ）をｎチャネル型
の半導体素子とすることを特徴とする。これによりｐチ
ャネル型の半導体素子の製造工程が削減されるため発光
装置の製造工程が簡略化され製造コストを低減すること
ができる。Therefore, the present invention is characterized in that all semiconductor elements (typically thin film transistors) are n-channel semiconductor elements in order to reduce the manufacturing cost of an active matrix type light emitting device. As a result, the manufacturing process of the p-channel type semiconductor element is reduced, so that the manufacturing process of the light emitting device is simplified and the manufacturing cost can be reduced.
【００２０】また、ｎチャネル型の半導体素子だけで駆
動回路を形成する点も特徴の一つである。即ち、一般的
な駆動回路はｎチャネル型の半導体素子とｐチャネル型
の半導体素子とを相補的に組み合わせたＣＭＯＳ回路を
基本に設計されるが、本発明ではｎチャネル型の半導体
素子のみを組み合わせて駆動回路を形成する点にも特徴
がある。Another feature is that a drive circuit is formed only with n-channel type semiconductor elements. That is, a general driving circuit is designed based on a CMOS circuit in which an n-channel semiconductor element and a p-channel semiconductor element are complementarily combined, but in the present invention, only an n-channel semiconductor element is combined. There is also a feature in that a drive circuit is formed.
【００２１】[0021]
【発明の実施の形態】本発明の実施の形態では、画素部
と、その画素部に信号を伝送するための駆動回路とを同
一の絶縁体上に形成したアクティブマトリクス型ＥＬ発
光装置を図１に示す。DESCRIPTION OF THE PREFERRED EMBODIMENTS In an embodiment of the present invention, an active matrix EL light emitting device in which a pixel portion and a driving circuit for transmitting a signal to the pixel portion are formed on the same insulator is shown in FIG. Shown in
【００２２】図１において、基板１１上には下地となる
絶縁膜１２が設けられ、その上にはスイッチング素子と
なるＴＦＴ（以下、スイッチングＴＦＴという）２０
１、電流制御素子となるＴＦＴ（以下、電流制御ＴＦＴ
という）２０２、ｎチャネル型ＴＦＴ２０３およびｎチ
ャネル型ＴＦＴ２０４が設けられている。ここでは画素
部に設けられるＴＦＴの例としてスイッチングＴＦＴ２
０１および電流制御ＴＦＴ２０２を示し、駆動回路に設
けられるインバータ回路の例としてｎチャネル型ＴＦＴ
２０３およびｎチャネル型ＴＦＴ２０４を示す。In FIG. 1, an insulating film 12 serving as a base is provided on a substrate 11, and a TFT (hereinafter, referred to as a switching TFT) 20 serving as a switching element is provided thereon.
1. TFT serving as a current control element (hereinafter referred to as a current control TFT)
202), an n-channel TFT 203 and an n-channel TFT 204. Here, as an example of the TFT provided in the pixel portion, a switching TFT 2
01 and a current control TFT 202, and an n-channel type TFT as an example of an inverter circuit provided in the drive circuit.
203 and an n-channel TFT 204 are shown.
【００２３】なお、本発明は基板１１としてプラスチッ
ク基板（プラスチックフィルムを含む）を用いる場合に
特に有効な技術である。プラスチック基板上にＴＦＴを
形成するにあたって、現状においてｐチャネル型ＴＦＴ
は良好な電気特性が得られていない。従って、全てのＴ
ＦＴをｎチャネル型ＴＦＴで形成するという本発明はプ
ラスチック基板を用いてアクティブマトリクス型ＥＬ発
光装置を作製する上で特に有効な技術である。The present invention is a technique particularly effective when a plastic substrate (including a plastic film) is used as the substrate 11. Currently, p-channel TFTs are used to form TFTs on plastic substrates.
Have not obtained good electrical properties. Therefore, all T
The present invention of forming an FT with an n-channel TFT is a particularly effective technique for manufacturing an active matrix EL light emitting device using a plastic substrate.
【００２４】まず、画素部について説明する。スイッチ
ングＴＦＴ２０１はｎチャネル型ＴＦＴであり、ソース
領域１３、分離領域（チャネル形成領域間に存在する不
純物領域）１４、分離領域１５、ドレイン領域１６およ
びチャネル形成領域１７〜１９を含む活性層、ゲート絶
縁膜２０、ゲート電極２１a〜２１c、無機絶縁膜２２、
有機絶縁膜２３、ソース配線２４並びにドレイン配線２
５を含む。このスイッチングＴＦＴ２０１は電流制御Ｔ
ＦＴのゲート電圧を制御するためのスイッチング素子で
ある。First, the pixel section will be described. The switching TFT 201 is an n-channel TFT, and has an active layer including a source region 13, an isolation region (impurity region existing between channel formation regions) 14, an isolation region 15, a drain region 16, and channel formation regions 17 to 19, and a gate insulation. Film 20, gate electrodes 21a to 21c, inorganic insulating film 22,
Organic insulating film 23, source wiring 24 and drain wiring 2
5 is included. This switching TFT 201 has a current control T
This is a switching element for controlling the gate voltage of the FT.
【００２５】なお、無機絶縁膜２２は窒化珪素膜もしく
は窒化酸化珪素膜（ＳｉＯｘＮｙで表される）であり、
有機絶縁膜２３は樹脂膜（ポリイミド膜、アクリル樹脂
膜、ポリアミド膜もしくはベンゾシクロブテン膜）であ
る。有機絶縁膜２３には金属粒子もしくはカーボン粒子
を分散させても良い。その場合、比抵抗が１×１０8〜
１×１０10Ωｍとなるように金属粒子もしくはカーボン
粒子の含有量を調節することで静電気の発生を抑制する
ことができる。The inorganic insulating film 22 is a silicon nitride film or a silicon oxynitride film (represented by SiOxNy).
The organic insulating film 23 is a resin film (a polyimide film, an acrylic resin film, a polyamide film, or a benzocyclobutene film). Metal particles or carbon particles may be dispersed in the organic insulating film 23. In that case, the specific resistance is 1 × 108 to
The generation of static electricity can be suppressed by adjusting the content of metal particles or carbon particles so as to be 1 × 1010 Ωm.
【００２６】また、ソース配線２４およびドレイン配線
２５は、周期表の１族もしくは２族に属する元素（好ま
しくはセシウム、マグネシウム、リチウム、カルシウ
ム、カリウム、バリウムもしくはベリリウム）を含む金
属膜を用いることが好ましい。また金属膜としてはアル
ミニウム膜、銅薄膜もしくは銀薄膜が好ましい。その他
にもビスマス膜を用いることもできる。For the source wiring 24 and the drain wiring 25, a metal film containing an element belonging to Group 1 or 2 of the periodic table (preferably, cesium, magnesium, lithium, calcium, potassium, barium or beryllium) is used. preferable. The metal film is preferably an aluminum film, a copper thin film or a silver thin film. In addition, a bismuth film can be used.
【００２７】次に、電流制御ＴＦＴ２０２はｎチャネル
型ＴＦＴであり、ソース領域２６、ドレイン領域２７お
よびチャネル形成領域２８を含む活性層、ゲート絶縁膜
２０、ゲート電極２９、無機絶縁膜２２、有機絶縁膜２
３、ソース配線３０並びに画素電極３１を含む。このと
き、スイッチングＴＦＴ２０１のドレイン配線２５は電
流制御ＴＦＴ２０２のゲート電極２９に接続されてい
る。また、電流制御ＴＦＴ２０２のドレイン領域２７に
接続された画素電極３１はＥＬ素子４０の陰極として機
能する。Next, the current control TFT 202 is an n-channel type TFT, and includes an active layer including a source region 26, a drain region 27 and a channel forming region 28, a gate insulating film 20, a gate electrode 29, an inorganic insulating film 22, an organic insulating film. Membrane 2
3, including a source line 30 and a pixel electrode 31. At this time, the drain wiring 25 of the switching TFT 201 is connected to the gate electrode 29 of the current control TFT 202. Further, the pixel electrode 31 connected to the drain region 27 of the current control TFT 202 functions as a cathode of the EL element 40.
【００２８】なお、画素電極３１は、周期表の１族もし
くは２族に属する元素（好ましくはセシウム、マグネシ
ウム、リチウム、カルシウム、カリウム、バリウムもし
くはベリリウム）を含む金属膜を用いることが好まし
い。また金属膜としてはアルミニウム膜、銅薄膜もしく
は銀薄膜が好ましい。その他にもビスマス膜を用いるこ
ともできる。The pixel electrode 31 is preferably formed of a metal film containing an element belonging to Group 1 or 2 of the periodic table (preferably, cesium, magnesium, lithium, calcium, potassium, barium or beryllium). The metal film is preferably an aluminum film, a copper thin film or a silver thin film. In addition, a bismuth film can be used.
【００２９】勿論、スイッチングＴＦＴ２０１のソース
配線２４、ドレイン配線２５および電流制御ＴＦＴ２０
２のソース配線３０は、画素電極３１と同時に形成され
るため画素電極３１と同一の材料で形成される。Of course, the source wiring 24 and the drain wiring 25 of the switching TFT 201 and the current control TFT 20
The two source wirings 30 are formed at the same time as the pixel electrodes 31 and are therefore formed of the same material as the pixel electrodes 31.
【００３０】また、３２は金属粒子もしくはカーボン粒
子を分散させた樹脂膜（ポリイミド膜、アクリル樹脂
膜、ポリアミド膜もしくはベンゾシクロブテン膜）から
なるバンクであり、比抵抗が１×１０8〜１×１０10Ω
ｍとなるように金属粒子もしくはカーボン粒子を含有し
ている。このような比抵抗であれば成膜時にＴＦＴの静
電破壊を抑制することができる。また、３３は有機ＥＬ
膜を含む薄膜、３４はＥＬ素子４０の陽極（代表的には
酸化物導電膜からなる電極）である。Reference numeral 32 denotes a bank made of a resin film (polyimide film, acrylic resin film, polyamide film or benzocyclobutene film) in which metal particles or carbon particles are dispersed, and has a specific resistance of 1 × 108 to 1 ×. 1010 Ω
m or metal particles or carbon particles. With such a specific resistance, electrostatic breakdown of the TFT during film formation can be suppressed. 33 is an organic EL
A thin film including a film 34 is an anode of the EL element 40 (typically, an electrode made of an oxide conductive film).
【００３１】さらに、画素電極（陰極）３１、有機ＥＬ
膜を含む薄膜３３および陽極３４からなるＥＬ素子４０
を覆うようにパッシベーション膜３６が設けられてい
る。パッシベーション膜３６としては、窒化珪素膜、窒
化酸化珪素膜、炭素膜（好ましくはダイヤモンドライク
カーボン膜）、酸化アルミニウム膜もしくは酸化タンタ
ル膜を用いることができる。これらは積層しても良い。Further, a pixel electrode (cathode) 31 and an organic EL
EL element 40 comprising a thin film 33 including a film and an anode 34
Passivation film 36 is provided so as to cover. As the passivation film 36, a silicon nitride film, a silicon nitride oxide film, a carbon film (preferably, a diamond-like carbon film), an aluminum oxide film, or a tantalum oxide film can be used. These may be laminated.
【００３２】ここで画素部における一画素の回路構成を
図２に示す。図２（Ａ）において、２０５はスイッチン
グＴＦＴ２０１のゲート電極２１a〜２１cにゲート電圧
を加えるためのゲート配線であり、２０６はＥＬ素子４
０に流れる電流を供給する電流供給線である。また、２
０７はコンデンサであり、電流制御ＴＦＴ２０２のゲー
ト電極２９に加わるゲート電圧を保持するために設けら
れる。この場合、電流制御ＴＦＴ２０２のソース配線３
０をローレベルの電位（ＶL）とし、ＥＬ素子の陽極３
４をハイレベルの電位（ＶH）とする。FIG. 2 shows a circuit configuration of one pixel in the pixel portion. In FIG. 2A, reference numeral 205 denotes a gate wiring for applying a gate voltage to the gate electrodes 21a to 21c of the switching TFT 201;
This is a current supply line that supplies a current flowing to zero. Also, 2
Reference numeral 07 denotes a capacitor, which is provided to hold a gate voltage applied to the gate electrode 29 of the current control TFT 202. In this case, the source wiring 3 of the current control TFT 202
0 is a low level potential (VL ) and the anode 3 of the EL element
4 is a high-level potential (VH ).
【００３３】また、一画素の別の回路構成を図２（Ｂ）
に示す。図２（Ｂ）に示した回路構成の場合、電流供給
線２０６と電流制御ＴＦＴ２０２との間にＥＬ素子２０
８が形成される。この場合、電流制御ＴＦＴ２０２のソ
ース配線３０をハイレベルの電位（ＶH）とし、ＥＬ素
子の陽極３４をローレベルの電位（ＶL）とする。ま
た、このとき電流供給線２０６がＥＬ素子の陽極３４と
して機能する。FIG. 2B shows another circuit configuration of one pixel.
Shown in In the case of the circuit configuration shown in FIG. 2B, the EL element 20 is provided between the current supply line 206 and the current control TFT 202.
8 are formed. In this case, the source wiring 30 of the current control TFT 202 is set to the high-level potential (VH ), and the anode 34 of the EL element is set to the low-level potential (VL ). At this time, the current supply line 206 functions as the anode 34 of the EL element.
【００３４】なお、ここでは一画素に２個のＴＦＴ（ス
イッチングＴＦＴおよび電流制御ＴＦＴ）を設けた例を
示しているが、ＴＦＴの個数は３個、４個、５個、６個
もしくはそれ以上であっても良い。即ち、ソース配線２
４から入力されるビデオ信号を切り替えるスイッチング
ＴＦＴおよびＥＬ素子４０に流れる電流量を制御する電
流制御ＴＦＴに加え、その他の信号を制御するＴＦＴを
設けることは可能である。Although an example in which two TFTs (a switching TFT and a current control TFT) are provided in one pixel is shown here, the number of TFTs is three, four, five, six or more. It may be. That is, the source wiring 2
It is possible to provide a TFT for controlling other signals in addition to a switching TFT for switching a video signal input from the LCD 4 and a current control TFT for controlling the amount of current flowing to the EL element 40.
【００３５】次に、駆動回路について図１を用いて説明
する。ｎチャネル型ＴＦＴ２０３は、ソース領域４１、
ドレイン領域４２およびチャネル形成領域４３を含む活
性層、ゲート絶縁膜２０、ゲート電極４４、無機絶縁膜
２２、有機絶縁膜２３、ソース配線４５並びにドレイン
配線４６を含む。Next, the driving circuit will be described with reference to FIG. The n-channel TFT 203 includes a source region 41,
An active layer including the drain region 42 and the channel formation region 43, the gate insulating film 20, the gate electrode 44, the inorganic insulating film 22, the organic insulating film 23, the source wiring 45, and the drain wiring 46 are included.
【００３６】また、ｎチャネル型ＴＦＴ２０４は、ソー
ス領域４７、ドレイン領域４８およびチャネル形成領域
４９を含む活性層、ゲート絶縁膜２０、ゲート電極５
０、無機絶縁膜２２、有機絶縁膜２３、ソース配線５１
並びにｎチャネル型ＴＦＴ２０３と共通のドレイン配線
４６を含む。The n-channel TFT 204 includes an active layer including the source region 47, the drain region 48, and the channel forming region 49, the gate insulating film 20, and the gate electrode 5.
0, inorganic insulating film 22, organic insulating film 23, source wiring 51
In addition, a drain wiring 46 common to the n-channel TFT 203 is included.
【００３７】なお、ｎチャネル型ＴＦＴ２０３のソース
配線４５、ドレイン配線（ｎチャネル型ＴＦＴ２０４と
共通の配線）４６およびｎチャネル型ＴＦＴ２０４のソ
ース配線５１は画素電極３１と同一材料で形成されてい
る。The source wiring 45, the drain wiring (common to the n-channel TFT 204) 46 of the n-channel TFT 203, and the source wiring 51 of the n-channel TFT 204 are formed of the same material as the pixel electrode 31.
【００３８】なお、本実施例に示すＴＦＴはすべてエン
ハンスメント型のｎチャネル型ＴＦＴ（以下、Ｅ型ＮＴ
ＦＴという）で形成されているが、ｎチャネル型ＴＦＴ
２０３もしくはｎチャネル型ＴＦＴ２０４のいずれか一
方をデプレーション型とすることもできる。その場合、
チャネル形成領域となる半導体に周期表の１５族に属す
る元素（好ましくはリン）もしくは周期表の１３族に属
する元素（好ましくはボロン）を添加することによりエ
ンハンスメント型とデプレーション型とを作り分けるこ
とができる。The TFTs shown in this embodiment are all enhancement-type n-channel TFTs (hereinafter, referred to as E-type NTs).
FT), but an n-channel TFT
Either the TFT 203 or the n-channel TFT 204 can be a depletion type. In that case,
Addition of an element belonging to Group 15 of the periodic table (preferably phosphorus) or an element belonging to Group 13 of the periodic table (preferably boron) to a semiconductor to be a channel formation region so that an enhancement type and a depletion type are separately formed. Can be.
【００３９】また、ｎチャネル型ＴＦＴ２０３およびｎ
チャネル型ＴＦＴ２０４を組み合わせてＮＭＯＳ回路を
形成する場合、エンハンスメント型ＴＦＴ同士で形成す
る場合（以下、ＥＥＭＯＳ回路という）と、エンハンス
メント型とデプレーション型とを組み合わせて形成する
場合（以下、ＥＤＭＯＳ回路という）がある。The n-channel TFTs 203 and n
When an NMOS circuit is formed by combining the channel type TFTs 204, when an enhancement type TFT is formed (hereinafter referred to as an EEMOS circuit), and when an enhancement type and a depletion type are combined (hereinafter referred to as an EDMOS circuit). There is.
【００４０】ここでＥＥＭＯＳ回路の例を図３（Ａ）
に、ＥＤＭＯＳ回路の例を図３（Ｂ）に示す。図３
（Ａ）において、３０１、３０２はどちらもＥ型ＮＴＦ
Ｔである。また、図３（Ｂ）において、３０３はＥ型Ｎ
ＴＦＴ、３０４はデプレーション型のｎチャネル型ＴＦ
Ｔ（以下、Ｄ型ＮＴＦＴという）である。Here, an example of the EEMOS circuit is shown in FIG.
FIG. 3B shows an example of the EDMOS circuit. FIG.
In (A), both 301 and 302 are E-type NTFs.
T. In FIG. 3B, reference numeral 303 denotes an E-type N
TFT 304 is a depletion type n-channel type TF
T (hereinafter referred to as D-type NTFT).
【００４１】なお、図３（Ａ）、（Ｂ）において、ＶDH
は正の電圧が印加される電源線（正電源線）であり、Ｖ
DLは負の電圧が印加される電源線（負電源線）である。
負電源線は接地電位の電源線（接地電源線）としても良
い。In FIGS. 3A and 3B, VDH
Denotes a power supply line to which a positive voltage is applied (positive power supply line);
DL is a power supply line to which a negative voltage is applied (negative power supply line).
The negative power supply line may be a ground potential power supply line (ground power supply line).
【００４２】さらに、図３（Ａ）に示したＥＥＭＯＳ回
路もしくは図３（Ｂ）に示したＥＤＭＯＳ回路を用いて
シフトレジスタを作製した例を図４に示す。図４におい
て、４００、４０１はフリップフロップ回路である。ま
た、４０２、４０３はＥ型ＮＴＦＴであり、Ｅ型ＮＴＦ
Ｔ４０２のゲートにはクロック信号（ＣＬ）が入力さ
れ、Ｅ型ＮＴＦＴ４０３のゲートには極性の反転したク
ロック信号（ＣＬバー）が入力される。また、４０４で
示される記号はインバータ回路であり、図４（Ｂ）に示
すように、図３（Ａ）に示したＥＥＭＯＳ回路もしくは
図３（Ｂ）に示したＥＤＭＯＳ回路が用いられる。FIG. 4 shows an example in which a shift register is manufactured using the EEMOS circuit shown in FIG. 3A or the EDMOS circuit shown in FIG. 3B. In FIG. 4, reference numerals 400 and 401 are flip-flop circuits. Reference numerals 402 and 403 denote E-type NTFTs and E-type NTFs.
A clock signal (CL) is input to the gate of T402, and a clock signal (CL bar) having an inverted polarity is input to the gate of the E-type NTFT 403. The symbol 404 is an inverter circuit, and the EEMOS circuit shown in FIG. 3A or the EDMOS circuit shown in FIG. 3B is used as shown in FIG.
【００４３】本発明の実施の形態では全てのＴＦＴをｎ
チャネル型ＴＦＴとすることによりｐチャネル型ＴＦＴ
を形成する工程が削減されるため、ＥＬ発光装置の製造
工程を簡略化することができる。また、それに伴って製
造工程の歩留まりが向上し、ＥＬ発光装置の製造コスト
を下げることができる。In the embodiment of the present invention, all the TFTs are set to n
A p-channel TFT by using a channel TFT
Is reduced, so that the manufacturing process of the EL light emitting device can be simplified. In addition, the yield of the manufacturing process is improved, and the manufacturing cost of the EL light emitting device can be reduced.
【００４４】[0044]
【実施例】〔実施例１〕本実施例では、画素部とその周
辺に設けられる駆動回路を同一の絶縁体上に製造する方
法について説明する。但し、説明を簡単にするために、
駆動回路に関してはｎチャネル型ＴＦＴを組み合わせた
ＮＭＯＳ回路を図示することとする。[Embodiment 1] In this embodiment, a method of manufacturing a pixel portion and a driving circuit provided around the pixel portion on the same insulator will be described. However, for simplicity,
For the driving circuit, an NMOS circuit combining n-channel TFTs is shown.
【００４５】まず、図５（Ａ）に示すように、プラスチ
ックからなる絶縁体５０１を用意する。本実施例ではプ
ラスチックからなる絶縁体５０１として、プラスチック
基板５０１aの両面（表面および裏面）に保護膜（炭素
膜、具体的にはダイヤモンドライクカーボン膜）５０１
b、５０１cをコーティングした絶縁体を用意する。勿
論、片面（表面もしくは裏面）に保護膜を設けた構成と
しても良い。First, as shown in FIG. 5A, an insulator 501 made of plastic is prepared. In this embodiment, a protective film (carbon film, specifically, a diamond-like carbon film) 501 is formed on both surfaces (front and back surfaces) of the plastic substrate 501a as the insulator 501 made of plastic.
b, Prepare an insulator coated with 501c. Needless to say, a configuration in which a protective film is provided on one surface (front surface or back surface) may be employed.
【００４６】次に絶縁体５０１上に下地膜５０２を３０
０ｎｍの厚さに形成する。本実施例では下地膜５０２と
して窒化酸化珪素膜をスパッタ法で積層して用いる。こ
の時、絶縁体５０１に接する層の窒素濃度を１０〜２５
ｗｔ％としておき、他の層よりも高めに窒素を含有させ
ると良い。Next, 30 underlayers 502 are formed on the insulator 501.
It is formed to a thickness of 0 nm. In this embodiment, a silicon nitride oxide film is stacked as a base film 502 by a sputtering method. At this time, the nitrogen concentration of the layer in contact with the insulator 501 is set to 10 to 25.
wt%, and it is better to contain nitrogen more than other layers.
【００４７】次に下地膜５０２の上に５０ｎｍの厚さの
非晶質半導体膜（図示せず）をスパッタ法で形成する。
絶縁体５０１がプラスチックであるため、成膜温度が２
００℃（好ましくは１５０℃）を超えないことが好まし
い。Next, an amorphous semiconductor film (not shown) having a thickness of 50 nm is formed on the base film 502 by a sputtering method.
Since the insulator 501 is made of plastic, the deposition temperature is 2
It is preferred not to exceed 00 ° C (preferably 150 ° C).
【００４８】なお、非晶質半導体膜に限定する必要はな
く、非晶質構造を含む半導体膜（微結晶半導体膜を含
む）であれば良い。非晶質半導体膜としては非晶質珪素
もしくは非晶質シリコンゲルマニウム膜を用いることが
できる。また、膜厚は２０〜１００ｎｍの厚さであれば
良い。It is not necessary to limit the invention to an amorphous semiconductor film, and any semiconductor film having an amorphous structure (including a microcrystalline semiconductor film) may be used. As the amorphous semiconductor film, an amorphous silicon film or an amorphous silicon germanium film can be used. The thickness may be 20 to 100 nm.
【００４９】そして、公知のレーザー結晶化法を用いて
非晶質珪素膜の結晶化を行い、結晶質半導体膜５０３を
形成する。なお、本実施例では固体レーザー（具体的に
はＮｄ：ＹＡＧレーザーの第２高調波）を用いるが、エ
キシマレーザーを用いても良い。また、結晶化方法はプ
ラスチックからなる絶縁体５０１の耐熱性が許す範囲で
あれば如何なる手段を用いても良い。Then, the amorphous silicon film is crystallized using a known laser crystallization method to form a crystalline semiconductor film 503. In this embodiment, a solid-state laser (specifically, the second harmonic of a Nd: YAG laser) is used, but an excimer laser may be used. As a crystallization method, any means may be used as long as the heat resistance of the insulator 501 made of plastic allows.
【００５０】次に、図５（Ｂ）に示すように、結晶質半
導体膜５０３を１回目のフォトリソグラフィ工程により
エッチングして島状の半導体膜５０４〜５０７を形成す
る。これらは後にＴＦＴの活性層となる半導体膜であ
る。Next, as shown in FIG. 5B, the crystalline semiconductor film 503 is etched by a first photolithography step to form island-shaped semiconductor films 504 to 507. These are semiconductor films which will later become the active layers of the TFT.
【００５１】なお、本実施例ではＴＦＴの活性層として
結晶質半導体膜を用いているが、非晶質半導体膜を活性
層として用いることも可能である。Although a crystalline semiconductor film is used as an active layer of a TFT in this embodiment, an amorphous semiconductor film can be used as an active layer.
【００５２】ここで本実施例では、半導体膜５０４〜５
０７上に酸化珪素膜からなる保護膜（図示せず）を１３
０ｎｍの厚さにスパッタ法で形成し、半導体をｐ型半導
体とする不純物元素（以下、ｐ型不純物元素という）を
半導体膜５０４〜５０７に添加する。ｐ型不純物元素と
しては周期表の１３族に属する元素（典型的にはボロン
もしくはガリウム）を用いることができる。なお、この
保護膜は不純物を添加する際に結晶質珪素膜が直接プラ
ズマに曝されないようにするためと、微妙な濃度制御を
可能にするために設ける。Here, in this embodiment, the semiconductor films 504 to 5
A protective film (not shown) made of a silicon oxide film on
An impurity element which is formed to a thickness of 0 nm by a sputtering method and has a semiconductor as a p-type semiconductor (hereinafter, referred to as a p-type impurity element) is added to the semiconductor films 504 to 507. As the p-type impurity element, an element belonging to Group 13 of the periodic table (typically, boron or gallium) can be used. Note that this protective film is provided to prevent the crystalline silicon film from being directly exposed to plasma when adding an impurity and to enable fine concentration control.
【００５３】また、このとき添加されるｐ型不純物元素
の濃度は、１×１０15〜５×１０17atoms/cm3（代表的
には１×１０16〜１×１０17atoms/cm3）とすれば良
い。この濃度で添加されたｐ型不純物元素はｎチャネル
型ＴＦＴのしきい値電圧の調節に用いられる。The concentration of the p-type impurity element added at this time is 1 × 1015 to 5 × 1017 atoms / cm3 (typically, 1 × 1016 to 1 × 1017 atoms / cm3 ). It is good. The p-type impurity element added at this concentration is used for adjusting the threshold voltage of the n-channel TFT.
【００５４】次に、半導体膜５０４〜５０７の表面を洗
浄する。まず、オゾンを含む純水を用いて表面を洗浄す
る。その際、表面に薄い酸化膜が形成されるため、さら
に１％に希釈したフッ酸水溶液を用いて薄い酸化膜を除
去する。この処理により半導体膜５０４〜５０７の表面
に付着した汚染物を除去できる。このときオゾンの濃度
は６ｍｇ／Ｌ以上とすることが好ましい。これら一連の
処理は大気開放することなく行われる。Next, the surfaces of the semiconductor films 504 to 507 are cleaned. First, the surface is cleaned using pure water containing ozone. At this time, since a thin oxide film is formed on the surface, the thin oxide film is further removed using a hydrofluoric acid aqueous solution diluted to 1%. By this treatment, contaminants attached to the surfaces of the semiconductor films 504 to 507 can be removed. At this time, the concentration of ozone is preferably 6 mg / L or more. These series of processes are performed without opening to the atmosphere.
【００５５】そして、半導体膜５０４〜５０７を覆って
ゲート絶縁膜５０８をスパッタ法で形成する。ゲート絶
縁膜５０８としては、１０〜２００ｎｍ、好ましくは５
０〜１５０ｎｍの厚さの珪素を含む絶縁膜を用いれば良
い。これは単層構造でも積層構造でも良い。本実施例で
は１１５ｎｍ厚の窒化酸化珪素膜を用いる。Then, a gate insulating film 508 is formed by a sputtering method so as to cover the semiconductor films 504 to 507. The thickness of the gate insulating film 508 is 10 to 200 nm, preferably 5 to 200 nm.
An insulating film containing silicon having a thickness of 0 to 150 nm may be used. This may have a single-layer structure or a laminated structure. In this embodiment, a silicon nitride oxide film with a thickness of 115 nm is used.
【００５６】本実施例では、半導体膜５０４〜５０７の
表面洗浄からゲート絶縁膜５０８の形成までを大気開放
することなく行い、半導体膜５０４〜５０７とゲート絶
縁膜５０８の界面における汚染物および界面準位の低減
を図っている。この場合、洗浄室とスパッタ室とを少な
くとも有したマルチチャンバー方式（もしくはインライ
ン方式）の装置を用いれば良い。In this embodiment, the steps from the surface cleaning of the semiconductor films 504 to 507 to the formation of the gate insulating film 508 are performed without opening to the atmosphere. To reduce the position. In this case, a multi-chamber (or in-line) apparatus having at least a cleaning chamber and a sputtering chamber may be used.
【００５７】次に、第１の導電膜５０９として３０ｎｍ
厚の窒化タンタル膜を形成し、さらに第２の導電膜５１
０として３７０ｎｍのタングステン膜を形成する。他に
も第１の導電膜としてタングステン膜、第２の導電膜と
してアルミニウム合金膜を用いる組み合わせ、または第
１の導電膜としてチタン膜、第２の導電膜としてタング
ステン膜を用いる組み合わせを用いても良い。Next, a 30 nm thick first conductive film 509 is formed.
A thick tantalum nitride film is formed, and a second conductive film 51 is formed.
A tungsten film of 370 nm is formed as 0. Alternatively, a combination using a tungsten film as the first conductive film and an aluminum alloy film as the second conductive film, or a combination using a titanium film as the first conductive film and a tungsten film as the second conductive film may be used. good.
【００５８】これらの金属膜はスパッタ法で形成すれば
良い。また、スパッタガスとしてＸｅ、Ｎｅ等の不活性
ガスを添加すると応力による膜はがれを防止することが
できる。また、タングステンターゲットの純度を９９．
９９９９％とすることで、抵抗率が２０μΩｃｍ以下の
低抵抗なタングステン膜を形成することができる。These metal films may be formed by a sputtering method. When an inert gas such as Xe or Ne is added as a sputtering gas, the film can be prevented from peeling due to stress. Further, the purity of the tungsten target is set to 99.
By setting it to 9999%, a low-resistance tungsten film having a resistivity of 20 μΩcm or less can be formed.
【００５９】また、前述の半導体膜５０４〜５０７の表
面洗浄から第２の導電膜５１０の形成までを大気開放す
ることなく行うことも可能である。この場合、洗浄室、
絶縁膜を形成するスパッタ室および導電膜を形成するス
パッタ室を少なくとも有したマルチチャンバー方式（も
しくはインライン方式）の装置を用いれば良い。Further, the steps from the surface cleaning of the semiconductor films 504 to 507 to the formation of the second conductive film 510 can be performed without opening to the atmosphere. In this case, the washing room,
A multi-chamber system (or an in-line system) including at least a sputtering chamber for forming an insulating film and a sputtering chamber for forming a conductive film may be used.
【００６０】次に、レジストマスク５１１a〜５１１gを
形成し、第１の導電膜５０９及び第２の導電膜５１０を
エッチングする。なお、本明細書中ではここで行うエッ
チング処理を第１のエッチング処理と呼ぶ。（図５
（Ｃ））Next, resist masks 511a to 511g are formed, and the first conductive film 509 and the second conductive film 510 are etched. Note that the etching performed here is referred to as a first etching in this specification. (FIG. 5
(C))
【００６１】本実施例では、ＩＣＰ（Inductively Coup
led Plasma：誘導結合型プラズマ）を用いたエッチング
方法を採用する。In this embodiment, the ICP (Inductively Coup
An etching method using led plasma (inductively coupled plasma) is adopted.
【００６２】まず、エッチングガスとして四フッ化炭素
（ＣＦ4）ガス、塩素（Ｃｌ2）ガスおよび酸素（Ｏ2）
ガスの混合ガスを用い、１Ｐａの圧力とする。このとき
各ガスの流量は、四フッ化炭素ガスが２．５×１０-5ｍ
3/ｍｉｎ、塩素ガスが２．５×１０-5ｍ3/ｍｉｎ、酸素
ガスが１．０×１０-5ｍ3/ｍｉｎである。First, carbon tetrafluoride (CF4 ) gas, chlorine (Cl2 ) gas and oxygen (O2 ) are used as etching gases.
The pressure is set to 1 Pa using a mixed gas of gases. At this time, the flow rate of each gas is 2.5 × 10−5 m for carbon tetrafluoride gas.
3 / min, chlorine gas is 2.5 × 10−5 m3 / min, and oxygen gas is 1.0 × 10−5 m3 / min.
【００６３】そして、この状態でコイル型の電極に５０
０ＷのＲＦ電力（１３．５６ＭＨｚ）を印加してプラズ
マを生成する。また、基板を乗せたステージには自己バ
イアス電圧として１５０ＷのＲＦ電力（１３．５６ＭＨ
ｚ）を印加して、負の自己バイアスが基板に加わるよう
にする。このエッチング条件を第１のエッチング条件と
呼ぶ。Then, in this state, 50 is applied to the coil type electrode.
A plasma is generated by applying 0 W RF power (13.56 MHz). In addition, the stage on which the substrate is mounted has RF power of 150 W (13.56 MH) as a self-bias voltage.
z) so that a negative self-bias is applied to the substrate. This etching condition is referred to as a first etching condition.
【００６４】これにより第２の導電膜（タングステン
膜）５１０が選択的にエッチングされる。これはエッチ
ングガスに酸素が加わることで第１の導電膜（窒化タン
タル膜）のエッチングの進行が極端に遅くなるためであ
る。また、レジストマスク５１１a〜５１１eの後退を利
用して１５〜４５°のテーパー角を有するテーパーを有
する形状とすることができる。第１のエッチング条件で
は約２５°のテーパー角を得ることができる。As a result, the second conductive film (tungsten film) 510 is selectively etched. This is because the progress of the etching of the first conductive film (tantalum nitride film) is extremely slowed by the addition of oxygen to the etching gas. Further, by utilizing the receding of the resist masks 511a to 511e, a shape having a taper having a taper angle of 15 to 45 ° can be obtained. Under the first etching condition, a taper angle of about 25 ° can be obtained.
【００６５】なお、テーパーとは、電極の端部における
端面が斜めになった部分であり、下地との角度はテーパ
ー角と呼ばれる。また、テーパーを有する形状とは電極
端部があるテーパー角を持って斜めになった形状であ
り、台形はテーパーを有する形状に含まれる。The term “taper” refers to a portion where the end surface of the electrode is slanted, and the angle with the base is called the taper angle. In addition, the shape having a taper is a shape in which an electrode end is oblique with a certain taper angle, and a trapezoid is included in the shape having a taper.
【００６６】次に、エッチングガスを四フッ化炭素ガス
および塩素ガスの混合ガスにしてエッチングを行う。こ
のとき圧力を１Ｐａ、各ガスの流量は、四フッ化炭素ガ
スおよび塩素ガスともに３．０×１０-5ｍ3/ｍｉｎであ
る。また、コイル型の電極には５００ＷのＲＦ電力を印
加し、基板を乗せたステージには自己バイアス電圧とし
て２０ＷのＲＦ電力を印加する。この条件を第２のエッ
チング条件と呼ぶ。Next, etching is performed by using a mixed gas of carbon tetrafluoride gas and chlorine gas as an etching gas. At this time, the pressure was 1 Pa, and the flow rate of each gas was 3.0 × 10−5 m3 / min for both carbon tetrafluoride gas and chlorine gas. Further, RF power of 500 W is applied to the coil-type electrode, and RF power of 20 W is applied as a self-bias voltage to the stage on which the substrate is mounted. This condition is called a second etching condition.
【００６７】こうして、第１の導電膜と第２の導電膜と
の積層膜からなるゲート電極５１２〜５１６並びにスイ
ッチングＴＦＴのソース配線５１７およびドレイン配線
５１８が形成される。In this manner, gate electrodes 512 to 516 each formed of a laminated film of the first conductive film and the second conductive film, and the source wiring 517 and the drain wiring 518 of the switching TFT are formed.
【００６８】次に、ゲート電極５１２〜５１６、ソース
配線５１７およびドレイン配線５１８をマスクとして自
己整合的にｎ型不純物元素（本実施例ではリン）を添加
する。こうして形成される不純物領域５１９〜５２７に
はｎ型不純物元素が１×１０20〜１×１０21atoms/cm3
（代表的には２×１０20〜５×１０21atoms/cm3）の濃
度で含まれる。これらの不純物領域５１９〜５２７はｎ
チャネル型ＴＦＴのソース領域およびドレイン領域を形
成する。Next, the gate electrodes 512 to 516 and the source
Using the wiring 517 and the drain wiring 518 as a mask,
Self-aligned addition of n-type impurity element (phosphorus in this embodiment)
I do. In the impurity regions 519 to 527 thus formed,
Is 1 × 10 n-type impurity element20~ 1 × 10twenty oneatoms / cmThree
(Typically 2 × 1020~ 5 × 10twenty oneatoms / cmThree) No
Included in degrees. These impurity regions 519 to 527 have n
Shapes the source and drain regions of a channel TFT
To achieve.
【００６９】次に、レジストマスク５１１a〜５１１gを
そのまま用いてゲート電極のエッチングを行う。このエ
ッチング条件は第１のエッチング条件において、自己バ
イアス電圧を２０Ｗとしたエッチング条件とすれば良
い。この条件では第２の導電膜（タングステン膜）のみ
が選択的にエッチングされ、第２の導電膜からなるゲー
ト電極（以下、第２ゲート電極という）５２８〜５３
２、第２の導電膜からなるソース配線（以下、第２ソー
ス配線という）５３３および第２の導電膜からなるドレ
イン配線（以下、第２ドレイン配線という）５３４が形
成される。（図５（Ｄ））Next, the gate electrode is etched using the resist masks 511a to 511g as they are. This etching condition may be the same as the first etching condition except that the self-bias voltage is 20 W. Under this condition, only the second conductive film (tungsten film) is selectively etched, and a gate electrode (hereinafter, referred to as a second gate electrode) 528 to 53 made of the second conductive film is used.
2. A source wiring (hereinafter, referred to as a second source wiring) 533 including a second conductive film and a drain wiring (hereinafter, referred to as a second drain wiring) 534 including the second conductive film are formed. (FIG. 5 (D))
【００７０】次に、図５（Ｅ）に示すように、レジスト
マスク５１１a〜５１１gをそのまま用いて、ｎ型不純物
元素（本実施例ではリン）を添加する。この工程では第
２ゲート電極５２８〜５３２がマスクとして機能し、ｎ
型不純物元素が２×１０16〜５×１０19atoms/cm3（代
表的には５×１０17〜５×１０18atoms/cm3）の濃度で
含まれたｎ型不純物領域５３５〜５４４が形成される。
なお、本明細書ではこの濃度でｎ型不純物元素が添加さ
れた不純物領域をｎ型不純物領域（ｂ）と呼ぶことにす
る。Next, as shown in FIG. 5E, an n-type impurity element (phosphorus in this embodiment) is added using the resist masks 511a to 511g as they are. In this step, the second gate electrodes 528 to 532 function as a mask, and n
N-type impurity regions 535 to 544 in which the n-type impurity element is contained at a concentration of 2 × 1016 to 5 × 1019 atoms / cm3 (typically, 5 × 1017 to 5 × 1018 atoms / cm3 ) It is formed.
In this specification, an impurity region to which an n-type impurity element is added at this concentration is referred to as an n-type impurity region (b).
【００７１】また、ここでの添加条件は、リンが第１の
導電膜およびゲート絶縁膜を貫通して半導体膜に到達す
るよう加速電圧を７０〜１２０ｋＶ（本実施例では９０
ｋＶ）と高めに設定する。The addition conditions here are such that the accelerating voltage is 70 to 120 kV (90 in this embodiment) so that phosphorus reaches the semiconductor film through the first conductive film and the gate insulating film.
kV).
【００７２】次に、図６（Ａ）に示すように、ゲート絶
縁膜５０８をドライエッチング法によりエッチングし、
互いに孤立したゲート絶縁膜５４５〜５４９を形成す
る。なお、本実施例ではｎ型不純物領域（ａ）５１９〜
５２７が露呈するようにゲート絶縁膜をエッチングした
例を示しているが、ｎ型不純物領域（ａ）５１９〜５２
７の表面にゲート絶縁膜が残っていても良い。Next, as shown in FIG. 6A, the gate insulating film 508 is etched by dry etching.
Gate insulating films 545 to 549 isolated from each other are formed. In this embodiment, the n-type impurity regions (a) 519 to
Although an example is shown in which the gate insulating film is etched so that 527 is exposed, n-type impurity regions (a) 519 to 52 are shown.
7, a gate insulating film may remain on the surface.
【００７３】このエッチング条件は、エッチングガスと
してＣＨＦ3（三フッ化炭素）ガスを３．５×１０-5ｍ3
/ｍｉｎの流量で流し、エッチング圧力を７．３×１０3
Ｐａとする。また、印加電力は８００Ｗとする。The etching conditions are as follows: CHF3 (carbon trifluoride) gas is 3.5 × 10−5 m3 as an etching gas.
/ min at a flow rate of 7.3 × 103
Pa. The applied power is 800 W.
【００７４】このとき、第１の導電膜（窒化タンタル
膜）が同時にエッチングされ、第１の導電膜からなるゲ
ート電極（以下、第１ゲート電極という）５５０〜５５
４が形成される。従って、本実施例に示すＥＬ発光装置
は、第１ゲート電極と第２ゲート電極とを積層した構造
のゲート電極を有する。At this time, the first conductive film (tantalum nitride film) is simultaneously etched to form a gate electrode (hereinafter, referred to as a first gate electrode) 550 to 55 made of the first conductive film.
4 are formed. Therefore, the EL light emitting device described in this embodiment has a gate electrode having a structure in which the first gate electrode and the second gate electrode are stacked.
【００７５】また、図６（Ａ）に示すように、第１ゲー
ト電極５５０はｎ型不純物領域（ｂ）５３５、５３６に
一部が重なる（ゲート絶縁膜５４５を介して重なる）こ
とになる。即ち、ｎ型不純物領域（ｂ）５３５、５３６
は第１ゲート電極５５０にゲート絶縁膜５４５を介して
重なる領域５３５a、５３５bおよび第１ゲート電極５５
０にゲート絶縁膜５４５を介して重ならない領域５３６
a、５３６bを含むと言っても良い。As shown in FIG. 6A, the first gate electrode 550 partially overlaps the n-type impurity regions (b) 535 and 536 (overlies via the gate insulating film 545). That is, the n-type impurity regions (b) 535 and 536
Are regions 535 a and 535 b overlapping the first gate electrode 550 via the gate insulating film 545 and the first gate electrode 55
0, a region 536 not overlapping with the gate insulating film 545
a, 536b.
【００７６】なお、第１ゲート電極５５０はゲート電極
の一部として機能するが、第１ゲート電極５５０にゲー
ト絶縁膜５４５を介して重なった領域５３５a、５３６a
はホットキャリア効果の低減に有効である。これにより
ホットキャリア効果に起因する劣化を抑制することがで
きる。以上の特徴は全てのＴＦＴに共通である。Although the first gate electrode 550 functions as a part of the gate electrode, the regions 535a and 536a overlap the first gate electrode 550 via the gate insulating film 545.
Is effective for reducing the hot carrier effect. Thereby, deterioration due to the hot carrier effect can be suppressed. The above features are common to all TFTs.
【００７７】次に、図６（Ｂ）に示すように、添加され
たｎ型不純物元素を活性化する。活性化手段としては、
レーザーアニールが好ましい。勿論、プラスチック基板
５０１aの耐熱性が許せば、ランプアニール、ファーネ
スアニールもしくはそれらとレーザーアニールを併用し
た手段を用いても良い。なお、このとき処理雰囲気中の
酸素濃度を極力低くしておくことが望ましい。これはゲ
ート電極の酸化を防ぐためであり、望ましくは酸素濃度
を１ｐｐｍ以下とする。Next, as shown in FIG. 6B, the added n-type impurity element is activated. Activation means include:
Laser annealing is preferred. Of course, if the heat resistance of the plastic substrate 501a allows, lamp annealing, furnace annealing, or a combination of these and laser annealing may be used. At this time, it is desirable to keep the oxygen concentration in the processing atmosphere as low as possible. This is to prevent oxidation of the gate electrode, and desirably, the oxygen concentration is set to 1 ppm or less.
【００７８】次に、図６（Ｃ）に示すように、窒化珪素
膜もしくは窒化酸化珪素膜からなる無機絶縁膜５５５を
５０〜２００ｎｍの厚さに形成する。この無機絶縁膜５
５５はスパッタ法で形成すれば良い。Next, as shown in FIG. 6C, an inorganic insulating film 555 made of a silicon nitride film or a silicon nitride oxide film is formed to a thickness of 50 to 200 nm. This inorganic insulating film 5
55 may be formed by a sputtering method.
【００７９】その後、水素（Ｈ2）ガスもしくはアンモ
ニア（ＮＨ3）ガスを用いたプラズマ処理により水素化
処理を行う。水素化処理が終了したら、有機絶縁膜５５
６として可視光を透過する樹脂膜を１〜２μmの厚さに
形成する。樹脂膜としては、ポリイミド膜、ポリアミド
膜、アクリル樹脂膜もしくはＢＣＢ（ベンゾシクロブテ
ン）膜を用いれば良い。また、感光性樹脂膜を用いるこ
とも可能である。Thereafter, hydrogenation treatment is performed by plasma treatment using hydrogen (H2 ) gas or ammonia (NH3 ) gas. When the hydrogenation process is completed, the organic insulating film 55
As 6, a resin film that transmits visible light is formed to a thickness of 1 to 2 μm. As the resin film, a polyimide film, a polyamide film, an acrylic resin film, or a BCB (benzocyclobutene) film may be used. It is also possible to use a photosensitive resin film.
【００８０】なお、本実施例では無機絶縁膜５５５およ
び有機絶縁膜５５６の積層膜を層間絶縁膜と呼ぶ。In this embodiment, a laminated film of the inorganic insulating film 555 and the organic insulating film 556 is called an interlayer insulating film.
【００８１】次に、図６（Ｄ）に示すように、層間絶縁
膜に対してコンタクトホールを形成し、配線５５７〜５
６２および画素電極５６３を形成する。なお、本実施例
ではこの配線を、下層側から５０ｎｍのチタン膜、２０
０ｎｍのチタンを含むアルミニウム膜、２００ｎｍのリ
チウムを含むアルミニウム膜をスパッタ法で連続形成し
た三層構造の積層膜とする。また、リチウムを含むアル
ミニウム膜のみ蒸着法で形成することもできる。但し、
その場合においても大気開放しないで連続形成すること
が望ましい。Next, as shown in FIG. 6D, a contact hole is formed in the interlayer insulating film, and the wirings 557 to 557 are formed.
62 and the pixel electrode 563 are formed. In this embodiment, this wiring is formed of a 50 nm titanium film, 20 nm from the lower layer side.
A three-layer structure in which an aluminum film containing titanium of 0 nm and an aluminum film containing lithium of 200 nm are continuously formed by a sputtering method is used. Alternatively, only an aluminum film containing lithium can be formed by an evaporation method. However,
Even in such a case, it is desirable to form continuously without opening to the atmosphere.
【００８２】ここで画素電極５６３の最表面が仕事関数
の小さい金属面となるようにすることは重要である。こ
れは画素電極５６３がそのままＥＬ素子の陰極として機
能することになるからである。そのため、少なくとも画
素電極５６３の最表面は周期表の１族もしくは２族に属
する元素を含む金属膜またはビスマス（Ｂｉ）膜とする
ことが好ましい。また、配線５５７〜５６２は画素電極
５６３と同時に形成されるため、同一の導電膜で形成さ
れることになる。Here, it is important that the outermost surface of the pixel electrode 563 be a metal surface having a small work function. This is because the pixel electrode 563 directly functions as a cathode of the EL element. Therefore, at least the outermost surface of the pixel electrode 563 is preferably a metal film or an bismuth (Bi) film containing an element belonging to Group 1 or 2 of the periodic table. Further, since the wirings 557 to 562 are formed simultaneously with the pixel electrode 563, they are formed of the same conductive film.
【００８３】このとき、配線５５７、５５９はＮＭＯＳ
回路のソース配線、５５８はドレイン配線として機能す
る。また、配線５６０はソース配線５１７とスイッチン
グＴＦＴのソース領域とを電気的に接続する配線として
機能し、配線５６１はドレイン配線５１８とスイッチン
グＴＦＴのドレイン領域とを電気的に接続する配線とし
て機能する。また、５６２は電流制御ＴＦＴのソース配
線（電流供給線に相当する）であり、５６３は電流制御
ＴＦＴの画素電極である。At this time, the wirings 557 and 559 are NMOS
The source wiring 558 of the circuit functions as a drain wiring. The wiring 560 functions as a wiring for electrically connecting the source wiring 517 to the source region of the switching TFT, and the wiring 561 functions as a wiring for electrically connecting the drain wiring 518 to the drain region of the switching TFT. Reference numeral 562 denotes a source wiring (corresponding to a current supply line) of the current control TFT, and 563 denotes a pixel electrode of the current control TFT.
【００８４】次に、図７に示すように画素電極５６３の
端部を覆う絶縁膜（以下、バンクという）５６４を形成
する。バンク５６４は１００〜４００ｎｍの珪素を含む
絶縁膜もしくは有機樹脂膜をパターニングして形成すれ
ば良い。このバンク５６４は画素と画素との間（画素電
極と画素電極との間）を埋めるように形成される。ま
た、次に形成する発光層等の有機ＥＬ膜が画素電極５６
３の端部に直接触れないようにする目的もある。Next, as shown in FIG. 7, an insulating film (hereinafter, referred to as a bank) 564 covering the edge of the pixel electrode 563 is formed. The bank 564 may be formed by patterning an insulating film containing 100 to 400 nm of silicon or an organic resin film. The bank 564 is formed so as to fill a space between pixels (between pixel electrodes). In addition, an organic EL film such as a light-emitting layer to be formed next is
There is also a purpose of not directly touching the end of 3.
【００８５】なお、バンク５６４は絶縁膜であるため、
成膜時における素子の静電破壊には注意が必要である。
本実施例ではバンク５６４の材料となる絶縁膜中にカー
ボン粒子や金属粒子を添加して抵抗率を下げ、静電気の
発生を抑制する。この際、抵抗率は１×１０6〜１×１
０12Ωｍ（好ましくは１×１０8〜１×１０10Ωｍ）と
なるようにカーボン粒子や金属粒子の添加量を調節すれ
ば良い。Since the bank 564 is an insulating film,
Attention must be paid to electrostatic breakdown of the element during film formation.
In this embodiment, the resistivity is reduced by adding carbon particles or metal particles to the insulating film that is the material of the bank 564, and the generation of static electricity is suppressed. At this time, the resistivity is 1 × 106 to 1 × 1.
The addition amount of the carbon particles and metal particles may be adjusted so as to be 012 Ωm (preferably 1 × 108 to 1 × 1010 Ωm).
【００８６】次に、ＥＬ層５６５を蒸着法により形成す
る。なお、本実施例では、正孔注入層および発光層の積
層体をＥＬ層と呼んでいる。即ち、発光層に対して正孔
注入層、正孔輸送層、正孔阻止層、電子輸送層、電子注
入層もしくは電子阻止層を組み合わせた積層体をＥＬ層
と定義する。なお、これらは有機材料であっても無機材
料であっても良いし、高分子であっても低分子であって
も良い。Next, an EL layer 565 is formed by an evaporation method. In this embodiment, a stacked body of the hole injection layer and the light emitting layer is called an EL layer. That is, a laminate in which a hole injection layer, a hole transport layer, a hole blocking layer, an electron transport layer, an electron injection layer, or an electron blocking layer is combined with a light emitting layer is defined as an EL layer. Note that these may be an organic material or an inorganic material, and may be a polymer or a low molecule.
【００８７】本実施例では、まず電子注入層としてフッ
化リチウム（ＬｉＦ）膜を２０ｎｍの厚さに成膜し、さ
らに発光層としてアルミキノリラト錯体（Ａｌｑ3）を
８０ｎｍの厚さに形成する。また、発光層に対して発光
中心となるドーパント（代表的には蛍光色素）を共蒸着
により添加しても良い。このドーパントとして、三重項
励起を経由して発光する有機材料を用いても良い。In this embodiment, first, a lithium fluoride (LiF) film is formed to a thickness of 20 nm as an electron injection layer, and an aluminum quinolylato complex (Alq3 ) is formed to a thickness of 80 nm as a light emitting layer. Further, a dopant (typically, a fluorescent dye) serving as a light emission center may be added to the light emitting layer by co-evaporation. As this dopant, an organic material that emits light via triplet excitation may be used.
【００８８】次に、ＥＬ層５６５を形成したら、仕事関
数が大きく、可視光に対して透明な酸化物導電膜からな
る陽極５６６を３００ｎｍの厚さに形成する。本実施例
では、酸化亜鉛に酸化ガリウムを添加した酸化物導電膜
を蒸着法を用いて形成する。また、他の酸化物導電膜と
して、酸化インジウム、酸化亜鉛、酸化スズ、もしくは
それらを組み合わせた化合物からなる酸化物導電膜を用
いることも可能である。こうして画素電極（陰極）５６
３、ＥＬ層５６５および陽極５６６を含むＥＬ素子５６
７が形成される。Next, after the EL layer 565 is formed, an anode 566 made of an oxide conductive film having a large work function and transparent to visible light is formed to a thickness of 300 nm. In this embodiment, an oxide conductive film in which gallium oxide is added to zinc oxide is formed by an evaporation method. Further, as another oxide conductive film, an oxide conductive film made of indium oxide, zinc oxide, tin oxide, or a compound thereof can be used. Thus, the pixel electrode (cathode) 56
3. EL element 56 including EL layer 565 and anode 566
7 is formed.
【００８９】なお、陽極５６６を形成した後、ＥＬ素子
５６７を完全に覆うようにしてパッシベーション膜５６
８を設けることは有効である。パッシベーション膜５６
８としては、炭素膜、窒化珪素膜もしくは窒化酸化珪素
膜を含む絶縁膜からなり、該絶縁膜を単層もしくは組み
合わせた積層で用いる。After the formation of the anode 566, the passivation film 56 is completely covered with the EL element 567.
It is effective to provide 8. Passivation film 56
Reference numeral 8 denotes an insulating film including a carbon film, a silicon nitride film, or a silicon nitride oxide film.
【００９０】この際、カバレッジの良い膜をパッシベー
ション膜として用いることが好ましく、炭素膜、特にＤ
ＬＣ（ダイヤモンドライクカーボン）膜を用いることは
有効である。ＤＬＣ膜は室温から１００℃以下の温度範
囲で成膜可能であるため、耐熱性の低いＥＬ層５６５の
上方にも容易に成膜することができる。また、ＤＬＣ膜
は酸素に対するブロッキング効果が高く、ＥＬ層５６５
の酸化を抑制することが可能である。そのため、この後
に続く封止工程を行う間にＥＬ層５６５が酸化するとい
った問題を防止できる。At this time, it is preferable to use a film having good coverage as the passivation film.
It is effective to use an LC (diamond-like carbon) film. Since the DLC film can be formed in a temperature range from room temperature to 100 ° C. or less, it can be easily formed above the EL layer 565 having low heat resistance. In addition, the DLC film has a high blocking effect against oxygen, and the EL layer 565
Can be suppressed. Therefore, a problem that the EL layer 565 is oxidized during the subsequent sealing step can be prevented.
【００９１】さらに、パッシベーション膜５６８上に封
止材５６９を設け、カバー材５７０を貼り合わせる。封
止材５６９としては紫外線硬化樹脂を用いれば良く、内
部に吸湿効果を有する物質もしくは酸化防止効果を有す
る物質を設けることは有効である。また、本実施例にお
いてカバー材５７０はプラスチック基板（プラスチック
フィルムも含む）５７０aの両面に炭素膜（好ましくは
ダイヤモンドライクカーボン膜）５７０b、５７０cを用
いる。Further, a sealing material 569 is provided on the passivation film 568, and a cover material 570 is attached. As the sealing material 569, an ultraviolet curable resin may be used, and it is effective to provide a substance having a moisture absorbing effect or a substance having an antioxidant effect inside. In this embodiment, the cover member 570 uses carbon films (preferably diamond-like carbon films) 570b and 570c on both surfaces of a plastic substrate (including a plastic film) 570a.
【００９２】こうして図７に示すような構造のＥＬ発光
装置が完成する。なお、バンク５６４を形成した後、パ
ッシベーション膜５６８を形成するまでの工程をマルチ
チャンバー方式（またはインライン方式）の成膜装置を
用いて、大気解放せずに連続的に処理することは有効で
ある。また、さらに発展させてカバー材５７０を貼り合
わせる工程までを大気解放せずに連続的に処理すること
も可能である。Thus, an EL light emitting device having a structure as shown in FIG. 7 is completed. Note that it is effective to continuously perform the steps from the formation of the bank 564 to the formation of the passivation film 568 without opening to the atmosphere using a multi-chamber (or in-line) film forming apparatus. . Further, by further developing, it is also possible to continuously perform processing up to the step of bonding the cover material 570 without releasing to the atmosphere.
【００９３】こうして、プラスチック基板を母体とする
絶縁体５０１上にｎチャネル型ＴＦＴ６０１、６０２、
スイッチングＴＦＴ（ｎチャネル型ＴＦＴ）６０３およ
び電流制御ＴＦＴ（ｎチャネル型ＴＦＴ）６０４が形成
される。ここまの製造工程で必要としたフォトリソグラ
フィ工程は５回であり、一般的なアクティブマトリクス
型ＥＬ発光装置よりも少ない。In this manner, the n-channel TFTs 601 and 602 are placed on the insulator 501 whose base is a plastic substrate.
A switching TFT (n-channel TFT) 603 and a current control TFT (n-channel TFT) 604 are formed. The number of photolithography steps required in the above manufacturing steps is five, which is smaller than that of a general active matrix EL light emitting device.
【００９４】即ち、ＴＦＴの製造工程が大幅に簡略化さ
れており、歩留まりの向上および製造コストの低減が実
現できる。また、ＴＦＴおよびＥＬ素子がプラスチック
基板を母体とする絶縁体（カバー材も含む）で挟まれた
構造となったおり、非常にフレキシブルで軽量なＥＬ発
光装置をも実現できる。That is, the manufacturing process of the TFT is greatly simplified, and an improvement in yield and a reduction in manufacturing cost can be realized. Further, since the TFT and the EL element are sandwiched between insulators (including a cover material) having a plastic substrate as a base, an extremely flexible and lightweight EL light emitting device can be realized.
【００９５】さらに、図６（Ａ）を用いて説明したよう
に、第１ゲート電極にゲート絶縁膜を介して重なる不純
物領域を設けることによりホットキャリア効果に起因す
る劣化に強いｎチャネル型ＴＦＴを形成することができ
る。そのため、信頼性の高いＥＬ発光装置を実現でき
る。Further, as described with reference to FIG. 6A, by providing an impurity region overlapping the first gate electrode with a gate insulating film interposed therebetween, an n-channel TFT which is resistant to deterioration due to the hot carrier effect can be obtained. Can be formed. Therefore, a highly reliable EL light emitting device can be realized.
【００９６】また、本実施例のＥＬ発光装置の回路構成
例を図８に示す。なお、本実施例ではデジタル駆動を行
うための回路構成を示す。本実施例では、ソース側駆動
回路８０１、画素部８０６及びゲート側駆動回路８０７
を有している。なお、本明細書中において、駆動回路と
はソース側駆動回路およびゲート側駆動回路を含めた総
称である。FIG. 8 shows an example of a circuit configuration of the EL light emitting device of this embodiment. Note that this embodiment shows a circuit configuration for performing digital driving. In this embodiment, the source side driving circuit 801, the pixel portion 806, and the gate side driving circuit 807
have. Note that in this specification, a drive circuit is a general term including a source-side drive circuit and a gate-side drive circuit.
【００９７】ソース側駆動回路８０１は、シフトレジス
タ８０２、ラッチ（Ａ）８０３、ラッチ（Ｂ）８０４、
バッファ８０５を設けている。なお、アナログ駆動の場
合はラッチ（Ａ）、（Ｂ）の代わりにサンプリング回路
（トランスファゲートもしくはアナログスイッチともい
う）を設ければ良い。また、ゲート側駆動回路８０７
は、シフトレジスタ８０８、バッファ８０９を設けてい
る。なお、シフトレジスタ８０２、８０８としては図４
に示したシフトレジスタを用いれば良い。The source side driving circuit 801 includes a shift register 802, a latch (A) 803, a latch (B) 804,
A buffer 805 is provided. In the case of analog driving, a sampling circuit (also referred to as a transfer gate or an analog switch) may be provided instead of the latches (A) and (B). Further, the gate side driving circuit 807
Has a shift register 808 and a buffer 809. The shift registers 802 and 808 are shown in FIG.
May be used.
【００９８】また、本実施例において、画素部８０６は
複数の画素を含み、その複数の画素にＥＬ素子が設けら
れている。このとき、ＥＬ素子の陰極は電流制御ＴＦＴ
のドレインに電気的に接続されていることが好ましい。In this embodiment, the pixel portion 806 includes a plurality of pixels, and the plurality of pixels are provided with an EL element. At this time, the cathode of the EL element is a current control TFT.
It is preferable to be electrically connected to the drain.
【００９９】これらソース側駆動回路８０１およびゲー
ト側駆動回路８０７は全てｎチャネル型ＴＦＴで形成さ
れ、全ての回路は図３（Ａ）に示したＥＥＭＯＳ回路を
基本単位として形成されている。従来のＣＭＯＳ回路に
比べると消費電力は若干上がってしまうが、もともとＣ
ＭＯＳ回路を駆動回路に用いたＥＬ発光装置は９５％近
くの電力が画素部で消費されているので、多少ＮＭＯＳ
回路を用いることで駆動回路の消費電力が上がったとし
てもさほど問題とはならない。The source-side drive circuit 801 and the gate-side drive circuit 807 are all formed of n-channel TFTs, and all circuits are formed using the EEMOS circuit shown in FIG. 3A as a basic unit. The power consumption is slightly higher than that of the conventional CMOS circuit.
In an EL light emitting device using a MOS circuit as a driving circuit, almost 95% of power is consumed in a pixel portion.
Even if the power consumption of the driving circuit is increased by using the circuit, it does not matter much.
【０１００】なお、図示していないが、画素部８０６を
挟んでゲート側駆動回路８０７の反対側にさらにゲート
側駆動回路を設けても良い。この場合、双方は同じ構造
でゲート配線を共有しており、片方が壊れても残った方
からゲート信号を送って画素部を正常に動作させるよう
な構成とする。Although not shown, a gate-side drive circuit may be further provided on the side opposite to the gate-side drive circuit 807 with the pixel portion 806 interposed therebetween. In this case, both have the same structure and share a gate line, and a structure is adopted in which, even if one of them is broken, a gate signal is sent from the remaining one to operate the pixel portion normally.
【０１０１】なお、上記構成は、図５〜図７に示した製
造工程に従ってＴＦＴを作製することによって実現する
ことができる。また、本実施例では画素部と駆動回路の
構成のみ示しているが、本実施例の製造工程に従えば、
その他にも信号分割回路、Ｄ／Ａコンバータ、オペアン
プ、γ補正回路などの論理回路を同一の絶縁体上に形成
可能であり、さらにはメモリやマイクロプロセッサをも
形成しうる。The above configuration can be realized by manufacturing a TFT according to the manufacturing steps shown in FIGS. Further, although only the configuration of the pixel portion and the driving circuit is shown in the present embodiment, according to the manufacturing process of the present embodiment,
In addition, logic circuits such as a signal division circuit, a D / A converter, an operational amplifier, and a gamma correction circuit can be formed over the same insulator, and a memory and a microprocessor can be formed.
【０１０２】さらに、ＥＬ素子を保護するための封止
（または封入）工程まで行った後の本実施例のＥＬ発光
装置について図９（Ａ）、（Ｂ）を用いて説明する。な
お、必要に応じて図５〜図８で用いた符号を引用する。Further, the EL light emitting device of this embodiment after performing a sealing (or enclosing) step for protecting the EL element will be described with reference to FIGS. 9A and 9B. In addition, the code | symbol used in FIGS. 5-8 is quoted as needed.
【０１０３】図９（Ａ）は、ＥＬ素子の封止までを行っ
た状態を示す上面図、図９（Ｂ）は図９（Ａ）をＡ−
Ａ’で切断した断面図である。点線で示された８０１は
ソース側駆動回路、８０６は画素部、８０７はゲート側
駆動回路である。また、９０１はカバー材、９０２は第
１シール材、９０３は第２シール材であり、第１シール
材９０２で囲まれた内側には封止材９０７が設けられ
る。FIG. 9A is a top view showing a state in which the process up to sealing of the EL element has been performed, and FIG.
It is sectional drawing cut | disconnected by A '. Reference numeral 801 indicated by a dotted line denotes a source side driving circuit, 806 denotes a pixel portion, and 807 denotes a gate side driving circuit. Reference numeral 901 denotes a cover material, 902 denotes a first seal material, and 903 denotes a second seal material. A seal material 907 is provided inside the first seal material 902.
【０１０４】なお、９０４はソース側駆動回路８０１及
びゲート側駆動回路８０７に入力される信号を伝送する
ための配線であり、外部入力端子となるＦＰＣ（フレキ
シブルプリントサーキット）９０５からビデオ信号やク
ロック信号を受け取る。なお、ここではＦＰＣしか図示
されていないが、このＦＰＣにはプリント配線基盤（Ｐ
ＷＢ）が取り付けられていても良いし、ＴＣＰ（Tape C
arrier Package）の形態となっていても良い。また、Ｃ
ＯＧ（Chip On Glass）によりＩＣを基板上に実装して
も良い。Reference numeral 904 denotes a wiring for transmitting signals input to the source-side drive circuit 801 and the gate-side drive circuit 807, and a video signal or a clock signal from an FPC (flexible print circuit) 905 serving as an external input terminal. Receive. Although only the FPC is shown here, this FPC has a printed wiring board (P
WB) may be attached, and TCP (Tape C
arrier Package). Also, C
The IC may be mounted on the substrate by OG (Chip On Glass).
【０１０５】本明細書におけるＥＬ発光装置には、ＥＬ
発光装置本体だけでなく、それにＦＰＣ、ＴＣＰもしく
はＰＷＢが取り付けられた状態をも含むものとする。The EL light emitting device in this specification includes an EL light emitting device.
This includes not only the light emitting device main body but also a state where an FPC, TCP or PWB is attached thereto.
【０１０６】次に、断面構造について図９（Ｂ）を用い
て説明する。絶縁体５０１の上方には画素部８０６、ゲ
ート側駆動回路８０７が形成されており、画素部８０６
は電流制御用ＴＦＴ６０４とそのドレインに電気的に接
続された画素電極５６３を含む複数の画素により形成さ
れる。また、ゲート側駆動回路８０７はｎチャネル型Ｔ
ＦＴ６０１とｎチャネル型ＴＦＴ６０２とを組み合わせ
たＮＭＯＳ回路（図３参照）を用いて形成される。Next, the cross-sectional structure will be described with reference to FIG. A pixel portion 806 and a gate driver circuit 807 are formed above the insulator 501.
Is formed by a plurality of pixels including a current control TFT 604 and a pixel electrode 563 electrically connected to the drain thereof. The gate side drive circuit 807 is an n-channel type T
It is formed using an NMOS circuit (see FIG. 3) in which the FT 601 and the n-channel TFT 602 are combined.
【０１０７】画素電極５６３はＥＬ素子の陰極として機
能する。また、画素電極５６３の両端にはバンク５６４
が形成され、画素電極５６３上にはＥＬ層５６５および
ＥＬ素子の陽極５６６が形成される。陽極５６６は全画
素に共通の配線としても機能し、接続配線９０４を経由
してＦＰＣ９０５に電気的に接続されている。さらに、
画素部８０６及びゲート側駆動回路８０７に含まれる素
子は全て陽極５６６およびパッシベーション膜５６７で
覆われている。The pixel electrode 563 functions as a cathode of the EL element. Further, banks 564 are provided at both ends of the pixel electrode 563.
Is formed, and an EL layer 565 and an anode 566 of an EL element are formed on the pixel electrode 563. The anode 566 also functions as a wiring common to all pixels, and is electrically connected to the FPC 905 via the connection wiring 904. further,
All elements included in the pixel portion 806 and the gate-side driver circuit 807 are covered with the anode 566 and the passivation film 567.
【０１０８】また、第１シール材９０２によりカバー材
９０１が貼り合わされている。なお、カバー材９０１と
ＥＬ素子との間隔を確保するために樹脂膜からなるスペ
ーサを設けても良い。そして、第１シール材９０２の内
側には封止材９０７が充填されている。なお、第１シー
ル材９０２、封止材９０７としてはエポキシ系樹脂を用
いるのが好ましい。また、第１シール材９０２はできる
だけ水分や酸素を透過しない材料であることが望まし
い。さらに、封止材９０７の内部に吸湿効果をもつ物質
や酸化防止効果をもつ物質を含有させても良い。Further, the cover member 901 is attached by the first seal member 902. Note that a spacer made of a resin film may be provided to secure an interval between the cover member 901 and the EL element. The inside of the first sealant 902 is filled with a sealant 907. Note that an epoxy resin is preferably used for the first sealant 902 and the sealant 907. Further, it is desirable that the first sealant 902 be a material that does not transmit moisture and oxygen as much as possible. Further, a substance having a moisture absorbing effect or a substance having an antioxidant effect may be contained in the sealing material 907.
【０１０９】ＥＬ素子を覆うようにして設けられた封止
材９０７はカバー材９０１を接着するための接着剤とし
ても機能する。また、本実施例ではカバー材９０１を構
成するプラスチック基板９０１aの材料としてＦＲＰ（F
iberglass-Reinforced Plastics）、ＰＶＦ（ポリビニ
ルフロライド）、マイラー、ポリエステルまたはアクリ
ルを用いることができる。[0109] The sealing material 907 provided so as to cover the EL element also functions as an adhesive for bonding the cover material 901. In this embodiment, FRP (FRP) is used as the material of the plastic substrate 901a constituting the cover member 901.
iberglass-Reinforced Plastics), PVF (polyvinyl fluoride), mylar, polyester or acrylic can be used.
【０１１０】さらに本実施例ではプラスチック基板９０
１aの両面に保護膜として炭素膜（具体的にはダイヤモ
ンドライクカーボン膜）９０１b、９０１cを２〜３０ｎ
ｍの厚さに設けている。このような炭素膜は、酸素およ
び水の侵入を防ぐとともにプラスチック基板９０１aの
表面を機械的に保護する役割をもつ。また、外側の炭素
膜９０１bに偏光板（代表的には円偏光板）を貼り付け
ることも可能である。In this embodiment, the plastic substrate 90
Carbon films (specifically, diamond-like carbon films) 901b and 901c are formed on both sides of 1a as protective films 2 to 30n.
m. Such a carbon film has a role of preventing oxygen and water from entering and mechanically protecting the surface of the plastic substrate 901a. Further, a polarizing plate (typically, a circular polarizing plate) can be attached to the outer carbon film 901b.
【０１１１】また、封止材９０７を用いてカバー材９０
１を接着した後、封止材９０７の側面（露呈面）を覆う
ように第２シール材９０３を設ける。第２シール材９０
３は第１シール材９０２と同じ材料を用いることができ
る。Further, the cover material 90 is formed by using the sealing material 907.
After bonding, the second sealing material 903 is provided so as to cover the side surface (exposed surface) of the sealing material 907. Second sealing material 90
For 3, the same material as the first sealant 902 can be used.
【０１１２】以上のような構造でＥＬ素子を封止材９０
７に封入することにより、ＥＬ素子を外部から完全に遮
断することができ、外部から水分や酸素等のＥＬ層の酸
化による劣化を促す物質が侵入することを防ぐことがで
きる。従って、信頼性の高いＥＬ発光装置が得られる。With the above structure, the EL element is sealed with the sealing material 90.
By encapsulating the EL element in the EL element, the EL element can be completely shut off from the outside, and it is possible to prevent a substance such as moisture or oxygen, which promotes the deterioration of the EL layer from being oxidized, from entering from the outside. Therefore, a highly reliable EL light emitting device can be obtained.
【０１１３】〔実施例２〕本実施例では、実施例１に示
したＥＬ発光装置とは異なる構造でＥＬ素子を封止した
例について図１０（Ａ）、（Ｂ）を用いて説明する。な
お、図９と同一の部分については同一の符号を用いる。
また、図１０（Ｂ）は図１０（Ａ）をＡ−Ａ’で切断し
た断面図である。[Embodiment 2] In this embodiment, an example in which an EL element is sealed with a structure different from that of the EL light emitting device shown in Embodiment 1 will be described with reference to FIGS. The same parts as those in FIG. 9 are denoted by the same reference numerals.
FIG. 10B is a cross-sectional view taken along line AA ′ of FIG.
【０１１４】まず、本実施例ではＴＦＴおよびＥＬ素子
を形成する絶縁体１００１としてプラスチックフィルム
１００１aの両面を保護膜として炭素膜（具体的にはダ
イヤモンドライクカーボン膜）１００１b、１００１cで
コーティング（被覆）したものを用いる。なお、プラス
チックフィルム１００１aの両面に炭素膜１００１b、１
００１cを成膜する歳はロールトゥロール方式を用いれ
ば良い。First, in this embodiment, as an insulator 1001 for forming a TFT and an EL element, both surfaces of a plastic film 1001a are coated (coated) with carbon films (specifically, diamond-like carbon films) 1001b and 1001c as protective films. Use something. In addition, carbon films 1001b, 1
For forming 001c, a roll-to-roll method may be used.
【０１１５】また、実施例１に従ってＥＬ素子まで作製
した基板に、封止材９０７を用いてカバー材１００２を
貼り合わせる。カバー材１００２としてもプラスチック
フィルム１００２aの両面を保護膜として炭素膜（具体
的にはダイヤモンドライクカーボン膜）１００２b、１
００２cでコーティングしたものを用いる。さらに、カ
バー材１００２の端面（端部）は第２シール材１００３
により封止する。Further, a cover material 1002 is attached to the substrate manufactured up to the EL element according to the first embodiment using a sealing material 907. As the cover material 1002, a carbon film (specifically, a diamond-like carbon film) 1002b, 1
The one coated with 002c is used. Further, the end surface (end) of the cover member 1002 is the second seal member 1003.
Sealing.
【０１１６】〔実施例３〕本実施例では、実施例１にお
いてｎチャネル型ＴＦＴ６０１をデプレーション型と
し、ｎチャネル型ＴＦＴ６０２、スイッチングＴＦＴ６
０３および電流制御ＴＦＴ６０４をエンハンスメント型
とする場合について説明する。[Embodiment 3] In the present embodiment, the n-channel TFT 601 is changed to the depletion type in the embodiment 1, and the n-channel TFT 602 and the switching TFT 6 are used.
03 and the case where the current control TFT 604 is an enhancement type.
【０１１７】まず、実施例１に従って図５（Ａ）の状態
を得る。次に、スパッタ法で１００〜１５０ｎｍの酸化
珪素膜１１０１を成膜し、その上にｎチャネル型ＴＦＴ
６０１となる領域にレジストマスク１１０２を形成す
る。（図１１（Ａ））First, the state shown in FIG. 5A is obtained according to the first embodiment. Next, a silicon oxide film 1101 having a thickness of 100 to 150 nm is formed by a sputtering method, and an n-channel TFT is formed thereon.
A resist mask 1102 is formed in a region to be 601. (FIG. 11A)
【０１１８】次に、レジストマスク１１０２を用いて結
晶質半導体膜５０３に周期表の１３族に属する元素（本
実施例ではボロン）を添加する。こうして１×１０15〜
５×１０17atoms/cm3（代表的には１×１０16〜１×１
０17atoms/cm3）の濃度でボロンが添加された領域１１
０３およびボロンが添加されなかった領域１１０４が形
成される。（図１１（Ｂ））Next, an element belonging to Group 13 of the periodic table (boron in this embodiment) is added to the crystalline semiconductor film 503 using the resist mask 1102. Thus 1 × 1015 ~
5 × 1017 atoms / cm3 (typically 1 × 1016 to 1 × 1
Region 11 to which boron is added at a concentration of 017 atoms / cm3 )
03 and a region 1104 to which boron is not added are formed. (FIG. 11B)
【０１１９】次に、結晶質半導体膜をパターニングし
て、島状の半導体膜１１０５〜１１０８を形成する。こ
のとき、半導体膜１１０５はボロンが添加されなかった
領域１１０４で形成され、半導体膜１１０６〜１１０８
はボロンが添加された領域で形成される。即ち、半導体
膜１１０５を活性層とするＴＦＴはチャネル形成領域に
ボロンは含まれない、もしくは含まれていても５×１０
14atoms/cm3以下であり、半導体膜１１０６〜１１０８
を活性層とするＴＦＴはチャネル形成領域にボロンが１
×１０15〜５×１０17atoms/cm3（代表的には１×１０
16〜１×１０17atoms/cm3）の濃度で含まれている。
（図１１（Ｃ））Next, island-like semiconductor films 1105 to 1108 are formed by patterning the crystalline semiconductor film. At this time, the semiconductor film 1105 is formed in the region 1104 to which boron is not added, and the semiconductor films 1106 to 1108
Is formed in a region to which boron is added. That is, in a TFT using the semiconductor film 1105 as an active layer, boron is not contained in a channel formation region, or 5 × 10
14 atoms / cm3 or less, and the semiconductor films 1106 to 1108
In the TFT having the active layer as the active layer, boron is contained in the channel formation region.
× 1015 to 5 × 1017 atoms / cm3 (typically 1 × 10
It is contained at a concentration of16 to 1 × 1017 atoms / cm3 ).
(FIG. 11 (C))
【０１２０】この後の工程は、実施例１に従えば良い。
本実施例の場合、半導体膜１１０５を用いて形成された
ｎチャネル型ＴＦＴはデプレーション型ＴＦＴ（即ちノ
ーマリオンのｎチャネル型ＴＦＴ）となり、半導体膜１
１０６〜１１０８を用いて形成されたｎチャネル型ＴＦ
Ｔはエンハンスメント型ＴＦＴ（即ちノーマリオフのｎ
チャネル型ＴＦＴ）となる。The subsequent steps may be in accordance with the first embodiment.
In the case of this embodiment, the n-channel TFT formed using the semiconductor film 1105 is a depletion type TFT (that is, a normally-on n-channel TFT).
N-channel type TF formed using 106 to 1108
T is an enhancement type TFT (ie, a normally-off n-type TFT).
Channel type TFT).
【０１２１】本実施例を実施した場合、上記方法で形成
されたデプレーション型ＴＦＴおよびエンハンスメント
型ＴＦＴを組み合わせて、図３（Ｂ）に示したＥＤＭＯ
Ｓ回路を形成することができる。When this embodiment is implemented, the depletion type TFT and the enhancement type TFT formed by the above method are combined to form the EDMO shown in FIG.
An S circuit can be formed.
【０１２２】なお、本実施例ではボロンを半導体膜に添
加することによってしきい値電圧を正の方向にシフトさ
せ、ボロンの添加されたチャネル形成領域を含むＴＦＴ
をエンハンスメント型とする例を示したが、周期表の１
５族に属する元素（代表的にはリンもしくは砒素）を半
導体膜に添加することによってしきい値電圧を負の方向
にシフトさせ、周期表の１５族に属する元素の添加され
たチャネル形成領域を含むＴＦＴをデプレーション型と
することも可能である。In this embodiment, the threshold voltage is shifted in the positive direction by adding boron to the semiconductor film, and the TFT including the channel formation region to which boron is added is added.
Has been described as an enhancement type.
The threshold voltage is shifted in the negative direction by adding an element belonging to Group V (typically, phosphorus or arsenic) to the semiconductor film, and a channel formation region to which an element belonging to Group 15 of the periodic table is added is formed. It is also possible to use a depletion type TFT for the TFT.
【０１２３】なお、本実施例は実施例１もしくは実施例
２と組み合わせて実施することが可能である。Note that this embodiment can be implemented in combination with the first embodiment or the second embodiment.
【０１２４】〔実施例４〕本実施例では、ソース側駆動
回路およびゲート側駆動回路を全てＥ型ＮＴＦＴで形成
した場合について図１２〜図１４を用いて説明する。本
発明ではシフトレジスタの代わりにｎチャネル型ＴＦＴ
のみを用いたデコーダを用いる。[Embodiment 4] In this embodiment, a case where the source side drive circuit and the gate side drive circuit are all formed by E-type NTFT will be described with reference to FIGS. In the present invention, an n-channel TFT is used instead of the shift register.
A decoder using only the above is used.
【０１２５】図１２はゲート側駆動回路の例である。図
１２において、１００がゲート側駆動回路のデコーダ、
１０１がゲート側駆動回路のバッファ部である。なお、
バッファ部とは複数のバッファ（緩衝増幅器）が集積化
された部分を指す。また、バッファとは後段の影響を前
段に与えずに駆動を行う回路を指す。FIG. 12 shows an example of the gate side driving circuit. In FIG. 12, reference numeral 100 denotes a decoder of the gate side driving circuit,
Reference numeral 101 denotes a buffer unit of the gate-side drive circuit. In addition,
The buffer unit indicates a portion where a plurality of buffers (buffer amplifiers) are integrated. Further, a buffer refers to a circuit that performs driving without giving an influence of a subsequent stage to a preceding stage.
【０１２６】まずゲート側デコーダ１００を説明する。
まず１０２はデコーダ１００の入力信号線（以下、選択
線という）であり、ここではＡ１、Ａ１バー（Ａ１の極
性が反転した信号）、Ａ２、Ａ２バー（Ａ２の極性が反
転した信号）、…Ａｎ、Ａｎバー（Ａｎの極性が反転し
た信号）を示している。即ち、２ｎ本の選択線が並んで
いると考えれば良い。First, the gate side decoder 100 will be described.
First, reference numeral 102 denotes an input signal line of the decoder 100 (hereinafter, referred to as a selection line). An and An bars (signals with inverted polarity of An) are shown. That is, it can be considered that 2n selection lines are arranged.
【０１２７】選択線の本数はゲート側駆動回路から出力
されるゲート配線が何列あるかによってその数が決ま
る。例えばＶＧＡ表示の画素部をもつ場合はゲート配線
が４８０本となるため、９bit分（ｎ＝９に相当する）
で合計１８本の選択線が必要となる。選択線１０２は図
１３のタイミングチャートに示す信号を伝送する。図１
３に示すように、Ａ１の周波数を１とすると、Ａ２の周
波数は２-1倍、Ａ３の周波数は２-2倍、Ａｎの周波数は
２-(n-1)倍となる。The number of selection lines is determined by the number of gate lines output from the gate-side drive circuit. For example, in the case of having a pixel portion for VGA display, there are 480 gate wirings, so that 9 bits (corresponding to n = 9)
Requires a total of 18 selection lines. The selection line 102 transmits a signal shown in the timing chart of FIG. FIG.
As shown in FIG. 3, when the frequency of A1 is 1, the frequency of A2 is2-1 times, the frequency of A3 is2-2 times, and the frequency of An is 2-(n-1) times.
【０１２８】また、１０３aは第１段のＮＡＮＤ回路
（ＮＡＮＤセルともいう）、１０３bは第２段のＮＡＮ
Ｄ回路、１０３cは第ｎ段のＮＡＮＤ回路である。ＮＡ
ＮＤ回路はゲート配線の本数分が必要であり、ここでは
ｎ個が必要となる。即ち、本発明ではデコーダ１００が
複数のＮＡＮＤ回路からなる。Reference numeral 103a denotes a first-stage NAND circuit (also referred to as a NAND cell), and 103b denotes a second-stage NAN.
The D circuit 103c is an n-th stage NAND circuit. NA
The number of ND circuits required is equal to the number of gate wirings, and here n is required. That is, in the present invention, the decoder 100 includes a plurality of NAND circuits.
【０１２９】また、ＮＡＮＤ回路１０３a〜１０３cは、
ｎチャネル型ＴＦＴ１０４〜１０９が組み合わされてＮ
ＡＮＤ回路を形成している。なお、実際には２ｎ個のＴ
ＦＴがＮＡＮＤ回路１０３に用いられている。また、ｎ
チャネル型ＴＦＴ１０４〜１０９の各々のゲートは選択
線１０２（Ａ１、Ａ１バー、Ａ２、Ａ２バー…Ａｎ、Ａ
ｎバー）のいずれかに接続されている。The NAND circuits 103a to 103c are
N-channel TFTs 104 to 109 are combined to form N
An AND circuit is formed. Note that actually 2n T
FT is used for the NAND circuit 103. Also, n
The gates of the channel type TFTs 104 to 109 are connected to the selection line 102 (A1, A1 bar, A2, A2 bar... An, A
n bar).
【０１３０】このとき、ＮＡＮＤ回路１０３aにおい
て、Ａ１、Ａ２…Ａｎ（これらを正の選択線と呼ぶ）の
いずれかに接続されたゲートを有するｎチャネル型ＴＦ
Ｔ１０４〜１０６は、互いに並列に接続されており、共
通のソースとして負電源線（ＶDL）１１０に接続され、
共通のドレインとして出力線７１に接続されている。ま
た、Ａ１バー、Ａ２バー…Ａｎバー（これらを負の選択
線と呼ぶ）のいずれかに接続されたゲートを有するｎチ
ャネル型ＴＦＴ１０７〜１０９は、互いに直列に接続さ
れており、回路端に位置するｎチャネル型ＴＦＴ１０９
のソースが正電源線（ＶDH）１１２に接続され、もう一
方の回路端に位置するｎチャネル型ＴＦＴ１０７のドレ
インが出力線１１１に接続されている。At this time, in the NAND circuit 103a,
A1, A2... An (these are called positive selection lines)
N-channel type TF having a gate connected to either
T104 to 106 are connected in parallel with each other,
Negative source line (VDL) 110,
It is connected to the output line 71 as a common drain. Ma
Also, A1 bar, A2 bar ... An bar (these are negative choices)
N) having a gate connected to any of the
The channel type TFTs 107 to 109 are connected in series with each other.
N-channel TFT 109 located at the circuit end.
Source is the positive power supply line (VDH) 112 and another
Of the n-channel TFT 107 located at the other circuit end
Is connected to the output line 111.
【０１３１】以上のように、本発明においてＮＡＮＤ回
路は直列に接続されたｎ個のｎチャネル型ＴＦＴおよび
並列に接続されたｎ個のｎチャネル型ＴＦＴを含む。但
し、ｎ個のＮＡＮＤ回路１０３a〜１０３cにおいて、ｎ
チャネル型ＴＦＴと選択線との組み合わせはすべて異な
る。即ち、出力線１１１は必ず１本しか選択されないよ
うになっており、選択線１０２には出力線１１１が端か
ら順番に選択されていくような信号が入力される。As described above, in the present invention, the NAND circuit includes n n-channel TFTs connected in series and n n-channel TFTs connected in parallel. However, in the n NAND circuits 103a to 103c, n
All combinations of the channel type TFT and the selection line are different. That is, only one output line 111 is always selected, and a signal is input to the selection line 102 such that the output lines 111 are sequentially selected from the end.
【０１３２】次に、バッファ部１０１はＮＡＮＤ回路１
０３a〜１０３cの各々に対応して複数のバッファ１１３
a〜１１３cにより形成されている。但しバッファ１１３
a〜１１３cはいずれも同一構造で良い。Next, the buffer unit 101 is connected to the NAND circuit 1
A plurality of buffers 113 corresponding to each of the
a to 113c. However, the buffer 113
Each of a to 113c may have the same structure.
【０１３３】また、バッファ１１３a〜１１３cはｎチャ
ネル型ＴＦＴ１１４〜１１６を用いて形成される。デコ
ーダからの出力線１１１はｎチャネル型ＴＦＴ１１４
（第１のｎチャネル型ＴＦＴ）のゲートとして入力され
る。ｎチャネル型ＴＦＴ１１４は正電源線（ＶDH）１１
７をソースとし、画素部に続くゲート配線１１８をドレ
インとする。また、ｎチャネル型ＴＦＴ１１５（第２の
ｎチャネル型ＴＦＴ）は正電源線（ＶDH）１１７をゲー
トとし、負電源線（ＶDL）１１９をソースとし、ゲート
配線１１８をドレインとして常時オン状態となってい
る。The buffers 113a to 113c are formed using n-channel TFTs 114 to 116. The output line 111 from the decoder is an n-channel TFT 114
(First n-channel TFT). The n-channel type TFT 114 has a positive power supply line (VDH ) 11
7 is a source, and a gate wiring 118 following the pixel portion is a drain. The n-channel TFT 115 (second n-channel TFT) is always on with the positive power supply line (VDH ) 117 as a gate, the negative power supply line (VDL ) 119 as a source, and the gate wiring 118 as a drain. Has become.
【０１３４】即ち、本発明において、バッファ１１３a
〜１１３cは第１のｎチャネル型ＴＦＴ（ｎチャネル型
ＴＦＴ１１４）および第１のｎチャネル型ＴＦＴに直列
に接続され、且つ、第１のｎチャネル型ＴＦＴのドレイ
ンをゲートとする第２のｎチャネル型ＴＦＴ（ｎチャネ
ル型ＴＦＴ１１５）を含む。That is, in the present invention, the buffer 113a
To 113c are connected in series to the first n-channel TFT (n-channel TFT 114) and the first n-channel TFT, and have a second n-channel TFT whose gate is the drain of the first n-channel TFT. Type TFT (n-channel type TFT 115).
【０１３５】また、ｎチャネル型ＴＦＴ１１６（第３の
ｎチャネル型ＴＦＴ）はリセット信号線（Reset）をゲ
ートとし、負電源線（ＶDL）１１９をソースとし、ゲー
ト配線１１８をドレインとする。なお、負電源線
（ＶDL）１１９は接地電源線（ＧＮＤ）としても構わな
い。The n-channel TFT 116 (third n-channel TFT) has a reset signal line (Reset) as a gate, a negative power supply line (VDL ) 119 as a source, and a gate wiring 118 as a drain. Note that the negative power supply line (VDL ) 119 may be a ground power supply line (GND).
【０１３６】このとき、ｎチャネル型ＴＦＴ１１５のチ
ャネル幅（Ｗ１とする）とｎチャネル型ＴＦＴ１１４の
チャネル幅（Ｗ２とする）との間にはＷ１＜Ｗ２の関係
がある。なお、チャネル幅とはチャネル長に垂直な方向
におけるチャネル形成領域の長さである。At this time, there is a relationship of W1 <W2 between the channel width of the n-channel TFT 115 (W1) and the channel width of the n-channel TFT 114 (W2). Note that the channel width is the length of a channel formation region in a direction perpendicular to the channel length.
【０１３７】バッファ１１３aの動作は次の通りであ
る。まず出力線１１１に負電圧が加えられているとき、
ｎチャネル型ＴＦＴ１１４はオフ状態（チャネルが形成
されていない状態）となる。一方でｎチャネル型ＴＦＴ
１１５は常にオン状態（チャネルが形成されている状
態）であるため、ゲート配線１１８には負電源線１１９
の電圧が加えられる。The operation of the buffer 113a is as follows. First, when a negative voltage is applied to the output line 111,
The n-channel TFT 114 is turned off (state in which no channel is formed). On the other hand, n-channel TFT
Since 115 is always in the ON state (state in which a channel is formed), the negative power supply line 119 is connected to the gate wiring 118.
Voltage is applied.
【０１３８】ところが、出力線１１１に正電圧が加えら
れた場合、ｎチャネル型ＴＦＴ１１４がオン状態とな
る。このとき、ｎチャネル型ＴＦＴ１１４のチャネル幅
がｎチャネル型ＴＦＴ１１５のチャネル幅よりも大きい
ため、ゲート配線１１８の電位はｎチャネル型ＴＦＴ１
１４側の出力に引っ張られ、結果的に正電源線１１７の
電圧がゲート配線１１８に加えられる。However, when a positive voltage is applied to the output line 111, the n-channel TFT 114 turns on. At this time, since the channel width of the n-channel TFT 114 is larger than the channel width of the n-channel TFT 115, the potential of the gate wiring 118 becomes
As a result, the voltage of the positive power supply line 117 is applied to the gate wiring 118.
【０１３９】従って、ゲート配線１１８は、出力線１１
１に正電圧が加えられるときは正電圧（画素のスイッチ
ング素子として用いるｎチャネル型ＴＦＴがオン状態に
なるような電圧）を出力し、出力線１１１に負電圧が加
えられているときは常に負電圧（画素のスイッチング素
子として用いるｎチャネル型ＴＦＴがオフ状態になるよ
うな電圧）を出力する。Therefore, the gate line 118 is connected to the output line 11
1 outputs a positive voltage (a voltage that turns on an n-channel TFT used as a pixel switching element) when a positive voltage is applied, and always outputs a negative voltage when a negative voltage is applied to the output line 111. A voltage (a voltage at which an n-channel TFT used as a switching element of a pixel is turned off) is output.
【０１４０】なお、ｎチャネル型ＴＦＴ１１６は正電圧
が加えられたゲート配線１１８を強制的に負電圧に引き
下げるリセットスイッチとして用いられる。即ち、ゲー
ト配線１１８の選択期間が終了したら。リセット信号を
入力してゲート配線１１８に負電圧を加える。但しｎチ
ャネル型ＴＦＴ１１６は省略することもできる。Note that the n-channel TFT 116 is used as a reset switch for forcibly pulling down the gate wiring 118 to which a positive voltage is applied to a negative voltage. That is, when the selection period of the gate wiring 118 ends. A reset signal is input to apply a negative voltage to the gate wiring 118. However, the n-channel TFT 116 can be omitted.
【０１４１】以上のような動作のゲート側駆動回路によ
りゲート配線が順番に選択されることになる。次に、ソ
ース側駆動回路の構成を図１４に示す。図１４に示すソ
ース側駆動回路はデコーダ１２１、ラッチ１２２および
バッファ部１２３を含む。なお、デコーダ１２１および
バッファ部１２３の構成はゲート側駆動回路と同様であ
るので、ここでの説明は省略する。The gate lines are sequentially selected by the gate-side drive circuit having the above operation. Next, FIG. 14 illustrates a configuration of a source side driver circuit. 14 includes a decoder 121, a latch 122, and a buffer unit 123. Note that the configurations of the decoder 121 and the buffer unit 123 are the same as those of the gate-side driving circuit, and thus description thereof is omitted here.
【０１４２】図１４に示すソース側駆動回路の場合、ラ
ッチ１２２は第１段目のラッチ１２４および第２段目の
ラッチ１２５からなる。また、第１段目のラッチ１２４
および第２段目のラッチ１２５は、各々ｍ個のｎチャネ
ル型ＴＦＴ１２６a〜１２６cで形成される複数の単位ユ
ニット１２７ａ及び１２７ｂを有する。デコーダ１２１
からの出力線１２８は単位ユニット１２７ａを形成する
ｍ個のｎチャネル型ＴＦＴ１２６a〜１２６cのゲートに
入力される。なお、ｍは任意の整数である。In the case of the source-side drive circuit shown in FIG. 14, the latch 122 includes a first-stage latch 124 and a second-stage latch 125. The first-stage latch 124
The second-stage latch 125 has a plurality of unit units 127a and 127b each formed of m n-channel TFTs 126a to 126c. Decoder 121
Are input to the gates of m n-channel TFTs 126a to 126c forming the unit 127a. Note that m is an arbitrary integer.
【０１４３】例えば、ＶＧＡ表示の場合、ソース配線の
本数は６４０本である。ｍ＝１の場合はＮＡＮＤ回路も
６４０個必要となり、選択線は２０本（１０bit分に相
当する）必要となる。しかし、ｍ＝８とすると必要なＮ
ＡＮＤ回路は８０個となり、必要な選択線は１４本（７
bit分に相当する）となる。即ち、ソース配線の本数を
Ｍ本とすると、必要なＮＡＮＤ回路は（Ｍ／ｍ）個とな
る。For example, in the case of VGA display, the number of source wirings is 640. When m = 1, 640 NAND circuits are required, and 20 selection lines (corresponding to 10 bits) are required. However, if m = 8, the necessary N
There are 80 AND circuits, and 14 selection lines are required (7
(equivalent to bits). That is, if the number of source wirings is M, the number of required NAND circuits is (M / m).
【０１４４】そして、ｎチャネル型ＴＦＴ１２６a〜１
２６cのソースは各々ビデオ信号線（Ｖ１、Ｖ２…Ｖ
ｋ）１２９に接続される。即ち、出力線１２８に正電圧
が加えられると一斉にｎチャネル型ＴＦＴ１２６a〜１
２６cがオン状態となり、各々に対応するビデオ信号が
取り込まれる。また、こうして取り込まれたビデオ信号
は、ｎチャネル型ＴＦＴ１２６a〜１２６cの各々に接続
されたコンデンサ１３０a〜１３０cに保持される。The n-channel type TFTs 126a to 126a-1
The sources of 26c are video signal lines (V1, V2.
k) Connected to 129. That is, when a positive voltage is applied to the output line 128, the n-channel TFTs 126a to 126a
26c is turned on, and a video signal corresponding to each is captured. The video signals thus captured are held in capacitors 130a to 130c connected to the n-channel TFTs 126a to 126c, respectively.
【０１４５】また、第２段目のラッチ１２５も複数の単
位ユニット１２７bを有し、単位ユニット１２７bはｍ個
のｎチャネル型ＴＦＴ１３１a〜１３１cで形成される。
ｎチャネル型ＴＦＴ１３１a〜１３１cのゲートはすべて
ラッチ信号線１３２に接続され、ラッチ信号線１３２に
負電圧が加えられると一斉にｎチャネル型ＴＦＴ１３１
a〜１３１cがオン状態となる。The second-stage latch 125 also has a plurality of unit units 127b, and the unit unit 127b is formed of m n-channel TFTs 131a to 131c.
The gates of the n-channel TFTs 131a to 131c are all connected to the latch signal line 132, and when a negative voltage is applied to the latch signal line 132, the n-channel TFTs 131a to 131c are simultaneously opened.
a to 131c are turned on.
【０１４６】その結果、コンデンサ１３０a〜１３０cに
保持されていた信号が、ｎチャネル型ＴＦＴ１３１a〜
１３１cの各々に接続されたコンデンサ１３３a〜１３３
cに保持されると同時にバッファ１２３へと出力され
る。そして、図１３で説明したようにバッファを介して
ソース配線１３４に出力される。以上のような動作のソ
ース側駆動回路によりソース配線が順番に選択されるこ
とになる。As a result, the signals held in the capacitors 130a to 130c are changed to n-channel TFTs 131a to 131c.
131c connected to each of the capacitors 131a to 133c.
The data is held in c and output to the buffer 123 at the same time. Then, the signal is output to the source wiring 134 via the buffer as described with reference to FIG. The source lines are sequentially selected by the source-side drive circuit having the above operation.
【０１４７】以上のように、ｎチャネル型ＴＦＴのみで
ゲート側駆動回路およびソース側駆動回路を形成するこ
とにより画素部および駆動回路をすべてｎチャネル型Ｔ
ＦＴで形成することが可能となる。なお、ソース側駆動
回路もしくはゲート側駆動回路のいずれか片方を外付け
のＩＣ（典型的にはＴＣＰもしくはＣＯＧ）とする場合
にも本発明は実施できる。As described above, by forming the gate-side drive circuit and the source-side drive circuit only with the n-channel TFT, the pixel portion and the drive circuit are all n-channel TFTs.
It can be formed by FT. Note that the present invention can also be implemented when one of the source-side drive circuit and the gate-side drive circuit is an external IC (typically, TCP or COG).
【０１４８】〔実施例５〕本実施例では、ソース側駆動
回路およびゲート側駆動回路をＥ型ＮＴＦＴ（Ｅ型ＮＴ
ＦＴ）およびＤ型ＮＴＦＴ（Ｄ型ＮＴＦＴ）を組み合わ
せて形成した場合について図１５、図１６を用いて説明
する。[Embodiment 5] In this embodiment, the source-side drive circuit and the gate-side drive circuit are E-type NTFT (E-type NT
FT) and a D-type NTFT (D-type NTFT) will be described with reference to FIGS.
【０１４９】図１５はゲート側駆動回路の例である。図
１５において、１４０がシフトレジスタ、１４１がＮＡ
ＮＤ回路部、１４２がバッファ部である。FIG. 15 shows an example of the gate side drive circuit. In FIG. 15, 140 is a shift register, 141 is NA
The ND circuit section 142 is a buffer section.
【０１５０】ここでシフトレジスタ１４０は図４に示し
たシフトレジスタを具体的に図示したものである。まず
１４３はクロック信号線、１４４は極性が反転したクロ
ック信号線、１４５は正電源線（ＶDH）、１４６は接地
電源線（ＧＮＤ）である。そして、本実施例ではシフト
レジスタ１４０を形成する基本単位として三つのフリッ
プフロップ回路１４７a〜１４７cが図示されている。な
お、実際には複数のフリップフロップ回路が直列に接続
されてシフトレジスタ１４０を形成している。Here, the shift register 140 specifically shows the shift register shown in FIG. First, 143 is a clock signal line, 144 is a clock signal line with inverted polarity, 145 is a positive power supply line (VDH ), and 146 is a ground power supply line (GND). In this embodiment, three flip-flop circuits 147a to 147c are shown as basic units forming the shift register 140. Note that a plurality of flip-flop circuits are actually connected in series to form the shift register 140.
【０１５１】また、本実施例においてフリップフロップ
回路１４７aは図４に示したフリップフロップ回路４０
０に対応し、フリップフロップ回路１４７bはフリップ
フロップ回路４０１に対応した回路構成となっている。
また、フリップフロップ回路１４７a〜１４７cはＥ型Ｎ
ＴＦＴおよびＤ型ＮＴＦＴで形成される。In the present embodiment, the flip-flop circuit 147a is the flip-flop circuit 40 shown in FIG.
The flip-flop circuit 147b has a circuit configuration corresponding to the flip-flop circuit 401.
The flip-flop circuits 147a to 147c are E-type N
It is formed of a TFT and a D-type NTFT.
【０１５２】フリップフロップ回路１４７aにおいて、
１４８はＥ型ＮＴＦＴでゲートはクロック信号線１４３
に接続されている。また、図３（Ｂ）の構造のＥＤＭＯ
Ｓ回路１４８a〜１４８cが図４に示すような配置で形成
される。なお、１５０は正電源線（ＶDH）であり、１５
１は接地電源線（ＧＮＤ）である。In the flip-flop circuit 147a,
148 is an E-type NTFT and a gate is a clock signal line 143.
It is connected to the. The EDMO having the structure shown in FIG.
The S circuits 148a to 148c are formed in an arrangement as shown in FIG. In addition, 150 is a positive power supply line (VDH), and 15
1 is a ground power supply line (GND).
【０１５３】また、フリップフロップ回路１４７bはＥ
型ＮＴＦＴ１５２のゲートが、極性が反転したクロック
信号線１４４に接続されている点を除けばフリップフロ
ップ回路１４７aと同じ回路構成である。Further, the flip-flop circuit 147b is provided with E
The circuit configuration is the same as that of the flip-flop circuit 147a except that the gate of the type NTFT 152 is connected to the clock signal line 144 whose polarity is inverted.
【０１５４】そして、フリップフロップ回路１４７aの
出力線１５３およびフリップフロップ回路１４７bの出
力線１５４はＮＡＮＤ回路１５５aに接続される。な
お、ＮＡＮＤ回路部１４１には三つのＮＡＮＤ回路１５
５a〜１５５cが図示されているが、実際には複数のＮＡ
ＮＤ回路からなる。ＮＡＮＤ回路は二つのフリップフロ
ップ回路に一つに割合で配置されている。また、ＮＡＮ
Ｄ回路１５５a〜１５５cはＥ型ＮＴＦＴおよびＤ型ＮＴ
ＦＴで形成される。The output line 153 of the flip-flop circuit 147a and the output line 154 of the flip-flop circuit 147b are connected to the NAND circuit 155a. Note that the NAND circuit unit 141 includes three NAND circuits 15.
5a to 155c are shown, but actually a plurality of NAs are shown.
It consists of an ND circuit. NAND circuits are arranged in two flip-flop circuits at a rate of one. Also, NAN
D circuits 155a to 155c are E-type NTFT and D-type NT
It is formed of FT.
【０１５５】ＮＡＮＤ回路１５５aにおいて、Ｅ型ＮＴ
ＦＴ１５６のゲートには出力線１５３が接続され、ソー
スには接地電源線１５１が接続され、ドレインにはＥ型
ＮＴＦＴ１５７が接続される。また、Ｅ型ＮＴＦＴ１５
７のゲートには出力線１５４が接続され、ソースにはＥ
型ＮＴＦＴ１５６のドレインが接続され、ドレインには
出力線１５８が接続される。また、Ｄ型ＮＴＦＴ１５９
のソースは正電源線１６０に接続され、ゲートおよびド
レインは出力線１５８に接続される。In NAND circuit 155a, E-type NT
The output line 153 is connected to the gate of the FT 156, the ground power supply line 151 is connected to the source, and the E-type NTFT 157 is connected to the drain. Also, E-type NTFT15
7, the output line 154 is connected to the gate, and E is connected to the source.
The drain of the type NTFT 156 is connected, and the output line 158 is connected to the drain. Also, D-type NTFT 159
Are connected to the positive power supply line 160, and the gate and drain are connected to the output line 158.
【０１５６】そして、ＮＡＮＤ回路１５５aの出力線１
５８はＥＤＭＯＳ回路（インバータ回路と呼んでも良
い）１６１aに接続される。なお、バッファ部１４２に
は三つのＥＤＭＯＳ回路１６１a〜１６１cが図示されて
いるが、実際には複数のＥＤＭＯＳ回路からなる。Then, the output line 1 of the NAND circuit 155a
58 is connected to an EDMOS circuit (which may be called an inverter circuit) 161a. Although three EDMOS circuits 161a to 161c are shown in the buffer section 142, the buffer section 142 is actually composed of a plurality of EDMOS circuits.
【０１５７】ＥＤＭＯＳ回路１６１aにおいて、Ｅ型Ｎ
ＴＦＴ１６２のゲートは出力線１５８に接続され、ソー
スは負電源線（ＶDL）１６３に接続され、ドレインは出
力線（画素部のゲート配線に相当する）１６４に接続さ
れる。また、Ｄ型ＮＴＦＴ１６５のゲートおよびドレイ
ンは出力線１６４に接続され、ソースは正電源線１６０
に接続される。In the EDMOS circuit 161a, the E-type N
The gate of the TFT 162 is connected to the output line 158, the source is connected to the negative power supply line (VDL ) 163, and the drain is connected to the output line (corresponding to the gate wiring of the pixel portion) 164. The gate and the drain of the D-type NTFT 165 are connected to the output line 164, and the source is the positive power supply line 160.
Connected to.
【０１５８】次に、ソース側駆動回路の構成を図１６に
示す。図１６に示すソース側駆動回路は図１５に示した
ゲート側駆動回路にトランスファゲート１６５a〜１６
５cを付け加えた構成となっており、シフトレジスタ１
４０、ＮＡＮＤ回路部１４１およびバッファ部１４２は
同じ回路を用いることができる。なお、この構成はアナ
ログ駆動を行う場合の構成である。Next, the structure of the source side driving circuit is shown in FIG. The source-side drive circuit shown in FIG. 16 is similar to the gate-side drive circuit shown in FIG.
5c is added, and the shift register 1
The same circuit can be used for 40, the NAND circuit unit 141, and the buffer unit 142. Note that this configuration is a configuration in a case where analog driving is performed.
【０１５９】また、本実施例ではトランスファゲート１
６５a〜１６５cとしてＥ型ＮＴＦＴを並列に二つ設けて
いるが、これは冗長設計であると同時に電流の供給能力
を稼ぐための工夫である。また、１６６はビデオ信号線
である。In this embodiment, the transfer gate 1
Although two E-type NTFTs are provided in parallel as 65a to 165c, this is a contrivance for obtaining a current supply capability at the same time as having a redundant design. 166 is a video signal line.
【０１６０】ところで、本実施例においてデジタル駆動
を行う場合、図１４にて説明したラッチ１２２およびバ
ッファ部１２３をＮＡＮＤ回路部１４１の下に設ければ
良い。また、逆に実施例４において、図１４に示したソ
ース側駆動回路をアナログ駆動に対応させるにはラッチ
１２２を省略し、バッファ部１２３の後段に図１６に示
したトランスファゲートを設ければ良い。When digital driving is performed in this embodiment, the latch 122 and the buffer unit 123 described with reference to FIG. 14 may be provided below the NAND circuit unit 141. Conversely, in the fourth embodiment, in order to make the source side driving circuit shown in FIG. 14 compatible with analog driving, the latch 122 may be omitted and the transfer gate shown in FIG. .
【０１６１】以上のように、ｎチャネル型ＴＦＴのみで
ゲート側駆動回路およびソース側駆動回路を形成するこ
とにより画素部および駆動回路をすべてｎチャネル型Ｔ
ＦＴで形成することが可能となる。なお、ソース側駆動
回路もしくはゲート側駆動回路のいずれか片方を外付け
のＩＣチップとする場合にも本発明は実施できる。As described above, by forming the gate-side drive circuit and the source-side drive circuit only with the n-channel TFT, the pixel portion and the drive circuit are all n-channel TFTs.
It can be formed by FT. Note that the present invention can be implemented when either one of the source-side drive circuit and the gate-side drive circuit is an external IC chip.
【０１６２】〔実施例６〕本実施例では、本発明のＥＬ
発光装置における画素構造の一例を図１７に示す。図１
７（Ａ）において、１７０１はゲート配線、１７０２は
ソース配線、１７０３は正電源線、１７０４は負電源線
（接地電源線としても良い）である。また、１７０５〜
１７０８はＥ型ＮＴＦＴ、１７０９、１７１０はＤ型Ｎ
ＴＦＴである。また、１７１１はＥＬ素子であり、Ｅ型
ＮＴＦＴ１７０８に接続される。[Embodiment 6] In this embodiment, the EL of the present invention is used.
FIG. 17 illustrates an example of a pixel structure in a light-emitting device. FIG.
In FIG. 7A, reference numeral 1701 denotes a gate wiring, 1702 denotes a source wiring, 1703 denotes a positive power supply line, and 1704 denotes a negative power supply line (which may be a ground power supply line). Also, 1705-
1708 is an E-type NTFT, and 1709 and 1710 are D-type N
TFT. Reference numeral 1711 denotes an EL element, which is connected to the E-type NTFT 1708.
【０１６３】本実施例の画素構造は、一画素の中に６個
のＴＦＴを設け、ＳＲＡＭ（スタティックランダムアク
セスメモリ）を形成している。具体的には複数のＥ型Ｎ
ＴＦＴおよび複数のＤ型ＮＴＦＴでＳＲＡＭを形成して
いる。このように本発明を実施するにあたって一画素に
含まれるＴＦＴの個数に限定はない。In the pixel structure of this embodiment, six TFTs are provided in one pixel to form an SRAM (Static Random Access Memory). Specifically, a plurality of E-type N
An SRAM is formed by a TFT and a plurality of D-type NTFTs. As described above, the number of TFTs included in one pixel is not limited in practicing the present invention.
【０１６４】なお、本実施例の画素構造の場合、Ｅ型Ｎ
ＴＦＴ１７０５がスイッチングＴＦＴとして機能し、Ｅ
型ＮＴＦＴ１７０８が電流制御ＴＦＴとして機能する。
また、Ｅ型ＮＴＦＴ１７０６およびＤ型ＮＴＦＴ１７０
９からなるインバータ回路とＥ型ＮＴＦＴ１７０７およ
びＤ型ＮＴＦＴ１７１０からなるインバータ回路とを組
み合わせてメモリ機能を持たせている。In the case of the pixel structure of this embodiment, the E-type
TFT 1705 functions as a switching TFT,
The type NTFT 1708 functions as a current control TFT.
In addition, E-type NTFT 1706 and D-type NTFT 170
9 and an inverter circuit including an E-type NTFT 1707 and a D-type NTFT 1710 to provide a memory function.
【０１６５】さらに、図１７（Ｂ）は図１７（Ａ）に示
した隣接する二つの画素を負電源線１７０４を共通化し
て対称に配置した例である。これにより画素部に設ける
配線の本数を低減することができ、画素の高密度化が図
れる。Further, FIG. 17B shows an example in which two adjacent pixels shown in FIG. 17A are symmetrically arranged with a common negative power supply line 1704. Accordingly, the number of wirings provided in the pixel portion can be reduced, and the density of pixels can be increased.
【０１６６】なお、本実施例の構成は、実施例１〜実施
例５のいずれの構成とも組み合わせて実施することが可
能である。The structure of this embodiment can be implemented in combination with any of the structures of Embodiments 1 to 5.
【０１６７】〔実施例７〕実施例４もしくは実施例５に
示したソース側駆動回路およびゲート側駆動回路は、液
晶表示装置に用いることも可能である。即ち、図３
（Ａ）に示したＥＥＭＯＳ回路、図３（Ｂ）に示したＥ
ＤＭＯＳ回路、図４に示したシフトレジスタ、図１３に
示したゲート側駆動回路もしくは図１４に示したソース
側駆動回路はいずれも液晶表示装置の駆動回路として用
いることが可能である。[Embodiment 7] The source-side drive circuit and the gate-side drive circuit shown in Embodiment 4 or 5 can be used for a liquid crystal display device. That is, FIG.
The EEMOS circuit shown in FIG. 3A and the EEMOS circuit shown in FIG.
The DMOS circuit, the shift register shown in FIG. 4, the gate-side drive circuit shown in FIG. 13, or the source-side drive circuit shown in FIG. 14 can be used as a drive circuit of a liquid crystal display device.
【０１６８】なお、液晶表示装置とは液晶パネルにＦＰ
Ｃ（フレキシブルプリントサーキット）が取り付けられ
た液晶モジュールを指す。なお、液晶モジュールにはＦ
ＰＣの先にＰＷＢ（プリント配線基盤）が設けられてい
る場合も含むものとする。また、ＦＰＣにＩＣを取り付
けたＴＣＰ（Tape Carrier Package）の形態となってい
ても良い。また、ＣＯＧ（Chip On Glass）によりＩＣ
を基板上に実装しても良い。A liquid crystal display device is a liquid crystal panel with an FP.
Refers to a liquid crystal module to which C (flexible printed circuit) is attached. The liquid crystal module has F
This includes the case where a PWB (printed wiring board) is provided at the end of the PC. Further, it may be in the form of a TCP (Tape Carrier Package) in which an IC is attached to an FPC. In addition, IC by COG (Chip On Glass)
May be mounted on a substrate.
【０１６９】〔実施例８〕本発明を実施するにあたっ
て、ＴＦＴとしてはトップゲート型ＴＦＴ（代表的には
プレーナ型ＴＦＴ）だけでなく、ボトムゲート型ＴＦＴ
（代表的には逆スタガ型ＴＦＴ）を用いても良い。ま
た、半導体基板（代表的にはシリコン基板）に形成した
ＭＯＳＦＥＴを用いることも可能である。[Embodiment 8] In practicing the present invention, not only top gate TFTs (typically planar TFTs) but also bottom gate TFTs are used as TFTs.
(Typically, an inverted staggered TFT) may be used. It is also possible to use a MOSFET formed on a semiconductor substrate (typically, a silicon substrate).
【０１７０】なお、本実施例の構成は実施例１〜実施例
７のいずれに含まれた構成とも組み合わせて実施するこ
とが可能である。The structure of the present embodiment can be implemented in combination with any of the structures of the first to seventh embodiments.
【０１７１】〔実施例９〕本発明を実施して形成された
発光装置もしくは液晶表示装置は様々な電気器具の表示
部として用いることができる。本発明の電気器具として
は、ビデオカメラ、デジタルカメラ、ゴーグル型ディス
プレイ（ヘッドマウントディスプレイ）、カーナビゲー
ションシステム、カーオーディオ、ノート型パーソナル
コンピュータ、ゲーム機器、携帯情報機器（モバイルコ
ンピュータ、携帯電話、携帯型ゲーム機または電子書
籍）、記録媒体を備えた画像再生装置などが挙げられ
る。それら電気器具の具体例を図２０、図２１に示す。[Embodiment 9] A light emitting device or a liquid crystal display device formed by carrying out the present invention can be used as a display portion of various electric appliances. Examples of the electric appliance of the present invention include a video camera, a digital camera, a goggle type display (head mounted display), a car navigation system, a car audio, a notebook personal computer, a game device, and a portable information device (mobile computer, mobile phone, portable type). Game machine or electronic book), an image reproducing device provided with a recording medium, and the like. Specific examples of these electric appliances are shown in FIGS.
【０１７２】図２０（Ａ）はＥＬディスプレイであり、
筐体２００１、支持台２００２、表示部２００３を含
む。本発明の発光装置もしくは液晶表示装置は表示部２
００３に用いることができる。表示部２００３にＥＬ発
光装置を用いる場合、自発光型であるためバックライト
が必要なく薄い表示部とすることができる。FIG. 20A shows an EL display.
A housing 2001, a support base 2002, and a display unit 2003 are included. The light emitting device or the liquid crystal display device of the present invention has a display unit 2
003. In the case where an EL light-emitting device is used for the display portion 2003, the display portion can be a thin display portion without a backlight because it is a self-luminous type.
【０１７３】図２０（Ｂ）はビデオカメラであり、本体
２１０１、表示部２１０２、音声入力部２１０３、操作
スイッチ２１０４、バッテリー２１０５、受像部２１０
６を含む。本発明の発光装置もしくは液晶表示装置は表
示部２１０２に用いることができる。FIG. 20B shows a video camera, which includes a main body 2101, a display portion 2102, an audio input portion 2103, operation switches 2104, a battery 2105, and an image receiving portion 210.
6 inclusive. The light emitting device or the liquid crystal display device of the present invention can be used for the display portion 2102.
【０１７４】図２０（Ｃ）はデジタルカメラであり、本
体２２０１、表示部２２０２、接眼部２２０３、操作ス
イッチ２２０４を含む。本発明の発光装置もしくは液晶
表示装置は表示部２２０２に用いることができる。FIG. 20C shows a digital camera, which includes a main body 2201, a display portion 2202, an eyepiece portion 2203, and operation switches 2204. The light emitting device or the liquid crystal display device of the present invention can be used for the display portion 2202.
【０１７５】図２０（Ｄ）は記録媒体を備えた画像再生
装置（具体的にはＤＶＤ再生装置）であり、本体２３０
１、記録媒体（ＣＤ、ＬＤまたはＤＶＤ等）２３０２、
操作スイッチ２３０３、表示部（ａ）２３０４、表示部
（ｂ）２３０５を含む。表示部（ａ）は主として画像情
報を表示し、表示部（ｂ）は主として文字情報を表示す
るが、本発明の発光装置もしくは液晶表示装置はこれら
表示部（ａ）、（ｂ）に用いることができる。なお、記
録媒体を備えた画像再生装置には、ＣＤ再生装置、ゲー
ム機器なども含まれうる。FIG. 20D shows an image reproducing apparatus (specifically, a DVD reproducing apparatus) provided with a recording medium.
1, a recording medium (CD, LD, DVD, etc.) 2302,
An operation switch 2303, a display unit (a) 2304, and a display unit (b) 2305 are included. The display unit (a) mainly displays image information, and the display unit (b) mainly displays character information. The light emitting device or the liquid crystal display device of the present invention is used for these display units (a) and (b). Can be. Note that the image reproducing device provided with the recording medium may include a CD reproducing device, a game machine, and the like.
【０１７６】図２０（Ｅ）は携帯型（モバイル）コンピ
ュータであり、本体２４０１、表示部２４０２、受像部
２４０３、操作スイッチ２４０４、メモリスロット２４
０５を含む。本発明の発光装置もしくは液晶表示装置は
表示部２４０２に用いることができる。この携帯型コン
ピュータはフラッシュメモリや不揮発性メモリを集積化
した記録媒体に情報を記録したり、それを再生したりす
ることができる。FIG. 20E shows a portable (mobile) computer, which includes a main body 2401, a display portion 2402, an image receiving portion 2403, operation switches 2404, and a memory slot 24.
05 inclusive. The light emitting device or the liquid crystal display device of the present invention can be used for the display portion 2402. This portable computer can record information on a recording medium in which a flash memory or a nonvolatile memory is integrated, and can reproduce the information.
【０１７７】図２０（Ｆ）はパーソナルコンピュータで
あり、本体２５０１、筐体２５０２、表示部２５０３、
キーボード２５０４を含む。本発明の発光装置もしくは
液晶表示装置は表示部２５０３に用いることができる。FIG. 20F shows a personal computer, which includes a main body 2501, a housing 2502, a display portion 2503,
A keyboard 2504 is included. The light emitting device or the liquid crystal display device of the present invention can be used for the display portion 2503.
【０１７８】また、上記電気器具はインターネットやＣ
ＡＴＶ（ケーブルテレビ）などの電子通信回線を通じて
配信された情報を表示することが多くなり、特に動画情
報を表示する機会が増してきている。表示部にＥＬ発光
装置を用いた場合、ＥＬ発光装置の応答速度が非常に高
いため遅れのない動画表示が可能となる。In addition, the above-mentioned electric appliances are available on the Internet or C
Information distributed through an electronic communication line such as an ATV (cable television) is frequently displayed, and in particular, opportunities to display moving image information are increasing. In the case where an EL light emitting device is used for the display portion, a moving image can be displayed without delay because the response speed of the EL light emitting device is extremely high.
【０１７９】また、ＥＬ発光装置は発光している部分が
電力を消費するため、発光部分が極力少なくなるように
情報を表示することが望ましい。従って、携帯情報端
末、特に携帯電話やカーオーディオのような文字情報を
主とする表示部にＥＬ発光装置を用いる場合には、非発
光部分を背景として文字情報を発光部分で形成するよう
に駆動することが望ましい。In the EL light emitting device, since the light emitting portion consumes power, it is desirable to display information so that the light emitting portion is reduced as much as possible. Therefore, when the EL light emitting device is used for a portable information terminal, particularly a display portion mainly for text information such as a mobile phone or car audio, the character information is driven by the light emitting portion with the non-light emitting portion as a background. It is desirable to do.
【０１８０】ここで図２１（Ａ）は携帯電話であり、キ
ー操作を行う部位（操作部）２６０１、情報表示を行う
部位（情報表示部）２６０２であり、操作部２６０１お
よび情報表示部２６０２は連結部２６０３で連結してい
る。また、操作部２６０１には音声入力部２６０４、操
作キー２６０５が設けられ、情報表示部２６０２には音
声出力部２６０６、表示部２６０７が設けられている。Here, FIG. 21A shows a cellular phone, which is a part (operation part) 2601 for performing key operation and a part (information display part) 2602 for displaying information. The operation part 2601 and the information display part 2602 They are connected by a connecting portion 2603. The operation unit 2601 is provided with a voice input unit 2604 and operation keys 2605, and the information display unit 2602 is provided with a voice output unit 2606 and a display unit 2607.
【０１８１】本発明の発光装置もしくは液晶表示装置は
表示部２６０７に用いることができる。なお、表示部２
６０７にＥＬ発光装置を用いる場合、黒色の背景に白色
の文字を表示することで携帯電話の消費電力を抑えるこ
とができる。[0181] The light emitting device or the liquid crystal display device of the present invention can be used for the display portion 2607. The display unit 2
In the case where an EL light emitting device is used for 607, power consumption of the mobile phone can be suppressed by displaying white characters on a black background.
【０１８２】図２１（Ａ）に示した携帯電話の場合、表
示部２６０４に用いたＥＬ発光装置にＮＭＯＳ回路でセ
ンサ（ＮＭＯＳセンサ）を内蔵させ、指紋もしくは手相
を読みとることで使用者を認証する認証システム用端末
として用いることもできる。また、外部の明るさ（照
度）を読みとり、設定されたコントラストで情報表示が
可能となるように発光させることもできる。In the case of the mobile phone shown in FIG. 21A, a sensor (NMOS sensor) is incorporated in the EL light emitting device used for the display portion 2604 by an NMOS circuit, and the user is authenticated by reading a fingerprint or palm. It can also be used as an authentication system terminal. In addition, external brightness (illuminance) can be read and light can be emitted so that information can be displayed with the set contrast.
【０１８３】さらに、操作スイッチ２６０５を使用して
いる時に輝度を下げ、操作スイッチの使用が終わったら
輝度を上げることで低消費電力化することができる。ま
た、着信した時に表示部２６０４の輝度を上げ、通話中
は輝度を下げることによっても低消費電力化することが
できる。また、継続的に使用している場合に、リセット
しない限り時間制御で表示がオフになるような機能を持
たせることで低消費電力化を図ることもできる。なお、
これらはマニュアル制御であっても良い。Further, the power consumption can be reduced by lowering the luminance when the operation switch 2605 is used and increasing the luminance when the operation switch is used. Further, power consumption can be reduced by increasing the luminance of the display portion 2604 when an incoming call is received and decreasing the luminance during a call. In addition, when the device is continuously used, the power can be reduced by providing a function of turning off the display by time control unless resetting is performed. In addition,
These may be manually controlled.
【０１８４】また、図２１（Ｂ）はオーディオであり、
筐体２７０１、表示部２７０２、操作スイッチ２７０
３、２７０４を含む。本発明の発光装置もしくは液晶表
示装置は表示部２７０２に用いることができる。また、
本実施例では車載用オーディオ（カーオーディオ）を示
すが、据え置き型のオーディオ（オーディオコンポーネ
ント）に用いても良い。なお、表示部２７０４にＥＬ発
光装置を用いる場合、黒色の背景に白色の文字を表示す
ることで消費電力を抑えられる。FIG. 21B shows audio,
Housing 2701, display portion 2702, operation switch 270
3, 2704. The light emitting device or the liquid crystal display device of the present invention can be used for the display portion 2702. Also,
In this embodiment, the in-vehicle audio (car audio) is shown, but it may be used for a stationary audio (audio component). Note that when an EL light-emitting device is used for the display portion 2704, power consumption can be reduced by displaying white characters on a black background.
【０１８５】さらに、以上に示した電気器具は、表示部
に用いた発光装置もしくは液晶表示装置に光センサを内
蔵させ、使用環境の明るさを検知する手段を設けること
もできる。表示部にＥＬ発光装置を用いる場合、使用環
境の明るさに応じて発光輝度を変調させるような機能を
持たせることもできる。[0185] Further, in the electric appliance described above, a light emitting device or a liquid crystal display device used for the display portion may be provided with a built-in optical sensor to provide a means for detecting the brightness of the use environment. In the case where an EL light emitting device is used for the display portion, a function of modulating the light emission luminance in accordance with the brightness of the use environment can be provided.
【０１８６】具体的には表示部に用いたＥＬ発光装置に
ＮＭＯＳ回路で形成したイメージセンサ（面状、線状も
しくは点状のセンサ）を設けたり、本体もしくは筐体に
ＣＣＤ（Charge Coupled Device）を設けることで実施
できる。使用者は使用環境の明るさに比べてコントラス
ト比で１００〜１５０の明るさを確保できれば問題なく
画像もしくは文字情報を認識できる。即ち、使用環境が
明るい場合は画像の輝度を上げて見やすくし、使用環境
が暗い場合は画像の輝度を抑えて消費電力を抑えるとい
ったことが可能である。Specifically, an image sensor (a planar, linear or dot sensor) formed by an NMOS circuit is provided in the EL light emitting device used for the display unit, or a CCD (Charge Coupled Device) is mounted on the main body or the housing. Can be implemented. The user can recognize the image or the character information without any problem if the brightness of the contrast ratio of 100 to 150 can be secured as compared with the brightness of the use environment. That is, when the usage environment is bright, the brightness of the image can be increased to make it easier to see, and when the usage environment is dark, the brightness of the image can be suppressed to reduce power consumption.
【０１８７】以上の様に、本発明の適用範囲は極めて広
く、あらゆる分野の電気器具に用いることが可能であ
る。また、本実施例の電気器具は実施例１〜５のいずれ
の構成を含む発光装置もしくは液晶表示装置を用いても
良い。As described above, the applicable range of the present invention is extremely wide, and the present invention can be used for electric appliances in various fields. Further, the electric appliance of the present embodiment may use a light emitting device or a liquid crystal display device including any of the configurations of Embodiments 1 to 5.
【０１８８】[0188]
【発明の効果】本発明を実施することにより、高い歩留
まりで且つ低いコストで光取り出し効率の高い発光装置
を製造することができ、画質が明るく安価な発光装置を
提供することができる。また、画質が明るく安価な発光
装置を表示部に用いることで画質が明るい表示部を有す
る安価な電気器具を提供することが可能となる。According to the present invention, a light emitting device with high light extraction efficiency can be manufactured at a high yield and at low cost, and a light emitting device with bright image quality and low cost can be provided. In addition, by using a light-emitting device with high image quality and low cost for the display portion, an inexpensive electric appliance having a display portion with high image quality can be provided.
【図１】 発光装置の断面構造を示す図。FIG. 1 illustrates a cross-sectional structure of a light-emitting device.
【図２】 発光装置の画素部の回路構成を示す図。FIG. 2 illustrates a circuit configuration of a pixel portion of a light-emitting device.
【図３】 ＮＭＯＳ回路の構成を示す図。FIG. 3 illustrates a structure of an NMOS circuit.
【図４】 シフトレジスタの構成を示す図。FIG. 4 illustrates a structure of a shift register.
【図５】 ＥＬ発光装置の製造工程を示す図。FIG. 5 is a diagram showing a manufacturing process of the EL light-emitting device.
【図６】 ＥＬ発光装置の製造工程を示す図。FIG. 6 is a diagram showing a manufacturing process of the EL light-emitting device.
【図７】 ＥＬ発光装置の製造工程を示す図。FIG. 7 is a diagram showing a manufacturing process of the EL light-emitting device.
【図８】 ＥＬ発光装置の回路ブロック構成を示す
図。FIG. 8 is a diagram illustrating a circuit block configuration of an EL light-emitting device.
【図９】 ＥＬ発光装置の断面構造を示す図。FIG. 9 illustrates a cross-sectional structure of an EL light-emitting device.
【図１０】 ＥＬ発光装置の断面構造を示す図。FIG. 10 illustrates a cross-sectional structure of an EL light-emitting device.
【図１１】 ＥＬ発光装置の製造工程を示す図。FIG. 11 is a view showing a manufacturing process of an EL light-emitting device.
【図１２】 ゲート側駆動回路の構成を示す図。FIG. 12 illustrates a structure of a gate-side drive circuit.
【図１３】 デコーダ入力信号のタイミングチャートを
示す図。FIG. 13 is a diagram showing a timing chart of a decoder input signal.
【図１４】 ソース側駆動回路の構成を示す図。FIG. 14 illustrates a configuration of a source side driver circuit.
【図１５】 ゲート側駆動回路の構成を示す図。FIG. 15 illustrates a configuration of a gate-side drive circuit.
【図１６】 ソース側駆動回路の構成を示す図。FIG. 16 is a diagram illustrating a configuration of a source side driver circuit.
【図１７】 画素部の構成を示す図。FIG. 17 illustrates a structure of a pixel portion.
【図１８】 従来のＥＬ発光装置の断面構造を示す図。FIG. 18 illustrates a cross-sectional structure of a conventional EL light-emitting device.
【図１９】 画素のＴＦＴの配置例を示す図。FIG. 19 is a diagram showing an example of the arrangement of TFTs of pixels.
【図２０】 電気器具の具体例を示す図。FIG. 20 illustrates a specific example of an electric appliance.
【図２１】 電気器具の具体例を示す図。FIG. 21 illustrates a specific example of an electric appliance.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０５Ｂ 33/14 Ｈ０５Ｂ 33/14 Ａ 33/22 33/22 Ｚ Ｆターム(参考） 3K007 AB11 AB18 BA06 BB01 BB05 CA05 CB01 DA01 DB03 EB00 GA04 5C094 AA10 AA31 AA43 AA44 BA03 BA27 CA19 DA09 DA13 DB01 DB04 EA04 EA05 EA10 EB02 FA01 FA02 FB01 FB02 FB12 FB14 FB15 GB10 HA10──────────────────────────────────────────────────の Continued on the front page (51) Int.Cl.7 Identification symbol FI Theme coat ゛ (Reference) H05B 33/14 H05B 33/14 A 33/22 33/22 Z F term (Reference) 3K007 AB11 AB18 BA06 BB01 BB05 CA05 CB01 DA01 DB03 EB00 GA04 5C094 AA10 AA31 AA43 AA44 BA03 BA27 CA19 DA09 DA13 DB01 DB04 EA04 EA05 EA10 EB02 FA01 FA02 FB01 FB02 FB12 FB14 FB15 GB10 HA10
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