【０００１】[0001]
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、ＬＤＤ（Lightly Doped Drain）構造
のＭＩＳＦＥＴ（Metal Insulator Semiconductor Fiel
d Effect Transistor）を有する半導体集積回路装置に
適用して有効な技術に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device, and more particularly to a MISFET (Metal Insulator Semiconductor Device) having an LDD (Lightly Doped Drain) structure.
d Effect Transistor) and a technology effective when applied to a semiconductor integrated circuit device.
【０００２】[0002]
【従来の技術】ＭＩＳＦＥＴを高耐圧化するために用い
られる構造の一つとして、ソース、ドレインの一部を構
成する低濃度半導体領域が、チャネル方向に向かって、
ソース、ドレインの他の一部を構成する高濃度半導体領
域よりも広がったＬＤＤ構造がある。2. Description of the Related Art As one of the structures used to increase the breakdown voltage of a MISFET, a low-concentration semiconductor region forming a part of a source and a drain is formed in a channel direction.
There is an LDD structure that is wider than a high-concentration semiconductor region forming another part of the source and the drain.
【０００３】ソース、ドレインの一部を構成する低濃度
半導体領域が、高耐圧化およびホットキャリアの発生制
御に大きな効果をもっており、また、ゲート電極の側壁
に形成したＳｉＯ2またはＳｉ3Ｎ4で構成されるサイド
ウォールスペーサによって、ソース−ドレイン方向にお
ける低濃度半導体領域と高濃度半導体領域との拡散深さ
の差が厳密に制御できることから、ＬＤＤ構造は１μｍ
以下の加工技術を用いた集積度の高い半導体集積回路に
おいて用いられている。[0003] source, the low concentration semiconductor region which forms a part of the drain, has a great effect on the generation control of the high breakdown voltage and hot carriers, also of SiO2 or Si3 N4 formed on the side wall of the gate electrode Since the difference in the diffusion depth between the low-concentration semiconductor region and the high-concentration semiconductor region in the source-drain direction can be strictly controlled by the configured sidewall spacer, the LDD structure has a thickness of 1 μm.
It is used in highly integrated semiconductor integrated circuits using the following processing techniques.
【０００４】なお、例えばオーム社発行「半導体デバイ
スの基礎」平成３年３月１日発行、岸野正剛著、Ｐ２０
９の図６．２２（ｂ）にＬＤＤ構造のＭＩＳＦＥＴの断
面図が記載されている。[0004] For example, "Basics of Semiconductor Devices" published by Ohmsha, published March 1, 1991, Masatake Kishino, p.
FIG. 6.22 (b) of FIG. 9 shows a cross-sectional view of the MISFET having the LDD structure.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、半導体
集積回路装置の高速化に伴い、ＭＩＳＦＥＴのゲート電
極とソース、ドレイン間に生ずる寄生容量の影響による
信号遅延の問題が顕在化することが、本発明者によって
明らかとなった。However, with the speeding up of the semiconductor integrated circuit device, the problem of signal delay due to the influence of the parasitic capacitance generated between the gate electrode and the source and drain of the MISFET becomes apparent. Clarified.
【０００６】本発明の目的は、ＭＩＳＦＥＴのゲート電
極とソース、ドレインとの間に生ずる寄生容量に起因し
た信号遅延を回避することのできる技術を提供すること
にある。An object of the present invention is to provide a technique capable of avoiding a signal delay caused by a parasitic capacitance generated between a gate electrode of a MISFET and a source and a drain.
【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。[0007] The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
【０００８】[0008]
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置は、ゲート電極の側
壁にＳｉＯＦ膜によって構成されるサイドウォールスペ
ーサが形成されたＭＩＳＦＥＴを有するものである。 （２）本発明の半導体集積回路装置は、ゲート電極の側
壁にＳｉ3Ｎ4膜を介在してＳｉＯＦ膜によって構成され
るサイドウォールスペーサが形成されたＭＩＳＦＥＴを
有するものである。 （３）本発明の半導体集積回路装置は、ゲート電極を覆
ってＳｉＯＦ膜で構成される層間絶縁膜が形成されたＭ
ＩＳＦＥＴを有するものである。SUMMARY OF THE INVENTION Among the inventions disclosed in the present application, the outline of a representative one will be briefly described.
It is as follows. That is, (1) The semiconductor integrated circuit device of the present invention has the MISFET in which the side wall spacer composed of the SiOF film is formed on the side wall of the gate electrode. (2) The semiconductor integrated circuit device of the present invention has a MISFET in which a sidewall spacer composed of a SiOF film is formed on a side wall of a gate electrode with a Si3 N4 film interposed therebetween. (3) The semiconductor integrated circuit device according to the present invention is a semiconductor integrated circuit device in which an interlayer insulating film composed of a SiOF film is formed to cover the gate electrode.
It has an ISFET.
【０００９】上記した手段によれば、ＭＩＳＦＥＴのゲ
ート電極の側壁に形成されるサイドウォールスペーサま
たはゲート電極を覆う層間絶縁膜を、ＳｉＯ2膜または
Ｓｉ3Ｎ4膜よりも比誘電率が低いＳｉＯＦ膜で構成する
ことにより、ＭＩＳＦＥＴのゲート電極とソース、ドレ
イン間に生ずる寄生容量を低減することができる。According to the above means, the side wall spacer formed on the side wall of the gate electrode of the MISFET or the interlayer insulating film covering the gate electrode is made of SiOF having a lower relative dielectric constant than the SiO2 film or the Si3 N4 film. By using a film, the parasitic capacitance generated between the gate electrode and the source and drain of the MISFET can be reduced.
【００１０】[0010]
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。Embodiments of the present invention will be described below in detail with reference to the drawings.
【００１１】なお、実施の形態を説明するための全図に
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。In all the drawings for describing the embodiments, those having the same functions are denoted by the same reference numerals, and their repeated description will be omitted.
【００１２】（実施の形態１）図１は、本発明の実施の
形態１であるｎチャネル型ＭＩＳＦＥＴＱ1を示す半導
体基板の要部断面図を示す。[0012] Figure 1 (Embodiment 1) shows a fragmentary cross-sectional view of a semiconductor substrate showing an n-channel type MISFET Q1 of the first embodiment of the present invention.
【００１３】ｎチャネル型ＭＩＳＦＥＴＱ1は、ｐ型の
半導体基板１に形成された素子分離領域２に囲まれた活
性領域に形成され、この半導体基板１の表面には、相対
的に不純物濃度が低い一対のｎ型の低濃度半導体領域３
および相対的に不純物濃度が高い一対のｎ型の高濃度半
導体領域４によってソース、ドレインは構成されてい
る。ソース、ドレインはいわゆるＬＤＤ構造を形成して
いる。The n-channel MISFET Q1 is formed in an active region surrounded by an element isolation region 2 formed in a p-type semiconductor substrate 1, and has a relatively low impurity concentration on the surface of the semiconductor substrate 1. A pair of n-type low concentration semiconductor regions 3
The source and the drain are constituted by a pair of n-type high-concentration semiconductor regions 4 having a relatively high impurity concentration. The source and the drain form a so-called LDD structure.
【００１４】一対の低濃度半導体領域３の間の半導体基
板１の表面には、図示はしないが、しきい値電圧制御層
が形成されている。このしきい値電圧制御層の上には酸
化シリコン膜でゲート絶縁膜５が構成され、さらに、そ
の上にはｎ型の多結晶シリコン膜でゲート電極６が構成
されている。なお、ゲート電極６は、多結晶シリコン膜
およびシリサイド膜が下層から順に堆積された積層膜、
または多結晶シリコン膜および金属膜が下層から順に堆
積された積層膜で構成してもよい。Although not shown, a threshold voltage control layer is formed on the surface of the semiconductor substrate 1 between the pair of low-concentration semiconductor regions 3. A gate insulating film 5 is formed of a silicon oxide film on the threshold voltage control layer, and a gate electrode 6 is formed thereon of an n-type polycrystalline silicon film. Note that the gate electrode 6 is a laminated film in which a polycrystalline silicon film and a silicide film are sequentially deposited from the bottom,
Alternatively, it may be composed of a laminated film in which a polycrystalline silicon film and a metal film are sequentially deposited from the lower layer.
【００１５】このゲート電極６の側壁にはサイドウォー
ルスペーサ７が形成されており、このサイドウォールス
ペーサ７は、フッ素（Ｆ）が添加された比誘電率が３.
２〜３.８程度のＳｉＯ2膜（ＳｉＯＦ膜）によって構成
される。ゲート電極６とソース、ドレインとの間の寄生
容量はサイドウォールスペーサ７を構成する絶縁膜の比
誘電率に比例するが、ＳｉＯ2膜（ε〜４.０）またはＳ
ｉ3Ｎ4膜（ε〜７.０）と比して比誘電率が低いＳｉＯ
Ｆ膜でサイドウォールスペーサ７を構成することによっ
て、ゲート電極６とソース、ドレインとの間の寄生容量
を低減することができる。A side wall spacer 7 is formed on the side wall of the gate electrode 6, and the side wall spacer 7 has a relative dielectric constant to which fluorine (F) is added to 3.
It is composed of about2 to 3.8 SiO2 films (SiOF films). The parasitic capacitance between the gate electrode 6 and the source and drain is proportional to the relative dielectric constant of the insulating film forming the sidewall spacer 7, but is not limited to the SiO2 film (ε to 4.0) or S
SiO having a lower relative dielectric constant than i3 N4 film (ε-7.0)
By forming the sidewall spacers 7 from the F film, the parasitic capacitance between the gate electrode 6 and the source and drain can be reduced.
【００１６】さらに、ゲート電極６の上層には層間絶縁
膜８が形成されている。この層間絶縁膜８には、一対の
高濃度半導体領域４に達するコンタクトホール９が開孔
している。なお、図示はしないが、上記層間絶縁膜８に
は、ゲート電極６に達するコンタクトホールが開孔して
いる。上記コンタクトホール９に埋め込まれたプラグ１
０を介して、配線層１１が一対の高濃度半導体領域４に
接続されている。Further, an interlayer insulating film 8 is formed on the gate electrode 6. A contact hole 9 reaching the pair of high-concentration semiconductor regions 4 is formed in the interlayer insulating film 8. Although not shown, a contact hole reaching the gate electrode 6 is formed in the interlayer insulating film 8. Plug 1 embedded in contact hole 9
0, the wiring layer 11 is connected to the pair of high-concentration semiconductor regions 4.
【００１７】次に、本実地の形態１のｎチャネルＭＩＳ
ＦＥＴＱ1の製造方法を図２〜図４を用いて説明する。Next, the n-channel MIS according to the first embodiment of the present invention
It will be described with reference to FIGS manufacturing method of FETs Q1.
【００１８】まず、図２に示すように、例えばｐ型の単
結晶シリコンからなる半導体基板１を用意する。次に、
半導体基板１に素子分離溝２ａを形成し、この素子分離
溝２ａに絶縁膜２ｂを埋め込むことによって素子分離領
域２を形成する。First, as shown in FIG. 2, a semiconductor substrate 1 made of, for example, p-type single crystal silicon is prepared. next,
An element isolation groove 2a is formed in a semiconductor substrate 1, and an element isolation region 2 is formed by embedding an insulating film 2b in the element isolation groove 2a.
【００１９】次に、図３に示すように、半導体基板１に
熱酸化処理を施して、半導体基板１の表面にゲート絶縁
膜５を形成し、次いで半導体基板１上に化学的気相成長
（Chemical Vapor Deposition；ＣＶＤ）法でリン
（Ｐ）を添加した多結晶シリコン膜（図示せず）を堆積
する。その後、この多結晶シリコン膜をレジストパター
ンをマスクとしてエッチングし、多結晶シリコン膜から
構成されるゲート電極６を形成する。Next, as shown in FIG. 3, the semiconductor substrate 1 is subjected to a thermal oxidation treatment to form a gate insulating film 5 on the surface of the semiconductor substrate 1, and then a chemical vapor deposition (CVD) is performed on the semiconductor substrate 1. A polycrystalline silicon film (not shown) to which phosphorus (P) is added is deposited by a Chemical Vapor Deposition (CVD) method. Thereafter, the polycrystalline silicon film is etched using the resist pattern as a mask to form a gate electrode 6 composed of the polycrystalline silicon film.
【００２０】次いで、ゲート電極６をマスクとして半導
体基板１にｎ型不純物、例えば砒素（Ａｓ）をイオン打
ち込みで注入して、ソース、ドレインの一部を構成する
一対の低濃度半導体領域３を形成する。Next, an n-type impurity, for example, arsenic (As) is implanted into the semiconductor substrate 1 by ion implantation using the gate electrode 6 as a mask to form a pair of low-concentration semiconductor regions 3 forming a part of a source and a drain. I do.
【００２１】次に、図４に示すように、半導体基板１上
にＳｉＯＦ膜（図示せず）を、例えばプラズマＣＶＤ法
で堆積した後、このＳｉＯＦ膜をＲＩＥ（Reactive Ion
Etching）法で異方性エッチングして、ゲート電極６の
側壁にＳｉＯＦ膜で構成されるサイドウォールスペーサ
７を形成する。Next, as shown in FIG. 4, after depositing an SiOF film (not shown) on the semiconductor substrate 1 by, for example, a plasma CVD method, this SiOF film is subjected to RIE (Reactive Ion).
An anisotropic etching is performed by an etching method to form a sidewall spacer 7 made of a SiOF film on a side wall of the gate electrode 6.
【００２２】この後、ゲート電極６およびサイドウォー
ルスペーサ７をマスクとして半導体基板１にｎ型不純
物、例えばリンまたは砒素をイオン打ち込みで注入し、
ソース、ドレインの他の一部を構成する一対の高濃度半
導体領域４を形成する。Thereafter, an n-type impurity, for example, phosphorus or arsenic is implanted into the semiconductor substrate 1 by ion implantation using the gate electrode 6 and the sidewall spacer 7 as a mask.
A pair of high-concentration semiconductor regions 4 forming another part of the source and the drain are formed.
【００２３】次に、半導体基板１上に層間絶縁膜８を堆
積し、この層間絶縁膜８をレジストパターンをマスクと
してエッチングし、コンタクトホール９を開孔する。次
いで、層間絶縁膜８の上層に金属膜を堆積し、例えば化
学的機械研磨（Chemical Mechanical Polishing；ＣＭ
Ｐ）法で金属膜の表面を平坦化することによってコンタ
クトホール９の内部に金属膜を埋め込みプラグ１０を形
成した後、層間絶縁膜８の上層に堆積した金属膜をエッ
チングして配線層１１を形成する。これにより、前記図
１に示したｎチャネル型ＭＩＳＦＥＴＱ1がほぼ完成す
る。Next, an interlayer insulating film 8 is deposited on the semiconductor substrate 1, and this interlayer insulating film 8 is etched using a resist pattern as a mask to form a contact hole 9. Next, a metal film is deposited on the interlayer insulating film 8 and, for example, a chemical mechanical polishing (CM) is performed.
After the metal film is buried in the contact hole 9 by flattening the surface of the metal film by the P) method to form a plug 10, the metal film deposited on the interlayer insulating film 8 is etched to form the wiring layer 11. Form. Thus, the n-channel MISFET Q1 shown in FIG.1 is almost completed.
【００２４】このように、本実施の形態１によれば、Ｌ
ＤＤ構造のｎチャネル型ＭＩＳＦＥＴＱ1のゲート電極
６の側壁に形成されるサイドウォールスペーサ７を比誘
電率が３.２〜３.８程度のＳｉＯＦ膜で構成することに
より、ｎチャネル型ＭＩＳＦＥＴＱ1のゲート電極６と
ソース、ドレイン間に生ずる寄生容量を低減することが
できる。As described above, according to the first embodiment, L
By the side wall spacers 7 are formed on the side walls of the gate electrode 6 of the n-channel type MISFET Q1 of the DD structure dielectric constant composed of SiOF film of about 3.2 to 3.8, the n-channel type MISFET Q1 The parasitic capacitance generated between the gate electrode 6 and the source and drain can be reduced.
【００２５】（実施の形態２）図５は、本発明の他の実
施の形態であるｎチャネル型ＭＩＳＦＥＴＱ2を示す半
導体基板の要部断面図である。[0025] (Embodiment 2) FIG. 5 is a fragmentary cross-sectional view of a semiconductor substrate showing an n-channel type MISFET Q2 which is another embodiment of the present invention.
【００２６】本実施の形態２のｎチャネル型ＭＩＳＦＥ
ＴＱ2は、前記実施の形態１に記載のｎチャネル型ＭＩ
ＳＦＥＴＱ1とほぼ同様であるが、ゲート電極６の側壁
に形成されたサイドウォールスペーサ７が主としてＳｉ
ＯＦ膜７ａで構成され、このＳｉＯＦ膜７ａの下層に相
対的に薄いＳｉ3Ｎ4膜７ｂが形成されている。The n-channel MISFE of the second embodiment
TQ2 is the n-channel type MI described in the first embodiment.
It is substantially the same as SFETQ1, but sidewall spacers 7 formed on the side wall of the gate electrode 6 mainly Si
A relatively thin Si3 N4 film 7b is formed below the SiOF film 7a.
【００２７】ＳｉＯＦ膜７ａは吸湿性の高い絶縁膜であ
り、ＳｉＯＦ膜７ａから半導体基板１への水素の拡散に
よるデバイス特性の変動が懸念されるため、ＳｉＯＦ膜
７ａの下層にＳｉ3Ｎ4膜７ｂを設けて、半導体基板１へ
の水素拡散を防止する。The SiOF film 7a is an insulating film having a high hygroscopic property, and there is a concern that device characteristics may be changed due to diffusion of hydrogen from the SiOF film 7a to the semiconductor substrate 1. Therefore, a Si3 N4 film is formed under the SiOF film 7a. 7b is provided to prevent diffusion of hydrogen into the semiconductor substrate 1.
【００２８】次に、本実施の形態２のｎチャネルＭＩＳ
ＦＥＴＱ2の製造方法を簡単に説明する。Next, the n-channel MIS of the second embodiment
Briefly a method of manufacturing the FETs Q2.
【００２９】まず、前記実施の形態１において前記図２
および前記図３を用いて説明した製造方法と同様に、半
導体基板１にゲート絶縁膜５、ゲート電極６およびソー
ス、ドレインの一部を構成する一対の低濃度半導体領域
３を順次形成する。First, in the first embodiment, FIG.
In the same manner as in the manufacturing method described with reference to FIG. 3, a gate insulating film 5, a gate electrode 6, and a pair of low-concentration semiconductor regions 3 constituting a part of a source and a drain are sequentially formed on a semiconductor substrate 1.
【００３０】次に、半導体基板１上にＳｉ3Ｎ4膜７ｂ
を、例えばＣＶＤ法で堆積し、続いてＳｉＯＦ膜７ａ
を、例えばプラズマＣＶＤ法で堆積した後、ＳｉＯＦ膜
７ａおよびＳｉ3Ｎ4膜７ｂをＲＩＥ法で順次異方性エッ
チングして、ゲート電極６の側壁にＳｉＯＦ膜７ａおよ
びＳｉ3Ｎ4膜７ｂで構成されるサイドウォールスペーサ
７を形成する。Next, an Si3 N4 film 7 b is formed on the semiconductor substrate 1.
Is deposited, for example, by the CVD method, and then the SiOF film 7a
Is deposited by, for example, a plasma CVD method, and then the SiOF film 7a and the Si3 N4 film 7b are sequentially anisotropically etched by the RIE method, so that the SiOF film 7a and the Si3 N4 film 7b are formed on the side walls of the gate electrode 6. The formed sidewall spacer 7 is formed.
【００３１】次に、半導体基板１にソース、ドレインの
他の一部を構成する一対の高濃度半導体領域４を形成し
た後、半導体基板１上に堆積した層間絶縁膜８にコンタ
クトホール９を開孔し、次いでこのコンタクトホール９
の内部にプラグ１０を埋め込み、さらに配線層１１を形
成する。これにより、前記図５に示したｎチャネル型Ｍ
ＩＳＦＥＴＱ2がほぼ完成する。Next, after forming a pair of high-concentration semiconductor regions 4 constituting another part of the source and the drain in the semiconductor substrate 1, a contact hole 9 is opened in the interlayer insulating film 8 deposited on the semiconductor substrate 1. And then contact hole 9
Plug 10 is buried in the inside, and a wiring layer 11 is further formed. Thereby, the n-channel type M shown in FIG.
ISFETQ2 is almost completed.
【００３２】このように、本実施の形態２によれば、Ｌ
ＤＤ構造のｎチャネル型ＭＩＳＦＥＴＱ2のゲート電極
６の側壁に形成されるサイドウォールスペーサ７をＳｉ
ＯＦ膜７ａで主に構成し、このＳｉＯＦ膜７ａの下層に
Ｓｉ３Ｎ４膜７ｂを形成することにより、ｎチャネル型
ＭＩＳＦＥＴＱ2のゲート電極６とソース、ドレイン間
に生ずる寄生容量を低減すると同時に、ＳｉＯＦ膜７ａ
から半導体基板１への水素拡散を防止してデバイス特性
の変動を抑えることができる。As described above, according to the second embodiment, L
The side wall spacer 7 formed on the side wall of the gate electrode 6 of the n-channel MISFET Q2 having the DD structure is formed of Si.
Mainly composed OF film 7a, at the same time by forming an Si3N4 film 7b in the lower layer of the SiOF film 7a, n-channel type gate electrode 6 and the source of MISFET Q2, when reducing the parasitic capacitance generated between the drain, SiOF film 7a
And prevents the diffusion of hydrogen from the semiconductor substrate 1 to the semiconductor substrate 1, thereby suppressing fluctuations in device characteristics.
【００３３】（実施の形態３）図６は、本発明の他の実
施の形態であるｎチャネル型ＭＩＳＦＥＴＱ3を示す半
導体基板の要部断面図である。[0033] (Embodiment 3) FIG. 6 is a fragmentary cross-sectional view of a semiconductor substrate showing an n-channel type MISFET Q3 in another embodiment of the present invention.
【００３４】ｎチャネル型ＭＩＳＦＥＴＱ3は、ｐ型の
半導体基板１に形成された素子分離領域２に囲まれた活
性領域に形成され、この半導体基板１の表面には、一対
のｎ型の半導体領域１２によってソース、ドレインは構
成されている。すなわち、ｎチャネル型ＭＩＳＦＥＴＱ
3のソース、ドレインは、シングルドレイン構造であ
る。The n-channel type MISFET Q3 is formed in an active region surrounded by an element isolation region 2 formed in a p-type semiconductor substrate 1, and a pair of n-type semiconductor regions is formed on the surface of the semiconductor substrate 1. 12, the source and the drain are formed. That is, the n-channel MISFET Q
The source and drain3 have a single drain structure.
【００３５】一対の半導体領域１２の間の半導体基板１
の表面に形成されたしきい値電圧制御層の上には酸化シ
リコン膜でゲート絶縁膜５が構成され、さらに、その上
には、例えばｎ型の多結晶シリコン膜でゲート電極６が
構成されている。Semiconductor substrate 1 between a pair of semiconductor regions 12
A gate insulating film 5 is formed of a silicon oxide film on the threshold voltage control layer formed on the surface of the semiconductor device, and a gate electrode 6 is formed thereon, for example, of an n-type polycrystalline silicon film. ing.
【００３６】ゲート電極６の上層には、ＳｉＯＦ膜によ
って構成された層間絶縁膜１３が形成されている。さら
に、この層間絶縁膜１３には、一対の半導体領域１２に
達するコンタクトホール９が開孔しており、上記コンタ
クトホール９に埋め込まれたプラグ１０を介して、配線
層１１が一対の半導体領域１２に接続されている。As an upper layer of the gate electrode 6, an interlayer insulating film 13 composed of a SiOF film is formed. Further, a contact hole 9 reaching the pair of semiconductor regions 12 is opened in the interlayer insulating film 13, and the wiring layer 11 is connected to the pair of semiconductor regions 12 through a plug 10 embedded in the contact hole 9. It is connected to the.
【００３７】次に、本実地の形態３のｎチャネルＭＩＳ
ＦＥＴＱ3の製造方法を簡単に説明する。Next, the n-channel MIS of the embodiment 3
Briefly a method of manufacturing the FETs Q3.
【００３８】まず、前記実施の形態１において前記図２
および前記図３を用いて説明した製造方法と同様に、半
導体基板１にゲート絶縁膜５、ゲート電極６およびソー
ス、ドレインを構成する一対の半導体領域１２を順次形
成する。First, in the first embodiment, FIG.
Similarly to the manufacturing method described with reference to FIG. 3, a gate insulating film 5, a gate electrode 6, and a pair of semiconductor regions 12 constituting a source and a drain are sequentially formed on the semiconductor substrate 1.
【００３９】次いで、ゲート電極６をマスクとして半導
体基板１にｎ型不純物、例えばリンまたは砒素をイオン
打ち込みで注入して、ソース、ドレインを構成する一対
の半導体領域１２を形成する。Next, using the gate electrode 6 as a mask, an n-type impurity, for example, phosphorus or arsenic is implanted into the semiconductor substrate 1 by ion implantation to form a pair of semiconductor regions 12 constituting a source and a drain.
【００４０】次に、半導体基板１上にＳｉＯＦ膜で構成
される層間絶縁膜１３を堆積した後、この層間絶縁膜１
３に一対の半導体領域１２に達するコンタクトホール９
を開孔し、次いでこのコンタクトホール９の内部にプラ
グ１０を埋め込み、さらに配線層１１を形成する。これ
により、前記図６に示したｎチャネル型ＭＩＳＦＥＴＱ
3がほぼ完成する。Next, after depositing an interlayer insulating film 13 composed of a SiOF film on the semiconductor substrate 1, this interlayer insulating film 1
3 shows a contact hole 9 reaching a pair of semiconductor regions 12.
Then, a plug 10 is buried in the contact hole 9 and a wiring layer 11 is formed. Thus, the n-channel MISFET Q shown in FIG.
3 is almost completed.
【００４１】このように、本実施の形態３によれば、シ
ングルドレイン構造のｎチャネル型ＭＩＳＦＥＴＱ3の
ゲート電極６上をＳｉＯＦ膜で構成された層間絶縁膜１
３で覆うことにより、ｎチャネル型ＭＩＳＦＥＴＱ3の
ゲート電極６とソース、ドレイン間に生ずる寄生容量を
低減することができる。As described above, according to the third embodiment, the interlayer insulating film 1 composed of the SiOF film is formed on the gate electrode 6 of the n-channel MISFET Q3 having the single drain structure.
By covering 3, it is possible to reduce the gate electrode 6 of the n-channel type MISFET Q3 and source, the parasitic capacitance generated between the drain.
【００４２】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。Although the invention made by the inventor has been specifically described based on the embodiments of the present invention, the present invention is not limited to the above embodiments, and various modifications may be made without departing from the gist of the invention. Needless to say, it can be changed.
【００４３】例えば、前記実施の形態では、ｎチャネル
型ＭＩＳＦＥＴに適用した場合について説明したが、ｐ
チャネル型ＭＩＳＦＥＴにも適用可能であり、同様な効
果が得られる。For example, in the above embodiment, the case where the present invention is applied to an n-channel MISFET has been described.
The present invention can be applied to a channel type MISFET, and a similar effect can be obtained.
【００４４】[0044]
【発明の効果】本願によって開示される発明のうち、代
表的なものによって効果を簡単に説明すれば、以下のと
おりである。The effects of the present invention disclosed by the present application will be briefly described below with reference to representative ones.
【００４５】本発明によれば、ＭＩＳＦＥＴのゲート電
極とソース、ドレイン間に生ずる寄生容量を低減できる
ので、上記寄生容量に起因した信号遅延を回避すること
が可能となる。According to the present invention, the parasitic capacitance generated between the gate electrode and the source and drain of the MISFET can be reduced, so that the signal delay caused by the parasitic capacitance can be avoided.
【図１】本発明の実施の形態１であるｎチャネル型ＭＩ
ＳＦＥＴを示す半導体基板の要部断面図である。FIG. 1 shows an n-channel type MI according to a first embodiment of the present invention.
FIG. 3 is a cross-sectional view of a main part of a semiconductor substrate showing an SFET.
【図２】本発明の実施の形態１であるｎチャネル型ＭＩ
ＳＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。FIG. 2 is an n-channel type MI according to the first embodiment of the present invention;
FIG. 4 is a cross-sectional view of a principal part of a semiconductor substrate, illustrating a method for manufacturing an SFET.
【図３】本発明の実施の形態１であるｎチャネル型ＭＩ
ＳＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。FIG. 3 is an n-channel MI according to the first embodiment of the present invention;
FIG. 4 is a cross-sectional view of a principal part of a semiconductor substrate, illustrating a method for manufacturing an SFET.
【図４】本発明の実施の形態１であるｎチャネル型ＭＩ
ＳＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。FIG. 4 is an n-channel MI according to the first embodiment of the present invention;
FIG. 4 is a cross-sectional view of a principal part of a semiconductor substrate, illustrating a method for manufacturing an SFET.
【図５】本発明の実施の形態２であるｎチャネル型ＭＩ
ＳＦＥＴを示す半導体基板の要部断面図である。FIG. 5 is an n-channel MI according to a second embodiment of the present invention;
FIG. 3 is a cross-sectional view of a main part of a semiconductor substrate showing an SFET.
【図６】本発明の実施の形態３であるｎチャネル型ＭＩ
ＳＦＥＴを示す半導体基板の要部断面図である。FIG. 6 shows an n-channel MI according to a third embodiment of the present invention.
FIG. 3 is a cross-sectional view of a main part of a semiconductor substrate showing an SFET.
１ 半導体基板 ２ 素子分離領域 ２ａ 素子分離溝 ２ｂ 絶縁膜 ３ 低濃度半導体領域 ４ 高濃度半導体領域 ５ ゲート絶縁膜 ６ ゲート電極 ７ サイドウォールスペーサ ７ａ ＳｉＯＦ膜 ７ｂ Ｓｉ3Ｎ4膜 ８ 層間絶縁膜 ９ コンタクトホール １０ プラグ １１ 配線層 １２ 半導体領域 １３ 層間絶縁膜DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 2 Element isolation region 2a Element isolation groove 2b Insulating film 3 Low concentration semiconductor region 4 High concentration semiconductor region 5 Gate insulating film 6 Gate electrode 7 Side wall spacer 7a SiOF film 7b Si3 N4 film 8 Interlayer insulating film 9 Contact Hole 10 plug 11 wiring layer 12 semiconductor region 13 interlayer insulating film
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| JP2000069780AJP2001257346A (en) | 2000-03-14 | 2000-03-14 | Semiconductor integrated circuit device |
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