【０００１】[0001]
【発明の属する技術分野】本発明は、表示装置及びその
製造方法に関わり、特にアレイ基板に形成された内蔵駆
動回路部への電源を供給する電源ラインやデ−タを供給
するデ−タライン等のバス配線と、前記駆動回路部との
接続構造に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a display device and a method of manufacturing the same, and more particularly, to a power supply line for supplying power to a built-in drive circuit section formed on an array substrate, a data line for supplying data, and the like. And the connection structure between the bus wiring and the drive circuit section.
【０００２】[0002]
【従来の技術】（第１の従来技術）従来、アモルファス
シリコントランジスタ（以下ａ−Ｓｉと記す）で形成さ
れているアクティブマトリクス型の液晶表示装置は、画
素の駆動としての性能はａ−Ｓｉで十分に満たされてい
るが、同一の基板上に同じプロセスで信号線の駆動回路
を構成することは性能上困難であり、単結晶Ｓｉによっ
て形成された外付けの駆動回路（ドライバー）を用いて
パネルを駆動している。2. Description of the Related Art (First Prior Art) Conventionally, an active matrix type liquid crystal display device formed of an amorphous silicon transistor (hereinafter referred to as a-Si) has a pixel driving performance of a-Si. Although it is sufficiently satisfied, it is difficult in terms of performance to configure a signal line driver circuit on the same substrate by the same process, and an external driver circuit (driver) formed of single-crystal Si is used. Driving panel.
【０００３】従って、ドライバーはＩＣチップをアレイ
基板に接続しなければならない。この接続方法としては
図３１に示すようにテープキャリヤフィルム３０１上に
ドライバー３０２を実装し、これを液晶パネルのアレイ
基板３０３に接続する方法（テープキャリヤパッケー
ジ：ＴＣＰ）がある。Therefore, the driver must connect the IC chip to the array substrate. As a connection method, there is a method of mounting a driver 302 on a tape carrier film 301 as shown in FIG. 31 and connecting the driver 302 to an array substrate 303 of a liquid crystal panel (tape carrier package: TCP).
【０００４】これに対して薄型、軽量を目的として上記
ドライバーを液晶パネルに直接実装する（チップオンガ
ラス：ＣＯＧ）方法が提案されている。この方法では前
述のテープキャリヤが不要となりコスト低減が図れると
共にドライバーの接続を含んだ液晶パネルトータルの接
続点数が１／３〜１／５に減るため、接続不良に対する
信頼性が向上する。この方式を図３２に示す。On the other hand, there has been proposed a method of mounting the driver directly on a liquid crystal panel (chip-on-glass: COG) for the purpose of reducing the thickness and weight. According to this method, the above-mentioned tape carrier is not required, so that the cost can be reduced and the total number of connection points of the liquid crystal panel including the connection of the driver is reduced to 1/3 to 1/5. This method is shown in FIG.
【０００５】しかしながら、ＣＯＧにおいても、ドライ
バＩＣチップの接続点数がＴＣＰより少ないものの、や
はり多くの端子を接続するための高精度な実装工程を必
要とし、大幅な信頼性の向上や製造コストの低減を図る
ことは困難である。[0005] However, even in the COG, although the number of connection points of the driver IC chip is smaller than that of the TCP, a high-precision mounting process for connecting many terminals is still required, and the reliability is greatly improved and the manufacturing cost is reduced. It is difficult to plan.
【０００６】一方、アモルファスシリコンＴＦＴに対し
てポリシリコンＴＦＴ（以下ｐ−Ｓｉ−ＴＦＴと記す）
をアクティブマトリックスのスイッチング素子として用
いた液晶表示装置の場合は、半導体層の移動度がａ−Ｓ
ｉの移動度に対して１ケタ〜２ケタ以上高いため（ＳＩ
Ｄ’９７ ｐ１７１）、画面内のアクティブマトリック
ス素子と信号駆動回路の一部あるいは全部をガラス基板
上に同時に形成、内蔵することができる。On the other hand, a polysilicon TFT (hereinafter referred to as a p-Si-TFT) is used for an amorphous silicon TFT.
Is used as an active matrix switching element, the mobility of the semiconductor layer is a-S
i is higher by one or more digits than the mobility of i (SI
D'97 p171), a part or all of the active matrix element and the signal drive circuit in the screen can be simultaneously formed and incorporated on the glass substrate.
【０００７】上記ドライバ回路は、具体的には例えば図
３３に示すようにｐチャンネルＴＦＴ３０４とｎチャン
ネルＴＦＴ３０５とからなる多数のＣＭＯＳ（Ｃｏｍｐ
ｌｉｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｓｉｄｅ Ｓｅ
ｍｉｃｏｎｄｕｃｔｏｒ）インバータ３０６などによっ
てシフトレジスタやラッチ等が形成されて構成されてい
る。またｐチャンネルＴＦＴ３０４…を接続する配線
や、電源配線、画像信号線等は、ガラス基板に形成され
た例えば膜厚が７０００Å程度のアルミニウム薄膜など
により構成されている。More specifically, the driver circuit is composed of a large number of CMOSs (Comps) including a p-channel TFT 304 and an n-channel TFT 305 as shown in FIG.
limitary Metal Oxside Se
A shift register, a latch and the like are formed by an inverter 306 and the like. The wirings connecting the p-channel TFTs 304, the power supply wirings, the image signal lines, and the like are made of, for example, an aluminum thin film having a thickness of about 7000 ° formed on a glass substrate.
【０００８】しかしながら、上記従来の液晶表示装置
は、ｐ−Ｓｉ−ＴＦＴの特性、および電源配線の配線抵
抗に起因して、各シフトレジスタ等に供給される電源電
圧の電圧降下が生じるため、電源配線の配線幅をかなり
広くしたり、電源電圧をかなり高く設定したりしなけれ
ば、ドライバ回路を適正に動作させることができないと
いう問題点を有していた。However, in the above-mentioned conventional liquid crystal display device, a voltage drop of the power supply voltage supplied to each shift register and the like occurs due to the characteristics of the p-Si-TFT and the wiring resistance of the power supply wiring. Unless the wiring width of the wiring is made considerably large or the power supply voltage is set at a considerably high level, the driver circuit cannot operate properly.
【０００９】すなわち、上記ｐ−Ｓｉ−ＴＦＴは、上記
のようにａ−Ｓｉ−ＴＦＴよりも高速な動作速度が得ら
れるものの、例えば Displays Volume 14 Number 2 199
3 pp.104-114 "Integrated driver circuits for activ
e matrix liquid crystal displays" （図３４）に示さ
れるように、ＩＣチップなどを構成する単結晶シリコン
を用いたトランジスタに比較して、ＯＦＦ時電流、およ
びサブスレッショルド領域で流れる電流が大きい。これ
は、ポリシリコン中でのグレインバウンダリ準位を介し
たキャリアのホッピング（Memorandum No.UCB/ERL M93/
82）、またはゲート絶縁層中に存在するイオンによる固
定電荷の影響（同）によるものと推測されている。この
ため、ＣＭＯＳインバータのスイッチングの際に、サブ
スレッショルド領域におけるドレイン電流の増加に伴っ
て、大きな貫通電流が流れる。That is, although the p-Si-TFT can obtain a higher operation speed than the a-Si-TFT as described above, for example, Displays Volume 14 Number 2 199
3 pp.104-114 "Integrated driver circuits for activ
As shown in "e matrix liquid crystal displays" (FIG. 34), the OFF-state current and the current flowing in the sub-threshold region are larger than those of a transistor using single crystal silicon constituting an IC chip or the like. Hopping of carriers via grain boundary levels in polysilicon (Memorandum No.UCB / ERL M93 /
82) or the effect of fixed charges due to ions present in the gate insulating layer (ibid). Therefore, during switching of the CMOS inverter, a large through current flows with an increase in the drain current in the sub-threshold region.
【００１０】より詳しくは、図３５、および以下に示す
ような動作によって貫通電流が流れる。More specifically, a through current flows by the operation shown in FIG. 35 and as described below.
【００１１】（１）入力電圧（ゲート電圧）Ｖinが０Ｖ
の場合には、ｐチャネルＴＦＴ３０４は導通状態、ｎチ
ャネルＴＦＴ３０５は非導通状態になり、出力電圧Ｖou
t はハイレベル（５Ｖ＝Ｖｄｄ）になる。この状態で
は、ｐチャネルＴＦＴ３０４のソースからｎチャネルＴ
ＦＴ３０５のドレインにかけての貫通電流（直流パス電
流）はほとんど流れない。(1) Input voltage (gate voltage) Vin is 0V
, The p-channel TFT 304 becomes conductive and the n-channel TFT 305 becomes non-conductive, and the output voltage Vou
t becomes a high level (5V = Vdd). In this state, from the source of the p-channel TFT 304 to the n-channel TFT
Almost no through current (DC path current) flows to the drain of the FT 305.
【００１２】（２）入力電圧Ｖinが上昇して、ｎチャネ
ルＴＦＴ３０５の閾値電圧Ｖth(n)（電圧Ａ）を越え、
電圧Ｂになるまでは、ｐチャネルＴＦＴ３０４は飽和動
作領域でほぼ導通状態が維持されるとともに、ｎチャネ
ルＴＦＴ３０５は非飽和動作領域で、入力電圧Ｖinに応
じたドレイン電流が流れ始めるため、貫通電流が徐々に
増大するとともに、出力電圧Ｖout が徐々に低下する。(2) The input voltage Vin rises and exceeds the threshold voltage Vth (n) (voltage A) of the n-channel TFT 305,
Until the voltage B is reached, the p-channel TFT 304 is substantially maintained in the saturation operation region, and the n-channel TFT 305 starts to flow in the non-saturation operation region in accordance with the input voltage Vin. As the voltage gradually increases, the output voltage Vout gradually decreases.
【００１３】（３）入力電圧Ｖinがさらに上昇して、電
圧Ｂから電圧Ｄになるまでの間は、ｐ，ｎチャネルＴＦ
Ｔ３０４，３０５が共に非飽和動作領域で入力電圧Ｖin
に応じたドレイン電流が流れるため、電圧Ｃのときに貫
通電流が最大になるとともに、出力電圧Ｖout が急激に
低下する。(3) The p and n channel TFs are used until the input voltage Vin further rises from the voltage B to the voltage D.
T304 and 305 are both in the non-saturated operation region and the input voltage Vin
, The through current is maximized at the voltage C, and the output voltage Vout sharply decreases.
【００１４】（４）入力電圧Ｖinが電圧Ｄを越えると、
ｐチャネルＴＦＴ３０４は、やはり非飽和動作領域で、
入力電圧Ｖinに応じたドレイン電流が流れるとともに、
ｎチャネルＴＦＴ５は飽和動作領域になってほぼ導通状
態になり、貫通電流が減少するとともに、出力電圧Ｖou
t が漸近的にローレベル（０Ｖ）に近づく。(4) When the input voltage Vin exceeds the voltage D,
The p-channel TFT 304 is also in the unsaturated operation region,
While the drain current according to the input voltage Vin flows,
The n-channel TFT 5 enters the saturation operation region and becomes substantially conductive, the through current decreases, and the output voltage Vou
t asymptotically approaches a low level (0 V).
【００１５】（５）入力電圧ＶinがｐチャネルＴＦＴ３
０４の閾値電圧Ｖth(p) （電圧Ｅ）を越えると、ｐチャ
ネルＴＦＴ３０４は非導通状態、ｎチャネルＴＦＴ３０
５は導通状態になり、出力電圧Ｖout はローレベル（０
Ｖ）になるとともに、貫通電流はほとんど流れなくな
る。(5) The input voltage Vin is p-channel TFT3
When the threshold voltage Vth (p) (voltage E) exceeds the threshold voltage Vth.
5 becomes conductive, and the output voltage Vout becomes low level (0
V), the through current hardly flows.
【００１６】上記のような貫通電流が流れることによっ
て、例えば電源配線の配線抵抗によって生じる電圧降下
量が１．５Ｖ以上になると、シフトレジスタやラッチの
駆動電圧のマージンが小さくなり、ドライバ回路を適正
に動作させることが困難になる。具体的には、例えば対
角寸法が２０ｃｍの液晶表示装置を構成するとすると、
電源配線には、１６０ｍＡ程度の電流が流れるため、電
圧降下量を１．５Ｖ以下に抑えるためには、電源配線の
配線抵抗を９Ω程度以下にする必要があり、電源配線の
シート抵抗が０．１Ωであれば、配線幅を１本あたり
３．４ｍｍ以上にしなければ、ドライバ回路を適正に動
作させることができない。If the voltage drop caused by the wiring resistance of the power supply wiring becomes 1.5 V or more due to the flow of the through current as described above, the margin of the driving voltage of the shift register or the latch becomes small, and the driver circuit can be properly adjusted. It becomes difficult to operate. Specifically, for example, when a liquid crystal display device having a diagonal dimension of 20 cm is configured,
Since a current of about 160 mA flows through the power supply wiring, the wiring resistance of the power supply wiring needs to be about 9 Ω or less in order to suppress the voltage drop amount to 1.5 V or less. If it is 1Ω, the driver circuit cannot be operated properly unless the wiring width is set to 3.4 mm or more per line.
【００１７】このような問題点は、表示画素数が多い液
晶表示装置や、カラー画像を表示する液晶表示装置の場
合には、設けられるシフトレジスタ等の段数が多く、電
源電圧の低下量が大きくなるために、一層顕著なものと
なる。また、画面サイズが大きいほど、電源配線が長く
なるために、やはり、電源電圧の低下量が大きくなる。
さらに、上記のような問題点は、アナログ画像信号が入
力される液晶表示装置でも、ディジタル画像信号が入力
される液晶表示装置でも生じるが、特に後者の場合に
は、シフトレジスタに加えて、ディジタル画像信号のビ
ット数に応じたラッチ回路やＤ／Ａコンバータを備えて
いるために貫通電流が大きくなり、さらに顕著なものと
なる。Such a problem is caused in the case of a liquid crystal display device having a large number of display pixels or a liquid crystal display device for displaying a color image, in which the number of stages provided with shift registers and the like is large, and the amount of decrease in the power supply voltage is large. To become more remarkable. Also, the larger the screen size, the longer the power supply wiring, so that the amount of reduction in the power supply voltage also increases.
Further, the above-described problem occurs in both the liquid crystal display device to which an analog image signal is input and the liquid crystal display device to which a digital image signal is input. In particular, in the latter case, in addition to the shift register, a digital signal is added. Since a latch circuit and a D / A converter are provided in accordance with the number of bits of the image signal, the through current increases and becomes more remarkable.
【００１８】また、例えば特公平４−３５５２に示され
るような、画像信号電圧を順次各画素電極に印加するい
わゆる点順次駆動の液晶表示装置や、SID 96 DIGEST p
p.21-24に示されるような、１水平期間分の画像信号を
一旦保持した後、水平ラインの各画素電極に同時に画像
信号電圧を印加する、いわゆる線順次駆動の液晶表示装
置においても、上記問題点は同様である。A so-called dot-sequential drive liquid crystal display device for sequentially applying an image signal voltage to each pixel electrode, as shown in Japanese Patent Publication No. 4-3552, and SID 96 DIGEST p.
As shown in p.21-24, after once holding the image signal for one horizontal period, simultaneously apply the image signal voltage to each pixel electrode of the horizontal line, so-called line-sequential drive liquid crystal display device, The above problems are similar.
【００１９】（第２の従来技術）現在、液晶表示装置は
ノートパソコンやカーナビゲーションなどに用いられ、
今後更に小型、軽量化が望まれている。これを実現する
ために、駆動回路を内蔵化できる多結晶シリコン薄膜ト
ランジスタを用いて外部回路との接続方式をより簡略化
することで、薄型、小型化を実現することが期待されて
いる。(Second Prior Art) At present, liquid crystal display devices are used in notebook computers, car navigation systems, and the like.
In the future, further reduction in size and weight is desired. In order to realize this, it is expected that thinning and miniaturization can be realized by further simplifying a connection method with an external circuit using a polycrystalline silicon thin film transistor which can incorporate a drive circuit.
【００２０】そこで以下では、従来のアモルファスシリ
コン薄膜トランジスタと、それを駆動するための駆動用
ＩＣとをフリップチップ方式で接続する場合、および従
来の多結晶シリコン薄膜トランジスタを用いた場合の外
部回路との接続のための取出し方式を図面を参照しなが
ら説明する。In the following, connection of a conventional amorphous silicon thin film transistor with a driving IC for driving the same by a flip chip method and connection with an external circuit in the case of using a conventional polycrystalline silicon thin film transistor will be described. Will be described with reference to the drawings.
【００２１】図３６及び図３７は、５型ワイドで約４０
万画素の液晶表示装置の概略形状を示すものである。図
３６は、従来のアモルファスシリコン薄膜トランジスタ
を用い、駆動用ＩＣを用いてフリップチップ方式で接続
した液晶表示装置の平面構成と、そのＡ−Ａ"断面を示
す図である。また、図３７は、駆動回路を多結晶シリコ
ン薄膜で作成した場合の平面構成と、そのＢ−Ｂ"断面
を示す図である。FIG. 36 and FIG.
1 shows a schematic shape of a liquid crystal display device having 10,000 pixels. FIG. 36 is a diagram showing a plane configuration of a liquid crystal display device connected by a flip-chip method using a driving IC using a conventional amorphous silicon thin film transistor, and its AA "cross section. FIG. It is a figure which shows the plane structure at the time of producing a drive circuit with a polycrystalline silicon thin film, and the BB "cross section.
【００２２】図３６および図３７において、同一名称に
ついては同一番号を付与している。４０１はアレイ基
板、４０２は対向基板、４０３はフレキシブル配線板、
４１１は駆動用ＩＣである。In FIGS. 36 and 37, the same numbers are given to the same names. 401 is an array substrate, 402 is a counter substrate, 403 is a flexible wiring board,
411 is a driving IC.
【００２３】図３６に示すように、ＩＣをフリップチッ
プ接続する方式では接続ピッチが現在の技術をこえる微
細ピッチとなるため信号側回路部は上下に分割して両側
から取出す構成となり、フレキシブル配線板を両側に設
けてこれらをプリント基板(図示せず)に接続して回路を
構成していた。As shown in FIG. 36, in the method of flip-chip connecting ICs, the connection pitch becomes a fine pitch exceeding the current technology, so that the signal side circuit portion is divided vertically and taken out from both sides, and the flexible wiring board is provided. Are provided on both sides, and these are connected to a printed circuit board (not shown) to form a circuit.
【００２４】さらに、図３７は駆動回路部を多結晶シリ
コン薄膜で形成したものである。従来のアモルファスシ
リコン薄膜トランジスタの場合とは異なり、片側ですべ
ての信号側回路部を形成できるためフレキシブル配線板
も一枚で良く、これをプリント基板と接続して回路を構
成していた。FIG. 37 shows a driving circuit formed of a polycrystalline silicon thin film. Unlike the case of the conventional amorphous silicon thin film transistor, all the signal side circuit portions can be formed on one side, so that only one flexible wiring board is required, and this is connected to a printed circuit board to form a circuit.
【００２５】上記したように、アモルファスシリコン薄
膜トランジスタと駆動用ＩＣをフリップチップ接続する
従来の方式では、高価なフレキシブル配線板が２枚も必
要であり、かつ両側のフレキシブル配線板をバックライ
ト側に配置したプリント基板で接続する構成となるため
液晶装置として厚くなるという課題も生じる。As described above, the conventional method in which the amorphous silicon thin film transistor and the driving IC are flip-chip connected requires two expensive flexible wiring boards, and the flexible wiring boards on both sides are arranged on the backlight side. Since the connection is made with a printed circuit board, there is also a problem that the liquid crystal device becomes thick.
【００２６】また、ポリシリコン薄膜トランジスタで駆
動回路を形成する場合には接続ピッチの制約がないため
フレキシブル配線板は片側のみで良く、その分低コスト
になるがフレキシブル配線板は比較的形状の大きなプリ
ント基板と接続する必要があるため、アモルファスシリ
コン薄膜トランジスタの場合と同様にバックライト側に
配置する構成となり、液晶装置として厚くなるという課
題は同様である。When a drive circuit is formed by polysilicon thin film transistors, there is no restriction on the connection pitch, so that only one side of the flexible wiring board is required, and the cost is reduced accordingly. Since it is necessary to connect to the substrate, it is arranged on the backlight side similarly to the case of the amorphous silicon thin film transistor, and the problem that the liquid crystal device becomes thick is the same.
【００２７】[0027]
【発明が解決しようとする課題】上記従来技術の課題を
要約すれば、駆動回路の適正な動作を確保するため、電
源供給用のバス配線及びその他の信号供給用のバス配線
を低抵抗で形成することが所望されていた。また、外部
回路との接続のためのフレキシブル配線基板を小型・薄
型化し、表示装置全体の小型・薄型化が所望されてい
た。SUMMARY OF THE INVENTION In summary of the problems of the prior art, a bus line for supplying power and a bus line for supplying other signals are formed with low resistance in order to ensure proper operation of the drive circuit. It was desired to do so. Further, it has been desired that the flexible wiring board for connection to an external circuit be reduced in size and thickness, and that the entire display device be reduced in size and thickness.
【００２８】本発明の目的は、低抵抗のバス配線を形成
することができるとともに、外部回路との接続のための
フレキシブル基板の小型化等により装置の薄型・小型化
を実現するようにした表示装置及びその製造方法を提供
することである。An object of the present invention is to provide a display capable of forming a low-resistance bus wiring and realizing a thin and compact device by reducing the size of a flexible substrate for connection to an external circuit. It is to provide an apparatus and a method for manufacturing the same.
【００２９】[0029]
【課題を解決するための手段】上記の目的を達成するた
め、第１の発明群は、アクティブマトリックス基板上に
バス配線を有する樹脂基板を実装することを特徴とする
ものである。また、第２の発明群は、アクティブマトリ
ックス基板上に印刷方式でバス配線を形成することを特
徴とするものである。また、第３の発明群は、アクティ
ブマトリックス基板内にバス配線を埋め込むことを特徴
とするものである。In order to achieve the above object, a first invention group is characterized in that a resin substrate having bus wiring is mounted on an active matrix substrate. A second invention group is characterized in that bus wiring is formed on an active matrix substrate by a printing method. Further, a third invention group is characterized in that bus wiring is embedded in an active matrix substrate.
【００３０】（１）第１の発明群の具体的な構成は、以
下の通りである。(1) The specific structure of the first invention group is as follows.
【００３１】第１の発明群は、多結晶シリコン薄膜トラ
ンジスタで構成される駆動回路部が形成されたアクティ
ブマトリックス基板と、対向基板との間に、液晶が充填
され、前記駆動回路部を構成する複数の回路素子にクロ
ックやデータ等の信号や電源を供給するための個別配線
網が前記アクティブマトリックス基板の周縁部側に引き
出された構造の表示装置において、前記アクティブマト
リックス基板の周縁部には、ビアホ−ルが形成された絶
縁体と、この絶縁体表面に形成されるバス配線とを有す
る多層バス配線形成部が設けられ、前記バス配線は前記
ビアホ−ルを介して前記個別配線網と接続しており、こ
のバス配線に備えられた外部接続端子により、外部回路
と接続可能に構成されていることを特徴とする。A first aspect of the present invention is a liquid crystal display device, wherein a liquid crystal is filled between an active matrix substrate on which a driving circuit portion composed of a polycrystalline silicon thin film transistor is formed, and an opposing substrate to form the driving circuit portion. In a display device having a structure in which an individual wiring network for supplying signals such as clocks and data and power to the circuit elements of the active matrix substrate is drawn to the periphery of the active matrix substrate, a via hole is provided on the periphery of the active matrix substrate. A multi-layer bus wiring forming part having an insulator on which a wiring is formed and a bus wiring formed on the surface of the insulator is provided, and the bus wiring is connected to the individual wiring network via the via hole. And is configured to be connectable to an external circuit by an external connection terminal provided on the bus wiring.
【００３２】上記構成により、アクティブマトリックス
基板の周縁部に低抵抗のバス配線を形成することが可能
となる。また、バス配線の一部に外部接続端子を設ける
ことにより、フレキシブル配線基板の小型薄型化を実現
することが可能となる。According to the above configuration, it is possible to form a low-resistance bus line on the periphery of the active matrix substrate. In addition, by providing the external connection terminal in a part of the bus wiring, it is possible to realize a small and thin flexible wiring board.
【００３３】多層バス配線形成部としては、予め成形さ
れた樹脂基板を用いてもよい。勿論、この樹脂基板は、
表面にバス配線が形成され、且つ内部にビアホ−ルが形
成されている。この樹脂基板の材料としては、アラミド
−エポキシ樹脂を用いるのが好ましい。また、ビアホ−
ル内の導電部材としては、導電ペ−ストが用いられる。As the multilayer bus wiring forming portion, a resin substrate formed in advance may be used. Of course, this resin substrate
A bus wiring is formed on the surface, and a via hole is formed inside. It is preferable to use an aramid-epoxy resin as a material for the resin substrate. In addition,
A conductive paste is used as a conductive member in the shell.
【００３４】また、樹脂基板は、多層構造を有し、最上
層表面にバス配線が形成されるとともに、内層表面にも
バス配線が形成され、各層に形成されるビアホ−ルを介
して上下のバス配線が選択的に接続されて立体配線構造
となっている多層基板の場合もある。このような多層基
板であれば、設計の自由度が大きくなり、複数のバス配
線を容易に配置することが可能となる。The resin substrate has a multi-layer structure, in which bus wiring is formed on the uppermost layer surface and bus wiring is also formed on the inner layer surface, and the upper and lower via holes are formed in each layer. In some cases, bus wiring is selectively connected to form a multi-layer substrate having a three-dimensional wiring structure. With such a multilayer substrate, the degree of freedom in design is increased, and a plurality of bus wirings can be easily arranged.
【００３５】また、導電ペ−ストをビアホ−ルの下部開
口から部分的に突出させ、この突出部によりアクティブ
マトリックス基板と樹脂基板とを接着するようにしても
よい。これにより、バンプ端子や導電性接着剤が不要と
なる。Alternatively, the conductive paste may be partially projected from the lower opening of the via hole, and the active matrix substrate and the resin substrate may be bonded to each other by this projected portion. This eliminates the need for bump terminals and conductive adhesive.
【００３６】また、樹脂基板とアクティブマトリックス
基板とを接着する接着剤は、熱可塑性を有する材料で構
成されている場合もある。このような構成であれば、樹
脂基板をアクティブマトリックス基板に固定する際に、
何度でも接着・剥離が可能となり、そのため樹脂基板と
アクティブマトリックス基板との位置合わせを正確に行
うことが可能となる。The adhesive for bonding the resin substrate and the active matrix substrate may be made of a thermoplastic material. With such a configuration, when fixing the resin substrate to the active matrix substrate,
Adhesion and peeling can be performed as many times as possible, so that the alignment between the resin substrate and the active matrix substrate can be accurately performed.
【００３７】また、接着剤はとしては、異方性導電樹脂
又は銀ペ−ストを用いてもよい。As the adhesive, an anisotropic conductive resin or silver paste may be used.
【００３８】また、樹脂基板がフィルム状基板であり、
前記アクティブマトリックス基板に剥離可能に接着する
ように構成してもよい。フィルム状基板であれば、可撓
性を有するため接着作業が容易であり、そのため、樹脂
基板とアクティブマトリックス基板との位置合わせが更
に正確となる。なお、フィルム状基板はポリイミド又は
エポキシを主成分とする樹脂から成るのが好ましい。Further, the resin substrate is a film substrate,
You may comprise so that it may peelably adhere to the said active matrix substrate. In the case of a film substrate, the bonding operation is easy because of the flexibility, and therefore, the alignment between the resin substrate and the active matrix substrate becomes more accurate. Preferably, the film substrate is made of a resin containing polyimide or epoxy as a main component.
【００３９】また、外部回路を構成する半導体チップが
樹脂基板上に実装され、バス配線と接続されている場合
もある。これにより、フレキシブル配線基板や外部回路
が実装されたプリント基板が不要となる。なお、半導体
チップはビアホ−ル内に埋め込むようにしてもよい。こ
れにより、樹脂基板の表面が平坦化される。In some cases, a semiconductor chip constituting an external circuit is mounted on a resin substrate and connected to a bus wiring. This eliminates the need for a flexible printed circuit board or a printed circuit board on which an external circuit is mounted. The semiconductor chip may be embedded in the via hole. Thereby, the surface of the resin substrate is flattened.
【００４０】（２）第２の発明群の具体的な構成は、以
下の通りである。(2) The specific structure of the second invention group is as follows.
【００４１】多層バス配線形成部は、樹脂基板に代え
て、印刷により形成されたバス配線を用いられている。
多層バス配線形成部の絶縁体も、同様に印刷により形成
されている。このような印刷方式による多層バス配線形
成部であっても、樹脂基板を用いる場合と同様にフレキ
シブル配線板の低コスト化が実現でき、かつ薄型化を達
成できる。しかも、印刷による場合は、必要領域のみに
低抵抗の導電材料を簡単に作成することができるという
メリットもある。In the multilayer bus wiring forming section, a bus wiring formed by printing is used instead of the resin substrate.
Similarly, the insulator of the multilayer bus wiring forming portion is formed by printing. Even in the multilayer bus wiring forming section using such a printing method, the cost of the flexible wiring board can be reduced and the thickness can be reduced as in the case of using the resin substrate. Moreover, in the case of printing, there is an advantage that a low-resistance conductive material can be easily formed only in a necessary area.
【００４２】また、第２の発明群に係る液晶表示装置の
具体的な製造方法は、以下の通りである。Further, a specific manufacturing method of the liquid crystal display device according to the second invention group is as follows.
【００４３】即ち、第２の発明群に係る液晶表示装置の
製造方法は、駆動回路部を多結晶シリコン薄膜トランジ
スタで形成する工程と、前記駆動回路部を含む薄膜配線
領域上に絶縁膜を形成する工程と、前記絶縁膜の所定部
分をフォトリソによりエッチングして前記駆動回路部の
配線電極の所定部分を露出するようにビアホールを形成
する工程と、前記絶縁膜上に導電性インクを用いて所定
形状に印刷し、ビアホールを通して前記駆動回路部の配
線電極と電気的接続を行う工程とを含むことを特徴とす
る。That is, in a method of manufacturing a liquid crystal display device according to a second aspect of the present invention, a step of forming a drive circuit portion by a polycrystalline silicon thin film transistor and forming an insulating film on a thin film wiring region including the drive circuit portion Forming a via hole so as to expose a predetermined portion of the wiring electrode of the driving circuit portion by etching a predetermined portion of the insulating film by photolithography; and forming a predetermined shape using a conductive ink on the insulating film. And electrically connecting to the wiring electrodes of the drive circuit unit through the via holes.
【００４４】この方法によれば、絶縁膜は画素部や駆動
回路部を保護するために設ける窒化シリコンや酸化ケイ
素薄膜を用いたもので、特別に絶縁膜を形成する必要が
なく、かつ耐熱性の良い絶縁膜を用いることで印刷形成
する材料の硬化温度を高く設定でき、より低抵抗化を図
ることができる。According to this method, the insulating film uses a silicon nitride or silicon oxide thin film provided for protecting the pixel portion and the drive circuit portion, and does not require any special insulating film to be formed, and is heat resistant. By using a good insulating film, the curing temperature of the material to be printed can be set high, and the resistance can be further reduced.
【００４５】また、第２の発明群に係る液晶表示装置の
製造方法は、駆動回路部を多結晶シリコン薄膜トランジ
スタで形成する工程、前記駆動回路部を含む薄膜配線領
域の所定部分に前記薄膜配線電極の一部が露出するよう
にビアホールを形成するための絶縁膜を印刷形成する工
程と、前記絶縁膜上に導電性インクを用いて所定形状に
印刷し、ビアホールを通して前記駆動回路部の配線電極
と電気的接続を行う工程と、を有することを特徴とす
る。In a second aspect of the invention, there is provided a method of manufacturing a liquid crystal display device, the method comprising: forming a drive circuit portion by using a polycrystalline silicon thin film transistor; A step of printing and forming an insulating film for forming a via hole so that a part of the insulating film is exposed, and printing in a predetermined shape using conductive ink on the insulating film, and a wiring electrode of the drive circuit unit through the via hole. Making an electrical connection.
【００４６】この方法によれば、画素部や駆動回路部の
トランジスタを保護する絶縁膜だけでなく、さらに低誘
電率の絶縁膜を設けることで大電流が流れることによる
電磁界的な影響を防ぐことができ、液晶表示装置の高性
能化を達成できる。According to this method, not only the insulating film for protecting the transistors in the pixel portion and the driving circuit portion but also the insulating film having a low dielectric constant is provided to prevent the influence of the electromagnetic field due to the flow of a large current. And a higher performance of the liquid crystal display device can be achieved.
【００４７】また、第２の発明群に係る液晶表示装置の
製造方法は、駆動回路部を多結晶シリコン薄膜トランジ
スタで形成する工程と、前記駆動回路部を含む薄膜配線
領域と画素部分上に透明絶縁膜を塗布形成して平坦化膜
を形成する工程と、前記平坦化膜をフォトリソとエッチ
ングプロセスにより前記駆動回路部を含む薄膜配線領域
と前記画素部分の所定個所にビアホールを設ける工程
と、前記平坦化膜上に透明導電膜を所定個所にパターン
形成する工程と、前記駆動回路部への給電のための配線
を透明導電膜を含む前記平坦化膜上に印刷形成する工程
と、を有することを特徴とする。According to a second aspect of the invention, there is provided a method of manufacturing a liquid crystal display device, comprising: forming a drive circuit portion by using a polycrystalline silicon thin film transistor; and forming a transparent insulating film on the thin film wiring region including the drive circuit portion and the pixel portion. Forming a planarization film by coating a film, providing a via hole in a predetermined portion of the thin film wiring region including the drive circuit portion and the pixel portion by photolithography and an etching process, and Patterning a transparent conductive film at predetermined locations on the passivation film, and printing a wiring for supplying power to the drive circuit portion on the planarization film including the transparent conductive film. Features.
【００４８】この方法によれば、液晶表示装置の高開口
率化のために作成する平坦化膜を駆動回路部上にも形成
して絶縁膜として用いると同時に、駆動回路部の配線電
極とは透明導電膜で電気的接続されるようにしておくこ
とで、微細なビアホールでも十分な導通が得られるよう
にし、より小型化を達成できる。According to this method, a flattening film formed for increasing the aperture ratio of the liquid crystal display device is also formed on the drive circuit portion and used as an insulating film. By making electrical connection with the transparent conductive film, sufficient conduction can be obtained even in a fine via hole, and further miniaturization can be achieved.
【００４９】（３）第３の発明群の具体的な構成は、以
下の通りである。(3) The specific structure of the third invention group is as follows.
【００５０】即ち、本発明は、多結晶シリコン薄膜ト
ランジスタで構成される駆動回路部が形成されたアクテ
ィブマトリックス基板と、対向基板との間に、液晶が充
填され、前記駆動回路部を構成する複数の回路素子にク
ロックやデータ等の信号や電源を供給するための個別配
線網が前記アクティブマトリックス基板の周縁部側に引
き出された構造の表示装置において、前記アクティブマ
トリックス基板の周縁部に凹溝が形成され、この凹溝
に、前記個別配線網に接続されるバス配線が埋め込まれ
た構成となっていることを特徴とする。That is, according to the present invention, a liquid crystal is filled between an active matrix substrate on which a drive circuit portion composed of a polycrystalline silicon thin film transistor is formed and a counter substrate, and a plurality of drive circuit portions constituting the drive circuit portion are formed. In a display device having a structure in which an individual wiring network for supplying a signal such as a clock or data to a circuit element or a power supply is drawn out to a peripheral portion of the active matrix substrate, a concave groove is formed in a peripheral portion of the active matrix substrate. A bus wiring connected to the individual wiring network is embedded in the concave groove.
【００５１】このような構成によれば、凹溝の深さを大
きくしてバス配線の厚みを大きくすることにより、配線
抵抗を小さくして電源電圧の電圧降下を小さく抑えるこ
とができ、この結果、駆動回路を確実に動作させること
が可能となる。According to such a configuration, by increasing the depth of the concave groove and increasing the thickness of the bus wiring, the wiring resistance can be reduced and the voltage drop of the power supply voltage can be suppressed. Thus, the drive circuit can be operated reliably.
【００５２】また、アクティブマトリックス基板の周辺
部分の面積を増加させることなく配線抵抗を下げること
ができるので、狭額縁化の液晶表示装置を実現すること
が可能となる。Further, since the wiring resistance can be reduced without increasing the area of the peripheral portion of the active matrix substrate, it is possible to realize a liquid crystal display device with a narrow frame.
【００５３】更に、バス配線がアクティブマトリックス
基板に埋め込まれた構造であるので、バス配線と駆動回
路を接続する接続配線や、これらを被覆して形成される
絶縁層に、段差が生じることがなく、平坦化が達成され
ている。よって、セルギャップが均一に保持された液晶
表示パネルを構成することが可能となる。Further, since the bus wiring is embedded in the active matrix substrate, no step is formed in the connection wiring connecting the bus wiring and the drive circuit, or in the insulating layer formed to cover them. , Flattening has been achieved. Therefore, it is possible to configure a liquid crystal display panel in which the cell gap is kept uniform.
【００５４】アクティブマトリックス基板にバス配線を
埋め込む方法として、アクティブマトリックス基板にレ
ジストを塗布し、サンドブラスト法によりアクティブマ
トリックス基板の物理的エッチングを行うことで窪みを
設け、次に金属配線を形成した後レジストを剥離するこ
とによって形成するか、あるいはエッチング液を用いて
化学的にガラスを腐食して窪みをもうける方法などを選
択することが可能である。サンドブラスト法などの物理
的エッチングは、装置が簡略であり、その工程にかかる
コストも少ないが、配線幅の微細化の点においては、次
に述べるエッチング液による方法に対して劣る。これに
対してエッチング液を用いた化学的エッチングは、装置
などの工程にかかるコストは大きいが、エッチング精度
という点においてはサンドブラスト法に対して優れてい
る。As a method of embedding bus wiring in the active matrix substrate, a resist is applied to the active matrix substrate, a recess is formed by physically etching the active matrix substrate by a sand blast method, and then the metal wiring is formed and then the resist is formed. It is possible to select a method of peeling off the glass, or a method of chemically corroding the glass using an etchant to form a depression. The physical etching such as the sand blast method has a simple apparatus and a small cost for the process, but is inferior to the method using an etching solution described below in miniaturization of the wiring width. On the other hand, chemical etching using an etching solution requires a large cost for steps such as an apparatus, but is superior to a sandblast method in terms of etching accuracy.
【００５５】また 本発明は、アクティブマトリック
ス基板の周縁部に有機樹脂層が形成されており、この有
機樹脂層内に、バス配線が埋め込まれた構成となってい
ることを特徴とする。Further, the present invention is characterized in that an organic resin layer is formed on the periphery of the active matrix substrate, and bus wiring is embedded in the organic resin layer.
【００５６】このような構成によれば、埋め込み配線構
造により、上記発明と同様にアクティブマトリックス基
板の周辺部分の面積を増加させることなく配線抵抗を下
げることができるので、狭額縁化の液晶表示装置を実現
することが可能となる。According to this structure, the buried wiring structure can reduce the wiring resistance without increasing the area of the peripheral portion of the active matrix substrate as in the case of the above-mentioned invention. Can be realized.
【００５７】また、樹脂層が平坦化層の役割を果たすた
め、上記発明と同様にセルギャップが均一に保持された
液晶表示パネルを構成することが可能となる。Further, since the resin layer plays a role of a flattening layer, it is possible to construct a liquid crystal display panel in which the cell gap is maintained uniformly as in the above-mentioned invention.
【００５８】また、樹脂材料として感光性のある材料を
使えば、レジストをコーティングする必要が無くなり、
その加工性もガラス基板に比較して容易である。さらに
この有機樹脂をスクリーン版を用いて周辺部など必要な
部分のみコーティングする事も可能である。あるいはこ
の樹脂に埋め込むべき金属配線として熱硬化型の導電性
樹脂を用い、スクリーン版を用いて配線を印刷すること
も可能である。When a photosensitive material is used as the resin material, there is no need to coat the resist,
Its workability is easier than that of a glass substrate. Further, it is also possible to coat this organic resin only on a necessary portion such as a peripheral portion using a screen plate. Alternatively, it is possible to use a thermosetting conductive resin as the metal wiring to be embedded in the resin and print the wiring using a screen plate.
【００５９】上記２つの構成に加えて、埋め込む配線
を薄膜あるいは厚膜にかえて金属細線を用いることも可
能である。In addition to the above two configurations, it is also possible to use a thin metal wire instead of a thin film or a thick film for the embedded wiring.
【００６０】さらにバス配線部分の抵抗を下げるため
に、その膜厚を厚くする手段としてメッキ工法を用いて
もよい。メッキの材料としては低抵抗化に有効な銅メッ
キ、ニッケルメッキ、クロムメッキ及びアルミニウムメ
ッキを採用することが可能である。またこれらの合金メ
ッキを用いることも可能である。さらにメッキの手段と
して銅箔、銅メッキ層、金ニッケルメッキ層の層構造を
採用することで安定した配線を形成することが可能とな
る。In order to further reduce the resistance of the bus wiring portion, a plating method may be used as a means for increasing the film thickness. As a plating material, copper plating, nickel plating, chromium plating, and aluminum plating that are effective for lowering resistance can be adopted. It is also possible to use these alloy platings. Further, a stable wiring can be formed by adopting a layer structure of a copper foil, a copper plating layer, and a gold nickel plating layer as a plating means.
【００６１】ここで、 埋め込み配線構造とすること
により、バス配線の抵抗値を大幅に低減することができ
る理由を、具体的に説明する。例えば、対角２０ｃｍの
液晶パネルにおいて、ポリシリコンを用いた駆動回路の
シフトレジスタの電源ラインに瞬時的に流れる電流値を
測定すると８００ｍＡ程度流れる。従って、電源ライン
を一般的に液晶パネルの作成プロセスにおける低抵抗配
線材料として用いられるＡｌとした場合、電源ラインの
電圧降下を１．５Ｖ以内に押さえるには、配線抵抗を
１．８Ω以下に押さえることが必要となり、Ａｌのシー
ト抵抗を０．１Ω／□とするとこの配線幅をプラス側と
マイナス側トータルで１３ｍｍ程度の配線幅が必要とな
る。これに対し、例えばメッキ工法を用いれば、配線の
膜厚を１μｍ〜１０μｍとすることは容易であり、例え
ばＡｌの膜厚を４μｍとすることでシート抵抗を０．０
１Ω／□とすることができる。メッキによる配線幅が４
〜５ｍｍ程度あればこれにより配線抵抗は０．１Ω程度
でありこれによる電圧降下は問題とならない。ここで
は、埋め込み配線がメッキ工法で形成されたものについ
て説明したけれども、金属細線やその他の本発明に従う
構成のものについても同様に当てはまる。例えば、金属
細線の場合であれば、上記例に適用しようとすれば、直
径を１μｍ〜１０μｍとすれば、配線抵抗は０．１Ω程
度となり、上記メッキ工法と同様の効果を得ることがで
きる。Here, the reason why the resistance value of the bus wiring can be significantly reduced by using the buried wiring structure will be specifically described. For example, in a liquid crystal panel having a diagonal length of 20 cm, a current flowing instantaneously to a power supply line of a shift register of a driving circuit using polysilicon is about 800 mA when measured. Therefore, when the power supply line is made of Al, which is generally used as a low-resistance wiring material in a liquid crystal panel fabrication process, the wiring resistance is reduced to 1.8Ω or less in order to keep the voltage drop of the power supply line within 1.5 V. When the sheet resistance of Al is 0.1 Ω / □, a wiring width of about 13 mm is required in total on the plus side and the minus side. On the other hand, if the plating method is used, for example, it is easy to make the film thickness of the wiring 1 μm to 10 μm.
It can be 1 Ω / □. Wiring width by plating is 4
If it is about 5 mm, the wiring resistance is about 0.1 Ω, so that the voltage drop does not matter. Here, the case where the embedded wiring is formed by the plating method has been described, but the same applies to a thin metal wire or another structure according to the present invention. For example, in the case of a thin metal wire, if the diameter is set to 1 μm to 10 μm, the wiring resistance becomes about 0.1Ω, and the same effect as the plating method can be obtained.
【００６２】勿論、電源ライン以外の他の共通配線、例
えばデータ線、シフトレジスタのクロック線等の配線抵
抗による信号の遅延が課題となるような部分にも、埋め
込み配線構造とすることにより、電源ラインと同様な作
用効果を奏することになる。Of course, the buried wiring structure can also be used for a common wiring other than the power supply line, such as a data line, a clock line of a shift register or the like where a signal delay due to wiring resistance poses a problem. The same operation and effect as those of the line can be obtained.
【００６３】なお、上記第１〜第２の発明群の表示装置
は、液晶表示装置に限らず、ＰＤＰ（Plasma Discharge
Panel）やＥＬ（Electro Luminescent）等の発光型マ
トリクスパネルを備えた表示装置にも適用することがで
きる。The display devices of the first and second invention groups are not limited to liquid crystal display devices, but PDPs (Plasma Discharge).
Panel or EL (Electro Luminescent) can be applied to a display device having a light-emitting matrix panel.
【００６４】[0064]
【発明の実施の形態】［第１の発明群］第１の発明群
は、アクティブマトリックス基板（以下の説明ではアレ
イ基板と称する場合もある）の周縁部にバス配線を有す
る樹脂基板を実装して、樹脂基板に形成されたビアホ−
ルを介してバス配線と駆動回路部とを電気的に接続する
ようにしたことを特徴とする。このような構成により、
アレイ基板の周縁部に低抵抗のバス配線を形成すること
が可能となる。また、バス配線の一部に外部接続端子を
設けることにより、フレキシブル配線基板の小型薄型化
を実現することができる。以下に、第１の発明群の具体
的な構成を実施の形態１−１〜実施の形態１−５を例示
して説明する。BEST MODE FOR CARRYING OUT THE INVENTION [First Invention Group] A first invention group includes a resin substrate having bus wirings mounted on the periphery of an active matrix substrate (which may be referred to as an array substrate in the following description). The via hole formed on the resin substrate.
A bus line and a drive circuit section are electrically connected via a bus. With such a configuration,
It becomes possible to form a low-resistance bus wiring on the periphery of the array substrate. In addition, by providing the external connection terminal in a part of the bus wiring, the size and thickness of the flexible wiring board can be reduced. Hereinafter, a specific configuration of the first invention group will be described with reference to Embodiments 1-1 to 1-5.
【００６５】（実施の形態１−１）図１は実施の形態１
−１に係る表示パネルの平面図であり、図２は表示パネ
ルの周辺部付近での配線状態を示す模式図であり、図３
は表示パネルの周辺部付近の断面図である。この表示パ
ネル１は、アクティブマトリックス型液晶表示パネルで
あり、アレイ基板２と対向基板３とを有する。アレイ基
板２と対向基板３との間には、液晶が充填されている。
このアレイ基板２は、液晶表示部を駆動する駆動回路部
（走査側駆動回路及び信号線側駆動回路）４（図２参
照）が多結晶シリコンで構成された駆動回路一体型のア
クティブマトリックス基板である。即ち、当該駆動回路
部４は、液晶表示部の製造プロセス時に同時に造り込ま
れた内蔵駆動回路である。(Embodiment 1-1) FIG. 1 shows Embodiment 1
FIG. 2 is a plan view of the display panel according to FIG. 1, and FIG. 2 is a schematic diagram showing a wiring state near the periphery of the display panel.
FIG. 4 is a cross-sectional view near the periphery of the display panel. The display panel 1 is an active matrix type liquid crystal display panel, and has an array substrate 2 and a counter substrate 3. Liquid crystal is filled between the array substrate 2 and the opposing substrate 3.
The array substrate 2 is a drive circuit integrated type active matrix substrate in which a drive circuit section (scanning side drive circuit and signal line side drive circuit) 4 (see FIG. 2) for driving the liquid crystal display section is made of polycrystalline silicon. is there. That is, the drive circuit unit 4 is a built-in drive circuit that is simultaneously built during the manufacturing process of the liquid crystal display unit.
【００６６】なお、液晶表示部は、マトリクス状に配置
された複数の走査線と複数の信号線と、各走査線と各信
号線の交差位置に配置された画素疎スイッチ素子として
の薄膜トランジスタ（ＦＴＦ：Thin-Film-Transister）
とから構成されている。また、前記駆動回路部４は液晶
表示部の周辺部に形成されている。The liquid crystal display section includes a plurality of scanning lines and a plurality of signal lines arranged in a matrix, and a thin film transistor (FTF) as a pixel sparse switch element disposed at the intersection of each scanning line and each signal line. : Thin-Film-Transister)
It is composed of Further, the drive circuit section 4 is formed in a peripheral portion of the liquid crystal display section.
【００６７】駆動回路部４はインバータ、ラッチ等の複
数の回路素子２０から構成されており、各回路素子２０
は電源ライン７から成る個別配線網２１を介して個別的
に電源が供給されるように構成されている。この個別配
線網２１の各電極パッド２２は、アレイ基板２の周縁部
に引き出されている。なお、個別配線網２１は、電源ラ
イン７に限らず、デ−タ線やクロック信号線、あるいは
その他の制御信号線等についても個別配線網２１が形成
されており、以下に述べるように電源ライン７と同様に
バス配線１２により共通化され、外部接続端子１３を介
して外部回路と接続された構成となっている。但し、説
明の便宜のため電源ライン７を例として以下に詳細に説
明することにする。The drive circuit section 4 is composed of a plurality of circuit elements 20 such as inverters and latches.
Are configured to be individually supplied with power via an individual wiring network 21 composed of power supply lines 7. Each electrode pad 22 of this individual wiring network 21 is drawn out to the peripheral edge of the array substrate 2. In addition, the individual wiring network 21 is not limited to the power supply line 7, and the individual wiring network 21 is also formed for data lines, clock signal lines, other control signal lines, and the like. As in FIG. 7, the configuration is shared by a bus line 12 and connected to an external circuit via an external connection terminal 13. However, for convenience of explanation, the power supply line 7 will be described in detail below as an example.
【００６８】ここで、注目すべきは、アレイ基板２の周
縁部に、個別配線網２１に共通に接続されるバス配線１
２を備えたバス多層配線形成部５が形成されていること
である。このバス多層配線形成部５により、個別配線網
２１の各電極パッド２２がバス配線１２に接続され、バ
ス配線１２の外部接続端子１３を介してフレキシブル配
線基板６と接続されていることである。これにより、低
抵抗のバス配線１２を形成することができ、かつ、フレ
キシブル配線基板６の小型薄型化を実現できる。Here, it should be noted that the bus wiring 1 commonly connected to the individual wiring network 21 is provided on the periphery of the array substrate 2.
2 is formed. This means that each electrode pad 22 of the individual wiring network 21 is connected to the bus wiring 12 by the bus multilayer wiring forming section 5, and is connected to the flexible wiring board 6 via the external connection terminal 13 of the bus wiring 12. Thus, the low-resistance bus wiring 12 can be formed, and the size and thickness of the flexible wiring board 6 can be reduced.
【００６９】バス配線形成部５の具体的な構成は図２及
び図３に示されている。バス多層配線形成性部５は、ア
レイ基板２の周縁部に実装された長手状（図１の横方向
に延びた形状）の樹脂基板１０から構成されている。樹
脂基板１０は、例えばアラミド−エポキシ系樹脂から成
る絶縁層１１を有し、絶縁層１１の上面にバス配線１２
が形成されている。このバス配線１２は、絶縁層１１の
上面に形成された銅箔が所定のパターニングされて得ら
れたものである。なお、バス配線１２は保護層１８によ
り保護されている。The specific structure of the bus wiring forming section 5 is shown in FIGS. The bus multilayer wiring forming section 5 is composed of a resin substrate 10 having a longitudinal shape (a shape extending in the horizontal direction in FIG. 1) mounted on a peripheral portion of the array substrate 2. The resin substrate 10 has an insulating layer 11 made of, for example, aramid-epoxy resin, and a bus wiring 12
Are formed. The bus wiring 12 is obtained by subjecting a copper foil formed on the upper surface of the insulating layer 11 to a predetermined patterning. The bus wiring 12 is protected by a protection layer 18.
【００７０】また、絶縁層１１にはビアホ−ル１７が形
成されており、このビアホ−ル１７内には導電ペ−スト
を主成分とする導電部材１４が充填されている。導電部
材１４の下端部にはバンプ電極１５が形成されており、
このバンプ電極１５は導電性接着剤１６により各電極パ
ッド２２と接着されている。これにより、樹脂基板１０
がアレイ基板２と固定されるとともに、接続個別配線網
２１がバス配線１２と電気的に接続されることになる。
なお、保護層１８内にも、ビアホ−ル１７が形成されて
おり、このビアホ−ル１７には導電ペ−ストが充填され
て導電ペ−ストから成る外部接続端子１３を構成してい
る。この外部接続端子１３はフレキシブル配線基板６の
配線１９に導電性接着剤２５を介して接続され、フレキ
シブル配線基板６はアレイ基板の裏面側に折り曲げられ
て、外部回路が形成されたプリント基板に接続されてい
る。Further, a via hole 17 is formed in the insulating layer 11, and the via hole 17 is filled with a conductive member 14 mainly composed of a conductive paste. A bump electrode 15 is formed at the lower end of the conductive member 14,
The bump electrodes 15 are bonded to the respective electrode pads 22 by a conductive adhesive 16. Thereby, the resin substrate 10
Are fixed to the array substrate 2 and the connection individual wiring network 21 is electrically connected to the bus wiring 12.
A via hole 17 is also formed in the protective layer 18, and the via hole 17 is filled with a conductive paste to form the external connection terminal 13 made of the conductive paste. The external connection terminal 13 is connected to the wiring 19 of the flexible wiring board 6 via a conductive adhesive 25, and the flexible wiring board 6 is bent to the back side of the array substrate and connected to a printed board on which an external circuit is formed. Have been.
【００７１】上記構成によれば、樹脂基板１０上にバス
配線１２を形成するため、十分な配線幅及び配線の厚み
（膜厚み）が得られる。従って、低抵抗のバス配線１２
を構成することが可能となる。According to the above configuration, since the bus wiring 12 is formed on the resin substrate 10, a sufficient wiring width and a sufficient wiring thickness (film thickness) can be obtained. Therefore, the low-resistance bus wiring 12
Can be configured.
【００７２】またバス配線１２は外部接続端子１３を介
して一点からアレイ基板２の外部に取出されるため、外
部接続端子１３に接続されるフレキシブル配線基板６は
従来例に比べて小型・薄型のものを使用することが可能
となり、表示装置の小型・薄型化を実現できる。Since the bus wiring 12 is taken out of the array substrate 2 from one point through the external connection terminal 13, the flexible wiring board 6 connected to the external connection terminal 13 is smaller and thinner than the conventional example. The display device can be used, and the display device can be reduced in size and thickness.
【００７３】なお、保護層１８は本発明において必須の
要素ではなく、保護層１８を省略するように構成しても
よい。Note that the protective layer 18 is not an essential element in the present invention, and the protective layer 18 may be omitted.
【００７４】（実施の形態１−２）図４は実施の形態１
−２に係る表示パネルの断面図である。本実施の形態１
−２は、上記実施の形態１−１に類似し対応する部分に
は同一の参照符号を付す。本実施の形態１−２では、フ
レキシブル配線基板６や外部回路が実装されているプリ
ント基板に代えて、樹脂基板上に直接に外部回路を実装
したことを特徴とするものである。即ち、コントローラ
等の半導体チップ３０を樹脂基板１０上に実装し、半導
体チップ３０を外部接続端子１３と電気的に接続するよ
うに構成したものである。このような構成により、フレ
キシブル配線基板６や外部回路が実装されているプリン
ト基板を省略することができるため、製造コストの大幅
な低減を図ることができる。(Embodiment 1-2) FIG. 4 shows Embodiment 1
FIG. 2 is a cross-sectional view of a display panel according to -2. Embodiment 1
-2 is similar to the above-described Embodiment 1-1, and corresponding portions are denoted by the same reference characters. The present embodiment 1-2 is characterized in that an external circuit is directly mounted on a resin substrate instead of the printed circuit board on which the flexible wiring substrate 6 and the external circuit are mounted. That is, the semiconductor chip 30 such as a controller is mounted on the resin substrate 10, and the semiconductor chip 30 is electrically connected to the external connection terminal 13. With such a configuration, the printed circuit board on which the flexible wiring board 6 and the external circuit are mounted can be omitted, so that the manufacturing cost can be significantly reduced.
【００７５】（実施の形態１−３）半導体チップ３０
は、図５に示すようにビアホ−ル１７内に埋め込むよう
に構成してもよい。このような構成であれば、実施の形
態１−２に比べて樹脂基板１０の表面を平坦化すること
が可能となる。(Embodiment 1-3) Semiconductor chip 30
May be embedded in the via hole 17 as shown in FIG. With such a configuration, the surface of the resin substrate 10 can be flattened as compared with Embodiment 1-2.
【００７６】（実施の形態１−４）図６は実施の形態１
−４に係る表示パネルの断面図である。本実施の形態１
−４は、上記実施の形態１−１に類似し対応する部分に
は同一の参照符号を付す。本実施の形態１−４は、樹脂
基板１０に代えて、可撓性を有するフィルム状基板４０
が用いられる。フィルム状基板４０は、例えばポリイミ
ド又はエポキシを主成分とする樹脂から成る。これによ
り、フィルム状樹脂基板４０をアレイ基板２に貼り合わ
せる際に、フィルム状樹脂基板４０の一端部から徐々に
貼り合わせていけばよいため、電極パッド２２とバンプ
電極１５との位置合わせが容易となる。(Embodiment 1-4) FIG. 6 shows Embodiment 1 of the present invention.
FIG. 4 is a cross-sectional view of the display panel according to -4. Embodiment 1
-4 is similar to that of Embodiment 1-1 and corresponding parts are denoted by the same reference characters. In the first to fourth embodiments, a flexible film substrate 40 is used instead of the resin substrate 10.
Is used. The film substrate 40 is made of, for example, a resin containing polyimide or epoxy as a main component. Thus, when bonding the film-shaped resin substrate 40 to the array substrate 2, it is only necessary to gradually bond the film-shaped resin substrate 40 from one end of the film-shaped resin substrate 40, so that the positioning of the electrode pads 22 and the bump electrodes 15 is easy. Becomes
【００７７】また、フィルム状基板４０を熱可塑性を有
する材料から構成してもよく、このような場合はフィル
ム状基板４０自体が半接着性を有することになるため、
バンプ電極１５や導電性接着剤１６を省略して、フィル
ム状基板４０を直接アレイ基板２に接着することが可能
となる。そして、フィルム状基板４０が半接着性を有す
る場合は、何度も接着・剥離が可能となるため、電極パ
ッド２２とビアホ−ル１７内の導電部材１４との位置合
わせ作業が容易で、しかも位置合わせの精度を高くする
ことが可能となる。The film-like substrate 40 may be made of a material having thermoplasticity. In such a case, the film-like substrate 40 itself has a semi-adhesive property.
By omitting the bump electrodes 15 and the conductive adhesive 16, the film substrate 40 can be directly bonded to the array substrate 2. When the film-like substrate 40 has semi-adhesive properties, it can be bonded and peeled many times, so that the work of aligning the electrode pad 22 with the conductive member 14 in the via hole 17 is easy, and It is possible to increase the accuracy of the alignment.
【００７８】（実施の形態１−５）図７は実施の形態１
−５に係る表示パネルの断面図である。本実施の形態１
−５は、一層の樹脂基板１０に代えて多層基板５０を用
いたことを特徴とするものである。具体的には、図７に
示すように、多層基板５０は、最上層表面にバス配線１
２が形成されるとともに、内層表面にもバス配線１２が
形成され、各層に形成されるビアホ−ル１７を介して上
下のバス配線１２が選択的に接続されて立体配線構造と
なっている。これにより、バス配線１２の設計自由度が
大きくなり、信号線の種類に応じた複数のバス配線１２
を容易に配置することが可能となる。特に、複数種類の
個別配線網２１とこれに対応するバス配線１２とを接続
する場合に、他のバス配線１２と交差する場合が生じる
が、かかる場合のバス配線１２の形成が容易となる。(Embodiment 1-5) FIG. 7 shows Embodiment 1 of the present invention.
It is sectional drawing of the display panel concerning -5. Embodiment 1
-5 is characterized in that a multilayer substrate 50 is used in place of the one-layer resin substrate 10. Specifically, as shown in FIG. 7, the multilayer substrate 50 has a bus wiring 1 on the uppermost layer surface.
2, the bus wiring 12 is also formed on the inner layer surface, and the upper and lower bus wirings 12 are selectively connected via via holes 17 formed in each layer to form a three-dimensional wiring structure. As a result, the degree of freedom in designing the bus wiring 12 is increased, and a plurality of bus wiring
Can be easily arranged. In particular, when connecting a plurality of types of individual wiring networks 21 and the corresponding bus wirings 12, they may intersect with other bus wirings 12, but in such a case, the bus wirings 12 are easily formed.
【００７９】（実施の形態１−１〜実施の形態１−５の
補足説明） 上記実施の形態における導電性接着剤１６は、異方性
導電フィルム（Anisotropic conductive film）であっ
てもよく、また、銀ペ−ストであってもよい。(Supplementary Description of Embodiments 1-1 to 1-5) The conductive adhesive 16 in the above embodiment may be an anisotropic conductive film. , Silver paste.
【００８０】また、導電性接着剤１６は熱可塑性を有す
る材料であってもよく、この場合は樹脂基板とアレイ基
板とは何度も接着・剥離が可能となり、樹脂基板とアレ
イ基板との位置合わせが容易となる。なぜなら、接着剤
を半硬化状態とした後、再度樹脂基板とアレイ基板との
位置合わせの補正を行い、その後に接着剤を例えば１２
０℃〜１５０℃の範囲に設定して本硬化を行い、樹脂基
板とアレイ基板とを接着固定することが可能となるから
である。The conductive adhesive 16 may be a material having thermoplasticity. In this case, the resin substrate and the array substrate can be bonded and separated many times, and the position of the resin substrate and the array substrate can be adjusted. Alignment becomes easy. This is because, after the adhesive is in a semi-cured state, the alignment between the resin substrate and the array substrate is corrected again, and then the adhesive is
This is because the main curing is performed at a temperature set in the range of 0 ° C. to 150 ° C., and the resin substrate and the array substrate can be bonded and fixed.
【００８１】また、上記実施の形態ではバンプ電極１
５が用いられたけれども、バンプ電極１５に代えて、導
電部材１４の下端部をビアホ−ルから突出させ、この突
出部を電極パッド２２に直接接続するように構成しても
よい。In the above embodiment, the bump electrode 1
Although 5 is used, the lower end of the conductive member 14 may be protruded from the via hole instead of the bump electrode 15, and this protruded portion may be directly connected to the electrode pad 22.
【００８２】上記の例では液晶表示装置について説明
したけれども、本発明は、ＰＤＰ（Plasma Discharge P
anel）やＥＬ（Electro Luminescent）等の発光型マト
リクスパネルを備えた表示装置にも適用することができ
る。Although the liquid crystal display device has been described in the above example, the present invention relates to a plasma discharge device (PDP).
Anel) and EL (Electro Luminescent) can be applied to a display device having a light-emitting matrix panel.
【００８３】［第２の発明群］第１の発明群ではアレイ
基板の周縁部にバス配線を有する樹脂基板を実装したけ
れども、第２の発明群では、印刷よりバス配線を形成す
るようにしたことを特徴とするものである。なお、第２
の発明群の液晶表示装置では、上記の第１の発明群と同
様に駆動回路が多結晶シリコン半導体層で構成された内
蔵駆動回路一体型の液晶表示装置である。[Second Invention Group] In the first invention group, a resin substrate having bus wiring is mounted on the periphery of the array substrate, but in the second invention group, the bus wiring is formed by printing. It is characterized by the following. The second
The liquid crystal display device of the invention group of the present invention is a liquid crystal display device with a built-in drive circuit integrated type in which the drive circuit is constituted by a polycrystalline silicon semiconductor layer, as in the first invention group.
【００８４】先ず、図８及び図９を参照して、第２の発
明群の原理を説明した後、種々の実施の形態について詳
細に説明する。First, the principle of the second invention group will be described with reference to FIGS. 8 and 9, and then various embodiments will be described in detail.
【００８５】図８（Ａ）は第２の発明群に係る液晶表示
装置の平面図であり、図８（Ｂ）は第２の発明群に係る
液晶表示装置の断面図であり、図９は図８（Ｂ）の拡大
断面図である。FIG. 8A is a plan view of the liquid crystal display device according to the second invention group, FIG. 8B is a cross-sectional view of the liquid crystal display device according to the second invention group, and FIG. FIG. 9 is an enlarged sectional view of FIG.
【００８６】図８及び図９において、１０１は薄膜トラ
ンジスタを形成しているアレイ基板、１０２は対向基
板、１０３は外部回路との接続のためのフレキシブル配
線板、１０４はバス配線のための多層配線形成部、１０
５はフレキシブル配線板とバス配線との接続のために使
用する異方導電樹脂、１０６は層間絶縁膜、１０７はア
レイ基板と対向基板間をシールするためのシール材、１
０８はバス配線、１０９はビアホール、１１０はアレイ
基板上に設けた薄膜トランジスタを含む薄膜配線領域、
である。8 and 9, reference numeral 101 denotes an array substrate on which a thin film transistor is formed, 102 denotes a counter substrate, 103 denotes a flexible wiring board for connection to an external circuit, and 104 denotes a multilayer wiring for bus wiring. Part 10,
5 is an anisotropic conductive resin used for connection between the flexible wiring board and the bus wiring, 106 is an interlayer insulating film, 107 is a sealing material for sealing between the array substrate and the opposing substrate, 1
08 is a bus wiring, 109 is a via hole, 110 is a thin film wiring region including a thin film transistor provided on an array substrate,
It is.
【００８７】本発明のポイントは、図９に示したように
アレイ基板上に形成した薄膜トランジスタを含む薄膜配
線領域上に層間絶縁膜を形成した後、印刷方式で必要な
個所のみに導電性ペーストを用いてバス配線を印刷する
ことでアレイ基板上にて多層配線接続を実現し、フレキ
シブル配線板とプリント基板の大幅な小型化を達成し、
液晶装置の薄型化を実現したものである。The point of the present invention is that, as shown in FIG. 9, after an interlayer insulating film is formed on a thin film wiring region including a thin film transistor formed on an array substrate, a conductive paste is applied only to a necessary portion by a printing method. By printing the bus wiring using it, multi-layer wiring connection is realized on the array substrate, and the flexible wiring board and the printed circuit board have been significantly reduced in size,
This realizes a thin liquid crystal device.
【００８８】以下、具体的な構成及び製造方法を実施の
形態に則して説明する。Hereinafter, a specific structure and a manufacturing method will be described based on the embodiments.
【００８９】(実施の形態２−１)図１０は、実施の形態
２−１における液晶表示装置の製造方法の主要な作成工
程を示す製造工程断面図である。(Embodiment 2-1) FIG. 10 is a manufacturing process sectional view showing main manufacturing steps of a method of manufacturing a liquid crystal display device in Embodiment 2-1.
【００９０】図１０において、１２１は透明絶縁性基板
で、本形態ではコーニング社のガラス基板を用いた。１
２２は下地膜で、本形態ではプラズマＣＶＤによりＳｉ
Ｏ2膜を約400nm形成した。１２３はポリシリコン膜であ
り、本形態ではアモルファスシリコン膜を形成後エキシ
マレーザにより溶融させてポリシリコン膜を作成した。
１２４はゲート絶縁膜で、本発明の実施の形態ではプラ
ズマCVDによりＳｉＯ2膜を約90nm形成した。１２５はゲ
ート電極で、本形態ではMo-W合金膜をスパッタリングに
より形成した。１２６はポリシリコン膜１２３、ゲート
絶縁膜１２４、及びゲート電極１２５を含めて構成した
画素トランジスタである。なお、図１０中には駆動回路
を構成するｐ型トランジスタ、ｎ型トランジスタが同様
な構成で形成されている。In FIG. 10, reference numeral 121 denotes a transparent insulating substrate. In this embodiment, a glass substrate manufactured by Corning Incorporated was used. 1
Reference numeral 22 denotes a base film. In this embodiment, Si is formed by plasma CVD.
An O2 film was formed to a thickness of about 400 nm. Reference numeral 123 denotes a polysilicon film. In this embodiment, an amorphous silicon film is formed and then melted by an excimer laser to form a polysilicon film.
Reference numeral 124 denotes a gate insulating film. In the embodiment of the present invention, an SiO2 film is formed to a thickness of about 90 nm by plasma CVD. Reference numeral 125 denotes a gate electrode, and in this embodiment, a Mo—W alloy film is formed by sputtering. Reference numeral 126 denotes a pixel transistor including the polysilicon film 123, the gate insulating film 124, and the gate electrode 125. In FIG. 10, a p-type transistor and an n-type transistor forming a driving circuit are formed in a similar structure.
【００９１】１２７は層間絶縁膜で、本形態ではプラズ
マＣＶＤによりＳｉＯ2膜を約400nm形成した。１２８は
保護膜で、本発明の実施の形態ではプラズマCVDによりS
iNx膜を約500nm形成した。１２９は平坦化膜で、本発明
の実施の形態では感光性のアクリル系材料を塗布方式に
より約3μm形成した。１３０は透明導電膜であり、本形
態ではインジウムとスズの合金膜を約75nm形成した。１
０８はバス配線であり、本発明の実施の形態では京都エ
レックス(株)製の銀ペースト(DD-1662B-69)を用いて、
スクリーン印刷で形成した。１３２はバス配線１０８を
保護するための印刷保護膜で、同様にアクリル系樹脂を
用いてスクリーン印刷により形成した。１３３はソース
・ドレイン電極で、本形態ではTi/Al二層構成膜をスパ
ッタリングにより作製した。Reference numeral 127 denotes an interlayer insulating film. In this embodiment, an SiO 2 film is formed to a thickness of about 400 nm by plasma CVD. 128 is a protective film, and in the embodiment of the present invention, S
An iNx film was formed to about 500 nm. Reference numeral 129 denotes a flattening film. In the embodiment of the present invention, a photosensitive acrylic material is formed to a thickness of about 3 μm by a coating method. Reference numeral 130 denotes a transparent conductive film. In this embodiment, an alloy film of indium and tin is formed to a thickness of about 75 nm. 1
Reference numeral 08 denotes a bus wiring, and in the embodiment of the present invention, a silver paste (DD-1662B-69) manufactured by Kyoto Elex Co., Ltd. is used.
Formed by screen printing. Reference numeral 132 denotes a print protection film for protecting the bus wiring 108, which is similarly formed by screen printing using an acrylic resin. 133 is a source / drain electrode, and in this embodiment, a Ti / Al two-layer constituent film was formed by sputtering.
【００９２】以下、本発明の製造方法を示す実施形態に
ついて説明する。Hereinafter, an embodiment showing the manufacturing method of the present invention will be described.
【００９３】図１０（Ａ）に示すように、画素部を含む
アレイ基板を従来構成と同様にして作製するが、保護膜
のパターン形成時に駆動回路部を含む薄膜配線領域で外
部回路と接続する配線電極部分（電極パッドに相当す
る）も同時にエッチングしてビアホール１０９を形成し
ておく。As shown in FIG. 10A, an array substrate including a pixel portion is manufactured in the same manner as in the conventional structure, but is connected to an external circuit in a thin film wiring region including a drive circuit portion when forming a protective film pattern. The wiring electrode portion (corresponding to an electrode pad) is simultaneously etched to form a via hole 109.
【００９４】この後、図１０(B)に示すようにバス配線
１０８をスクリーン印刷し、180℃、30分の硬化により
形成する。さらにその後、図１０(C)に示すようにバス
配線１０８の保護のために、スクリーン印刷で印刷保護
膜１３２を形成する。Thereafter, as shown in FIG. 10B, the bus wiring 108 is screen-printed and formed by curing at 180 ° C. for 30 minutes. Thereafter, as shown in FIG. 10C, a print protection film 132 is formed by screen printing to protect the bus wiring 108.
【００９５】以上の製造方法によりアレイ基板上にバス
配線のための多層配線形成部１０４が形成される。By the above manufacturing method, a multilayer wiring forming portion 104 for bus wiring is formed on the array substrate.
【００９６】本形態で作成したバス配線はシート抵抗が
約０．０２mΩ／□で、印刷幅としては１００μmとした
ため、信号及び電源配線としては十分低い抵抗が実現で
きた。本形態では、従来アレイ基板で使用されていた保
護膜１２８をそのまま多層配線形成部１０４の層間絶縁
膜として用いたため、新たに層間絶縁膜を形成する必要
がなく、製造方法としては非常に簡単なことが特徴であ
る。Since the bus wiring formed in this embodiment has a sheet resistance of about 0.02 mΩ / □ and a printing width of 100 μm, a sufficiently low resistance can be realized as the signal and power supply wiring. In this embodiment, since the protective film 128 conventionally used for the array substrate is used as it is as the interlayer insulating film of the multilayer wiring forming portion 104, there is no need to newly form an interlayer insulating film, which is a very simple manufacturing method. It is characteristic.
【００９７】(実施の形態２−２)図１１は、実施の形態
２−２の製造方法について説明するための製造工程の要
部断面図である。本形態でも、コーニング社のガラス基
板１２１を用いて、下地膜としてプラズマCVDによりＳ
ｉＯ2膜を約４００nm形成した。１２３はポリシリコン
膜、１２４はゲート絶縁膜、１２５はゲート電極膜で、
これらを含めて画素トランジスタ１２６が構成されてい
る。駆動回路部にはp型、ｎ型のトランジスタと各種配
線による薄膜配線領域が設けられている。１２７は層間
絶縁膜、１２８は保護膜、１３０は透明導電膜、１０８
はバス配線、１３３はソース・ドレイン電極である。こ
れらは、実施の形態２−１と同様なプロセス、膜厚で作
製したので、詳細は省略する。３４は印刷層間絶縁膜
で、本形態ではポリイミド系樹脂をスクリーン印刷して
３００℃、２０分の硬化により形成した。(Embodiment 2-2) FIG. 11 is a fragmentary cross-sectional view of a manufacturing step for explaining a manufacturing method of Embodiment 2-2. Also in this embodiment, a Corning glass substrate 121 is used as a base film by plasma CVD.
An iO2 film was formed to a thickness of about 400 nm. 123 is a polysilicon film, 124 is a gate insulating film, 125 is a gate electrode film,
The pixel transistor 126 includes these components. The drive circuit section is provided with a thin film wiring region including p-type and n-type transistors and various wirings. 127 is an interlayer insulating film, 128 is a protective film, 130 is a transparent conductive film, 108
Is a bus wiring, and 133 is a source / drain electrode. Since these were manufactured by the same process and film thickness as those of Embodiment 2-1, the details are omitted. Reference numeral 34 denotes a printed interlayer insulating film. In this embodiment, a polyimide resin is screen-printed and cured at 300 ° C. for 20 minutes.
【００９８】以下、各要部断面図を用いて製造方法につ
いて説明する。Hereinafter, the manufacturing method will be described with reference to the cross-sectional views of the main parts.
【００９９】図１１(Ａ)に示すように、保護膜１２８を
パターン形成する時に駆動回路部の所定部分も同時にエ
ッチング加工してビアホール１０９を形成し、その後保
護膜１２８の画素部上に透明導電膜３０を成膜するとと
もに所定形状にパターン加工する。As shown in FIG. 11A, when the protective film 128 is patterned, a predetermined portion of the drive circuit portion is simultaneously etched to form a via hole 109, and then a transparent conductive film is formed on the pixel portion of the protective film 128. The film 30 is formed and patterned into a predetermined shape.
【０１００】次に図１１(Ｂ)に示すように、駆動回路部
を含む薄膜配線領域上に印刷により印刷層間絶縁膜１３
４を形成した。このとき、印刷層間絶縁膜１３４の膜厚
は約１５μｍとした。この時の印刷時には、保護膜１２
８であけたビアホール部と印刷形成するビアホール部が
概略一致するようにパターン合せが要求される。その後
図１１(Ｃ)に示すように、バス配線をスクリーン印刷で
印刷してプロセスが完了する。Next, as shown in FIG. 11B, the printed interlayer insulating film 13 is printed on the thin film wiring region including the drive circuit portion by printing.
4 was formed. At this time, the thickness of the printed interlayer insulating film 134 was about 15 μm. At the time of printing at this time, the protective film 12
Pattern matching is required so that the via hole portion formed by 8 and the via hole portion to be formed by printing substantially match. Thereafter, as shown in FIG. 11C, the bus wiring is printed by screen printing, and the process is completed.
【０１０１】このようにして作製した液晶表示装置は、
大電流が流れるバス配線と薄膜トランジスタがある駆動
回路部とは低誘電率のポリイミドを１５μｍと厚く形成
して分離したので、電磁界的な影響を防止でき高速の駆
動においても十分対応できるものが実現できた。The liquid crystal display device thus manufactured is
The bus line through which a large current flows and the drive circuit section with the thin film transistor are separated by forming a low dielectric constant polyimide with a thickness of 15 μm, so that the effect of electromagnetic fields can be prevented and a high-speed drive can be adequately realized. did it.
【０１０２】(実施の形態２−３)図１２は、実施の形態
２−３の製造方法について説明するための製造工程の要
部断面図である。本形態でも薄膜トランジスタを含む工
程は実施の形態２−１と同様にして作製した。１２１は
コーニング社のガラス基板、１２２は下地膜、１２３は
ポリシリコン膜、１２４はゲート絶縁膜、１２５はゲー
ト電極で、ポリシリコン膜１２３、ゲート絶縁膜１２４
及びゲート電極１２５から画素トランジスタ１２６が構
成されている。１２７は層間絶縁膜、１２８は保護膜、
１２９は平坦化膜、１３０は透明導電膜、１０８はバス
配線、１３２は印刷保護膜、１３３はソース・ドレイン
電極である。(Embodiment 2-3) FIG. 12 is a cross-sectional view of a main part of a manufacturing process for describing a manufacturing method of an embodiment 2-3. Also in this embodiment, the process including the thin film transistor was manufactured in the same manner as in Embodiment 2-1. 121 is a Corning glass substrate, 122 is a base film, 123 is a polysilicon film, 124 is a gate insulating film, 125 is a gate electrode, a polysilicon film 123 and a gate insulating film 124.
The pixel transistor 126 is constituted by the gate electrode 125. 127 is an interlayer insulating film, 128 is a protective film,
129 is a flattening film, 130 is a transparent conductive film, 108 is a bus wiring, 132 is a print protection film, and 133 is a source / drain electrode.
【０１０３】以下、要部断面図を基に製造プロセスを説
明する。図１２(Ａ)に示すように、保護膜１２８につい
て、駆動回路部のバス配線１０８と接続する個所を含め
て画素領域をフォトリソとエッチングプロセスによりビ
アホール１０９を形成する。その後、アクリル系の感光
性樹脂を塗布して平坦化膜１２９を約５μｍの厚さに作
成し、フォトリソとエッチングにより同様にビアホール
１０９を形成する。この時、駆動回路部のバス配線１０
８との接続部が開口するようにパターン形成することは
当然である。さらにその後、透明導電膜１３０としてＩ
ＴＯ(インジウムスズ酸化物)をスパッタリングにより形
成し、画素部及び駆動回路部の接続電極部とのコンタク
トを作成する。Hereinafter, the manufacturing process will be described with reference to the sectional views of the main parts. As shown in FIG. 12A, in the protective film 128, a via hole 109 is formed in a pixel region including a portion connected to the bus wiring 108 of the driver circuit portion by photolithography and an etching process. Thereafter, an acrylic photosensitive resin is applied to form a flattening film 129 having a thickness of about 5 μm, and a via hole 109 is similarly formed by photolithography and etching. At this time, the bus wiring 10 of the drive circuit section
It is natural that a pattern is formed so that the connection portion with 8 is opened. After that, as the transparent conductive film 130, I
TO (indium tin oxide) is formed by sputtering, and a contact with a connection electrode portion of a pixel portion and a driving circuit portion is formed.
【０１０４】次に、図１２(Ｂ)に示すようにバス配線を
スクリーン印刷で印刷形成する。その後図１２(Ｃ)に示
すように、バス配線１０８を保護するためにアクリル系
樹脂をスクリーン印刷して印刷保護膜１３２を形成して
液晶表示装置が完成する。Next, as shown in FIG. 12B, the bus wiring is formed by screen printing. Thereafter, as shown in FIG. 12C, an acrylic resin is screen-printed to protect the bus wiring 108 to form a print protection film 132, thereby completing the liquid crystal display device.
【０１０５】本形態ではバス配線１０８の層間絶縁膜と
して高開口率化のために作成する平坦化膜を用い、かつ
駆動回路部の接続電極とのコンタクトを透明導電膜で行
っているため、バス配線では駆動回路部の接続電極と直
接コンタクトさせる必要がなく、ビアホールはフォトリ
ソで加工して十分小さくでき、より小型化と接続電極部
との信頼性の高いコンタクトを得られることが特徴であ
る。In this embodiment, a flattening film formed for increasing the aperture ratio is used as the interlayer insulating film of the bus wiring 108, and the contact with the connection electrode of the drive circuit portion is made of a transparent conductive film. The wiring does not need to be in direct contact with the connection electrode of the drive circuit portion, and the via hole can be processed by photolithography and can be made sufficiently small, so that the downsizing and the highly reliable contact with the connection electrode portion can be obtained.
【０１０６】なお、本形態ではトップゲート型構造の液
晶表示装置を例にして説明したが、本発明の実施形態は
トップゲート型構造に限定されるものではなく、ボトム
ゲート構造でも同様に実現されることは説明するまでも
ない。Although the liquid crystal display device having the top gate structure has been described as an example in the present embodiment, the embodiment of the present invention is not limited to the top gate structure, but can be similarly realized with a bottom gate structure. Needless to say.
【０１０７】また、バス配線として銀ペーストを用いた
が、約４００℃以下で硬化可能な材料でシート抵抗が約
０．０５ｍΩ／□程度以下であれば、銅、金、あるいは
これらの合金等色々な導電材料が使用可能である。Although silver paste is used for the bus wiring, if the material is curable at about 400 ° C. or less and has a sheet resistance of about 0.05 mΩ / □ or less, various materials such as copper, gold, and alloys thereof are used. Various conductive materials can be used.
【０１０８】また、さらにスクリーン印刷を例に説明し
たが、印刷手法としてスクリーン印刷に限定されるもの
でなく、描画方式、凹版印刷方式やインクジェット印刷
方式等も使用可能である。Further, although screen printing has been described as an example, the printing method is not limited to screen printing, but a drawing method, an intaglio printing method, an inkjet printing method, or the like can also be used.
【０１０９】また更に、印刷層間絶縁膜としてもポリイ
ミド系材料だけでなく、上記実施形態でも説明したよう
にアクリル系感光性樹脂等４００℃以下の温度で硬化で
き、かつ印刷あるいは塗布形成できる材料であれば特に
制約はない。Furthermore, not only the polyimide-based material but also a material which can be cured at a temperature of 400 ° C. or less, and can be printed or coated and formed at a temperature of 400 ° C. or less, such as an acrylic photosensitive resin as described in the above embodiment, as the printing interlayer insulating film. There are no particular restrictions.
【０１１０】本発明の実施の形態では、バス配線の保護
のために印刷保護膜を形成してより信頼性の高い液晶装
置を作成する方式について説明したが、これは本発明の
特許としての必須要件ではないことを付け加えておく。In the embodiment of the present invention, a method of forming a print protective film for protecting bus wirings to produce a more reliable liquid crystal device has been described. However, this is an essential method as a patent of the present invention. Note that this is not a requirement.
【０１１１】また、上記の例では液晶表示装置について
説明したけれども、本発明は、ＰＤＰ（Plasma Dischar
ge Panel）やＥＬ（Electro Luminescent）等の発光型
マトリクスパネルを備えた表示装置にも適用することが
できる。Although the liquid crystal display device has been described in the above example, the present invention relates to a plasma display device (PDP).
The present invention can also be applied to a display device having a light-emitting matrix panel such as a ge Panel) or an EL (Electro Luminescent).
【０１１２】［第３の発明群］第３の発明群は、アクテ
ィブマトリックス基板内にバス配線を埋め込むことを特
徴とするものである。以下に、第３の発明群の具体的な
構成を実施の形態３−１〜実施の形態３−６を例示して
説明する。[Third Invention Group] A third invention group is characterized by embedding bus wiring in an active matrix substrate. Hereinafter, a specific configuration of the third invention group will be described with reference to Embodiments 3-1 to 3-6.
【０１１３】（実施の形態３−１）図１３は実施の形態
３−１に係る液晶表示装置の構成を示す平面図であり、
図１４は液晶表示装置の回路図である。実施の形態３−
１として、表示画素数が１０２４×７６８（いわゆるＸ
ＧＡモード）、画素サイズが５７μｍ角で、赤、緑、お
よび黄のアナログ画像信号が入力されてカラー画像を表
示する１２．１インチ型の液晶表示装置について説明す
る。なお、本実施の形態３−１の液晶表示装置では、上
記の第１の発明群及び第２の発明群と同様に駆動回路が
多結晶シリコン半導体層で構成された内蔵駆動回路一体
型の液晶表示装置である。(Embodiment 3-1) FIG. 13 is a plan view showing a configuration of a liquid crystal display device according to Embodiment 3-1.
FIG. 14 is a circuit diagram of the liquid crystal display device. Embodiment 3
Assuming that the number of display pixels is 1024 × 768 (so-called X
GA mode), a 12.1-inch liquid crystal display device having a pixel size of 57 μm square and receiving a red, green, and yellow analog image signal and displaying a color image will be described. Note that, in the liquid crystal display device of Embodiment 3-1 as in the first invention group and the second invention group, a liquid crystal of a built-in drive circuit integrated type in which the drive circuit is formed of a polycrystalline silicon semiconductor layer. A display device.
【０１１４】この液晶表示装置は、図１３に示すよう
に、アクティブマトリックス基板２１２と、対向基板２
１３と、基板２１２，２１３間に配置された液晶層２１
１と、基板２１２，２１３の両側に配置された偏光板２
１４，２１５と、偏光板２１４の外方側に配置されたバ
ックライト２１６とを有する。上記対向基板２１３はガ
ラス基板である。この対向基板２１３の内側面には、マ
イクロカラーフィルタ２１７、および対向電極２１８が
形成されている。一方、アクティブマトリックス基板２
１２は、ガラス基板２１０上に、薄膜トランジスタで構
成されるマトリックスアレイを備えた液晶表示部２２１
と、液晶表示部２２１を駆動する駆動回路２２４〜２２
６とが形成されて構成されている。具体的説明すれば、
アクティブマトリックス基板２１２の液晶表示部２２１
には、各画素に対応して、画素スイッチングＴＦＴ（薄
膜トランジスタ）２２２、および画素電極２２３が形成
されている。また、アクティブマトリックス基板２１２
における液晶表示部２２１の周辺部には、駆動回路２２
４〜２２６が設けられている。As shown in FIG. 13, this liquid crystal display device has an active matrix substrate 212 and a counter substrate 2.
13 and a liquid crystal layer 21 disposed between the substrates 212 and 213.
1 and polarizing plates 2 arranged on both sides of substrates 212 and 213
14, 215, and a backlight 216 disposed outside the polarizing plate 214. The counter substrate 213 is a glass substrate. On the inner surface of the counter substrate 213, a micro color filter 217 and a counter electrode 218 are formed. On the other hand, the active matrix substrate 2
Reference numeral 12 denotes a liquid crystal display unit 221 having a matrix array formed of thin film transistors on a glass substrate 210.
And drive circuits 224 to 22 for driving the liquid crystal display unit 221
6 are formed. To be specific,
Liquid crystal display unit 221 of active matrix substrate 212
A pixel switching TFT (thin film transistor) 222 and a pixel electrode 223 are formed corresponding to each pixel. In addition, the active matrix substrate 212
In the peripheral portion of the liquid crystal display unit 221 in FIG.
4 to 226 are provided.
【０１１５】上記駆動回路２２４は、図１４に示すよう
に、シフトレジスタ２３１、およびバッファ２３２を備
え、走査信号線（ゲートライン）２３３を介して画素ス
イッチングＴＦＴ２２２のゲート電極に接続され、クロ
ック信号ＣＬｘ、反転クロック信号ＣＬｘ＊、およびス
タートパルス（垂直同期信号）ＳＴｖに応じて、各走査
信号線３３に順次走査信号パルスを出力するようになっ
ている。As shown in FIG. 14, the drive circuit 224 includes a shift register 231 and a buffer 232, is connected to a gate electrode of the pixel switching TFT 222 via a scanning signal line (gate line) 233, and outputs a clock signal CLx The scanning signal pulse is sequentially output to each scanning signal line 33 according to the inverted clock signal CLx * and the start pulse (vertical synchronization signal) STv.
【０１１６】一方、駆動回路２５は、４組のシフトレジ
スタ２３４〜２３７、バッファ２３８、およびアナログ
スイッチ（トランスファゲート）２３９を備え、画像信
号線（ソースライン）２４０、および画素スイッチング
ＴＦＴ２２２を介して、表示画面左右方向の奇数番目の
画素電極２２３に画像信号電圧を印加するようになって
いる。また、駆動回路２２６は、駆動回路２２５と同様
の構成を有し、画像信号線２４１を介して、偶数番目の
画素電極２２３に画像信号電圧を印加するようになって
いる。なお、駆動回路２２６の構成および動作は、駆動
回路２２５と同様であるため、以下、主として駆動回路
２２５についてのみ説明し、駆動回路２２６についての
詳細な説明は省略する。On the other hand, the drive circuit 25 is provided with four sets of shift registers 234 to 237, a buffer 238, and an analog switch (transfer gate) 239, and via an image signal line (source line) 240 and a pixel switching TFT 222, An image signal voltage is applied to the odd-numbered pixel electrodes 223 in the horizontal direction of the display screen. The driving circuit 226 has a configuration similar to that of the driving circuit 225, and applies an image signal voltage to the even-numbered pixel electrodes 223 via the image signal line 241. Note that the configuration and operation of the driving circuit 226 are the same as those of the driving circuit 225, and thus only the driving circuit 225 will be described below, and detailed description of the driving circuit 226 will be omitted.
【０１１７】駆動回路２２５のシフトレジスタ２３４〜
２３７は、それぞれ、図１５に示すように複数のパスゲ
ート（３ステートバッファ）２４２、およびインバータ
２４３から構成され、図１６に示すように、クロック信
号ＣＬ１〜ＣＬ４、反転クロック信号ＣＬ１＊〜ＣＬ４
＊、およびスタートパルス（水平同期信号）ＳＴｈに応
じて、パルス幅が２００ｎｓで５０ｎｓずつ位相のずれ
た（１５０ｎｓずつオーバラップした）パルス信号を順
次シフトして出力するようになっている。The shift registers 234 to 234 of the drive circuit 225
237 each include a plurality of pass gates (3-state buffers) 242 and inverters 243 as shown in FIG. 15, and as shown in FIG. 16, clock signals CL1 to CL4 and inverted clock signals CL1 * to CL4.
In response to * and the start pulse (horizontal synchronization signal) STh, pulse signals having a pulse width of 200 ns and a phase shift of 50 ns (overlapping by 150 ns) are sequentially shifted and output.
【０１１８】また、駆動回路２２５のアナログスイッチ
２３９は、シフトレジスタ２３４〜２３７から出力され
るパルス信号に応じて、アナログ画像信号線Ｄ０〜Ｄ２
から入力される画像信号電圧を画像信号線２４０に出力
するようになっている。ここで、シフトレジスタ２３４
…からは、前述のように１５０ｎｓずつオーバラップし
たパルス信号が出力され、アナログスイッチ２３９から
は、上記オーバラップ期間に４本ずつの画像信号線２４
０に同一の画像信号が出力されることにより、各画素電
極２２３と対向電極２１８との間には、各パルス信号の
最初の１５０ｎｓの期間にプリチャージが行われた後、
最後の５０ｎｓの期間に出力される画像信号に応じた電
荷が蓄積される。すなわち、シフトレジスタ２３４〜２
３７が４組に分割されることにより、ドットクロックが
５０ｎｓの場合と同等の速度（一定のフレーム周期）
で、図１７に示すように、実質的に２００ｎｓの書き込
み時間が得られ、画素数が多くても確実に画像信号の書
き込みが行われるようになっている。The analog switch 239 of the drive circuit 225 is connected to the analog image signal lines D0 to D2 in accordance with the pulse signals output from the shift registers 234 to 237.
Is output to the image signal line 240. Here, the shift register 234
.. Output a pulse signal overlapping by 150 ns as described above, and the analog switch 239 outputs four image signal lines 24 during the overlap period.
Since the same image signal is output at 0, a precharge is performed between each pixel electrode 223 and the counter electrode 218 during the first 150 ns of each pulse signal.
Charges corresponding to the image signals output in the last 50 ns are accumulated. That is, the shift registers 234-2
By dividing 37 into four sets, the same speed (constant frame period) as when the dot clock is 50 ns
As shown in FIG. 17, a writing time of substantially 200 ns can be obtained, and writing of an image signal can be performed reliably even if the number of pixels is large.
【０１１９】また、上記駆動回路２２５に電源電圧を供
給するバス配線としての＋Ｖ電源ライン２５１及び−Ｖ
電源ライン２５２は、ガラス基板２１０に埋め込まれた
構造となっている。なお、駆動回路２２６に関するバス
配線としての＋Ｖ電源ライン２５３及び−Ｖ電源ライン
２５４も、電源ライン２５１，ライン２５２と同様にガ
ラス基板２１０に埋め込まれた構造となっている。以下
の説明においては、「電源ライン」とは、駆動回路部に
含まれる各回路素子に電源をそれぞれ供給する個別配線
網ではなく、個別配線網に共通に接続されるバス配線を
意味する用語として用いる。Further, a + V power supply line 251 as a bus wiring for supplying a power supply voltage to the drive circuit 225 and a -V
The power supply line 252 has a structure embedded in the glass substrate 210. Note that the + V power supply line 253 and the −V power supply line 254 as the bus wiring for the drive circuit 226 are also embedded in the glass substrate 210 like the power supply lines 251 and 252. In the following description, the term “power supply line” is not a separate wiring network for supplying power to each circuit element included in the drive circuit unit, but a bus wire commonly connected to the separate wiring network. Used.
【０１２０】なお、駆動回路２２４に関する電源ライン
については、電圧低下が駆動回路２２５，２２６程問題
とならないため、本実施の形態では埋め込み配線構造と
していないが、勿論、駆動回路２２４に関する電源ライ
ンについても埋め込み配線構造とするのが望ましい。Note that the power supply line for the drive circuit 224 does not have a buried wiring structure in this embodiment because the voltage drop is not as problematic as the drive circuits 225 and 226. Of course, the power supply line for the drive circuit 224 is also It is desirable to have a buried wiring structure.
【０１２１】このように電源ラインを埋め込み配線構造
とすることが、本発明の主たる特徴である。以下、図１
８〜図２１を参照して、この埋め込み配線構造について
説明する。The main feature of the present invention is that the power supply line has a buried wiring structure. Hereinafter, FIG.
The embedded wiring structure will be described with reference to FIGS.
【０１２２】なお、図１８はアクティブマトリックス基
板２１２の簡略化した平面図であり、図１９は図１８の
Ｘ１−Ｘ１矢視断面図であり、図２０は図１８のＸ２−
Ｘ２矢視断面図であり、図２１は図１８のＸ３−Ｘ３矢
視断面図である。FIG. 18 is a simplified plan view of the active matrix substrate 212, FIG. 19 is a sectional view taken along the line X1-X1 of FIG. 18, and FIG.
FIG. 21 is a sectional view taken along arrow X2, and FIG. 21 is a sectional view taken along arrow X3-X3 in FIG.
【０１２３】ガラス基板２１０の両側周辺部には、凹溝
２６０，２６１；２６２，２６３が形成されている。こ
の凹溝２６０，２６１は駆動回路２２５に近接して一直
線状に延びており、凹溝２６２，２６３は駆動回路２２
６に近接して一直線状に延びている。そして、凹溝２６
０には＋Ｖ電源ライン２５１として機能する金属配線が
埋め込まれ、凹溝２６１には−Ｖ電源ライン２５２とし
て機能する金属配線が埋め込まれ、凹溝２６２には＋Ｖ
電源ライン２５３として機能する金属配線が埋め込ま
れ、凹溝２６３には−Ｖ電源ライン２５４として機能す
る金属配線が埋め込まれている。そして、＋Ｖ電源ライ
ン２５１は接続電極２６６…を介して駆動回路２２５
（正確には駆動回路２２５の電源供給用電極パッド）と
接続されており、−Ｖ電源ライン２５２は接続電極２６
５…を介して駆動回路２２５（正確には駆動回路２２５
の電源供給用電極パッド）と接続されており、これによ
り駆動回路２２５に電源が供給されるように構成されて
いる。また、同様に、＋Ｖ電源ライン２５３は接続電極
２６７…を介して駆動回路２２６（正確には駆動回路２
２５の電源供給用電極パッド）と接続されており、−Ｖ
電源ライン２５４は接続電極２６８…を介して駆動回路
２２６（正確には駆動回路２２５の電源供給用電極パッ
ド）と接続されており、これにより駆動回路２２６に電
源が供給されるように構成されている。なお、金属配線
の表面には絶縁層２７７（図２０及び図２１参照）が形
成されており、これにより接続電極２６６が電源ライン
２５２と接触することが防止されている。このような絶
縁層２７７は、図示しないが、電源ライン２５３，２５
４に関しても設けられており、接続電極６７が電源ライ
ン２５４と接触することが防止されている。At the peripheral portions on both sides of the glass substrate 210, concave grooves 260, 261; 262, 263 are formed. The grooves 260 and 261 extend linearly in proximity to the drive circuit 225, and the grooves 262 and 263 correspond to the drive circuit 22.
6 and extend in a straight line. And the concave groove 26
A metal wiring functioning as a + V power supply line 251 is buried in 0, a metal wiring functioning as a −V power supply line 252 is buried in the concave groove 261, and + V is formed in the concave groove 262.
A metal wiring functioning as the power supply line 253 is embedded, and a metal wiring functioning as the -V power supply line 254 is embedded in the concave groove 263. The + V power supply line 251 is connected to the drive circuit 225 through the connection electrodes 266.
(Exactly, the power supply electrode pad of the drive circuit 225), and the -V power supply line 252 is connected to the connection electrode 26.
5 through the drive circuit 225 (more precisely, the drive circuit 225
(Power supply electrode pads), whereby power is supplied to the drive circuit 225. Similarly, the + V power supply line 253 is connected to the driving circuit 226 (more precisely, the driving circuit 2
25 power supply electrode pads).
The power supply line 254 is connected to the drive circuit 226 (more precisely, a power supply electrode pad of the drive circuit 225) via the connection electrode 268..., So that power is supplied to the drive circuit 226. I have. Note that an insulating layer 277 (see FIGS. 20 and 21) is formed on the surface of the metal wiring, thereby preventing the connection electrode 266 from coming into contact with the power supply line 252. Although not shown, such an insulating layer 277 may be provided on the power supply lines 253, 25
4, the connection electrode 67 is prevented from contacting the power supply line 254.
【０１２４】なお、図２２に示すように電源ライン２５
１，２５２の同一位置から接続電極２６６，２６５を介
して、電源ライン２５１，２５２を電源供給用電極パッ
ド２２５ａ，２２５ｂと接続するように構成してもよ
い。Note that, as shown in FIG.
The power supply lines 251 and 252 may be connected to the power supply electrode pads 225a and 225b from the same positions 1 and 252 via the connection electrodes 266 and 265.
【０１２５】このように電源ラインを埋め込み配線構造
とすることにより、以下の効果を奏する。The following effects can be obtained by burying the power supply line in the wiring structure.
【０１２６】凹溝の深さを大きくして金属配線層の膜
厚を大きくすることにより、電源ラインの配線抵抗を
０．１オーム程度にすることが容易にできるので、シフ
トレジスタ２３４…等に１６０ｍＡ程度の貫通電流が流
れても、電源電圧の電圧降下を小さく抑え、駆動回路２
２５を確実に動作させることができる。なお、参考まで
に述べると、例えば基板表面に薄膜状の電源ラインを形
成して抵抗値を小さくする場合には、基板周辺部の面積
を大きくする必要があり、そのため、狭額縁化の液晶表
示パネルを得ることができない。この点に関して、本実
施の形態では、周辺部分の面積を増加させることなく電
源ラインの抵抗値を下げることができるので、狭額縁化
の液晶表示パネルを実現することが可能となる。By increasing the depth of the groove and increasing the thickness of the metal wiring layer, the wiring resistance of the power supply line can be easily reduced to about 0.1 ohm. Even if a through current of about 160 mA flows, the voltage drop of the power supply voltage is kept small, and the driving circuit 2
25 can be reliably operated. For reference, for example, when forming a thin-film power supply line on the substrate surface to reduce the resistance, it is necessary to increase the area of the peripheral portion of the substrate. I can't get a panel. In this regard, in this embodiment, the resistance value of the power supply line can be reduced without increasing the area of the peripheral portion, so that a liquid crystal display panel with a narrower frame can be realized.
【０１２７】また、金属配線層の膜厚を大きくして
も、金属配線層が基板内に埋め込まれた構造であるた
め、電源ラインが基板表面から突出していない。従っ
て、金属配線層と駆動回路を接続する接続配線や、これ
らを被覆して形成される絶縁層に、段差が生じることが
なく、アクティブマトリックス基板表面の平坦化がなさ
れている。従って、セルギャップの均一性が維持され、
表示特性の劣化を招くこともない。なお、参考までに述
べると、単に電源ラインの抵抗値を下げるためであれ
ば、基板上で膜厚の大きい金属配線層を形成すればよ
い。しかし、このような場合には、電源ラインを構成す
る金属配線層が基板表面から大きく突出した形状となる
ため、金属配線層と駆動回路を接続する接続配線や、こ
れらを被覆して形成される絶縁層に、段差が生じる。そ
して、このことに起因して、基板と基板を貼り合わせて
セルギャップを一定値にすべく基板両側から押圧する際
に、基板に撓みが生じてセルギャップが基板面内で均一
に維持されなくなる。この点に関して、本実施の形態で
は、上記したように金属配線層が埋め込み構造となって
いるため、基板表面の平坦化が達成され、セルギャップ
の均一性が維持されることになる。Further, even if the thickness of the metal wiring layer is increased, the power supply line does not protrude from the substrate surface because of the structure in which the metal wiring layer is embedded in the substrate. Therefore, there is no step in the connection wiring connecting the metal wiring layer and the drive circuit, or in the insulating layer formed by covering these, and the surface of the active matrix substrate is flattened. Therefore, the uniformity of the cell gap is maintained,
The display characteristics do not deteriorate. Note that, for reference, a metal wiring layer having a large thickness may be formed on a substrate only to reduce the resistance value of the power supply line. However, in such a case, since the metal wiring layer forming the power supply line has a shape that protrudes greatly from the surface of the substrate, it is formed by connecting the metal wiring layer and the driving circuit, or by covering these. A step occurs in the insulating layer. Due to this, when the substrates are bonded to each other and pressed from both sides of the substrate in order to keep the cell gap at a constant value, the substrate is bent and the cell gap is not maintained uniformly in the substrate surface. . In this regard, in this embodiment, since the metal wiring layer has the buried structure as described above, the substrate surface is flattened, and the uniformity of the cell gap is maintained.
【０１２８】なお、金属配線層の膜厚は、電源電圧や液
晶表示パネルの大きさを考慮して設定すればよい。Note that the thickness of the metal wiring layer may be set in consideration of the power supply voltage and the size of the liquid crystal display panel.
【０１２９】次いで、上記埋め込み電極構造の製造方法
について説明する。Next, a method for manufacturing the above embedded electrode structure will be described.
【０１３０】（１）先ず、図２３（１）に示すように、
駆動回路２２４〜２２６や液晶表示部２２１が形成され
たガラス基板２１０上に全面を覆ってレジスト２７０を
塗布する。(1) First, as shown in FIG.
A resist 270 is applied over the entire surface of the glass substrate 210 on which the driving circuits 224 to 226 and the liquid crystal display portion 221 are formed.
【０１３１】（２）次いで、図２３（２）に示すよう
に、ガラス基板２１０上の窪みを作成する部分のレジス
ト２７０を除去する。(2) Next, as shown in FIG. 23 (2), the resist 270 at the portion where the depression is formed on the glass substrate 210 is removed.
【０１３２】（３）次いで、図２３（３）に示すよう
に、弗酸２％、グリセリン８％を含む水溶液を用いて約
２分間エッチングを行い、深さ約１５００ｎｍの窪みを
作る。続いてスパッタによりＡｌからなる金属膜７５を
１５００ｎｍの厚さで形成する。(3) Next, as shown in FIG. 23 (3), etching is performed for about 2 minutes using an aqueous solution containing 2% of hydrofluoric acid and 8% of glycerin to form a dent having a depth of about 1500 nm. Subsequently, a metal film 75 made of Al is formed to a thickness of 1500 nm by sputtering.
【０１３３】（４）次いで、図２３（４）に示すよう
に、レジスト２７０を剥離する。これにより、電源ライ
ン２５１〜２５４に相当する金属配線２７６が、凹溝２
６０〜２６３に埋め込まれた状態が得られる。(4) Next, as shown in FIG. 23 (4), the resist 270 is peeled off. As a result, the metal wiring 276 corresponding to the power supply lines 251 to 254 is
A state embedded in 60 to 263 is obtained.
【０１３４】（５）次いで、フォトリソグラフィー法に
より、図２０及び図２１に示すように絶縁膜２７７及び
コンタクトホール２７８を形成し、埋め込まれた金属配
線と駆動回路とを接続する接続電極２６５〜２６８を形
成する。これにより、図２３（５）に示すように、電源
ライン２５１〜２５４が埋め込まれたアクティブマトリ
ックス基板２１２が作製される。(5) Next, as shown in FIGS. 20 and 21, an insulating film 277 and a contact hole 278 are formed by photolithography, and connection electrodes 265 to 268 for connecting the embedded metal wiring and the driving circuit. To form Thereby, as shown in FIG. 23 (5), the active matrix substrate 212 in which the power supply lines 251 to 254 are embedded is manufactured.
【０１３５】また、埋め込まれる金属材料は、Ａｌのほ
かにＮｉ、Ｃｒ、Ｍｏ、Ｔａなどを使用するようにして
もよい。As the metal material to be embedded, Ni, Cr, Mo, Ta, or the like may be used in addition to Al.
【０１３６】（実施の形態３−２）実施の形態３−２に
よる製造プロセスを示す。基本的な回路構成及びＴＦＴ
をガラス基板上に作成するプロセスは実施形態３−１と
同一である。但し、実施の形態３−１では、エッチング
液を用いた化学的エッチング法により凹溝を形成するよ
うにしたけれども、本実施の形態３−２ではサンドブラ
スト法により凹溝を形成するようにした点が相違する。
以下、図２４を参照して、具体的に説明する。(Embodiment 3-2) A manufacturing process according to an embodiment 3-2 will be described. Basic circuit configuration and TFT
Is formed on a glass substrate in the same manner as in Embodiment 3-1. However, in Embodiment 3-1 the concave groove is formed by a chemical etching method using an etchant, but in Embodiment 3-2, the concave groove is formed by a sandblast method. Are different.
Hereinafter, a specific description will be given with reference to FIG.
【０１３７】（１）先ず、図２４（１）に示すように、
駆動回路２２４〜２２６や液晶表示部２１が形成された
ガラス基板２１０上に全面を覆ってレジスト２７０を塗
布する。(1) First, as shown in FIG.
A resist 270 is applied over the entire surface of the glass substrate 210 on which the driving circuits 224 to 226 and the liquid crystal display unit 21 are formed.
【０１３８】（２）次いで、図２４（２）に示すよう
に、ガラス基板２１０上の窪みを作成する部分のレジス
ト２７０を除去する。(2) Next, as shown in FIG. 24 (2), the resist 270 at the portion where the depression is formed on the glass substrate 210 is removed.
【０１３９】（３）次いで、図２４（３）に示すよう
に、レジスト２７０をマスクとして硬質粒子を斜め方向
から吹きつけるサンドブラスト法を用いて約２分間エッ
チングを行う。これにより、ガラス基板２１０において
レジストパターンのレジスト部分に覆われていない部分
は、吹き付けられた細かい硬質粒子で埋削され、深さ約
１５００ｎｍの窪み（凹溝２６０〜２６３に相当する）
が形成される。(3) Next, as shown in FIG. 24 (3), etching is performed for about 2 minutes using a sand blast method in which hard particles are sprayed obliquely using the resist 270 as a mask. As a result, portions of the glass substrate 210 that are not covered by the resist portion of the resist pattern are buried with fine hard particles that have been sprayed, and have a depth of about 1500 nm (corresponding to the grooves 260 to 263).
Is formed.
【０１４０】（４）次いで、図２４（４）に示すよう
に、スパッタ法により、Ａｌからなる金属層２７５を１
５００ｎｍの厚さで形成する。(4) Then, as shown in FIG. 24 (4), a metal layer 275 made of Al is
It is formed with a thickness of 500 nm.
【０１４１】（５）次いで、図２４（５）に示すよう
に、レジスト２７０を剥離する。これにより、電源ライ
ン２５１〜２５４に相当する金属配線２７６が、凹溝２
６０〜２６３に埋め込まれた状態が得られる。(5) Next, as shown in FIG. 24 (5), the resist 270 is peeled off. As a result, the metal wiring 276 corresponding to the power supply lines 251 to 254 is
A state embedded in 60 to 263 is obtained.
【０１４２】（６）次いで、フォトリソグラフィー法に
より、図２０及び図２１に示すように絶縁膜２７７及び
コンタクトホール２７８を形成し、埋め込まれた金属配
線と駆動回路とを接続する接続電極２６５〜２６８を形
成する。これにより、図２４（６）に示すように、電源
ライン２５１〜２５４が埋め込まれたアクティブマトリ
ックス基板２１２が作製される。(6) Next, as shown in FIGS. 20 and 21, an insulating film 277 and a contact hole 278 are formed by photolithography, and connection electrodes 265 to 268 for connecting the embedded metal wiring and the drive circuit. To form Thereby, as shown in FIG. 24 (6), an active matrix substrate 212 in which the power supply lines 251 to 254 are embedded is manufactured.
【０１４３】このように本実施の形態２では、凹溝をサ
ンドブラスト法により形成するようにしたので、エッチ
ング溶液を用いて凹溝を形成する実施の形態３−１に比
べて、エッチングレートが１桁以上高く、処理速度が速
いというメリットがある。なお、加工精度面からは、実
施の形態３−１の方が、実施の形態３−２より良好であ
る。従って、実施の形態３−１による化学的エッチング
法によれば、凹溝の深さ方向による制御性が高く、任意
の深さにコントロールすることが可能となる。よって、
製造プロセスに要する時間の短縮化を重視する場合は、
実施の形態３−２のような物理的エッチング法を用い、
凹溝の深さの精度を重視する場合は実施の形態３−１の
ように化学的エッチング法を使用すればよい。As described above, in the second embodiment, the grooves are formed by the sand blast method, so that the etching rate is 1 compared with the embodiment 3-1 in which the grooves are formed using an etching solution. There is an advantage that the processing speed is high by more than an order of magnitude. In addition, from the viewpoint of processing accuracy, the embodiment 3-1 is better than the embodiment 3-2. Therefore, according to the chemical etching method according to the embodiment 3-1, the controllability in the depth direction of the concave groove is high, and it is possible to control the groove to an arbitrary depth. Therefore,
If your focus is on reducing the time required for the manufacturing process,
Using a physical etching method as in Embodiment 3-2,
When importance is attached to the accuracy of the depth of the concave groove, a chemical etching method may be used as in Embodiment 3-1.
【０１４４】（実施の形態３−３）図２５は実施の形態
３に係るアクティブマトリックス基板の簡略化した断面
図である。前述の実施の形態３−１及び３−２は、ガラ
ス基板をエッチングあるいはサンドブラスト法により直
接加工したものである。これに対し、本実施の形態３−
３ではガラス基板２１０を加工せず、樹脂２８０を基板
上に塗布しこの樹脂２８０内に金属配線２７６を埋め込
むようにしたものである。なお、電源ライン２５２に相
当する金属配線２７６と駆動回路２２５との間には、絶
縁層（図２５では図示していない）が設けられており、
この絶縁層に形成されているコンタクトホールを挿通す
る接続電極２６５（図２５では図示していない）を介し
て電源ライン２５２と駆動回路２２５が接続されてい
る。また、電源ライン２５２，２５１に相当する金属配
線２７６，２７６の表面には、絶縁層（図２５では図示
していない）が形成されており、この絶縁層に形成され
ているコンタクトホールを挿通する接続電極２６６（図
２５では図示していない）を介して電源ライン２５１と
駆動回路２２５が接続されている。このような電源ライ
ン２５２，２５１に関する構造は、電源ライン２５２，
２５１に関しても設けられている。従って、接続電極２
６６が電源ライン２５２に接触することはなく、また、
接続電極２６７が電源ライン２５４に接触することはな
い。(Embodiment 3-3) FIG. 25 is a simplified cross-sectional view of an active matrix substrate according to Embodiment 3. In Embodiments 3-1 and 3-2 described above, a glass substrate is directly processed by etching or sandblasting. On the other hand, Embodiment 3
In No. 3, resin 280 is applied on the substrate without processing the glass substrate 210, and metal wiring 276 is embedded in the resin 280. Note that an insulating layer (not shown in FIG. 25) is provided between the metal wiring 276 corresponding to the power supply line 252 and the driving circuit 225.
The power supply line 252 and the drive circuit 225 are connected via a connection electrode 265 (not shown in FIG. 25) that passes through a contact hole formed in the insulating layer. Further, an insulating layer (not shown in FIG. 25) is formed on the surface of metal wirings 276 and 276 corresponding to power supply lines 252 and 251, and a contact hole formed in the insulating layer is inserted. The power supply line 251 and the drive circuit 225 are connected via the connection electrode 266 (not shown in FIG. 25). The structure related to the power supply lines 252 and 251
251 is also provided. Therefore, the connection electrode 2
66 does not contact the power supply line 252, and
The connection electrode 267 does not contact the power supply line 254.
【０１４５】このような構成の埋め込み配線構造であっ
ても、実施の形態３−１及び３−２と同様に電源ライン
２５１〜２５４の抵抗値を小さくすることができると共
に、樹脂層２８０が平坦化層の役割を果たすため、セル
ギャップを均一に保持することが可能となる。なお、後
述する実施の形態３−４〜３−６も、基本的には本実施
の形態３−３と同様に、ガラス基板上に樹脂層が形成さ
れ、この樹脂層内に電源ラインを構成する金属配線が埋
め込まれた構造となっている。従って、後述する実施の
形態３−４〜３−６においても、実施の形態３−３と同
様に電源ラインの抵抗値を小さくできると共に、セルギ
ャップを均一に保持することが可能となる。Even with the buried wiring structure having such a structure, the resistance values of power supply lines 251 to 254 can be reduced as in the case of the embodiments 3-1 and 3-2, and the resin layer 280 has a flat surface. Because of the role of the oxide layer, the cell gap can be kept uniform. In Embodiments 3-4 to 3-6 to be described later, a resin layer is formed on a glass substrate and a power supply line is formed in the resin layer, basically in the same manner as in Embodiment 3-3. Metal wiring is embedded. Therefore, also in Embodiments 3-4 to 3-6 to be described later, it is possible to reduce the resistance value of the power supply line and maintain a uniform cell gap similarly to Embodiment 3-3.
【０１４６】以下に、埋め込み配線構造の製造方法を図
１３を参照して具体的に説明する。Hereinafter, a method for manufacturing the embedded wiring structure will be specifically described with reference to FIG.
【０１４７】（１）先ず、図２６（１）に示すように、
ガラス基板２１０上に画素電極を含むアクティブマトリ
ックスパターン（液晶表示部２２１に相当する）及び液
晶パネルを駆動するための周辺パターン（駆動回路２２
４〜２２６）を形成した後、感光性のアクリル樹脂２８
０を、たとえばスピン塗布法により１５００ｎｍの膜厚
になるようにガラス基板２１０全面に塗布する。(1) First, as shown in FIG.
An active matrix pattern (corresponding to the liquid crystal display portion 221) including a pixel electrode on a glass substrate 210 and a peripheral pattern for driving a liquid crystal panel (a driving circuit 22).
4 to 226), the photosensitive acrylic resin 28
0 is applied to the entire surface of the glass substrate 210 by, for example, a spin coating method so as to have a thickness of 1500 nm.
【０１４８】（２）次いで、図２６（２）に示すよう
に、露光およびアルカリ現像を行って、駆動部分の周辺
に電源部分を含めた、共通配線部分の溝を残すようにパ
ターニングした。この場合、基板を全面露光（ｇ、ｈ、
ｉ線光源で３００ｍＪ）を行うことにより、感光性のア
クリル樹脂を脱色して透明化した。なお、上記ｇ、ｈ、
ｉ線とは、露光用水銀灯ランプの発光輝線スペクトルで
所定の波長のものをいい、効率を考慮すると、エネルギ
ーの一番強いｉ線を使用するのがよい。(2) Next, as shown in FIG. 26 (2), exposure and alkali development were performed to perform patterning so as to leave a groove of a common wiring portion including a power supply portion around a driving portion. In this case, the substrate is entirely exposed (g, h,
By applying 300 mJ with an i-line light source, the photosensitive acrylic resin was decolorized and made transparent. The above g, h,
The i-line is a light emission line spectrum of a mercury lamp for exposure having a predetermined wavelength, and in consideration of efficiency, it is preferable to use the i-line having the highest energy.
【０１４９】（３）次いで、図２６（３）に示すよう
に、前記樹脂２８０に埋め込むＡｌからなる金属層７５
をスパッタ法により１５００ｎｍの厚さで形成する。(3) Next, as shown in FIG. 26 (3), a metal layer 75 made of Al embedded in the resin 280 is used.
Is formed to a thickness of 1500 nm by a sputtering method.
【０１５０】（４）次いで、図２６（４）に示すよう
に、蒸着した金属層２７５を電源を含む共通電極の配線
パターン及び前記駆動回路に接続するためのパターンと
して残るようにエッチングを除去する。そして、接続電
極２６５，２６６；２６８，２６７及び接続電極２６
５，２６６；２６８，２６７に関連した絶縁層を形成す
る。これにより樹脂２８０内に電源ライン２５１〜２５
４が埋め込まれたアクティブマトリックス基板２１２が
作製される。(4) Next, as shown in FIG. 26 (4), etching is removed so that the deposited metal layer 275 remains as a wiring pattern of a common electrode including a power source and a pattern for connecting to the driving circuit. . Then, the connection electrodes 265, 266;
5,266; 268,267. As a result, the power supply lines 251 to 25
4 is manufactured.
【０１５１】上記製造プロセスによれば、ガラス基板２
１０をエッチングする必要がないので、実施の形態３−
１に比較して加工精度が向上すると共に、埋め込み電極
として形成する金属配線の厚さの制御性が向上する。According to the above manufacturing process, the glass substrate 2
Embodiment 3 because there is no need to etch 10
In addition to the processing accuracy, the controllability of the thickness of the metal wiring formed as the embedded electrode is improved.
【０１５２】（実施の形態３−４）図２７は実施の形態
３−４に係るアクティブマトリックス基板の製造工程図
である。本実施の形態３−４では、スクリーン印刷によ
り周辺の配線パターンを形成することを特徴とする。具
体的には、以下のようにして作製する。(Embodiment 3-4) FIG. 27 is a manufacturing process diagram of an active matrix substrate according to an embodiment 3-4. The present embodiment 3-4 is characterized in that peripheral wiring patterns are formed by screen printing. Specifically, it is produced as follows.
【０１５３】（１）先ず、図２７（１）に示すように、
ガラス基板２１０上に画素電極を含むアクティブマトリ
ックスパターン（液晶表示部２２１）及び液晶パネルを
駆動するための周辺パターン（駆動回路２２４〜２２
６）を形成した後、電源を含む共通配線部として、熱硬
化型の導電性樹脂を用いてスクリーン印刷を行い、電源
ライン２５２，２５４及び接続電極２６５，２６８に相
当する金属層２７６Ａを形成する。次いで、絶縁層（図
示せず）を金属層２７６Ａ上に形成し、次いで、電源ラ
イン２５１，２５３及び接続電極２６５，２６８に相当
する金属層２７６Ａを形成する。これにより、金属層２
７６Ａのうちの接続電極２６６に相当する部分が、電源
ライン２５２に相当する部分と接触することが防止され
る。また、同様に、金属層２７６Ａのうちの接続電極２
６７に相当する部分が、電源ライン２５４に相当する部
分と接触することが防止される。(1) First, as shown in FIG.
An active matrix pattern (liquid crystal display unit 221) including pixel electrodes on a glass substrate 210 and peripheral patterns (driving circuits 224 to 22) for driving a liquid crystal panel
After forming 6), screen printing is performed by using a thermosetting conductive resin as a common wiring portion including a power supply to form a metal layer 276A corresponding to the power supply lines 252 and 254 and the connection electrodes 265 and 268. . Next, an insulating layer (not shown) is formed on the metal layer 276A, and then a metal layer 276A corresponding to the power supply lines 251 and 253 and the connection electrodes 265 and 268 is formed. Thereby, the metal layer 2
The portion corresponding to the connection electrode 266 in the portion 76A is prevented from contacting the portion corresponding to the power supply line 252. Similarly, the connection electrode 2 of the metal layer 276A
The portion corresponding to 67 is prevented from contacting the portion corresponding to power supply line 254.
【０１５４】（２）次いで、図２７（２）に示すよう
に、スクリーン印刷を行った後、１５０℃〜１８０℃の
温度を、この導電性樹脂２７６Ａに加えて硬化させる。
樹脂を硬化させる温度は、樹脂の種類によって調節す
る。(2) Next, as shown in FIG. 27 (2), after screen printing, a temperature of 150 ° C. to 180 ° C. is applied to the conductive resin 276A to be cured.
The temperature at which the resin is cured is adjusted according to the type of the resin.
【０１５５】（３）次いで、図２７（３）に示すよう
に、上記配線を形成した後、絶縁性の樹脂２８０を同様
にスクリーン印刷により配線間に埋め込み平坦化を図
る。(3) Next, as shown in FIG. 27 (3), after forming the wiring, an insulating resin 280 is similarly buried between the wirings by screen printing to flatten the wiring.
【０１５６】このようにスクリーン印刷法を用いること
により、パターン形成に要する時間が短い。また、フォ
トリソグラフィー法に比べて装置コストが極めて安価で
あり、特に大型液晶表示パネル用のアクティブマトリッ
クス基板のように電源ラインの長い場合での処理に適し
ている。更に、精度面においては、フォトリソグラフィ
ー法に比べて劣るけれども、電源ラインなどの高い精度
の要求のない配線パターンに対して有効である。By using the screen printing method as described above, the time required for pattern formation is short. Further, the apparatus cost is extremely low as compared with the photolithography method, and it is particularly suitable for processing when the power supply line is long, such as an active matrix substrate for a large liquid crystal display panel. Further, although it is inferior to the photolithography method in terms of precision, it is effective for wiring patterns that do not require high precision, such as power supply lines.
【０１５７】なお、平坦化膜形成に際しては、スクリー
ン印刷法の他にスピンコート法を用いて平坦化を図るこ
とも可能である。上記プロセスを採用することにより１
μｍ以上の厚みを持った導電性樹脂による配線を容易に
形成できる。In forming the flattening film, the flattening can be achieved by using a spin coating method other than the screen printing method. By adopting the above process, 1
Wiring made of a conductive resin having a thickness of μm or more can be easily formed.
【０１５８】（実施の形態３−５）図１５は実施の形態
３−５に係るアクティブマトリックス基板の製造工程図
である。本実施の形態３−５は、金属配線材料としては
金属細線２８１を使用し、この金属細線を埋め込むこと
を特徴とする。本実施の形態では、金属細線２８１の径
は５０μｍに設定されている。(Embodiment 3-5) FIG. 15 is a manufacturing process diagram of an active matrix substrate according to an embodiment 3-5. The present embodiment 3-5 is characterized in that a thin metal wire 281 is used as a metal wiring material and the thin metal wire is embedded. In the present embodiment, the diameter of the thin metal wire 281 is set to 50 μm.
【０１５９】具体的には、以下のようにして作製する。Specifically, it is manufactured as follows.
【０１６０】（１）先ず、図２８（１）に示すように、
ガラス基板２１０上に画素電極を含むアクティブマトリ
ックスパターン（液晶表示部２２１）及び液晶パネルを
駆動するための周辺パターン（駆動回路２２４〜２２
６）を形成する。(1) First, as shown in FIG.
An active matrix pattern (liquid crystal display unit 221) including pixel electrodes on a glass substrate 210 and peripheral patterns (driving circuits 224 to 22) for driving a liquid crystal panel
6) is formed.
【０１６１】（２）次いで、図２８（２）に示すよう
に、電源ラインに相当する太さ５０μｍの鉄線である金
属細線２８１をガラス基板２１０周辺部に形成する。(2) Next, as shown in FIG. 28 (2), a thin metal wire 281 which is a 50 μm-thick iron wire corresponding to a power supply line is formed around the glass substrate 210.
【０１６２】（３）次いで、図２８（３）に示すよう
に、金属細線２８１と駆動回路２２５，２２６とを接続
する接続電極２６５〜２６８を形成する。なお、接続電
極２６６と電源ライン２５２に相当する金属細線２８１
との間に、絶縁層を形成し、接続電極２６８と電源ライ
ン２５１に相当する金属細線２８１との間に、絶縁層を
形成しておく。(3) Next, as shown in FIG. 28 (3), connection electrodes 265 to 268 connecting the thin metal wires 281 and the drive circuits 225 and 226 are formed. Note that the connection electrode 266 and the thin metal wire 281 corresponding to the power supply line 252 are provided.
, An insulating layer is formed between the connection electrode 268 and the thin metal wire 281 corresponding to the power supply line 251.
【０１６３】（４）次いで、図２８（４）に示すよう
に、絶縁性の樹脂２８０をスクリーン印刷により配線間
に埋め込み平坦化を図る。(4) Next, as shown in FIG. 28 (4), an insulating resin 280 is buried between the wirings by screen printing to achieve flattening.
【０１６４】なお、平坦化膜形成に際しては、スクリー
ン印刷法の他にスピンコート法を用いて平坦化を図るこ
とも可能である。In forming the flattening film, it is also possible to achieve flattening by using a spin coating method in addition to the screen printing method.
【０１６５】また、図２９に示すように、電源ライン２
５１，２５２の同一位置から接続電極２６５，２６６を
介して、電源ライン２５１，２５２を電源供給用電極パ
ッド２２５ａ，２２５ｂと接続するように構成してもよ
い。Also, as shown in FIG.
The power supply lines 251 and 252 may be connected to the power supply electrode pads 225a and 225b from the same positions 51 and 252 via the connection electrodes 265 and 266.
【０１６６】なお、金属細線２８１の材料としては、Ｔ
ｉ、Ｃｒ、金などを用いてもよく、このような材料であ
ればさらに抵抗値を下げることが可能となる。The material of the fine metal wire 281 is T
i, Cr, gold, or the like may be used. With such a material, the resistance value can be further reduced.
【０１６７】このようにして、本実施の形態３−５で
は、予め作製されている金属細線を使用することによ
り、配線パターン作製工程が不要となり、製造工程数の
低減が図れる。また、金属細線の径を変更すれば、電源
ラインの抵抗値を設定できる。従って、予め抵抗値が設
定されてい金属細線を選択すれば、希望する抵抗値が得
られる。そのため、抵抗値の変更が容易である。また、
製造コトスも安価である。As described above, in the present embodiment 3-5, the use of the thin metal wires that have been manufactured in advance eliminates the need for the wiring pattern manufacturing step, thereby reducing the number of manufacturing steps. Further, by changing the diameter of the thin metal wire, the resistance value of the power supply line can be set. Therefore, if a thin metal wire having a preset resistance value is selected, a desired resistance value can be obtained. Therefore, the resistance value can be easily changed. Also,
Manufacturing costs are also inexpensive.
【０１６８】（実施の形態３−６）図３０は実施の形態
３−６に係るアクティブマトリックス基板の製造工程図
である。実施形態３−６の特徴は、アクティブマトリッ
クスアレイが形成されているガラス基板２１０周辺に、
メッキ工法にてバス配線の厚膜を形成したことを特徴と
する。このようなメッキ工法により、低抵抗金属を含む
積層配線構造を形成することができ、この結果、更に電
源ラインの低抵抗化を実現することができる。なお、電
源ライン２５２，２５４に相当する金属配線厚膜の最下
層に位置する銅箔層２９０と駆動回路２２５，２２６間
には、接続電極２６５，２６８に相当する部分を切欠い
た絶縁層（図示せず）が介在している。また、電源ライ
ン２５１，２５２；２５３，２５４に相当する金属配線
厚膜の最上層に位置する金ニッケルメッキ層２９２上に
は、絶縁層（図示せず）が形成されており、しかも電源
ライン２５１，２５３に相当する金ニッケルメッキ層２
９２上の絶縁層にはコンタクトホールが形成され、この
コンタクトホールを介して接続電極２６６，２６７が駆
動回路２２５，２２６と接続している。従って、接続電
極２６６，２６７が電源ライン２５２，２５４に相当す
る金ニッケルメッキ層２９２と接触することが防がれて
いる。(Embodiment 3-6) FIG. 30 is a manufacturing process diagram of an active matrix substrate according to an embodiment 3-6. The feature of Embodiment 3-6 is that around the glass substrate 210 on which the active matrix array is formed,
A thick film of a bus wiring is formed by a plating method. By such a plating method, a laminated wiring structure including a low-resistance metal can be formed, and as a result, the resistance of the power supply line can be further reduced. In addition, between the copper foil layer 290 located at the lowermost layer of the metal wiring thick film corresponding to the power supply lines 252 and 254 and the driving circuits 225 and 226, an insulating layer in which portions corresponding to the connection electrodes 265 and 268 are notched (FIG. (Not shown). An insulating layer (not shown) is formed on the gold-nickel plating layer 292 located on the uppermost layer of the metal wiring thick film corresponding to the power supply lines 251, 252; 253, 254. , 253 gold-nickel plating layer 2
A contact hole is formed in the insulating layer on 92, and the connection electrodes 266 and 267 are connected to the drive circuits 225 and 226 through the contact hole. Therefore, the connection electrodes 266 and 267 are prevented from coming into contact with the gold-nickel plating layer 292 corresponding to the power supply lines 252 and 254.
【０１６９】以下に、具体的な製造方法を説明する。Hereinafter, a specific manufacturing method will be described.
【０１７０】（１）先ず、図３０（１）に示すように、
ガラス基板２１０上に画素電極を含むアクティブマトリ
ックスパターン（液晶表示部２２１）及び液晶パネルを
駆動するための周辺パターン（駆動回路２２４〜２２
６）を形成する （２）次いで、図３０（２）に示すように、電源を含む
共通配線部分として銅箔層２９０、銅メッキ層２９１及
び金ニッケルメッキ層２９２を積層して例えば１μｍ以
上の厚さの金属配線層２７６を形成する。具体的に説明
すれば、フォトリソグラフィー法により下地金属を形成
する部分を除いてレジストパターンを形成し、次いで、
下地金属となる銅の薄膜を形成し、次いで、リフトオフ
により必要部分以外の部分を剥離する。次いで、残った
銅薄膜を下地膜として硫酸銅を主成分とした溶液中でメ
ッキ浴を行い下地薄膜上に、自己整合的に銅メッキを行
う。これにより、銅箔層２９０上に銅メッキ層２９１が
形成される。さらに、上記と同様なメッキ法を用いて銅
メッキ層２９１上に金ニッケルメッキ層２９２を形成す
る。(1) First, as shown in FIG.
An active matrix pattern (liquid crystal display unit 221) including pixel electrodes on a glass substrate 210 and peripheral patterns (driving circuits 224 to 22) for driving a liquid crystal panel
6) is formed (2) Next, as shown in FIG. 30 (2), a copper foil layer 290, a copper plating layer 291 and a gold nickel plating layer 292 are laminated as a common wiring portion including a power source, for example, to a thickness of 1 μm or more. A metal wiring layer 276 having a thickness is formed. Specifically, a resist pattern is formed by a photolithography method except for a portion where a base metal is formed, and then,
A thin film of copper serving as a base metal is formed, and then portions other than necessary portions are peeled off by lift-off. Next, the remaining copper thin film is used as a base film to perform a plating bath in a solution containing copper sulfate as a main component, and copper plating is performed on the base thin film in a self-aligned manner. Thus, a copper plating layer 291 is formed on the copper foil layer 290. Further, a gold nickel plating layer 292 is formed on the copper plating layer 291 by using the same plating method as described above.
【０１７１】（３）次いで、接続電極２６６，２６７
（図示せず）及び絶縁層（図示せず）等を形成した後、
図３０（３）に示すように、絶縁性の樹脂２８０をスク
リーン印刷により配線間に埋め込み平坦化を図る。(3) Next, connection electrodes 266, 267
(Not shown) and an insulating layer (not shown)
As shown in FIG. 30C, an insulating resin 280 is buried between the wirings by screen printing to achieve flattening.
【０１７２】なお、メッキの材料としては上記の他に、
ニッケルメッキ、クロムメッキ及びアルミニウムメッキ
を用いてもよい。またこれらの合金メッキを用いること
も可能である。[0172] In addition to the above materials,
Nickel plating, chrome plating, and aluminum plating may be used. It is also possible to use these alloy platings.
【０１７３】こうして本実施の形態では、メッキ工法を
用いることにより、下地金属膜に対して、自己整合的に
金属配線を形成することが可能となる。また、下地金属
膜上に自己整合的に形成する金属を、金あるいは銅等の
低抵抗金属とすることが可能となり、適当な下地金属と
の選択により、低抵抗かつ高精度な金属配線を形成する
ことが可能となる。Thus, in this embodiment, by using the plating method, it is possible to form a metal wiring in a self-aligned manner with respect to the underlying metal film. Also, the metal formed in a self-aligned manner on the underlying metal film can be a low-resistance metal such as gold or copper, and a low-resistance and high-precision metal wiring can be formed by selecting an appropriate underlying metal. It is possible to do.
【０１７４】（実施の形態３−１〜３−６の補足事項） 上記実施の形態３−１〜３−６では、電源ラインにつ
いて埋め込み配線構造としたけれども、本発明はこれに
限定されるものではなく、埋め込む配線を電源ラインだ
けでなく、他のバス配線、例えばデータ線、シフトレジ
スタのクロック線など配線抵抗による信号の遅延が課題
となるようなバス配線についても同様の工程で埋め込み
配線構造とすることが可能である。(Supplementary Items of Embodiments 3-1 to 3-6) In the above embodiments 3-1 to 3-6, the power supply line has the embedded wiring structure. However, the present invention is not limited to this. Instead of embedding wiring, not only power supply lines, but also other bus wiring, such as data lines, clock lines of shift registers, etc., in which the signal delay due to wiring resistance poses a problem, the embedded wiring structure in the same process It is possible.
【０１７５】上記実施の形態３−１〜３−４におい
て、金属配線層を形成する方法としては、予め薄膜の導
電層を形成しておき、該導電層上に選択堆積方法により
金属配線を形成するようにしてもよい。このようにすれ
ば、上記のメッキ法による場合と同様に自己整合的に金
属配線を形成することができると共に、堆積すべき金属
を選択することにより低抵抗の金属配線が可能となる。
なお、メッキ法に比べ選択堆積法の場合は、より清浄な
環境下で形成されるため、金属配線層に不純物が混じり
込むことがなく、金属配線の抵抗値の精度が向上すると
いう利点がある。In the above embodiments 3-1 to 3-4, as a method of forming a metal wiring layer, a thin conductive layer is formed in advance, and a metal wiring is formed on the conductive layer by a selective deposition method. You may make it. In this manner, the metal wiring can be formed in a self-aligned manner as in the case of the plating method described above, and a low-resistance metal wiring can be formed by selecting a metal to be deposited.
In the case of the selective deposition method as compared with the plating method, since the formation is performed under a cleaner environment, there is an advantage that impurities are not mixed into the metal wiring layer and the accuracy of the resistance value of the metal wiring is improved. .
【０１７６】上記の例では液晶表示装置について説明
したけれども、本発明は、ＰＤＰ（Plasma Discharge P
anel）やＥＬ（Electro Luminescent）等の発光型マト
リクスパネルを備えた表示装置にも適用することができ
る。Although the liquid crystal display device has been described in the above example, the present invention relates to a PDP (Plasma Discharge PDP).
Anel) and EL (Electro Luminescent) can be applied to a display device having a light-emitting matrix panel.
【０１７７】[0177]
【発明の効果】以上のように本発明の構成によれば、本
発明の各課題を十分に達成することができる。具体的に
は以下のとおりである。As described above, according to the structure of the present invention, each object of the present invention can be sufficiently achieved. The details are as follows.
【０１７８】（１）バス配線が形成された樹脂基板をア
レイ基板の周縁部に設け、前記バス配線を樹脂基板のビ
アホ−ルを介して駆動回路に接続される個別配線網と接
続することにより、低抵抗のバス配線を形成でき、しか
も外部回路に接続可能な外部接続端子をバス配線の一部
に設けることにより、フシキシブル基板やプリント基板
の小型・薄型化が可能になる。(1) A resin substrate on which bus wiring is formed is provided on the periphery of the array substrate, and the bus wiring is connected to an individual wiring network connected to a drive circuit via a via hole of the resin substrate. By providing an external connection terminal that can form a low-resistance bus wiring and that can be connected to an external circuit at a part of the bus wiring, it is possible to reduce the size and thickness of a flexible board or a printed board.
【０１７９】（２）また、多結晶シリコン薄膜トランジ
スタを用いた駆動回路部を含む薄膜配線領域上にバス配
線のための多層配線形成部を印刷により設けることによ
り、上記の効果に加えて、必要な領域について容易にバ
ス配線を形成することが可能となる。(2) In addition to providing the above-described effects, a multilayer wiring forming portion for bus wiring is provided on a thin film wiring region including a driving circuit portion using a polycrystalline silicon thin film transistor by printing. Bus wiring can be easily formed in the region.
【０１８０】（３）駆動回路のバス配線を埋め込み配線
構造としたことにより、駆動回路に電源電圧を印加する
電源配線の配線抵抗を小さく設定することが容易にでき
るので、駆動回路を構成する半導体素子の貫通電流、及
び電源配線の配線抵抗によって生じる電圧降下を小さく
押さえることができ、確実に動作させることが可能とな
る。それゆえ内蔵駆動回路部を大幅に小型化でき、狭額
縁な駆動回路一体型液晶表示装置を実現することが可能
となる。(3) Since the bus wiring of the drive circuit has a buried wiring structure, the wiring resistance of the power supply wiring for applying the power supply voltage to the drive circuit can be easily set to be small. The voltage drop caused by the through current of the element and the wiring resistance of the power supply wiring can be kept small, and the operation can be performed reliably. Therefore, the size of the built-in drive circuit can be significantly reduced, and a liquid crystal display device with a drive circuit integrated with a narrow frame can be realized.
【図１】実施の形態１−１に係る表示パネルの平面図で
ある。FIG. 1 is a plan view of a display panel according to Embodiment 1-1.
【図２】表示パネルの周辺部付近での配線状態を示す模
式図である。FIG. 2 is a schematic diagram showing a wiring state near a peripheral portion of a display panel.
【図３】表示パネルの周辺部付近の断面図である。FIG. 3 is a cross-sectional view around a peripheral portion of a display panel.
【図４】実施の形態１−２に係る表示パネルの断面図で
ある。FIG. 4 is a cross-sectional view of a display panel according to Embodiment 1-2.
【図５】実施の形態１−３に係る表示パネルの断面図で
ある。FIG. 5 is a cross-sectional view of the display panel according to Embodiment 1-3.
【図６】実施の形態１−４に係る表示パネルの断面図で
ある。FIG. 6 is a cross-sectional view of the display panel according to Embodiment 1-4.
【図７】実施の形態１−５に係る表示パネルの断面図で
ある。FIG. 7 is a cross-sectional view of a display panel according to Embodiment 1-5.
【図８】第２の発明群の原理を説明するための図であ
り、そのうち図８（Ａ）は第２の発明群に係る液晶表示
装置の平面図であり、図８（Ｂ）は第２の発明群に係る
液晶表示装置の断面図である。8A and 8B are diagrams for explaining the principle of the second invention group, in which FIG. 8A is a plan view of a liquid crystal display device according to the second invention group, and FIG. It is sectional drawing of the liquid crystal display device which concerns on the 2nd invention group.
【図９】図８（Ｂ）の拡大断面図である。FIG. 9 is an enlarged sectional view of FIG.
【図１０】実施の形態２−１における液晶表示装置の製
造工程主要断面図である。FIG. 10 is a main cross-sectional view of a manufacturing step of the liquid crystal display device in Embodiment 2-1.
【図１１】実施の形態２−２における液晶表示装置の製
造工程主要断面図である。FIG. 11 is a main cross-sectional view of a manufacturing step of the liquid crystal display device in Embodiment 2-2.
【図１２】実施の形態２−３における液晶表示装置の製
造工程主要断面図である。FIG. 12 is a main cross-sectional view of the manufacturing process of the liquid crystal display device in Embodiment 2-3.
【図１３】実施の形態３−１に係る液晶表示装置の構成
を示す平面図である。FIG. 13 is a plan view showing a configuration of a liquid crystal display device according to Embodiment 3-1.
【図１４】実施の形態３−１に係る液晶表示装置の回路
図である。FIG. 14 is a circuit diagram of a liquid crystal display device according to Embodiment 3-1.
【図１５】図１４に示すシフトレジスタ２３４〜２３７
の構成を示す回路図である。FIG. 15 shows shift registers 234 to 237 shown in FIG.
FIG. 3 is a circuit diagram showing the configuration of FIG.
【図１６】シフトレジスタ２３４〜２３７の動作を示す
タイミングチャートである。FIG. 16 is a timing chart showing the operation of the shift registers 234 to 237.
【図１７】シフトレジスタの分割数と画像信号電圧の印
加時間との関係を示すグラフである。FIG. 17 is a graph showing the relationship between the number of divisions of a shift register and the application time of an image signal voltage.
【図１８】アレイ基板２１２の簡略化した平面図であ
る。FIG. 18 is a simplified plan view of an array substrate 212.
【図１９】図１８のＸ１−Ｘ１矢視断面図である。19 is a sectional view taken along the line X1-X1 in FIG.
【図２０】図１８のＸ２−Ｘ２矢視断面図である。20 is a sectional view taken along the line X2-X2 in FIG.
【図２１】図１８のＸ３−Ｘ３矢視断面図である。FIG. 21 is a sectional view taken along the arrow X3-X3 in FIG. 18;
【図２２】金属配線と駆動回路部と接続構成の変形例を
示す図である。FIG. 22 is a diagram showing a modification of the connection configuration between the metal wiring and the drive circuit unit.
【図２３】実施の形態３−１に係るアレイ基板の製造工
程図である。FIG. 23 is a manufacturing process diagram of the array substrate according to Embodiment 3-1.
【図２４】実施の形態３−２に係るアレイ基板の製造工
程図である。FIG. 24 is a manufacturing process diagram of the array substrate according to Embodiment 3-2.
【図２５】実施の形態３−３に係るアレイ基板の簡略化
した断面図である。FIG. 25 is a simplified cross-sectional view of the array substrate according to Embodiment 3-3.
【図２６】実施の形態３−３に係るアレイ基板の製造工
程図である。FIG. 26 is a manufacturing process diagram of the array substrate according to Embodiment 3-3.
【図２７】実施の形態３−４に係るアレイ基板の製造工
程図である。FIG. 27 is a view illustrating the manufacturing process of the array substrate according to Embodiment 3-4;
【図２８】実施の形態３−５に係るアレイ基板の製造工
程図である。FIG. 28 is a view illustrating the manufacturing process of the array substrate according to Embodiment 3-5;
【図２９】金属細線と駆動回路部と接続構成の変形例を
示す図である。FIG. 29 is a diagram showing a modification of the connection configuration of the thin metal wires, the drive circuit unit, and the like.
【図３０】実施の形態３−６に係るアレイ基板の製造工
程図である。FIG. 30 is a manufacturing process diagram of the array substrate according to Embodiment 3-6.
【図３１】従来のテープキャリアパッケージの液晶表示
装置の構成を示す平面図である。FIG. 31 is a plan view showing a configuration of a conventional liquid crystal display device of a tape carrier package.
【図３２】図３２は従来のチップオンガラスの液晶表示
装置の構成を示す平面図である。FIG. 32 is a plan view showing a configuration of a conventional chip-on-glass liquid crystal display device.
【図３３】図３３はＣＭＯＳインバータの構成を示す回
路図である。FIG. 33 is a circuit diagram showing a configuration of a CMOS inverter.
【図３４】図３４はポリシリコン薄膜トランジスタ及び
単結晶シリコントランジスタの特性を示すグラフであ
る。FIG. 34 is a graph showing characteristics of a polysilicon thin film transistor and a single crystal silicon transistor.
【図３５】図３５はポリシリコン薄膜トランジスタえ用
いたＣＭＯＳインバータにおける貫通電流の大きさを示
すグラフである。FIG. 35 is a graph showing the magnitude of a through current in a CMOS inverter using a polysilicon thin film transistor.
【図３６】図３６は従来のアモルファスシリコン薄膜と
駆動用ＩＣをフリップチップ接続して構成した液晶表示
装置の平面構成図である。FIG. 36 is a plan view of a liquid crystal display device in which a conventional amorphous silicon thin film and a driving IC are flip-chip connected.
【図３７】図３７は従来のポリシリコン薄膜トランジス
タを用いて作成した液晶表示装置の平面構成図である。FIG. 37 is a plan view of a liquid crystal display device manufactured using a conventional polysilicon thin film transistor.
１ ：表示パネル ２ ：アレイ基板 ３ ：対向基板 ４ ：駆動回路部 ５ ：バス多層配線形成部 ６ ：フレキシブ
ル配線基板 ７ ：電源ライン １０ ：樹脂基板 １１ ：絶縁層 １２ ：バス配線 １３ ：外部接続端子 １４ ：導電部材 １５ ：バンプ電極 １６ ：導電性接
着剤 １７ :ビアホ−ル ２０ ：回路素
子 ２１ ：個別配線網 ２２ ：電極パッ
ド ３０ ：半導体チップ ４０ ：フィルム
状基板 ５０ ：多層基板 １０１ ：アレイ基板 １０２ ：対向
基板 １０３ ：フレキシブル配線板 １０３ａ ：配線
電極 １０３ｂ ：絶縁フィルム １０４ ：多層配
線形成部 １０５ ：異方導電樹脂 １０６ ：バス
配線部層間絶縁膜 １０７ ：シール材 １０８ ：バス
配線 １０９ ：ビアホ １１０ ：薄膜
配線 １１１ ：駆動用ＩＣ １２１ ：ガラ
ス基板 １２２ ：下地膜 １２３ ：ポリ
シリコン膜 １２４ ：ゲート絶縁膜 １２５ ：ゲー
ト電極 １２６ ：画素トランジスタ １２７ ：層間
絶縁膜 １２８ ：保護膜 １２９ ：平坦
化膜 １３０ ：透明導電膜 １３２ ：印刷
保護膜 １３３ ：ソース・ドレイン電極 １３４ ：印刷
層間絶縁膜 ２１０ ：ガラス基板 ２１２ ：アクティブマト
リックス基板 ２２１ ：液晶表示部 ２２４〜２２６
：駆動回路 ２５１〜２５４ ：電源ライン ２６０〜２６３
：凹溝 ２６５〜２６８ ：接続電極 ２７０ ：レ
ジスト ２７５ ：金属層 ２７６ ：金
属配線 ２８０ ：感光性樹脂 ２８１ ：金
属細線 ２９０ ：銅箔層 ２９１ ：銅
メッキ層 ２９２ ：金ニッケルメッキ層1: display panel 2: array substrate 3: counter substrate 4: drive circuit unit 5: bus multilayer wiring formation unit 6: flexible wiring substrate 7: power supply line 10: resin substrate 11: insulating layer 12: bus wiring 13: external connection terminal 14: conductive member 15: bump electrode 16: conductive adhesive 17: via hole 20: circuit element 21: individual wiring network 22: electrode pad 30: semiconductor chip 40: film-like substrate 50: multilayer substrate 101: array substrate 102 : Opposing substrate 103: flexible wiring board 103a: wiring electrode 103b: insulating film 104: multilayer wiring forming part 105: anisotropic conductive resin 106: bus wiring part interlayer insulating film 107: sealing material 108: bus wiring 109: via hole 110: thin film Wiring 111: driving IC 121: glass substrate 122: base film 12 3: Polysilicon film 124: Gate insulating film 125: Gate electrode 126: Pixel transistor 127: Interlayer insulating film 128: Protective film 129: Flattening film 130: Transparent conductive film 132: Print protective film 133: Source / drain electrode 134: Printed interlayer insulating film 210: glass substrate 212: active matrix substrate 221: liquid crystal display unit 224 to 226
: Drive circuits 251 to 254: Power supply lines 260 to 263
: Concave groove 265 to 268: connection electrode 270: resist 275: metal layer 276: metal wiring 280: photosensitive resin 281: fine metal wire 290: copper foil layer 291: copper plating layer 292: gold nickel plating layer
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/786 Ｈ０１Ｌ 29/78 ６１２Ｃ ６１２Ｂ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl.7 Identification symbol FI theme coat ゛ (Reference) H01L 29/786 H01L 29/78 612C 612B
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