【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION
【０００１】[0001]
【発明の属する技術分野】この発明は、強誘電体キャパ
シタを用いて構成されるメモリセルを有し、強誘電体膜
の残留分極（自発分極）の正負により二値データを不揮
発に記憶する強誘電体メモリ装置とそのデータ読み出し
方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention has a memory cell using a ferroelectric capacitor, and stores a non-volatile binary data in a non-volatile manner depending on the sign of remanent polarization (spontaneous polarization) of a ferroelectric film. The present invention relates to a dielectric memory device and a data reading method thereof.
【０００２】[0002]
【従来の技術】近年、強誘電体キャパシタを用いた不揮
発性半導体メモリが盛んに研究されている。強誘電体キ
ャパシタは、下部電極、強誘電体膜及び上部電極の積層
構造により構成される。強誘電体膜としては代表的に
は、ペロブスカイト型結晶構造を持つジルコン酸チタン
酸鉛（ＰＺＴ）が用いられる。2. Description of the Related Art In recent years, non-volatile semiconductor memories using ferroelectric capacitors have been actively studied. A ferroelectric capacitor has a laminated structure of a lower electrode, a ferroelectric film, and an upper electrode. As the ferroelectric film, typically, lead zirconate titanate (PZT) having a perovskite crystal structure is used.
【０００３】強誘電体メモリの具体的なメモリセル構成
法として、ＤＲＡＭと同様の１トランジスタ／１キャパ
シタ構成とする方式や、ＤＲＡＭと異なり２トランジス
タ／２キャパシタ構成とする方式が提案されている。参
照電圧発生のためのダミーセルには、メモリセルと同様
の強誘電体キャパシタを用いる方式と、常誘電体キャパ
シタを用いる方式とがある。As a specific memory cell configuration method of a ferroelectric memory, a system having a one-transistor / one-capacitor configuration similar to a DRAM or a system having a two-transistor / two-capacitor configuration different from a DRAM has been proposed. Dummy cells for generating a reference voltage include a method using a ferroelectric capacitor similar to a memory cell and a method using a paraelectric capacitor.
【０００４】いずれのメモリセル構成を用いる場合も、
データ読み出しの原理は基本的に同じである。図７
（ａ）に示す強誘電体キャパシタの分極量Ｑ−電圧Ｖの
ヒステリシス特性を用いて具体的にデータ読み出し法を
説明する。メモリセルには、図７（ａ）に示すように、
正の残留分極Ｑｒ０の状態を例えばデータ“０”、負の
残留分極Ｑｒ１の状態をデータ“１”として、データが
不揮発に書き込まれる。データ読み出しは、強誘電体キ
ャパシタの端子間に、データが“０”の場合には分極が
反転せず、データが“１”の場合には分極の反転が生じ
るような極性と大きさの電圧を印加して、図に実線矢印
で示すような分極変化を生じさせる。このとき、Ｕ，Ｐ
がデータ“０”、“１”の信号電荷量となる。これらの
信号電荷量Ｕ，Ｐをビット線に転送して得られる信号電
圧を参照電圧との比較で大小判別することにより、
“０”、“１”を検出することができる。[0004] When using any of the memory cell configurations,
The principle of data reading is basically the same. FIG.
The data reading method will be specifically described using the hysteresis characteristic of the polarization amount Q-voltage V of the ferroelectric capacitor shown in FIG. In the memory cell, as shown in FIG.
Data is written in a non-volatile manner with the state of the positive remanent polarization Qr0 as data “0” and the state of the negative remanent polarization Qr1 as data “1”, for example. The data is read between the terminals of the ferroelectric capacitor with a polarity and magnitude such that the polarization is not inverted when the data is "0" and the polarization is inverted when the data is "1". Is applied to cause a polarization change as indicated by a solid arrow in the figure. At this time, U, P
Are signal charge amounts of data “0” and “1”. By determining the magnitude of the signal voltage obtained by transferring these signal charge amounts U and P to the bit line by comparison with a reference voltage,
“0” and “1” can be detected.
【０００５】[0005]
【発明が解決しようとする課題】しかし、上述したデー
タ読み出し法には、次のような問題がある。強誘電体キ
ャパシタは、データを保持した状態で長時間放置する
と、残留分極の減少（デポラリゼーション）が進行す
る。即ち、図７（ａ）に示す初期状態の残留分極Ｑｒ
０，Ｑｒ１は、それぞれ図７（ｂ）に示すＱｒ０’Ｑｒ
１’のように絶対値が小さくなる。この状態で、前述の
ように強誘電体キャパシタに読み出し電圧を印加したと
き、得られる信号電荷量は、Ｕ’，Ｐ’となる。これら
を初期状態と比べると、Ｕ’＞Ｕ，Ｐ’＜Ｐとなる。However, the data reading method described above has the following problems. If a ferroelectric capacitor is left for a long time in a state where data is retained, a decrease in remanent polarization (depolarization) proceeds. That is, the remanent polarization Qr in the initial state shown in FIG.
0 and Qr1 are respectively Qr0'Qr shown in FIG.
The absolute value becomes smaller like 1 '. In this state, when the read voltage is applied to the ferroelectric capacitor as described above, the obtained signal charge amounts are U ′ and P ′. When these are compared with the initial state, U ′> U and P ′ <P.
【０００６】即ち、図７（ａ）（ｂ）から明らかなよう
に、デポラリゼーションの後は、“０”データの信号電
荷量と“１”データの信号電荷量の差が小さくなる。こ
れはメモリセルのデータ保持特性の劣化である。実際の
データ読み出しでは、これらの信号電荷量がビット線と
の間で電荷分配されて生じる微小電圧を検出することに
なるので、上述した信号電荷量の低下は誤読み出しの原
因となる。That is, as is apparent from FIGS. 7A and 7B, after depolarization, the difference between the signal charge amount of "0" data and the signal charge amount of "1" data becomes smaller. This is the deterioration of the data holding characteristic of the memory cell. In actual data reading, a small voltage generated by distributing these signal charges to and from the bit line is detected, so that the aforementioned decrease in signal charge causes erroneous reading.
【０００７】この発明は、デポラリゼーションによる残
留分極量低下を補償してデータ読み出しの信頼性を改善
できるようにした強誘電体メモリ装置とそのデータ読み
出し方法を提供することを目的としている。An object of the present invention is to provide a ferroelectric memory device capable of improving the reliability of data reading by compensating for a decrease in the amount of remanent polarization due to depolarization, and a data reading method thereof.
【０００８】[0008]
【課題を解決するための手段】この発明に係る強誘電体
メモリ装置は、残留分極の正負に応じて二値データを不
揮発に記憶する強誘電体キャパシタを持つメモリセル
と、参照電圧を発生する参照用キャパシタを持つダミー
セルと、前記強誘電体キャパシタの端子間に、第１極性
の第１のパルス電圧を与え、引き続き前記強誘電体キャ
パシタの記憶データが二値データの一方の場合に分極反
転を生じる大きさに設定された第２極性の第２のパルス
電圧からなる読み出し電圧を与える読み出し駆動手段
と、この読み出し駆動手段により前記強誘電体キャパシ
タから発生される信号電圧と前記参照用キャパシタから
発生される参照電圧との差を検知増幅するセンスアンプ
回路と、を備えたことを特徴とする。ここで第１のパル
ス電圧は、具体的には、その絶対値が前記強誘電体キャ
パシタに分極反転を生じないように設定される。SUMMARY OF THE INVENTION A ferroelectric memory device according to the present invention generates a memory cell having a ferroelectric capacitor for storing binary data in a nonvolatile manner in accordance with the sign of remanent polarization and a reference voltage. A first pulse voltage of a first polarity is applied between a dummy cell having a reference capacitor and a terminal of the ferroelectric capacitor. Then, when the storage data of the ferroelectric capacitor is one of binary data, polarization inversion is performed. Read driving means for providing a read voltage consisting of a second pulse voltage of a second polarity set to a magnitude that causes a signal voltage generated from the ferroelectric capacitor and the reference capacitor by the read drive means. A sense amplifier circuit for detecting and amplifying a difference from the generated reference voltage. Here, the first pulse voltage is specifically set so that its absolute value does not cause polarization inversion in the ferroelectric capacitor.
【０００９】この発明に係る強誘電体メモリ装置は、よ
り具体的には、残留分極の正負に応じて二値データを不
揮発に記憶する強誘電体キャパシタ及びその一端を選択
的に第１のビット線に接続するための第１のトランジス
タを有するメモリセルと、ダミーキャパシタ及びその一
端を選択的に第２のビット線に接続するための第２のト
ランジスタを有するダミーセルと、前記第１及び第２の
トランジスタのゲートに接続されたワード線を駆動する
ワード線駆動回路と、前記強誘電体キャパシタ及びダミ
ーキャパシタの他端に接続されたプレート線を駆動する
ために、基準電位に対して負極性の第１のパルス電圧を
発生し、引き続き前記強誘電体キャパシタの記憶データ
が二値データの一方の場合に分極反転を生じる大きさに
設定された正極性の第２のパルス電圧からなる読み出し
電圧を発生するプレート線駆動回路と、前記第１のビッ
ト線と第２のビット線に読み出される信号電圧の差を検
知増幅するセンスアンプ回路とを備えたことを特徴とす
る。More specifically, the ferroelectric memory device according to the present invention comprises a ferroelectric capacitor for storing binary data in a nonvolatile manner in accordance with the sign of the remanent polarization and selectively connecting one end of the capacitor to a first bit. A memory cell having a first transistor for connecting to a first bit line; a dummy cell having a dummy capacitor and a second transistor for selectively connecting one end thereof to a second bit line; A word line driving circuit that drives a word line connected to the gate of the transistor, and a plate line that is connected to the other end of the ferroelectric capacitor and the dummy capacitor. A first pulse voltage is generated, and subsequently, a positive polarity set to a magnitude that causes polarization inversion when stored data of the ferroelectric capacitor is one of binary data. A plate line drive circuit for generating a read voltage composed of a second pulse voltage; and a sense amplifier circuit for detecting and amplifying a difference between signal voltages read to the first bit line and the second bit line. Features.
【００１０】この発明はまた、残留分極の正負に応じて
二値データを不揮発に記憶する強誘電体キャパシタを備
えた強誘電体メモリ装置データ読み出し方法であって、
前記強誘電体キャパシタの端子間に、第１極性の分極反
転が生じない大きさに設定された第１のパルス電圧を与
え、前記第１のパルス電圧に連続して、前記強誘電体キ
ャパシタの端子間に、記憶データが二値データの一方の
場合に分極反転を生じる大きさに設定された第２極性の
第２のパルス電圧からなる読み出し電圧を与えることを
特徴とする。The present invention also relates to a ferroelectric memory device data reading method including a ferroelectric capacitor for storing binary data in a nonvolatile manner in accordance with the sign of remanent polarization,
A first pulse voltage set so as not to cause polarization reversal of the first polarity is applied between terminals of the ferroelectric capacitor, and the first pulse voltage is continuously applied to the ferroelectric capacitor. A read voltage consisting of a second pulse voltage of a second polarity set to a magnitude that causes polarization inversion when the stored data is one of binary data is applied between the terminals.
【００１１】この発明においては、強誘電体キャパシタ
に印加する読み出し電圧（第２のパルス電圧）に先行し
て、読み出し電圧と逆極性の第１のパルス電圧を付加す
る。但し、読み出し電圧は、記憶データが二値データの
一方のときに分極反転が生じる大きさであるのに対し、
第１のパルス電圧は分極反転が生じることのない小さい
値とする。このような複合パルス電圧の印加により、二
値データの一方について、デポラリゼーションにより減
少した残留分極量が元の値に戻る方向の分極量変化を示
す。この結果、デポラリゼーションによる残留分極量低
下を補償して、データ読み出しの信頼性を改善すること
ができる。In the present invention, a first pulse voltage having a polarity opposite to that of the read voltage is added prior to the read voltage (second pulse voltage) applied to the ferroelectric capacitor. However, the read voltage is a magnitude that causes polarization reversal when the stored data is one of binary data,
The first pulse voltage has a small value that does not cause polarization inversion. By applying such a composite pulse voltage, one of the binary data shows a change in the amount of polarization in a direction in which the amount of remanent polarization reduced by depolarization returns to the original value. As a result, it is possible to compensate for a decrease in the amount of remanent polarization due to depolarization and improve the reliability of data reading.
【００１２】[0012]
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。図１は、この発明の一実施の
形態による強誘電体メモリの要部等価回路を示す。この
実施の形態ではメモリセルアレイ１は、２トランジスタ
／２キャパシタ構成であり、その一つのビット線対Ｂ
Ｌ，ｂＢＬの部分を示している。メモリセルＭＣは、強
誘電体キャパシタＣＭとＮＭＯＳトランジスタＱＭとか
ら構成されている。強誘電体キャパシタＣＭの一端はプ
レート線ＰＬに接続され、他端はトランジスタＱＭを介
してビット線ＢＬに接続されている。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 shows an equivalent circuit of a main part of a ferroelectric memory according to an embodiment of the present invention. In this embodiment, memory cell array 1 has a 2-transistor / 2-capacitor configuration, and one bit line pair B
L and bBL parts are shown. The memory cell MC includes a ferroelectric capacitor CM and an NMOS transistor QM. One end of the ferroelectric capacitor CM is connected to the plate line PL, and the other end is connected to the bit line BL via the transistor QM.
【００１３】ダミーセルＤＣはそれぞれメモリセルＭＣ
と対をなして、参照用キャパシタＣＤとＮＭＯＳトラン
ジスタＱＤにより構成されている。この実施の形態では
参照用キャパシタＣＤとして常誘電体キャパシタを用い
ている。参照用キャパシタＣＤの一端はプレート線ＰＬ
に接続され、他端はトランジスタＱＤを介してビット線
ｂＢＬに接続されている。対をなすメモリセルＭＣとダ
ミーセルＤＣのトランジスタＱＭ，ＱＤのゲートは共通
にワード線ＷＬに接続されている。Each of the dummy cells DC is a memory cell MC.
And a reference capacitor CD and an NMOS transistor QD. In this embodiment, a paraelectric capacitor is used as the reference capacitor CD. One end of the reference capacitor CD is connected to the plate line PL.
And the other end is connected to the bit line bBL via the transistor QD. The gates of the transistors QM and QD of the memory cell MC and the dummy cell DC forming a pair are commonly connected to a word line WL.
【００１４】ワード線ＷＬはワード線駆動回路２により
選択的に駆動される。プレート線ＰＬにはプレート線駆
動回路３が接続されている。対をなすビット線ＢＬ，ｂ
ＢＬにはその差電圧を検知増幅するセンスアンプ回路４
が接続されている。センスアンプ回路４は例えば、通常
のＤＲＡＭに用いられるフリップフロップ型センスアン
プである。The word lines WL are selectively driven by a word line drive circuit 2. The plate line driving circuit 3 is connected to the plate line PL. A pair of bit lines BL, b
BL has a sense amplifier circuit 4 for detecting and amplifying the difference voltage.
Is connected. The sense amplifier circuit 4 is, for example, a flip-flop type sense amplifier used in a normal DRAM.
【００１５】プレート線駆動回路３は、データ読み出し
時、プレート線ＰＬに対して、選択されたメモリセルの
データを読み出すための読み出し電圧を与えるものであ
る。ここでプレート線ＰＬに与えられる読み出し電圧は
基本的に、強誘電体キャパシタの端子間に、記憶されて
いるデータが“０”のときには分極反転が生ぜず、
“１”のときは分極反転が生じるような極性と大きさの
パルス電圧を与えるものであるとする。但しこの実施の
形態では、プレート線駆動回路３は、読み出し電圧の立
ち上がりエッジに、読み出し電圧とは逆極性のパルス電
圧を付加した複合パルス電圧を出力するものとする。The plate line drive circuit 3 applies a read voltage for reading data from a selected memory cell to the plate line PL when reading data. Here, the read voltage applied to the plate line PL is basically such that no polarization inversion occurs between the terminals of the ferroelectric capacitor when the stored data is “0”,
When it is "1", it is assumed that a pulse voltage having a polarity and a magnitude that causes polarization inversion is applied. However, in this embodiment, it is assumed that the plate line driving circuit 3 outputs a composite pulse voltage to which a pulse voltage having a polarity opposite to that of the read voltage is added at the rising edge of the read voltage.
【００１６】図２は、その様なプレート線駆動回路３の
構成例を示している。プレート線ＰＬにドレインを共通
接続したＰＭＯＳトランジスタＱＰ１とＮＭＯＳトラン
ジスタＱＮ１がプレート線ドライバである。ＰＭＯＳト
ランジスタＱＰ１のソースには電圧ＶＨが与えられ、Ｎ
ＭＯＳトランジスタＱＮ１のソースには電圧ＶＬが与え
られる。プレート線ＰＬは、プリチャージ用ＮＭＯＳト
ランジスタＱＮ２により基準電圧ＲＥＦ（例えば、Ｖｓ
ｓ或いはＶｃｃ／２）にプリチャージされるようになっ
ている。この基準電圧ＲＥＦを基準として、電圧ＶＨは
正極性であり、電圧ＶＬは負極性である。FIG. 2 shows a configuration example of such a plate line drive circuit 3. The PMOS transistor QP1 and the NMOS transistor QN1 whose drains are commonly connected to the plate line PL are a plate line driver. The voltage VH is applied to the source of the PMOS transistor QP1.
Voltage VL is applied to the source of MOS transistor QN1. The plate line PL is connected to a reference voltage REF (for example, Vs
s or Vcc / 2). With reference to this reference voltage REF, voltage VH has a positive polarity and voltage VL has a negative polarity.
【００１７】ＮＭＯＳトランジスタＱＮ１のゲートは、
二つのクロックφ１，φ２が入るＮＡＮＤゲートＧ１と
その出力を反転するインバータＩ１により駆動される。
ＰＭＯＳトランジスタＱＰ１のゲートは、クロックφ２
をインバータＩ３により反転した信号とクロックφ１が
入るＮＯＲゲートＧ２とその出力を反転するインバータ
Ｉ２により駆動される。The gate of the NMOS transistor QN1 is
It is driven by a NAND gate G1 receiving two clocks φ1 and φ2 and an inverter I1 inverting its output.
The gate of the PMOS transistor QP1 is connected to the clock φ2
Is driven by a NOR gate G2 receiving a signal inverted by an inverter I3 and a clock φ1 and an inverter I2 inverting the output of the NOR gate G2.
【００１８】クロックφ１，φ２は、図３に示すよう
に、同時に立ち上がり、クロックφ１が立ち下がった
後、一定時間後にクロックφ２が立ち下がるようにタイ
ミングが調整される。クロックφ１，φ２が“Ｌ”のと
き、ＰＭＯＳトランジスタＱＰ１、ＮＭＯＳトランジス
タＱＮ１は共にオフであり、この間、トランジスタＱＮ
２によりプレート線ＰＬは基準電圧ＲＥＦにプリチャー
ジされる。クロックφ１，φ２が同時に立ち上がると、
ＮＡＮＤゲートＧ１の出力が“Ｌ”、従ってインバータ
Ｉ１の出力が“Ｈ”となり、ＮＭＯＳトランジスタＱＮ
１がオンする。これにより、プレート線ＰＬには負極性
のパルス電圧ＶＬが与えられる。その後クロックφ１が
立ち下がると、ＮＭＯＳトランジスタＱＮ１はオフにな
り、代わってＮＯＲゲートＧ２の出力が“Ｈ”、従って
インバータＩ２の出力が“Ｌ”となるためＰＭＯＳトラ
ンジスタＱＰ１がオンする。これによりプレート線ＰＬ
には正極性のパルス電圧ＶＨが与えられる。As shown in FIG. 3, the clocks φ1 and φ2 rise at the same time, and after the clock φ1 falls, the timing is adjusted so that the clock φ2 falls after a predetermined time. When the clocks φ1 and φ2 are “L”, both the PMOS transistor QP1 and the NMOS transistor QN1 are off, and during this time, the transistor QN
2, the plate line PL is precharged to the reference voltage REF. When clocks φ1 and φ2 rise at the same time,
The output of the NAND gate G1 is "L" and therefore the output of the inverter I1 is "H", and the NMOS transistor QN
1 turns on. Thereby, the pulse voltage VL of the negative polarity is applied to the plate line PL. Thereafter, when the clock φ1 falls, the NMOS transistor QN1 is turned off, and the output of the NOR gate G2 becomes "H" and the output of the inverter I2 becomes "L" instead, so that the PMOS transistor QP1 is turned on. Thereby, the plate line PL
Is supplied with a positive pulse voltage VH.
【００１９】ここで、パルス電圧ＶＨが読み出し電圧で
あって、その値は、選択されたメモリセルの強誘電体キ
ャパシタの端子間電圧が、“１”データの分極反転を生
じる大きさとする。具体的に、ビット線ＢＬ，ｂＢＬを
基準電圧ＲＥＦにプリチャージするものとして、選択さ
れたメモリセルの強誘電体キャパシタに係る電圧はＶＨ
−ＲＥＦとなり、これが“１”データの分極反転を生じ
るに十分な大きさとする。この読み出し電圧の立ち上が
りエッジに付加される形のパルス電圧ＶＬ（具体的に
は、強誘電体キャパシタに係る電圧ＶＬ−ＲＥＦ）の大
きさは、分極反転が生じない値に選ばれる。Here, the pulse voltage VH is a read voltage, and its value is set so that the voltage between the terminals of the ferroelectric capacitor of the selected memory cell causes the polarization inversion of "1" data. Specifically, assuming that the bit lines BL and bBL are precharged to the reference voltage REF, the voltage applied to the ferroelectric capacitor of the selected memory cell is VH
−REF, which is large enough to cause polarization reversal of “1” data. The magnitude of the pulse voltage VL (specifically, the voltage VL-REF for the ferroelectric capacitor) added to the rising edge of the read voltage is selected to a value that does not cause polarization inversion.
【００２０】この実施の形態による強誘電体メモリのデ
ータ読み出し動作を次に説明する。図４は動作タイミン
グを示している。ここでプレート線ＰＬおよびビット線
ＢＬ，ｂＢＬの基準電圧は接地電圧Ｖｓｓとしている。
まず、時刻ｔ１でアドレスにより選択されたワード線Ｗ
Ｌに、ワード線駆動回路２により高電圧が与えられる。
これにより、対をなすメモリセルＭＣとダミーセルＤＣ
が選択される。時刻ｔ１で、プレート線駆動回路３によ
りプレート線ＰＬに負のパルス電圧ＶＬが与えられ、引
き続き時刻ｔ３でプレート線ＰＬに正の読み出しパルス
電圧ＶＨが与えられる。The data reading operation of the ferroelectric memory according to this embodiment will now be described. FIG. 4 shows the operation timing. Here, the reference voltage of the plate line PL and the bit lines BL and bBL is the ground voltage Vss.
First, the word line W selected by the address at the time t1
A high voltage is applied to L by the word line drive circuit 2.
As a result, a pair of the memory cell MC and the dummy cell DC
Is selected. At time t1, the plate line driving circuit 3 applies a negative pulse voltage VL to the plate line PL, and subsequently at time t3, applies a positive read pulse voltage VH to the plate line PL.
【００２１】このとき、選択されたメモリセルＭＣの分
極変化を、記憶しているデータが“０”の場合と“１”
の場合についてそれぞれ図６（ａ）（ｂ）に示した。自
発分極は“０”，“１”データの場合でそれぞれ、初期
状態のＱｒ０，Ｑｒ１から、デポラリゼーションの結
果、Ｑｒ０’，Ｑｒ１’に劣化しているものとする。分
極反転が生じない小さい負電圧ＶＬの印加により、
“０”データセルでは、図６（ａ）に示すように、曲線
Ａ０１の分極変化を示し、更に分極反転が生じる大きさ
の正電圧ＶＨの印加により曲線Ａ０２の分極変化を示
す。“１”データセルでは図６（ｂ）に示すように、負
電圧ＶＬの印加により曲線Ａ１１の分極変化を示し、正
電圧ＶＨの印加により曲線Ａ１２の変化を示す。At this time, the polarization change of the selected memory cell MC is determined by comparing the case where the stored data is “0” and the case where the stored data is “1”.
6 (a) and 6 (b) are shown in FIGS. It is assumed that the spontaneous polarization is “0” and “1” data, and is degraded from Qr0 and Qr1 in the initial state to Qr0 ′ and Qr1 ′ as a result of depolarization, respectively. By applying a small negative voltage VL that does not cause polarization inversion,
In the "0" data cell, as shown in FIG. 6A, the polarization change of the curve A01 is shown, and further, the polarization change of the curve A02 is shown by the application of the positive voltage VH having a magnitude at which the polarization inversion occurs. In the "1" data cell, as shown in FIG. 6B, the polarization change of the curve A11 is shown by the application of the negative voltage VL, and the change of the curve A12 is shown by the application of the positive voltage VH.
【００２２】このとき、“０”データセルでの負電圧Ｖ
Ｌの印加による分極変化の曲線Ａ０１の傾斜に比べて、
“１”データセルでの分極変化の曲線Ａ１１の傾斜が大
きい。これは、“１”データセルの強誘電体キャパシタ
の容量が、“０”データセルのそれに比べて大きいため
である。これらのキャパシタ容量は、曲線Ａ０１，Ａ１
１の傾斜、言い換えれば、破線で示すヒステリシス曲線
の、それぞれ自発分極Ｑｒ０，Ｑｒ１近傍の負電圧側で
の傾斜（ｄＱ／ｄＶ）で表される。そこで、“０”デー
タセルから得られる信号量Ｕと“１”データから得られ
る信号量Ｐを比較すると、次のようになる。At this time, the negative voltage V at the "0" data cell
Compared to the slope of the polarization change curve A01 due to the application of L,
The slope of the polarization change curve A11 in the “1” data cell is large. This is because the capacity of the ferroelectric capacitor of the "1" data cell is larger than that of the "0" data cell. These capacitor capacities are represented by curves A01 and A1.
It is expressed by a slope (dQ / dV) on the negative voltage side near the spontaneous polarizations Qr0 and Qr1 of the hysteresis curve indicated by the broken line in other words. Therefore, a comparison between the signal amount U obtained from the “0” data cell and the signal amount P obtained from the “1” data is as follows.
【００２３】まず、負のパルス電圧ＶＬの印加により、
“１”データセルでは、デポラリゼーションを解消する
ような分極変化を示す。この結果、信号量Ｐはデポラリ
ゼーションがない場合、即ち初期状態と変わらない大き
さとなる。一方、“０”データセルの場合は、デポラリ
ゼーションの解消は殆どない。しかし、図７で説明した
ようにデポラリゼーション後に正電圧のみを印加して読
み出しを行った場合に比べると、“１”データセルでの
残留分極量低下が実質的に補償される結果、信号量Ｐと
Ｕの差即ち読み出しマージンは大きくなる。従って、誤
読み出しが確実に防止されることになる。First, by applying a negative pulse voltage VL,
The "1" data cell shows a polarization change that eliminates depolarization. As a result, the signal amount P has a magnitude that is the same as in the initial state when there is no depolarization. On the other hand, in the case of "0" data cells, depolarization is hardly eliminated. However, as compared with the case where the reading is performed by applying only the positive voltage after the depolarization as described with reference to FIG. 7, as a result, the reduction in the amount of remanent polarization in the “1” data cell is substantially compensated. The difference between the quantities P and U, ie, the read margin, increases. Therefore, erroneous reading is reliably prevented.
【００２４】ダミーセルＤＣはこの実施の形態の場合、
常誘電体キャパシタを用いているから、図６（ｃ）に示
すように、直線的な分極変化を示す。従って、メモリセ
ル及びダミーセルのみに着目したとき、信号電荷量は、
“０”，“１”データに応じて、図５のようになる。こ
れらの信号電荷量は、実際にはビット線対ＢＬ，ｂＢＬ
に転送されて、大きなビット線容量との間で分配される
から、ビット線対ＢＬ，ｂＢＬに得られる電位変化は、
図４に示すような小さいものとなる。そこで、時刻ｔ４
で活性化信号φｓによりセンスアンプ回路４を活性化す
る。これにより、“１”データの場合、ビット線ＢＬが
Ｖｃｃに、ビット線ｂＢＬがＶｓｓにまでフル振幅し、
“０”データの場合逆にフル振幅して、データ検出が行
われる。In this embodiment, the dummy cell DC is
Since a paraelectric capacitor is used, the polarization changes linearly as shown in FIG. Therefore, when focusing only on the memory cells and the dummy cells, the signal charge amount is
As shown in FIG. 5, according to "0" and "1" data. Actually, these signal charge amounts are equal to the bit line pair BL, bBL
And is distributed between the large bit line capacitance and the potential change obtained on the bit line pair BL and bBL is
It becomes small as shown in FIG. Therefore, at time t4
Activates the sense amplifier circuit 4 by the activation signal φs. Thereby, in the case of "1" data, the bit line BL fully swings to Vcc and the bit line bBL to Vss,
In the case of "0" data, the data is detected with full amplitude on the contrary.
【００２５】時刻ｔ５においてプレート線ＰＬに対する
電圧印加を終了すると、ビット線ＢＬの電位によりメモ
リセルＭＣに再書き込みがなされる。即ち、“０”デー
タ読み出しの場合、ビット線ＢＬは図４に示すようにＶ
ｓｓになり、これが強誘電体キャパシタＣＭの端子に与
えられるから、読み出し前と同じ分極量Ｑｒ０の“０”
状態になる。一方、“１”データ読み出しの場合、ビッ
ト線ＢＬは図４に示すようにＶｃｃになる。従ってプレ
ート線ＰＬの電位を下げると、図６（ｂ）に一点鎖線で
示すように分極変化を示す。即ち、電圧０Ｖの分極Ｑｒ
０の点を通り、更に分極は０点を通って反転する。そし
て、時刻ｔ６でビット線ＢＬをＶｓｓに戻すと、分極Ｑ
ｒ１の“１”状態に復帰する。つまり、分極反転により
読み出された“１”データは、再度分極反転して元の状
態に再書き込みされる。When the voltage application to the plate line PL is completed at time t5, the memory cell MC is rewritten by the potential of the bit line BL. That is, in the case of reading "0" data, the bit line BL is set to V as shown in FIG.
ss, which is given to the terminal of the ferroelectric capacitor CM.
State. On the other hand, in the case of reading "1" data, the bit line BL becomes Vcc as shown in FIG. Therefore, when the potential of the plate line PL is lowered, the polarization changes as shown by the chain line in FIG. 6B. That is, the polarization Qr of the voltage 0V
Passing through the zero point, the polarization is further reversed through the zero point. When the bit line BL is returned to Vss at time t6, the polarization Q
It returns to the "1" state of r1. That is, the "1" data read by the polarization inversion is re-inverted and rewritten to the original state.
【００２６】以上のようにこの実施の形態によれば、デ
ポラリゼーションにより読み出しマージンが低下した強
誘電体メモリについて、読み出し電圧波形を工夫するこ
とによりデポラリゼーションを解消して、誤動作のない
データ読み出しを行うことが可能になる。As described above, according to this embodiment, for a ferroelectric memory whose read margin has been reduced by depolarization, depolarization is eliminated by devising a read voltage waveform, and data without malfunction is obtained. Reading can be performed.
【００２７】なお実施の形態では、２トランジスタ／２
キャパシタのメモリセル構成で且つ、ダミーセルのキャ
パシタとして常誘電体キャパシタを用いた場合を説明し
たが、この発明はこれに限られる訳ではない。即ち、メ
モリセルは１トランジスタ／１キャパシタであってもよ
いし、ダミーセルのキャパシタとして強誘電体キャパシ
タを用いてもよく、強誘電体キャパシタについて二値デ
ータの一方の分極反転を伴うデータ読み出しを行う形式
の強誘電体メモリに同様にこの発明を適用して有効であ
る。In the embodiment, two transistors / 2
The case where the memory cell configuration of the capacitor is used and the paraelectric capacitor is used as the capacitor of the dummy cell has been described, but the present invention is not limited to this. That is, the memory cell may be a one-transistor / one-capacitor, or a ferroelectric capacitor may be used as a dummy cell capacitor. It is also effective to apply the present invention to a ferroelectric memory of the type.
【００２８】なお、特開平９−１８０４６７号公報に
は、この発明における読み出し電圧波形と同様の読み出
し電圧波形を用いる強誘電体メモリについて記載されて
いる。しかし、ここで提案されている強誘電体メモリ
は、デポラリゼーションの問題を解消するものではな
い。この発明と同様の電圧波形を用いているが、その趣
旨はこの発明とは明らかに異なる。また特開平９−１８
０４６７号公報のものは、強誘電体キャパシタには分極
反転を生じない電圧範囲で正負電圧を印加して、残留分
極の変化を検出する方式であり、このデータ読み出し動
作の原理もこの発明とは異なる。Japanese Patent Application Laid-Open No. 9-180467 describes a ferroelectric memory using a read voltage waveform similar to the read voltage waveform in the present invention. However, the ferroelectric memory proposed here does not solve the problem of depolarization. Although the same voltage waveform as that of the present invention is used, the purpose is clearly different from that of the present invention. Also, JP-A-9-18
No. 0467 discloses a method of detecting a change in remanent polarization by applying a positive or negative voltage to a ferroelectric capacitor in a voltage range in which no polarization inversion occurs. The principle of the data read operation is also different from that of the present invention. different.
【００２９】[0029]
【発明の効果】以上述べたようにこの発明によれば、デ
ポラリゼーションにより読み出しマージンが低下した強
誘電体メモリについて、読み出し電圧波形を工夫するこ
とによりデポラリゼーションを解消して、誤動作のない
データ読み出しを行うことが可能になる。As described above, according to the present invention, for a ferroelectric memory whose read margin has been reduced by depolarization, depolarization is eliminated by devising a read voltage waveform, and no malfunction occurs. Data can be read.
【図１】この発明の実施の形態による強誘電体メモリの
要部等価回路図である。FIG. 1 is an equivalent circuit diagram of a main part of a ferroelectric memory according to an embodiment of the present invention.
【図２】同実施の形態のプレート線駆動回路の構成を示
す図である。FIG. 2 is a diagram showing a configuration of a plate line drive circuit of the embodiment.
【図３】同プレート線駆動回路の動作タイミング図であ
る。FIG. 3 is an operation timing chart of the plate line drive circuit.
【図４】同実施の形態の強誘電体メモリのデータ読み出
し動作タイミング図である。FIG. 4 is a timing chart of a data read operation of the ferroelectric memory of the embodiment.
【図５】同実施の形態のメモリセルの読み出し信号量を
示す図である。FIG. 5 is a diagram showing a read signal amount of the memory cell of the embodiment.
【図６】同実施の形態のメモリセルキャパシタ及びダミ
ーセルキャパシタの読み出し時の分極変化を示す図であ
る。FIG. 6 is a diagram showing a polarization change at the time of reading of the memory cell capacitor and the dummy cell capacitor of the embodiment.
【図７】デポラリゼーションによる読み出し信号量低下
の様子を示す図である。FIG. 7 is a diagram illustrating a state in which a read signal amount is reduced by depolarization.
１…メモリセルアレイ、２…ワード線駆動回路、３…プ
レート線駆動回路、４…センスアンプ回路、ＭＣ…メモ
リセル、ＣＭ…強誘電体キャパシタ、ＤＣ…ダミーセ
ル、ＣＤ…参照用キャパシタ、ＱＭ，ＱＤ…トランジス
タ。DESCRIPTION OF SYMBOLS 1 ... Memory cell array, 2 ... Word line drive circuit, 3 ... Plate line drive circuit, 4 ... Sense amplifier circuit, MC ... Memory cell, CM ... Ferroelectric capacitor, DC ... Dummy cell, CD ... Reference capacitor, QM, QD ... transistors.
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32029799AJP2001143478A (en) | 1999-11-10 | 1999-11-10 | Ferroelectric memory device, and data read-out method therefor |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32029799AJP2001143478A (en) | 1999-11-10 | 1999-11-10 | Ferroelectric memory device, and data read-out method therefor |
| Publication Number | Publication Date |
|---|---|
| JP2001143478Atrue JP2001143478A (en) | 2001-05-25 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32029799APendingJP2001143478A (en) | 1999-11-10 | 1999-11-10 | Ferroelectric memory device, and data read-out method therefor |
| Country | Link |
|---|---|
| JP (1) | JP2001143478A (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6834006B2 (en) | 2001-10-22 | 2004-12-21 | Oki Electric Industry Co., Ltd. | Method and circuit for reading data from a ferroelectric memory cell |
| JP2008071432A (en)* | 2006-09-14 | 2008-03-27 | Toshiba Corp | Semiconductor memory device |
| US7408824B2 (en) | 2006-08-01 | 2008-08-05 | Kabushiki Kaisha Toshiba | Ferroelectric memory with spare memory cell array and ECC circuit |
| JP2017059286A (en)* | 2015-09-17 | 2017-03-23 | 富士通セミコンダクター株式会社 | Nonvolatile data storage circuit and control method of nonvolatile data storage circuit |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6834006B2 (en) | 2001-10-22 | 2004-12-21 | Oki Electric Industry Co., Ltd. | Method and circuit for reading data from a ferroelectric memory cell |
| US7408824B2 (en) | 2006-08-01 | 2008-08-05 | Kabushiki Kaisha Toshiba | Ferroelectric memory with spare memory cell array and ECC circuit |
| JP2008071432A (en)* | 2006-09-14 | 2008-03-27 | Toshiba Corp | Semiconductor memory device |
| JP2017059286A (en)* | 2015-09-17 | 2017-03-23 | 富士通セミコンダクター株式会社 | Nonvolatile data storage circuit and control method of nonvolatile data storage circuit |
| Publication | Publication Date | Title |
|---|---|---|
| US6728128B2 (en) | Dummy cell structure for 1T1C FeRAM cell array | |
| JP3856424B2 (en) | Semiconductor memory device | |
| US6487104B2 (en) | Semiconductor memory device | |
| US6493251B2 (en) | Ferroelectric memory device | |
| US5392234A (en) | Semiconductor memory device | |
| US6707701B2 (en) | Semiconductor memory and its driving method | |
| JPH08203266A (en) | Ferroelectric memory device | |
| JP2001160286A (en) | Apparatus for self-referencing of ferroelectric memory cells | |
| JP3877336B2 (en) | Ferroelectric memory device and driving method thereof | |
| US5940316A (en) | Ferroelectric memory device using a ferroelectric material and method of reading data from the ferroelectric memory device | |
| JP3720983B2 (en) | Ferroelectric memory | |
| US6522569B2 (en) | Semiconductor memory device | |
| US6046928A (en) | Non-volatile semiconductor memory device | |
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| US20080079471A1 (en) | Plateline Driver with Ramp Rate Control | |
| JP2001143478A (en) | Ferroelectric memory device, and data read-out method therefor | |
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| JPH0316097A (en) | Non-volatile semiconductor memory device and method for reading information from the device |
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