【０００１】[0001]
【発明の属する技術分野】本発明はスプリットゲート型
メモリセルに係り、詳しくは、３つのゲート電極（浮遊
ゲート電極、制御ゲート電極、消去ゲート電極）を備え
たスプリットゲート型メモリセルに関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a split gate type memory cell, and more particularly to a split gate type memory cell having three gate electrodes (a floating gate electrode, a control gate electrode, and an erase gate electrode). .
【０００２】[0002]
【従来の技術】従来より、ＵＳＰ５０２９１３０（G11C
11/40）、ＵＳＰ５０４５４８８（H01L 21/265）に開
示されるスプリットゲート型メモリセル（スプリットゲ
ート型トランジスタ）を用いた半導体メモリ（フラッシ
ュＥＥＰＲＯＭ（ElectricallyErasable and Programma
ble Read Only Memory ））が知られている。2. Description of the Related Art Conventionally, US Pat.
11/40), US Pat. No. 5,045,488 (H01L 21/265), and discloses a semiconductor memory (flash EEPROM (Electrically Erasable and Programmable) using a split gate type memory cell (split gate type transistor) disclosed in US Pat.
ble Read Only Memory)) is known.
【０００３】また、本出願人も、特開平９−３２１１５
６号公報、特開平１１−３１８０１号公報（H01L 21/82
74 H01L 29/788 H01L 29/792H01L 27/115）に開示され
るように、前記米国特許公報に記載の発明を改良した技
術を提案している。このスプリットゲート型メモリセル
は、シリコン基板上に形成されたポリシリコンの２層構
造をとり、１層目のポリシリコンにより浮遊ゲート電極
が形成され、２層目のポリシリコンにより制御ゲート電
極が形成されている。そして、制御ゲート電極の端部が
シリコン基板のチャネル領域上に配置され、その制御ゲ
ート電極の端部により選択ゲート電極が構成されてい
る。[0003] The present applicant also discloses Japanese Patent Application Laid-Open No. 9-32115.
No. 6, JP-A-11-31801 (H01L 21/82)
74 H01L 29/788 H01L 29 / 792H01L 27/115), which proposes a technique which is an improvement of the invention described in the aforementioned US Patent Publication. This split gate type memory cell has a two-layer structure of polysilicon formed on a silicon substrate. A floating gate electrode is formed by first-layer polysilicon, and a control gate electrode is formed by second-layer polysilicon. Have been. Then, an end of the control gate electrode is arranged on the channel region of the silicon substrate, and a select gate electrode is formed by the end of the control gate electrode.
【０００４】このスプリットゲート型メモリセルにおい
て、メモリセルにデータを書き込む書込動作では、チャ
ネル領域と浮遊ゲート電極との間に高電界を生じさせ、
その高電界によりチャネル領域中の電子を加速させてホ
ットエレクトロンとし、そのホットエレクトロンを浮遊
ゲート電極に注入させ、浮遊ゲート電極中に電荷を蓄積
させる。そのため、データの書込状態にあるメモリセル
の浮遊ゲート電極中には電荷が蓄積されており、浮遊ゲ
ート電極直下のチャネル領域はオフ状態となっている。
また、データの消去状態にあるメモリセルの浮遊ゲート
電極中には電荷が蓄積されておらず、浮遊ゲート電極直
下のチャネル領域はオン状態となっている。In this split gate type memory cell, in a write operation for writing data to the memory cell, a high electric field is generated between the channel region and the floating gate electrode,
The high electric field accelerates electrons in the channel region into hot electrons, injects the hot electrons into the floating gate electrode, and accumulates charges in the floating gate electrode. Therefore, charge is accumulated in the floating gate electrode of the memory cell in a data writing state, and the channel region immediately below the floating gate electrode is in an off state.
Further, no charge is accumulated in the floating gate electrode of the memory cell in the data erased state, and the channel region immediately below the floating gate electrode is in the ON state.
【０００５】そして、メモリセルからデータを読み出す
読出動作では、前記したチャネル領域のオン・オフ状態
により、書込状態にあるメモリセルでは消去状態にある
メモリセルよりもシリコン基板のドレイン領域からソー
ス領域へ流れるセル電流が小さくなることを利用し、そ
のセル電流の差をセンスアンプにより検出することで、
メモリセルが書込状態にあるか消去状態にあるかを判別
する。In a read operation for reading data from a memory cell, a memory cell in a written state is more likely to be connected to a source region than a memory cell in an erased state due to the on / off state of the channel region. By utilizing the fact that the cell current flowing to the cell decreases, the difference in the cell current is detected by a sense amplifier,
It is determined whether the memory cell is in a write state or an erase state.
【０００６】また、メモリセルのデータを消去する消去
動作では、制御ゲート電極に十数Ｖの電圧を印加して、
浮遊ゲート電極と制御ゲート電極との間に高電界を生じ
させ、その高電界により制御ゲート電極から浮遊ゲート
電極へファウラー−ノルドハイム・トンネル電流（Fowl
er-Nordheim Tunnel Current 以下、「ＦＮトンネル電
流」と呼ぶ）を流させ、浮遊ゲート電極中の電子を制御
ゲート電極側へ引き抜かせる。その結果、メモリセルの
しきい値電圧が低くなる。このとき、浮遊ゲート電極か
ら電荷を過剰に抜き過ぎても（いわゆる「過剰消去」と
呼ばれる現象が発生しても）、選択ゲート電極によって
チャネル領域をオフ状態に制御することが可能になるた
め、過剰消去によりメモリセルが消去状態のままになっ
て書込状態にできなくなるという問題を回避することが
できる。In an erasing operation for erasing data in a memory cell, a voltage of more than ten volts is applied to a control gate electrode,
A high electric field is generated between the floating gate electrode and the control gate electrode, and the high electric field causes a Fowler-Nordheim tunneling current (Fowl) from the control gate electrode to the floating gate electrode.
er-Nordheim Tunnel Current (hereinafter referred to as “FN tunnel current”) is caused to flow, and electrons in the floating gate electrode are extracted to the control gate electrode side. As a result, the threshold voltage of the memory cell decreases. At this time, even if the charge is excessively extracted from the floating gate electrode (even if a phenomenon called “excessive erasure” occurs), the channel region can be controlled to be turned off by the selection gate electrode. The problem that the memory cell remains in the erased state and cannot be put into the written state due to excessive erasure can be avoided.
【０００７】[0007]
【発明が解決しようとする課題】近年、メモリセルの微
細化に伴い、前記した読出動作時のセル電流が小さくな
っており、書込状態と消去状態とでセル電流の差も小さ
くなっている。そのため、データを正確に読み出すため
に、セル電流の大小を検出するセンスアンプの感度を高
めることが要求されているが、センスアンプの感度を高
めるのには限界があり、ますます微細化するメモリセル
に対応することが困難になっている。In recent years, with the miniaturization of memory cells, the cell current at the time of the above-mentioned read operation has become smaller, and the difference between the cell currents between the written state and the erased state has also become smaller. . Therefore, in order to accurately read data, it is required to increase the sensitivity of the sense amplifier that detects the magnitude of the cell current.However, there is a limit to increasing the sensitivity of the sense amplifier, and the memory becomes increasingly smaller. It has become difficult to handle cells.
【０００８】そこで、セル電流を増大させるには、制御
ゲート電極とチャネル領域との間に形成されているゲー
ト絶縁膜を薄くすればよい。しかし、制御ゲート電極と
チャネル領域との間のゲート絶縁膜を薄くすると、消去
動作時において制御ゲート電極に十数Ｖの電圧を印加し
た際に、制御ゲート電極とチャネル領域との間に高電界
が生じ、その高電界によりゲート絶縁膜が破壊されると
いう問題が起こる。Therefore, in order to increase the cell current, the thickness of the gate insulating film formed between the control gate electrode and the channel region may be reduced. However, when the gate insulating film between the control gate electrode and the channel region is thinned, a high electric field is applied between the control gate electrode and the channel region when a voltage of more than ten volts is applied to the control gate electrode during an erase operation. This causes a problem that the gate insulating film is broken by the high electric field.
【０００９】ところで、従来より、前記したスプリット
ゲート型メモリセルに対して、消去専用の電極（消去電
極）を追加したスプリットゲート型メモリセルが提案さ
れている。このメモリセルは、シリコン基板上に形成さ
れたポリシリコンの３層構造をとり、１層目のポリシリ
コンにより浮遊ゲート電極が形成され、２層目のポリシ
リコンにより制御ゲート電極が形成され、３層目のポリ
シリコンにより消去ゲート電極が形成されているため、
一般に、３層ポリシリコンを使用したスプリットゲート
型メモリセル，３層ポリシリコン型フラッシュメモリセ
ル，３層型メモリセルなどと呼ばれている。このメモリ
セル（以下、「３層型メモリセル」と呼ぶ）では、消去
ゲート電極が浮遊ゲート電極の上に一部覆い被さるよう
に配置されている。尚、３層型メモリセルの構造および
動作については、各種文献（例えば、フラッシュメモリ
技術ハンドブック（1993年発行、発行所：株式会社サイ
エンスフォーラム）など）に記載されており周知であ
る。By the way, conventionally, a split gate type memory cell has been proposed in which an electrode dedicated to erasing (erase electrode) is added to the above-mentioned split gate type memory cell. This memory cell has a three-layer structure of polysilicon formed on a silicon substrate, a floating gate electrode is formed by first-layer polysilicon, and a control gate electrode is formed by second-layer polysilicon. Since the erase gate electrode is formed by the polysilicon of the layer,
Generally, it is called a split gate memory cell using three-layer polysilicon, a three-layer polysilicon flash memory cell, a three-layer memory cell, or the like. In this memory cell (hereinafter, referred to as “three-layer type memory cell”), the erase gate electrode is arranged so as to partially cover the floating gate electrode. The structure and operation of the three-layer type memory cell are described in various documents (for example, Flash Memory Technology Handbook (published in 1993, issuance office: Science Forum Co., Ltd.)) and are well known.
【００１０】ちなみに、以下の説明では、３層型メモリ
セルと区別するため、前記したスプリットゲート型メモ
リセルを「２層型メモリセル」と呼ぶことにする。３層
型メモリセルの書込動作および読出動作は、２層型メモ
リセルと同じである。また、３層型メモリセルの消去動
作では、消去ゲート電極に十数Ｖ以上の電圧を印加し
て、浮遊ゲート電極と消去ゲート電極との間に高電界を
生じさせ、その高電界により消去ゲート電極から浮遊ゲ
ート電極へＦＮトンネル電流を流し、浮遊ゲート電極中
の電子を消去ゲート電極側へ引き抜かせる。In the following description, the above-mentioned split gate memory cell is referred to as a "two-layer memory cell" in order to distinguish it from a three-layer memory cell. The write operation and read operation of the three-layer memory cell are the same as those of the two-layer memory cell. In the erasing operation of the three-layer type memory cell, a voltage of more than ten volts is applied to the erasing gate electrode to generate a high electric field between the floating gate electrode and the erasing gate electrode. An FN tunnel current flows from the electrode to the floating gate electrode, and electrons in the floating gate electrode are drawn to the erase gate electrode side.
【００１１】このように、３層型メモリセルでは、制御
ゲート電極に加えて消去ゲート電極を設けているため、
制御ゲート電極とチャネル領域との間に形成されている
ゲート絶縁膜（以下、「制御ゲート絶縁膜」と呼ぶ）
と、消去ゲート電極と浮遊ゲート電極との間のゲート絶
縁膜（以下、「消去ゲート絶縁膜」と呼ぶ）とを独立し
た別個の絶縁膜にすることができる。そのため、制御ゲ
ート絶縁膜を十分に薄くして読出動作時のセル電流を増
大させた場合でも、消去動作時において消去ゲート電極
に十数Ｖ以上の電圧を印加した際に、制御ゲート電極と
チャネル領域との間に高電界が生じることはなく、その
高電界により薄い制御ゲート絶縁膜が破壊されるという
問題を回避することができる。加えて、消去ゲート絶縁
膜を十分に厚くすることにより、浮遊ゲート電極中の電
荷の蓄積時間を長くすると共に、書込動作時に消去ゲー
ト電極から浮遊ゲート電極へ電子が誤って注入される現
象（いわゆる「誤書込」と呼ばれる現象）の発生を防止
することができる。As described above, in the three-layer type memory cell, since the erase gate electrode is provided in addition to the control gate electrode,
A gate insulating film formed between the control gate electrode and the channel region (hereinafter, referred to as "control gate insulating film")
And the gate insulating film between the erase gate electrode and the floating gate electrode (hereinafter, referred to as “erased gate insulating film”) can be independent and separate insulating films. Therefore, even when the control gate insulating film is sufficiently thin to increase the cell current during the read operation, when a voltage of more than ten volts is applied to the erase gate electrode during the erase operation, the control gate electrode and the No high electric field is generated between the region and the region, and the problem that the thin control gate insulating film is broken by the high electric field can be avoided. In addition, by making the erase gate insulating film sufficiently thick, the charge accumulation time in the floating gate electrode is lengthened, and electrons are erroneously injected from the erase gate electrode into the floating gate electrode during a write operation ( The occurrence of a so-called “erroneous write” phenomenon can be prevented.
【００１２】しかし、３層型メモリセルでは、各ゲート
電極（浮遊ゲート電極，制御ゲート電極，消去ゲート電
極）はそれぞれ単独でフォトリソグラフィ技術および異
方性エッチング技術を用いて所望の形状に形成される。
そのため、各ゲート電極の形成用のエッチング用マスク
の位置ズレにより、各ゲート電極の位置関係にバラツキ
が生じ、その位置関係のバラツキに起因してメモリセル
の諸特性（書込特性，読出特性，消去特性）にもバラツ
キが生じるという問題があった。However, in the three-layer type memory cell, each gate electrode (floating gate electrode, control gate electrode, erase gate electrode) is independently formed into a desired shape by using a photolithography technique and an anisotropic etching technique. You.
Therefore, the positional relationship between the gate electrodes varies due to the positional deviation of the etching mask for forming each gate electrode, and various characteristics (write characteristics, read characteristics, There is a problem that the erasing characteristics also vary.
【００１３】そして、前記各ゲート電極の位置関係のバ
ラツキの発生を防止するには、各ゲート電極の位置関係
に十分な余裕を持たせておけばよいが、そのような位置
関係の余裕はメモリセルの微細化を阻害するという問題
がある。本発明は上記問題点を解決するためになされた
ものであって、その目的は、過剰消去の問題がなく、読
出動作時のセル電流が大きくて正確なデータ読出が容易
であり、特性にバラツキがなく、微細化が可能なメモリ
セルを提供することにある。In order to prevent the variation in the positional relationship between the gate electrodes, it is sufficient that the positional relationship between the gate electrodes has a sufficient margin. There is a problem that cell miniaturization is hindered. SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to eliminate the problem of excessive erasure, to provide a large cell current at the time of a read operation, to easily perform accurate data read, and to have a variation in characteristics. It is an object of the present invention to provide a memory cell which can be miniaturized without any problem.
【００１４】[0014]
【課題を解決するための手段および発明の効果】かかる
目的を達成するためになされた請求項１に記載の発明
は、半導体基板上に形成されたソース領域およびドレイ
ン領域と、ソース領域とドレイン領域に挟まれたチャネ
ル領域と、チャネル領域上に浮遊ゲート絶縁膜を介して
形成された浮遊ゲート電極と、チャネル領域上に制御ゲ
ート絶縁膜を介して形成された制御ゲート電極と、浮遊
ゲート電極上に消去ゲート絶縁膜を介して形成された消
去ゲート電極とを備え、浮遊ゲート絶縁膜と消去ゲート
絶縁膜とは独立した別個の絶縁膜から成り、浮遊ゲート
電極に対して制御ゲート電極が自己整合的に形成された
スプリットゲート型メモリセルをその要旨とする。Means for Solving the Problems and Effects of the Invention According to the first aspect of the present invention, there is provided a semiconductor device comprising: a source region and a drain region formed on a semiconductor substrate; a source region and a drain region; A floating gate electrode formed on the channel region via a floating gate insulating film, a control gate electrode formed on the channel region via a control gate insulating film, and a floating gate electrode And an erase gate electrode formed with an erase gate insulating film interposed therebetween.The floating gate insulating film and the erase gate insulating film are composed of separate insulating films, and the control gate electrode is self-aligned with the floating gate electrode. The gist of the present invention is a split gate type memory cell formed in a typical manner.
【００１５】従って、本発明によれば、消去動作におい
て浮遊ゲート電極から電荷を引き抜く際に電荷を過剰に
抜き過ぎて過剰消去が発生しても、制御ゲート電極によ
ってチャネル領域をオフ状態にすることができるため、
過剰消去によりメモリセルが消去状態のままとなって書
込状態にできなくなるという問題を回避することができ
る。Therefore, according to the present invention, the control gate electrode turns off the channel region even if the charge is excessively extracted from the floating gate electrode during the erase operation, resulting in excessive erasure. Can be
The problem that the memory cell remains in the erased state and cannot be put into the written state due to excessive erasure can be avoided.
【００１６】また、制御ゲート絶縁膜と消去ゲート絶縁
膜とが独立した別個の絶縁膜であるため、制御ゲート絶
縁膜を十分に薄くして読出動作時のセル電流を増大させ
た場合でも、消去動作時において消去ゲート電極に高電
圧を印加した際に、制御ゲート電極とチャネル領域との
間に高電界が生じることはなく、その高電界により制御
ゲート絶縁膜が破壊されるという問題を回避することが
できる。従って、制御ゲート絶縁膜を十分に薄くして読
出動作時のセル電流を増大させることにより、センスア
ンプの感度を高めることなく、メモリセルからの正確な
データ読出を容易に行うことができる。Further, since the control gate insulating film and the erasing gate insulating film are independent and independent insulating films, even if the control gate insulating film is made sufficiently thin to increase the cell current at the time of the read operation, the erasing operation is not performed. When a high voltage is applied to the erase gate electrode during operation, a high electric field does not occur between the control gate electrode and the channel region, and the problem that the control gate insulating film is broken by the high electric field is avoided. be able to. Therefore, by making the control gate insulating film sufficiently thin to increase the cell current during the read operation, accurate data reading from the memory cell can be easily performed without increasing the sensitivity of the sense amplifier.
【００１７】そして、消去ゲート絶縁膜を十分に厚くす
ることにより、浮遊ゲート電極中の電荷の蓄積時間を長
くすると共に、書込動作時に消去ゲート電極から浮遊ゲ
ート電極へ電子が誤って注入される誤書込現象の発生を
防止することができる。さらに、浮遊ゲート電極に対し
て制御ゲート電極が自己整合的に形成されているため、
メモリセルを微細化した場合でも、制御ゲート電極と浮
遊ゲート電極との位置合わせを正確に行うことが可能に
なり、制御ゲート電極および浮遊ゲート電極に関係する
書込特性および読出特性にバラツキのないメモリセルを
得ることができる。加えて、本発明によれば、前記した
従来の３層型メモリセル（各ゲート電極をそれぞれ単独
でフォトリソグラフィ技術および異方性エッチング技術
を用いて所望の形状に形成する）のように、制御ゲート
電極と浮遊ゲート電極の位置関係に余裕を持たせる必要
がないことから、その位置関係の余裕によりメモリセル
の微細化が阻害されるのを防止できる。By making the erase gate insulating film sufficiently thick, the charge accumulation time in the floating gate electrode is extended, and electrons are erroneously injected from the erase gate electrode to the floating gate electrode during a write operation. The occurrence of the erroneous writing phenomenon can be prevented. Furthermore, since the control gate electrode is formed in a self-aligned manner with respect to the floating gate electrode,
Even when the memory cell is miniaturized, it is possible to accurately align the control gate electrode and the floating gate electrode, and there is no variation in the write characteristics and the read characteristics related to the control gate electrode and the floating gate electrode. A memory cell can be obtained. In addition, according to the present invention, control is performed as in the above-described conventional three-layer type memory cell (each gate electrode is independently formed into a desired shape using photolithography technology and anisotropic etching technology). Since there is no need to provide a margin in the positional relationship between the gate electrode and the floating gate electrode, it is possible to prevent the miniaturization of the memory cell from being hindered by the margin in the positional relationship.
【００１８】次に、請求項２に記載の発明は、請求項１
に記載のスプリットゲート型メモリセルにおいて、前記
浮遊ゲート電極に対して前記消去ゲート電極が自己整合
的に形成されたことをその要旨とする。従って、本発明
によれば、浮遊ゲート電極に対して消去ゲート電極が自
己整合的に形成されているため、メモリセルを微細化し
た場合でも、消去ゲート電極と浮遊ゲート電極との位置
合わせを正確に行うことが可能になり、消去ゲート電極
および浮遊ゲート電極に関係する消去特性にバラツキの
ないメモリセルを得ることができる。加えて、本発明に
よれば、前記した従来の３層型メモリセルのように、浮
遊ゲート電極と消去ゲート電極の位置関係に余裕を持た
せる必要がないことから、その位置関係の余裕によりメ
モリセルの微細化が阻害されるのを防止できる。Next, a second aspect of the present invention is directed to the first aspect.
In the split gate type memory cell described in the above, the gist is that the erase gate electrode is formed in a self-aligned manner with respect to the floating gate electrode. Therefore, according to the present invention, since the erase gate electrode is formed in a self-aligned manner with respect to the floating gate electrode, even when the memory cell is miniaturized, the alignment between the erase gate electrode and the floating gate electrode can be accurately performed. And a memory cell having no variation in erase characteristics relating to the erase gate electrode and the floating gate electrode can be obtained. In addition, according to the present invention, unlike the above-described conventional three-layer type memory cell, there is no need to provide a margin in the positional relationship between the floating gate electrode and the erase gate electrode. It is possible to prevent the miniaturization of the cell from being hindered.
【００１９】次に、請求項３に記載の発明は、請求項１
または請求項２に記載のスプリットゲート型メモリセル
において、前記制御ゲート電極に対して前記ドレイン領
域が自己整合的に形成され、前記浮遊ゲート電極に対し
て前記ソース領域が自己整合的に形成されたことをその
要旨とする。Next, a third aspect of the present invention is directed to the first aspect.
Alternatively, in the split gate memory cell according to claim 2, the drain region is formed in a self-aligned manner with respect to the control gate electrode, and the source region is formed in a self-aligned manner with the floating gate electrode. That is the gist.
【００２０】従って、本発明によれば、制御ゲート電極
に対してドレイン領域が、浮遊ゲート電極に対してソー
ス領域がそれぞれ自己整合的に形成されているため、メ
モリセルを微細化した場合でも、ドレイン領域と制御ゲ
ート電極、ソース領域と浮遊ゲート電極の位置合わせを
それぞれ正確に行うことが可能になり、特性にバラツキ
のないメモリセルを得ることができる。Therefore, according to the present invention, the drain region is formed in self-alignment with the control gate electrode and the source region is formed in self-alignment with the floating gate electrode. The alignment between the drain region and the control gate electrode, and the alignment between the source region and the floating gate electrode can be accurately performed, and a memory cell with no variation in characteristics can be obtained.
【００２１】次に、請求項４に記載の発明は、請求項１
〜３のいずれか１項に記載のスプリットゲート型メモリ
セルにおいて、前記浮遊ゲート電極から前記消去ゲート
電極へ向けて突出した突起部を備えたことをその要旨と
する。従って、本発明によれば、消去動作において、浮
遊ゲート電極中の電子は突起部から飛び出して消去ゲー
ト電極側へ移動するため、電子の移動が容易になり、浮
遊ゲート電極中の電子を効率的に引き抜くことが可能に
なることから、消去特性を向上させることができる。Next, a fourth aspect of the present invention is directed to the first aspect.
The gist of the split gate memory cell according to any one of the above (1) to (3), is that the memory cell further includes a protrusion protruding from the floating gate electrode toward the erase gate electrode. Therefore, according to the present invention, in the erase operation, the electrons in the floating gate electrode jump out of the projections and move to the erase gate electrode side, so that the movement of the electrons is facilitated and the electrons in the floating gate electrode are efficiently removed. The erasing characteristic can be improved because the erasing characteristics can be improved.
【００２２】[0022]
【発明の実施の形態】以下、本発明を具体化した一実施
形態を図面と共に説明する。図１は、本実施形態のメモ
リセル１を用いたフラッシュＥＥＰＲＯＭにおけるメモ
リセルアレイ２の一部概略断面図である。DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a partial schematic cross-sectional view of a memory cell array 2 in a flash EEPROM using the memory cells 1 of the present embodiment.
【００２３】スプリットゲート型メモリセル（スプリッ
トゲート型トランジスタ）１は、ソース領域３、ドレイ
ン領域４、チャネル領域５、浮遊ゲート電極６、制御ゲ
ート電極７、消去ゲート電極８から構成されている。メ
モリセル１は、Ｐ型単結晶シリコン基板９上に形成され
たポリシリコンの３層構造をとり、１層目のポリシリコ
ンにより浮遊ゲート電極６が形成され、２層目のポリシ
リコンにより制御ゲート電極７が形成され、３層目のポ
リシリコンにより消去ゲート電極８が形成された３層型
メモリセルである。The split gate type memory cell (split gate type transistor) 1 includes a source region 3, a drain region 4, a channel region 5, a floating gate electrode 6, a control gate electrode 7, and an erase gate electrode 8. The memory cell 1 has a three-layer structure of polysilicon formed on a P-type single-crystal silicon substrate 9, has a floating gate electrode 6 formed of first-layer polysilicon, and a control gate formed of second-layer polysilicon. This is a three-layer memory cell in which an electrode 7 is formed and an erase gate electrode 8 is formed by a third layer of polysilicon.
【００２４】基板９上にはＮ型のソース領域３およびド
レイン領域４が形成され、基板９上における各領域３，
４に挟まれた部分にはチャネル領域５が形成されてい
る。ソース領域３およびチャネル領域５の上には、これ
ら領域３，５の一部にかかるように、浮遊ゲート絶縁膜
１０を介して浮遊ゲート電極６が形成されている。ま
た、ドレイン領域４側のチャネル領域５上には、制御ゲ
ート絶縁膜１１を介して制御ゲート電極７が形成されて
いる。浮遊ゲート電極６と制御ゲート電極７との間には
絶縁膜１２が形成されている。An N-type source region 3 and a drain region 4 are formed on the substrate 9, and the respective regions 3 and 3 on the substrate 9 are formed.
A channel region 5 is formed in a portion sandwiched between the four. A floating gate electrode 6 is formed on the source region 3 and the channel region 5 via a floating gate insulating film 10 so as to cover a part of the regions 3 and 5. On the channel region 5 on the drain region 4 side, a control gate electrode 7 is formed via a control gate insulating film 11. An insulating film 12 is formed between the floating gate electrode 6 and the control gate electrode 7.
【００２５】すなわち、メモリセル１は、浮遊ゲート電
極６と各領域３〜５とから構成されるトランジスタ（以
下、「浮遊ゲートトランジスタ」と呼ぶ）１３と、制御
ゲート電極７と各領域３〜５とから構成されるトランジ
スタ（以下、「選択トランジスタ」と呼ぶ）１４とが直
列に接続された構成をとる。That is, the memory cell 1 includes a transistor 13 (hereinafter referred to as a “floating gate transistor”) composed of a floating gate electrode 6 and each of the regions 3 to 5, a control gate electrode 7 and each of the regions 3 to 5. (Hereinafter, referred to as “selection transistor”) 14 are connected in series.
【００２６】浮遊ゲート電極６における制御ゲート電極
７とは反対側の端部は上方に向けて突出し、その突出し
た部分により突起部６ａが形成されている。浮遊ゲート
電極６の突起部６ａ上には、消去ゲート絶縁膜１５を介
して消去ゲート電極８が形成されている。The end of the floating gate electrode 6 opposite to the control gate electrode 7 protrudes upward, and the protruding portion forms a protrusion 6a. On the protrusion 6a of the floating gate electrode 6, an erase gate electrode 8 is formed via an erase gate insulating film 15.
【００２７】ソース領域３上にはソース配線１６が形成
されている。ソース配線１６と浮遊ゲート電極６との間
には、消去ゲート絶縁膜１５および絶縁膜１７が形成さ
れている。また、ソース配線１６と消去ゲート電極８と
の間には、絶縁膜１７または絶縁膜１８が形成されてい
る。そして、浮遊ゲート電極６上には絶縁膜１９が形成
されている。さらに、メモリセル１上には各層間絶縁膜
２０，２４が形成されている。On the source region 3, a source wiring 16 is formed. An erase gate insulating film 15 and an insulating film 17 are formed between the source line 16 and the floating gate electrode 6. Further, an insulating film 17 or an insulating film 18 is formed between the source wiring 16 and the erase gate electrode 8. Then, an insulating film 19 is formed on the floating gate electrode 6. Further, the interlayer insulating films 20 and 24 are formed on the memory cell 1.
【００２８】メモリセルアレイ２は、基板９上に形成さ
れた複数のメモリセル１によって構成されている。基板
９上の占有面積を小さく抑えることを目的に、隣合う各
メモリセル１（以下、２つを区別するため「１ａ」「１
ｂ」と表記する）は、ソース領域３またはドレイン領域
４を共通にし、その共通のソース領域３またはドレイン
領域４に対して、各電極６〜８が反転した形（基板９に
垂直なソース領域３またはドレイン領域４の中心線に対
して、各電極６〜８が線対称な形）で配置されている。
また、ソース領域３を共通にする各メモリセル１ａ，１
ｂの各消去ゲート電極８は接続されている。The memory cell array 2 is composed of a plurality of memory cells 1 formed on a substrate 9. In order to reduce the occupied area on the substrate 9, each adjacent memory cell 1 (hereinafter, "1a""1
b) indicates that the source region 3 or the drain region 4 is made common and the respective electrodes 6 to 8 are inverted with respect to the common source region 3 or the drain region 4 (the source region perpendicular to the substrate 9). The electrodes 6 to 8 are arranged symmetrically with respect to the center line of the drain region 3 or the drain region 4).
In addition, each memory cell 1a, 1
The respective erase gate electrodes 8 of b are connected.
【００２９】図２は、メモリセルアレイ２の一部平面図
である。尚、図１は、図２におけるＡ−Ａ線断面図であ
る。基板９上にはフィールド絶縁膜２１が形成され、そ
のフィールド絶縁膜２１によって各メモリセル１間の素
子分離が行われている。FIG. 2 is a partial plan view of the memory cell array 2. FIG. 1 is a sectional view taken along line AA in FIG. A field insulating film 21 is formed on the substrate 9, and the field insulating film 21 performs element isolation between the memory cells 1.
【００３０】図２の縦方向に配置される各メモリセル１
のソース領域３（図示略），ソース配線１６，消去ゲー
ト電極８はそれぞれ共通になっている。また、図２の縦
方向に配置される各メモリセル１の制御ゲート電極７は
共通になっており、その制御ゲート電極７によってワー
ド線が形成されている。また、図２の横方向に配置され
るドレイン領域４は、各層間絶縁膜２０，２４および制
御ゲート絶縁膜１１に形成されたビット線コンタクト２
２を介して、層間絶縁膜２４上に形成されたビット線２
３に接続されている。そのため、ソース配線１６とワー
ド線とは平行に配置され、ビット線２３とワード線とは
直交することになる。Each memory cell 1 arranged in the vertical direction in FIG.
The source region 3 (not shown), the source wiring 16, and the erase gate electrode 8 are common to each other. The control gate electrode 7 of each memory cell 1 arranged in the vertical direction in FIG. 2 is common, and the control gate electrode 7 forms a word line. The drain region 4 arranged in the lateral direction in FIG. 2 is formed by the bit line contact 2 formed on each of the interlayer insulating films 20 and 24 and the control gate insulating film 11.
2, the bit line 2 formed on the interlayer insulating film 24 is formed.
3 is connected. Therefore, the source line 16 and the word line are arranged in parallel, and the bit line 23 is orthogonal to the word line.
【００３１】そして、上記のように構成されたメモリセ
ルアレイ２に周辺回路が接続されてフラッシュＥＥＰＲ
ＯＭが構成されている。尚、３層型メモリセルであるメ
モリセル１を用いたフラッシュＥＥＰＲＯＭの回路構成
については、各種文献（例えば、フラッシュメモリ技術
ハンドブック（1993年発行、発行所：株式会社サイエン
スフォーラム）のP.25〜P.52など）に記載されており周
知であるため、ここでは説明を省略する。Then, peripheral circuits are connected to the memory cell array 2 configured as described above, and the flash EEPROM
OM is configured. The circuit configuration of the flash EEPROM using the memory cell 1 which is a three-layer type memory cell is described in various documents (for example, P.25- of Flash Memory Technology Handbook (published in 1993, published by Science Forum Co., Ltd.)). P.52 etc.) and are well-known, so that the description is omitted here.
【００３２】次に、メモリセル１の各動作（書込動作，
読出動作，消去動作）について説明する。書込動作で
は、ソース配線１６（ソース領域３），ビット線２３
（ドレイン領域４），ワード線（制御ゲート電極７），
消去ゲート電極８の電位を制御することにより、チャネ
ル領域５と浮遊ゲート電極６との間に高電界を生じさ
せ、その高電界によりチャネル領域５中の電子を加速さ
せてホットエレクトロンとし、そのホットエレクトロン
を浮遊ゲート絶縁膜１０を通して浮遊ゲート電極６に注
入させ、浮遊ゲート電極６中に電荷を蓄積させる。その
ため、データの書込状態にあるメモリセル１の浮遊ゲー
ト電極６中には電荷が蓄積されており、浮遊ゲート電極
６直下のチャネル領域５はオフ状態となっている。ま
た、データの消去状態にあるメモリセル１の浮遊ゲート
電極６中には電荷が蓄積されておらず、浮遊ゲート電極
６直下のチャネル領域５はオン状態となっている。Next, each operation of the memory cell 1 (write operation,
The read operation and the erase operation will be described. In the write operation, the source line 16 (source region 3), the bit line 23
(Drain region 4), word line (control gate electrode 7),
By controlling the potential of the erase gate electrode 8, a high electric field is generated between the channel region 5 and the floating gate electrode 6, and the high electric field accelerates electrons in the channel region 5 to generate hot electrons. Electrons are injected into the floating gate electrode 6 through the floating gate insulating film 10 and charge is accumulated in the floating gate electrode 6. Therefore, charges are accumulated in the floating gate electrode 6 of the memory cell 1 in a data writing state, and the channel region 5 immediately below the floating gate electrode 6 is in an off state. Further, no charge is accumulated in the floating gate electrode 6 of the memory cell 1 in the data erased state, and the channel region 5 immediately below the floating gate electrode 6 is in the ON state.
【００３３】読出動作では、前記したチャネル領域５の
オン・オフ状態により、書込状態にあるメモリセル１で
は消去状態にあるメモリセル１よりもドレイン領域４か
らソース領域３へ流れるセル電流が小さくなることを利
用し、そのセル電流の差をビット線２３に接続されたセ
ンスアンプ（図示略）を用いて検出することで、メモリ
セル１が書込状態にあるか消去状態にあるかを判別す
る。In the read operation, the cell current flowing from the drain region 4 to the source region 3 in the memory cell 1 in the write state is smaller than that in the memory cell 1 in the erase state due to the on / off state of the channel region 5 described above. Utilizing this fact, the difference between the cell currents is detected using a sense amplifier (not shown) connected to the bit line 23 to determine whether the memory cell 1 is in the written state or the erased state. I do.
【００３４】消去動作では、ソース配線１６（ソース領
域３），ビット線２３（ドレイン領域４），ワード線
（制御ゲート電極７），消去ゲート電極８の電位を制御
して、消去ゲート電極８に十数Ｖの電圧を印加し、浮遊
ゲート電極６と消去ゲート電極８との間に高電界を生じ
させ、その高電界により消去ゲート電極８から消去ゲー
ト絶縁膜１５を通して浮遊ゲート電極６へＦＮトンネル
電流を流させ、浮遊ゲート電極６中の電子を消去ゲート
電極８側へ引き抜かせる。その結果、メモリセル１のし
きい値電圧が低くなる。In the erase operation, the potentials of the source line 16 (source region 3), the bit line 23 (drain region 4), the word line (control gate electrode 7) and the erase gate electrode 8 are controlled, and A voltage of more than ten volts is applied to generate a high electric field between the floating gate electrode 6 and the erase gate electrode 8, and the high electric field causes the FN tunnel from the erase gate electrode 8 to the floating gate electrode 6 through the erase gate insulating film 15 to the floating gate electrode 6. A current is caused to flow, and electrons in the floating gate electrode 6 are drawn to the erase gate electrode 8 side. As a result, the threshold voltage of the memory cell 1 decreases.
【００３５】このとき、各ゲート電極６，８は消去ゲー
ト絶縁膜１５を介して容量結合されているが、浮遊ゲー
ト電極６には突起部６ａが形成されているため、浮遊ゲ
ート電極６中の電子は突起部６ａから飛び出して消去ゲ
ート電極８側へ移動する。従って、電子の移動が容易に
なり、浮遊ゲート電極６中の電子を効率的に引き抜くこ
とが可能になるため、消去特性を向上させることができ
る。At this time, the gate electrodes 6 and 8 are capacitively coupled via the erase gate insulating film 15, but since the floating gate electrode 6 has the projection 6a, the floating gate electrode 6 The electrons jump out of the protrusion 6a and move to the erase gate electrode 8 side. Therefore, the movement of the electrons is facilitated and the electrons in the floating gate electrode 6 can be efficiently extracted, so that the erasing characteristics can be improved.
【００３６】また、メモリセル１には選択トランジスタ
１４が設けられているため、メモリセルアレイ２を構成
する個々のメモリセル１にそれ自身を選択する機能があ
る。つまり、消去動作において浮遊ゲート電極６から電
荷を引き抜く際に電荷を過剰に抜き過ぎて過剰消去が発
生しても、制御ゲート電極７によってチャネル領域５を
オフ状態にすることができる。従って、過剰消去が発生
したとしても、選択トランジスタ１４によってメモリセ
ル１のオン・オフ状態を制御することが可能になるた
め、過剰消去によりメモリセル１が消去状態のままとな
って書込状態にできなくなるという問題を回避すること
ができる。Further, since the memory cell 1 is provided with the selection transistor 14, each memory cell 1 constituting the memory cell array 2 has a function of selecting itself. In other words, the control gate electrode 7 can turn off the channel region 5 even if excessive erasure occurs due to excessive bleeding of charges when extracting charges from the floating gate electrode 6 in the erasing operation. Therefore, even if an over-erasure occurs, the on / off state of the memory cell 1 can be controlled by the selection transistor 14, so that the over-erasure leaves the memory cell 1 in the erased state and enters the write state. The problem of being unable to do so can be avoided.
【００３７】そして、メモリセル１では、制御ゲート絶
縁膜１１と消去ゲート絶縁膜１５とが独立した別個の絶
縁膜であるため、制御ゲート絶縁膜１１を十分に薄くし
て読出動作時のセル電流を増大させた場合でも、消去動
作時において消去ゲート電極８に十数Ｖ以上の電圧を印
加した際に、制御ゲート電極７とチャネル領域５との間
に高電界が生じることはなく、その高電界により制御ゲ
ート絶縁膜１１が破壊されるという問題を回避すること
ができる。従って、制御ゲート絶縁膜１１を十分に薄く
して読出動作時のセル電流を増大させることにより、セ
ンスアンプの感度を高めることなく、メモリセル１から
の正確なデータ読出を容易に行うことができる。In the memory cell 1, the control gate insulating film 11 and the erasing gate insulating film 15 are independent and separate insulating films. Even when the voltage is increased, a high electric field does not occur between the control gate electrode 7 and the channel region 5 when a voltage of more than ten volts is applied to the erase gate electrode 8 during the erase operation. The problem that the control gate insulating film 11 is destroyed by the electric field can be avoided. Therefore, by making the control gate insulating film 11 sufficiently thin to increase the cell current in the read operation, accurate data reading from the memory cell 1 can be easily performed without increasing the sensitivity of the sense amplifier. .
【００３８】加えて、消去ゲート絶縁膜１５を十分に厚
くすることにより、浮遊ゲート電極６中の電荷の蓄積時
間を長くすると共に、書込動作時に消去ゲート電極８か
ら浮遊ゲート電極６へ電子が誤って注入される誤書込現
象の発生を防止することができる。In addition, by making the erase gate insulating film 15 sufficiently thick, the charge accumulation time in the floating gate electrode 6 is extended, and electrons are transferred from the erase gate electrode 8 to the floating gate electrode 6 during a write operation. It is possible to prevent an erroneous writing phenomenon that is erroneously injected.
【００３９】次に、メモリセルアレイ２の製造方法につ
いて、図３〜図８を用いて説明する。尚、図３（ｂ）
は、図２におけるＢ−Ｂ線断面に対応する。また、図３
（ａ），図３（ｃ），図４〜図８は、図２におけるＡ−
Ａ線断面に対応する。 工程１（図３（ａ）参照）：熱酸化法を用い、Ｐ型単結
晶シリコン基板９上にシリコン酸化膜からなる浮遊ゲー
ト絶縁膜１０（膜厚：１０ｎｍ程度）を形成する。次
に、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposi
tion）法を用い、浮遊ゲート絶縁膜１０上に浮遊ゲート
電極６となる１層目のポリシリコン膜３１（膜厚：７０
ｎｍ程度）を堆積させる。続いて、ＣＶＤ（Chemical V
apor Deposition）法を用い、ポリシリコン膜３１上に
シリコン窒化膜３２（膜厚：１００ｎｍ程度）を堆積さ
せる。Next, a method of manufacturing the memory cell array 2 will be described with reference to FIGS. FIG. 3 (b)
Corresponds to a cross section taken along line BB in FIG. FIG.
(A), FIG. 3 (c), and FIG. 4 to FIG.
Corresponds to the A-line cross section. Step 1 (see FIG. 3A): A floating gate insulating film 10 (thickness: about 10 nm) made of a silicon oxide film is formed on a P-type single crystal silicon substrate 9 by using a thermal oxidation method. Next, LPCVD (Low Pressure Chemical Vapor Deposi
The first polysilicon film 31 (thickness: 70) to be the floating gate electrode 6 is formed on the floating gate insulating film 10 by using the
nm). Subsequently, CVD (Chemical V
A silicon nitride film 32 (thickness: about 100 nm) is deposited on the polysilicon film 31 using an apor deposition method.
【００４０】工程２（図３（ｂ）参照）：フォトリソグ
ラフィ技術および異方性エッチング技術を用い、シリコ
ン窒化膜３２をパターニングする。次に、パターニング
されたシリコン窒化膜３２をエッチング用マスクとして
用いた異方性エッチング法（例えば、ＲＩＥ（Reactive
Ion Etching）法など）により、ポリシリコン膜３１，
浮遊ゲート絶縁膜１０，基板９をエッチングし、基板９
に所定深さ（３００ｎｍ程度）の溝９ａを形成する。続
いて、ＬＰＣＶＤ法を用い、基板９の溝９ａ内を含むデ
バイスの全面にシリコン酸化膜３３を堆積させる。そし
て、ＣＭＰ（Chemical Mechanical Polishing）法を用
い、シリコン窒化膜３２上のシリコン酸化膜３３を除去
する。その結果、基板９の溝９ａ内に埋め込まれたシリ
コン酸化膜３３がフィールド絶縁膜２１となる。Step 2 (see FIG. 3B): The silicon nitride film 32 is patterned using a photolithography technique and an anisotropic etching technique. Next, an anisotropic etching method using the patterned silicon nitride film 32 as an etching mask (for example, RIE (Reactive
Ion Etching) method, etc.), the polysilicon film 31,
The floating gate insulating film 10 and the substrate 9 are etched, and the substrate 9 is etched.
Then, a groove 9a having a predetermined depth (about 300 nm) is formed. Subsequently, a silicon oxide film 33 is deposited on the entire surface of the device including the inside of the groove 9a of the substrate 9 by using the LPCVD method. Then, the silicon oxide film 33 on the silicon nitride film 32 is removed by using a CMP (Chemical Mechanical Polishing) method. As a result, the silicon oxide film 33 embedded in the groove 9a of the substrate 9 becomes the field insulating film 21.
【００４１】工程３（図３（ｃ）参照）：ＣＶＤ法を用
い、上記工程で作製されたデバイスの全面にシリコン窒
化膜３４（膜厚：１００ｎｍ程度）を堆積させる。次
に、フォトリソグラフィ技術および異方性エッチング技
術を用い、シリコン窒化膜３４をパターニングする。続
いて、ポリシリコン膜３１に導電性を付与するため、イ
オン注入法を用いてポリシリコン膜３１にリンイオンを
ドーピングする。Step 3 (see FIG. 3C): A silicon nitride film 34 (thickness: about 100 nm) is deposited on the entire surface of the device manufactured in the above step by using the CVD method. Next, the silicon nitride film 34 is patterned using a photolithography technique and an anisotropic etching technique. Subsequently, in order to impart conductivity to the polysilicon film 31, the polysilicon film 31 is doped with phosphorus ions using an ion implantation method.
【００４２】工程４（図４（ａ）参照）：積層された各
シリコン窒化膜３２，３４をエッチング用マスクとして
用いた等方性エッチング法により、ポリシリコン膜３１
を所定膜厚（３０ｎｍ程度）分だけエッチングする。す
ると、シリコン窒化膜３２の外周部分の下側のポリシリ
コン膜３１が等方的にエッチング除去され、そのシリコ
ン窒化膜３２の外周部分の下側にアンダーカット部３５
が形成される。Step 4 (see FIG. 4A): The polysilicon film 31 is formed by an isotropic etching method using the stacked silicon nitride films 32 and 34 as an etching mask.
Is etched by a predetermined thickness (about 30 nm). Then, the polysilicon film 31 below the outer peripheral portion of the silicon nitride film 32 is isotropically etched away, and the undercut portion 35 is formed below the outer peripheral portion of the silicon nitride film 32.
Is formed.
【００４３】工程５（図４（ｂ）参照）：ＬＰＣＶＤ法
を用い、上記工程で作製されたデバイスの全面にシリコ
ン酸化膜３６（膜厚：２００ｎｍ程度）を堆積させる。
このとき、アンダーカット部３５内にもシリコン酸化膜
３６が充填される。次に、全面エッチバック法（例え
ば、ＲＩＥ法など）を用い、アンダーカット部３５内を
含む各シリコン窒化膜３２，３４の側壁部分のシリコン
酸化膜３６だけを残す。その結果、アンダーカット部３
５内および各シリコン窒化膜３２，３４の側壁部分に残
ったシリコン酸化膜３６が絶縁膜１９となる。Step 5 (see FIG. 4B): A silicon oxide film 36 (thickness: about 200 nm) is deposited on the entire surface of the device manufactured in the above step by using the LPCVD method.
At this time, the silicon oxide film 36 is also filled in the undercut portion 35. Next, only the silicon oxide film 36 on the side walls of the silicon nitride films 32 and 34 including the inside of the undercut portion 35 is left by using the entire surface etch back method (for example, the RIE method). As a result, the undercut 3
The silicon oxide film 36 remaining inside 5 and on the side walls of the silicon nitride films 32 and 34 becomes the insulating film 19.
【００４４】工程６（図４（ｃ）参照）：各シリコン窒
化膜３２，３４およびシリコン酸化膜３６をエッチング
用マスクとして用いた異方性エッチング法により、ポリ
シリコン膜３１を選択的にエッチングする。 工程７（図５（ａ）参照）：ＬＰＣＶＤ法を用い、上記
工程で作製されたデバイスの全面にシリコン酸化膜３７
（膜厚：１５ｎｍ程度）を堆積させる。次に、全面エッ
チバック法を用い、絶縁膜１９（シリコン酸化膜３６）
の側壁部分のシリコン酸化膜３７だけを残す。その結
果、絶縁膜１９の側壁部分に残ったシリコン酸化膜３７
が絶縁膜１２となる。次に、上記工程で作製されたデバ
イスの表面に露出している浮遊ゲート絶縁膜１０を除去
して基板９表面を露出させる。続いて、熱酸化法を用
い、露出した基板９表面に制御ゲート絶縁膜１１（膜
厚：８ｎｍ程度）を形成する。すると、シリコン酸化膜
からなる各絶縁膜１９，１２は積層一体化される。ま
た、シリコン酸化膜からなる各ゲート絶縁膜１０，１１
の端部同士が接触し、浮遊ゲート絶縁膜１０と制御ゲー
ト絶縁膜１１とは一体化される。Step 6 (see FIG. 4C): The polysilicon film 31 is selectively etched by an anisotropic etching method using each of the silicon nitride films 32 and 34 and the silicon oxide film 36 as an etching mask. . Step 7 (see FIG. 5A): A silicon oxide film 37 is formed on the entire surface of the device manufactured in the above-described steps by using the LPCVD method.
(Thickness: about 15 nm) is deposited. Next, the insulating film 19 (silicon oxide film 36)
Only the silicon oxide film 37 on the side wall portion of FIG. As a result, the silicon oxide film 37 remaining on the side wall of the insulating film 19 is formed.
Becomes the insulating film 12. Next, the floating gate insulating film 10 exposed on the surface of the device manufactured in the above step is removed to expose the surface of the substrate 9. Subsequently, a control gate insulating film 11 (thickness: about 8 nm) is formed on the exposed surface of the substrate 9 by using a thermal oxidation method. Then, the insulating films 19 and 12 made of a silicon oxide film are laminated and integrated. Each of the gate insulating films 10 and 11 made of a silicon oxide film
Are in contact with each other, and the floating gate insulating film 10 and the control gate insulating film 11 are integrated.
【００４５】尚、制御ゲート絶縁膜１１に対応する部分
の浮遊ゲート絶縁膜１０を一旦除去した後に制御ゲート
絶縁膜１１を形成するのは、工程６で露出した浮遊ゲー
ト絶縁膜１０の絶縁特性が劣化するためである。つま
り、工程６で露出した浮遊ゲート絶縁膜１０を制御ゲー
ト絶縁膜１１として用い、その絶縁特性が劣化した浮遊
ゲート絶縁膜１０上に制御ゲート電極７を形成した場合
には、メモリセル１の正常な読出動作が阻害されるおそ
れがある。そこで、絶縁特性が劣化した浮遊ゲート絶縁
膜１０を一旦除去した後に、熱酸化法で形成された絶縁
特性に優れる制御ゲート絶縁膜１１を成膜するわけであ
る。The reason why the control gate insulating film 11 is formed after the portion of the floating gate insulating film 10 corresponding to the control gate insulating film 11 is once removed is that the insulating characteristics of the floating gate insulating film 10 exposed in Step 6 are changed. This is due to deterioration. That is, when the floating gate insulating film 10 exposed in the step 6 is used as the control gate insulating film 11 and the control gate electrode 7 is formed on the floating gate insulating film 10 whose insulating characteristics have been deteriorated, the normal state of the memory cell 1 Read operation may be hindered. Therefore, after the floating gate insulating film 10 whose insulating characteristics have been deteriorated is once removed, the control gate insulating film 11 having excellent insulating characteristics formed by a thermal oxidation method is formed.
【００４６】工程８（図５（ｂ）参照）：ＬＰＣＶＤ法
を用い、上記工程で作製されたデバイスの全面に２層目
のポリシリコン膜３８（膜厚：２００ｎｍ程度）を堆積
させる。次に、全面エッチバック法を用い、絶縁膜１２
（シリコン酸化膜３７）の側壁部分のポリシリコン膜３
８だけを残す。その結果、絶縁膜１２の側壁部分に残っ
たポリシリコン膜３８が制御ゲート電極７となる。Step 8 (see FIG. 5B): A second-layer polysilicon film 38 (thickness: about 200 nm) is deposited on the entire surface of the device manufactured in the above-described step by using the LPCVD method. Next, the insulating film 12 is
Polysilicon film 3 on the side wall of (silicon oxide film 37)
Leave only 8 As a result, the polysilicon film 38 remaining on the side wall of the insulating film 12 becomes the control gate electrode 7.
【００４７】工程９（図５（ｃ）参照）：各シリコン窒
化膜３２，３４と各絶縁膜１２，１９と制御ゲート電極
７とをイオン注入用マスクとして用いたイオン注入法に
より、基板９にリンイオンをドーピングしてドレイン領
域４を形成する。このとき、制御ゲート電極７となるポ
リシリコン膜３８にもリンイオンがドーピングされて導
電性が付与される。Step 9 (see FIG. 5C): The substrate 9 is formed on the substrate 9 by an ion implantation method using each of the silicon nitride films 32 and 34, each of the insulating films 12 and 19, and the control gate electrode 7 as an ion implantation mask. The drain region 4 is formed by doping with phosphorus ions. At this time, the polysilicon film 38 serving as the control gate electrode 7 is also doped with phosphorus ions to have conductivity.
【００４８】工程１０（図６（ａ）参照）：ＬＰＣＶＤ
法を用い、上記工程で作製されたデバイスの全面にシリ
コン酸化膜からなる層間絶縁膜２０（膜厚：１０００ｎ
ｍ程度）を堆積させる。次に、ＣＭＰ法を用い、層間絶
縁膜２０の表面を平坦化すると共に、シリコン窒化膜３
４の表面を露出させる。Step 10 (see FIG. 6A): LPCVD
Method, an interlayer insulating film 20 (thickness: 1000 n) made of a silicon oxide film is
m). Next, the surface of the interlayer insulating film 20 is flattened by the CMP method, and the silicon nitride film 3 is formed.
The surface of No. 4 is exposed.
【００４９】工程１１（図６（ｂ）参照）：層間絶縁膜
２０に対して各シリコン窒化膜３２，３４を選択的にエ
ッチング除去し、ポリシリコン膜３１の表面を露出させ
る。 工程１２（図６（ｃ）参照）：層間絶縁膜２０および絶
縁膜１９（シリコン酸化膜３６）をエッチング用マスク
として用いた異方性エッチング法により、ポリシリコン
膜３１および浮遊ゲート絶縁膜１０を選択的にエッチン
グ除去する。その結果、残ったポリシリコン膜３１によ
り浮遊ゲート電極６が形成される。このとき、アンダー
カット部３５に対してポリシリコン膜３１が自己整合的
にエッチング除去され、アンダーカット部３５に対応す
るポリシリコン膜３１の部分が浮遊ゲート電極６の突起
部６ａとなる。Step 11 (see FIG. 6B): The silicon nitride films 32 and 34 are selectively etched away from the interlayer insulating film 20 to expose the surface of the polysilicon film 31. Step 12 (see FIG. 6C): The polysilicon film 31 and the floating gate insulating film 10 are formed by an anisotropic etching method using the interlayer insulating film 20 and the insulating film 19 (silicon oxide film 36) as an etching mask. It is selectively removed by etching. As a result, the floating gate electrode 6 is formed by the remaining polysilicon film 31. At this time, the polysilicon film 31 is removed by etching in a self-aligned manner with respect to the undercut portion 35, and the portion of the polysilicon film 31 corresponding to the undercut portion 35 becomes the protrusion 6a of the floating gate electrode 6.
【００５０】工程１３（図７（ａ）参照）：ＬＰＣＶＤ
法を用い、浮遊ゲート電極６の露出した側壁面および突
起部６ａの上にシリコン酸化膜からなる消去ゲート絶縁
膜１５（膜厚：１５ｎｍ程度）を堆積させる。すると、
シリコン酸化膜からなる各絶縁膜１５，１９は積層一体
化される。尚、ＬＰＣＶＤ法により形成したシリコン酸
化膜に対して更に熱処理を施せば、消去ゲート絶縁膜１
５の絶縁特性を改善することができる。次に、ＣＶＤ法
を用い、上記工程で作製されたデバイスの全面にシリコ
ン窒化膜３９（膜厚：１００ｎｍ程度）を堆積させる。
続いて、全面エッチバック法を用い、絶縁膜１９（シリ
コン酸化膜３６）および消去ゲート絶縁膜１５の側壁部
分のシリコン窒化膜３９だけを残す。このとき、消去ゲ
ート絶縁膜１５の側壁部分に対してシリコン窒化膜３９
が自己整合的に残される。Step 13 (see FIG. 7A): LPCVD
Using the method, an erase gate insulating film 15 (thickness: about 15 nm) made of a silicon oxide film is deposited on the exposed side wall surface of the floating gate electrode 6 and the projection 6a. Then
The insulating films 15 and 19 made of a silicon oxide film are laminated and integrated. If the silicon oxide film formed by the LPCVD method is further heat-treated, the erase gate insulating film 1
5 can be improved. Next, using a CVD method, a silicon nitride film 39 (thickness: about 100 nm) is deposited on the entire surface of the device manufactured in the above steps.
Subsequently, only the insulating film 19 (silicon oxide film 36) and the silicon nitride film 39 on the side wall of the erase gate insulating film 15 are left by using the entire surface etch back method. At this time, the silicon nitride film 39 is formed on the side wall portion of the erase gate insulating film 15.
Are left in a self-aligned manner.
【００５１】工程１４（図７（ｂ）参照）：ＬＰＣＶＤ
法を用い、シリコン窒化膜３９から露出した基板９の表
面を含むデバイスの全面にリンがドーピングされたドー
プドポリシリコン膜４０を堆積させる。次に、全面エッ
チバック法を用い、ドープドポリシリコン膜４０の表面
が層間絶縁膜２０の表面よりも低くなるまでドープドポ
リシリコン膜４０をエッチング除去する。その結果、残
ったドープドポリシリコン膜４０がソース配線１６とな
る。Step 14 (see FIG. 7B): LPCVD
A doped polysilicon film 40 doped with phosphorus is deposited on the entire surface of the device including the surface of the substrate 9 exposed from the silicon nitride film 39 by using the method. Next, the doped polysilicon film 40 is etched and removed by using the entire surface etch back method until the surface of the doped polysilicon film 40 becomes lower than the surface of the interlayer insulating film 20. As a result, the remaining doped polysilicon film 40 becomes the source wiring 16.
【００５２】工程１５（図７（ｃ）参照）：ソース配線
１６（ドープドポリシリコン膜４０）および層間絶縁膜
２０をエッチング用マスクとして用いた等方性エッチン
グ法により、アンダーカット部３５の上部のシリコン窒
化膜３９のみを選択的にエッチング除去し、ソース配線
１６の上半分の側面を露出させる。その結果、消去ゲー
ト絶縁膜１５とソース配線１６との間に残ったシリコン
窒化膜３９が絶縁膜１７となる。そして、以後の工程で
高温になると、ドープドポリシリコン膜４０中のリンが
基板９の表面に熱拡散し、基板９にソース領域３が形成
される。Step 15 (see FIG. 7C): The upper portion of the undercut portion 35 is formed by an isotropic etching method using the source wiring 16 (doped polysilicon film 40) and the interlayer insulating film 20 as an etching mask. Is selectively removed by etching to expose the upper half side surface of the source wiring 16. As a result, the silicon nitride film 39 remaining between the erase gate insulating film 15 and the source wiring 16 becomes the insulating film 17. Then, when the temperature becomes high in the subsequent steps, phosphorus in the doped polysilicon film 40 is thermally diffused to the surface of the substrate 9, and the source region 3 is formed on the substrate 9.
【００５３】工程１６（図８（ａ）参照）：熱酸化法を
用い、露出したソース配線１６の上半分の表面にシリコ
ン酸化膜からなる絶縁膜１８（膜厚：２０ｎｍ程度）を
形成する。 工程１７（図８（ｂ）参照）：ＬＰＣＶＤ法を用い、絶
縁膜１８と絶縁膜１９（シリコン酸化膜３６）とに囲ま
れた凹部４１を含むデバイスの全面に３層目のドープド
ポリシリコン膜４２を堆積させ、凹部４１内にドープド
ポリシリコン膜４２を充填させる。次に、ＣＭＰ法を用
い、層間絶縁膜２０の表面が露出するまでドープドポリ
シリコン膜４２をエッチング除去する。その結果、各絶
縁膜１８，１９に囲まれた凹部４１内に充填されたドー
プドポリシリコン膜４２のみが残り、その残ったドープ
ドポリシリコン膜４２が消去ゲート電極８となる。Step 16 (see FIG. 8A): An insulating film 18 (thickness: about 20 nm) made of a silicon oxide film is formed on the exposed upper half surface of the source wiring 16 by thermal oxidation. Step 17 (see FIG. 8B): Using LPCVD, a third layer of doped polysilicon is formed on the entire surface of the device including the concave portion 41 surrounded by the insulating film 18 and the insulating film 19 (silicon oxide film 36). A film 42 is deposited, and the recess 41 is filled with a doped polysilicon film 42. Next, the doped polysilicon film 42 is removed by etching using a CMP method until the surface of the interlayer insulating film 20 is exposed. As a result, only the doped polysilicon film 42 filled in the concave portion 41 surrounded by the insulating films 18 and 19 remains, and the remaining doped polysilicon film 42 becomes the erase gate electrode 8.
【００５４】工程１８（図１参照）：ＬＰＣＶＤ法を用
い、上記工程で作製されたデバイスの全面にシリコン酸
化膜からなる層間絶縁膜２４を堆積させる。次に、ドレ
イン領域４上の各層間絶縁膜２０，２４および制御ゲー
ト絶縁膜１１にビット線コンタクト２２を形成する。続
いて、ＰＶＤ（Physical Vapor Deposition）法を用い
てビット線コンタクト２２内を含むデバイスの全面に金
属（例えば、アルミニウム合金など）の膜を堆積させ、
フォトリソグラフィ技術および異方性エッチング技術を
用いて当該金属膜をパターニングすることにより、当該
金属膜からなるビット線２３を形成すると、メモリセル
アレイ２が完成する。Step 18 (see FIG. 1): An interlayer insulating film 24 made of a silicon oxide film is deposited on the entire surface of the device manufactured in the above step by using the LPCVD method. Next, a bit line contact 22 is formed on each of the interlayer insulating films 20 and 24 and the control gate insulating film 11 on the drain region 4. Subsequently, a metal (for example, aluminum alloy) film is deposited on the entire surface of the device including the inside of the bit line contact 22 by using a PVD (Physical Vapor Deposition) method,
The memory cell array 2 is completed when the bit line 23 made of the metal film is formed by patterning the metal film using a photolithography technique and an anisotropic etching technique.
【００５５】以上詳述したように、本実施形態の製造方
法によれば、以下の作用・効果を得ることができる。 ［１］工程７において、浮遊ゲート電極６の制御ゲート
電極７側の端部にサイドウォールスペーサである絶縁膜
１２（シリコン酸化膜３７）を形成する。そして、工程
８において、絶縁膜１２の側壁部分にサイドウォールス
ペーサである制御ゲート電極７（ポリシリコン膜３８）
を形成する。そのため、制御ゲート電極７の位置は浮遊
ゲート電極６の端部および絶縁膜１２によって規定さ
れ、浮遊ゲート電極６に対して制御ゲート電極７が自己
整合的に形成されることから、メモリセル１を微細化し
た場合でも、各ゲート電極６，７の位置合わせを正確に
行うことができる。従って、各ゲート電極６，７に関係
する書込特性および読出特性にバラツキのないメモリセ
ル１を得ることができる。As described in detail above, according to the manufacturing method of this embodiment, the following operations and effects can be obtained. [1] In step 7, the insulating film 12 (silicon oxide film 37) serving as a sidewall spacer is formed at the end of the floating gate electrode 6 on the control gate electrode 7 side. Then, in step 8, the control gate electrode 7 (polysilicon film 38) serving as a side wall spacer is formed on the side wall of the insulating film 12.
To form Therefore, the position of the control gate electrode 7 is defined by the end of the floating gate electrode 6 and the insulating film 12, and the control gate electrode 7 is formed in a self-aligned manner with respect to the floating gate electrode 6. Even in the case of miniaturization, the positioning of the gate electrodes 6 and 7 can be performed accurately. Therefore, it is possible to obtain the memory cell 1 in which the write characteristics and the read characteristics related to the respective gate electrodes 6 and 7 do not vary.
【００５６】［２］工程９において、制御ゲート電極７
をイオン注入用マスクとして用いたイオン注入法によ
り、基板９にリンイオンをドーピングしてドレイン領域
４を形成する。そのため、ドレイン領域４の位置は制御
ゲート電極７の端部によって規定され、制御ゲート電極
７に対してドレイン領域４が自己整合的に形成されるこ
とから、メモリセル１を微細化した場合でも、制御ゲー
ト電極７とドレイン領域４との位置合わせを正確に行う
ことができる。[2] In the step 9, the control gate electrode 7
The substrate 9 is doped with phosphorus ions by an ion implantation method using as a mask for ion implantation to form the drain region 4. Therefore, the position of the drain region 4 is defined by the end of the control gate electrode 7, and the drain region 4 is formed in a self-aligned manner with respect to the control gate electrode 7. Therefore, even when the memory cell 1 is miniaturized, The alignment between the control gate electrode 7 and the drain region 4 can be performed accurately.
【００５７】［３］工程６において、各シリコン窒化膜
３２，３４の側壁部分に形成されたサイドウォールスペ
ーサである絶縁膜１９（シリコン酸化膜３６）をエッチ
ング用マスクとして用いた異方性エッチング法により、
ポリシリコン膜３１を選択的にエッチングすることで、
ポリシリコン膜３１からなる浮遊ゲート電極６の制御ゲ
ート電極７側の端部を形成する。そして、工程１２にお
いて、絶縁膜１９のアンダーカット部３５側をエッチン
グ用マスクとして用いた異方性エッチング法により、ポ
リシリコン膜３１を選択的にエッチングすることで、ポ
リシリコン膜３１からなる浮遊ゲート電極６のソース領
域３側の端部を形成し、浮遊ゲート電極６の突起部６ａ
を形成する。つまり、浮遊ゲート電極６の平面寸法形状
は、アンダーカット部３５が形成された絶縁膜１９によ
って規定される。[3] In step 6, anisotropic etching using the insulating film 19 (silicon oxide film 36), which is a sidewall spacer formed on the side wall of each of the silicon nitride films 32 and 34, as an etching mask. By
By selectively etching the polysilicon film 31,
An end of the floating gate electrode 6 made of the polysilicon film 31 on the control gate electrode 7 side is formed. Then, in step 12, the polysilicon film 31 is selectively etched by an anisotropic etching method using the undercut portion 35 side of the insulating film 19 as an etching mask, thereby forming a floating gate made of the polysilicon film 31. An end on the source region 3 side of the electrode 6 is formed, and the protrusion 6a of the floating gate electrode 6 is formed.
To form That is, the planar dimension shape of the floating gate electrode 6 is defined by the insulating film 19 on which the undercut portion 35 is formed.
【００５８】そして、工程１３において、浮遊ゲート電
極６の突起部６ａ上に消去ゲート絶縁膜１５を形成し、
工程１７において、消去ゲート絶縁膜１５上に消去ゲー
ト電極８（ド−プドポリシリコン膜４２）を形成する。
そのため、浮遊ゲート電極６の突起部６ａに対して消去
ゲート電極８が自己整合的に形成され、メモリセル１を
微細化した場合でも、各ゲート電極６，８の位置合わせ
を正確に行うことができる。従って、各ゲート電極６，
８に関係する消去特性にバラツキのないメモリセル１を
得ることができる。Then, in step 13, an erase gate insulating film 15 is formed on the projection 6a of the floating gate electrode 6,
In step 17, the erase gate electrode 8 (doped polysilicon film 42) is formed on the erase gate insulating film 15.
Therefore, the erase gate electrode 8 is formed in a self-aligned manner with respect to the protrusion 6a of the floating gate electrode 6, and even when the memory cell 1 is miniaturized, the gate electrodes 6, 8 can be accurately positioned. it can. Therefore, each gate electrode 6,
It is possible to obtain the memory cell 1 having no variation in the erasing characteristics related to the memory cell 8.
【００５９】［４］工程１５において、浮遊ゲート電極
６の端部に対し各絶縁膜１５，１７を隔てて形成された
ソース配線１６（ドープドポリシリコン膜４０）から基
板９へリンを熱拡散させることにより、ソース領域３を
形成する。そのため、ソース領域３の位置は浮遊ゲート
電極６の端部によって規定され、浮遊ゲート電極６に対
してソース領域３が自己整合的に形成されることから、
メモリセル１を微細化した場合でも、浮遊ゲート電極６
とソース領域３との位置合わせを正確に行うことができ
る。[4] In step 15, phosphorus is thermally diffused from the source wiring 16 (doped polysilicon film 40) formed at the end of the floating gate electrode 6 with the insulating films 15 and 17 therebetween to the substrate 9. By doing so, the source region 3 is formed. Therefore, the position of the source region 3 is defined by the end of the floating gate electrode 6, and the source region 3 is formed in a self-aligned manner with respect to the floating gate electrode 6.
Even when the memory cell 1 is miniaturized, the floating gate electrode 6
And the source region 3 can be accurately positioned.
【００６０】［５］上記［１］〜［４］により、メモリ
セル１の構成部材（浮遊ゲート電極６，制御ゲート電極
７，消去ゲート電極８，ソース領域３，ドレイン領域
４，チャネル領域５）が互いに自己整合的に形成され、
これら部材の位置合わせを正確に行うことが可能になる
ため、諸特性（書込特性，読出特性，消去特性）にバラ
ツキのないメモリセル１を得ることができる。[5] According to the above [1] to [4], the constituent members of the memory cell 1 (floating gate electrode 6, control gate electrode 7, erase gate electrode 8, source region 3, drain region 4, channel region 5) Are formed in self-alignment with each other,
Since the alignment of these members can be performed accurately, it is possible to obtain a memory cell 1 having no variation in various characteristics (write characteristics, read characteristics, and erase characteristics).
【００６１】そして、本実施形態によれば、前記した従
来の３層型メモリセル（各ゲート電極をそれぞれ単独で
フォトリソグラフィ技術および異方性エッチング技術を
用いて所望の形状に形成する）のように、各ゲート電極
の位置関係に余裕を持たせる必要がないことから、その
位置関係の余裕によりメモリセル１の微細化が阻害され
るのを防止できる。According to the present embodiment, as in the above-described conventional three-layer type memory cell (each gate electrode is independently formed into a desired shape using a photolithography technique and an anisotropic etching technique). In addition, since it is not necessary to provide a margin in the positional relationship between the gate electrodes, it is possible to prevent the miniaturization of the memory cell 1 from being hindered by the margin in the positional relationship.
【００６２】尚、本発明は上記実施形態に限定されるも
のではなく、以下のように具体化してもよく、その場合
でも、上記実施形態と同等もしくはそれ以上の作用・効
果を得ることができる。 （１）各絶縁膜１０，１１，１２，１５，１９は、シリ
コン酸化膜に限らず、十分な絶縁特性を有するものであ
ればどのような絶縁膜に置き代えてもよい。例えば、窒
酸化シリコンまたは窒化シリコンを主成分とする絶縁膜
や、これらの異なる絶縁膜を複数積層した構造に置き代
えてもよい。The present invention is not limited to the above-described embodiment, but may be embodied as follows. Even in such a case, the same operation or effect as that of the above-described embodiment can be obtained. . (1) Each of the insulating films 10, 11, 12, 15, and 19 is not limited to a silicon oxide film, and may be replaced with any insulating film having sufficient insulating characteristics. For example, an insulating film containing silicon nitride oxide or silicon nitride as a main component or a structure in which a plurality of different insulating films are stacked may be used.
【００６３】（２）層間絶縁膜２０，２４は、シリコン
酸化膜に限らず、十分な絶縁特性と平坦性とを有する絶
縁膜であればどのようなものに置き代えてもよい。例え
ば、プラズマＣＶＤ法を用いて形成されたＢＰＳＧ膜
や、当該ＢＰＳＧ膜とＬＰＣＶＤ法を用いて形成された
シリコン酸化膜とを複数積層した構造に置き代えてもよ
い。(2) The interlayer insulating films 20 and 24 are not limited to silicon oxide films, but may be replaced with any insulating films having sufficient insulating characteristics and flatness. For example, a BPSG film formed using a plasma CVD method or a structure in which a plurality of the BPSG film and a silicon oxide film formed using an LPCVD method are stacked may be used.
【００６４】（３）各ゲート電極５〜８となるドープド
ポリシリコン膜３１，３８，４２は、以下の形成方法を
用いて形成してもよい。 方法１；ＬＰＣＶＤ法を用いてポリシリコン膜を形成す
る際に、原料ガスに不純物を含んだガスを混入する。(3) The doped polysilicon films 31, 38 and 42 which become the respective gate electrodes 5 to 8 may be formed by using the following forming method. Method 1: When a polysilicon film is formed by using the LPCVD method, a gas containing impurities is mixed into a source gas.
【００６５】方法２；ＬＰＣＶＤ法を用いてノンドープ
のポリシリコン膜を形成した後に、ポリシリコン膜上に
不純物拡散源層（ＰＯＣｌ3など）を形成し、その不純
物拡散源層からポリシリコン膜に不純物を拡散させる。 （４）各ゲート電極５〜８およびソース配線１６は、ド
ープドポリシリコン膜に限らず、十分な導電性を有する
ものであればどのような電極材料に置き代えてもよい。
例えば、アモルファスシリコン、単結晶シリコン、高融
点金属を含む各種金属、金属シリサイドなどに置き代え
てもよい。Method 2: After forming a non-doped polysilicon film by using the LPCVD method, an impurity diffusion source layer (such as POCl3 ) is formed on the polysilicon film, and an impurity is diffused from the impurity diffusion source layer to the polysilicon film. To spread. (4) The gate electrodes 5 to 8 and the source wiring 16 are not limited to the doped polysilicon film, and may be replaced with any electrode material having sufficient conductivity.
For example, amorphous silicon, single crystal silicon, various metals including high melting point metals, metal silicide, or the like may be used.
【００６６】（５）工程１４および工程１５におけるソ
ース領域３の形成方法を以下の方法に置き代える。ま
ず、図７（ａ）に示す状態で、層間絶縁膜２０およびシ
リコン窒化膜３９をイオン注入用マスクとして用いるイ
オン注入法により、露出した基板９にＮ型不純物をイオ
ン注入し、熱拡散させてソース領域３を形成する。これ
により、ソース領域３の面積を精度良く規定することが
可能になり、浮遊ゲート電極６とソース領域３との位置
合わせを正確に行うことができ、浮遊ゲート電極６とソ
ース領域３とのオーバーラップ量も制御性良く調整でき
る。(5) The method for forming the source region 3 in the steps 14 and 15 is replaced with the following method. First, in the state shown in FIG. 7A, N-type impurities are ion-implanted into the exposed substrate 9 by ion implantation using the interlayer insulating film 20 and the silicon nitride film 39 as an ion implantation mask, and thermally diffused. The source region 3 is formed. Thus, the area of the source region 3 can be defined with high accuracy, the positioning between the floating gate electrode 6 and the source region 3 can be performed accurately, and the overlap between the floating gate electrode 6 and the source region 3 can be improved. The lap amount can also be adjusted with good controllability.
【００６７】その後、ヒ素がドープされたドープドポリ
シリコン膜４０を堆積させる。このとき、ヒ素は基板９
に拡散されにくいので、ソース領域３の面積が大きくな
ることはない。 （６）ソース領域３およびドレイン領域４を形成するた
めの不純物は、リンに限らず、どのようなＮ型不純物
（ヒ素、アンチモンなど）を用いてもよい。Thereafter, a doped polysilicon film 40 doped with arsenic is deposited. At this time, arsenic is deposited on the substrate 9.
, The area of the source region 3 does not increase. (6) The impurity for forming the source region 3 and the drain region 4 is not limited to phosphorus, and any N-type impurity (such as arsenic or antimony) may be used.
【００６８】（７）Ｐ型単結晶シリコン基板９はＰ型ウ
ェルに置き代えてもよい。 （８）Ｐ型単結晶シリコン基板９をＮ型単結晶シリコン
基板またはＮ型ウェルに置き代え、ソース領域３および
ドレイン領域４を形成するための不純物としてＰ型不純
物（ホウ素、インジウムなど）を用いてもよい。(7) The P-type single crystal silicon substrate 9 may be replaced with a P-type well. (8) The P-type single-crystal silicon substrate 9 is replaced with an N-type single-crystal silicon substrate or an N-type well, and P-type impurities (boron, indium, etc.) are used as impurities for forming the source region 3 and the drain region 4. You may.
【図１】本発明を具体化した一実施形態の一部概略断面
図。FIG. 1 is a partial schematic cross-sectional view of an embodiment embodying the present invention.
【図２】一実施形態の一部平面図。FIG. 2 is a partial plan view of one embodiment.
【図３】一実施形態の製造方法を説明するための一部概
略断面図。FIG. 3 is a partial schematic cross-sectional view illustrating a manufacturing method according to one embodiment.
【図４】一実施形態の製造方法を説明するための一部概
略断面図。FIG. 4 is a partial schematic cross-sectional view illustrating a manufacturing method according to one embodiment.
【図５】一実施形態の製造方法を説明するための一部概
略断面図。FIG. 5 is a partial schematic cross-sectional view illustrating a manufacturing method according to one embodiment.
【図６】一実施形態の製造方法を説明するための一部概
略断面図。FIG. 6 is a partial schematic cross-sectional view illustrating a manufacturing method according to one embodiment.
【図７】一実施形態の製造方法を説明するための一部概
略断面図。FIG. 7 is a partial schematic cross-sectional view illustrating a manufacturing method according to one embodiment.
【図８】一実施形態の製造方法を説明するための一部概
略断面図。FIG. 8 is a partial schematic cross-sectional view illustrating a manufacturing method according to one embodiment.
１…スプリットゲート型メモリセル ２…メモリセルアレイ ３…ソース領域 ４…ドレイン領域 ５…チャネル領域 ６…浮遊ゲート電極 ７…制御ゲート電極 ８…消去ゲート電極 ９…Ｐ型単結晶シリコン基板 １０…浮遊ゲート絶縁膜 １１…制御ゲート絶縁膜 １５…消去ゲート絶縁膜 DESCRIPTION OF SYMBOLS 1 ... Split gate type memory cell 2 ... Memory cell array 3 ... Source region 4 ... Drain region 5 ... Channel region 6 ... Floating gate electrode 7 ... Control gate electrode 8 ... Erase gate electrode 9 ... P type single crystal silicon substrate 10 ... Floating gate Insulating film 11: Control gate insulating film 15: Erase gate insulating film
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F001 AA09 AA32 AA64 AB03 AB07 AC02 AC06 AC20 AD16 AD41 AD52 AE02 AE03 AE08 AF06 AG02 AG07 AG10 AG12 AG21 5F083 EP03 EP15 EP25 EP30 EP35 EP45 EP50 EP67 ER02 ER09 ER14 ER18 ER22 GA11 GA17 PR29 ──────────────────────────────────────────────────続 き Continuing on the front page F term (reference)
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