【０００１】[0001]
【発明の属する技術分野】本発明は、畳み込み符号の最
尤復号に適した復号装置に関し、特に、衛星放送等に用
いられて好適な復号装置に関する。The present invention relates to a decoding apparatus suitable for maximum likelihood decoding of convolutional codes, and more particularly to a decoding apparatus suitable for use in satellite broadcasting and the like.
【０００２】[0002]
【従来の技術】近年、連接符号の内符号の復号出力や繰
り返し復号法の各繰り返しの出力を軟出力とすること
で、シンボル誤り確率を小さくする研究がなされてお
り、それに適した復号法が注目されるようになってき
た。畳み込み符号の復号時に軟出力を求める復号法とし
ては、例えば“Hagenauer and Hoeher, A Viterbi algo
rithmwith soft-decision outputs and its applicatio
ns, Proc.IEEE Global Telecomm.Conf.GLOBECOM, pp.4
7.1.1-47.1.7, Nov.1989”に記載されている軟出力ビタ
ビアルゴリズムが知られている。軟判定ビタビアルゴリ
ズムにおいては、復号結果として各シンボルを出力する
のではなく、各シンボルの尤度を出力することができ
る。このような出力は、軟出力（soft-output）と呼ば
れる。以下、軟出力ビタビアルゴリズム（Soft-Output
Viterbi Algorithm；以下、ＳＯＶＡと略記する。）の
内容について説明する。2. Description of the Related Art In recent years, studies have been made to reduce the symbol error probability by making the decoded output of an inner code of a concatenated code or the output of each repetition of the iterative decoding method a soft output. Attention has come to attention. As a decoding method for obtaining a soft output when decoding a convolutional code, for example, “Hagenauer and Hoeher, A Viterbi algo
rithmwith soft-decision outputs and its applicatio
ns, Proc.IEEE Global Telecomm.Conf.GLOBECOM, pp.4
7.1.1-47.1.7, Nov. 1989 ”is known. In the soft-decision Viterbi algorithm, the likelihood of each symbol is output instead of outputting each symbol as a decoding result. The output can be output as a soft output, which is referred to as a soft output.
Viterbi Algorithm; hereinafter abbreviated as SOVA. ) Will be described.
【０００３】なお、以下の説明においては、図１９に示
すように、ディジタル情報を畳み込み符号器１０１によ
り畳み込み符号化し、その出力を雑音のある無記憶通信
路１０２を介して復号器１０３に入力して復号し、観測
する場合を考える。In the following description, as shown in FIG. 19, digital information is convolutionally encoded by a convolutional encoder 101, and its output is input to a decoder 103 via a memoryless communication path 102 having noise. Decoding and observation.
【０００４】まず、畳み込み符号器１０１のシフトレジ
スタの内容を表すＭ個のステート（遷移状態）をｍ
（０，１，・・・，Ｍ−１）で表し、時刻ｔのステート
をＳt、時刻ｔでの入力をｉt、時刻ｔでの出力をＸtと
し、出力系統をＸtt'＝Ｘt，Ｘt+1，・・・，Ｘt'と
する。First, M states (transition states) representing the contents of the shift register of the convolutional encoder 101 are represented by m
(0,1, ···, M-1 ) expressed in, the state of the St of the time t, the input at timet i t, the output at time t and Xt, the output system Xt t' =Xt ,Xt + 1 , ...,Xt ' .
【０００５】畳み込み符号化は、ステートＳ0＝０から
始まり、Ｘ1Tを出力してＳT＝０で終了するものとす
る。雑音のある無記憶通信路１０２は、Ｘ1Tを入力と
し、Ｙ1Tを出力する。ここで、Ｙtt'＝Ｙt，
Ｙt+1，・・・，Ｙt'とする。雑音のある無記憶通信路
１０２の遷移確率は、全てのｔ（１≦ｔ≦Ｔ）につい
て、次式（１）となるようなＲ（・｜・）により定義さ
れる。[0005] It is assumed that convolutional coding starts from state S0 = 0, outputs X1T , and ends with ST = 0. The memoryless communication path 102 with noise receives X1T as input and outputs Y1T. Where Ytt ′ = Yt ,
Yt + 1 , ...,Yt ' . The transition probability of the no-memory channel 102 with noise is defined by R (· | ·) as expressed by the following equation (1) for all t (1 ≦ t ≦ T).
【０００６】[0006]
【数１】(Equation 1)
【０００７】ここで、次式（２）のように定義する。Here, it is defined as in the following equation (2).
【０００８】[0008]
【数２】(Equation 2)
【０００９】このλtは、Ｙ1Tを受信した際の時刻ｔ
での入力情報の尤度を表し、本来求めるべき軟出力であ
る。また、実用上においては、λtそのものの値ではな
く、その自然対数値であるｌｏｇλtを求めることが多
い。以下の説明では、このｌｏｇλtを対数尤度比と称
する。[0009] This λt is the time t when Y1T is received.
Represents the likelihood of the input information at, and is a soft output that should be originally obtained. In the practice, rather than the value of lambdat themselves often seek Logramudat is its natural logarithm. In the following description, the Logramudat called log likelihood ratio.
【００１０】ＳＯＶＡにおいては、この尤度を直接求め
るのではなく、ビタビ復号により受信した符号系列に最
も近い系列である最尤パスを求める選択過程の各時刻に
おいて選択されなかった方のパスの尤度を用い、最尤パ
スの復号ビットの尤度を求めることによって、各入力情
報の尤度を近似的に求める。In SOVA, the likelihood is not directly obtained, but the likelihood of the path not selected at each time in the selection process of obtaining the maximum likelihood path which is the sequence closest to the code sequence received by Viterbi decoding. The likelihood of each input information is approximately obtained by obtaining the likelihood of the decoded bit of the maximum likelihood path using the degree.
【００１１】ここで、最尤パスをＰｔMLとし、時刻ｊに
おいて最尤パスとの比較で選択されなかったパスをＰｔ
jとし、パスＰｔの時刻ｔにおける入力ビットをＩ［Ｐ
ｔ，ｔ］とし、Ｙ1Tを受信した際のパスＰｔの尤度を
Ｐｒ｛Ｐｔ｜Ｙ1T｝とし、Ｐｔjの集合をρとして、
次式（３）のように定義する。Here, the maximum likelihood path is defined as PtML, and a path not selected by comparison with the maximum likelihood path at time j is defined as PtML.
j, and the input bit at time t of the path Pt is I [P
t, t], the likelihood of the path Pt when receiving Y1T is Pr {Pt | Y1T }, and the set of Ptj is ρ.
It is defined as in the following equation (3).
【００１２】[0012]
【数３】(Equation 3)
【００１３】このとき、ＳＯＶＡにおいては、時刻ｔに
おける復号ビットの対数尤度比を次式（４）により近似
して算出する。ＳＯＶＡにおいては、これによって、復
号ビットの対数尤度比をビタビ復号時のパスメトリック
の差として得ることができる。At this time, in the SOVA, the log likelihood ratio of the decoded bit at time t is calculated by approximating the following equation (4). In SOVA, this makes it possible to obtain the log likelihood ratio of decoded bits as a difference between path metrics at the time of Viterbi decoding.
【００１４】[0014]
【数４】(Equation 4)
【００１５】なお、ＳＯＶＡにおける対数尤度比は、最
尤パスの復号ビットに対する尤度、すなわち、次式
（５）及び次式（６）の形で算出する。Note that the log likelihood ratio in SOVA is calculated in the form of the following formulas (5) and (6), that is, the likelihood for the decoded bit of the maximum likelihood path.
【００１６】[0016]
【数５】(Equation 5)
【００１７】[0017]
【数６】(Equation 6)
【００１８】以下、ＳＯＶＡのアルゴリズムについて具
体的に記述する。Hereinafter, the algorithm of SOVA will be specifically described.
【００１９】時刻ｊにおいてステートｋでパスが合流す
る際の記述を図２０のように定める。同図においては、
選択される側のパスをパスＰ1（ｋ，ｊ）で表し、選択
されない側のパスをパスＰ2（ｋ，ｊ）で表し、パスＰ1
（ｋ，ｊ）が時刻ｊ−１で通過するステートをｓ
1（ｋ）で表し、パスＰ2（ｋ，ｊ）が時刻ｊ−１で通過
するステートをｓ2（ｋ）で表し、パスＰ1（ｋ，ｊ）、
パスＰ2（ｋ，ｊ）間のパスメトリックの差をΔk（ｊ）
で表している。また、パスＰ1（ｋ，ｊ）、パスＰ
2（ｋ，ｊ）間の時刻ｔにおける復号ビットをそれぞれ
Ｉ［Ｐ1（ｋ，ｊ），ｔ］、Ｉ［Ｐ2（ｋ，ｊ），ｔ］で
表し、時刻ｊまでのパスを選択した際のステートｋにお
ける生き残りパスの時刻ｔの復号ビットの対数尤度比を
Ｌ^t（ｋ，ｊ）で表すことにする。A description at the time j when paths merge at state k is defined as shown in FIG. In the figure,
The path on the selected side is represented by a path P1 (k, j), the path on the non-selected side is represented by a path P2 (k, j), and the path P1
The state where (k, j) passes at time j-1 is s
1 (k), the state that the path P2 (k, j) passes at time j−1 is represented by s2 (k), and the path P1 (k, j),
The difference of the path metric between the paths P2 (k, j) isrepresented by Δk (j)
It is represented by The path P1 (k, j) and the path P
The decoded bits at time t between2 (k, j) are represented by I [P1 (k, j), t] and I [P2 (k, j), t], respectively, and the path up to time j is selected. The log likelihood ratio of the decoded bit at time t of the surviving path in state k at this time is represented by L^t (k, j).
【００２０】以上のような表記法を用いると、ＳＯＶＡ
における復号手順は、以下のようになる。Using the above notation, SOVA
Is as follows.
【００２１】まず、ＳＯＶＡにおいては、全てのｔ，ｋ
に対して、対数尤度比をＬ^t（ｋ，０）と初期化する。First, in SOVA, all t, k
, The log likelihood ratio is initialized to L^t (k, 0).
【００２２】続いて、ＳＯＶＡにおいては、各時刻ｊで
パス選択を行う際に、全てのステートｋと、全てのｔ
（ｔ＝１〜ｊ）とに対して、次式（７）及び次式（８）
に示すような操作を行う。Subsequently, in the SOVA, when a path is selected at each time j, all states k and all t
(T = 1 to j), the following equations (7) and (8)
Perform the operation shown in.
【００２３】[0023]
【数７】(Equation 7)
【００２４】[0024]
【数８】(Equation 8)
【００２５】そして、ＳＯＶＡにおいては、最後の時刻
をＴとし、その最尤ステートをｋ0としたとき、最終的
な軟出力となる対数尤度比をＬ^t（ｋ0，Ｔ）として求
める。In the SOVA, when the last time is T and its maximum likelihood state is k0 , the log likelihood ratio that is the final soft output is obtained as L^t (k0 , T). .
【００２６】このようなＳＯＶＡをハードウェアに実装
した場合、図２１に示すようなＳＯＶＡ復号器１１０と
して構成される。When such a SOVA is implemented in hardware, it is configured as a SOVA decoder 110 as shown in FIG.
【００２７】ＳＯＶＡ復号器１１０は、受信信号とパス
とのハミング距離であるブランチメトリックを計算する
ブランチメトリック計算回路１１１と、このブランチメ
トリック計算回路１１１により計算されたブランチメト
リックと、それまでのブランチメトリックの累積和であ
るステートメトリックとを加算して比較するＡＣＳ（Ad
d Compare Select）回路１１２と、このＡＣＳ回路１１
２から出力される新ステートメトリック信号ｓ１１３を
正規化する正規化回路１１３と、この正規化回路１１３
から出力される正規化ステートメトリック信号ｓ１１４
を記憶するステートメトリック記憶回路１１４と、ＡＣ
Ｓ回路１１２からパス選択情報ｓ１１６とメトリック差
分情報ｓ１１７と最尤ステート信号ｓ１１８とを入力
し、復号データｓ１１９と対数尤度比ｓ１２０とを出力
するパスメモリ及び尤度更新回路１１５とを備える。The SOVA decoder 110 calculates a branch metric which is a Hamming distance between a received signal and a path, a branch metric calculation circuit 111, a branch metric calculated by the branch metric calculation circuit 111, and a branch metric up to that time. ACS (Ad
d Compare Select) circuit 112 and the ACS circuit 11
2 and a normalization circuit 113 for normalizing the new state metric signal s113 output from
State metric signal s114 output from
And a state metric storage circuit 114 for storing
It includes a path memory and likelihood updating circuit 115 that receives path selection information s116, metric difference information s117, and maximum likelihood state signal s118 from the S circuit 112, and outputs decoded data s119 and log likelihood ratio s120.
【００２８】このＳＯＶＡ復号器１１０は、受信値Ｙt
と事前確率情報ｌｏｇＰｒ｛ｉt＝０｝、ｌｏｇＰｒ
｛ｉt＝１｝とをｓ１１１として入力したときに、復号
結果である復号データｓ１１９と、対数尤度比ｓ１２０
とをそれぞれ出力する。The SOVA decoder 110 receives the received value Yt
A priori probability informationlogPr {i t = 0}, logPr
{It = 1} and the time you entered as s111, the decoded data s119 is decoded result, the log-likelihood ratio s120
And are output respectively.
【００２９】ブランチメトリック計算回路１１１は、受
信値及び事前確率情報信号ｓ１１１が入力されたとき、
この受信データのブランチメトリックを計算して、この
計算結果をブランチメトリック信号ｓ１１２として後段
のＡＣＳ回路１１２に出力する。When the received value and the prior probability information signal s111 are input, the branch metric calculation circuit 111
The branch metric of the received data is calculated, and the calculation result is output to the subsequent ACS circuit 112 as a branch metric signal s112.
【００３０】ＡＣＳ回路１１２は、ブランチメトリック
計算回路１１１から供給されるブランチメトリック信号
ｓ１１２と、ステートメトリック記憶回路１１４から供
給されるステートメトリック信号ｓ１１５とに基づい
て、あるステートに合流する２本の各パスに対し、ブラ
ンチメトリックとステートメトリックとを加算して比較
し、この比較結果に基づいて尤度の高いものを選択し、
新ステートメトリックとする。ＡＣＳ回路１１２は、そ
の選択内容をパス選択情報ｓ１１６として後段のパスメ
モリ及び尤度更新回路１１５に出力する。また、ＡＣＳ
回路１１２は、ステート毎のパス選択時のメトリックの
差分をメトリック差分情報ｓ１１７としてパスメモリ及
び尤度更新回路１１５に出力する。さらに、ＡＣＳ回路
１１２は、最小のステートメトリックを持つステートの
番号を最尤ステート信号ｓ１１８としてパスメモリ及び
尤度更新回路１１５に出力し、新たに得られたステート
メトリックを新ステートメトリック信号ｓ１１３として
後段の正規化回路１１３に出力する。Based on the branch metric signal s112 supplied from the branch metric calculation circuit 111 and the state metric signal s115 supplied from the state metric storage circuit 114, the ACS circuit 112 joins each of the two circuits which join a certain state. For the path, the branch metric and the state metric are added and compared, and a path having a high likelihood is selected based on the comparison result.
Let it be a new state metric. The ACS circuit 112 outputs the selected contents to the subsequent path memory and likelihood updating circuit 115 as path selection information s116. Also, ACS
The circuit 112 outputs the metric difference at the time of path selection for each state to the path memory and likelihood update circuit 115 as metric difference information s117. Further, the ACS circuit 112 outputs the number of the state having the minimum state metric to the path memory and the likelihood updating circuit 115 as the maximum likelihood state signal s118, and outputs the newly obtained state metric as a new state metric signal s113. Is output to the normalization circuit 113.
【００３１】このＡＣＳ回路１１２におけるパスの選択
方法を説明するために、例えば図２２に示す拘束長が
“３”の畳み込み符号器１３０を用いて説明する。この
畳み込み符号器１３０は、先に図１９に示した畳み込み
符号器５１に相当するものである。畳み込み符号器１３
０は、３つの加算器１３１ａ，１３１ｂ，１３１ｃと、
２つのレジスタ１３２ａ，１３２ｂとを備える。この畳
み込み符号器１３０の遷移ダイアグラム（以下、トレリ
スと記す。）は、図２３に示すように、各タイムスロッ
ト毎に全てのステートに対して、合流する２本のパスが
存在するものとなる。そこで、ＡＣＳ回路１１２は、あ
るステートに合流する２本の各パスに対して、受信信号
とパスとのブランチメトリックと、ステートメトリック
とを加算して比較を行い、この比較結果に基づいて尤度
の高いものを選択する。In order to explain a method of selecting a path in the ACS circuit 112, for example, a description will be given using a convolutional encoder 130 whose constraint length is "3" shown in FIG. This convolutional encoder 130 corresponds to the convolutional encoder 51 previously shown in FIG. Convolutional encoder 13
0 means three adders 131a, 131b, 131c,
It has two registers 132a and 132b. As shown in FIG. 23, the transition diagram of the convolutional encoder 130 (hereinafter, referred to as a trellis) has two paths merging for all states for each time slot. Therefore, the ACS circuit 112 adds and compares the state metric and the branch metric between the received signal and the path for each of the two paths that merge into a certain state, and performs a likelihood based on the comparison result. Choose the one with the highest
【００３２】正規化回路１１３は、ＡＣＳ回路１１２か
ら出力される新ステートメトリック信号ｓ１１３から、
例えば最小のステートメトリックを減算することにより
新ステートメトリック信号ｓ１１３を正規化し、予め設
定されている範囲内の値にして、正規化ステートメトリ
ック信号ｓ１１４として後段のステートメトリック記憶
回路１１４に出力する。The normalization circuit 113 converts the new state metric signal s113 output from the ACS circuit 112
For example, the new state metric signal s113 is normalized by subtracting the minimum state metric, and a value within a preset range is output to the subsequent state metric storage circuit 114 as a normalized state metric signal s114.
【００３３】ステートメトリック記憶回路１１４は、正
規化回路１１３から供給される正規化ステートメトリッ
ク信号ｓ１１４を記憶し、ステートメトリック信号ｓ１
１５としてＡＣＳ回路１１２にフィードバックする。The state metric storage circuit 114 stores the normalized state metric signal s114 supplied from the normalization circuit 113, and stores the state metric signal s1.
The value 15 is fed back to the ACS circuit 112.
【００３４】パスメモリ及び尤度更新回路１１５は、Ａ
ＣＳ回路１１２から出力されるパス選択情報ｓ１１６に
基づいて各ステート毎に生き残っているパスの復号ビッ
トを記憶するとともに、ＡＣＳ回路１１２から出力され
るメトリック差分情報ｓ１１７を用いて各復号ビットの
尤度を更新する。また、パスメモリ及び尤度更新回路１
１５は、ＡＣＳ回路１１２から出力される最尤ステート
信号ｓ１１８に基づいて、最尤パスに対応する情報のう
ち、打ち切り長と呼ばれる一定の長さ以前の情報を復号
データｓ１１９として出力するとともに、尤度情報を対
数尤度比ｓ１２０として出力する。The path memory and likelihood updating circuit 115
Based on the path selection information s116 output from the CS circuit 112, the decoded bits of the surviving path for each state are stored, and the likelihood of each decoded bit is determined using the metric difference information s117 output from the ACS circuit 112. To update. Further, a path memory and likelihood updating circuit 1
15 outputs, based on the maximum likelihood state signal s118 output from the ACS circuit 112, information before a certain length called a truncation length among decoded information corresponding to the maximum likelihood path as decoded data s119, The degree information is output as a log likelihood ratio s120.
【００３５】このようなＳＯＶＡ復号器１１０は、パス
メモリ及び尤度更新回路１１５以外のブロックについて
は、図２４に示すようなビタビアルゴリズムを実現する
従来のビタビ復号器１４０と全く同一に構成される。す
なわち、従来のビタビ復号器１４０は、ＳＯＶＡ復号器
１１０と同様に、ブランチメトリックを計算するブラン
チメトリック計算回路１４１と、ブランチメトリックと
ステートメトリックとを加算して比較するＡＣＳ回路１
４２と、このＡＣＳ回路１４２から出力される新ステー
トメトリック信号ｓ１４３を正規化する正規化回路１４
３と、この正規化回路１４３から出力される正規化ステ
ートメトリック信号ｓ１４４を記憶するステートメトリ
ック記憶回路１４４とを備えるとともに、ＡＣＳ回路１
４２からパス選択情報ｓ１４６とメトリック差分情報ｓ
１４７とを入力し、復号データｓ１４８を出力するパス
メモリ回路１４５を備える。With respect to the blocks other than the path memory and the likelihood updating circuit 115, the SOVA decoder 110 is configured exactly the same as the conventional Viterbi decoder 140 that implements the Viterbi algorithm as shown in FIG. . That is, similar to the SOVA decoder 110, the conventional Viterbi decoder 140 includes a branch metric calculation circuit 141 for calculating a branch metric and an ACS circuit 1 for adding and comparing the branch metric and the state metric.
And a normalization circuit 14 for normalizing the new state metric signal s143 output from the ACS circuit 142.
And a state metric storage circuit 144 for storing the normalized state metric signal s144 output from the normalization circuit 143, and the ACS circuit 1
42, path selection information s146 and metric difference information s
147, and a path memory circuit 145 that outputs decoded data s148.
【００３６】このように、ＳＯＶＡ復号器１１０は、従
来のビタビ復号器１４０とは異なり、パスメモリ及び尤
度更新回路１１５を備えることによって、尤度情報を出
力することができる。As described above, unlike the conventional Viterbi decoder 140, the SOVA decoder 110 can output likelihood information by including the path memory and the likelihood updating circuit 115.
【００３７】以下、このパスメモリ及び尤度更新回路１
１５について図２５乃至図２７を参照して説明する。パ
スメモリ及び尤度更新回路１１５においては、セレクタ
とレジスタからなるメモリセルをトレリス上に配置し、
ＡＣＳ回路１１２から出力されるパス選択情報ｓ１１６
に基づいて復号ビットを記憶するレジスタの内容と尤度
情報を記憶するレジスタの内容とを遷移させる。Hereinafter, the path memory and likelihood updating circuit 1
15 will be described with reference to FIGS. In the path memory and likelihood update circuit 115, a memory cell including a selector and a register is arranged on a trellis,
Path selection information s116 output from ACS circuit 112
, The contents of the register storing the decoded bits and the contents of the register storing the likelihood information are changed.
【００３８】復号ビットを記憶するメモリセルＭＳ
Bは、図２５に示すように構成される。すなわち、復号
ビットを記憶するメモリセルＭＳBは、ＡＣＳ回路１１
２から出力されるパス選択情報ｓ１１６に基づくセレク
ト信号を入力し、このセレクト信号に基づいて２つの入
力ビットのうち一方の入力ビットを選択するセレクタ１
５１と、このセレクタ１５１により選択された入力ビッ
トを復号ビットとして記憶するレジスタ１５２とから構
成される。なお、この復号ビットを記憶するメモリセル
ＭＳB構造は、先に図２４に示した従来のビタビ復号器
１４０における構造と同一である。Memory cell MS for storing decoded bits
B is configured as shown in FIG. That is, the memory cell MSB storing the decoded bit is stored in the ACS circuit 11
Selector 1 that inputs a select signal based on path selection information s116 output from 2 and selects one of two input bits based on the select signal.
51, and a register 152 for storing the input bits selected by the selector 151 as decoded bits. The memory cell MSB structure for storing the decoded bits is the same as the structure of the conventional Viterbi decoder 140 shown in FIG. 24 above.
【００３９】一方、尤度情報を記憶するメモリセルＭＳ
Pは、図２６に示すように構成される。すなわち、尤度
情報を記憶するメモリセルＭＳPは、ＡＣＳ回路１１２
から出力されるパス選択情報ｓ１１６に基づくセレクト
信号を入力し、このセレクト信号に基づいて２つの尤度
情報のうち一方の尤度情報を選択するセレクタ１５３
と、復号ビットを記憶するメモリセルＭＳBから入力し
た２つの復号ビットｂ１，ｂ２がｂ１≠ｂ２であり且つ
ＡＣＳ回路１１２から出力されるメトリック差分情報ｓ
１１７に基づく２つのメトリック差分Δ１，Δ２がΔ１
＜Δ２であるか否かを判定する判定回路１５４と、この
判定回路１５４の判定により２つの復号ビットｂ１，ｂ
２がｂ１≠ｂ２であり且つ２つのメトリック差分Δ１，
Δ２がΔ１＜Δ２であった場合に、メトリック差分Δ１
を選択し、それ以外の場合に、メトリック差分Δ２を選
択するセレクタ１５５と、このセレクタ１５５により選
択されたメトリック差分を尤度情報として記憶するレジ
スタ１５６とから構成される。On the other hand, memory cell MS for storing likelihood information
P is configured as shown in FIG. That is, the memory cell MSP storing the likelihood information is stored in the ACS circuit 112.
A selector 153 that inputs a select signal based on the path selection information s116 output from, and selects one of the two pieces of likelihood information based on the select signal.
If, metric difference information s 2 two decoded bits b1, b2 inputted from the memory cell MSB for storing the decoded bits output from b1 ≠ a b2 and ACS circuit 112
117, two metric differences Δ1, Δ2 are Δ1
A determination circuit 154 for determining whether or not <Δ2; and two decoded bits b1, b based on the determination of the determination circuit 154.
2 is b1 ≠ b2 and two metric differences Δ1,
When Δ2 is Δ1 <Δ2, the metric difference Δ1
And a selector 155 that selects the metric difference Δ2 in other cases, and a register 156 that stores the metric difference selected by the selector 155 as likelihood information.
【００４０】このような復号ビットを記憶するメモリセ
ルＭＳB及び尤度情報を記憶するメモリセルＭＳPは、拘
束長が“３”の場合には、図２７に示すように配置され
る。なお、これらの復号ビットを記憶するメモリセルＭ
ＳB及び尤度情報を記憶するメモリセルＭＳPの配置は、
先に図２３に示した畳み込み符号器１３０のトレリスに
対応するものである。ＳＯＶＡ復号器１１０において
は、このように復号ビットを記憶するメモリセルＭＳB
及び尤度情報を記憶するメモリセルＭＳPを配置するこ
とによって、レジスタ内に各ステートの生き残りパスに
対応する情報を保存する。復号ビットを記憶するメモリ
セルＭＳB及び尤度情報を記憶するメモリセルＭＳPは、
打ち切り長分の段数が配置される。ＳＯＶＡ復号器１１
０においては、これらの復号ビットを記憶するメモリセ
ルＭＳB及び尤度情報を記憶するメモリセルＭＳPにおけ
る最終段の出力のうち、最尤ステートの出力を選択する
ことによって、最尤パスに対応する情報を選択し、復号
データと対数尤度比とを出力する。なお、このような復
号ビットを記憶するメモリセルＭＳB及び尤度情報を記
憶するメモリセルＭＳPの配置において、復号ビットを
記憶するメモリセルＭＳBの部分のみを抜き出すと、先
に図２４に示した従来のビタビ復号器１４０におけるパ
スメモリ回路１４５と同一の構成となる。Memory cell MSB for storing such decoded bits and memory cell MSP for storing likelihood information are arranged as shown in FIG. 27 when the constraint length is “3”. Note that the memory cells M for storing these decoded bits
Arrangement of the memory cell MSP to store the SB, and the likelihood information,
This corresponds to the trellis of the convolutional encoder 130 shown in FIG. In SOVA decoder 110, memory cell MSB storing the decoded bit in this way
And by arranging the memory cells MSP for storing likelihood information, it stores the information corresponding to the survival path of each state in the register. The memory cell MSB storing the decoded bit and the memory cell MSP storing the likelihood information are:
The number of stages corresponding to the truncation length is arranged. SOVA decoder 11
In 0, of the output of the final stage in the memory cell MSP to store the memory cells MSB and likelihood information storing these decoded bits, by selecting the output of the maximum likelihood state, corresponding to the maximum likelihood path And outputs the decoded data and the log likelihood ratio. Incidentally, in the arrangement of the memory cell MSP to store the memory cells MSB and likelihood information storing such decoded bit, when extracting only a portion of the memory cell MSB for storing the decoded bits, in FIG. 24 previously It has the same configuration as the path memory circuit 145 in the conventional Viterbi decoder 140 shown.
【００４１】このような、ＳＯＶＡ復号器１１０は、上
述したＳＯＶＡのアルゴリズムを実際のハードウェアで
実現することができる。The SOVA decoder 110 can implement the above-described SOVA algorithm with actual hardware.
【００４２】ここで、ＳＯＶＡ復号器１１０には、図２
７に示したように、復号ビットを記憶するメモリセルＭ
ＳBと尤度情報を記憶するメモリセルＭＳPとが、それぞ
れ、ステート数×打ち切り長ずつ必要である。しかしな
がら、ＳＯＶＡ復号器１１０においては、先に図２６に
示した尤度情報を記憶するメモリセルＭＳPの回路規模
が、先に図２５に示した復号ビットを記憶するメモリセ
ルＭＳBの回路規模に比べて大きいために、ステート数
や打ち切り長が大きくなった場合には、ＳＯＶＡ復号器
１１０の回路規模は、先に図２４に示した従来のビタビ
復号器１４０に比べて著しく増大するという問題があっ
た。この問題を解決するために、JoeressenとBerrouら
は、独立に同じ方式を提案している。すなわち、Joeres
senらは、“Joreressen, Vaupel, Mey, High-speed VLS
I architectures for soft-outputViterbidecoding, in
Proc.Int.Conf.Applicat.Specific Array Processors.
Oakland, CA:IEEE Computer Society Press, Aug.1992,
pp.373-384”により問題を解決する方式を提案し、Ber
rouらは、“Berrou, Adde, Angui, Faudeil, A low com
plexity soft-output Viterbi decoder architecture,
in Proc.IEEE Int.Conf.Commun., Geneva, Switzerlan
d, May 1993, pp.737-740”により問題を解決する方式
を提案している。ここでは、この方式をJoeressenらに
したがってＴｗｏ−Ｓｔｅｐ ＳＯＶＡと呼び、以下に
その説明を行う。Here, the SOVA decoder 110 has the configuration shown in FIG.
As shown in FIG. 7, the memory cell M for storing the decoded bit
A memory cell MSP for storing SB and likelihood information, respectively, is required by state number × terminating length. However, in SOVA decoder 110, the circuit size of memory cell MSP storing the likelihood information previously shown in FIG. 26 is the same as the circuit size of memory cell MSB storing the decoded bits shown in FIG. Therefore, when the number of states and the truncation length are large, the circuit size of the SOVA decoder 110 is significantly increased as compared with the conventional Viterbi decoder 140 shown in FIG. was there. To solve this problem, Joeressen and Berrou have independently proposed the same approach. That is, Joeres
Sen et al., “Joreressen, Vaupel, Mey, High-speed VLS
I architectures for soft-outputViterbidecoding, in
Proc.Int.Conf.Applicat.Specific Array Processors.
Oakland, CA: IEEE Computer Society Press, Aug. 1992,
pp.373-384 ”and propose a method to solve the problem.
rou et al., “Berrou, Adde, Angui, Faudeil, A low com
plexity soft-output Viterbi decoder architecture,
in Proc.IEEE Int.Conf.Commun., Geneva, Switzerlan
d, May 1993, pp. 737-740 ", which proposes a method for solving the problem. Here, this method is called Two-Step SOVA according to Joeressen et al.
【００４３】Ｔｗｏ−Ｓｔｅｐ ＳＯＶＡにおいては、
一度打ち切り長分のビタビ復号を行った後に、選択され
たパスに対してのみ尤度情報の更新を行う。このように
することによって、Ｔｗｏ−Ｓｔｅｐ ＳＯＶＡにおい
ては、復号ビットを記憶するメモリセルは、上述したＳ
ＯＶＡ復号器１１０の２倍分を必要とするが、尤度情報
を記憶するメモリセルは、打ち切り長分しか必要としな
い。そのため、Ｔｗｏ−Ｓｔｅｐ ＳＯＶＡにおいて
は、尤度情報を記憶するメモリセルを大幅に削減するこ
とができる。その結果、Ｔｗｏ−Ｓｔｅｐ ＳＯＶＡに
おいては、尤度情報を記憶するメモリセルの回路規模の
大きさを考慮すると、全体としてパスメモリ及び尤度情
報更新回路の規模を大幅に削減することができる。In Two-Step SOVA,
After once performing Viterbi decoding for the truncation length, the likelihood information is updated only for the selected path. By doing so, in the Two-Step SOVA, the memory cell that stores the decoded bit is stored in the above-described S-cell.
Although it requires twice as much as the OVA decoder 110, the memory cells that store the likelihood information need only have the truncation length. Therefore, in Two-Step SOVA, the number of memory cells storing likelihood information can be significantly reduced. As a result, in the Two-Step SOVA, the size of the path memory and the likelihood information updating circuit can be significantly reduced as a whole, considering the size of the circuit size of the memory cell that stores the likelihood information.
【００４４】Ｔｗｏ−Ｓｔｅｐ ＳＯＶＡ復号器１６０
は、図２８に示すように、ブランチメトリックを計算す
るブランチメトリック計算回路１６１と、ブランチメト
リックとステートメトリックとを加算して比較するＡＣ
Ｓ回路１６２と、このＡＣＳ回路１６２から出力される
新ステートメトリック信号ｓ１６３を正規化する正規化
回路１６３と、この正規化回路１６３から出力される正
規化ステートメトリック信号ｓ１６４を記憶するステー
トメトリック記憶回路１６４と、各ステート毎に生き残
っているパスの復号ビットを記憶して遅延ステート情報
ｓ１６９を出力する前段パスメモリ回路１６５と、パス
選択情報ｓ１６６を遅延させるパス選択情報遅延回路１
６６と、メトリック差分情報ｓ１６７を遅延させるメト
リック差分遅延回路１６７と、メトリック差分遅延信号
ｓ１７１の中から遅延ステート情報ｓ１６９に対応する
ステートの信号を選択する選択回路１６８と、各ステー
ト毎に生き残っているパスの復号ビットを記憶して最尤
・合流パス入力情報ｓ１７３及び復号ビットｓ１７４を
出力する後段パスメモリ回路１６９と、復号ビットの尤
度を更新して対数尤度比ｓ１７５を出力する尤度更新回
路１７０とを備える。このＴｗｏ−Ｓｔｅｐ ＳＯＶＡ
復号器１６０は、受信値Ｙtと事前確率情報ｌｏｇＰｒ
｛ｉt＝０｝、ｌｏｇＰｒ｛ｉt＝１｝とをｓ１６１とし
て入力したときに、復号結果である復号データｓ１７４
と、対数尤度比ｓ１７５とをそれぞれ出力する。なお、
ここでは、前段パスメモリ回路１６５の打ち切り長をＤ
で表し、後段パスメモリ回路１６９の打ち切り長をＵで
表すものとする。Two-Step SOVA decoder 160
Is a branch metric calculation circuit 161 that calculates a branch metric, as shown in FIG. 28, and an AC that adds and compares the branch metric and the state metric.
S circuit 162, normalization circuit 163 for normalizing new state metric signal s 163 output from ACS circuit 162, and state metric storage circuit for storing normalized state metric signal s 164 output from normalization circuit 163 164, a preceding-stage path memory circuit 165 that stores decoded bits of a surviving path for each state and outputs delay state information s169, and a path selection information delay circuit 1 that delays path selection information s166.
66, a metric difference delay circuit 167 for delaying the metric difference information s167, a selection circuit 168 for selecting a signal of a state corresponding to the delay state information s169 from the metric difference delay signal s171, and a survivor for each state. A subsequent-stage path memory circuit 169 that stores the decoded bits of the path and outputs the maximum likelihood / merging path input information s173 and the decoded bits s174, and a likelihood update that updates the likelihood of the decoded bits and outputs a log likelihood ratio s175. And a circuit 170. This Two-Step SOVA
The decoder 160 receives value Yt and a priori probability information logPr
{It = 0}, when you enter a logPr {it = 1} as s161, a decoding result decoded data s174
And the log likelihood ratio s175 are output. In addition,
Here, the cutoff length of the preceding-stage path memory circuit 165 is set to D
, And the cutoff length of the subsequent-stage path memory circuit 169 is represented by U.
【００４５】ブランチメトリック計算回路１６１は、受
信値及び事前確率情報信号ｓ１６１が入力されたとき、
この受信データのブランチメトリックを計算して、この
計算結果をブランチメトリック信号ｓ１６２として後段
のＡＣＳ回路１６２に出力する。When the received value and the prior probability information signal s 161 are input, the branch metric calculation circuit 161
The branch metric of the received data is calculated, and the calculation result is output to the subsequent-stage ACS circuit 162 as a branch metric signal s162.
【００４６】ＡＣＳ回路１６２は、ブランチメトリック
計算回路１６１から供給されるブランチメトリック信号
ｓ１６２と、ステートメトリック記憶回路１６４から供
給されるステートメトリック信号ｓ１６５とに基づい
て、あるステートに合流する２本の各パスに対し、ブラ
ンチメトリックとステートメトリックとを加算して比較
し、この比較結果に基づいて尤度の高いものを選択し、
新ステートメトリックとする。ＡＣＳ回路１６２は、そ
の選択内容をパス選択情報ｓ１６６として前段パスメモ
リ回路１６５やパス選択情報遅延回路１６６に出力す
る。また、ＡＣＳ回路１６２は、ステート毎のパス選択
時のメトリックの差分をメトリック差分情報ｓ１６７と
してメトリック差分遅延回路１６７に出力する。さら
に、ＡＣＳ回路１６２は、最小のステートメトリックを
持つステートの番号を最尤ステート信号ｓ１６８として
前段パスメモリ回路１６５に出力し、新たに得られたス
テートメトリックを新ステートメトリック信号ｓ１６３
として正規化回路１６３に出力する。Based on the branch metric signal s 162 supplied from the branch metric calculation circuit 161 and the state metric signal s 165 supplied from the state metric storage circuit 164, the ACS circuit 162 joins each of the two circuits which join a certain state. For the path, the branch metric and the state metric are added and compared, and a path having a high likelihood is selected based on the comparison result.
Let it be a new state metric. The ACS circuit 162 outputs the contents of the selection to the pre-stage path memory circuit 165 and the path selection information delay circuit 166 as path selection information s166. The ACS circuit 162 outputs the metric difference at the time of path selection for each state to the metric difference delay circuit 167 as metric difference information s167. Further, the ACS circuit 162 outputs the number of the state having the minimum state metric to the previous-stage path memory circuit 165 as the maximum likelihood state signal s168, and outputs the newly obtained state metric to the new state metric signal s163.
Is output to the normalization circuit 163.
【００４７】正規化回路１６３は、ＡＣＳ回路１６２か
ら出力される新ステートメトリック信号ｓ１６３から、
例えば最小のステートメトリックを減算することにより
新ステートメトリック信号ｓ１６３を正規化し、予め設
定されている範囲内の値にして、正規化ステートメトリ
ック信号ｓ１６４としてステートメトリック記憶回路１
６４に出力する。The normalization circuit 163 converts the new state metric signal s163 output from the ACS circuit 162 into
For example, the new state metric signal s163 is normalized by subtracting the minimum state metric, and the new state metric signal s163 is set to a value within a preset range.
64.
【００４８】ステートメトリック記憶回路１６４は、正
規化回路１６３から供給される正規化ステートメトリッ
ク信号ｓ１６４を記憶し、ステートメトリック信号ｓ１
６５としてＡＣＳ回路１６２にフィードバックする。The state metric storage circuit 164 stores the normalized state metric signal s164 supplied from the normalization circuit 163, and stores the state metric signal s1.
As 65, it is fed back to the ACS circuit 162.
【００４９】前段パスメモリ回路１６５は、ＡＣＳ回路
１６２から出力されるパス選択情報ｓ１６６に基づいて
各ステート毎に生き残っているパスの復号ビットを記憶
するとともに、ＡＣＳ回路１６２から出力される最尤ス
テート信号ｓ１６８に基づいて、最尤パスから遡及して
打ち切り長Ｄ以前のステートの番号を、遅延ステート情
報ｓ１６９として選択回路１６８や後段パスメモリ回路
１６９に出力する。The pre-stage path memory circuit 165 stores the decoded bits of the surviving path for each state based on the path selection information s166 output from the ACS circuit 162, and also stores the maximum likelihood state output from the ACS circuit 162. Based on the signal s168, the number of the state before the truncation length D retroactively from the maximum likelihood path is output to the selection circuit 168 and the subsequent path memory circuit 169 as delay state information s169.
【００５０】パス選択情報遅延回路１６６は、ＡＣＳ回
路１６２から出力されるパス選択情報ｓ１６６を、前段
パスメモリ回路１６５の打ち切り長Ｄだけ遅延させ、パ
ス選択情報遅延信号ｓ１７０として後段パスメモリ回路
１６９に出力する。The path selection information delay circuit 166 delays the path selection information s166 output from the ACS circuit 162 by the cutoff length D of the previous path memory circuit 165, and outputs the path selection information delay signal s170 to the subsequent path memory circuit 169. Output.
【００５１】メトリック差分遅延回路１６７は、ＡＣＳ
回路１６２から出力されるメトリック差分情報ｓ１６７
を、前段パスメモリ回路１６５の打ち切り長Ｄだけ遅延
させ、メトリック差分遅延信号ｓ１７１として選択回路
１６８に出力する。The metric difference delay circuit 167
Metric difference information s167 output from the circuit 162
Is delayed by the cutoff length D of the previous-stage path memory circuit 165, and is output to the selection circuit 168 as a metric difference delay signal s171.
【００５２】選択回路１６８は、前段パスメモリ回路１
６５から供給される遅延ステート情報ｓ１６９と、メト
リック差分遅延回路１６７から供給されるメトリック差
分遅延信号ｓ１７１とに基づいて、メトリック差分遅延
信号ｓ１７１の中から遅延ステート情報ｓ１６９に対応
するステートの信号を選択し、メトリック差分遅延選択
信号ｓ１７２として尤度更新回路１７０に出力する。The selection circuit 168 is connected to the pre-stage path memory circuit 1
A signal corresponding to the state corresponding to the delay state information s169 is selected from the metric difference delay signal s171 based on the delay state information s169 supplied from the metric difference delay circuit 167 and the metric difference delay signal s171 supplied from the metric difference delay circuit 167. Then, the metric difference delay selection signal s172 is output to the likelihood update circuit 170.
【００５３】後段パスメモリ回路１６９は、パス選択情
報遅延回路１６６から供給されるパス選択情報遅延信号
ｓ１７０に基づいて各ステート毎に生き残っているパス
の復号ビットを記憶するとともに、前段パスメモリ回路
１６５から出力される遅延ステート情報ｓ１６９に基づ
いて、最尤パスをさらに打ち切り長Ｕだけ遡及した情報
を復号ビットｓ１７４として出力する。また、後段パス
メモリ回路１６９は、遅延ステート情報ｓ１６９に基づ
いて、最尤パスに対応する入力情報と最尤パスに合流す
るパスに対応する入力情報とを、それぞれ、長さＵだけ
最尤・合流パス入力情報ｓ１７３として尤度更新回路１
７０に出力する。The subsequent-stage path memory circuit 169 stores the decoded bits of the surviving path for each state based on the path-selection information delay signal s170 supplied from the path-selection information delay circuit 166, and stores the decoded bits of the previous-stage path memory circuit 165. Based on the delay state information s169 output from, information on the maximum likelihood path further traced by the truncation length U is output as decoded bits s174. Further, based on the delay state information s169, the subsequent-stage path memory circuit 169 converts the input information corresponding to the maximum likelihood path and the input information corresponding to the path joining the maximum likelihood path into the maximum likelihood by the length U, respectively. Likelihood update circuit 1 as merging path input information s173
70.
【００５４】尤度更新回路１７０は、選択回路１６８か
ら供給されるメトリック差分遅延選択信号ｓ１７２と、
後段パスメモリ回路１６９から供給される最尤・合流パ
ス入力情報ｓ１７３とに基づいて、最尤パスに対応する
入力情報、すなわち、復号ビットの尤度を更新し、後段
パスメモリ回路１６９の打ち切り長Ｕ以前の尤度情報を
対数尤度比ｓ１７５として出力する。The likelihood update circuit 170 includes a metric difference delay selection signal s172 supplied from the selection circuit 168,
Based on the maximum likelihood / merging path input information s173 supplied from the subsequent path memory circuit 169, the input information corresponding to the maximum likelihood path, that is, the likelihood of the decoded bit is updated, and the cutoff length of the subsequent path memory circuit 169 is updated. The likelihood information before U is output as log likelihood ratio s175.
【００５５】このように、Ｔｗｏ−Ｓｔｅｐ ＳＯＶＡ
復号器１６０は、ブランチメトリック計算回路１６１乃
至前段パスメモリ回路１６５については、先に図２４に
示した従来のビタビ復号器１４０と全く同一に構成され
る。As described above, Two-Step SOVA
In the decoder 160, the branch metric calculation circuit 161 to the pre-stage path memory circuit 165 are configured exactly the same as the conventional Viterbi decoder 140 shown in FIG.
【００５６】以下、後段パスメモリ回路１６９及び尤度
更新回路１７０について図２９乃至図３１を参照して説
明する。後段パスメモリ回路１６９においては、先に図
２５に示した復号ビットを記憶するメモリセルＭＳBを
通常のビタビ復号器１４０と同様にトレリス上に配置し
て、パス選択情報遅延信号ｓ１７０に基づいて各ステー
ト毎に生き残りパスに対応する情報ビットを遷移させる
とともに、全ての復号ビットを記憶するメモリセルＭＳ
Bから情報ビットをここでは図示しない選択回路に入力
し、前段パスメモリ回路１６５から出力される遅延ステ
ート情報ｓ１６９に基づいて、最尤パスに対応する入力
情報と最尤パスに合流するパスに対応する入力ビットと
を最尤・合流パス入力情報ｓ１７３として尤度更新回路
１７０に出力する。後段パスメモリ回路１６９における
復号ビットを記憶するメモリセルＭＳBと選択回路は、
拘束長が“３”の場合には、図２９に示すように配置さ
れる。Hereinafter, the latter-stage path memory circuit 169 and the likelihood updating circuit 170 will be described with reference to FIGS. In subsequent path memory circuit 169, by arranging the memory cells MSB for storing the decoded bits as shown in FIG. 25 previously Similarly to the trellis and normal Viterbi decoder 140, based on the path selection information delay signal s170 A memory cell MS that transitions information bits corresponding to a surviving path for each state and stores all decoded bits.
The information bit fromB is input to a selection circuit (not shown), and based on the delay state information s169 output from the previous-stage path memory circuit 165, the input information corresponding to the maximum likelihood path and the path joining the maximum likelihood path And the input bit to be output to the likelihood updating circuit 170 as maximum likelihood / merging path input information s173. Memory cell MSB and a selection circuit for storing the decoded bits in the subsequent path memory circuit 169,
When the constraint length is "3", the arrangement is performed as shown in FIG.
【００５７】一方、尤度更新回路１７０においては、図
３０に示すような尤度情報を記憶するメモリセルＭＳP
を備える。尤度情報を記憶するメモリセルＭＳPは、後
段パスメモリ回路１６９から供給される最尤・合流パス
入力情報ｓ１７３に基づく最尤パス入力情報ｂ１と合流
パス入力情報ｂ２とを入力するとともに、選択回路１６
８から供給されるメトリック差分遅延選択信号ｓ１７２
に基づくメトリック差分Δ１と、前段の尤度情報を記憶
するメモリセルＭＳPから供給される尤度情報Δ２とを
入力し、最尤パス入力情報ｂ１及び合流パス入力情報ｂ
２がｂ１≠ｂ２であり且つメトリック差分Δ１及び尤度
情報Δ２がΔ１＜Δ２であるか否かを判定する判定回路
１７１と、この判定回路１７１の判定により最尤パス入
力情報ｂ１及び合流パス入力情報ｂ２がｂ１≠ｂ２であ
り且つメトリック差分Δ１及び尤度情報Δ２がΔ１＜Δ
２であった場合に、メトリック差分Δ１を選択し、それ
以外の場合に、尤度情報Δ２を選択するセレクタ１７２
と、このセレクタ１７２により選択されたメトリック差
分又は尤度情報を記憶するレジスタ１７３とから構成さ
れる。On the other hand, in likelihood updating circuit 170, memory cell MSP storing likelihood information as shown in FIG.
Is provided. The memory cell MSP that stores likelihood information inputs the maximum likelihood path input information b1 and the merge path input information b2 based on the maximum likelihood / merging path input information s173 supplied from the subsequent-stage path memory circuit 169, and selects Circuit 16
8 metric differential delay selection signal s172
A metric difference Δ1 based on inputs the likelihood information Δ2 supplied from the memory cell MSP for storing the preceding likelihood information, survival path input information b1 and merging path input information b
2 is b1 ≠ b2, and the metric difference Δ1 and the likelihood information Δ2 determine whether Δ1 <Δ2, and the maximum likelihood path input information b1 and the merged path input are determined by the determination circuit 171. The information b2 is b1 ≠ b2, and the metric difference Δ1 and the likelihood information Δ2 are Δ1 <Δ
2, the selector 172 selects the metric difference Δ1; otherwise, the selector 172 selects the likelihood information Δ2.
And a register 173 for storing the metric difference or likelihood information selected by the selector 172.
【００５８】尤度更新回路１７０においては、尤度情報
を記憶するメモリセルＭＳPを図３１に示すように一列
に配置し、前段パスメモリ回路１６５により求まった最
尤パスに対応する入力ビットに対する尤度のみの更新
を、後段パスメモリ回路１６９の打ち切り長Ｕ分行い、
更新した結果である尤度情報を対数尤度比として出力す
る。[0058] In likelihood updating circuit 170 for the input bits of the memory cell MSP for storing the likelihood information is arranged in a line as shown in FIG. 31, corresponding to the maximum likelihood path Motoma' by preceding path memory circuit 165 Update of only likelihood is performed for the cutoff length U of the subsequent-stage path memory circuit 169,
The updated likelihood information is output as a log likelihood ratio.
【００５９】このようなＴｗｏ−Ｓｔｅｐ ＳＯＶＡ復
号器１６０は、図３２に示すように、ある時刻ｔにおけ
る最尤ステートから十分長い時刻、すなわち、打ち切り
長Ｄだけ遡及すると、復号すべき最尤パスが確定する。
ここで、メトリックの差分とパス選択情報とを遅延させ
ておくと、Ｔｗｏ−Ｓｔｅｐ ＳＯＶＡ復号器１６０
は、時刻ｔ−Ｄにおいて最尤パスに合流しているパスと
最尤パスとを比較することによって、最尤パスに対して
のみ尤度の更新を行うことが可能になる。As shown in FIG. 32, such a Two-Step SOVA decoder 160 determines the maximum likelihood path to be decoded when the maximum likelihood state at a certain time t is sufficiently long, that is, by going back by the censoring length D. Determine.
Here, if the metric difference and the path selection information are delayed, the two-step SOVA decoder 160
By comparing the maximum likelihood path with the path joining the maximum likelihood path at time t-D, the likelihood can be updated only for the maximum likelihood path.
【００６０】Ｔｗｏ−Ｓｔｅｐ ＳＯＶＡ復号器１６０
においては、上述した“Berrou, Adde, Angui, Faudei
l, A low complexity soft-output Viterbi decoder ar
chitecture, in Proc.IEEE Int.Conf.Commun., Geneva,
Switzerland, May 1993, pp.737-740”に記載されてい
るように、一般に前段パスメモリ回路１６５の打ち切り
長Ｄよりも後段パスメモリ回路１６９の打ち切り長Ｕが
短くても十分であることが知られており、遅延のための
メモリを含めても、先に図２４に示した従来のビタビ復
号器１４０と比べ、同じ符号に対して２倍程度の回路規
模で実現することが可能になる。Two-Step SOVA decoder 160
In “Berrou, Adde, Angui, Faudei
l, A low complexity soft-output Viterbi decoder ar
chitecture, in Proc.IEEE Int.Conf.Commun., Geneva,
Switzerland, May 1993, pp. 737-740 ”, it is generally known that it is sufficient if the cut-off length U of the subsequent-stage path memory circuit 169 is shorter than the cut-off length D of the preceding-stage path memory circuit 165. Thus, even if a memory for delay is included, the same code can be realized with a circuit size about twice as large as that of the conventional Viterbi decoder 140 shown in FIG.
【００６１】ところで、上述した従来のビタビ復号器１
４０のハードウェアは、例えばＳＯＶＡ復号器１１０の
ように、パスメモリ回路をレジスタの配列で構成する方
法（以下、レジスタ遷移法と記す。）を用いていたが、
それに対して近年では、ＲＡＭ（Random Access Memor
y）を用いてパス選択情報を記憶し、その情報をトレー
スすることで復号する方法（以下、トレースバック法と
記す。）が研究されている。以下に、このトレースバッ
ク法について説明する。Incidentally, the above-mentioned conventional Viterbi decoder 1
The hardware 40 uses a method in which the path memory circuit is configured by an array of registers (hereinafter, referred to as a register transition method) like the SOVA decoder 110, for example.
On the other hand, recently, RAM (Random Access Memor
A method of storing path selection information using y) and decoding the information by tracing the information (hereinafter, referred to as a traceback method) has been studied. Hereinafter, the traceback method will be described.
【００６２】ビタビ復号器を高速に動作させるために
は、ＲＡＭにはクロック毎に１回しかアクセスできな
い。ここで、各ＲＡＭに対して１回のアクセスで復号を
行うためのパスメモリ回路の動作について、“Edwards,
A45-Mbits/sec.VLSI Viterbi Decoder for Digital Vi
deo Applications, IEEE Natl.Telesystems Conf.Vol.1
993 pp.127-130”に記載されているように、シングルポ
ートのメモリを４つ使う場合を例に挙げて説明する。To operate the Viterbi decoder at high speed, the RAM can be accessed only once per clock. Here, regarding the operation of the path memory circuit for performing decryption with one access to each RAM, "Edwards,
A45-Mbits / sec.VLSI Viterbi Decoder for Digital Vi
deo Applications, IEEE Natl. Telesystems Conf.Vol.1
993 pp.127-130 ", a case where four single-port memories are used will be described as an example.
【００６３】まず、ステート数分のビット数と打ち切り
長分のワード数とを持つシングルポートのＲＡＭを４つ
用意する。ＡＣＳ回路からパスメモリ回路へは、ステー
ト数分のパス選択情報が毎クロック入力される。４つの
ＲＡＭは、図３３に示すように、以下の４つの役割を打
ち切り長分のクロック毎に順次切り替える。First, four single-port RAMs having bits for the number of states and words for the cutoff length are prepared. Path selection information for the number of states is input from the ACS circuit to the path memory circuit every clock. As shown in FIG. 33, the four RAMs sequentially switch the following four roles at every clock of the cutoff length.
【００６４】まず、第１の役割としては、同図（Ａ）に
示すように、パス選択情報を書き込むことであり、第２
の役割としては、同図（Ｂ）に示すように、書き込まれ
たパス選択情報をもとにトレースすることである。第２
の役割においてＲＡＭは、復号を行うことはない。ま
た、第３の役割としては、同図（Ｃ）に示すように、ア
クセスしないで待機することであり、第４の役割として
は、同図（Ｄ）に示すように、トレースした結果からト
レースを行って復号ビットを出力することである。４つ
のＲＡＭは、これらの動作を打ち切り長分のクロック毎
に順次切り替えて行う。The first role is to write path selection information as shown in FIG.
Has a role of tracing based on the written path selection information, as shown in FIG. Second
Does not perform decoding in the role of. The third role is to stand by without access as shown in FIG. 14C, and the fourth role is to trace from the traced result as shown in FIG. To output decoded bits. The four RAMs perform these operations by sequentially switching the operations for each clock corresponding to the cutoff length.
【００６５】ビタビ復号器においては、このようなメモ
リオペレーションを行うことによって、ＲＡＭを用いて
高速復号を行うことができる。ただし、トレースした結
果からトレースを行って求まる復号ビットは、本来の時
系列の逆順に求まるため、ビタビ復号器は、最後にＬＩ
ＦＯ（Last-In First-Out）を用いて、順序を本来の時
系列順に修正してから復号ビットを出力する。In the Viterbi decoder, by performing such a memory operation, high-speed decoding can be performed using the RAM. However, since the decoded bits obtained by tracing from the traced result are obtained in the reverse order of the original time series, the Viterbi decoder ends the LI
Using FO (Last-In First-Out), the order is corrected in the original chronological order, and then decoded bits are output.
【００６６】このようなトレースバック法によるビタビ
復号器は、符号の拘束長や復号の打ち切り長が大きくな
った場合には、レジスタを配列したときの面積よりもＲ
ＡＭを用いたときの面積の方が著しく小さくなることか
ら、レジスタ遷移法を用いる場合よりも回路規模を大幅
に削減することが可能となる。In the Viterbi decoder based on such a trace-back method, when the constraint length of the code or the truncation length of the decoding becomes large, the area of the register is larger than the area when the registers are arranged.
Since the area when the AM is used is significantly smaller, the circuit scale can be significantly reduced as compared with the case where the register transition method is used.
【００６７】[0067]
【発明が解決しようとする課題】ところで、上述したＴ
ｗｏ−Ｓｔｅｐ ＳＯＶＡ復号器の後段パスメモリ回路
においては、打ち切り長分の入力情報ビットを一斉に読
み出さなくてはならないのに対し、高速動作時のＲＡＭ
には１クロックにつき１回しかアクセスできないため、
Ｔｗｏ−Ｓｔｅｐ ＳＯＶＡ復号器をＲＡＭを用いて実
装することは困難である。The above-mentioned T
In the subsequent path memory circuit of the WO-Step SOVA decoder, the input information bits for the censoring length must be read all at once.
Can only be accessed once per clock,
It is difficult to implement a Two-Step SOVA decoder using RAM.
【００６８】そのため、従来のＳＯＶＡ復号器は、たと
えＴｗｏ−Ｓｔｅｐ ＳＯＶＡによる実装を用いたとし
ても、レジスタ遷移法を用いて実装されているため、レ
ジスタの配列によりパスメモリ回路を構成する限り、符
号の拘束長や復号の打ち切り長が大きくなった場合に
は、回路規模が膨大になるという問題があった。そのた
め、従来のＳＯＶＡ復号器をＴｗｏ−Ｓｔｅｐ ＳＯＶ
Ａにより実装しつつさらに回路規模を小さくするととも
に、動作速度を低下させないようなＳＯＶＡ復号器に対
する要求が高まりつつある。Therefore, the conventional SOVA decoder is implemented by using the register transition method even if the implementation by Two-Step SOVA is used. However, when the constraint length and the truncation length of decoding become large, there is a problem that the circuit scale becomes enormous. Therefore, the conventional SOVA decoder is replaced with a Two-Step SOV.
There is an increasing demand for a SOVA decoder that implements A and further reduces the circuit scale and does not reduce the operation speed.
【００６９】本発明は、このような実情に鑑みてなされ
たものであり、符号の拘束長や復号の打ち切り長が大き
い場合でも、回路規模が小さく高速動作が可能であるＳ
ＯＶＡ復号器を実現する復号装置を提供することを目的
とする。The present invention has been made in view of such circumstances. Even when the constraint length of codes or the truncation length of decoding is large, the circuit scale is small and high-speed operation is possible.
An object of the present invention is to provide a decoding device that realizes an OVA decoder.
【００７０】[0070]
【課題を解決するための手段】上述した目的を達成する
本発明にかかる復号装置は、入力される畳み込み符号を
軟出力ビタビ復号して復号データと尤度情報とを出力す
る復号装置であって、畳み込み符号の各遷移状態におい
て尤度の高いパスを選択した内容を示すパス選択情報を
記憶するランダムアクセスが可能なパス選択情報記憶手
段を備え、このパス選択情報記憶手段に対して、複数時
刻分のパス選択情報を単一のアドレスで読み出し及び／
又は書き込みを行うことを特徴としている。According to the present invention, there is provided a decoding apparatus for soft decoding Viterbi decoding of an input convolutional code and outputting decoded data and likelihood information. And path selection information storage means capable of storing path selection information indicating the content of selection of a path having a high likelihood in each transition state of the convolutional code. Read the path selection information for a single address at a single address and / or
Alternatively, writing is performed.
【００７１】このような本発明にかかる復号装置は、パ
ス選択情報記憶手段に対して、複数時刻分のパス選択情
報を単一のアドレスで読み出し及び／又は書き込みを行
う。The decoding apparatus according to the present invention reads and / or writes path selection information for a plurality of times at a single address in the path selection information storage means.
【００７２】[0072]
【発明の実施の形態】以下、本発明を適用した具体的な
実施の形態について図面を参照しながら詳細に説明す
る。Embodiments of the present invention will be described below in detail with reference to the drawings.
【００７３】この実施の形態は、Ｔｗｏ−Ｓｔｅｐ軟出
力ビタビアルゴリズム（Two-Step Soft-Output Viterbi
Algorithm；以下、Ｔｗｏ−Ｓｔｅｐ ＳＯＶＡと略記
する。）をハードウェアに実装したＴｗｏ−Ｓｔｅｐ
ＳＯＶＡ復号器である。This embodiment is based on a Two-Step Soft-Output Viterbi algorithm.
Algorithm; hereinafter, abbreviated as Two-Step SOVA. ) Implemented in hardware in Two-Step
It is a SOVA decoder.
【００７４】なお、以下の説明においては、図１に示す
ように、ディジタル情報を畳み込み符号器１により畳み
込み符号化し、その出力を雑音のある無記憶通信路２を
介してＴｗｏ−Ｓｔｅｐ ＳＯＶＡ復号器３に入力して
復号し、観測する場合を考える。In the following description, as shown in FIG. 1, digital information is convolutionally encoded by a convolutional encoder 1 and its output is passed through a no-memory storage channel 2 with a two-step SOVA decoder. Consider the case where the data is input to 3, decoded, and observed.
【００７５】まず、ＲＡＭ（Random Access Memory）を
用いた実装を可能としたＴｗｏ−Ｓｔｅｐ ＳＯＶＡ復
号器について説明する。First, a Two-Step SOVA decoder that can be mounted using a RAM (Random Access Memory) will be described.
【００７６】このＴｗｏ−Ｓｔｅｐ ＳＯＶＡ復号器１
０は、図２に示すように、受信データのブランチメトリ
ックを計算するブランチメトリック計算回路１１と、ブ
ランチメトリックとステートメトリックとを加算して比
較するＡＣＳ（Add CompareSelect）回路１２と、この
ＡＣＳ回路１２から出力される新ステートメトリック信
号ｓ１３を正規化する正規化回路１３と、この正規化回
路１３から出力される正規化ステートメトリック信号ｓ
１４を記憶するステートメトリック記憶回路１４と、メ
トリック差分情報ｓ１７を遅延させるメトリック差分遅
延回路１５と、復号データｓ２０と対数尤度比ｓ２１と
を出力するパスメモリ及び尤度更新回路１６とを備え
る。このＴｗｏ−Ｓｔｅｐ ＳＯＶＡ復号器１０は、受
信値Ｙtと事前確率情報ｌｏｇＰｒ｛ｉt＝０｝、ｌｏｇ
Ｐｒ｛ｉt＝１｝とをｓ１１として入力したときに、復
号結果である復号データｓ２０と、対数尤度比ｓ２１と
をそれぞれ出力する。なお、Ｔｗｏ−Ｓｔｅｐ ＳＯＶ
Ａ復号器１０は、先に図１に示したＴｗｏ−Ｓｔｅｐ
ＳＯＶＡ復号器３に相当するものである。This Two-Step SOVA decoder 1
0 indicates a branch metric calculation circuit 11 for calculating the branch metric of the received data, an ACS (Add Compare Select) circuit 12 for adding and comparing the branch metric and the state metric, and an ACS circuit 12 as shown in FIG. A normalization circuit 13 for normalizing the new state metric signal s13 output from the
A metric difference delay circuit 15 for delaying the metric difference information s17; and a path memory and likelihood update circuit 16 for outputting the decoded data s20 and the log likelihood ratio s21. The Two-Step SOVA decoder 10, a received value Yt and a priori probability informationlogPr {i t = 0}, log
And Pr {it = 1} when entered as s11, the decoded data s20 is decoded result, and outputs the logarithmic likelihood ratio s21. In addition, Two-Step SOV
The A decoder 10 performs the Two-Step shown in FIG.
It corresponds to the SOVA decoder 3.
【００７７】ブランチメトリック計算回路１１は、受信
値及び事前確率情報信号ｓ１１が入力されたとき、この
受信データのブランチメトリックを計算して、この計算
結果をブランチメトリック信号ｓ１２として出力する。When the received value and the prior probability information signal s11 are input, the branch metric calculation circuit 11 calculates a branch metric of the received data, and outputs the calculation result as a branch metric signal s12.
【００７８】ＡＣＳ回路１２は、ブランチメトリック計
算回路１１から供給されるブランチメトリック信号ｓ１
２と、ステートメトリック記憶回路１４から供給される
ステートメトリック信号ｓ１５とに基づいて、あるステ
ート（遷移状態）に合流する２本の各パスに対して、ブ
ランチメトリックとステートメトリックとを加算して比
較し、この比較結果に基づいて尤度の高いものを選択
し、新ステートメトリックとする。ＡＣＳ回路１２は、
その選択内容をパス選択情報ｓ１６として後段のパスメ
モリ及び尤度更新回路１６に出力する。また、ＡＣＳ回
路１２は、ステート毎のパス選択時のメトリックの差分
をメトリック差分情報ｓ１７として後段のメトリック差
分遅延回路１５に出力する。さらに、ＡＣＳ回路１２
は、最小のステートメトリックを持つステートの番号を
最尤ステート信号ｓ１８として後段のパスメモリ及び尤
度更新回路１６に出力する。さらにまた、ＡＣＳ回路１
２は、新たに得られたステートメトリックを新ステート
メトリック信号ｓ１３として後段の正規化回路１３に出
力する。The ACS circuit 12 outputs the branch metric signal s1 supplied from the branch metric calculation circuit 11.
2 and a state metric signal s15 supplied from the state metric storage circuit 14, the branch metric and the state metric are added and compared for each of two paths joining a certain state (transition state). Then, based on the result of this comparison, the one with the highest likelihood is selected and used as a new state metric. The ACS circuit 12
The selected content is output to the subsequent path memory and likelihood update circuit 16 as path selection information s16. The ACS circuit 12 outputs the metric difference at the time of path selection for each state to the subsequent metric difference delay circuit 15 as metric difference information s17. Further, the ACS circuit 12
Outputs the state number having the smallest state metric to the subsequent path memory and likelihood update circuit 16 as the maximum likelihood state signal s18. Furthermore, the ACS circuit 1
2 outputs the newly obtained state metric to the subsequent-stage normalization circuit 13 as a new state metric signal s13.
【００７９】正規化回路１３は、ＡＣＳ回路１２から出
力される新ステートメトリック信号ｓ１３から、例えば
最小のステートメトリックを減算することにより新ステ
ートメトリック信号ｓ１３を正規化し、予め設定されて
いる範囲内の値にして、正規化ステートメトリック信号
ｓ１４として後段のステートメトリック記憶回路１４に
出力する。The normalization circuit 13 normalizes the new state metric signal s13 by subtracting, for example, the minimum state metric from the new state metric signal s13 output from the ACS circuit 12, and converts the new state metric signal s13 within a preset range. The value is output to the subsequent state metric storage circuit 14 as a normalized state metric signal s14.
【００８０】ステートメトリック記憶回路１４は、正規
化回路１３から供給される正規化ステートメトリック信
号ｓ１４を記憶し、これをステートメトリック信号ｓ１
５としてＡＣＳ回路１２にフィードバックする。The state metric storage circuit 14 stores the normalized state metric signal s14 supplied from the normalization circuit 13, and stores it in the state metric signal s1.
5 is fed back to the ACS circuit 12.
【００８１】メトリック差分遅延回路１５は、Ｔｗｏ−
Ｓｔｅｐ ＳＯＶＡにおける前段パスメモリ回路の打ち
切り長をＤとしたときに、ＡＣＳ回路１２から出力され
るメトリック差分情報ｓ１７を、４Ｄだけ遅延させ、メ
トリック差分遅延信号ｓ１９として後段のパスメモリ及
び尤度更新回路１６に出力する。The metric difference delay circuit 15
Assuming that the cutoff length of the preceding-stage path memory circuit in Step SOVA is D, the metric difference information s17 output from the ACS circuit 12 is delayed by 4D, and the subsequent-stage path memory and likelihood updating circuit as the metric difference delay signal s19. 16 is output.
【００８２】パスメモリ及び尤度更新回路１６は、ＡＣ
Ｓ回路１２から出力されるパス選択情報ｓ１６に基づい
て各ステート毎に生き残っているパスの復号ビットを記
憶し、同時にメトリック差分遅延回路１５から出力され
るメトリック差分遅延情報ｓ１９を用いて、最尤パスの
復号ビットの尤度を更新する。また、パスメモリ及び尤
度更新回路１６は、ＡＣＳ回路１２から出力される最尤
ステート信号ｓ１８に基づいて、復号データｓ２０と対
数尤度比ｓ２１とをそれぞれ出力する。The path memory and likelihood update circuit 16
Based on the path selection information s16 output from the S circuit 12, the decoding bit of the surviving path is stored for each state, and the maximum likelihood is simultaneously calculated using the metric difference delay information s19 output from the metric difference delay circuit 15. Update the likelihood of the decoded bit of the path. The path memory and likelihood update circuit 16 outputs the decoded data s20 and the log likelihood ratio s21 based on the maximum likelihood state signal s18 output from the ACS circuit 12, respectively.
【００８３】このようなＴｗｏ−Ｓｔｅｐ ＳＯＶＡ復
号器１０は、後述するように、パスメモリ及び尤度更新
回路１６が各ステート毎に最尤パスとのメトリック差分
Δの最小値を記憶することによって、ＲＡＭ（Random A
ccess Memory）を用いた実装を可能とする。この発想の
原理について図３乃至図６を参照して説明する。In the Two-Step SOVA decoder 10, as described later, the path memory and the likelihood updating circuit 16 store the minimum value of the metric difference Δ from the maximum likelihood path for each state. RAM (Random A
ccess Memory). The principle of this idea will be described with reference to FIGS.
【００８４】まず、拘束長が“３”の符号に対して、打
ち切り長が“５”の復号を行う場合の遷移ダイアグラム
（以下、トレリスと記す。）は、図３に示すようにな
る。ここで、最尤パスは、全て“０”のパスであるもの
とする。このトレリスにおいて時刻ｔにおけるＳＯＶＡ
の軟出力を求めるためには、時刻ｔにおける入力が１で
あるパスのΔの最小値を求める必要がある。そのため、
この場合には、ａ，ｃ，ｄの最小値ｍｉｎ｛ａ，ｃ，
ｄ｝を求める必要がある。このとき、時刻ｔにおける各
ステート毎のΔの最小値がレジスタに記憶されているな
らば、求めるべき軟出力は、このレジスタ内の値に基づ
いて、時刻ｔにおける入力が１であるステートの中から
最小値を選択することで得られる。したがって、この場
合には、ステート０１，１１に対応する記憶内容である
ｄ，ｍｉｎ｛ａ，ｃ｝の最小値を選択することでｍｉｎ
｛ａ，ｃ，ｄ｝が求まる。First, a transition diagram (hereinafter, referred to as a trellis) in a case where a code having a constraint length of “3” is decoded with a truncation length of “5” is as shown in FIG. Here, the maximum likelihood paths are all “0” paths. In this trellis, the SOVA at time t
In order to obtain the soft output of, it is necessary to find the minimum value of Δ of the path whose input at time t is 1. for that reason,
In this case, the minimum values min ｛a, c,
It is necessary to find d｝. At this time, if the minimum value of Δ for each state at time t is stored in the register, the soft output to be obtained is based on the value in this register, in the state where the input at time t is “1”. Can be obtained by selecting the minimum value from. Therefore, in this case, by selecting the minimum value of d, min {a, c} which is the storage content corresponding to states 01 and 11, min
{A, c, d} is obtained.
【００８５】ここで、時刻を遡及する際に各ステート毎
のΔの最小値をレジスタに記憶して順次更新していく回
路は、トレリスの結線を考慮することで、図４及び図５
に示す構成で実現することができる。Here, the circuit that stores the minimum value of Δ for each state in the register when the time is traced back and sequentially updates the register, takes into account the trellis connection, and
It can be realized by the configuration shown in FIG.
【００８６】すなわち、図４に示す最小値記憶手段であ
る最小Δ記憶回路２０は、Δ更新セル２１ａ，２１ｂ，
２１ｃ，２１ｄを備え、これらのΔ更新セル２１ａ，２
１ｂ，２１ｃ，２１ｄのそれぞれに、ステート００，０
１，１０，１１のΔの最小値を記憶する。なお、以下の
説明では、Δ更新セル２１ａ，２１ｂ，２１ｃ，２１ｄ
がそれぞれ対応しているステートをセル対応ステートと
称する。That is, the minimum Δ storage circuit 20 which is the minimum value storage means shown in FIG.
21c, 21d, and these Δ update cells 21a, 2d
1b, 21c, and 21d have states 00, 0, respectively.
The minimum value of Δ of 1, 10, and 11 is stored. In the following description, Δ update cells 21a, 21b, 21c, 21d
Are referred to as cell corresponding states.
【００８７】この最小Δ記憶回路２０におけるΔ更新セ
ル２１ａ，２１ｂ，２１ｃ，２１ｄは、それぞれ、図５
に示すように、Δ更新制御回路２２と、セレクタ２３
と、レジスタ２４とを備える。同図においてΔは、最尤
パスとその時刻において最尤パスに合流するパスとのメ
トリック差分である。また、Δ１，Δ２は、それぞれ、
そのセル対応ステートから次時刻で繋がっている２つの
ステート（以下、次候補ステートと記す。）のΔ更新セ
ルがそれまで記憶している最小Δの値を示している。さ
らに、∞は、Δに用いるビット数で表すことができる最
大値を示す。The Δ update cells 21a, 21b, 21c and 21d in the minimum Δ storage circuit 20 are respectively shown in FIG.
As shown in the figure, the Δ update control circuit 22 and the selector 23
And a register 24. In the figure, Δ is the metric difference between the maximum likelihood path and the path joining the maximum likelihood path at that time. Δ1 and Δ2 are respectively
The value of the minimum Δ stored in the Δ update cell of the two states (hereinafter, referred to as the next candidate state) connected at the next time from the cell corresponding state is shown. Further, ∞ indicates the maximum value that can be represented by the number of bits used for Δ.
【００８８】Δ更新セル２１ａ，２１ｂ，２１ｃ，２１
ｄは、それぞれ、初期化を行う際には、Δ更新制御回路
２２の制御のもとに、最尤パス通過ステートのセル対応
ステートのみをΔに初期化するとともに、その他のステ
ートを∞に初期化する。以後、Δ更新セル２１ａ，２１
ｂ，２１ｃ，２１ｄは、それぞれ、セル対応ステートが
最尤パス通過ステートである場合には、Δ更新制御回路
２２の制御のもとに、セレクタ２３によりΔを選択し、
それ以外の場合には、次候補ステートに対するパス選択
情報に基づいて、以下のようにΔの更新を行う。Δ update cells 21a, 21b, 21c, 21
d initializes only the cell corresponding state of the maximum likelihood path passing state to Δ under the control of the Δ update control circuit 22 and initializes the other states to ∞ when performing initialization. Become Thereafter, the Δ update cells 21a, 21
b, 21c and 21d respectively select Δ by the selector 23 under the control of the Δ update control circuit 22 when the cell corresponding state is the maximum likelihood path passing state,
In other cases, Δ is updated as follows based on the path selection information for the next candidate state.
【００８９】まず、Δ更新セル２１ａ，２１ｂ，２１
ｃ，２１ｄは、それぞれ、次候補ステートへのパスが両
方生き残っている場合には、Δ更新制御回路２２の制御
のもとに、セレクタ２３によりｍｉｎ｛Δ１，Δ２｝を
選択する。First, the Δ update cells 21a, 21b, 21
When both paths to the next candidate state survive, the selector 23 selects min {Δ1, Δ2} by the selector 23 under the control of the Δ update control circuit 22.
【００９０】また、Δ更新セル２１ａ，２１ｂ，２１
ｃ，２１ｄは、それぞれ、次候補ステートへのパスのう
ち片方が生き残っている場合であり且つ生き残っていな
い方のパスの行き先が最尤パス通過ステートである場合
には、セレクタ２３によりｍｉｎ｛Δ１，Δ２｝を選択
し、次候補ステートへのパスのうち片方が生き残ってい
る場合であり且つ生き残っていない方のパスの行き先が
最尤パス通過ステートでない場合には、Δ１，Δ２のう
ち選択されているパスに対応する値をセレクタ２３によ
り選択する。Also, the Δ update cells 21a, 21b, 21
c and 21d are the values of min２３Δ1 by the selector 23 when one of the paths to the next candidate state survives and the destination of the path that does not survive is the maximum likelihood path passing state. , Δ2}, and if one of the paths to the next candidate state survives and the destination of the path that does not survive is not the maximum likelihood path passing state, the path is selected from Δ1 and Δ2. The value corresponding to the path is selected by the selector 23.
【００９１】さらに、Δ更新セル２１ａ，２１ｂ，２１
ｃ，２１ｄは、それぞれ、次候補ステートへのパスが両
方生き残っていない場合であり且つ次候補ステートの一
方が最尤パス通過ステートである場合には、Δ１，Δ２
のうち最尤パス通過ステート側の値をセレクタ２３によ
り選択し、次候補ステートへのパスが両方生き残ってい
ない場合であり且つ次候補ステートの一方が最尤パス通
過ステートでない場合には、セレクタ２３により∞を選
択する。Further, Δ update cells 21a, 21b, 21
c and 21d are Δ1 and Δ2, respectively, when both paths to the next candidate state do not survive and when one of the next candidate states is the maximum likelihood path passing state.
The value of the most likely path passing state side is selected by the selector 23, and if both paths to the next candidate state do not survive and one of the next candidate states is not the most likely path passing state, the selector 23 Use to select ∞.
【００９２】Δ更新セル２１ａ，２１ｂ，２１ｃ，２１
ｄは、それぞれ、セレクタ２３により選択された値を、
ステートの最小Δとしてレジスタ２４に記憶する。Δ update cells 21a, 21b, 21c, 21
d is a value selected by the selector 23,
The state Δ is stored in the register 24 as the minimum Δ.
【００９３】このようなΔの更新方法に基づいて、先に
図３に示した拘束長が“３”の符号に対して、打ち切り
長が“５”の復号を行う場合には、最小Δ記憶回路２０
内の各ステートに対するレジスタ２４は、それぞれ、図
６に示すような値を記憶する。このように、各ステート
に対するレジスタ２４には、パスを遡及する過程での最
尤パスに対するΔの最小値が記憶される。Based on such a method for updating Δ, when decoding the code with the constraint length of “3” shown in FIG. 3 and the truncation length of “5”, the minimum Δ storage Circuit 20
The registers 24 corresponding to the respective states store values as shown in FIG. As described above, the register 24 for each state stores the minimum value of Δ for the maximum likelihood path in the process of going back the path.
【００９４】Ｔｗｏ−Ｓｔｅｐ ＳＯＶＡ復号器１０
は、このような最小Δ記憶回路２０を用いることによっ
て、以下のようにＲＡＭを用いて構成することができ
る。Two-Step SOVA decoder 10
Can be configured using a RAM as follows by using such a minimum Δ storage circuit 20.
【００９５】Ｔｗｏ−Ｓｔｅｐ ＳＯＶＡ復号器１０に
おいては、上述したパスメモリ及び尤度更新回路１６
は、図７に示すような構成からなる。すなわち、パスメ
モリ及び尤度更新回路１６は、最尤ステート信号ｓ１８
とトレース結果信号ｓ４１とを入力するとともに、制御
信号ｓ３１とトレース制御信号ｓ３２とを出力するコン
トロール回路３１と、８つのＲＡＭ３２ａ，３２ｂ，・
・・，３２ｈと、トレース結果信号ｓ４１を出力するト
レース回路３３と、最尤パスのトレース結果を記憶し、
遅延トレース結果信号ｓ４２として出力するトレース結
果記憶回路３４と、最尤パスのΔを選択して記憶し、遅
延最尤Δ信号ｓ４３として出力する最尤パスΔ記憶回路
３５と、最小Δの更新に用いるパス選択情報を選択する
選択回路３６と、上述した最小Δ記憶回路２０と同様の
構成からなる最小Δ記憶回路３７ａ，３７ｂと、軟出力
に用いるステート最小Δ信号を選択する選択回路３８
と、復号ビットを決定して記憶する出力バッファ３９
と、対数尤度比情報ｓ４８を本来の時系列順に修正して
対数尤度比ｓ２１として出力するＬＩＦＯ（Last-In Fi
rst-Out）回路４０とを備える。In the Two-Step SOVA decoder 10, the above-described path memory and likelihood updating circuit 16
Has a configuration as shown in FIG. That is, the path memory and likelihood update circuit 16 outputs the maximum likelihood state signal s18
And a trace result signal s41, a control circuit 31 for outputting a control signal s31 and a trace control signal s32, and eight RAMs 32a, 32b,.
.., 32h, a trace circuit 33 that outputs a trace result signal s41, and a trace result of the maximum likelihood path are stored;
A trace result storage circuit 34 that outputs as a delayed trace result signal s42, a maximum likelihood path Δ storage circuit 35 that selects and stores the maximum likelihood path Δ and outputs it as a delayed maximum likelihood Δ signal s43, A selection circuit 36 for selecting path selection information to be used, minimum Δ storage circuits 37 a and 37 b having the same configuration as the minimum Δ storage circuit 20 described above, and a selection circuit 38 for selecting a state minimum Δ signal used for soft output.
And an output buffer 39 for determining and storing decoded bits.
And a LIFO (Last-In Fi) that corrects the log likelihood ratio information s48 in the original time series order and outputs the corrected log likelihood ratio s21.
rst-Out) circuit 40.
【００９６】このようなパスメモリ及び尤度更新回路１
６においては、上述したＡＣＳ回路１２から入力したパ
ス選択情報ｓ１６を、コントロール回路３１から出力さ
れる制御信号ｓ３１にしたがって、ＲＡＭ３２ａ，３２
ｂ，・・・，３２ｈに書き込む。それと同時に、パスメ
モリ及び尤度更新回路１６においては、コントロール回
路３１から出力される制御信号ｓ３１にしたがって、Ｒ
ＡＭ３２ａ，３２ｂ，・・・，３２ｈのそれぞれから、
記憶されていたパス選択情報ｓ３３，ｓ３４，・・・，
ｓ４０を読み出し、トレース回路３３に入力する。Such a path memory and likelihood updating circuit 1
6, the path selection information s16 input from the ACS circuit 12 is stored in the RAMs 32a and 32 according to the control signal s31 output from the control circuit 31.
.., 32h. At the same time, in the path memory and likelihood update circuit 16, the control signal s 31 output from the control circuit 31
AM 32a, 32b, ..., 32h,
The stored path selection information s33, s34,.
s40 is read and input to the trace circuit 33.
【００９７】トレース回路３３は、コントロール回路３
１から入力したトレース制御信号ｓ３２にしたがって、
パス選択情報ｓ３３，ｓ３４，・・・，ｓ４０をもとに
トレースを行い、その結果をトレース結果信号ｓ４１と
してコントロール回路３１やトレース結果記憶回路３４
に出力する。The trace circuit 33 includes the control circuit 3
1 according to the trace control signal s32 input from
Trace is performed based on the path selection information s33, s34,..., S40, and the result is used as a trace result signal s41 as the control circuit 31 or the trace result storage circuit 34.
Output to
【００９８】コントロール回路３１は、トレース回路３
３から入力したトレース結果信号ｓ４１と、上述したＡ
ＣＳ回路１２から入力した最尤ステート信号ｓ１８とに
基づいて、トレース制御信号ｓ３２を生成し、上述した
ように、トレース回路３３に供給する。また、コントロ
ール回路３１は、生成したトレース制御信号ｓ３２を出
力バッファ３９にも供給する。The control circuit 31 includes the trace circuit 3
3 and the trace result signal s41 input from
The trace control signal s32 is generated based on the maximum likelihood state signal s18 input from the CS circuit 12, and is supplied to the trace circuit 33 as described above. The control circuit 31 also supplies the generated trace control signal s32 to the output buffer 39.
【００９９】出力バッファ３９は、コントロール回路３
１から入力したトレース制御信号ｓ３２をもとに復号ビ
ットを決定して記憶し、後述するＬＩＦＯ回路４０から
対数尤度比ｓ２１が出力されるタイミングに合わせて復
号データｓ２０を出力する。The output buffer 39 is connected to the control circuit 3
The decoding bit is determined and stored based on the trace control signal s32 input from 1 and the decoded data s20 is output at the timing when the log likelihood ratio s21 is output from the LIFO circuit 40 described later.
【０１００】一方、トレース結果記憶回路３４は、トレ
ース回路３３から入力したトレース結果信号ｓ４１に基
づいて、最尤パスのトレース結果を記憶する。そして、
トレース結果記憶回路３４は、コントロール回路３１か
ら入力した制御信号ｓ３１にしたがって、記憶した最尤
パスのトレース結果を遅延トレース結果信号ｓ４２とし
て後段の最尤Δパス記憶回路３５、最小Δ記憶回路３７
ａ，３７ｂ及び選択回路３８に出力する。On the other hand, the trace result storage circuit 34 stores the trace result of the maximum likelihood path based on the trace result signal s41 input from the trace circuit 33. And
The trace result storage circuit 34 uses the stored maximum likelihood path trace result as a delayed trace result signal s42 according to the control signal s31 input from the control circuit 31, and stores the maximum likelihood Δ path storage circuit 35 and the minimum Δ storage circuit 37 at the subsequent stage.
a, 37b and the selection circuit 38.
【０１０１】最尤パスΔ記憶回路３５は、上述したメト
リック差分遅延回路１５から入力したメトリック差分遅
延信号ｓ１９と、トレース結果記憶回路３４から入力し
た遅延トレース結果信号ｓ４２とに基づいて、メトリッ
ク差分遅延信号ｓ１９の中から最尤パスのΔを選択して
記憶する。そして、最尤パスΔ記憶回路３５は、コント
ロール回路３１から入力した制御信号ｓ３１にしたがっ
て、記憶したΔを遅延最尤Δ信号ｓ４３として後段の最
小Δ記憶回路３７ａ，３７ｂに出力する。The maximum likelihood path Δ storage circuit 35 calculates the metric differential delay based on the metric differential delay signal s19 input from the metric differential delay circuit 15 and the delayed trace result signal s42 input from the trace result storage circuit 34. The maximum likelihood path Δ is selected from the signal s19 and stored. Then, the maximum likelihood path Δ storage circuit 35 outputs the stored Δ as a delayed maximum likelihood Δ signal s43 to the subsequent minimum Δ storage circuits 37a and 37b according to the control signal s31 input from the control circuit 31.
【０１０２】また、ＲＡＭ３２ａ，３２ｂ，・・・，３
２ｈからパス選択情報ｓ３３，ｓ３４，・・・，ｓ４０
を入力した選択回路３６は、コントロール回路３１から
入力した制御信号ｓ３１にしたがって、最小Δの更新に
用いるパス選択情報を選択する。そして、選択回路３６
は、選択したパス選択情報を選択パス情報ｓ４４，ｓ４
５として後段の最小記憶Δ回路３７ａ，３７ｂにそれぞ
れ出力する。The RAMs 32a, 32b,.
From 2h, path selection information s33, s34, ..., s40
The selection circuit 36 to which is input the selection signal selects the path selection information used for updating the minimum Δ according to the control signal s31 input from the control circuit 31. Then, the selection circuit 36
Converts the selected path selection information into the selected path information s44, s4
5 is output to the subsequent minimum storage Δ circuits 37a and 37b, respectively.
【０１０３】最小記憶Δ回路３７ａ，３７ｂは、それぞ
れ、コントロール回路３１から入力した制御信号ｓ３１
と、トレース結果記憶回路３４から入力した遅延トレー
ス結果信号ｓ４２と、最尤パスΔ記憶回路３５から入力
した遅延最尤Δ信号ｓ４３とにしたがって、上述したよ
うに、各ステート毎に最小Δを選択して記憶し、ステー
ト最小Δ信号ｓ４６，ｓ４７として後段の選択回路３８
に出力する。The minimum storage Δ circuits 37a and 37b respectively control the control signal s31 input from the control circuit 31.
As described above, the minimum Δ is selected for each state according to the delay trace result signal s 42 input from the trace result storage circuit 34 and the delayed maximum likelihood Δ signal s 43 input from the maximum likelihood path Δ storage circuit 35. And stored as the state minimum Δ signals s46 and s47.
Output to
【０１０４】選択回路３８は、コントロール回路３１か
ら入力した制御信号ｓ３１と、トレース結果記憶回路３
４から入力した遅延トレース結果信号ｓ４２とにしたが
って、ステート最小Δ信号ｓ４６，ｓ４７のうち、軟出
力に用いるステート最小Δ信号を選択し、最尤パスと入
力ビットの食い違うパスに関して最小値を求め、対数尤
度比情報ｓ４８として後段のＬＩＦＯ回路４０に出力す
る。この対数尤度比情報ｓ４８は、実際の時系列とは逆
順に求まる。The selection circuit 38 controls the control signal s31 input from the control circuit 31 and the trace result storage circuit 3
4, the state minimum Δ signal used for soft output is selected from the state minimum Δ signals s46 and s47 in accordance with the delay trace result signal s42 input from No. 4 and the minimum value is determined for the maximum likelihood path and the path where the input bit is different. The log likelihood ratio information s48 is output to the subsequent LIFO circuit 40. The log likelihood ratio information s48 is obtained in the reverse order of the actual time series.
【０１０５】ＬＩＦＯ回路４０は、実際の時系列とは逆
順となっている対数尤度比情報ｓ４８を一度記憶し、こ
れらの対数尤度比情報ｓ４８を本来の時系列順に修正し
た後、対数尤度比ｓ２１として出力する。The LIFO circuit 40 once stores the log likelihood ratio information s48 in the reverse order of the actual time series, corrects the log likelihood ratio information s48 in the original time series, and then performs log likelihood Output as the ratio s21.
【０１０６】このようにして、パスメモリ及び尤度更新
回路１６は、復号データｓ２０と対数尤度比ｓ２１とを
出力する。In this way, the path memory and likelihood update circuit 16 outputs the decoded data s20 and the log likelihood ratio s21.
【０１０７】このパスメモリ及び尤度更新回路１６にお
ける８つのＲＡＭ３２ａ，３２ｂ，・・・，３２ｈは、
具体的には図８に示すように動作する。ＲＡＭ３２ａ，
３２ｂ，・・・，３２ｈは、前段ＲＡＭ３２ａ，３２
ｂ，３２ｃ，３２ｄと、後段ＲＡＭ３２ｅ，３２ｆ，３
２ｇ，３２ｈといったように、４つずつグループ分けさ
れている。前段ＲＡＭ３２ａ，３２ｂ，３２ｃ，３２ｄ
は、従来のＴｗｏ−Ｓｔｅｐ ＳＯＶＡ復号器における
前段パスメモリ回路の役割を果たし、後段ＲＡＭ３２
ｅ，３２ｆ，３２ｇ，３２ｈは、従来のＴｗｏ−Ｓｔｅ
ｐ ＳＯＶＡ復号器における後段パスメモリ回路の役割
を果たす。The eight RAMs 32a, 32b,..., 32h in the path memory and likelihood update circuit 16
Specifically, the operation is performed as shown in FIG. RAM 32a,
, 32h are pre-stage RAMs 32a, 32h
b, 32c, 32d and the subsequent RAMs 32e, 32f, 3
They are grouped into groups of four, such as 2g and 32h. Previous-stage RAMs 32a, 32b, 32c, 32d
Plays the role of a pre-stage path memory circuit in a conventional Two-Step SOVA decoder, and
e, 32f, 32g, 32h are conventional Two-Ste
Plays the role of the post-pass memory circuit in the p SOVA decoder.
【０１０８】前段ＲＡＭ３２ａ，３２ｂ，３２ｃ，３２
ｄは、従来のトレースバック法によるビタビ復号器と同
様の役割が与えられる。The preceding RAMs 32a, 32b, 32c, 32
d is given the same role as that of the Viterbi decoder based on the conventional traceback method.
【０１０９】すなわち、パスメモリ及び尤度更新回路１
６においては、まず上述したＡＣＳ回路１２から入力さ
れるパス選択情報ｓ１６がＲＡＭ３２ａに時系列順に書
き込まれる。That is, the path memory and likelihood updating circuit 1
In 6, the path selection information s16 input from the ACS circuit 12 is written in the RAM 32a in chronological order.
【０１１０】また、パスメモリ及び尤度更新回路１６に
おいて、ＲＡＭ３２ｂからは、パス選択情報ｓ３４が時
系列逆順に読み出され、打ち切り長分のパスをトレース
する。In the path memory and likelihood update circuit 16, the path selection information s34 is read from the RAM 32b in reverse chronological order, and traces the path of the cutoff length.
【０１１１】そして、パスメモリ及び尤度更新回路１６
においては、ＲＡＭ３２ｃへのアクセスはなく、ＲＡＭ
３２ｄからは、パス選択情報ｓ３６が時系列逆順に読み
出される。ＲＡＭ３２ｄは、打ち切り長分のトレース結
果をもとにしたトレース開始点から始めて、打ち切り長
分のトレースを行い、最尤パスを決定して復号ビットを
出力する。The path memory and likelihood updating circuit 16
Does not have access to the RAM 32c,
From 32d, the path selection information s36 is read out in reverse chronological order. The RAM 32d performs tracing for the truncation length starting from the trace start point based on the trace result for the truncation length, determines the maximum likelihood path, and outputs decoded bits.
【０１１２】一方、後段ＲＡＭ３２ｅ，３２ｆ，３２
ｇ，３２ｈは、従来のＴｗｏ−Ｓｔｅｐ ＳＯＶＡ復号
器における後段パスメモリ回路の役割を、上述した最小
Δ記憶回路３７ａ，３７ｂを用いて実行する。On the other hand, the post-stage RAMs 32e, 32f, 32
g and 32h execute the role of the subsequent-stage path memory circuit in the conventional Two-Step SOVA decoder by using the minimum Δ storage circuits 37a and 37b described above.
【０１１３】すなわち、パスメモリ及び尤度更新回路１
６においては、ＲＡＭ３２ｅへのアクセスはないが、そ
の区間の時刻のステート毎のΔの値が最尤パスΔ記憶回
路３５に入力される。そして、最尤パスΔ記憶回路３５
は、最尤パスの通過するステートのΔの値を選択して記
憶する。That is, the path memory and likelihood updating circuit 1
In 6, there is no access to the RAM 32e, but the value of Δ for each state at the time of that section is input to the maximum likelihood path Δ storage circuit 35. Then, the maximum likelihood path Δ storage circuit 35
Selects and stores the value of Δ of the state passing through the maximum likelihood path.
【０１１４】また、パスメモリ及び尤度更新回路１６に
おいて、ＲＡＭ３２ｆからは、パス選択情報ｓ３８が時
系列逆順に読み出される。それと同時に、最尤パスΔ記
憶回路３５からも、Δが時系列逆順に読み出され、遅延
最尤Δ信号ｓ４３として最小Δ記憶回路３７ａ，３７ｂ
に入力される。そして、最小Δ記憶回路３７ａ，３７ｂ
は、最初に初期化した上で、ステート毎の最小Δを毎時
刻更新する。In the path memory and likelihood updating circuit 16, the path selection information s38 is read from the RAM 32f in reverse chronological order. At the same time, Δ is read from the maximum likelihood path Δ storage circuit 35 in reverse chronological order, and is stored in the minimum Δ storage circuits 37a and 37b as a delayed maximum likelihood Δ signal s43.
Is input to Then, the minimum Δ storage circuits 37a and 37b
Updates the minimum Δ for each state every time after initializing.
【０１１５】さらに、パスメモリ及び尤度更新回路１６
においては、ＲＡＭ３２ｇへのアクセスはなく、ＲＡＭ
３２ｈからは、パス選択情報ｓ４０が時系列逆順に読み
出される。それと同時に、最尤パスΔ記憶回路３５から
も、Δが時系列逆順に読み出され、遅延最尤Δ信号ｓ４
３として最小Δ記憶回路３７ａ，３７ｂに入力される。
そして、最小Δ記憶回路３７ａ，３７ｂは、打ち切り長
分だけ更新された最小Δから始めて、ステート毎の最小
Δを毎時刻更新して出力する。Further, the path memory and likelihood updating circuit 16
Does not have access to the RAM 32g,
From 32h, the path selection information s40 is read in reverse chronological order. At the same time, Δ is read out from the maximum likelihood path Δ storage circuit 35 in reverse chronological order, and the delayed maximum likelihood Δ signal s4
3 is input to the minimum Δ storage circuits 37a and 37b.
Then, the minimum Δ storage circuits 37a and 37b update the minimum Δ for each state every time, starting from the minimum Δ updated by the censoring length, and output it.
【０１１６】このような役割を果たすＲＡＭ３２ａ，３
２ｂ，・・・，３２ｈは、打ち切り長分の操作を行う毎
に、その役割を一斉に１つずつシフトする。すなわち、
ＲＡＭ３２ｂは、次の操作時には、ＲＡＭ３２ａが担っ
ていた役割を行い、ＲＡＭ３２ｃは、次の操作時には、
ＲＡＭ３２ｂが担っていた役割を行う。以下、同様に役
割が切り替わり、ＲＡＭ３２ａは、次の操作時には、Ｒ
ＡＭ３２ｈが担っていた役割を行う。The RAMs 32a, 3 which fulfill such a role
Each of 2b,..., 32h shifts its role one by one every time the operation for the censoring length is performed. That is,
The RAM 32b performs the role of the RAM 32a during the next operation, and the RAM 32c performs the role during the next operation.
Performs the role of the RAM 32b. Thereafter, the roles are switched in the same manner, and the RAM 32a stores the R in the next operation.
Perform the role that AM32h played.
【０１１７】Ｔｗｏ−Ｓｔｅｐ ＳＯＶＡ復号器１０
は、このようなメモリオペレーションを行うことによっ
て、ＲＡＭを実装して構成することができる。Two-Step SOVA decoder 10
Can implement and implement a RAM by performing such a memory operation.
【０１１８】さて、このＴｗｏ−Ｓｔｅｐ ＳＯＶＡ復
号器１０は、パスメモリ及び尤度更新回路１６において
８つのＲＡＭ３２ａ，３２ｂ，・・・，３２ｈを必要と
する他、トレース結果記憶回路３４、最尤パスΔ記憶回
路３５やＬＩＦＯ回路４０といった記憶回路を必要とす
る。そのため、Ｔｗｏ−Ｓｔｅｐ ＳＯＶＡ復号器１０
は、これらのＲＡＭ３２ａ，３２ｂ，・・・，３２ｈを
含めた記憶回路が大きな回路面積を占めることになる。The Two-Step SOVA decoder 10 requires eight RAMs 32a, 32b,..., 32h in a path memory and likelihood updating circuit 16, and a trace result storage circuit 34, a maximum likelihood path. A storage circuit such as the Δ storage circuit 35 and the LIFO circuit 40 is required. Therefore, the Two-Step SOVA decoder 10
, The storage circuit including these RAMs 32a, 32b,..., 32h occupies a large circuit area.
【０１１９】そこで、本発明では、先に図８に示したパ
スメモリ及び尤度更新回路１６における８つのＲＡＭ３
２ａ，３２ｂ，・・・，３２ｈのメモリオペレーション
に注目して、記憶回路の削減を実現するＴｗｏ−Ｓｔｅ
ｐ ＳＯＶＡ復号器を提案する。Therefore, in the present invention, the eight RAMs 3 in the path memory and likelihood updating circuit 16 previously shown in FIG.
Focusing on the memory operations of 2a, 32b,..., 32h, Two-Ste
We propose a p SOVA decoder.
【０１２０】このＴｗｏ−Ｓｔｅｐ ＳＯＶＡ復号器５
０は、図９に示すように、上述したＴｗｏ−Ｓｔｅｐ
ＳＯＶＡ復号器１０と同様に、受信データのブランチメ
トリックを計算するブランチメトリック計算手段である
ブランチメトリック計算回路１１と、ブランチメトリッ
クとステートメトリックとを加算して比較する処理手段
であるＡＣＳ（Add Compare Select）回路１２と、この
ＡＣＳ回路１２から出力される新ステートメトリック信
号ｓ１３を正規化する正規化手段である正規化回路１３
と、この正規化回路１３から出力される正規化ステート
メトリック信号ｓ１４を記憶するステートメトリック記
憶手段であるステートメトリック記憶回路１４と、メト
リック差分情報ｓ１７を遅延させるメトリック差分遅延
回路１５と、復号データｓ７４と対数尤度比ｓ７５とを
出力するパスメモリ及び尤度更新回路５１とを備える。
このＴｗｏ−Ｓｔｅｐ ＳＯＶＡ復号器５０は、パスメ
モリ及び尤度更新回路５１の構成に特徴を有するもので
あって、ブランチメトリック計算回路１１、ＡＣＳ回路
１２、正規化回路１３、ステートメトリック記憶回路１
４、メトリック差分遅延回路１５については、上述した
Ｔｗｏ−ＳｔｅｐＳＯＶＡ復号器１０と同様の構成であ
る。したがって、ここでは、ブランチメトリック計算回
路１１、ＡＣＳ回路１２、正規化回路１３、ステートメ
トリック記憶回路１４、メトリック差分遅延回路１５の
説明を省略する。なお、Ｔｗｏ−Ｓｔｅｐ ＳＯＶＡ復
号器５０は、先に図１に示したＴｗｏ−Ｓｔｅｐ ＳＯ
ＶＡ復号器３に相当するものであることはいうまでもな
い。This Two-Step SOVA decoder 5
0 is the above-described Two-Step as shown in FIG.
Similarly to the SOVA decoder 10, a branch metric calculation circuit 11 which is a branch metric calculation means for calculating a branch metric of received data, and an ACS (Add Compare Select) which is a processing means for adding and comparing the branch metric and the state metric. 2) a circuit 12 and a normalization circuit 13 which is a normalization means for normalizing the new state metric signal s13 output from the ACS circuit 12.
A state metric storage circuit 14 for storing a normalized state metric signal s14 output from the normalization circuit 13, a metric difference delay circuit 15 for delaying metric difference information s17, and decoded data s74. And a likelihood updating circuit 51 that outputs a path likelihood ratio and a log likelihood ratio s75.
The Two-Step SOVA decoder 50 has a feature in the configuration of the path memory and likelihood updating circuit 51, and includes a branch metric calculation circuit 11, an ACS circuit 12, a normalization circuit 13, and a state metric storage circuit 1.
4. The metric difference delay circuit 15 has the same configuration as the two-step SOVA decoder 10 described above. Therefore, description of the branch metric calculation circuit 11, the ACS circuit 12, the normalization circuit 13, the state metric storage circuit 14, and the metric difference delay circuit 15 is omitted here. Note that the Two-Step SOVA decoder 50 uses the Two-Step SOVA shown in FIG.
Needless to say, it corresponds to the VA decoder 3.
【０１２１】Ｔｗｏ−Ｓｔｅｐ ＳＯＶＡ復号器５０に
おけるパスメモリ及び尤度更新回路５１の構成を実現す
る発想の原理について、図１０及び図１１を参照して説
明する。The principle of the idea for realizing the configuration of the path memory and the likelihood updating circuit 51 in the Two-Step SOVA decoder 50 will be described with reference to FIGS.
【０１２２】先に図８に示したパスメモリ及び尤度更新
回路１６における８つのＲＡＭ３２ａ，３２ｂ，・・
・，３２ｈのメモリオペレーションに注目すると、図１
０に示すように、ＲＡＭ３２ｂ，３２ｄ，３２ｆ，３２
ｈは、全て同一アドレス（ｂ，ｄ，ｆ，ｈ）からパス選
択情報の読み出しが行われている。したがって、この性
質を利用して、例えば、ＲＡＭ３２ａ及びＲＡＭ３２
ｅ、ＲＡＭ３２ｂ及びＲＡＭ３２ｆ、ＲＡＭ３２ｃ及び
ＲＡＭ３２ｇ、ＲＡＭ３２ｄ及びＲＡＭ３２ｈのそれぞ
れのワードをまとめて１つのワードとして扱うことがで
きる。ここで、ＲＡＭ３２ａ及びＲＡＭ３２ｅをまとめ
たＲＡＭをＲＡＭ３２ｘ、ＲＡＭ３２ｂ及びＲＡＭ３２
ｆをまとめたＲＡＭをＲＡＭ３２ｙ、ＲＡＭ３２ｃ及び
ＲＡＭ３２ｇをまとめたＲＡＭをＲＡＭ３２ｚ、ＲＡＭ
３２ｄ及びＲＡＭ３２ｈをまとめたＲＡＭをＲＡＭ３２
ｗとする。The eight RAMs 32a, 32b,... In the path memory and likelihood updating circuit 16 shown in FIG.
・, Paying attention to the memory operation of 32h, FIG.
0, the RAM 32b, 32d, 32f, 32
For h, the path selection information is read from the same address (b, d, f, h). Therefore, utilizing this property, for example, the RAM 32a and the RAM 32
e, the words of the RAM 32b and the RAM 32f, the RAM 32c and the RAM 32g, and the words of the RAM 32d and the RAM 32h can be collectively handled as one word. Here, the RAM that combines the RAM 32a and the RAM 32e is referred to as a RAM 32x, a RAM 32b, and a RAM 32b.
RAM 32y, RAM 32c, RAM 32c, RAM 32c, and RAM 32g.
RAM 32d and RAM 32h are combined into RAM 32.
w.
【０１２３】このとき、ＲＡＭ３２ｘにおいては、指定
アドレスの一部分のみに情報を書き込むことになるが、
Ｔｗｏ−Ｓｔｅｐ ＳＯＶＡ復号器５０は、いわゆるパ
ーシャルライト（Partial Write）型のＲＡＭにより構
成することで、指定アドレスの一部分のみに情報を書き
込む場合にも対応できる。すなわち、通常のＲＡＭにお
いては、その書き込み動作は、あるアドレスが指定され
た場合に、このアドレスに対応するビット数分のメモリ
セルが選択され、これらの全てのメモリセルに情報を一
度に書き込むことにより行われる。一方、パーシャルラ
イト型のＲＡＭにおいては、その書き込み動作は、選択
された全てのメモリセルに情報を一度に書き込むもので
はなく、アドレスにより選択されたメモリセルのうち、
任意のビットのメモリセルにのみ書き込むことにより行
われる。Ｔｗｏ−Ｓｔｅｐ ＳＯＶＡ復号器５０は、Ｒ
ＡＭ３２ｘ，３２ｙ，３２ｚ，３２ｗをこのようなパー
シャルライト型のＲＡＭにより構成することで、指定ア
ドレスの一部分のみに情報を書き込むことができる。At this time, in the RAM 32x, information is written to only a part of the designated address.
The Two-Step SOVA decoder 50 is configured by a so-called Partial Write (RAM) RAM so that it can cope with a case where information is written to only a part of a specified address. That is, in a normal RAM, when a certain address is specified, memory cells of the number of bits corresponding to this address are selected, and information is written to all these memory cells at once. It is performed by On the other hand, in a partial write RAM, the write operation does not write information to all the selected memory cells at once, but among the memory cells selected by the address,
This is performed by writing only to a memory cell of an arbitrary bit. The Two-Step SOVA decoder 50 uses R
By configuring the AMs 32x, 32y, 32z, and 32w with such a partial write type RAM, information can be written to only a part of the designated address.
【０１２４】さらに、図８に示したパスメモリ及び尤度
更新回路１６におけるトレース結果記憶回路３４が記憶
するトレース結果信号、最尤パスΔ記憶回路３５が記憶
する最尤パスのΔ、出力バッファ３９が記憶する復号デ
ータ、ＬＩＦＯ回路４０が記憶する対数尤度比情報につ
いても同様に考慮することで、図１１に示すように、Ｒ
ＡＭ３２ｘ，３２ｙ，３２ｚ，３２ｗのそれぞれにおけ
る２つのパス選択情報Ｐa，Ｐbに加えて、トレース結果
信号ｒ、最尤パスのΔ、復号データｄ、対数尤度比情報
ｓを、１つのワードにまとめることが可能である。Further, the trace result signal stored in the trace result storage circuit 34 in the path memory and likelihood update circuit 16 shown in FIG. 8, the maximum likelihood path Δ stored in the maximum likelihood path Δ storage circuit 35, the output buffer 39 , And the log likelihood ratio information stored in the LIFO circuit 40 are also considered, as shown in FIG.
AM32x, 32y, 32z, 2 single path selection information Pa in each 32w, in addition to Pb, the trace result signal r, delta of the maximum likelihood path, decoded data d, the log likelihood ratio information s, 1 single word It is possible to put together.
【０１２５】このようなワード構成からなるＲＡＭ３２
ｘ，３２ｙ，３２ｚ，３２ｗを用いたＴｗｏ−Ｓｔｅｐ
ＳＯＶＡ復号器５０におけるパスメモリ及び尤度更新
回路５１は、図１２に示すように、最尤ステート信号ｓ
１８とトレース結果信号ｓ６６，ｓ６７，ｓ６８，ｓ６
９とを入力するとともに、制御信号ｓ５１とトレース結
果信号ｓ５２と復号結果信号ｓ５３とを出力するコント
ロール回路５２と、パス選択記憶手段である上述した４
つのＲＡＭ３２ｘ，３２ｙ，３２ｚ，３２ｗと、トレー
スを行うために用いるパス選択情報ｓ５９、復号を行う
ために用いるパス選択情報ｓ６０、最小Δの更新を行う
ために用いるパス選択情報ｓ６２，ｓ６４、最尤Δ信号
ｓ６１，ｓ６３、最尤パスのΔを選択するために用いる
トレース結果信号ｓ６５を選択して出力する選択回路５
３と、トレース結果信号ｓ６６，ｓ６７，ｓ６８，ｓ６
９をそれぞれ出力するトレース回路５４ａ，５４ｂ，５
４ｃ，５４ｄと、メトリック差分遅延信号ｓ１９の中か
ら最尤パスのΔを選択するメトリック差分選択手段であ
る最尤パスΔ選択回路５５と、上述した最小Δ記憶回路
２０と同様の構成からなる最小値記憶手段である最小Δ
記憶回路５６ａ，５６ｂと、軟出力に用いるステート最
小Δ信号を選択する選択回路５７とを備える。RAM 32 having such a word configuration
Two-Step using x, 32y, 32z, 32w
The path memory and likelihood update circuit 51 in the SOVA decoder 50, as shown in FIG.
18 and the trace result signals s66, s67, s68, s6
9 as well as a control circuit 52 for outputting a control signal s51, a trace result signal s52 and a decoding result signal s53, and the above-mentioned 4 which is a path selection storage means.
RAMs 32x, 32y, 32z, 32w, path selection information s59 used for tracing, path selection information s60 used for decoding, path selection information s62 and s64 used for updating the minimum Δ, maximum likelihood A selection circuit 5 for selecting and outputting the Δ signals s61 and s63 and the trace result signal s65 used for selecting Δ of the maximum likelihood path.
3 and trace result signals s66, s67, s68, s6
9 respectively outputting trace circuits 54a, 54b, 5
4c, 54d, a maximum likelihood path Δ selection circuit 55 which is a metric difference selection means for selecting Δ of the maximum likelihood path from the metric difference delay signal s19, and a minimum having the same configuration as the minimum Δ storage circuit 20 described above. Minimum Δ as value storage means
The circuit includes storage circuits 56a and 56b and a selection circuit 57 that selects a state minimum Δ signal used for soft output.
【０１２６】このようなパスメモリ及び尤度更新回路５
１においては、上述したＡＣＳ回路１２から入力したパ
ス選択情報ｓ１６と、コントロール回路５２から出力さ
れるＲＡＭ３２ｘ，３２ｙ，３２ｚ，３２ｗのいずれか
に書き込むべきトレース結果信号ｓ５２及び復号結果信
号ｓ５３と、最尤パスΔ選択回路５５から出力される最
尤Δ信号ｓ７０と、選択回路５７から出力される対数尤
度比情報ｓ７３とが束ねられて、ＲＡＭ書き込み信号ｓ
５４となる。パスメモリ及び尤度更新回路５１において
は、このＲＡＭ書き込み信号ｓ５４を、コントロール回
路５２から出力される制御信号ｓ５１にしたがって、Ｒ
ＡＭ３２ｘ，３２ｙ，３２ｚ，３２ｗに書き込む。それ
と同時に、パスメモリ及び尤度更新回路５１において
は、コントロール回路５２から出力される制御信号ｓ５
１にしたがって、ＲＡＭ３２ｘ，３２ｙ，３２ｚ，３２
ｗのそれぞれから、記憶されていたＲＡＭ情報ｓ５５，
ｓ５６，ｓ５７，ｓ５８を読み出し、選択回路５３に入
力する。Such a path memory and likelihood updating circuit 5
1, the path selection information s16 input from the ACS circuit 12, the trace result signal s52 and the decoding result signal s53 to be written to any of the RAMs 32x, 32y, 32z, and 32w output from the control circuit 52, The maximum likelihood Δ signal s70 output from the likelihood path Δ selection circuit 55 and the log likelihood ratio information s73 output from the selection circuit 57 are bundled to generate a RAM write signal s70.
54. In the path memory and likelihood update circuit 51, the RAM write signal s54 is converted into R
Write to AM 32x, 32y, 32z, 32w. At the same time, in the path memory and likelihood update circuit 51, the control signal s5 output from the control circuit 52 is output.
1, the RAMs 32x, 32y, 32z, 32
w, the stored RAM information s55,
s56, s57, and s58 are read and input to the selection circuit 53.
【０１２７】選択回路５３は、コントロール回路５２か
ら出力される制御信号ｓ５１にしたがって、ＲＡＭ情報
ｓ５５，ｓ５６，ｓ５７，ｓ５８に基づいて、トレース
を行うために用いるパス選択情報ｓ５９、復号を行うた
めに用いるパス選択情報ｓ６０、最小Δの更新を行うた
めに用いるパス選択情報ｓ６２，ｓ６４、最尤Δ信号ｓ
６１，ｓ６３、最尤パスのΔを選択するために用いるト
レース結果信号ｓ６５を選択して出力する。The selection circuit 53 performs the path selection information s59 used for tracing based on the RAM information s55, s56, s57 and s58 in accordance with the control signal s51 output from the control circuit 52, and performs the decoding for decoding. The path selection information s60 to be used, the path selection information s62 and s64 used to update the minimum Δ, the maximum likelihood Δ signal s
61 and s63, and selects and outputs a trace result signal s65 used to select Δ of the maximum likelihood path.
【０１２８】選択回路５３は、パス選択情報ｓ５９を選
択した場合には、このパス選択情報ｓ５９をトレース回
路５４ａに出力し、パス選択情報ｓ６０を選択した場合
には、このパス選択情報ｓ６０をトレース回路５４ｂに
出力する。また、選択回路５３は、最尤Δ信号ｓ６１，
ｓ６３を選択した場合には、これらの最尤Δ信号ｓ６
１，ｓ６３をそれぞれ最小Δ記憶回路５６ａ，５６ｂに
出力する。さらに、選択回路５３は、パス選択情報ｓ６
２を選択した場合には、このパス選択情報ｓ６２をトレ
ース回路５４ｃ、最小Δ記憶回路５６ａ及び選択回路５
７に出力する。さらにまた、選択回路５３は、パス選択
情報ｓ６４を選択した場合には、このパス選択情報ｓ６
４をトレース回路５４ｄ、最小Δ記憶回路５６ｂ及び選
択回路５７に出力する。また、選択回路５３は、トレー
ス結果信号ｓ６５を選択した場合には、このトレース結
果信号ｓ６５を最尤パスΔ選択回路５５に出力する。The selection circuit 53 outputs the path selection information s59 to the trace circuit 54a when the path selection information s59 is selected, and traces the path selection information s60 when the path selection information s60 is selected. Output to the circuit 54b. Further, the selection circuit 53 outputs the maximum likelihood Δ signal s61,
When s63 is selected, these maximum likelihood Δ signals s6
1 and s63 are output to the minimum Δ storage circuits 56a and 56b, respectively. Further, the selection circuit 53 outputs the path selection information s6.
2 is selected, the path selection information s62 is stored in the trace circuit 54c, the minimum .DELTA.
7 is output. Furthermore, when selecting the path selection information s64, the selection circuit 53 selects the path selection information s6.
4 is output to the trace circuit 54d, the minimum Δ storage circuit 56b, and the selection circuit 57. When selecting the trace result signal s65, the selection circuit 53 outputs the trace result signal s65 to the maximum likelihood path Δ selection circuit 55.
【０１２９】トレース回路５４ａ，５４ｂ，５４ｃ，５
４ｄは、それぞれ、コントロール回路５２から出力され
る制御信号ｓ５１にしたがって、選択回路５３から入力
したパス選択情報ｓ５９，ｓ６０，ｓ６２，ｓ６４をも
とにトレースを行い、その結果をトレース結果信号ｓ６
６，ｓ６７，ｓ６８，ｓ６９としてコントロール回路５
２に出力する。また、トレース回路５４ｃ，５４ｄは、
それぞれ、トレース結果信号ｓ６８，ｓ６９を最小Δ記
憶回路５６ａ，５６ｂにも出力する。Trace circuits 54a, 54b, 54c, 5
4d performs tracing on the basis of the path selection information s59, s60, s62, and s64 input from the selection circuit 53 according to the control signal s51 output from the control circuit 52, and outputs the result to the trace result signal s6.
Control circuit 5 as 6, s67, s68, s69
Output to 2. Also, the trace circuits 54c and 54d
The trace result signals s68 and s69 are also output to the minimum Δ storage circuits 56a and 56b, respectively.
【０１３０】コントロール回路５２は、トレース結果信
号ｓ６６，ｓ６７，ｓ６８，ｓ６９と、上述したＡＣＳ
回路１２から入力した最尤ステート信号ｓ１８とに基づ
いて、制御信号ｓ５１と、ＲＡＭ３２ｘ，３２ｙ，３２
ｚ，３２ｗのいずれかに書き込むべきトレース結果信号
ｓ５２及び復号結果信号ｓ５３とを生成して出力する。
トレース結果信号ｓ５２及び復号結果信号ｓ５３は、上
述したように、ＲＡＭ書き込み信号ｓ５４として束ねら
れる。The control circuit 52 outputs the trace result signals s66, s67, s68, and s69 and the ACS
Based on the maximum likelihood state signal s18 input from the circuit 12, the control signal s51 and the RAMs 32x, 32y, 32
A trace result signal s52 and a decode result signal s53 to be written to either z or 32w are generated and output.
The trace result signal s52 and the decoding result signal s53 are bundled as the RAM write signal s54 as described above.
【０１３１】最小Δ記憶回路５６ａ，５６ｂは、それぞ
れ、コントロール回路５２から出力される制御信号ｓ５
１と、トレース回路５４ａ，５４ｂ，５４ｃ，５４ｄか
らそれぞれ出力されるトレース結果信号ｓ６６，ｓ６
７，ｓ６８，ｓ６９と、選択回路５３から出力される最
尤Δ信号ｓ６１，ｓ６３とにしたがって、上述したＴｗ
ｏ−Ｓｔｅｐ ＳＯＶＡ復号器１０と同様に、各ステー
ト毎に最小Δを選択して記憶し、ステート最小Δ信号ｓ
７１，ｓ７２として後段の選択回路５７に出力する。The minimum Δ storage circuits 56a and 56b respectively control the control signal s5 output from the control circuit 52.
1 and trace result signals s66 and s6 output from the trace circuits 54a, 54b, 54c and 54d, respectively.
7, s68, s69 and the maximum likelihood Δ signals s61, s63 output from the selection circuit 53, the Tw
As with the o-Step SOVA decoder 10, the minimum Δ is selected and stored for each state, and the state minimum Δ signal s
The data is output to the subsequent selection circuit 57 as 71 and s72.
【０１３２】選択回路５７は、コントロール回路５２か
ら出力される制御信号ｓ５１と、トレース回路５４ａ，
５４ｂ，５４ｃ，５４ｄからそれぞれ出力されるトレー
ス結果信号ｓ６６，ｓ６７，ｓ６８，ｓ６９とにしたが
って、ステート最小Δ信号ｓ７１，ｓ７２のうち、軟出
力に用いるステート最小Δ信号を選択し、最尤パスと入
力ビットの食い違うパスに関して最小値を求め、対数尤
度比情報ｓ７３として出力する。この対数尤度比情報ｓ
７３は、上述したように、ＲＡＭ書き込み信号ｓ５４と
して束ねられる。The selection circuit 57 receives the control signal s51 output from the control circuit 52 and the trace circuit 54a,
According to the trace result signals s66, s67, s68, and s69 respectively output from 54b, 54c, and 54d, the state minimum Δ signal used for the soft output is selected from the state minimum Δ signals s71 and s72, and the maximum likelihood path is selected. The minimum value is obtained for paths with different input bits and output as log likelihood ratio information s73. This log likelihood ratio information s
73 are bundled as the RAM write signal s54 as described above.
【０１３３】また、最尤パスΔ選択回路５５は、上述し
たメトリック差分遅延回路１５から入力したメトリック
差分遅延信号ｓ１９と、選択回路５３から入力したトレ
ース結果信号ｓ６５とに基づいて、メトリック差分遅延
信号ｓ１９の中から最尤パスのΔを選択し、選択したΔ
を最尤Δ信号ｓ７０として出力する。この最尤Δ信号ｓ
７０は、上述したように、ＲＡＭ書き込み信号ｓ５４と
して束ねられる。The maximum likelihood path Δ selection circuit 55 generates a metric difference delay signal based on the metric difference delay signal s19 input from the metric difference delay circuit 15 and the trace result signal s65 input from the selection circuit 53. The maximum likelihood path Δ is selected from s19, and the selected Δ
Is output as the maximum likelihood Δ signal s70. This maximum likelihood Δ signal s
70 are bundled as the RAM write signal s54 as described above.
【０１３４】このようなパスメモリ及び尤度更新回路５
１においては、トレース回路５４ｂから出力されたトレ
ース結果信号ｓ６７及び選択回路５７から出力された対
数尤度比情報ｓ７３が、一度ＲＡＭ３２ｘ，３２ｙ，３
２ｚ，３２ｗのいずれかに書き込まれた後に出力され、
選択回路５３により選択されて、復号データｓ７４及び
対数尤度比ｓ７５として出力される。Such a path memory and likelihood updating circuit 5
1, the trace result signal s67 output from the trace circuit 54b and the log likelihood ratio information s73 output from the selection circuit 57 are once stored in the RAM 32x, 32y, 3
Output after being written to either 2z or 32w,
The data is selected by the selection circuit 53 and output as decoded data s74 and log likelihood ratio s75.
【０１３５】Ｔｗｏ−Ｓｔｅｐ ＳＯＶＡ復号器５０
は、このようなパスメモリ及び尤度更新回路５１を備え
ることによって、上述したＴｗｏ−Ｓｔｅｐ ＳＯＶＡ
復号器１０と同様の動作を４つのＲＡＭを用いて実現す
ることができる。４つのＲＡＭ３２ｘ，３２ｙ，３２
ｚ，３２ｗにおけるの具体的な動作について、図１３乃
至図１８を参照して説明する。なお、ここでは、打ち切
り長を“４”とした場合について説明する。また、これ
らの図において、“Ｐa”、“Ｐb”、“ｒ”、“Δ”、
“ｄ”、“ｓ”は、それぞれ、２つのパス選択情報
Ｐa，Ｐb、トレース結果信号ｒ、最尤パスのΔ、復号デ
ータｄ、対数尤度比情報ｓを示すものとする。The Two-Step SOVA decoder 50
Is provided with such a path memory and likelihood updating circuit 51, thereby enabling the above-described Two-Step SOVA to be performed.
The same operation as the decoder 10 can be realized using four RAMs. 4 RAMs 32x, 32y, 32
The specific operation at z, 32w will be described with reference to FIGS. Here, the case where the cutoff length is “4” will be described. In these figures, “Pa ”, “Pb ”, “r”, “Δ”,
“D” and “s” indicate two pieces of path selection information Pa and Pb , a trace result signal r, Δ of the maximum likelihood path, decoded data d, and log likelihood ratio information s, respectively.
【０１３６】まず、図１３（Ａ）に示すように、時刻１
２において、ＲＡＭ３２ｘに打ち切り長分の第１のパス
選択情報Ｐa（１〜４）が記憶されており、ＲＡＭ３２
ｙに打ち切り長分の第１のパス選択情報Ｐa（５〜８）
が記憶されており、ＲＡＭ３２ｚに第１のパス選択情報
Ｐa（９〜１１）が記憶されている状態を初期状態と
し、ＲＡＭ３２ｙ及びＲＡＭ３２ｚにアクセスして、Ｒ
ＡＭ３２ｙの第１のパス選択情報Ｐa（５）を読み出す
とともに、ＲＡＭ３２ｚに第１のパス選択情報Ｐa（１
２）を書き込むものとする。このとき、ＲＡＭ３２ｘ及
びＲＡＭ３２ｗは、アクセスされない。First, as shown in FIG.
2, the first path selection information Pa (1 to 4) corresponding to the truncation length is stored in the RAM 32x.
The first path selection information Pa truncation length component in y (5 to 8)
Is stored in the RAM 32z, and the state in which the first path selection information Pa (9 to 11) is stored in the RAM 32z is set as an initial state.
First reads the path selection information Pa (5) of the AM32y, the RAM32z first path selection information Pa (1
2) shall be written. At this time, the RAM 32x and the RAM 32w are not accessed.
【０１３７】続いて、ＲＡＭ３２ｘ，３２ｙ，３２ｚ，
３２ｗにおいては、同図（Ｂ）に示すように、次時刻１
３において、情報の書き込み及び読み出しを行うＲＡＭ
を切り替え、ＲＡＭ３２ｘの第１のパス選択情報Ｐ
a（４）及びＲＡＭ３２ｚの第１のパス選択情報Ｐa（１
２）を読み出すとともに、ＲＡＭ３２ｗに第１のパス選
択情報Ｐa（１３）及びトレース結果信号ｒ（４）を書
き込む。このとき、ＲＡＭ３２ｙは、アクセスされな
い。Subsequently, the RAMs 32x, 32y, 32z,
At 32w, as shown in FIG.
3. RAM for writing and reading information
And the first path selection information P in the RAM 32x is switched.
a (4) and the first path selection information Pa (1
2) is read, and the first path selection information Pa (13) and the trace result signal r (4) are written into the RAM 32w. At this time, the RAM 32y is not accessed.
【０１３８】続いて、ＲＡＭ３２ｘ，３２ｙ，３２ｚ，
３２ｗにおいては、同図（Ｃ）に示すように、次時刻１
４において、ＲＡＭ３２ｘの第１のパス選択情報Ｐ
a（３）及びＲＡＭ３２ｚの第１のパス選択情報Ｐa（１
１）を読み出すとともに、ＲＡＭ３２ｗに第１のパス選
択情報Ｐa（１４）及びトレース結果信号ｒ（３）を書
き込む。このとき、ＲＡＭ３２ｙは、アクセスされな
い。Subsequently, the RAMs 32x, 32y, 32z,
At 32w, as shown in FIG.
4, the first path selection information P in the RAM 32x
a (3) and the first path selection information Pa (1
1) is read, and the first path selection information Pa (14) and the trace result signal r (3) are written into the RAM 32w. At this time, the RAM 32y is not accessed.
【０１３９】続いて、ＲＡＭ３２ｘ，３２ｙ，３２ｚ，
３２ｗにおいては、同図（Ｄ）に示すように、次時刻１
５において、ＲＡＭ３２ｘの第１のパス選択情報Ｐ
a（２）及びＲＡＭ３２ｚの第１のパス選択情報Ｐa（１
０）を読み出すとともに、ＲＡＭ３２ｗに第１のパス選
択情報Ｐa（１５）及びトレース結果信号ｒ（２）を書
き込む。このとき、ＲＡＭ３２ｙは、アクセスされな
い。Subsequently, the RAMs 32x, 32y, 32z,
At 32w, as shown in FIG.
5, the first path selection information P in the RAM 32x
a (2) and the first path selection information Pa (1
0), and the first path selection information Pa (15) and the trace result signal r (2) are written into the RAM 32w. At this time, the RAM 32y is not accessed.
【０１４０】続いて、ＲＡＭ３２ｘ，３２ｙ，３２ｚ，
３２ｗにおいては、図１４（Ａ）に示すように、次時刻
１６において、ＲＡＭ３２ｘの第１のパス選択情報Ｐa
（１）及びＲＡＭ３２ｚの第１のパス選択情報Ｐ
a（９）を読み出すとともに、ＲＡＭ３２ｗに第１のパ
ス選択情報Ｐa（１６）及びトレース結果信号ｒ（１）
を書き込む。このとき、ＲＡＭ３２ｙは、アクセスされ
ない。Subsequently, the RAMs 32x, 32y, 32z,
In 32w, as shown in FIG. 14A, at the next time 16, the first path selection information Pa of the RAM 32x is set.
(1) and first path selection information P in RAM 32z
a (9) is read, and the first path selection information Pa (16) and the trace result signal r (1) are stored in the RAM 32w.
Write. At this time, the RAM 32y is not accessed.
【０１４１】続いて、ＲＡＭ３２ｘ，３２ｙ，３２ｚ，
３２ｗにおいては、同図（Ｂ）に示すように、次時刻１
７において、情報の書き込み及び読み出しを行うＲＡＭ
を切り替え、ＲＡＭ３２ｙの第１のパス選択情報Ｐ
a（８）、ＲＡＭ３２ｗの第１のパス選択情報Ｐa（１
６）及びトレース結果信号ｒ（１）を読み出すととも
に、ＲＡＭ３２ｘにトレース結果信号ｒ（８）、第２の
パス選択情報Ｐb（１７）及び最尤パスのΔ（１）を書
き込む。このとき、ＲＡＭ３２ｚは、アクセスされな
い。Subsequently, the RAMs 32x, 32y, 32z,
At 32w, as shown in FIG.
7, RAM for writing and reading information
And the first path selection information P in the RAM 32y
a (8), the first path selection information Pa (1
6) and reads the trace result signal r (1), the trace result signal r (8 to RAM32x), writes the delta (1) of the second path selection information Pb (17) and maximum likelihood path. At this time, the RAM 32z is not accessed.
【０１４２】続いて、ＲＡＭ３２ｘ，３２ｙ，３２ｚ，
３２ｗにおいては、同図（Ｃ）に示すように、次時刻１
８において、ＲＡＭ３２ｙの第１のパス選択情報Ｐ
a（７）、ＲＡＭ３２ｗの第１のパス選択情報Ｐa（１
５）及びトレース結果信号ｒ（２）を読み出すととも
に、ＲＡＭ３２ｘにトレース結果信号ｒ（７）、第２の
パス選択情報Ｐb（１８）及び最尤パスのΔ（２）を書
き込む。このとき、ＲＡＭ３２ｚは、アクセスされな
い。Subsequently, the RAMs 32x, 32y, 32z,
At 32w, as shown in FIG.
8, the first path selection information P in the RAM 32y
a (7), the first path selection information Pa (1
5) and reads the trace result signal r (2), the trace result signal r (7 to RAM32x), written Δ (2) of the second path selection information Pb (18) and maximum likelihood path. At this time, the RAM 32z is not accessed.
【０１４３】続いて、ＲＡＭ３２ｘ，３２ｙ，３２ｚ，
３２ｗにおいては、同図（Ｄ）に示すように、次時刻１
９において、ＲＡＭ３２ｙの第１のパス選択情報Ｐ
a（６）、ＲＡＭ３２ｗの第１のパス選択情報Ｐa（１
４）及びトレース結果信号ｒ（３）を読み出すととも
に、ＲＡＭ３２ｘにトレース結果信号ｒ（６）、第２の
パス選択情報Ｐb（１９）及び最尤パスのΔ（３）を書
き込む。このとき、ＲＡＭ３２ｚは、アクセスされな
い。Subsequently, the RAMs 32x, 32y, 32z,
At 32w, as shown in FIG.
9, the first path selection information P in the RAM 32y
a (6), the first path selection information Pa (1
4) and reads the trace result signal r (3), the trace result signal r (6 to RAM32x), writes the delta (3) of the second path selection information Pb (19) and maximum likelihood path. At this time, the RAM 32z is not accessed.
【０１４４】続いて、ＲＡＭ３２ｘ，３２ｙ，３２ｚ，
３２ｗにおいては、図１５（Ａ）に示すように、次時刻
２０において、ＲＡＭ３２ｙの第１のパス選択情報Ｐa
（５）、ＲＡＭ３２ｗの第１のパス選択情報Ｐa（１
３）及びトレース結果信号ｒ（４）を読み出すととも
に、ＲＡＭ３２ｘにトレース結果信号ｒ（５）、第２の
パス選択情報Ｐb（２０）及び最尤パスのΔ（４）を書
き込む。このとき、ＲＡＭ３２ｚは、アクセスされな
い。Subsequently, the RAMs 32x, 32y, 32z,
In 32w, as shown in FIG. 15 (A), at the next time 20, the first path selection information Pa of RAM32y
(5) First path selection information Pa (1
3) and reads the trace result signal r (4), the trace result signal r (5 to RAM32x), writes the delta (4) of the second path selection information Pb (20) and the maximum likelihood path. At this time, the RAM 32z is not accessed.
【０１４５】続いて、ＲＡＭ３２ｘ，３２ｙ，３２ｚ，
３２ｗにおいては、同図（Ｂ）に示すように、次時刻２
１において、情報の書き込み及び読み出しを行うＲＡＭ
を切り替え、ＲＡＭ３２ｘの第１のパス選択情報Ｐ
a（４）、トレース結果信号ｒ（５）、第２のパス選択
情報Ｐb（２０）、最尤パスのΔ（４）及びＲＡＭ３２
ｚの第１のパス選択情報Ｐa（１２）を読み出すととも
に、ＲＡＭ３２ｙにトレース結果信号ｒ（１２）、第２
のパス選択情報Ｐb（２１）及び最尤パスのΔ（５）を
書き込む。このとき、ＲＡＭ３２ｗは、アクセスされな
い。Subsequently, the RAMs 32x, 32y, 32z,
32w, as shown in FIG.
1. RAM for writing and reading information
And the first path selection information P in the RAM 32x is switched.
a (4), trace result signal r (5), second path selection informationPb (20), maximum likelihood path Δ (4), and RAM 32
z, the first path selection information Pa (12) is read, and the trace result signal r (12) and the second
Writing of path selection information Pb (21) and maximum likelihood path Δ (5). At this time, the RAM 32w is not accessed.
【０１４６】続いて、ＲＡＭ３２ｘ，３２ｙ，３２ｚ，
３２ｗにおいては、同図（Ｃ）に示すように、次時刻２
２において、ＲＡＭ３２ｘの第１のパス選択情報Ｐ
a（３）、トレース結果信号ｒ（６）、第２のパス選択
情報Ｐb（１９）、最尤パスのΔ（３）及びＲＡＭ３２
ｚの第１のパス選択情報Ｐa（１１）を読み出すととも
に、ＲＡＭ３２ｙにトレース結果信号ｒ（１１）、第２
のパス選択情報Ｐb（２２）及び最尤パスのΔ（６）を
書き込む。このとき、ＲＡＭ３２ｗは、アクセスされな
い。Subsequently, the RAMs 32x, 32y, 32z,
32w, as shown in FIG.
2, the first path selection information P in the RAM 32x
a (3), trace result signal r (6), second path selection informationPb (19), maximum likelihood path Δ (3) and RAM 32
z, the first path selection information Pa (11) is read, and the trace result signal r (11) and the second
Writing of path selection information Pb (22) and the maximum likelihood path Δ (6). At this time, the RAM 32w is not accessed.
【０１４７】続いて、ＲＡＭ３２ｘ，３２ｙ，３２ｚ，
３２ｗにおいては、同図（Ｄ）に示すように、次時刻２
３において、ＲＡＭ３２ｘの第１のパス選択情報Ｐ
a（２）、トレース結果信号ｒ（７）、第２のパス選択
情報Ｐb（１８）、最尤パスのΔ（２）及びＲＡＭ３２
ｚの第１のパス選択情報Ｐa（１０）を読み出すととも
に、ＲＡＭ３２ｙにトレース結果信号ｒ（１０）、第２
のパス選択情報Ｐb（２３）及び最尤パスのΔ（７）を
書き込む。このとき、ＲＡＭ３２ｗは、アクセスされな
い。Subsequently, the RAMs 32x, 32y, 32z,
32w, as shown in FIG.
3, the first path selection information P in the RAM 32x
a (2), trace result signal r (7), second path selection informationPb (18), maximum likelihood path Δ (2) and RAM 32
z, the first path selection information Pa (10) is read, and the trace result signal r (10) and the second
Of the path selection information Pb (23) and Δ (7) of the maximum likelihood path. At this time, the RAM 32w is not accessed.
【０１４８】続いて、ＲＡＭ３２ｘ，３２ｙ，３２ｚ，
３２ｗにおいては、図１６（Ａ）に示すように、次時刻
２４において、ＲＡＭ３２ｘの第１のパス選択情報Ｐa
（１）、トレース結果信号ｒ（８）、第２のパス選択情
報Ｐb（１７）、最尤パスのΔ（１）及びＲＡＭ３２ｚ
の第１のパス選択情報Ｐa（１２）を読み出すととも
に、ＲＡＭ３２ｙにトレース結果信号ｒ（９）、第２の
パス選択情報Ｐb（２４）及び最尤パスのΔ（８）を書
き込む。このとき、ＲＡＭ３２ｗは、アクセスされな
い。Subsequently, the RAMs 32x, 32y, 32z,
In 32w, as shown in FIG. 16 (A), at the next time 24, the first path selection information Pa of RAM32x
(1), trace result signal r (8), second path selection information Pb (17), maximum likelihood path Δ (1), and RAM 32z
Reads the first path selection information Pa (12), the trace result signal r (9) to RAM32y, writes delta (8) of the second path selection information Pb (24) and maximum likelihood path. At this time, the RAM 32w is not accessed.
【０１４９】続いて、ＲＡＭ３２ｘ，３２ｙ，３２ｚ，
３２ｗにおいては、同図（Ｂ）に示すように、次時刻２
５において、情報の書き込み及び読み出しを行うＲＡＭ
を切り替え、ＲＡＭ３２ｙの第１のパス選択情報Ｐ
a（８）、トレース結果信号ｒ（９）、第２のパス選択
情報Ｐb（２４）、最尤パスのΔ（８）、ＲＡＭ３２ｗ
の第１のパス選択情報Ｐa（１６）及びトレース結果信
号ｒ（１）を読み出すとともに、ＲＡＭ３２ｚにトレー
ス結果信号ｒ（１６）、第２のパス選択情報Ｐb（２
５）及び最尤パスのΔ（９）を書き込む。このとき、Ｒ
ＡＭ３２ｘは、アクセスされない。Subsequently, the RAMs 32x, 32y, 32z,
32w, as shown in FIG.
5. RAM for writing and reading information
And the first path selection information P in the RAM 32y
a (8), the trace result signal r (9), a second path selection information Pb (24), the maximum likelihood path Δ (8), RAM32w
The first path selection information Pa (16) and the trace result signal r (1) are read, and the trace result signal r (16) and the second path selection information Pb (2
5) and Δ (9) of the maximum likelihood path are written. At this time, R
AM32x is not accessed.
【０１５０】続いて、ＲＡＭ３２ｘ，３２ｙ，３２ｚ，
３２ｗにおいては、同図（Ｃ）に示すように、次時刻２
６において、ＲＡＭ３２ｙの第１のパス選択情報Ｐ
a（７）、トレース結果信号ｒ（１０）、第２のパス選
択情報Ｐb（２３）、最尤パスのΔ（７）、ＲＡＭ３２
ｗの第１のパス選択情報Ｐa（１５）及びトレース結果
信号ｒ（２）を読み出すとともに、ＲＡＭ３２ｚにトレ
ース結果信号ｒ（１５）、第２のパス選択情報Ｐb（２
６）及び最尤パスのΔ（１０）を書き込む。このとき、
ＲＡＭ３２ｘは、アクセスされない。Subsequently, the RAMs 32x, 32y, 32z,
32w, as shown in FIG.
6, the first path selection information P in the RAM 32y
a (7), trace result signal r (10), second path selection informationPb (23), maximum likelihood path Δ (7), RAM 32
w, the first path selection information Pa (15) and the trace result signal r (2) are read out, and the trace result signal r (15) and the second path selection information Pb (2) are stored in the RAM 32z.
6) and Δ (10) of the maximum likelihood path are written. At this time,
The RAM 32x is not accessed.
【０１５１】続いて、ＲＡＭ３２ｘ，３２ｙ，３２ｚ，
３２ｗにおいては、同図（Ｄ）に示すように、次時刻２
７において、ＲＡＭ３２ｙの第１のパス選択情報Ｐ
a（６）、トレース結果信号ｒ（１１）、第２のパス選
択情報Ｐb（２２）、最尤パスのΔ（６）、ＲＡＭ３２
ｗの第１のパス選択情報Ｐa（１４）及びトレース結果
信号ｒ（３）を読み出すとともに、ＲＡＭ３２ｚにトレ
ース結果信号ｒ（１４）、第２のパス選択情報Ｐb（２
７）及び最尤パスのΔ（１１）を書き込む。このとき、
ＲＡＭ３２ｘは、アクセスされない。Subsequently, the RAMs 32x, 32y, 32z,
32w, as shown in FIG.
7, the first path selection information P in the RAM 32y
a (6), trace result signal r (11), second path selection informationPb (22), maximum likelihood path Δ (6), RAM 32
w, the first path selection information Pa (14) and the trace result signal r (3) are read, and the trace result signal r (14) and the second path selection information Pb (2) are stored in the RAM 32z.
7) and Δ (11) of the maximum likelihood path are written. At this time,
The RAM 32x is not accessed.
【０１５２】続いて、ＲＡＭ３２ｘ，３２ｙ，３２ｚ，
３２ｗにおいては、図１７（Ａ）に示すように、次時刻
２８において、ＲＡＭ３２ｙの第１のパス選択情報Ｐa
（５）、トレース結果信号ｒ（１２）、第２のパス選択
情報Ｐb（２１）、最尤パスのΔ（５）、ＲＡＭ３２ｗ
の第１のパス選択情報Ｐa（１３）及びトレース結果信
号ｒ（４）を読み出すとともに、ＲＡＭ３２ｚにトレー
ス結果信号ｒ（１３）、第２のパス選択情報Ｐb（２
８）及び最尤パスのΔ（１２）を書き込む。このとき、
ＲＡＭ３２ｘは、アクセスされない。Subsequently, the RAMs 32x, 32y, 32z,
In 32w, as shown in FIG. 17 (A), at the next time 28, the first path selection information Pa of RAM32y
(5), trace result signal r (12), second path selection information Pb (21), Δ (5) of the maximum likelihood path, RAM 32w
The first path selection information Pa (13) and the trace result signal r (4) are read out, and the trace result signal r (13) and the second path selection information Pb (2
8) and Δ (12) of the maximum likelihood path are written. At this time,
The RAM 32x is not accessed.
【０１５３】続いて、ＲＡＭ３２ｘ，３２ｙ，３２ｚ，
３２ｗにおいては、同図（Ｂ）に示すように、次時刻２
９において、情報の書き込み及び読み出しを行うＲＡＭ
を切り替え、ＲＡＭ３２ｘの第１のパス選択情報Ｐ
a（４）、トレース結果信号ｒ（５）、第２のパス選択
情報Ｐb（２０）、最尤パスのΔ（４）、ＲＡＭ３２ｚ
の第１のパス選択情報Ｐa（１２）、トレース結果信号
ｒ（１３）、第２のパス選択情報Ｐb（２８）及び最尤
パスのΔ（１２）を読み出すとともに、ＲＡＭ３２ｗの
トレース結果信号ｒ（４）をトレース結果信号ｒ（２
０）に上書きし、ＲＡＭ３２ｗに第２のパス選択情報Ｐ
b（２９）、最尤パスのΔ（１３）、復号データｄ
（４）及び対数尤度比情報ｓ（４）を書き込む。このと
き、ＲＡＭ３２ｙは、アクセスされない。Subsequently, the RAMs 32x, 32y, 32z,
32w, as shown in FIG.
9. RAM for writing and reading information
And the first path selection information P in the RAM 32x is switched.
a (4), the trace result signal r (5), a second path selection information Pb (20), the maximum likelihood path Δ (4), RAM32z
Of the first path selection information Pa (12), the trace result signal r (13), the second path selection information Pb (28) and the maximum likelihood path Δ (12), and the trace result signal of the RAM 32w. r (4) is changed to the trace result signal r (2
0) and the second path selection information P is stored in the RAM 32w.
b (29), maximum likelihood path Δ (13), decoded data d
(4) and log likelihood ratio information s (4) are written. At this time, the RAM 32y is not accessed.
【０１５４】続いて、ＲＡＭ３２ｘ，３２ｙ，３２ｚ，
３２ｗにおいては、同図（Ｃ）に示すように、次時刻３
０において、ＲＡＭ３２ｘの第１のパス選択情報Ｐ
a（３）、トレース結果信号ｒ（６）、第２のパス選択
情報Ｐb（１９）、最尤パスのΔ（３）、ＲＡＭ３２ｚ
の第１のパス選択情報Ｐa（１１）、トレース結果信号
ｒ（１４）、第２のパス選択情報Ｐb（２７）及び最尤
パスのΔ（１１）を読み出すとともに、ＲＡＭ３２ｗの
トレース結果信号ｒ（３）をトレース結果信号ｒ（１
９）に上書きし、ＲＡＭ３２ｗに第２のパス選択情報Ｐ
b（３０）、最尤パスのΔ（１４）、復号データｄ
（３）及び対数尤度比情報ｓ（３）を書き込む。このと
き、ＲＡＭ３２ｙは、アクセスされない。Subsequently, the RAMs 32x, 32y, 32z,
At 32w, as shown in FIG.
0, the first path selection information P in the RAM 32x
a (3), the trace result signal r (6), a second path selection information Pb (19), the maximum likelihood path Δ (3), RAM32z
Of the first path selection information Pa (11), the trace result signal r (14), the second path selection information Pb (27) and the maximum likelihood path Δ (11), and the trace result signal of the RAM 32w. r (3) is changed to the trace result signal r (1
9) and the second path selection information P is stored in the RAM 32w.
b (30), Δ (14) of the maximum likelihood path, decoded data d
(3) and log likelihood ratio information s (3) are written. At this time, the RAM 32y is not accessed.
【０１５５】続いて、ＲＡＭ３２ｘ，３２ｙ，３２ｚ，
３２ｗにおいては、同図（Ｄ）に示すように、次時刻３
１において、ＲＡＭ３２ｘの第１のパス選択情報Ｐ
a（２）、トレース結果信号ｒ（７）、第２のパス選択
情報Ｐb（１８）、最尤パスのΔ（２）、ＲＡＭ３２ｚ
の第１のパス選択情報Ｐa（１０）、トレース結果信号
ｒ（１５）、第２のパス選択情報Ｐb（２６）及び最尤
パスのΔ（１０）を読み出すとともに、ＲＡＭ３２ｗの
トレース結果信号ｒ（２）をトレース結果信号ｒ（１
８）に上書きし、ＲＡＭ３２ｗに第２のパス選択情報Ｐ
b（３１）、最尤パスのΔ（１５）、復号データｄ
（２）及び対数尤度比情報ｓ（２）を書き込む。このと
き、ＲＡＭ３２ｙは、アクセスされない。Subsequently, the RAMs 32x, 32y, 32z,
32w, as shown in FIG.
1, the first path selection information P in the RAM 32x
a (2), the trace result signal r (7), a second path selection information Pb (18), the maximum likelihood path Δ (2), RAM32z
Of the first path selection information Pa (10), the trace result signal r (15), the second path selection information Pb (26) and the maximum likelihood path Δ (10), and the trace result signal of the RAM 32w. r (2) is changed to the trace result signal r (1
8), and the second path selection information P is stored in the RAM 32w.
b (31), maximum likelihood path Δ (15), decoded data d
(2) and log likelihood ratio information s (2) are written. At this time, the RAM 32y is not accessed.
【０１５６】続いて、ＲＡＭ３２ｘ，３２ｙ，３２ｚ，
３２ｗにおいては、図１８（Ａ）に示すように、次時刻
３２において、ＲＡＭ３２ｘの第１のパス選択情報Ｐa
（１）、トレース結果信号ｒ（８）、第２のパス選択情
報Ｐb（１７）、最尤パスのΔ（１）、ＲＡＭ３２ｚの
第１のパス選択情報Ｐa（９）、トレース結果信号ｒ
（１６）、第２のパス選択情報Ｐb（２５）及び最尤パ
スのΔ（９）を読み出すとともに、ＲＡＭ３２ｗのトレ
ース結果信号ｒ（１）をトレース結果信号ｒ（１７）に
上書きし、ＲＡＭ３２ｗに第２のパス選択情報Ｐb（３
２）、最尤パスのΔ（１６）、復号データｄ（１）及び
対数尤度比情報ｓ（１）を書き込む。このとき、ＲＡＭ
３２ｙは、アクセスされない。Subsequently, the RAMs 32x, 32y, 32z,
At 32w, as shown in FIG. 18A, at the next time 32, the first path selection information Pa of the RAM 32x is set.
(1), the trace result signal r (8), a second path selection information Pb (17), the maximum likelihood path delta (1), the first path selection information Pa of RAM32z (9), the trace result signal r
(16) The second path selection information Pb (25) and the maximum likelihood path Δ (9) are read out, and the trace result signal r (1) of the RAM 32w is overwritten on the trace result signal r (17), and the RAM 32w To the second path selection information Pb (3
2) Write the maximum likelihood path Δ (16), decoded data d (1), and log likelihood ratio information s (1). At this time, RAM
32y is not accessed.
【０１５７】続いて、ＲＡＭ３２ｘ，３２ｙ，３２ｚ，
３２ｗにおいては、同図（Ｂ）に示すように、次時刻３
３において、情報の書き込み及び読み出しを行うＲＡＭ
を切り替え、ＲＡＭ３２ｙの第１のパス選択情報Ｐ
a（８）、トレース結果信号ｒ（９）、第２のパス選択
情報Ｐb（２４）、最尤パスのΔ（８）、ＲＡＭ３２ｗ
の第１のパス選択情報Ｐa（１６）、トレース結果信号
ｒ（１７）、第２のパス選択情報Ｐb（３２）、最尤パ
スのΔ（１６）、復号データｄ（１）及び対数尤度比情
報ｓ（１）を読み出すとともに、ＲＡＭ３２ｘの第１の
パス選択情報Ｐa（１）を第１のパス選択情報Ｐa（３
３）に、トレース結果信号ｒ（８）をトレース結果信号
ｒ（２４）に、最尤パスのΔ（１）を最尤パスのΔ（１
７）に上書きし、ＲＡＭ３２ｘに復号データｄ（８）及
び対数尤度比情報ｓ（８）を書き込む。このとき、ＲＡ
Ｍ３２ｚは、アクセスされない。このとき、ＲＡＭ３２
ｗから読み出された復号データｄ（１）及び対数尤度比
情報ｓ（１）は、それぞれ、選択回路５３に入力され、
この選択回路５３により選択されて、復号データｓ７４
及び対数尤度比ｓ７５として出力される。Subsequently, the RAMs 32x, 32y, 32z,
32w, as shown in FIG.
3. RAM for writing and reading information
And the first path selection information P in the RAM 32y
a (8), the trace result signal r (9), a second path selection information Pb (24), the maximum likelihood path Δ (8), RAM32w
, First path selection information Pa (16), trace result signal r (17), second path selection information Pb (32), maximum likelihood path Δ (16), decoded data d (1) and logarithm The likelihood ratio information s (1) is read, and the first path selection information Pa (1) in the RAM 32x is replaced with the first path selection information Pa (3
3), the trace result signal r (8) is converted to the trace result signal r (24), and the maximum likelihood path Δ (1) is converted to the maximum likelihood path Δ (1
7), and the decoded data d (8) and the log likelihood ratio information s (8) are written into the RAM 32x. At this time, RA
M32z is not accessed. At this time, the RAM 32
The decoded data d (1) and log likelihood ratio information s (1) read from w are input to the selection circuit 53, respectively.
Selected by the selection circuit 53, the decoded data s74
And the log likelihood ratio s75.
【０１５８】続いて、ＲＡＭ３２ｘ，３２ｙ，３２ｚ，
３２ｗにおいては、同図（Ｃ）に示すように、次時刻３
４において、ＲＡＭ３２ｙの第１のパス選択情報Ｐ
a（７）、トレース結果信号ｒ（１０）、第２のパス選
択情報Ｐb（２３）、最尤パスのΔ（７）、ＲＡＭ３２
ｗの第１のパス選択情報Ｐa（１５）、トレース結果信
号ｒ（１８）、第２のパス選択情報Ｐb（３１）、最尤
パスのΔ（１５）、復号データｄ（２）及び対数尤度比
情報ｓ（２）を読み出すとともに、ＲＡＭ３２ｘの第１
のパス選択情報Ｐa（２）を第１のパス選択情報Ｐa（３
４）に、トレース結果信号ｒ（７）をトレース結果信号
ｒ（２３）に、最尤パスのΔ（２）を最尤パスのΔ（１
８）に上書きし、ＲＡＭ３２ｘに復号データｄ（７）及
び対数尤度比情報ｓ（７）を書き込む。このとき、ＲＡ
Ｍ３２ｚは、アクセスされない。このとき、ＲＡＭ３２
ｗから読み出された復号データｄ（２）及び対数尤度比
情報ｓ（２）は、それぞれ、選択回路５３に入力され、
この選択回路５３により選択されて、復号データｓ７４
及び対数尤度比ｓ７５として出力される。Subsequently, the RAMs 32x, 32y, 32z,
At 32w, as shown in FIG.
4, the first path selection information P in the RAM 32y
a (7), trace result signal r (10), second path selection informationPb (23), maximum likelihood path Δ (7), RAM 32
w, the first path selection information Pa (15), the trace result signal r (18), the second path selection information Pb (31), the maximum likelihood path Δ (15), the decoded data d (2), While reading out the log likelihood ratio information s (2), the first
Path selection information Pa (2) a first path selection information Pa (3 of
4), the trace result signal r (7) is converted to the trace result signal r (23), and the maximum likelihood path Δ (2) is converted to the maximum likelihood path Δ (1
8), and writes the decoded data d (7) and the log likelihood ratio information s (7) into the RAM 32x. At this time, RA
M32z is not accessed. At this time, the RAM 32
The decoded data d (2) and log likelihood ratio information s (2) read from w are input to the selection circuit 53, respectively.
Selected by the selection circuit 53, the decoded data s74
And the log likelihood ratio s75.
【０１５９】そして、ＲＡＭ３２ｘ，３２ｙ，３２ｚ，
３２ｗにおいては、同図（Ｄ）に示すように、次時刻３
５において、ＲＡＭ３２ｙの第１のパス選択情報Ｐ
a（６）、トレース結果信号ｒ（１１）、第２のパス選
択情報Ｐb（２２）、最尤パスのΔ（６）、ＲＡＭ３２
ｗの第１のパス選択情報Ｐa（１４）、トレース結果信
号ｒ（１９）、第２のパス選択情報Ｐb（３０）、最尤
パスのΔ（１４）、復号データｄ（３）及び対数尤度比
情報ｓ（３）を読み出すとともに、ＲＡＭ３２ｘの第１
のパス選択情報Ｐa（３）を第１のパス選択情報Ｐa（３
５）に、トレース結果信号ｒ（６）をトレース結果信号
ｒ（２２）に、最尤パスのΔ（３）を最尤パスのΔ（１
９）に上書きし、ＲＡＭ３２ｘに復号データｄ（６）及
び対数尤度比情報ｓ（６）を書き込む。このとき、ＲＡ
Ｍ３２ｚは、アクセスされない。このとき、ＲＡＭ３２
ｗから読み出された復号データｄ（３）及び対数尤度比
情報ｓ（３）は、それぞれ、選択回路５３に入力され、
この選択回路５３により選択されて、復号データｓ７４
及び対数尤度比ｓ７５として出力される。The RAMs 32x, 32y, 32z,
32w, as shown in FIG.
5, the first path selection information P in the RAM 32y
a (6), trace result signal r (11), second path selection informationPb (22), maximum likelihood path Δ (6), RAM 32
w, first path selection information Pa (14), trace result signal r (19), second path selection information Pb (30), maximum likelihood path Δ (14), decoded data d (3), While reading out the log likelihood ratio information s (3), the first
Path selection information Pa (3) a first path selection information Pa (3 of
5), the trace result signal r (6) is converted to the trace result signal r (22), and the maximum likelihood path Δ (3) is converted to the maximum likelihood path Δ (1
9), and writes the decoded data d (6) and the log likelihood ratio information s (6) into the RAM 32x. At this time, RA
M32z is not accessed. At this time, the RAM 32
The decoded data d (3) and log likelihood ratio information s (3) read from w are input to the selection circuit 53, respectively.
Selected by the selection circuit 53, the decoded data s74
And the log likelihood ratio s75.
【０１６０】以後、ＲＡＭ３２ｘ，３２ｙ，３２ｚ，３
２ｗにおいては、同様の動作を行うことによって、順次
復号データｄ及び対数尤度比情報ｓが読み出される。Thereafter, the RAMs 32x, 32y, 32z, 3
In 2w, by performing the same operation, decoded data d and log likelihood ratio information s are sequentially read.
【０１６１】このように、Ｔｗｏ−Ｓｔｅｐ ＳＯＶＡ
復号器５０においては、４つのＲＡＭ３２ｘ，３２ｙ，
３２ｚ，３２ｗが動作することによって、復号データｓ
７４及び対数尤度比ｓ７５を出力することができ、上述
したＴｗｏ−Ｓｔｅｐ ＳＯＶＡ復号器１０と同様に、
トレースバック法による実装を可能とする。As described above, Two-Step SOVA
In the decoder 50, four RAMs 32x, 32y,
32z and 32w operate, the decoded data s
74 and a log-likelihood ratio s75, and like the Two-Step SOVA decoder 10 described above,
Enables implementation by the traceback method.
【０１６２】以上説明したように、Ｔｗｏ−Ｓｔｅｐ
ＳＯＶＡ復号器５０は、上述したＴｗｏ−Ｓｔｅｐ Ｓ
ＯＶＡ復号器１０と同様に、メトリック差分Δの最小値
を各ステート毎に記憶する最小Δ記憶回路５６ａ，５６
ｂを備えることによって、ＲＡＭ３２ｘ，３２ｙ，３２
ｚ，３２ｗを用いて、トレースバック法による実装を可
能としたものであって、従来のレジスタ遷移法による実
装に比べ、符号の拘束長や復号の打ち切り長が大きくな
った場合にも、高速動作を行うことが可能であるととも
に、回路規模を小さくすることができるものである。As described above, Two-Step
The SOVA decoder 50 performs the above-described Two-Step S
Similarly to the OVA decoder 10, the minimum Δ storage circuits 56a and 56 for storing the minimum value of the metric difference Δ for each state.
b, the RAM 32x, 32y, 32
z, 32w enables implementation by the trace-back method. Compared with implementation by the conventional register transition method, even when the constraint length of the code or the truncation length of the decoding is increased, the high-speed operation is possible. Can be performed, and the circuit scale can be reduced.
【０１６３】さらに、Ｔｗｏ−Ｓｔｅｐ ＳＯＶＡ復号
器５０は、複数時刻分のパス選択情報、トレース結果信
号、最尤パスに対するメトリック差分、復号データ及び
対数尤度比情報を、１つのワードにまとめて扱い、ＲＡ
Ｍ３２ｘ，３２ｙ，３２ｚ，３２ｗのアドレスを共用し
て、ＲＡＭ３２ｘ，３２ｙ，３２ｚ，３２ｗに対するこ
れらの情報の書き込みや読み出しを行うことによって、
上述したＴｗｏ−Ｓｔｅｐ ＳＯＶＡ復号器１０に比べ
て、同じ総ビット数の情報を記憶するのに必要なＲＡＭ
の個数や、その他の記憶回路の個数を減らすことができ
る。したがって、Ｔｗｏ−Ｓｔｅｐ ＳＯＶＡ復号器５
０は、ＲＡＭを含めた記憶回路の回路面積を削減するこ
とができる。Further, the Two-Step SOVA decoder 50 collectively handles the path selection information, the trace result signal, the metric difference for the maximum likelihood path, the decoded data, and the log likelihood ratio information for a plurality of times in one word. , RA
By writing and reading these information to and from the RAMs 32x, 32y, 32z, and 32w by sharing the addresses of M32x, 32y, 32z, and 32w,
Compared with the above-described Two-Step SOVA decoder 10, a RAM required for storing information of the same total number of bits is required.
And the number of other storage circuits can be reduced. Therefore, the Two-Step SOVA decoder 5
0 can reduce the circuit area of the storage circuit including the RAM.
【０１６４】なお、本発明は、上述した実施の形態に限
定されるものではなく、例えば、拘束長及び打ち切り長
が任意の値であっても適用することができる。このよう
に、本発明は、その趣旨を逸脱しない範囲で適宜変更が
可能であることはいうまでもない。Note that the present invention is not limited to the above-described embodiment, and can be applied, for example, even when the constraint length and the truncation length are arbitrary values. As described above, it goes without saying that the present invention can be appropriately changed without departing from the spirit of the present invention.
【０１６５】[0165]
【発明の効果】以上詳細に説明したように、本発明にか
かる復号装置は、パス選択情報記憶手段に対して、複数
時刻分のパス選択情報を単一のアドレスで読み出し及び
／又は書き込みを行うことによって、必要とするパス選
択情報記憶手段の個数を削減することができる。したが
って、本発明にかかる復号装置は、トレースバック法に
よる実装を実現するとともに、パス選択情報記憶手段が
占める回路面積を削減して回路規模を小さくしつつ高速
動作を行うことが可能である。As described above in detail, the decoding apparatus according to the present invention reads and / or writes path selection information for a plurality of times with a single address in the path selection information storage means. Thus, the number of required path selection information storage units can be reduced. Therefore, the decoding device according to the present invention can realize high-speed operation while realizing implementation by the trace-back method, reducing the circuit area occupied by the path selection information storage means and reducing the circuit scale.
【図１】本発明の実施の形態として示すＴｗｏ−Ｓｔｅ
ｐ ＳＯＶＡ復号器を適用する通信モデルの構成を説明
するブロック図である。FIG. 1 is a diagram illustrating Two-Stele as an embodiment of the present invention.
It is a block diagram explaining the structure of the communication model to which a p SOVA decoder is applied.
【図２】ＲＡＭを用いてトレースバック法による実装を
可能としたＴｗｏ−ＳｔｅｐＳＯＶＡ復号器の構成を説
明するブロック図である。FIG. 2 is a block diagram illustrating a configuration of a Two-Step SOVA decoder that can be mounted by a traceback method using a RAM.
【図３】拘束長が“３”の符号に対して、打ち切り長が
“５”の復号を行う場合のトレリスを説明する図であ
る。FIG. 3 is a diagram for describing a trellis in a case where decoding with a truncation length of “5” is performed on a code with a constraint length of “3”.
【図４】最小Δ記憶回路の構成を説明するブロック図で
ある。FIG. 4 is a block diagram illustrating a configuration of a minimum Δ storage circuit.
【図５】Δ更新セルの構成を説明するブロック図であ
る。FIG. 5 is a block diagram illustrating a configuration of a Δ update cell.
【図６】最小Δ記憶回路内の各ステートに対するレジス
タの記憶内容を説明する図である。FIG. 6 is a diagram illustrating the contents stored in a register for each state in a minimum Δ storage circuit.
【図７】図２に示すＴｗｏ−Ｓｔｅｐ ＳＯＶＡ復号器
が備えるパスメモリ及び尤度更新回路の構成を説明する
ブロック図である。FIG. 7 is a block diagram illustrating a configuration of a path memory and a likelihood update circuit included in the Two-Step SOVA decoder illustrated in FIG. 2;
【図８】図２に示すＴｗｏ−Ｓｔｅｐ ＳＯＶＡ復号器
が備えるパスメモリ及び尤度更新回路の動作内容を説明
する図である。8 is a diagram illustrating the operation contents of a path memory and a likelihood update circuit included in the Two-Step SOVA decoder illustrated in FIG. 2;
【図９】本発明の実施の形態として示すＴｗｏ−Ｓｔｅ
ｐ ＳＯＶＡ復号器の構成を説明するブロック図であ
る。FIG. 9 shows Two-Steal shown as an embodiment of the present invention.
It is a block diagram explaining the structure of a p SOVA decoder.
【図１０】ＲＡＭの動作を説明する図である。FIG. 10 is a diagram illustrating the operation of a RAM.
【図１１】ＲＡＭのワード構成の一例を説明する図であ
る。FIG. 11 is a diagram illustrating an example of a word configuration of a RAM.
【図１２】同Ｔｗｏ−Ｓｔｅｐ ＳＯＶＡ復号器が備え
るパスメモリ及び尤度更新回路の構成を説明するブロッ
ク図である。FIG. 12 is a block diagram illustrating a configuration of a path memory and a likelihood updating circuit included in the Two-Step SOVA decoder.
【図１３】同Ｔｗｏ−Ｓｔｅｐ ＳＯＶＡ復号器が備え
るＲＡＭの動作内容の経時変化の一例を説明する図であ
って、任意の時刻１２から時刻１５までの動作内容の一
例を説明する図である。FIG. 13 is a diagram illustrating an example of a temporal change in the operation content of the RAM included in the Two-Step SOVA decoder, and is a diagram illustrating an example of the operation content from an arbitrary time 12 to time 15;
【図１４】同Ｔｗｏ−Ｓｔｅｐ ＳＯＶＡ復号器が備え
るＲＡＭの動作内容の経時変化の一例を説明する図であ
って、図１３に示した動作内容の続きであり、時刻１６
から時刻１９までの動作内容の一例を説明する図であ
る。FIG. 14 is a diagram for explaining an example of a temporal change in the operation content of the RAM included in the Two-Step SOVA decoder, which is a continuation of the operation content shown in FIG.
FIG. 7 is a diagram for explaining an example of the operation content from time to time 19;
【図１５】同Ｔｗｏ−Ｓｔｅｐ ＳＯＶＡ復号器が備え
るＲＡＭの動作内容の経時変化の一例を説明する図であ
って、図１４に示した動作内容の続きであり、時刻２０
から時刻２３までの動作内容の一例を説明する図であ
る。FIG. 15 is a diagram for explaining an example of a temporal change of the operation content of the RAM included in the Two-Step SOVA decoder, which is a continuation of the operation content shown in FIG.
It is a figure explaining an example of operation contents from to 23.
【図１６】同Ｔｗｏ−Ｓｔｅｐ ＳＯＶＡ復号器が備え
るＲＡＭの動作内容の経時変化の一例を説明する図であ
って、図１５に示した動作内容の続きであり、時刻２４
から時刻２７までの動作内容の一例を説明する図であ
る。FIG. 16 is a diagram for explaining an example of a temporal change of the operation content of the RAM included in the Two-Step SOVA decoder, which is a continuation of the operation content shown in FIG.
It is a figure explaining an example of operation contents from to 27.
【図１７】同Ｔｗｏ−Ｓｔｅｐ ＳＯＶＡ復号器が備え
るＲＡＭの動作内容の経時変化の一例を説明する図であ
って、図１６に示した動作内容の続きであり、時刻２８
から時刻３１までの動作内容の一例を説明する図であ
る。FIG. 17 is a diagram for explaining an example of a temporal change of the operation content of the RAM included in the Two-Step SOVA decoder, which is a continuation of the operation content shown in FIG.
It is a figure explaining an example of the operation contents from to 31.
【図１８】同Ｔｗｏ−Ｓｔｅｐ ＳＯＶＡ復号器が備え
るＲＡＭの動作内容の経時変化の一例を説明する図であ
って、図１７に示した動作内容の続きであり、時刻３２
から時刻３５までの動作内容の一例を説明する図であ
る。18 is a diagram illustrating an example of a temporal change in the operation content of the RAM included in the Two-Step SOVA decoder, which is a continuation of the operation content illustrated in FIG.
It is a figure explaining an example of the operation contents from to 35.
【図１９】通信モデルの構成を説明するブロック図であ
る。FIG. 19 is a block diagram illustrating a configuration of a communication model.
【図２０】ＳＯＶＡのアルゴリズムを具体的に記述する
ための説明図であって、時刻ｊにおいてステートｋでパ
スが合流する場合の記述法を説明する図である。FIG. 20 is an explanatory diagram for specifically describing an algorithm of SOVA, which is a diagram for describing a description method in a case where paths merge at a state k at a time j.
【図２１】従来のＳＯＶＡ復号器の構成を説明するブロ
ック図である。FIG. 21 is a block diagram illustrating a configuration of a conventional SOVA decoder.
【図２２】拘束長が“３”の畳み込み符号器の構成を説
明するブロック図である。FIG. 22 is a block diagram illustrating a configuration of a convolutional encoder with a constraint length of “3”.
【図２３】図１２に示した畳み込み符号器のトレリスを
説明する図である。23 is a diagram illustrating a trellis of the convolutional encoder illustrated in FIG.
【図２４】従来のビタビ復号器の構成を説明するブロッ
ク図である。FIG. 24 is a block diagram illustrating a configuration of a conventional Viterbi decoder.
【図２５】復号ビットを記憶するメモリセルの構成を説
明するブロック図である。FIG. 25 is a block diagram illustrating a configuration of a memory cell that stores decoded bits.
【図２６】尤度情報を記憶するメモリセルの構成を説明
するブロック図である。FIG. 26 is a block diagram illustrating a configuration of a memory cell that stores likelihood information.
【図２７】拘束長が“３”の場合における図２５及び図
２６に示したメモリセルの配置の一例を説明する図であ
る。FIG. 27 is a diagram illustrating an example of the arrangement of the memory cells shown in FIGS. 25 and 26 when the constraint length is “3”.
【図２８】従来のＴｗｏ−Ｓｔｅｐ ＳＯＶＡ復号器の
構成を説明するブロック図である。FIG. 28 is a block diagram illustrating a configuration of a conventional Two-Step SOVA decoder.
【図２９】図２８に示した従来のＴｗｏ−Ｓｔｅｐ Ｓ
ＯＶＡ復号器において、拘束長が“３”の場合における
復号ビットを記憶するメモリセルと選択回路の配置の一
例を説明する図である。FIG. 29 shows the conventional Two-Step S shown in FIG.
FIG. 11 is a diagram illustrating an example of an arrangement of a memory cell for storing decoded bits and a selection circuit when a constraint length is “3” in an OVA decoder.
【図３０】図２８に示した従来のＴｗｏ−Ｓｔｅｐ Ｓ
ＯＶＡ復号器が備える尤度情報を記憶するメモリセルの
構成を説明するブロック図である。FIG. 30 shows the conventional Two-Step S shown in FIG.
It is a block diagram explaining the structure of the memory cell which stores the likelihood information with which an OVA decoder is provided.
【図３１】図２８に示した従来のＴｗｏ−Ｓｔｅｐ Ｓ
ＯＶＡ復号器が備える尤度更新回路の構成を説明するブ
ロック図である。FIG. 31 shows the conventional Two-Step S shown in FIG.
It is a block diagram explaining the structure of the likelihood update circuit with which an OVA decoder is provided.
【図３２】図２８に示した従来のＴｗｏ−Ｓｔｅｐ Ｓ
ＯＶＡ復号器の動作内容を説明する図である。FIG. 32 shows the conventional Two-Step S shown in FIG.
It is a figure explaining the contents of operation of an OVA decoder.
【図３３】トレースバック法における４つのＲＡＭの役
割を説明する図である。FIG. 33 is a diagram illustrating roles of four RAMs in a traceback method.
１０，５０ Ｔｗｏ−Ｓｔｅｐ ＳＯＶＡ復号器、 １
１ ブランチメトリック計算回路、 １２ ＡＣＳ回
路、 １３ 正規化回路、 １４ ステートメトリック
記憶回路、 １５ メトリック差分遅延回路、 １６，
５１ パスメモリ及び尤度更新回路、 ２０，３７ａ，
３７ｂ，５６ａ，５６ｂ 最小Δ記憶回路、 ２１ａ，
２１ｂ，２１ｃ，２１ｄ Δ更新セル、 ２２ Δ更新
制御回路、２３ セレクタ、 ２４ レジスタ、 ３
１，５２ コントロール回路、 ３２ａ，３２ｂ，・・
・，３２ｈ，３２ｘ，３２ｙ，３２ｚ，３２ｗ ＲＡ
Ｍ、３３，５４ａ，５４ｂ，５４ｃ，５４ｄ トレース
回路、 ３４ トレース結果記憶回路、 ３５ 最尤パ
スΔ記憶回路、 ３６，３８ 選択回路、 ３９ 出力
バッファ、 ４０ ＬＩＦＯ回路、 ５３，５７ 選択
回路、 ５５ 最尤パスΔ選択回路10,50 Two-Step SOVA decoder, 1
1 branch metric calculation circuit, 12 ACS circuit, 13 normalization circuit, 14 state metric storage circuit, 15 metric difference delay circuit, 16,
51, path memory and likelihood updating circuit, 20, 37a,
37b, 56a, 56b minimum Δ storage circuit, 21a,
21b, 21c, 21d Δ update cell, 22 Δ update control circuit, 23 selector, 24 register, 3
1,52 control circuit, 32a, 32b, ...
・, 32h, 32x, 32y, 32z, 32w RA
M, 33, 54a, 54b, 54c, 54d trace circuit, 34 trace result storage circuit, 35 maximum likelihood path Δ storage circuit, 36, 38 selection circuit, 39 output buffer, 40 LIFO circuit, 53, 57 selection circuit, 55 maximum Likelihood path Δ selection circuit
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11150750AJP2000341137A (en) | 1999-05-28 | 1999-05-28 | Decoder |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11150750AJP2000341137A (en) | 1999-05-28 | 1999-05-28 | Decoder |
| Publication Number | Publication Date |
|---|---|
| JP2000341137Atrue JP2000341137A (en) | 2000-12-08 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11150750AWithdrawnJP2000341137A (en) | 1999-05-28 | 1999-05-28 | Decoder |
| Country | Link |
|---|---|
| JP (1) | JP2000341137A (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7636879B2 (en)* | 2005-01-17 | 2009-12-22 | Hitachi Communication Technologies, Ltd. | Error correction decoder |
| JP2011135163A (en)* | 2009-12-22 | 2011-07-07 | Fujitsu Ltd | Decryption method |
| JP2013141300A (en)* | 2005-01-28 | 2013-07-18 | Agere Systems Inc | Method and apparatus for soft-output viterbi detection using multiple-step trellis |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7636879B2 (en)* | 2005-01-17 | 2009-12-22 | Hitachi Communication Technologies, Ltd. | Error correction decoder |
| JP2013141300A (en)* | 2005-01-28 | 2013-07-18 | Agere Systems Inc | Method and apparatus for soft-output viterbi detection using multiple-step trellis |
| JP2011135163A (en)* | 2009-12-22 | 2011-07-07 | Fujitsu Ltd | Decryption method |
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|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination | Free format text:JAPANESE INTERMEDIATE CODE: A300 Effective date:20060801 |