【０００１】[0001]
【発明の属する技術分野】本発明は集積回路に使用する
検波回路に関するもので、特に非接触ＩＣタグに好適な
電圧発生回路を提供するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a detection circuit used for an integrated circuit, and more particularly to a voltage generation circuit suitable for a non-contact IC tag.
【０００２】[0002]
【従来の技術】従来物流システムの仕分けにはバーコー
ド等の技術が適用されてきた。近年サービス向上の観点
から荷物のさまざまな情報を記憶した非接触ＩＣタグの
適用が望まれている。このようなシステムの事例として
例えば日立評論 第８０巻、第４号 第３５頁から第４０
頁記載の、曽我修治、奥村雅彦、石藤智昭、田島貴宏に
よる「非接触ＩＣ技術を活用した次世代ロジスティック
システム」が挙げられる。図３にシステムの概略を示
す。ベルトコンベア（３１３）上を運ばれる荷物（３１
２）にはタグ（３１１）が貼り付けられており、質問器
（３１５）から送られるコマンドに応じて、必要事項を
返答する。質問器はデータの記憶、制御を行なうコント
ローラ（３０１）と無線部（３１４）、アンテナ（３１
０）から構成される。コントローラから送られる２進情
報は符号化器（３０２）によって適当な符号に変換され
る。符号化されたデータはフィルタ（３０３）により帯
域制限を受け、変調器（３０４）により高周波信号の振
幅に変調をかける。変調された高周波信号は電力増幅器
（３０５）により増幅され、分波器（３０６）を介し、
アンテナ（３１０）に給電される。タグには電池を搭載
せず、質問器から受ける電力を検波し動作に必要な電荷
を容量に蓄積し、蓄積された電荷によって動作する。質
問器からの命令に応じてタグは必要事項を記録したり、
記録内容を返答する。タグより返答された信号は、アン
テナ（３１０）、分波器（３０６）を介して増幅器（３
０７）で増幅された後、復調器（３０８）、復号器（３
０９）により２進数列として解読され、コントローラ
（３０１）に読み込まれる。2. Description of the Related Art Conventionally, techniques such as bar codes have been applied to sorting of physical distribution systems. In recent years, from the viewpoint of service improvement, application of a non-contact IC tag storing various pieces of information on luggage has been desired. As an example of such a system, for example, Hitachi Review, Vol. 80, No. 4, pp. 35 to 40
"Next-generation logistic system utilizing contactless IC technology" by Shuji Soga, Masahiko Okumura, Tomoaki Ishifuji and Takahiro Tajima on the page. FIG. 3 shows an outline of the system. Luggage carried on the belt conveyor (313) (31
A tag (311) is affixed to 2), and responds to necessary items in response to a command sent from the interrogator (315). The interrogator includes a controller (301) for storing and controlling data, a radio unit (314), and an antenna (31).
0). The binary information sent from the controller is converted into an appropriate code by an encoder (302). The encoded data is band-limited by the filter (303), and the modulator (304) modulates the amplitude of the high-frequency signal. The modulated high-frequency signal is amplified by a power amplifier (305) and passes through a duplexer (306).
Power is supplied to the antenna (310). The tag does not have a battery, but detects the power received from the interrogator, accumulates the electric charge required for the operation in a capacitor, and operates with the accumulated electric charge. The tag records the necessary information according to the command from the interrogator,
Reply the recorded contents. The signal returned from the tag is transmitted to the amplifier (3) via the antenna (310) and the duplexer (306).
07), the demodulator (308) and the decoder (3)
09) and decoded by the controller (301).
【０００３】タグの構成について図４を用いて説明す
る。タグはアンテナ（４１４）、電源再生用検波回路Ａ
（４０５）、信号検出用検波回路Ｂ（４０６）、検波信
号増幅器（４０１）、クロック生成回路、復調器（４０
２）、信号を解読し動作を決定する論理回路（４０
３）、タグの情報を記憶するメモリ回路（４０４）等よ
り構成される。[0003] The configuration of a tag will be described with reference to FIG. The tag is an antenna (414), a power recovery regeneration detector A
(405), detection circuit B for signal detection (406), detection signal amplifier (401), clock generation circuit, demodulator (40)
2) A logic circuit (40) that decodes the signal and determines the operation
3) a memory circuit (404) for storing tag information;
【０００４】振幅変調を受けたキャリア信号（４１３）
はアンテナより受信され、ダイオード（４０７，４１
０）、容量（４１１）より構成される検波回路Ｂ（４０
６）により、検波出力信号として検出される。この信号
は増幅器（４０１）により十分大きな振幅に増幅された
後、クロック生成回路、復調器（４０２）によりクロッ
クと命令、データに分離される。送られた命令を論理回
路で解読し、メモリ内のデータの返答、必要事項のメモ
リへの書き込み等を行う。返答は検波回路の出力等を返
答用ドライバ（４１２）で接地することにより、質問器
（３１４）から見た反射係数を変化させることで行な
う。各回路で消費する電力は検波回路Ａ（４０５）によ
り受信電波を検波、平滑することにより供給される。検
波回路Ｂと同様、ダイオード（４０７，４０８）と容量
（４０９）で構成されるが、容量（４０９）は各回路に
電力を供給するため十分大きな値を設定している。この
ようなＩＣタグを低価格で提供するには安価なプロセス
を適用し、電圧発生回路、アナログ回路、論理制御回
路、メモリ回路等のすべての回路を１チップに集積化す
る必要がある。集積化の事例として、電気電子技術者学
会主催の１９９７年度、国際固体回路会議予稿集、第２
９４頁から第２９５頁記載のフリードマン等による「高
周波利用非接型識別タグ向け低電力ＣＭＯＳ集積回路」
が挙げられる(D. Friedman et. al., A low power CMOS
integrated circuit for field-powered radio freque
ncy identification tags, IEEE, ISSCC Digest of Tec
hnical Papers, pp. 294-295, 1997)。本従来例では電
圧発生回路として、金属と半導体の接触面に起こるショ
ットキー障壁を利用したショットキーバリアダイオード
を適用している。A carrier signal (413) subjected to amplitude modulation
Are received from the antenna and diodes (407, 41)
0) and a detection circuit B (40) composed of a capacitance (411).
According to 6), it is detected as a detection output signal. This signal is amplified to a sufficiently large amplitude by an amplifier (401), and then separated into a clock, a command, and data by a clock generation circuit and a demodulator (402). The sent instruction is decoded by a logic circuit, and the response of the data in the memory and the writing of necessary items to the memory are performed. The response is made by changing the reflection coefficient viewed from the interrogator (314) by grounding the output and the like of the detection circuit with the response driver (412). The power consumed by each circuit is supplied by detecting and smoothing the received radio wave by a detection circuit A (405). Like the detection circuit B, it is composed of diodes (407, 408) and a capacitance (409), but the capacitance (409) is set to a sufficiently large value to supply power to each circuit. In order to provide such an IC tag at a low price, it is necessary to apply an inexpensive process and integrate all circuits such as a voltage generation circuit, an analog circuit, a logic control circuit, and a memory circuit on one chip. For an example of integration, see the 1997 Proceedings of the International Conference on Solid State Circuits,
"Low-Power CMOS Integrated Circuits for Non-Contact Identification Tags Using High Frequency" by Friedman et al., Pp. 94-295.
(D. Friedman et.al., A low power CMOS
integrated circuit for field-powered radio freque
ncy identification tags, IEEE, ISSCC Digest of Tec
hnical Papers, pp. 294-295, 1997). In this conventional example, a Schottky barrier diode using a Schottky barrier generated at a contact surface between a metal and a semiconductor is applied as a voltage generation circuit.
【０００５】[0005]
【発明が解決しようとする課題】半導体プロセスで最も
容易に実現するダイオードはｐ型半導体とｎ型半導体の
界面に出来る接合ダイオードである。ところが接合ダイ
オードは少数キャリアの蓄積効果のため、数十ＭＨｚ以
上の高周波を印加するとＯＮ状態からＯＦＦ状態の遷移
が印加信号に追随せず、検波機能を著しく低下させる。
非接触ＩＣタグでは2.45ＧＨｚと高い周波数で信号の授
受が行われる。このため高周波信号の検波、及び電源電
圧発生には少数キャリアの蓄積効果を持たないショット
キーダイオードの適用が必要となる。ＣＭＯＳプロセス
にてショットキーバリアダイオードを構成するには白金
等の標準的なＣＭＯＳプロセスに含まれない金属の適用
や、標準プロセスに存在しないイオン打ち込みプロセス
等が要求される。このため製造コストの増加が起こる。
本発明の課題はＣＭＯＳ標準プロセスの適用のため、Ｍ
ＯＳＦＥＴを用いた電圧発生回路を構成することにあ
る。A diode which is most easily realized in a semiconductor process is a junction diode formed at an interface between a p-type semiconductor and an n-type semiconductor. However, when a high frequency of several tens of MHz or more is applied to the junction diode, the transition from the ON state to the OFF state does not follow the applied signal when a high frequency of more than several tens of MHz is applied, and the detection function is significantly reduced.
In a non-contact IC tag, signals are transmitted and received at a frequency as high as 2.45 GHz. For this reason, it is necessary to use a Schottky diode that does not have the effect of accumulating minority carriers for detecting a high-frequency signal and generating a power supply voltage. In order to form a Schottky barrier diode in a CMOS process, it is required to apply a metal such as platinum which is not included in the standard CMOS process, or to perform an ion implantation process which does not exist in the standard process. This results in an increase in manufacturing costs.
An object of the present invention is to use a CMOS standard process,
It is to constitute a voltage generating circuit using an OSFET.
【０００６】[0006]
【課題を解決するための手段】ＭＯＳＦＥＴを用いた電
圧発生回路を適用した場合の問題は寄生接合ダイオード
が誤って動作することにある。本発明ではＭＯＳＦＥＴ
の周りに高抵抗を介してバイアスを印加したガードバン
ドを設けることでこの誤動作を防止する。A problem when a voltage generating circuit using a MOSFET is applied is that a parasitic junction diode operates erroneously. In the present invention, MOSFET
A malfunction is prevented by providing a guard band to which a bias is applied via a high resistance.
【０００７】[0007]
【発明の実施の形態】本発明の第１の実施例を図１、
５，６，８、１０，１１を用いて説明する。ＭＯＳＦＥ
Ｔをダイオードとして使用した電圧発生回路はＥＰＲＯ
Ｍ、ＥＥＰＲＯＭ等高電圧を必要とするＬＳＩで使用さ
れてきた。電圧発生回路として代表的なものはディクソ
ン型であり（J. S. Witters et. al. Analysis and Mod
eling ofOn-Chip High-Voltage Generator Circuits fo
r Use in EEPROM Circuits, IEEE Journal of Solid-St
ate Circuits, Vol. 24, No. 5 pp. 1372-1380 October
1989）これを図１０、１１に示す。図１０はダイオード
表記したものであり図１１はＭＯＳＦＥＴを適用したも
のである。図１０を用いて動作の概略を説明する。この
回路は電源電圧（１００１）を基準に更に高い電圧を発
生する回路である。２相クロックを端子（１００５）、
（１００６）に加え、容量(１００７)を介してダイオー
ド（１０１１）のアノード(１００９)とカソード(１０
１０)に供給され、アノード、カソード電位差がダイオ
ードのオン電圧を超えた時に電流が流れ、容量（１００
３）に電荷を蓄え、カソード側を昇圧する。同様の回路
が直列に複数接続されているため各段で順次昇圧され、
最終的な電圧が出力端子（１００８）に発生する。出力
には回路に安定して電力が供給できるように容量（１０
０７）を接続している。昇圧ダイオードをｎ型ＭＯＳＦ
ＥＴ（１１０１）で置き換えたものが図１１である。Ｍ
ＯＳＦＥＴのゲートとドレインを接続した構成で、ゲー
ト、ドレインをアノード、ソースをカソードとしてい
る。この回路の動作原理は図１０と同じであり、昇圧回
路として広く適用されている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A first embodiment of the present invention is shown in FIG.
This will be described using 5, 6, 8, 10, and 11. MOSFE
The voltage generation circuit using T as a diode is EPRO
It has been used in LSIs requiring high voltage, such as M and EEPROM. A typical voltage generation circuit is a Dickson type (JS Witters et. Al. Analysis and Mod
eling ofOn-Chip High-Voltage Generator Circuits fo
r Use in EEPROM Circuits, IEEE Journal of Solid-St
ate Circuits, Vol. 24, No. 5 pp. 1372-1380 October
1989) This is shown in FIGS. FIG. 10 shows a diode notation, and FIG. 11 shows a case where a MOSFET is applied. An outline of the operation will be described with reference to FIG. This circuit generates a higher voltage based on the power supply voltage (1001). Terminal (1005) for the two-phase clock,
In addition to (1006), the anode (1009) and the cathode (1010) of the diode (1011) are connected via the capacitor (1007).
10), a current flows when the potential difference between the anode and the cathode exceeds the ON voltage of the diode, and the capacity (100
3) The charge is stored and the cathode side is boosted. Since a plurality of similar circuits are connected in series, the voltage is sequentially boosted at each stage,
The final voltage is generated at the output terminal (1008). The output has a capacity (10) so that power can be supplied stably to the circuit.
07) is connected. Boost diode is n-type MOSF
FIG. 11 shows a case where the ET (1101) is replaced. M
The gate and the drain of the OSFET are connected, and the gate and the drain are the anode, and the source is the cathode. The operation principle of this circuit is the same as that of FIG. 10, and is widely applied as a booster circuit.
【０００８】通常の電圧発生回路はここで説明したよう
に電源電圧から更に高い電圧を発生させるものである
が、非接触ＩＣタグに於いては電源電圧そのものの発生
が必要となる。このため従来の使用条件では顕在化しな
かった新たな問題が発生する。Although a normal voltage generating circuit generates a higher voltage from the power supply voltage as described herein, the non-contact IC tag needs to generate the power supply voltage itself. For this reason, a new problem occurs that has not become apparent under the conventional use conditions.
【０００９】図５、６、７を用いてこの問題点を説明す
る。図５は非接触ＩＣタグに適用する昇圧回路を２つの
ダイオード(５１),(５２)と容量(５３),(５４)で構成し
たものである。第１のダイオード(５１)のアノードは接
地されておりカソード(５７)に容量(５３)を介して高周
波信号(５５)が印加される。第２のダイオード(５２)の
カソード(５６)に電荷を蓄積する容量(５4)が接続され
る。高周波信号はディクソン型の昇圧回路でのクロック
の働きをする。接地電位を基準として昇圧を開始するこ
と、クロックが単相である点が異なるが、基本的な動作
はディクソン型の昇圧回路と同じである。ノード(５７)
の電圧が上昇すると第２のダイオード(５２)がオンにな
り、容量(５４)を充電する。ノード(５７)の電圧が下が
るとダイオード(５２)はオフ状態になる。更に電圧が下
がると第１のダイオード(５１)がオンとなりノード（５
７）の電位が低下するのを妨げる。ダイオードをｎ型Ｍ
ＯＳＦＥＴで構成すると図６の如き構成となる。先に述
べた様に非接触ＩＣタグでは０Ｖから昇圧動作がスター
トする。このため図８に示すような問題が生じる。図８
は図６中のｎ型ＭＯＳＦＥＴ(６１)の集積回路上での断
面図を示す。これは標準的な０．３５μｍＣＭＯＳプロ
セスを示しており、基板(１)はｐ型半導体で構成され、
表面にｐ型のウエルイオン打ち込み層(２)を形成し、ｐ
型ウエル層内にトランジスタを形成している。基板はコ
ンタクト層(６)を介して接地電位に固定される。ソース
(３)とゲート(５)は接地し、ドレイン(４)に容量を介し
て高周波信号が印加される。図中の電源(８２)は負の電
圧を発生しており、高周波信号が検波回路に印加されド
レインに不の電圧がかかった場合を示している。ドレイ
ン電圧が負になった場合、ＦＥＴのしきい電圧以下にな
るとＦＥＴがオンし、ドレインに印加された負電位を抑
圧する。ＦＥＴのしきい電圧はプロセス依存性があるが
通常0.6〜0.9Ｖに設定される。ドレインが負にバイアス
された場合はＦＥＴのみならずｎ型のドレイン電極(４)
と、ｐ型のウエル層によって形成される寄生接合ダイオ
ード(８１)もオン状態になる。先に「発明が解決しよう
とする課題」で述べたように接合ダイオードは少数キャ
リアの蓄積効果の影響で高周波信号には追随出来なくな
る。オン状態の接合ダイオードの等価回路は大きな容量
となる。このためドレインでの電圧振幅が減少し、昇圧
に十分な入力電圧振幅を得ることが困難になる。この現
象は従来のような電源電圧から更に高い電位を発生させ
る際には基板(ウエル層を含む)とドレイン不純物層の間
に十分大きな逆バイアスがかかっており問題にはならな
かった。この問題を解決するには接合ダイオードのオン
電圧よりもＦＥＴのしきい電圧を低く設定することが考
えられるが、通常のＣＭＯＳプロセスでは、製造条件に
よりしきい電圧の変動が約±0.15Ｖ存在する。この変動
は接合ダイオードのオン電圧とは相関が無く、２つの電
圧の関係を制御するのは困難である。またしきい電圧を
変動の影響を受けなくなるまで下げると、ドレインに正
の電圧がかかった状態でゲート電圧を０ＶにしてもＦＥ
Ｔが完全にオフ出来なくなる問題が生じる。This problem will be described with reference to FIGS. FIG. 5 shows a booster circuit applied to a non-contact IC tag, which is composed of two diodes (51) and (52) and capacitors (53) and (54). The anode of the first diode (51) is grounded, and the high frequency signal (55) is applied to the cathode (57) via the capacitor (53). A capacitor (54) for storing charges is connected to the cathode (56) of the second diode (52). The high-frequency signal functions as a clock in a Dickson type booster circuit. The difference is that boosting is started based on the ground potential and that the clock is single-phase, but the basic operation is the same as that of a Dickson type boosting circuit. Node (57)
Rises, the second diode (52) is turned on, and charges the capacitor (54). When the voltage of the node (57) decreases, the diode (52) is turned off. When the voltage further decreases, the first diode (51) turns on and the node (5)
7) prevents the potential from decreasing. Diode is n-type M
FIG. 6 shows a configuration using the OSFET. As described above, the step-up operation starts from 0 V in the non-contact IC tag. This causes a problem as shown in FIG. FIG.
FIG. 7 shows a cross-sectional view of the n-type MOSFET (61) in FIG. 6 on the integrated circuit. This shows a standard 0.35 μm CMOS process, wherein the substrate (1) is composed of a p-type semiconductor,
Forming a p-type well ion implanted layer (2) on the surface;
A transistor is formed in the mold well layer. The substrate is fixed at the ground potential via the contact layer (6). Source
(3) and the gate (5) are grounded, and a high-frequency signal is applied to the drain (4) via a capacitor. The power supply (82) in the drawing generates a negative voltage, and shows a case where a high-frequency signal is applied to the detection circuit and an improper voltage is applied to the drain. When the drain voltage becomes negative, when the voltage becomes equal to or lower than the threshold voltage of the FET, the FET is turned on and the negative potential applied to the drain is suppressed. Although the threshold voltage of the FET depends on the process, it is usually set to 0.6 to 0.9V. When the drain is negatively biased, not only the FET but also the n-type drain electrode (4)
Then, the parasitic junction diode (81) formed by the p-type well layer is also turned on. As described above in "Problems to be Solved by the Invention", the junction diode cannot follow a high-frequency signal due to the effect of the accumulation of minority carriers. The equivalent circuit of the on-state junction diode has a large capacitance. Therefore, the voltage amplitude at the drain decreases, and it becomes difficult to obtain an input voltage amplitude sufficient for boosting. This phenomenon did not pose a problem when a sufficiently high reverse bias was applied between the substrate (including the well layer) and the drain impurity layer when a higher potential was generated from the power supply voltage as in the prior art. To solve this problem, it is conceivable to set the threshold voltage of the FET lower than the ON voltage of the junction diode. However, in a normal CMOS process, the threshold voltage fluctuates about ± 0.15 V depending on the manufacturing conditions. . This variation has no correlation with the on-voltage of the junction diode, and it is difficult to control the relationship between the two voltages. Also, when the threshold voltage is lowered until it is no longer affected by the fluctuation, even if the gate voltage is set to 0 V while the positive voltage is applied to the drain, the FE
There is a problem that T cannot be completely turned off.
【００１０】そこで図１に示すような対策を施す。ここ
ではｎ型(７,９)とｐ型(８)のウエル層で交互にｎＭＯ
ＳＦＥＴを囲み、各ウエル層に高抵抗(１３)を介してバ
イアスを印加する。ＦＥＴ本体の基板電位取り出し口
(６)にも高抵抗を介して給電する。このときｐ型ウエル
層は接地電位にバイアスし、ｎ型ウエル層は昇圧回路の
出力端子に接続する。図では理解を助けるためにｐ型ウ
エル層に電池でバイアスを与えているがこれは集積回路
の外部電源を意味するのではなく集積回路内部で発生し
た正電位（５６）を示す。昇圧動作の初期においてはｎ
型ウエル層は接地電位にあり、昇圧と供に電位が上昇す
る。ＮＭＯＳＦＥＴの周りは互いに逆方向に接続された
接合ダイオードの直列接続を介して周辺のｐ型ウエル層
(１４)と接続される。このため昇圧の初期状態において
もウエル層を介して電流が流れることを阻止出来る。こ
の場合ＮＭＯＳＦＥＴ直下のｐ型ウエル層(２)と周辺の
ウエル層(１４)は抵抗率の大きな基板(１)を介して接続
される。標準的なＣＭＯＳプロセスではウエル層は約１
ｋΩ／□の抵抗率をもつ。これに対して基板にはおよそ
２桁以上大きな抵抗率を持つものの適用が可能である。
これにより基板を介する結合の抵抗(１５)を大きくする
ことが出来る。ウエル抵抗と基板抵抗の値によってガー
ドバンドの数、幅等を調整することで、ＮＭＯＳＦＥＴ
のドレイン(４)に負電位が印加され、ドレイン、ウエル
間に接合ダイオードのオン電圧がかかっても大きな電流
が流れないため寄生接合ダイオードによる特性劣化を低
減できる。Therefore, a countermeasure as shown in FIG. 1 is taken. Here, nMO (7, 9) and p-type (8)
A bias is applied to each well layer via the high resistance (13), surrounding the SFET. Substrate potential outlet for FET body
Power is also supplied to (6) via a high resistance. At this time, the p-type well layer is biased to the ground potential, and the n-type well layer is connected to the output terminal of the booster circuit. In the figure, the p-type well layer is biased by a battery for the sake of understanding, but this does not mean an external power supply of the integrated circuit but a positive potential (56) generated inside the integrated circuit. N at the beginning of the boost operation
The mold well layer is at the ground potential, and the potential rises with the boost. Around the NMOSFET, a peripheral p-type well layer is connected through a series connection of junction diodes connected in opposite directions.
Connected to (14). Therefore, even in the initial state of boosting, it is possible to prevent the current from flowing through the well layer. In this case, the p-type well layer (2) immediately below the NMOSFET and the peripheral well layer (14) are connected via the substrate (1) having a large resistivity. In a standard CMOS process, the well layer is about 1
It has a resistivity of kΩ / □. On the other hand, a substrate having a resistivity approximately two orders of magnitude or more is applicable.
Thereby, the resistance (15) of the coupling via the substrate can be increased. By adjusting the number and width of guard bands according to the values of well resistance and substrate resistance, NMOSFET
A negative potential is applied to the drain (4), and a large current does not flow even if an on-voltage of the junction diode is applied between the drain and the well, so that the characteristic deterioration due to the parasitic junction diode can be reduced.
【００１１】以上述べたように本実施例では図１に示す
ガードバンド付きＮＭＯＳＦＥＴを図６に示す電圧発生
回路に適用することで寄生接合ダイオードの動作を抑圧
し、高周波動作特性を改善するものである。ガードバン
ドの数は基板（１）の抵抗値に応じて適宜選択できる。As described above, in this embodiment, the operation of the parasitic junction diode is suppressed by applying the NMOSFET with guard band shown in FIG. 1 to the voltage generating circuit shown in FIG. is there. The number of guard bands can be appropriately selected according to the resistance value of the substrate (1).
【００１２】本発明の第２の実施例を図２、６、７、
９、１５を用いて説明する。図６に示した第１の実施例
の電圧発生回路ではｎ型ＭＯＳＦＥＴのみを使用してい
る。この場合容量（５４）に接続されるｎＭＯＳＦＥＴ
（６２）は基板、つまり図１中のｐ型ウエル層（２）を
接地しているため、基板バイアス効果により、発生電圧
（容量の電圧）が上がるにつれてしきい値電圧が増加
し、駆動能力が低下する。基板バイアス効果の影響を低
減するにはｐ型ＭＯＳＦＥＴの適用がふさわしい。図７
にｐ型ＭＯＳＦＥＴを適用した電圧発生回路を示す。ｐ
型ＭＯＳＦＥＴ（７１）のゲートとドレインを接続し、
ダイオードとして動作させる。ソースがアノードに対応
し、ゲートとドレインがカソードに対応する。ｐ型ＭＯ
ＳＦＥＴの基板（ｎ型ウエル層）は電源に固定するた
め、電源電圧が変化しても、基板バイアスは変化しない
ためしきい値電圧は常に一定に保たれ、高い駆動能力を
得られる。図９に図７中のｐ型ＭＯＳＦＥＴで構成した
ダイオードのデバイス構造を示し、ｐ型ＭＯＳＦＥＴを
適用した場合の問題点を示す。図９に示すｐ型ＭＯＳＦ
ＥＴは標準的な０．３５μｍＣＭＯＳプロセスで実現さ
れるものを示しており、基板(１)はｐ型半導体で構成さ
れ、表面にｎ型のウエルイオン打ち込み層(２１２)を形
成し、ｎ型ウエル層内にトランジスタを形成している。
ｎ型ウエル層はコンタクト層(２１６)を介して電源電位
（５６）に固定される。ドレイン(２１３)とゲート(２
１５)は互いに接続し、電源用の容量（５４）に接続
し、ソース(２１４)に容量を介して高周波信号が印加さ
れる。図中の電源(９２)は負の電圧を発生しており、高
周波信号が検波回路に印加されドレインに不の電圧がか
かった場合を示している。ソース電圧が電源電圧+ＦＥ
Ｔのしきい電圧以下になるとＦＥＴがオンし、ド電源容
量５４に電荷を供給する。ＦＥＴのしきい電圧はプロセ
ス依存性があるが通常0.6〜0.9Ｖに設定される。ソース
（２１４）が電源電圧以上ににバイアスされた場合はＭ
ＯＳＦＥＴ本体のみならずｐ型のソース電極(２１４)
と、ｎ型のウエル層によって形成される寄生接合ダイオ
ード(９１)もオン状態になる。寄生接合ダイオードの効
果を低減するために、第１の実施例で実施したようにｎ
ウエル層（２１２）に対して高抵抗（１１３）を介して
給電するとともにＦＥＴの周囲をｐ型ウエル層（２１
７，２１９）、ｎ型ウエル層（２１８）で交互に取り囲
む。周辺の各ウエル層への給電（１１０，１１１，１１
２）も高抵抗を介して行なう。ｎ型ウエル層（２１２）
に対して高抵抗（１１３）を介して給電することで寄生
接合ダイオード（９１）に流れる電流を抑圧し、ダイオ
ードの拡散容量の増加を抑制する。また周囲のウエル層
により周辺に生じる寄生容量を削減し、ｎウエル層の対
接地、対電源へのインピーダンスを高くすることで高周
波特性を改善する。図１、２の構造を持つｎ型ＭＯＳＦ
ＥＴ、ｐ型ＭＯＳＦＥＴを適用し、図７の電源発生回路
に0.35um標準ＣＭＯＳプロセスを適用して試作し、入力
電力に対する出力電圧を評価した結果を図１７に示す。
入力信号周波数は２.４５ＧＨｚであり、ｎＭＯＳ、ｐ
ＭＯＳ両ＦＥＴのゲート幅は240umとした。（１７０
１）は無負荷、（１７０２）は２０ｋΩ負荷、（１７０
３）は１０ｋΩ負荷である。２Ｖの発生に必要な信号電
力は２０ｋΩ負荷時に約５.５ｄＢｍであり、およそ１
Ｗの送信電力に対して１ｍ以上の距離で動作するもので
あり、十分実用に耐える見通しを得た。A second embodiment of the present invention will be described with reference to FIGS.
This will be described with reference to FIGS. In the voltage generating circuit of the first embodiment shown in FIG. 6, only an n-type MOSFET is used. In this case, the nMOSFET connected to the capacitor (54)
In (62), since the substrate, that is, the p-type well layer (2) in FIG. 1 is grounded, the threshold voltage increases as the generated voltage (voltage of the capacitance) increases due to the substrate bias effect, and the driving capability Decrease. In order to reduce the influence of the body bias effect, it is appropriate to use a p-type MOSFET. FIG.
Shows a voltage generation circuit to which a p-type MOSFET is applied. p
Connecting the gate and the drain of the MOSFET (71),
Operate as a diode. The source corresponds to the anode, and the gate and drain correspond to the cathode. p-type MO
Since the substrate of the SFET (the n-type well layer) is fixed to the power supply, even if the power supply voltage changes, the substrate bias does not change, so that the threshold voltage is always kept constant, and high driving capability can be obtained. FIG. 9 shows a device structure of a diode constituted by the p-type MOSFET in FIG. 7, and shows a problem when the p-type MOSFET is applied. P-type MOSF shown in FIG.
ET indicates that realized by a standard 0.35 μm CMOS process. The substrate (1) is made of a p-type semiconductor, and an n-type well ion implanted layer (212) is formed on the surface, and the n-type well is formed. A transistor is formed in the layer.
The n-type well layer is fixed at the power supply potential (56) via the contact layer (216). Drain (213) and gate (2
15) are connected to each other, connected to a power supply capacitor (54), and a high frequency signal is applied to the source (214) via the capacitor. The power supply (92) in the drawing generates a negative voltage, and shows a case where a high-frequency signal is applied to the detection circuit and an improper voltage is applied to the drain. Source voltage is power supply voltage + FE
When the voltage falls below the threshold voltage of T, the FET is turned on, and charges are supplied to the power supply capacitor 54. Although the threshold voltage of the FET depends on the process, it is usually set to 0.6 to 0.9V. If the source (214) is biased above the power supply voltage, M
OSFET body as well as p-type source electrode (214)
Then, the parasitic junction diode (91) formed by the n-type well layer is also turned on. In order to reduce the effect of the parasitic junction diode, as described in the first embodiment, n
Power is supplied to the well layer (212) via the high resistance (113), and a p-type well layer (21) is formed around the FET.
7, 219) and the n-type well layer (218). Power supply to each peripheral well layer (110, 111, 11)
2) is also performed through a high resistance. n-type well layer (212)
Is supplied through the high resistance (113) to suppress the current flowing through the parasitic junction diode (91), thereby suppressing an increase in the diffusion capacitance of the diode. Further, the parasitic capacitance generated in the periphery by the surrounding well layer is reduced, and the high-frequency characteristics are improved by increasing the impedance of the n-well layer to the ground and the power supply. N-type MOSF having the structure of FIGS.
FIG. 17 shows a result of evaluating a power supply circuit of FIG. 7 by applying a 0.35 μm standard CMOS process to the power supply generation circuit shown in FIG.
The input signal frequency is 2.45 GHz, nMOS, p
The gate width of both MOS FETs was 240 μm. (170
1) No load, (1702) 20 kΩ load, (170)
3) is a 10 kΩ load. The signal power required to generate 2 V is about 5.5 dBm at a load of 20 kΩ, and is about 1 dB.
It operates at a distance of 1 m or more with respect to the transmission power of W, and it is expected that it will be sufficiently practical.
【００１３】図１２を用いて第３の実施例を説明する。
これは図４で示した電源用（４０５）と信号検出用（４
０６）の２つの電圧発生回路を第２の実施例で示したｎ
ＭＯＳＦＥＴ（１２０１）（１２０３）、ｐＭＯＳＦＥ
Ｔ（１２０２）（１２０４）で構成したものである。信
号検出用電圧発生回路では信号に応答するために容量
（１２１３）と並列に抵抗（１２１４）を接続し、一定
時間で蓄積された電荷を放電する。これにより受信する
振幅変調信号（４１３）よりエンベロープを検出し、後
続の増幅器（図４中（４０１））への出力（１２１５）
とする。電源用電圧発生回路には回路に電流を供給して
も電圧が下がらないように十分大きな容量（１２０８）
を接続する。２つの電圧発生回路はそれぞれ共通のアン
テナから容量を介して信号を受ける。容量を介すること
で２つの電圧発生回路の干渉を低減する。質問器（３１
４）への返答は０，１信号をＣＭＯＳインバータ回路
（１２１１）を介してｐ型ＭＯＳＦＥＴのドレインとゲ
ートを結線したダイオード（１２１０）に印加すること
で実行する。インバータの出力が１つまり“Ｈｉｇｈ”
状態ではＭＯＳＦＥＴによるダイオード（１２１０）は
インバータを介して電源電位（１２０９）に接続され
る。つまり電源発生回路のｐ型ＭＯＳＦＥＴダイオード
（１２０２）に対して並列に接続され、電源用容量（１
２０８）に電荷の蓄積をする機能を持つ。逆にインバー
タの出力が０つまり“Ｌｏｗ”状態では、電圧発生回路
の中間ノード（１２１６）のインピーダンスを下げるこ
とで質問器（３１４）から見た反射係数を変化させるこ
とで行なう。従来の方法では図に示すようにＦＥＴ（４
１２）にて接続されたノードのインピーダンスを制御し
ている。これに対して本従来例では返答のためのドライ
バ用ＦＥＴをゲートとドレインを接続した、ダイオード
構造で構成することで、無返答時に電源用容量への充電
を行ない効率を高めている。A third embodiment will be described with reference to FIG.
This is for power supply (405) and signal detection (4
06) of the two voltage generating circuits n shown in the second embodiment.
MOSFET (1201) (1203), pMOSFE
T (1202) (1204). In the signal detection voltage generation circuit, a resistor (1214) is connected in parallel with the capacitor (1213) in order to respond to the signal, and the accumulated charge is discharged for a predetermined time. As a result, the envelope is detected from the received amplitude modulation signal (413) and output to a subsequent amplifier ((401) in FIG. 4) (1215).
And The power supply voltage generating circuit has a sufficiently large capacity (1208) so that the voltage does not decrease even if a current is supplied to the circuit.
Connect. Each of the two voltage generating circuits receives a signal from a common antenna via a capacitor. The interference between the two voltage generating circuits is reduced by using the capacitor. Interrogator (31
The response to 4) is executed by applying the 0 and 1 signals to the diode (1210) connecting the drain and the gate of the p-type MOSFET via the CMOS inverter circuit (1211). If the output of the inverter is 1, that is, "High"
In this state, the MOSFET diode (1210) is connected to the power supply potential (1209) via the inverter. That is, it is connected in parallel to the p-type MOSFET diode (1202) of the power supply generation circuit, and
208) has a function of accumulating charges. Conversely, when the output of the inverter is 0, that is, in a "Low" state, the impedance is reduced by lowering the impedance of the intermediate node (1216) of the voltage generating circuit to change the reflection coefficient viewed from the interrogator (314). In the conventional method, as shown in FIG.
12) controls the impedance of the connected node. On the other hand, in this conventional example, the driver FET for reply is configured by a diode structure in which the gate and the drain are connected to each other, so that the capacity for the power supply is charged when there is no reply, thereby increasing the efficiency.
【００１４】本発明の第４の実施例を図１３、１４を用
いて説明する。本実施例はＳＯＩ構造のＭＯＳＦＥＴを
適用した場合の実施例である。図１３にＳＯＩ構造のｎ
型ＭＯＳＦＥＴの断面図を示す。ＳＯＩ構造の特徴はウ
エル層（２）が絶縁物で囲まれている点にある。絶縁物
（１３０２）は例えばＳｉＯ2（二酸化珪素）であり、
酸素イオン打ち込み技術や張り合わせ技術で形成され
る。絶縁物（１３０３）は例えばトレンチアイソレーシ
ョン技術で形成され、ＳｉＯ2（二酸化珪素）等で構成
される。このようにＳＯＩ構造ではウエル層が基板から
絶縁されているため、ウエルの給電部（６）を抵抗（１
３）を介して接地することで、寄生接合ダイオード（８
１）の動作を抑圧することが出来る。図１４はＳＯＩ構
造のｐ型ＭＯＳＦＥＴの断面図である。ｎ型ＭＯＳＦＥ
Ｔの場合と同様ウエル給電（１６）に直列に抵抗（１１
３）を接続することで寄生ダイオード（９１）の動作を
抑圧できる。このようにＳＯＩ構造をもつＣＭＯＳプロ
セスを適用した場合はウエル層の給電を、抵抗を介して
与えるだけで他の実施例同様の効果が得られる。A fourth embodiment of the present invention will be described with reference to FIGS. This embodiment is an embodiment in which a MOSFET having an SOI structure is applied. FIG. 13 shows n of the SOI structure.
1 shows a cross-sectional view of a type MOSFET. The SOI structure is characterized in that the well layer (2) is surrounded by an insulator. The insulator (1302) is, for example, SiO2 (silicon dioxide),
It is formed by an oxygen ion implantation technique or a bonding technique. The insulator (1303) is formed by, for example, a trench isolation technique and is made of SiO2 (silicon dioxide) or the like. As described above, since the well layer is insulated from the substrate in the SOI structure, the power supply section (6) of the well is connected to the resistance (1).
By grounding via 3), the parasitic junction diode (8
The operation of 1) can be suppressed. FIG. 14 is a sectional view of a p-type MOSFET having an SOI structure. n-type MOSFE
As in the case of T, a resistor (11) is connected in series to the well feed (16).
By connecting 3), the operation of the parasitic diode (91) can be suppressed. When the CMOS process having the SOI structure is applied as described above, the same effect as in the other embodiments can be obtained only by supplying the power to the well layer through the resistor.
【００１５】本発明の第５の実施例を図１５，１６を用
いて説明する。この実施例は金属半導体接合ダイオード
（ＳＢＤ）を適用した場合に関するものである。電圧発
生回路では、ダイオードがオン状態に遷移する電圧（オ
ン電圧）が低いと、容易に直流電圧を発生できる。ＳＢ
Ｄのオン電圧はｐ型半導体と金属の接合によるダイオー
ドが、ｎ型半導体と金属の接合によるダイオードに比べ
て低くなる傾向にあり、効率の良い電圧発生回路実現の
ためにはｐ型ＳＢＤによる構成が望ましい。ところが現
在ＣＭＯＳプロセスで広く適用されているｐ型基板上で
ｐ型ＳＢＤを２個使用して電圧発生回路を構成すると、
図１５に示すように、２つのダイオード（１５０１）
（１５０２）のアノードがともにｐ型ウエル層（２）上
に形成されるため、短絡（１５０３）され、正常な動作
が困難になる。そこで図１６に示すように第１の実施例
同様、ガードバンド（１６０１）を挿入することで、ウ
エル層上での短絡を防ぐ。この場合、２つのＳＢＤのア
ノード間は基板抵抗（１６０２）で接続されるが、高基
板抵抗の採用、ガードバンド幅の増加により、十分影響
を低減した設計が可能となる。本実施例には第４の実施
例で示した。ＳＯＩ構造を適用しても有効である。A fifth embodiment of the present invention will be described with reference to FIGS. This embodiment relates to a case where a metal-semiconductor junction diode (SBD) is applied. The voltage generation circuit can easily generate a DC voltage when the voltage at which the diode transitions to the ON state (ON voltage) is low. SB
The on-voltage of D tends to be lower in a diode formed by a junction of a p-type semiconductor and a metal than in a diode formed by a junction of an n-type semiconductor and a metal. Is desirable. However, when a voltage generating circuit is configured using two p-type SBDs on a p-type substrate widely used in a CMOS process at present,
As shown in FIG. 15, two diodes (1501)
Since both the anodes of (1502) are formed on the p-type well layer (2), a short circuit (1503) occurs and normal operation becomes difficult. Therefore, as shown in FIG. 16, a short circuit on the well layer is prevented by inserting a guard band (1601) as in the first embodiment. In this case, the anodes of the two SBDs are connected by the substrate resistance (1602). However, by adopting a high substrate resistance and increasing the guard band width, a design with sufficiently reduced influence can be realized. This embodiment is shown in the fourth embodiment. It is effective to apply the SOI structure.
【００１６】[0016]
【発明の効果】本発明により特殊なプロセスを適用する
ことなく、ＭＯＳＦＥＴのみを用いるだけで、寄生接合
ダイオードの影響を受けることの無い高周波動作可能な
電圧発生回路を実現できる。図１、２の構造を持つｎ型
ＭＯＳＦＥＴ、ｐ型ＭＯＳＦＥＴを適用し、図７の電源
発生回路について0.35um標準ＣＭＯＳプロセスを適用し
て試作し、入力電力に対する出力電圧を評価した結果を
図１７に示す。入力信号周波数は２.４５ＧＨｚであ
り、ｎＭＯＳ、ｐＭＯＳ両ＦＥＴのゲート幅は240umと
した。（１７０１）は無負荷、（１７０２）は２０ｋΩ
負荷、（１７０３）は１０ｋΩ負荷である。（１７０
４）は高周波用単体ショットキーダイオードで同じ回路
を構成し１０ｋΩの抵抗を駆動した測定結果である。２
Ｖの発生に必要な信号電力は２０ｋΩ負荷時に約５．５
ｄＢｍであり、およそ１Ｗの送信電力に対して１ｍ以上
の距離で動作するものであり、十分実用に耐える見通し
を得ている。According to the present invention, it is possible to realize a voltage generating circuit capable of operating at a high frequency without being affected by a parasitic junction diode by using only a MOSFET without applying a special process. The n-type MOSFET and the p-type MOSFET having the structure shown in FIGS. 1 and 2 are applied, the power supply generation circuit shown in FIG. 7 is prototyped by applying a 0.35 μm standard CMOS process, and the result of evaluating the output voltage with respect to the input power is shown in FIG. Shown in The input signal frequency was 2.45 GHz, and the gate width of both nMOS and pMOS FETs was 240 μm. (1701) is no load, (1702) is 20 kΩ
Load (1703) is a 10 kΩ load. (170
4) is a measurement result obtained by forming the same circuit with a single high-frequency Schottky diode and driving a 10 kΩ resistor. 2
The signal power required to generate V is approximately 5.5 at a load of 20 kΩ.
It operates at a distance of 1 m or more with respect to a transmission power of about 1 W, and is expected to be sufficiently practical.
【図１】本発明の第１の実施例を適用したｎ型ＭＯＳＦ
ＥＴ。FIG. 1 shows an n-type MOSF to which a first embodiment of the present invention is applied.
ET.
【図２】本発明の第２の実施例を適用したｐ型ＭＯＳＦ
ＥＴ。FIG. 2 shows a p-type MOSF to which a second embodiment of the present invention is applied.
ET.
【図３】物流タグシステムの１例。FIG. 3 shows an example of a distribution tag system.
【図４】タグ構成図。FIG. 4 is a diagram showing a configuration of a tag.
【図５】ダイオードで構成した電圧発生回路。FIG. 5 is a voltage generation circuit including diodes.
【図６】ｎ型ＭＯＳＦＥＴで構成した電圧発生回路。FIG. 6 is a diagram showing a voltage generating circuit constituted by an n-type MOSFET.
【図７】ｎ型とｐ型ＭＯＳＦＥＴで構成した電圧発生回
路。FIG. 7 is a voltage generation circuit composed of n-type and p-type MOSFETs.
【図８】ｎ形ＭＯＳＦＥＴにおける寄生接合ダイオード
の誤動作。FIG. 8 shows a malfunction of a parasitic junction diode in an n-type MOSFET.
【図９】ｐ型MOSFETにおける寄生接合ダイオードの誤動
作。FIG. 9 shows a malfunction of a parasitic junction diode in a p-type MOSFET.
【図１０】ダイオードで構成したディクソン型昇圧回
路。FIG. 10 shows a Dickson-type booster circuit composed of a diode.
【図１１】MOSFETで構成したディクソン型昇圧回路。FIG. 11 shows a Dickson type booster circuit composed of a MOSFET.
【図１２】タグ向け電圧発生回路。FIG. 12 shows a voltage generation circuit for a tag.
【図１３】ｎ型ＳＯＩＣＭＯＳ適用例。FIG. 13 shows an application example of an n-type SOICMOS.
【図１４】ｐ型ＳＯＩＣＭＯＳ適用例。FIG. 14 is an example of a p-type SOICMOS application.
【図１５】ｐ型ショットキーバリアダイオードで構成し
た電圧発生回路の問題点。FIG. 15 is a problem of a voltage generation circuit including a p-type Schottky barrier diode.
【図１６】ガードバンド追加による対策。FIG. 16 shows a countermeasure by adding a guard band.
【図１７】ｎ型とｐ型ＭＯＳＦＥＴで構成した電圧発生
回路特性。FIG. 17 shows the characteristics of a voltage generation circuit composed of n-type and p-type MOSFETs.
（１） ｐ型サブストレート基板、 （２）（１１）ｐ型ウエル拡散層 （３）ｎ型ＭＯＳＦＥＴのソース電極 （４）ｎ型ＭＯＳＦＥＴのドレイン電極 （５）ｎ型ＭＯＳＦＥＴのゲート電極 （６）ｐ型ウエル給電用拡散層 （７）（９）ｎ型ウエル拡散層 （８）ｐ型ウエル拡散層 （１０）（１２）ｎ型ウエル給電用拡散層 （１３）抵抗 （１４）基板抵抗 （８１）寄生接合ダイオード （５７）ノード （１１０）（１１２）ｐ型ウエル給電用拡散層 （１１１）ｎ型ウエル給電用拡散層 （１１３）抵抗 （２１２）（２１８）ｎ型ウエル拡散層 （２１３）ｐ型ＭＯＳＦＥＴのドレイン電極 （２１４）ｐ型ＭＯＳＦＥＴのソース電極 （２１５）ｐ型ＭＯＳＦＥＴのゲート電極 （２１６）ｎ型ウエル給電用拡散層 （２１７）（２１９）ｐ型ウエル拡散層 （９１）寄生ダイオード （３０１）コントローラ （３０２）符号化器、（３０３）フィルタ、（３０４）
変調器 （３０５）電力増幅器、（３０６）分波器、（３０７）
増幅器 （３０８）復調器、（３０９）復号器、（３１０）アン
テナ （３１１）タグ、（３１２）荷物、（３１３）ベルトコ
ンベア （３１４）無線部、（３１５）質問器 （４０１）増幅器、（４０２）クロック生成回路、復調
器 （４０３）論理回路、（４０４）メモリ、 （４０５）電源用検波回路（電圧発生回路） （４０６）信号用検波回路（電圧発生回路） （４０７）（４０８）（４１０）ダイオード （４１１）（４０９）容量、（４１１）抵抗、 （４１２）ドライバ用電界効果トランジスタ （４１３）振幅変調されたＲＦ信号 （４１４）アンテナ （５５）入力、（５６）出力、（５１）（５２）ダイオ
ード （５３）（５４）容量 （６１）（６２）ｎ型ＭＯＳＦＥＴ （７１）ｐ型ＭＯＳＦＥＴ （８２）負電位、（９２）正電位 （１００１）電源電圧、（１００２）（１０１１）ダイ
オード （１００３）寄生容量、（１００４）（１００７）容量 （１００５）（１００６）２相クロック端子 （１００８）電圧出力端子 （１００９）アノード、（１０１０）カソード （１１０１）ｎ型ＭＯＳＦＥＴ （１１０２）ｎ型ＭＯＳＦＥＴのバックゲート （１２０１）（１２０３）ｎ型ＭＯＳＦＥＴダイオード （１２０２）（１２０４）ｐ型ＭＯＳＦＥＴダイオード （１２０５）ＲＦ信号入力、 （１２０６）（１２０７）（１２０８）（１２１３）容
量 （１２０９）電源電圧出力 （１２１０）ｐ型ＭＯＳＦＥＴダイオード （１２１１）インバータ回路 （１２１２）信号入力、（１２１４）抵抗 （１２１５）信号出力、（１２１６）中間ノード （１３０２）（１３０３）絶縁物 （１５０１）（１５０２）金属半導体ダイオード （１５０３）短絡経路 （１６０１）ガードバンド、（１６０２）基板寄生抵抗 （１７０１）出力無負荷測定値 （１７０２）２０ｋΩ負荷測定値 （１７０３）１０ｋΩ負荷測定値。(1) p-type substrate substrate, (2) (11) p-type well diffusion layer (3) n-type MOSFET source electrode (4) n-type MOSFET drain electrode (5) n-type MOSFET gate electrode (6) P-type well power supply diffusion layer (7) (9) N-type well diffusion layer (8) P-type well diffusion layer (10) (12) N-type well power supply diffusion layer (13) Resistance (14) Substrate resistance (81) ) Parasitic junction diode (57) Node (110) (112) Diffusion layer for p-type well feeding (111) Diffusion layer for n-type well feeding (113) Resistance (212) (218) N-type well diffusion layer (213) p (214) Source electrode of p-type MOSFET (215) Gate electrode of p-type MOSFET (216) Diffusion layer for feeding n-type well (217) (219) Expansion of p-type well (91) Parasitic diode (301) Controller (302) Encoder, (303) Filter, (304)
Modulator (305) power amplifier, (306) duplexer, (307)
Amplifier (308) Demodulator, (309) Decoder, (310) Antenna (311) Tag, (312) Luggage, (313) Belt Conveyor (314) Radio Unit, (315) Interrogator (401) Amplifier, (402) ) Clock generation circuit, demodulator (403) Logic circuit, (404) Memory, (405) Power detection circuit (Voltage generation circuit) (406) Signal detection circuit (Voltage generation circuit) (407) (408) (410) ) Diode (411) (409) Capacitance, (411) Resistance, (412) Driver Field Effect Transistor (413) Amplitude Modulated RF Signal (414) Antenna (55) Input, (56) Output, (51) ( 52) diode (53) (54) capacitance (61) (62) n-type MOSFET (71) p-type MOSFET (82) negative potential, (92) positive potential ( (001) power supply voltage, (1002) (1011) diode (1003) parasitic capacitance, (1004) (1007) capacitance (1005) (1006) two-phase clock terminal (1008) voltage output terminal (1009) anode, (1010) cathode (1101) n-type MOSFET (1102) n-type MOSFET back gate (1201) (1203) n-type MOSFET diode (1202) (1204) p-type MOSFET diode (1205) RF signal input, (1206) (1207) (1208) ) (1213) Capacitance (1209) Power supply voltage output (1210) P-type MOSFET diode (1211) Inverter circuit (1212) Signal input, (1214) Resistance (1215) Signal output, (1216) Intermediate node (1302) (1303) Insulation (1501) (1502) metal-semiconductor diode (1503) short-circuit path (1601) guard bands, (1602) substrate parasitic resistance (1701) Output unloaded measurements (1702) 20 k [Omega load measures (1703) 10 k.OMEGA load measures.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 福井 宗利 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 志田 雅昭 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 齋藤 武志 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 Ｆターム(参考） 5F032 AC04 CA03 CA14 CA15 CA17 CA20 5F048 AA07 AB08 AB10 AC03 AC04 AC10 BA01 BA16 BE03 BF17 BH04 BH05 ──────────────────────────────────────────────────続 き Continuing from the front page (72) Inventor Munetoshi Fukui 3-16-1, Shinmachi, Ome-shi, Tokyo Inside the Device Development Center, Hitachi, Ltd. Takeshi Saito, Hitachi, Ltd. (72) Inventor Takeshi Saito 1-280, Higashi-Koigakubo, Kokubunji, Tokyo 5F032 AC04 CA03 CA14 CA15 CA17 CA20 5F048 AA07 AB08 AB10 AC03 AC04 AC10 BA01 BA16 BE03 BF17 BH04 BH05
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11107541AJP2000299440A (en) | 1999-04-15 | 1999-04-15 | Field effect transistor and integrated voltage generation circuit using the same |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11107541AJP2000299440A (en) | 1999-04-15 | 1999-04-15 | Field effect transistor and integrated voltage generation circuit using the same |
| Publication Number | Publication Date |
|---|---|
| JP2000299440Atrue JP2000299440A (en) | 2000-10-24 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11107541APendingJP2000299440A (en) | 1999-04-15 | 1999-04-15 | Field effect transistor and integrated voltage generation circuit using the same |
| Country | Link |
|---|---|
| JP (1) | JP2000299440A (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100359782C (en)* | 2002-03-13 | 2008-01-02 | 塞利斯半导体公司 | Rectifier utilizing a grounded antenna |
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