【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置の製造
方法、特にＤＲＡＭの円筒型キャパシタの製造工程を簡
略化した半導体装置の製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a method of manufacturing a semiconductor device in which a manufacturing process of a cylindrical capacitor of a DRAM is simplified.
【０００２】[0002]
【従来の技術】最近のＤＲＡＭ（Dynamic Random Acces
s Memory）、特に６４メガビットＤＲＡＭ（以下、「６
４ＭＤ」という。）はシュリンク化が進み、これに伴い
キャパシタ容量の確保が困難となってきた。次世代品で
はさらにキャパシタの容量増大が必要になると考えられ
る。一方、従来の６４ＭＤの製造方法、特にＤＲＡＭの
円筒型キャパシタの製造方法では厚膜粗面化処理方法を
用いているが、この方法は、円筒型キャパシタの製造工
程だけでも工程数が多く、複雑なプロセスフローとなっ
ている。2. Description of the Related Art Recent DRAMs (Dynamic Random Acceses)
s Memory), especially a 64 megabit DRAM (hereinafter referred to as “6
4MD ". In the case of), shrinking has progressed, and accordingly, it has become difficult to secure capacitor capacity. It is considered that the next-generation product will require a further increase in the capacity of the capacitor. On the other hand, in the conventional method of manufacturing 64MD, particularly in the method of manufacturing a cylindrical capacitor of a DRAM, a thick film roughening treatment method is used. Process flow.
【０００３】図３８は、従来の円筒形キャパシタにおけ
るストレージノード（Storage Node: ＳＮ）の構造上面
図を示し、図３９ないし図５０は、従来の円筒型キャパ
シタにおけるＳＮの一部の製造工程断面図を示す。図３
８から図５０において同一の符号は同一の部分を示すた
め、同一の符号に関する説明は省略する。図３８におい
て、符号３８３はＳｉ基板（不図示）上のトランスファ
ーゲート（transfer gate: ＴＧ）、３８２はＴＧ３８
３等のＴＧ枠付け、３９５はポリビットＰＢ（配線）、
ＢＣはビットラインコンタクト、ＳＣはＳＮコンタクト
を示す。以下の図３９ないし図５０では各図が（Ａ）と
（Ｂ）とに分かれているが、各々（Ａ）の方の図は、図
３８に示されるＡ１とＡ２との間の断面図（以下、「横
割り図」という。）を示し、（Ｂ）の方の図は、図３８
に示されるＢ１とＢ２との間の断面図（以下、「縦割り
図」という。）を示す。図３９（Ａ）、（Ｂ）は、ＴＧ
３８３とＴＧ３８４とのウェーハに酸化膜（ＴＧとＰＢ
間との間用）３８０を形成した状態を示す。図４０
（Ａ）は、酸化膜３８０の上に酸化膜（ＰＢとＳＮとの
間用）３９０を形成した状態を示す。図４０（Ｂ）に示
されるように、ＰＢ配線３９５、３９７は二層のＷＳｉ
とポリシリコン膜とからなっている。図４１（Ａ）、
（Ｂ）に示すように、酸化膜３９０上にＳＮ直接コンタ
クト（以下、「ＳＮ直コン」という。）のフォトレジス
ト４００でエッチングパターンを形成する。次に図４２
（Ａ）、（Ｂ）に示すように、酸化膜ドライエッチング
によりエッチングパターンに沿ってエッチングを行う。
この場合、ホール径４１２は約０．１μｍ必要であり、
ホールの深さ４１４は約１μｍ必要である。酸化膜３８
０、３９０のドライエッチング時にＣＦ系のガスを用い
る結果として、注入されたＣと基板Ｓｉとが結合してＳ
ｉＣの変質層になると考えられている。この変質層はダ
メージ層４１０と呼ばれ、ＳＮ直コンの抵抗値を上げて
しまうため、ダウンフローエッチャによるケミカルドラ
イエッチング（ＣＤＥ）工程処理を行い除去される。上
述のようにＳＮ直コンでは、ホール径４１２が０．１μ
ｍ、ホールの深さ４１４が１μｍという微細なサイズを
必要とするという問題があり、さらにダメージ層４１０
をケミカルドライエッチング（Chemical Dry Etching :
ＣＤＥ）工程により除去するための余分な工程を必要
とするという問題があった。図４３（Ａ）、（Ｂ）に示
すように、フォトレジスト４００除去後、酸化膜３９０
上にポリシリコン膜４２０を形成する。次に、図４４
（Ａ）、（Ｂ）に示すように、このポリシリコン膜４２
０をエッチバックしてポリプラグ４３０を形成する。さ
らに図４５（Ａ）、（Ｂ）に示すように、ポリプラグ４
３０と酸化膜３９０との上にポリシリコン膜（ＳＮ用）
４４０を形成し、次に図４６（Ａ）、（Ｂ）に示すよう
に、このポリシリコン膜（ＳＮ用）４４０の上にフォト
レジスト膜４５０によりエッチングパターンを形成し
て、図４７（Ａ）、（Ｂ）に示すように、酸化膜４４０
までエッチングする。図４８（Ａ）、（Ｂ）に示すよう
に、枠付け処理によりＳＮ円筒の内面用枠付部４７２を
酸化膜４４０の表面に作成する。このＳＮ円筒の内面用
枠付部４７２の上にネガ型フォトレジスト４７０により
エッチングパターンを形成する。図４９（Ａ）、（Ｂ）
にエッチング後の状態を示す。ネガ型フォトレジスト４
７０を除去した後、図５０（Ａ）、（Ｂ）に示すよう
に、円筒型のＳＮが作成される。FIG. 38 is a top view of the structure of a storage node (Storage Node: SN) in a conventional cylindrical capacitor, and FIGS. 39 to 50 are cross-sectional views showing a part of the manufacturing process of the SN in the conventional cylindrical capacitor. Is shown. FIG.
8 to 50, the same reference numerals denote the same parts, and a description of the same reference numerals will be omitted. 38, reference numeral 383 denotes a transfer gate (TG) on a Si substrate (not shown), and 382 denotes a TG 38.
3 is TG frame, 395 is polybit PB (wiring),
BC indicates a bit line contact, and SC indicates an SN contact. Each of FIGS. 39 to 50 below is divided into (A) and (B), and each of the figures in (A) is a sectional view (A1 and A2) shown in FIG. Hereinafter, this is referred to as a “horizontal split diagram”), and FIG.
1 shows a cross-sectional view between B1 and B2 shown in FIG. FIGS. 39A and 39B show TGs.
Oxide film (TG and PB) on 383 and TG384 wafers
This shows a state in which a gap 380 is formed. FIG.
(A) shows a state in which an oxide film (for use between PB and SN) 390 is formed on oxide film 380. As shown in FIG. 40B, the PB wirings 395 and 397 are formed of two layers of WSi.
And a polysilicon film. FIG. 41 (A),
As shown in FIG. 3B, an etching pattern is formed on the oxide film 390 with a photoresist 400 having an SN direct contact (hereinafter, referred to as an “SN direct connector”). Next, FIG.
As shown in (A) and (B), etching is performed along an etching pattern by dry etching of an oxide film.
In this case, the hole diameter 412 needs to be about 0.1 μm,
The hole depth 414 needs to be about 1 μm. Oxide film 38
As a result of using a CF-based gas at the time of dry etching of 0, 390, the injected C and the substrate Si are combined to form S
It is considered to be an altered layer of iC. This altered layer is called a damaged layer 410 and increases the resistance value of the SN direct connector. Therefore, it is removed by performing a chemical dry etching (CDE) process using a downflow etcher. As described above, in the SN direct converter, the hole diameter 412 is 0.1 μm.
and the hole depth 414 needs to be as fine as 1 μm.
Chemical Dry Etching:
There is a problem that an extra step for removing by the CDE) step is required. As shown in FIGS. 43A and 43B, after removing the photoresist 400, the oxide film 390 is formed.
A polysilicon film 420 is formed thereon. Next, FIG.
(A) and (B), the polysilicon film 42
0 is etched back to form a poly plug 430. Further, as shown in FIGS. 45A and 45B, the poly plug 4
Polysilicon film (for SN) on 30 and oxide film 390
440 is formed, and then, as shown in FIGS. 46A and 46B, an etching pattern is formed by a photoresist film 450 on the polysilicon film (for SN) 440, and FIG. As shown in FIG.
Etch until As shown in FIGS. 48A and 48B, a framed portion 472 for the inner surface of the SN cylinder is formed on the surface of the oxide film 440 by a frame forming process. An etching pattern is formed on the inner framed portion 472 of the SN cylinder by using a negative photoresist 470. FIG. 49 (A), (B)
Shows the state after etching. Negative photoresist 4
After removing 70, a cylindrical SN is created as shown in FIGS. 50 (A) and 50 (B).
【０００４】[0004]
【発明が解決しようとする課題】上述のように、従来の
６４ＭＤの製造方法においては微細なサイズのホールを
必要とするという問題があり、この微細なサイズのため
の重ね合わせマージンを確保するためには、高価な高精
度ステッパー、ハーフトーンマスク等を用いる必要があ
るという問題があった。重ね合わせマージンを確保する
ためにはホール径の縮小プロセスも必要であり、その結
果コンタクト径が小さくなりコンタクト抵抗が増加する
という問題があった。さらに、ダメージ層を除去するた
めの余分な工程が必要であり、高段差ができるためＢＰ
ＴＥＯＳ（ＢＰテトラエトキシオルソシラン）等の平坦
化プロセスが必要であり、工程数が増加するという問題
があった。そこで、本発明の目的は、上記問題を解決す
るためになされたものであり、同一マスクを再使用し
て、重ね合わせマージンを確保するための高解像度の工
程を不要とする簡略化フローを用いることにより、高価
な高精度ステッパー、ハーフトーンマスク等を用いず、
工程数の少ない半導体装置の製造方法を提供することに
ある。As described above, the conventional 64MD manufacturing method has a problem that a hole of a minute size is required. To secure an overlapping margin for the minute size, Has a problem that an expensive high-precision stepper, a halftone mask, or the like must be used. In order to secure the overlay margin, a process of reducing the hole diameter is also required, and as a result, there has been a problem that the contact diameter is reduced and the contact resistance is increased. Further, an extra step for removing the damaged layer is required, and a high step is formed.
A planarization process such as TEOS (BP tetraethoxyorthosilane) is required, and there is a problem that the number of steps is increased. Therefore, an object of the present invention is to solve the above-described problem, and uses a simplified flow that reuses the same mask and eliminates the need for a high-resolution process for securing an overlay margin. By using expensive high-precision steppers and halftone masks,
An object of the present invention is to provide a method for manufacturing a semiconductor device having a small number of steps.
【０００５】[0005]
【課題を解決するための手段】この発明の半導体装置の
製造方法は、枠付け部を有する複数のトランスファーゲ
ートをシリコン基板上に形成する工程と、前記複数のト
ランスファーゲート間にホールを有する形状で、層間絶
縁用の酸化膜を前記複数のトランスファーゲートおよび
前記ホール上に亘って形成する工程と、前記枠付け部を
含む範囲まで前記シリコン基板とコンタクト可能なエッ
チングパターンを、ストレージノード・マスクを用いて
ポジ型フォトレジストにより前記酸化膜上に形成する第
１エッチングパターン形成工程と、エッチング時間を前
記ホールの底の前記酸化膜の厚さ分に設定して、前記酸
化膜を前記エッチングパターンに沿ってドライエッチン
グする第１ドライエッチング工程と、前記酸化膜上に厚
膜ポリシリコン膜を形成する工程と、前記エッチングパ
ターンを、前記ストレージノード・マスクを再度用いて
ポジ型フォトレジストにより前記厚膜ポリシリコン膜上
に形成する第２エッチングパターン形成工程と、エッチ
ング時間を、前記厚膜ポリシリコン膜と前記第１ドライ
エッチング工程の結果形成された前記シリコン基板上の
ダメージ層とを合わせた厚さ分に設定して、前記厚膜ポ
リシリコン膜と前記ダメージ層とを前記エッチングパタ
ーンに沿って一括してドライエッチングする第２ドライ
エッチング工程と、前記ストレージノード・マスクを用
いたエッチングパターンを、ネガ型フォトレジストによ
り前記厚膜ポリシリコン膜上に形成する第３エッチング
パターン形成工程と、前記第３エッチングパターン形成
工程により形成されたエッチングパターンに沿って、前
記厚膜ポリシリコン膜をポリシリコン異方性エッチング
によりドライエッチングすることによりストレージノー
ドを形成する第３ドライエッチング工程とを備えたもの
である。ここで、この発明の半導体装置の製造方法は、
前記第２ドライエッチング工程の後に、前記厚膜ポリシ
リコン膜上に粗面化処理を行う工程をさらに備え、前記
第３エッチングパターン形成工程は、粗面化処理された
前記厚膜ポリシリコン膜上に前記ストレージノード・マ
スクを用いたエッチングパターンをネガ型フォトレジス
トにより形成し、前記第３ドライエッチング工程は、粗
面化処理された前記厚膜ポリシリコン膜を前記第３エッ
チングパターン形成工程により形成されたエッチングパ
ターンに沿って、ポリシリコン異方性エッチングにより
ドライエッチングすることによりストレージノードを形
成することができるものである。A method of manufacturing a semiconductor device according to the present invention comprises the steps of forming a plurality of transfer gates having a framed portion on a silicon substrate, and forming a plurality of transfer gates having holes between the plurality of transfer gates. Forming an oxide film for interlayer insulation over the plurality of transfer gates and the holes, and using a storage node mask to form an etching pattern capable of contacting the silicon substrate to a range including the framing portion. Forming a first etching pattern on the oxide film using a positive photoresist, and setting an etching time to the thickness of the oxide film at the bottom of the hole, thereby forming the oxide film along the etching pattern. A first dry etching step of dry etching by etching, and a thick polysilicon film on the oxide film. Forming a second etching pattern on the thick polysilicon film with a positive photoresist using the storage node mask again by using the storage node mask. The thickness of the silicon film and the damage layer on the silicon substrate formed as a result of the first dry etching process are set to a total thickness, and the thick polysilicon film and the damage layer are formed along the etching pattern. A second dry etching step of collectively dry etching, a third etching pattern forming step of forming an etching pattern using the storage node mask on the thick polysilicon film with a negative photoresist, The etching pattern formed in the third etching pattern forming step Along over down, the thick polysilicon film of polysilicon anisotropic etching is that a third dry etching step of forming a storage node by dry etching. Here, the method for manufacturing a semiconductor device according to the present invention includes:
After the second dry etching step, the method further includes a step of performing a surface roughening process on the thick polysilicon film, and the third etching pattern forming step includes a step of forming a rough surface on the roughened thick polysilicon film. An etching pattern using the storage node mask is formed by a negative photoresist, and the third dry etching step forms the roughened thick polysilicon film by the third etching pattern forming step. The storage node can be formed by performing dry etching by polysilicon anisotropic etching along the etched pattern.
【０００６】この発明の半導体装置の製造方法は、枠付
け部を有する複数のトランスファーゲートをシリコン基
板上に作成する工程と、前記複数のトランスファーゲー
ト間にホールを有する形状で、層間絶縁用の酸化膜を前
記複数のトランスファーゲートおよび前記ホール上に亘
って形成する工程と、前記枠付け部を含む範囲まで前記
シリコン基板とコンタクト可能なエッチングパターン
を、ストレージノード・マスクを用いてポジ型フォトレ
ジストにより前記酸化膜上に形成する第１エッチングパ
ターン形成工程と、エッチング時間を前記ホールの底の
前記酸化膜の厚さ分に設定して、前記酸化膜を前記エッ
チングパターンに沿ってドライエッチングする第１ドラ
イエッチング工程と、前記第１ドライエッチング工程の
結果形成された前記シリコン基板上のダメージ層をケミ
カルドライエッチングして除去するダメージ層除去工程
と、前記酸化膜上に厚膜ポリシリコン膜を形成する工程
と、前記エッチングパターンを、前記ストレージノード
・マスクを再度用いてポジ型フォトレジストにより前記
厚膜ポリシリコン膜上に形成する第２エッチングパター
ン形成工程と、前記第２エッチングパターン形成工程に
より形成された前記ポジ型フォトレジストの表面に枠付
けを行う工程と、エッチング時間を前記厚膜ポリシリコ
ン膜の厚さ分より少なく設定し、前記ホールの底に前記
厚膜ポリシリコン膜を残して、枠付けを行った前記エッ
チングパターンに沿って前記厚膜ポリシリコン膜をドラ
イエッチングする第２ドライエッチング工程と、前記ス
トレージノード・マスクを用いたエッチングパターン
を、ネガ型フォトレジストにより前記厚膜ポリシリコン
膜上に形成する第３エッチングパターン形成工程と、前
記第３エッチングパターン形成工程により形成された前
記ネガ型フォトレジストの表面に枠付けを行う工程と、
前記枠付けを行う工程により形成された枠付けを行った
エッチングパターンに沿って、前記厚膜ポリシリコン膜
をポリシリコン異方性エッチングによりドライエッチン
グすることによりストレージノードを形成する第３ドラ
イエッチング工程とを備えたものである。According to a method of manufacturing a semiconductor device of the present invention, a plurality of transfer gates each having a framed portion are formed on a silicon substrate; A step of forming a film over the plurality of transfer gates and the holes, and an etching pattern capable of contacting the silicon substrate up to a range including the framing portion by a positive photoresist using a storage node mask. Forming a first etching pattern on the oxide film, and performing a dry etching of the oxide film along the etching pattern by setting an etching time to a thickness of the oxide film at the bottom of the hole. A dry etching step and the first dry etching step A damage layer removing step of removing the damaged layer on the silicon substrate by chemical dry etching, a step of forming a thick polysilicon film on the oxide film, and the etching pattern using the storage node mask again. Forming a second etching pattern on the thick polysilicon film using a positive photoresist, forming a frame on the surface of the positive photoresist formed by the second etching pattern, and etching. The time is set to be less than the thickness of the thick polysilicon film, and the thick polysilicon film is formed along the etching pattern that has been framed, leaving the thick polysilicon film at the bottom of the hole. A second dry etching step for dry etching, and an etching using the storage node mask. A third etching pattern forming step of forming an etching pattern on the thick polysilicon film using a negative photoresist, and framing the surface of the negative photoresist formed by the third etching pattern forming step. Process and
A third dry etching step of forming a storage node by dry-etching the thick polysilicon film by polysilicon anisotropic etching in accordance with the framed etching pattern formed by the frame-forming step It is provided with.
【０００７】この発明の半導体装置の製造方法は、枠付
け部を有する複数のトランスファーゲートをシリコン基
板上に作成する工程と、前記複数のトランスファーゲー
ト間にホールを有する形状で、層間絶縁用の酸化膜を前
記複数のトランスファーゲートおよび前記ホール上に亘
って形成する工程と、前記枠付け部を含む範囲まで前記
シリコン基板とコンタクト可能なエッチングパターン
を、ストレージノード・マスクを用いてポジ型フォトレ
ジストにより前記酸化膜上に形成する第１エッチングパ
ターン形成工程と、エッチング時間を前記ホールの底に
存する前記酸化膜の厚さ分に設定して、前記酸化膜を前
記エッチングパターンに沿ってドライエッチングする第
１ドライエッチング工程と、前記第１ドライエッチング
工程の結果形成された前記シリコン基板上のダメージ層
をケミカルドライエッチングして除去するダメージ層除
去工程と、エッチングストッパー膜を前記酸化膜上に形
成する工程と、前記エッチングストッパー膜上に厚膜ポ
リシリコン膜を形成する工程と、前記エッチングパター
ンを、前記ストレージノード・マスクを再度用いてポジ
型フォトレジストにより前記厚膜ポリシリコン膜上に形
成する第２エッチングパターン形成工程と、前記第２エ
ッチングパターン形成工程により形成された前記ポジ型
フォトレジストの表面に枠付けを行う工程と、エッチン
グ時間を、前記エッチングストッパー膜まで前記厚膜ポ
リシリコン膜を選択的にエッチングできるように設定し
て、前記厚膜ポリシリコン膜を枠付けを行った前記エッ
チングパターンに沿ってドライエッチングする第２ドラ
イエッチング工程と、前記ストレージノード・マスクを
用いたエッチングパターンを、ネガ型フォトレジストに
より前記厚膜ポリシリコン膜上に形成する第３エッチン
グパターン形成工程と、前記第３エッチングパターン形
成工程により形成された前記ネガ型フォトレジストの表
面に枠付けを行う工程と、前記枠付けを行う工程により
形成された枠付けを行ったエッチングパターンに沿っ
て、前記厚膜ポリシリコン膜をポリシリコン異方性エッ
チングによりドライエッチングすることによりストレー
ジノードを形成する第３ドライエッチング工程とを備え
たものである。ここで、この発明の半導体装置の製造方
法は、前記第２ドライエッチング工程の後に、前記厚膜
ポリシリコン膜上に粗面化処理を行う工程をさらに備
え、前記第３エッチングパターン形成工程は、粗面化処
理された前記厚膜ポリシリコン膜上に前記ストレージノ
ード・マスクを用いたエッチングパターンをネガ型フォ
トレジストにより形成し、前記第３ドライエッチング工
程は、粗面化処理された前記厚膜ポリシリコン膜を前記
枠付けを行う工程により形成された枠付けを行ったエッ
チングパターンに沿って、ポリシリコン異方性エッチン
グによりドライエッチングすることによりストレージノ
ードを形成することができるものである。According to a method of manufacturing a semiconductor device of the present invention, a plurality of transfer gates each having a framed portion are formed on a silicon substrate; A step of forming a film over the plurality of transfer gates and the holes, and an etching pattern capable of contacting the silicon substrate up to a range including the framing portion by a positive photoresist using a storage node mask. A first etching pattern forming step of forming on the oxide film, and a dry etching of the oxide film along the etching pattern by setting an etching time to a thickness of the oxide film existing at the bottom of the hole. 1 dry etching step and the first dry etching step A step of removing a damaged layer on the silicon substrate by chemical dry etching, a step of forming an etching stopper film on the oxide film, and a step of forming a thick polysilicon film on the etching stopper film A second etching pattern forming step of forming the etching pattern on the thick polysilicon film with the positive photoresist using the storage node mask again, and the second etching pattern forming step. A step of forming a frame on the surface of the positive photoresist and an etching time are set so that the thick polysilicon film can be selectively etched up to the etching stopper film, and the thick polysilicon film is framed. Dry etch along the etched pattern A second dry etching step, a third etching pattern forming step of forming an etching pattern using the storage node mask on the thick polysilicon film using a negative photoresist, and a third etching pattern forming step. A step of framing the surface of the negative photoresist formed by the step and a step of forming the thick polysilicon film along the etching pattern formed by the framing formed by the step of performing the framing. And a third dry etching step of forming a storage node by dry etching by anisotropic etching. Here, the method of manufacturing a semiconductor device according to the present invention further includes a step of performing a roughening treatment on the thick polysilicon film after the second dry etching step, wherein the third etching pattern forming step includes: An etching pattern using the storage node mask is formed on the roughened polysilicon film by using a negative photoresist, and the third dry etching step includes the roughened thick film. A storage node can be formed by dry etching by polysilicon anisotropic etching along a framed etching pattern formed in the frame forming step of the polysilicon film.
【０００８】この発明の半導体装置の製造方法は、枠付
け部を有する複数のトランスファーゲートをシリコン基
板上に作成する工程と、複数の前記トランスファーゲー
トの各々の上に層間絶縁用の酸化膜を形成する工程と、
前記酸化膜上にノンドープポリシリコン膜を形成する工
程と、前記枠付け部を含む範囲まで前記シリコン基板と
コンタクト可能なエッチングパターンを、ストレージノ
ード・マスクを用いてポジ型フォトレジストにより前記
ノンドープポリシリコン膜上に形成する第１エッチング
パターン形成工程と、前記第１エッチングパターン形成
工程により形成された前記ポジ型フォトレジストの表面
に枠付けを行う工程と、エッチング時間を、前記複数の
トランスファーゲート間のホールの底に前記ノンドープ
ポリシリコン膜が残るように設定して、前記ノンドープ
ポリシリコン膜を枠付けを行った前記エッチングパター
ンに沿ってドライエッチングする第１ドライエッチング
工程と、前記ノンドープポリシリコン膜、前記酸化膜お
よび前記ホールの底のノンドープポリシリコン膜上に薄
膜ポリシリコン膜を形成する工程と、前記ストレージノ
ード・マスクを用いたエッチングパターンを、ネガ型フ
ォトレジストにより前記薄膜ポリシリコン膜上に形成す
る第２エッチングパターン形成工程と、前記第２エッチ
ングパターン形成工程により形成された前記ネガ型フォ
トレジストの表面に枠付けを行う工程と、前記枠付けを
行う工程により形成された枠付けを行ったエッチングパ
ターンに沿って、前記薄膜ポリシリコン膜をポリシリコ
ン異方性エッチングによりドライエッチングすることに
よりストレージノードを形成する第２ドライエッチング
工程とを備えたものである。According to a method of manufacturing a semiconductor device of the present invention, a plurality of transfer gates having a framed portion are formed on a silicon substrate, and an oxide film for interlayer insulation is formed on each of the plurality of transfer gates. The process of
Forming a non-doped polysilicon film on the oxide film; and etching the non-doped polysilicon film with a positive photoresist using a storage node mask to form an etching pattern capable of contacting the silicon substrate up to a range including the framing portion. Forming a first etching pattern on the film, framing the surface of the positive photoresist formed by the first etching pattern forming step, and setting an etching time between the plurality of transfer gates. A first dry etching step of setting the non-doped polysilicon film to remain at the bottom of the hole and dry-etching the non-doped polysilicon film along the etching pattern in which the non-doped polysilicon film is framed; Of the oxide film and the hole Forming a thin-film polysilicon film on the non-doped polysilicon film, and forming a second etching pattern on the thin-film polysilicon film by using a negative photoresist to form an etching pattern using the storage node mask. Forming a frame on the surface of the negative photoresist formed by the second etching pattern forming step, and forming the thin film along the framed etching pattern formed by the step of forming the frame. A second dry etching step of forming a storage node by dry-etching the polysilicon film by polysilicon anisotropic etching.
【０００９】この発明の半導体装置の製造方法は、枠付
け部を有する複数のトランスファーゲートをシリコン基
板上に作成する工程と、複数の前記トランスファーゲー
トの各々の上に層間絶縁用の酸化膜を形成する工程と、
エッチングストッパー膜を前記酸化膜上および前記複数
のトランスファーゲート間のホール上に形成する工程
と、前記エッチングストッパー膜上にノンドープポリシ
リコン膜を形成する工程と、前記枠付け部を含む範囲ま
で前記シリコン基板とコンタクト可能なエッチングパタ
ーンを、ストレージノード・マスクを用いてポジ型フォ
トレジストにより前記ノンドープポリシリコン膜上に形
成する第１エッチングパターン形成工程と、前記第１エ
ッチングパターン形成工程により形成された前記ポジ型
フォトレジストの表面に枠付けを行う工程と、エッチン
グ時間を、前記エッチングストッパー膜まで前記ノンド
ープポリシリコン膜を選択的にエッチングできるように
設定して、前記ノンドープポリシリコン膜を枠付けを行
った前記エッチングパターンに沿ってドライエッチング
する第１ドライエッチング工程と、前記ノンドープポリ
シリコン膜および前記エッチングストッパー膜上に薄膜
ポリシリコン膜を形成する工程と、前記ストレージノー
ド・マスクを用いたエッチングパターンを、ネガ型フォ
トレジストにより前記薄膜ポリシリコン膜上に形成する
第２エッチングパターン形成工程と、前記第２エッチン
グパターン形成工程により形成された前記ネガ型フォト
レジストの表面に枠付けを行う工程と、前記枠付けを行
う工程により形成された枠付けを行ったエッチングパタ
ーンに沿って、前記薄膜ポリシリコン膜をポリシリコン
異方性エッチングによりドライエッチングすることによ
りストレージノードを形成する第２ドライエッチング工
程とを備えたものである。ここで、この発明の半導体装
置の製造方法は、前記第１ドライエッチング工程の後
に、前記薄膜ポリシリコン膜上に粗面化処理を行う工程
をさらに備え、前記第２エッチングパターン形成工程
は、粗面化処理された前記薄膜ポリシリコン膜上に前記
ストレージノード・マスクを用いたエッチングパターン
をネガ型フォトレジストにより形成し、前記第２ドライ
エッチング工程は、粗面化処理された前記薄膜ポリシリ
コン膜を前記枠付けを行う工程により形成された枠付け
を行ったエッチングパターンに沿って、ポリシリコン異
方性エッチングによりドライエッチングすることにより
ストレージノードを形成することができるものである。
また、この発明の半導体装置の製造方法は、前記エッチ
ングストッパー膜の膜厚は、３０ｎｍ〜１５０ｎｍとす
ることができるものである。また、この発明の半導体装
置の製造方法は、前記フォトレジスト枠付部の膜厚は、
２５０Å〜１５００Å（１Å＝１０-10ｍ＝０．１ｎ
ｍ）とすることができるものである。また、この発明の
半導体装置の製造方法は、前記ストレージノードの厚さ
は、５０ｎｍ〜３００ｎｍとすることができるものであ
る。According to a method of manufacturing a semiconductor device of the present invention, a plurality of transfer gates having a framed portion are formed on a silicon substrate, and an oxide film for interlayer insulation is formed on each of the plurality of transfer gates. The process of
Forming an etching stopper film on the oxide film and a hole between the plurality of transfer gates; forming a non-doped polysilicon film on the etching stopper film; and A first etching pattern forming step of forming an etching pattern capable of contacting with the substrate on the non-doped polysilicon film with a positive photoresist using a storage node mask; and forming the first etching pattern forming step by the first etching pattern forming step. A step of forming a frame on the surface of the positive photoresist and an etching time are set so that the non-doped polysilicon film can be selectively etched up to the etching stopper film, and the non-doped polysilicon film is framed. The said etching A first dry etching step of dry-etching along the turn, a step of forming a thin-film polysilicon film on the non-doped polysilicon film and the etching stopper film, and a negative-type etching pattern using the storage node mask. Forming a second etching pattern on the thin-film polysilicon film using a photoresist, forming a frame on the surface of the negative photoresist formed by the second etching pattern forming step, A second dry etching step of forming a storage node by dry-etching the thin-film polysilicon film by polysilicon anisotropic etching along a framed etching pattern formed by the performing step. It is. Here, the method of manufacturing a semiconductor device of the present invention further includes a step of performing a roughening process on the thin polysilicon film after the first dry etching step, and the second etching pattern forming step includes An etching pattern using the storage node mask is formed on the surface-treated thin film polysilicon film by using a negative photoresist, and the second dry etching step includes forming the surface-treated thin film polysilicon film. Is dry-etched by polysilicon anisotropic etching in accordance with the framed etching pattern formed in the step of forming a frame, whereby a storage node can be formed.
Further, in the method of manufacturing a semiconductor device according to the present invention, the thickness of the etching stopper film may be 30 nm to 150 nm. Further, in the method for manufacturing a semiconductor device according to the present invention, the thickness of the photoresist framed portion may be:
250Å1500Å (1Å = 10-10 m = 0.1n
m). In the method for manufacturing a semiconductor device according to the present invention, the thickness of the storage node can be set to 50 nm to 300 nm.
【００１０】[0010]
【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態を詳細に説明する。Embodiments of the present invention will be described below in detail with reference to the drawings.
【００１１】実施の形態１.図１から図３および図５か
ら図１０は、本発明の実施の形態１における円筒型キャ
パシタ（ＳＮ）の製造工程断面図を示し、図４はＳＮ直
コンのフォトレジスト開口部を示す。図１から図１０に
おいて同一の符号は同一の部分を示すため、同一の符号
に関する説明は省略する。図１に示すように、Ｓｉ基板
１６上にトランスファーゲート（transfer gate:ＴＧ）
１０および１２を作成する。ＴＧ１０、１２の作成方法
は従来の作成方法と同様である。このＴＧ１０、１２上
に層間絶縁用の酸化膜１４を形成する。酸化膜１４とし
ては、最近の傾向では、熱シンターで平坦化するための
枚葉式のＢＰＴＥＯＳ膜を形成する例があるが、本実施
の形態１では従来の拡散炉によるＴＥＯＳ（テトラエト
キシオルソシラン）膜を形成する。Embodiment 1 FIGS. 1 to 3 and FIGS. 5 to 10 are sectional views showing a manufacturing process of a cylindrical capacitor (SN) according to Embodiment 1 of the present invention, and FIG. 4 illustrates a photoresist opening. 1 to 10, the same reference numerals denote the same parts, and a description of the same reference numerals will be omitted. As shown in FIG. 1, a transfer gate (TG) is formed on a Si substrate 16.
Create 10 and 12. The method of creating the TGs 10 and 12 is the same as the conventional method. An oxide film 14 for interlayer insulation is formed on the TGs 10 and 12. As the oxide film 14, there is an example in which a single-wafer-type BPTEOS film for flattening by a thermal sinter is formed according to a recent tendency. ) Form a film.
【００１２】図２に示すように、マスクを用いた写真製
版処理により、酸化膜１４上に最小寸法が０．３０μｍ
程度のＳＮ直コンのフォトレジスト２０でエッチングパ
ターンを形成する。ＴＧ枠付部４０と位置４２との間
は、ほぼ酸化膜１４の膜厚分だけ離れている。図４は、
このときのエッチングパターンと下構造のＴＧ１０、１
２配線との位置関係を示す平面図である。図４に示すよ
うに、本実施の形態１で形成することができるエッチン
グパターンは、基板Ｓｉ１６とコンタクト可能な範囲４
４をＴＧ枠付け部４０に収まる程度まで採ることができ
る。As shown in FIG. 2, a minimum dimension of 0.30 μm is formed on oxide film 14 by photolithography using a mask.
An etching pattern is formed with a photoresist 20 having a direct SN connection. The TG frame attaching portion 40 and the position 42 are separated from each other by substantially the thickness of the oxide film 14. FIG.
At this time, the etching pattern and the lower structure TG10, 1
It is a top view which shows the positional relationship with two wirings. As shown in FIG. 4, the etching pattern that can be formed in the first embodiment has a range 4 that can make contact with the substrate Si16.
4 can be taken to the extent that it can be accommodated in the TG framing section 40.
【００１３】図３に示すように、酸化膜ドライエッチン
グによりエッチングパターンに沿って下地酸化膜１４と
選択的にエッチングを行う。このとき、エッチング時間
をホール底の酸化膜１４の厚さ分と設定することによ
り、ホールに０．０５μｍ程度のズレが生じている場合
であっても基板Ｓｉ１６とのコンタクトを採ることがで
きる。ＴＧ１０、１２上の絶縁も十分確保することがで
きる。以下、このようなエッチングのことをセミセルフ
アラインコンタクト（semi self-aligned contact）ド
ライエッチングという。その後フォトレジスト２０を除
去する際に、酸化膜１４のドライエッチング時にCF系の
ガスを用いる結果として、注入されたＣと基板Ｓｉとが
結合してＳｉＣの変質層になると考えられている。この
変質層はダメージ層３０と呼ばれ、１００Å程度の深さ
まで形成される。ダメージ層３０はＳＮ直コンの抵抗値
を上げてしまうため除去する必要があるが、本実施の形
態１ではこのダメージ層３０を直ちには除去せず、次工
程に進む。As shown in FIG. 3, the underlying oxide film 14 is selectively etched along with the etching pattern by oxide film dry etching. At this time, by setting the etching time to be equal to the thickness of the oxide film 14 at the bottom of the hole, it is possible to make contact with the substrate Si16 even when the hole is displaced by about 0.05 μm. Insulation on the TGs 10 and 12 can be sufficiently ensured. Hereinafter, such etching is referred to as semi self-aligned contact dry etching. Then, when the photoresist 20 is removed, it is considered that as a result of using CF-based gas at the time of dry etching of the oxide film 14, the injected C and the substrate Si are combined to form an altered layer of SiC. This altered layer is called a damaged layer 30 and is formed to a depth of about 100 °. The damaged layer 30 needs to be removed because it increases the resistance value of the SN direct connector. However, in the first embodiment, the damaged layer 30 is not immediately removed and proceeds to the next step.
【００１４】図５に示すように、ＳＮ直コンを開口した
後、この酸化膜１４上に８０００Åの厚膜ポリシリコン
膜５０を形成する。次に、図６に示すように、前回ＳＮ
直コンのエッチングパターンを作成する際に用いたマス
クを再度用いて、厚膜ポリシリコン膜５０上にフォトレ
ジスト６０を形成する。このＳＮ直コンのエッチングパ
ターンは同一膜上に形成するため重ね合わせを正確に採
ることができる。さらに、ＴＧ１０、１２の側壁が酸化
膜で絶縁されているため、０．１μｍ程度のズレに対し
て十分マージンがあると考えられる。[0015] As shown in FIG. 5, after opening the SN direct capacitor, a 8000 ° thick polysilicon film 50 is formed on oxide film 14. Next, as shown in FIG.
A photoresist 60 is formed on the thick polysilicon film 50 again using the mask used for forming the etching pattern of the direct connection. Since the etching pattern of the SN direct connector is formed on the same film, it is possible to accurately perform the overlapping. Further, since the side walls of the TGs 10 and 12 are insulated by the oxide film, it is considered that there is a sufficient margin for a deviation of about 0.1 μm.
【００１５】図７に示すように、ポリシリコン異方性エ
ッチングによりエッチングパターンに沿ってエッチング
を行う。このとき厚膜ポリシリコン膜５０とＳｉ基板１
６のダメージ層３０とを合わせた厚さ分のエッチング時
間を設定することにより、一度のポリシリコンドライエ
ッチング工程でダメージ層３０の除去を行うことができ
る。符号７０はダメージ層３０が除去されたことを示し
ている。この時、基板Ｓｉ１６を１００μｍ程度までエ
ッチングしても、デバイス性能上は問題がないため十分
なエッチングマージンが採れる。As shown in FIG. 7, etching is performed along an etching pattern by polysilicon anisotropic etching. At this time, the thick polysilicon film 50 and the Si substrate 1
By setting the etching time corresponding to the total thickness of the damaged layer 30 and the sixth damaged layer 30, the damaged layer 30 can be removed by a single polysilicon dry etching step. Reference numeral 70 indicates that the damaged layer 30 has been removed. At this time, even if the substrate Si16 is etched to about 100 μm, there is no problem in device performance, so that a sufficient etching margin can be obtained.
【００１６】図８に示すように、厚膜ポリシリコン膜５
０上に粗面度２．０（１．５〜２．５)程度の粗面化処
理を行う。粗面化処理は枚葉式減圧ＣＶＤ装置（不図
示）を用いて行うことができる。粗面化処理を行った厚
膜ポリシリコン膜５０を、図８では薄膜粗面化処理膜
（ポリシリコン膜）８０で示す。ここで粗面度とは、Ｓ
Ｎを粗面化した場合の容量／ＳＮを粗面化しない場合の
容量をいう。As shown in FIG. 8, a thick polysilicon film 5 is formed.
Then, a surface roughening process of about 2.0 (1.5 to 2.5) is performed on 0. The surface roughening treatment can be performed using a single-wafer type low-pressure CVD apparatus (not shown). The thick polysilicon film 50 that has been subjected to the surface roughening process is shown as a thin film roughened film (polysilicon film) 80 in FIG. Here, the roughness is S
The capacitance when N is roughened / the capacitance when SN is not roughened.
【００１７】図９に示すように、粗面化処理膜８０上に
ＳＮマスクを用いてフォトレジスト９０によりエッチン
グパターンを形成する。次に、図１０に示すように、厚
膜ポリシリコン膜５０をポリシリコン異方性エッチング
によりエッチングパターンに沿ってドライエッチングす
る。その後、フォトレジスト９０を除去して、円筒型キ
ャパシタ（ＳＮ）１００を得る。As shown in FIG. 9, an etching pattern is formed on the surface-roughened film 80 by using a photoresist 90 using an SN mask. Next, as shown in FIG. 10, the thick polysilicon film 50 is dry-etched along the etching pattern by polysilicon anisotropic etching. Thereafter, the photoresist 90 is removed to obtain a cylindrical capacitor (SN) 100.
【００１８】以上より、実施の形態１によれば、ホール
径の最小寸法が０．３０μｍ程度ですむため、従来のホ
ール径４１２が０．１μｍ必要であるのと比較して最小
寸法に余裕があり、ホール径縮小プロセスも不要であ
る。本実施の形態１ではホール径に０．０５μｍ程度の
ズレが生じていても基板Ｓｉとのコンタクト等を採るこ
とができるため、従来、重ね合わせマージン確保のため
に必要であった高価な高精度ステッパーは不要である。
本実施の形態１では、ＳＮ直コンの抵抗値を上げてしま
うダメージ層３０の除去を厚膜ポリシリコン膜５０のエ
ッチングと一括して行うために、従来ダメージ層３０を
除去するために用いていたダウンフローエッチャによる
ＣＤＥ工程が不要となる。As described above, according to the first embodiment, since the minimum dimension of the hole diameter is only about 0.30 μm, there is a margin in the minimum dimension as compared with the conventional case where the hole diameter 412 is 0.1 μm. Yes, no hole diameter reduction process is required. In the first embodiment, even if there is a deviation of about 0.05 μm in the hole diameter, contact with the substrate Si or the like can be taken, so that expensive high precision conventionally required for securing the overlay margin is used. No stepper is required.
In the first embodiment, since the removal of the damaged layer 30 which increases the resistance value of the SN direct connector is performed at the same time as the etching of the thick polysilicon film 50, the conventional method is used for removing the damaged layer 30. This eliminates the need for a CDE process using a downflow etcher.
【００１９】実施の形態１では酸化膜１４として従来の
拡散炉によるＴＥＯＳ膜を形成したが、最近の傾向であ
る熱シンターで平坦化するための枚葉式のＢＰＴＥＯＳ
膜を形成する場合であっても、本実施の形態１で説明さ
れた簡略化製造フローを実施できる。さらに、図８ない
し図１０に示された粗面化処理を行わない場合であって
も、本実施の形態１で説明された簡略化製造フローを実
施できる。In the first embodiment, a TEOS film formed by a conventional diffusion furnace is formed as the oxide film 14, but a single-wafer BPTEOS for flattening by a thermal sinter, which is a recent trend.
Even when a film is formed, the simplified manufacturing flow described in the first embodiment can be performed. Further, even when the surface roughening process shown in FIGS. 8 to 10 is not performed, the simplified manufacturing flow described in the first embodiment can be performed.
【００２０】実施の形態２．図１１から図１９は、本発
明の実施の形態２における円筒型キャパシタの製造工程
断面図を示す。図１１から図１９において同一の符号は
同一の部分を示すため、同一の符号に関する説明は省略
する。図１１に示すように、Ｓｉ基板１６上にトランス
ファーゲート（transfer gate: ＴＧ）１０および１２
を作成する。ＴＧ１０、１２の作成方法は従来の作成方
法と同様である。このＴＧ１０、１２上に層間絶縁用の
酸化膜１１０を形成する。酸化膜１１０としては、最近
の傾向では、熱シンターで平坦化するための枚葉式のＢ
ＰＴＥＯＳ膜を形成する例があるが、本実施の形態２で
は従来の拡散炉によるＴＥＯＳ（テトラエトキシオルソ
シラン）膜を形成する。Embodiment 2 11 to 19 are sectional views showing manufacturing steps of the cylindrical capacitor according to the second embodiment of the present invention. 11 to 19, the same reference numerals denote the same parts, and a description of the same reference numerals will be omitted. As shown in FIG. 11, transfer gates (TGs) 10 and 12 are formed on an Si substrate 16.
Create The method of creating the TGs 10 and 12 is the same as the conventional method. An oxide film 110 for interlayer insulation is formed on the TGs 10 and 12. As the oxide film 110, a recent trend is that a single-wafer B
Although there is an example of forming a PTEOS film, in the second embodiment, a TEOS (tetraethoxyorthosilane) film is formed by a conventional diffusion furnace.
【００２１】図１２に示すように、マスクを用いた写真
製版処理により、酸化膜１１０上に最小寸法が０．２０
μｍ程度のＳＮ直コンのフォトレジスト２０でエッチン
グパターンを形成する。次に、図１３に示すように、酸
化膜ドライエッチングによりエッチングパターンに沿っ
て下地酸化膜１１０と選択的にエッチングを行う。この
とき、エッチング時間をホール底の酸化膜１１０の厚さ
分と設定することにより、ホールに０．０５μｍ程度の
ズレが生じている場合であっても基板Ｓｉ１６とのコン
タクトを採ることができる。ＴＧ１０、１２上の絶縁も
十分確保することができる。その後フォトレジスト２０
を除去する際に、酸化膜１１０のドライエッチング時に
ＣＦ系のガスを用いる結果として、注入されたＣと基板
Ｓｉとが結合してＳｉＣの変質層になると考えられてい
る。この変質層はダメージ層１３０と呼ばれ、１００Å
程度の深さまで形成される。ダメージ層３０はＳＮ直コ
ンの抵抗値を上げてしまうため、従来のダウンフローエ
ッチャによるケミカルドライエッチング（ＣＤＥ）工程
処理を行い除去する。As shown in FIG. 12, a photolithography process using a mask has a minimum dimension of 0.20 mm on oxide film 110.
An etching pattern is formed by using a photoresist 20 of a SN direct connection of about μm. Next, as shown in FIG. 13, the underlying oxide film 110 is selectively etched along with the etching pattern by oxide film dry etching. At this time, by setting the etching time to be equal to the thickness of the oxide film 110 at the bottom of the hole, a contact with the substrate Si16 can be taken even if the hole has a deviation of about 0.05 μm. Insulation on the TGs 10 and 12 can be sufficiently ensured. Then the photoresist 20
It is considered that, as a result of using a CF-based gas at the time of dry etching of the oxide film 110 when removing the oxide film 110, the injected C and the substrate Si are combined to form an altered layer of SiC. This altered layer is called a damage layer 130 and has a thickness of 100 °.
It is formed to a depth of the order. Since the damage layer 30 increases the resistance value of the SN direct connector, it is removed by performing a chemical dry etching (CDE) process using a conventional downflow etcher.
【００２２】図１４に示すように、ＳＮ直コンを開口し
た後、この酸化膜１１０上に８０００Åの厚膜ポリシリ
コン膜１４０を形成する。図１５に示すように、前回Ｓ
Ｎ直コンのエッチングパターンを作成する際に用いたマ
スクを再度用いて、厚膜ポリシリコン膜１４０上にＳＮ
のエッチングパターンをポジ型フォトレジスト１５５に
より形成する。このＳＮ直コンのエッチングパターンは
同一膜上に形成するため重ね合わせを正確に採ることが
できる。さらに、ＴＧ１０、１２の側壁が酸化膜で絶縁
されているため、０．１μｍ程度のズレに対して十分マ
ージンがあると考えられる。このとき、写真製版後にポ
ジ型フォトレジスト１５５の枠付けプロセス(以下、
「ＲＥＬＡＣＳプロセス」または「ＲＥＬＡＣＳ処理」
という。)を行う。このＲＥＬＡＣＳ処理では、フォト
レジスト１５５の表面のみに選択的に付着する有機材料
を用いて枠付けを行う。フォトレジストの枠付部１５０
の膜厚としては、５００Å程度が望ましいが、２５０Å
〜１５００Å程度の膜厚であってもよい。As shown in FIG. 14, after opening the SN converter, a 8000 ° thick polysilicon film 140 is formed on oxide film 110. As shown in FIG.
Using the mask used to form the etching pattern of the N-channel capacitor again, the SN
Is formed by the positive type photoresist 155. Since the etching pattern of the SN direct connector is formed on the same film, it is possible to accurately perform the overlapping. Further, since the side walls of the TGs 10 and 12 are insulated by the oxide film, it is considered that there is a sufficient margin for a deviation of about 0.1 μm. At this time, after the photolithography, a process of framing the positive type photoresist 155 (hereinafter, referred to as “photoresist”)
"RELACS process" or "RELACS processing"
That. )I do. In this RELACS process, framing is performed using an organic material that selectively adheres only to the surface of the photoresist 155. Photoresist framed part 150
The film thickness is preferably about 500 °, but 250 °
The thickness may be about 1500 °.
【００２３】図１６に示すように、枠付けを行ったエッ
チングパターンに沿ってポリシリコン異方性エッチング
を行う。このときエッチング時間を厚膜ポリシリコン膜
１４０の膜厚分のエッチング時間より短く設定すること
により、ポリシリコン膜１６０の膜厚分だけ残して円筒
型キャパシタ（ＳＮ）の内側円筒を形成する。As shown in FIG. 16, polysilicon anisotropic etching is performed along the framed etching pattern. At this time, by setting the etching time shorter than the etching time corresponding to the film thickness of the thick polysilicon film 140, the inner cylinder of the cylindrical capacitor (SN) is formed while leaving the film thickness of the polysilicon film 160.
【００２４】図１７に示すように、厚膜ポリシリコン膜
１４０上に粗面度２．０（１．５〜２．５)程度の粗面
化処理を行う。粗面化処理は枚葉式減圧ＣＶＤ装置（不
図示）を用いて行うことができる。粗面化処理を行った
厚膜ポリシリコン膜１４０を、図１７では粗面化処理膜
１７０で示す。次に図１８に示すように、粗面化処理膜
１７０上に再度ＳＮマスクを用いて、前回とフォトレジ
ストの極性が反対のネガ型フォトレジスト１８０により
エッチングパターンを形成する。この場合も、写真製版
後にフォトレジスト１８０に対して望ましくは５００Å
程度の膜厚分のＲＥＬＡＣＳ処理を行う。ＲＥＬＡＣＳ
処理された部分１８５の膜厚は、２５０Å〜１５００Å
程度であってもよい。このＲＥＬＡＣＳ処理により、写
真製版処理の重ね合わせマージンが５００Å程度確保で
きる。As shown in FIG. 17, a roughening process with a roughness of about 2.0 (1.5 to 2.5) is performed on the thick polysilicon film 140. The surface roughening treatment can be performed using a single-wafer type low-pressure CVD apparatus (not shown). The thick polysilicon film 140 that has been subjected to the surface roughening process is indicated by a surface roughening film 170 in FIG. Next, as shown in FIG. 18, an etching pattern is formed on the surface of the roughened film 170 by using a negative photoresist 180 having the opposite polarity to that of the previous photoresist, using the SN mask again. Also in this case, after photolithography, the photoresist 180 is desirably 500 °
A RELACS process is performed for a film thickness of about the same. RELACS
The thickness of the treated portion 185 is between 250 ° and 1500 °
Degree. By this RELACS process, a superposition margin of the photoengraving process can be secured at about 500 °.
【００２５】図１９に示すように、厚膜ポリシリコン膜
１４０をエッチングパターンに沿ってポリシリコン異方
性エッチングによりドライエッチングを行う。その後フ
ォトレジスト１８０を除去して、円筒型キャパシタ（Ｓ
Ｎ）の外側円筒を形成する。As shown in FIG. 19, dry etching is performed on the thick polysilicon film 140 by polysilicon anisotropic etching along the etching pattern. Thereafter, the photoresist 180 is removed, and the cylindrical capacitor (S
N) to form an outer cylinder.
【００２６】以上より、実施の形態２によれば、ホール
径の最小寸法が０．２０μｍ程度ですむため、従来のホ
ール径４１２が０．１μｍ必要であるのと比較して最小
寸法に余裕があり、ホール径縮小プロセスも不要であ
る。本実施の形態２ではホール径に０．０５μｍ程度の
ズレが生じていても基板Ｓｉとのコンタクト等を採るこ
とができるため、従来、重ね合わせマージン確保のため
に必要であった高価な高精度ステッパーは不要である。As described above, according to the second embodiment, since the minimum size of the hole diameter is only about 0.20 μm, there is a margin in the minimum size as compared with the conventional case where the hole diameter 412 needs to be 0.1 μm. Yes, no hole diameter reduction process is required. In the second embodiment, even if the hole diameter is displaced by about 0.05 μm, a contact with the substrate Si can be taken. Therefore, expensive high precision conventionally required for securing the overlay margin is used. No stepper is required.
【００２７】実施の形態２では、ＳＮのエッチングパタ
ーンを形成する場合の写真製版処理でＲＥＬＡＣＳ処理
を用いた。これとは別に、ＳＮのエッチングパターン形
成後にフォトレジスト１５５または１８０を高温(例え
ば２００℃)でべークして、フォトレジスト１５５また
は１８０自体を弛らすこと(以下、「熱弛れプロセス」
という。)によっても、ＲＥＬＡＣＳ処理と同様の効果
を得ることができる。実施の形態２では酸化膜１１０と
して従来の拡散炉によるＴＥＯＳ膜を形成したが、最近
の傾向である熱シンターで平坦化するための枚葉式のＢ
ＰＴＥＯＳ膜を形成する場合であっても、本実施の形態
２で説明された簡略化製造フローを実施できる。さら
に、図１７ないし図１９に示された粗面化処理を行わな
い場合であっても、本実施の形態２で説明された簡略化
製造フローを実施できる。In the second embodiment, the RELACS process is used in the photolithography process for forming an SN etching pattern. Separately, the photoresist 155 or 180 is baked at a high temperature (for example, 200 ° C.) after the formation of the SN etching pattern to loosen the photoresist 155 or 180 itself (hereinafter, “thermal relaxation process”).
That. ) Can achieve the same effect as the RELACS processing. In the second embodiment, a TEOS film formed by a conventional diffusion furnace is formed as the oxide film 110. However, a single wafer type B for flattening by a thermal sinter, which is a recent trend, is used.
Even when a PTEOS film is formed, the simplified manufacturing flow described in the second embodiment can be performed. Further, even when the surface roughening process shown in FIGS. 17 to 19 is not performed, the simplified manufacturing flow described in the second embodiment can be performed.
【００２８】実施の形態３．実施の形態３において、実
施の形態２の、Ｓｉ基板１６上にトランスファーゲート
（transfer gate: ＴＧ）１０および１２を作成する工
程（図１１）から、ダメージ層３０を従来のダウンフロ
ーエッチャによるケミカルドライエッチング（ＣＤＥ）
工程処理を行い除去する工程（図１３）までは同様であ
るため説明は省略する。図２０から図２５は、本発明の
実施の形態３における円筒型キャパシタの製造工程断面
図を示す。図１１から図１３または図２０から図２５に
おいて同一の符号は同一の部分を示すため、同一の符号
に関する説明は省略する。Embodiment 3 In the third embodiment, the damage layer 30 is formed from the step of forming transfer gates (transfer gates: TGs) 10 and 12 on the Si substrate 16 (FIG. 11) of the second embodiment by using a conventional downflow etcher. Dry etching (CDE)
Since the steps up to the step of performing the step processing and removing (FIG. 13) are the same, the description will be omitted. 20 to 25 are sectional views showing manufacturing steps of the cylindrical capacitor according to the third embodiment of the present invention. In FIGS. 11 to 13 or FIGS. 20 to 25, the same reference numerals denote the same parts, and a description of the same reference numerals will be omitted.
【００２９】図２０に示すように、ＳＮ直コンを開口し
た後、エッチングストッパー膜としてＳｉN膜２００
（窒化珪素膜。以下、「窒化膜」という。）をＴＥＯＳ
膜１１０上に形成する。エッチングストッパー膜（窒化
膜）の膜厚は、３０ｎｍ〜１５０ｎｍが望ましい。この
窒化膜２００上に８０００Åの厚膜ポリシリコン膜１４
０を形成する。As shown in FIG. 20, after opening the SN converter, an SiN film 200 is used as an etching stopper film.
(Silicon nitride film; hereinafter, referred to as “nitride film”).
It is formed on the film 110. The thickness of the etching stopper film (nitride film) is preferably 30 nm to 150 nm. 8000 ° thick polysilicon film 14 on nitride film 200
0 is formed.
【００３０】図２１に示すように、厚膜ポリシリコン膜
１４０上にＳＮのエッチングパターンをポジ型フォトレ
ジスト２１５により形成する。このとき、写真製版後に
フォトレジスト２１５の枠付けプロセス（ＲＥＬＡＣＳ
処理）を行う。このＲＥＬＡＣＳ処理は、フォトレジス
ト２１５の表面のみに選択的に付着する有機材料を用い
て、フォトレジスト２１５に対し望ましくは５００Å程
度の膜厚分で行う。ＲＥＬＡＣＳ処理された部分（フォ
トレジスト枠付部）２１０の膜厚は、２５０Å〜２５０
０Å程度であってもよい。As shown in FIG. 21, an etching pattern of SN is formed on the thick polysilicon film 140 by a positive photoresist 215. At this time, after photolithography, a process for forming a frame of the photoresist 215 (RELACS) is performed.
Processing). This RELACS process is performed using an organic material that selectively adheres only to the surface of the photoresist 215 to a thickness of about 500 ° with respect to the photoresist 215. The thickness of the RELACS-processed portion (the portion with a photoresist frame) 210 is 250 ° to 250 °.
It may be about 0 °.
【００３１】図２２に示すように、ポリシリコン異方性
エッチングにより枠付けを行ったエッチングパターンに
沿ってエッチングを行う。このとき厚膜ポリシリコン膜
１４０と窒化膜２００とを選択的にエッチングできるよ
うに設定することにより、円筒型キャパシタ（ＳＮ）の
内側円筒を形成する。その後、窒化膜２００のみを従来
のダウンフローエッチャで除去することにより、ＳＮ直
コンを基板Ｓｉ１６と導通させる。As shown in FIG. 22, etching is performed along an etching pattern which has been framed by polysilicon anisotropic etching. At this time, by setting so that the thick polysilicon film 140 and the nitride film 200 can be selectively etched, an inner cylinder of the cylindrical capacitor (SN) is formed. Thereafter, by removing only the nitride film 200 by a conventional downflow etcher, the SN direct connection is made conductive with the substrate Si16.
【００３２】図２３に示すように、厚膜ポリシリコン膜
１４０上に粗面度２．０程度の粗面化処理を行う。粗面
度は１．５〜２．５程度であってもよい。粗面化処理を
行った厚膜ポリシリコン膜１４０を、図２３では粗面化
処理膜２３０で示す。粗面化処理は枚葉式減圧CVD装置
を用いて行うことができる。次に図２４に示すように、
粗面化処理膜２３０上に再度ＳＮマスクを用いて、前回
とフォトレジストの極性が反対のネガ型フォトレジスト
２４０によりエッチングパターンを形成する。この場合
も、写真製版後にフォトレジスト２４０に対して望まし
くは５００Å程度の膜厚分のＲＥＬＡＣＳ処理を行う。
ＲＥＬＡＣＳ処理された部分２４５の膜厚は、２５０Å
〜１５００Å程度であってもよい。このＲＥＬＡＣＳ処
理により、写真製版処理の重ね合わせマージンが５００
Å程度確保できる。As shown in FIG. 23, a roughening process with a roughness of about 2.0 is performed on the thick polysilicon film 140. The roughness may be about 1.5 to 2.5. The thick polysilicon film 140 that has been subjected to the surface roughening process is indicated by a surface roughening film 230 in FIG. The surface roughening treatment can be performed using a single wafer type reduced pressure CVD apparatus. Next, as shown in FIG.
Using the SN mask again, an etching pattern is formed on the surface of the roughened film 230 by the negative photoresist 240 having the opposite polarity to that of the previous photoresist. Also in this case, after photolithography, the photoresist 240 is desirably subjected to a RELACS process for a film thickness of about 500 °.
The thickness of the portion 245 subjected to the RELACS processing is 250 °
It may be about 1500 °. By this RELACS processing, the overlay margin of the photoengraving processing is 500
Can secure about Å.
【００３３】図２５に示すように、厚膜ポリシリコン膜
１４０をエッチングパターンに沿ってポリシリコン異方
性エッチングによりドライエッチングを行う。その後フ
ォトレジスト２４０を除去して、円筒型キャパシタ（Ｓ
Ｎ）の外側円筒を形成する。As shown in FIG. 25, dry etching is performed on the thick polysilicon film 140 by polysilicon anisotropic etching along the etching pattern. Thereafter, the photoresist 240 is removed, and the cylindrical capacitor (S
N) to form an outer cylinder.
【００３４】以上より、実施の形態３によれば、ホール
径の最小寸法が０．２０μｍ程度ですむため、従来のホ
ール径４１２が０．１μｍ必要であるのと比較して最小
寸法に余裕があり、ホール径縮小プロセスも不要であ
る。本実施の形態３ではホール径に０．０５μｍ程度の
ズレが生じていても基板Ｓｉとのコンタクト等を採るこ
とができるため、従来、重ね合わせマージン確保のため
に必要であった高価な高精度ステッパーは不要である。As described above, according to the third embodiment, since the minimum size of the hole diameter is only about 0.20 μm, there is a margin in the minimum size as compared with the conventional case where the hole diameter 412 needs to be 0.1 μm. Yes, no hole diameter reduction process is required. In the third embodiment, even if the hole diameter is shifted by about 0.05 μm, a contact with the substrate Si or the like can be taken, so that expensive high precision conventionally required for securing the overlay margin is used. No stepper is required.
【００３５】実施の形態３では、実施の形態２と同様に
ＳＮ直コン形成後のダメージ層１３０の除去を従来のダ
ウンフローエッチャによるケミカルドライエッチング
（ＣＤＥ）工程処理を行い除去していたが、図２２で示
した窒化膜２００のみを従来のダウンフローエッチャで
除去する時(ガス系は同じＯ2リッチでＣＨＦ3少量添加
プロセス)に、同時に除去することもできる。実施の形
態３では、ＳＮのエッチングパターンを形成する場合の
写真製版処理でＲＥＬＡＣＳ処理を用いた。これとは別
に、ＳＮのエッチングパターン形成後にフォトレジスト
２１５または２４０を高温(例えば２００℃)でべークし
て、フォトレジスト２１５または２４０自体を弛らす熱
弛れプロセスによっても、ＲＥＬＡＣＳ処理と同様の効
果を得ることができる。実施の形態３では酸化膜１１０
として従来の拡散炉によるＴＥＯＳ膜を形成したが、最
近の傾向である熱シンターで平坦化するための枚葉式の
ＢＰＴＥＯＳ膜を形成する場合であっても、本実施の形
態３で説明された簡略化製造フローを実施できる。さら
に、図２３ないし図２５に示された粗面化処理を行わな
い場合であっても、本実施の形態３で説明された簡略化
製造フローを実施できる。In the third embodiment, similarly to the second embodiment, the removal of the damaged layer 130 after the formation of the SN direct connection is performed by a chemical dry etching (CDE) process using a conventional downflow etcher. When only the nitride film 200 shown in FIG. 22 is removed by the conventional down-flow etcher (the gas system is the same O2 rich and CHF3 small amount addition process), it can be removed at the same time. In the third embodiment, the RELACS process is used in the photolithography process for forming an SN etching pattern. Alternatively, the RELACS process may be performed by baking the photoresist 215 or 240 at a high temperature (for example, 200 ° C.) after forming the SN etching pattern, and relaxing the photoresist 215 or 240 itself. Similar effects can be obtained. In the third embodiment, oxide film 110
Although a TEOS film is formed by a conventional diffusion furnace as described above, even in the case of forming a single-wafer BPTEOS film for flattening by a thermal sinter, which is a recent trend, the description has been given in the third embodiment. A simplified manufacturing flow can be implemented. Furthermore, the simplified manufacturing flow described in the third embodiment can be performed even when the surface roughening processing shown in FIGS. 23 to 25 is not performed.
【００３６】実施の形態４．図２６から図３１は、本発
明の実施の形態４における円筒型キャパシタの製造工程
断面図を示す。図２６から図３１において同一の符号は
同一の部分を示すため、同一の符号に関する説明は省略
する。Embodiment 4 FIG. 26 to 31 are sectional views showing manufacturing steps of the cylindrical capacitor according to the fourth embodiment of the present invention. 26 to 31, the same reference numerals denote the same parts, and a description of the same reference numerals will be omitted.
【００３７】図２６に示すように、Ｓｉ基板１６上にト
ランスファーゲート（ＴＧ）１０および１２を作成す
る。ＴＧ１０、１２の作成方法は従来の作成方法と同様
である。このＴＧ１０、１２上に層間絶縁用の酸化膜２
６０を形成する。ＴＧ１０側の酸化膜２６０とＴＧ１２
側の酸化膜２６０との間に、ストレージノード（ＳＮ）
コンタクトを形成する。ＳＮコンタクトの底は図２６で
は符号２６２で示されている。酸化膜２６０上およびＳ
Ｎコンタクトの底２６２のＳｉ基板１６上にノンドープ
ポリシリコン膜２６４を蒸着する。ノンドープポリシリ
コン膜２６４上に、図２６に示されるような形状のパタ
ーンのマスクにより、最小寸法が０．３０μｍ程度のＳ
Ｎ直コンのポジ型のフォトレジスト２６６を用いて写真
製版処理を行う。As shown in FIG. 26, transfer gates (TG) 10 and 12 are formed on a Si substrate 16. The method of creating the TGs 10 and 12 is the same as the conventional method. An oxide film 2 for interlayer insulation is formed on the TGs 10 and 12.
Form 60. The oxide film 260 on the TG10 side and the TG12
Between the storage node (SN) and the side oxide film 260
Form a contact. The bottom of the SN contact is shown at 262 in FIG. On oxide film 260 and S
A non-doped polysilicon film 264 is deposited on the Si substrate 16 at the bottom 262 of the N-contact. On the non-doped polysilicon film 264, a mask having a pattern having a shape as shown in FIG.
Photolithography is performed using a positive photoresist 266 of N direct control.
【００３８】図２７に示すように、ポジ型フォトレジス
ト２６６に対してポジ型フォトレジストの枠付けプロセ
スを用いてポジ型フォトレジスト枠付部分２７０を作成
し、ポジ型フォトレジスト２６６を約１００ｎｍ径縮小
する。ポジ型フォトレジスト枠付部２７０の膜厚は５０
０Å程度が望ましいが、２５０Å〜１５００Å程度であ
ってもよい。次に図２８に示すように、ホールの底にノ
ンドープポシリコン膜２８０の膜厚分を残して、異方性
ドライエッチングでノンドープポリシリコン膜２６４を
エッチングし、円筒型ストレージノードの内径を形成す
る。エッチング後、図２９に示すように、ノンドープポ
リシリコン膜２６４、酸化膜２６０およびホールの底に
残されたノンドープポリシリコン膜２８０上に１００ｎ
ｍの薄いポリシリコン膜２９２を蒸着する。この薄いポ
リシリコン膜２９２上に容量増加のために粗面化処理を
行う。粗面度は２．０程度であるが、１．５〜２．５程
度であってもよい。粗面化処理を行った薄いポリシリコ
ン膜２９２を、図２９では粗面化処理膜（デボ膜）２９
０で示す。粗面化処理は枚葉式減圧ＣＶＤ装置を用いて
行うことができる。As shown in FIG. 27, a positive photoresist frame 270 is formed on the positive photoresist 266 by using a positive photoresist framing process, and the positive photoresist 266 has a diameter of about 100 nm. to shrink. The thickness of the positive photoresist framed portion 270 is 50
The angle is preferably about 0 °, but may be about 250 ° to 1500 °. Next, as shown in FIG. 28, the non-doped polysilicon film 264 is etched by anisotropic dry etching while leaving the thickness of the non-doped polysilicon film 280 at the bottom of the hole to form the inner diameter of the cylindrical storage node. . After the etching, as shown in FIG. 29, the non-doped polysilicon film 264, the oxide film 260, and the non-doped polysilicon film 280 left at the bottom of the hole have a thickness of 100 nm.
Then, a thin polysilicon film 292 having a thickness of m is deposited. A surface roughening process is performed on the thin polysilicon film 292 to increase the capacity. The roughness is about 2.0, but may be about 1.5 to 2.5. In FIG. 29, a thin polysilicon film 292 having been subjected to the surface roughening process is used.
Shown as 0. The surface roughening treatment can be performed using a single wafer type low pressure CVD apparatus.
【００３９】図３０に示すように、前回のマスク（図２
６）によりネガ型フォトレジスト３００を用いて写真製
版処理を行う。ネガ型フォトレジスト３００の枠付けプ
ロセスを用いてフォトレジスト枠付部３０２を形成し、
ネガ型フォトレジスト３００を１００ｎｍ径拡大する。
ナガ型フォトレジスト枠付部３０２の膜厚は５００Å程
度が望ましいが、２５０Å〜１５００Å程度であっても
よい。図３１に示すように、ネガ型フォトレジスト３０
０形成後、ポリシリコンドライエッチングによりノンド
ープポリシリコン膜２６４、薄いポリシリコン膜２９２
および粗面化処理膜２９０を異方性に下地酸化膜２６０
までエッチングを行う。その後ネガ型フォトレジスト３
０２を除去して、円筒型キャパシタ（ＳＮ）の外側円筒
を形成する。As shown in FIG. 30, the previous mask (FIG. 2)
The photolithography process is performed using the negative photoresist 300 according to 6). Forming a photoresist framing portion 302 using a framing process of the negative photoresist 300;
The diameter of the negative photoresist 300 is increased by 100 nm.
The film thickness of the portion 302 with a negative photoresist frame is preferably about 500 °, but may be about 250 ° to 1500 °. As shown in FIG. 31, the negative photoresist 30
0, a non-doped polysilicon film 264 and a thin polysilicon film 292 are formed by polysilicon dry etching.
And the surface roughening film 290 is made anisotropic so that the underlying oxide film 260 is formed.
Etching is performed until. Then negative photoresist 3
02 is removed to form the outer cylinder of the cylindrical capacitor (SN).
【００４０】以上より、実施の形態４によれば、従来の
円筒形キャパシタ構造のストレージノード形成工程に比
べてマスク枚数の増加のないストレージノード形成工程
を用いることにより、従来より簡略化した製造フローで
ストレージノードを形成することができる。さらに、図
２９ないし図３１に示された粗面化処理を行わない場合
であっても、本実施の形態４で説明された簡略化製造フ
ローを実施できる。As described above, according to the fourth embodiment, by using the storage node forming step in which the number of masks is not increased as compared with the conventional storage node forming step of the cylindrical capacitor structure, the manufacturing flow is simplified as compared with the conventional one. Can form a storage node. Further, the simplified manufacturing flow described in the fourth embodiment can be performed even when the surface roughening processing shown in FIGS. 29 to 31 is not performed.
【００４１】実施の形態５．図３２から図３７は、本発
明の実施の形態５における円筒型キャパシタの製造工程
断面図を示す。図３２から図３７において同一の符号は
同一の部分を示すため、同一の符号に関する説明は省略
する。Embodiment 5 FIG. 32 to 37 are sectional views showing manufacturing steps of the cylindrical capacitor according to the fifth embodiment of the present invention. 32 to 37, the same reference numerals denote the same parts, and a description of the same reference numerals will be omitted.
【００４２】図３２に示すように、Ｓｉ基板１６上にト
ランスファーゲート（ＴＧ）１０および１２を作成す
る。ＴＧ１０、１２の作成方法は従来の作成方法と同様
である。このＴＧ１０、１２上に層間絶縁用の酸化膜２
６０を形成する。ＴＧ１０側の酸化膜２６０とＴＧ１２
側の酸化膜２６０との間に、ストレージノード（ＳＮ）
コンタクトを形成する。ＳＮコンタクトの底は図３２で
は符号２６２で示されている。酸化膜２６０上およびＳ
Ｎコンタクトの底２６２のＳｉ基板１６上にポリシリコ
ンのエッチングストッパーの窒化膜３２０を５０ｎｍ蒸
着する。エッチングストッパー膜（窒化膜）の膜厚は、
３０ｎｍ〜１５０ｎｍが望ましい。窒化膜３２０上にノ
ンドープポリシリコン膜２６４を蒸着する。このノンド
ープポリシリコン膜２６４上に、ストレージノードパタ
ーンのマスクにより、最小寸法が０．３０μｍ程度のＳ
Ｎ直コンのポジ型のフォトレジスト３２２を用いて写真
製版処理を行う。As shown in FIG. 32, transfer gates (TG) 10 and 12 are formed on a Si substrate 16. The method of creating the TGs 10 and 12 is the same as the conventional method. An oxide film 2 for interlayer insulation is formed on the TGs 10 and 12.
Form 60. The oxide film 260 on the TG10 side and the TG12
Between the storage node (SN) and the side oxide film 260
Form a contact. The bottom of the SN contact is shown at 262 in FIG. On oxide film 260 and S
On the Si substrate 16 on the bottom 262 of the N-contact, a nitride film 320 as a polysilicon etching stopper is deposited to a thickness of 50 nm. The thickness of the etching stopper film (nitride film)
30 nm to 150 nm is desirable. A non-doped polysilicon film 264 is deposited on the nitride film 320. On this non-doped polysilicon film 264, a mask having a minimum dimension of about 0.30 μm
A photolithography process is performed using a positive photoresist 322 of N direct control.
【００４３】図３３に示すように、ポジ型フォトレジス
ト３２２に対してポジ型フォトレジストの枠付けプロセ
スを用いることによりポジ型フォトレジスト枠付部分３
３０を作成し、ポジ型フォトレジスト３２２を約１００
ｎｍ径縮小する。ポジ型フォトレジスト枠付部３３０の
膜厚は５００Å程度が望ましいが、２５０Å〜１５００
Å程度であってもよい。次に図３４に示すように、異方
性ドライエッチングでノンドープポリシリコン膜２６４
をエッチングストッパー窒化膜３２０まで選択的にエッ
チングし、円筒形ストレージノードの内径を形成する。
エッチング後、エッチングストッパー窒化膜３２０を異
方性にエッチング除去する。図３５に示すように、ノン
ドープポリシリコン膜２６４上に１００ｎｍの薄いポリ
シリコン膜３５０を蒸着し、この薄いポリシリコン膜３
５０上に容量増加のために粗面化処理を行う。粗面度は
２．０程度であるが、１．５〜２．５程度であってもよ
い。粗面化処理を行った薄いポリシリコン膜３５０を、
図３５では粗面化ポリシリコン膜３５２で示す。粗面化
処理は枚葉式減圧CVD装置を用いて行うことができる。As shown in FIG. 33, by using a positive photoresist framing process for the positive photoresist 322, the positive photoresist framing portion 3 is formed.
30 and a positive photoresist 322 of about 100
Reduce the diameter of nm. The thickness of the positive photoresist framed portion 330 is desirably about 500 °, but is preferably 250 ° to 1500 °.
It may be about Å. Next, as shown in FIG. 34, a non-doped polysilicon film 264 is formed by anisotropic dry etching.
Is selectively etched down to the etching stopper nitride film 320 to form the inner diameter of the cylindrical storage node.
After the etching, the etching stopper nitride film 320 is anisotropically removed by etching. As shown in FIG. 35, a thin polysilicon film 350 having a thickness of 100 nm is deposited on the non-doped polysilicon film 264, and the thin polysilicon film 3 is formed.
A surface roughening process is performed on the surface 50 to increase the capacity. The roughness is about 2.0, but may be about 1.5 to 2.5. The thin polysilicon film 350 subjected to the surface roughening process is
In FIG. 35, a roughened polysilicon film 352 is shown. The surface roughening treatment can be performed using a single wafer type reduced pressure CVD apparatus.
【００４４】図３６に示すように、前回のマスク（図３
２）によりネガ型フォトレジスト３５４を用いて写真製
版処理を行う。ネガ型フォトレジスト３５４の枠付けプ
ロセスを用いてネガ型フォトレジスト枠付部３６２を形
成し、ネガ型フォトレジスト３５４を１００ｎｍ径拡大
する。ネガ型フォトレジスト枠付部３６２の膜厚は５０
０Å程度が望ましいが、２５０Å〜１５００Å程度であ
ってもよい。図３７に示すように、ネガ型フォトレジス
ト３５４形成後、ポリシリコンドライエッチングにより
ノンドープポリシリコン膜２６４、薄いポリシリコン膜
３５０および粗面化ポリシリコン膜３５２を異方性に下
地酸化膜２６０までエッチングを行う。その後ネガ型フ
ォトレジスト３５４を除去して、円筒型キャパシタ（Ｓ
Ｎ）の外側円筒を形成する。As shown in FIG. 36, the previous mask (FIG.
The photolithography process is performed using the negative photoresist 354 according to 2). The negative photoresist frame 354 is formed by using the negative photoresist 354 framing process, and the diameter of the negative photoresist 354 is increased by 100 nm. The film thickness of the negative photoresist framed portion 362 is 50
The angle is preferably about 0 °, but may be about 250 ° to 1500 °. As shown in FIG. 37, after forming the negative photoresist 354, the non-doped polysilicon film 264, the thin polysilicon film 350, and the roughened polysilicon film 352 are anisotropically etched down to the base oxide film 260 by polysilicon dry etching. I do. Thereafter, the negative photoresist 354 is removed, and the cylindrical capacitor (S
N) to form an outer cylinder.
【００４５】以上より、実施の形態５によれば、従来の
円筒形キャパシタ構造のストレージノード形成工程に比
べてマスク枚数の増加のないストレージノード形成工程
を用いることにより、従来より簡略化した製造フローで
ストレージノードを形成することができる。さらに、図
３５ないし図３７に示された粗面化処理を行わない場合
であっても、本実施の形態５で説明された簡略化製造フ
ローを実施できる。As described above, according to the fifth embodiment, by using the storage node forming step in which the number of masks is not increased as compared with the conventional cylindrical capacitor structure storage node forming step, the manufacturing flow is simplified as compared with the conventional one. Can form a storage node. Furthermore, the simplified manufacturing flow described in the fifth embodiment can be performed even when the surface roughening processing shown in FIGS. 35 to 37 is not performed.
【００４６】上述の実施の形態１ないし５によれば、ホ
ール径の最小寸法が０．３０μｍ（３００ｎｍ）程度で
すむため、従来のホール径４１２が０．１μｍ必要であ
るのと比較して最小寸法に余裕があり、ホール径縮小プ
ロセスも不要である。さらに、ホール径に０．０５μｍ
（５０ｎｍ）程度のズレが生じていても基板Ｓｉとのコ
ンタクト等を採ることができるため、従来、重ね合わせ
マージン確保のために必要であった高価な高精度ステッ
パーは不要である。したがってストレージノード（Ｓ
Ｎ）の厚さとしては、５０ｎｍ〜３００ｎｍであること
が望ましい。According to the above-described first to fifth embodiments, since the minimum hole diameter is only about 0.30 μm (300 nm), the minimum hole diameter 412 is smaller than the conventional hole diameter 412 of 0.1 μm. There is room for dimensions and no hole diameter reduction process is required. Furthermore, the hole diameter is 0.05 μm
Even if a deviation of about (50 nm) occurs, a contact with the substrate Si or the like can be taken, so that an expensive high-precision stepper that has conventionally been necessary for securing an overlay margin is unnecessary. Therefore, the storage node (S
The thickness of N) is desirably 50 nm to 300 nm.
【００４７】[0047]
【発明の効果】以上説明したように、本発明の半導体装
置の製造方法によれば、同一マスクを再使用して、重ね
合わせマージンを確保するための高解像度の工程を不要
とする簡略化フローを用いることにより、高価な高精度
ステッパー、ハーフトーンマスク等を用いず、工程数の
少ない半導体装置の製造方法を提供することができる。As described above, according to the method of manufacturing a semiconductor device of the present invention, the same mask is reused, and a simplified flow that eliminates the need for a high-resolution step for securing an overlay margin is eliminated. By using the method, it is possible to provide a method for manufacturing a semiconductor device with a small number of steps without using an expensive high-precision stepper, a halftone mask, or the like.
【図１】 本発明の実施の形態１における円筒型ＳＮの
製造工程断面図である。FIG. 1 is a cross-sectional view of a manufacturing process of a cylindrical SN according to Embodiment 1 of the present invention.
【図２】 本発明の実施の形態１における円筒型ＳＮの
製造工程断面図である。FIG. 2 is a cross-sectional view illustrating a manufacturing process of the cylindrical SN according to the first embodiment of the present invention.
【図３】 本発明の実施の形態１における円筒型ＳＮの
製造工程断面図である。FIG. 3 is a cross-sectional view of a manufacturing process of the cylindrical SN according to the first embodiment of the present invention.
【図４】 本発明の実施の形態１における円筒型ＳＮの
平面図である。FIG. 4 is a plan view of the cylindrical SN according to the first embodiment of the present invention.
【図５】 本発明の実施の形態１における円筒型ＳＮの
製造工程断面図である。FIG. 5 is a cross-sectional view illustrating a manufacturing process of the cylindrical SN according to the first embodiment of the present invention.
【図６】 本発明の実施の形態１における円筒型ＳＮの
製造工程断面図である。FIG. 6 is a cross-sectional view of a manufacturing process of the cylindrical SN according to the first embodiment of the present invention.
【図７】 本発明の実施の形態１における円筒型ＳＮの
製造工程断面図である。FIG. 7 is a cross-sectional view illustrating a manufacturing process of the cylindrical SN according to the first embodiment of the present invention.
【図８】 本発明の実施の形態１における円筒型ＳＮの
製造工程断面図である。FIG. 8 is a cross-sectional view showing a manufacturing step of the cylindrical SN according to the first embodiment of the present invention.
【図９】 本発明の実施の形態１における円筒型ＳＮの
製造工程断面図である。FIG. 9 is a cross-sectional view illustrating a manufacturing process of the cylindrical SN according to the first embodiment of the present invention.
【図１０】 本発明の実施の形態１における円筒型ＳＮ
の製造工程断面図である。FIG. 10 shows a cylindrical SN according to the first embodiment of the present invention.
FIG. 4 is a cross-sectional view of a manufacturing process.
【図１１】 本発明の実施の形態２におけるＲＥＬＡＣ
Ｓ処理を用いた円筒型ＳＮの製造工程断面図である。FIG. 11 is a diagram showing a RELAC according to the second embodiment of the present invention.
It is a manufacturing process sectional view of cylindrical type SN using S processing.
【図１２】 本発明の実施の形態２におけるＲＥＬＡＣ
Ｓ処理を用いた円筒型ＳＮの製造工程断面図である。FIG. 12 shows RELAC according to Embodiment 2 of the present invention;
It is a manufacturing process sectional view of cylindrical type SN using S processing.
【図１３】 本発明の実施の形態２におけるＲＥＬＡＣ
Ｓ処理を用いた円筒型ＳＮの製造工程断面図である。FIG. 13 shows RELAC according to the second embodiment of the present invention.
It is a manufacturing process sectional view of cylindrical type SN using S processing.
【図１４】 本発明の実施の形態２におけるＲＥＬＡＣ
Ｓ処理を用いた円筒型ＳＮの製造工程断面図である。FIG. 14: RELAC according to Embodiment 2 of the present invention
It is a manufacturing process sectional view of cylindrical type SN using S processing.
【図１５】 本発明の実施の形態２におけるＲＥＬＡＣ
Ｓ処理を用いた円筒型ＳＮの製造工程断面図である。FIG. 15 shows RELAC according to Embodiment 2 of the present invention;
It is a manufacturing process sectional view of cylindrical type SN using S processing.
【図１６】 本発明の実施の形態２におけるＲＥＬＡＣ
Ｓ処理を用いた円筒型ＳＮの製造工程断面図である。FIG. 16 shows RELAC according to the second embodiment of the present invention.
It is a manufacturing process sectional view of cylindrical type SN using S processing.
【図１７】 本発明の実施の形態２におけるＲＥＬＡＣ
Ｓ処理を用いた円筒型ＳＮの製造工程断面図である。FIG. 17: RELAC according to Embodiment 2 of the present invention
It is a manufacturing process sectional view of cylindrical type SN using S processing.
【図１８】 本発明の実施の形態２におけるＲＥＬＡＣ
Ｓ処理を用いた円筒型ＳＮの製造工程断面図である。FIG. 18 is a diagram showing a RELAC according to the second embodiment of the present invention.
It is a manufacturing process sectional view of cylindrical type SN using S processing.
【図１９】 本発明の実施の形態２におけるＲＥＬＡＣ
Ｓ処理を用いた円筒型ＳＮの製造工程断面図である。FIG. 19: RELAC according to Embodiment 2 of the present invention
It is a manufacturing process sectional view of cylindrical type SN using S processing.
【図２０】 本発明の実施の形態３におけるエッチング
ストッパー膜を用いた円筒型ＳＮの製造工程断面図であ
る。FIG. 20 is a cross-sectional view showing a manufacturing process of the cylindrical SN using the etching stopper film according to the third embodiment of the present invention.
【図２１】 本発明の実施の形態３におけるエッチング
ストッパー膜を用いた円筒型ＳＮの製造工程断面図であ
る。FIG. 21 is a cross-sectional view illustrating a manufacturing process of the cylindrical SN using the etching stopper film according to the third embodiment of the present invention.
【図２２】 本発明の実施の形態３におけるエッチング
ストッパー膜を用いた円筒型ＳＮの製造工程断面図であ
る。FIG. 22 is a cross-sectional view showing a manufacturing process of a cylindrical SN using an etching stopper film according to the third embodiment of the present invention.
【図２３】 本発明の実施の形態３におけるエッチング
ストッパー膜を用いた円筒型ＳＮの製造工程断面図であ
る。FIG. 23 is a cross-sectional view showing a manufacturing process of the cylindrical SN using the etching stopper film according to the third embodiment of the present invention.
【図２４】 本発明の実施の形態３におけるエッチング
ストッパー膜を用いた円筒型ＳＮの製造工程断面図であ
る。FIG. 24 is a cross-sectional view illustrating a manufacturing process of the cylindrical SN using the etching stopper film according to the third embodiment of the present invention.
【図２５】 本発明の実施の形態３におけるエッチング
ストッパー膜を用いた円筒型ＳＮの製造工程断面図であ
る。FIG. 25 is a sectional view showing a manufacturing process of the cylindrical SN using the etching stopper film in the third embodiment of the present invention.
【図２６】 本発明の実施の形態４におけるノンドープ
ポリシリコン膜を用いた円筒型ＳＮの製造工程断面図で
ある。FIG. 26 is a cross-sectional view of a manufacturing process of a cylindrical SN using a non-doped polysilicon film according to the fourth embodiment of the present invention.
【図２７】 本発明の実施の形態４におけるノンドープ
ポリシリコン膜を用いた円筒型ＳＮの製造工程断面図で
ある。FIG. 27 is a cross-sectional view of a manufacturing step of a cylindrical SN using a non-doped polysilicon film according to the fourth embodiment of the present invention.
【図２８】 本発明の実施の形態４におけるノンドープ
ポリシリコン膜を用いた円筒型ＳＮの製造工程断面図で
ある。FIG. 28 is a cross-sectional view showing a manufacturing process of a cylindrical SN using a non-doped polysilicon film according to the fourth embodiment of the present invention.
【図２９】 本発明の実施の形態４におけるノンドープ
ポリシリコン膜を用いた円筒型ＳＮの製造工程断面図で
ある。FIG. 29 is a cross-sectional view of a manufacturing process of a cylindrical SN using a non-doped polysilicon film according to the fourth embodiment of the present invention.
【図３０】 本発明の実施の形態４におけるノンドープ
ポリシリコン膜を用いた円筒型ＳＮの製造工程断面図で
ある。FIG. 30 is a cross-sectional view of a manufacturing process of a cylindrical SN using a non-doped polysilicon film according to the fourth embodiment of the present invention.
【図３１】 本発明の実施の形態４におけるノンドープ
ポリシリコン膜を用いた円筒型ＳＮの製造工程断面図で
ある。FIG. 31 is a cross-sectional view of a manufacturing process of a cylindrical SN using a non-doped polysilicon film according to the fourth embodiment of the present invention.
【図３２】 本発明の実施の形態５における薄いポリシ
リコン膜を用いた円筒型ＳＮの製造工程断面図である。FIG. 32 is a cross-sectional view showing a manufacturing step of a cylindrical SN using a thin polysilicon film according to the fifth embodiment of the present invention.
【図３３】 本発明の実施の形態５における薄いポリシ
リコン膜を用いた円筒型ＳＮの製造工程断面図である。FIG. 33 is a cross-sectional view showing a manufacturing step of a cylindrical SN using a thin polysilicon film according to the fifth embodiment of the present invention.
【図３４】 本発明の実施の形態５における薄いポリシ
リコン膜を用いた円筒型ＳＮの製造工程断面図である。FIG. 34 is a cross-sectional view showing a manufacturing process of a cylindrical SN using a thin polysilicon film according to the fifth embodiment of the present invention.
【図３５】 本発明の実施の形態５における薄いポリシ
リコン膜を用いた円筒型ＳＮの製造工程断面図である。FIG. 35 is a cross-sectional view of a manufacturing process of a cylindrical SN using a thin polysilicon film according to the fifth embodiment of the present invention.
【図３６】 本発明の実施の形態５における薄いポリシ
リコン膜を用いた円筒型ＳＮの製造工程断面図である。FIG. 36 is a cross-sectional view showing a manufacturing process of a cylindrical SN using a thin polysilicon film in the fifth embodiment of the present invention.
【図３７】 本発明の実施の形態５における薄いポリシ
リコン膜を用いた円筒型ＳＮの製造工程断面図である。FIG. 37 is a cross-sectional view showing a manufacturing process of the cylindrical SN using a thin polysilicon film in the fifth embodiment of the present invention.
【図３８】 従来の円筒形ＳＮの構造上面図である。FIG. 38 is a structural top view of a conventional cylindrical SN.
【図３９】 従来の円筒形ＳＮの構造上面図である。FIG. 39 is a structural top view of a conventional cylindrical SN.
【図４０】 従来の円筒形ＳＮの構造上面図である。FIG. 40 is a structural top view of a conventional cylindrical SN.
【図４１】 従来の円筒形ＳＮの構造上面図である。FIG. 41 is a structural top view of a conventional cylindrical SN.
【図４２】 従来の円筒形ＳＮの構造上面図である。FIG. 42 is a structural top view of a conventional cylindrical SN.
【図４３】 従来の円筒形ＳＮの構造上面図である。FIG. 43 is a structural top view of a conventional cylindrical SN.
【図４４】 従来の円筒形ＳＮの構造上面図である。FIG. 44 is a structural top view of a conventional cylindrical SN.
【図４５】 従来の円筒形ＳＮの構造上面図である。FIG. 45 is a structural top view of a conventional cylindrical SN.
【図４６】 従来の円筒形ＳＮの構造上面図である。FIG. 46 is a structural top view of a conventional cylindrical SN.
【図４７】 従来の円筒形ＳＮの構造上面図である。FIG. 47 is a structural top view of a conventional cylindrical SN.
【図４８】 従来の円筒形ＳＮの構造上面図である。FIG. 48 is a structural top view of a conventional cylindrical SN.
【図４９】 従来の円筒形ＳＮの構造上面図である。FIG. 49 is a structural top view of a conventional cylindrical SN.
【図５０】 従来の円筒形ＳＮの構造上面図である。FIG. 50 is a structural top view of a conventional cylindrical SN.
１０、１２、３８３、３８４ ＴＧ、 １４、２６０、
３８０、３９０ 酸化膜、 １６ Ｓｉ基板、 ２０、
６０、９０、１５０、１８０、２１５、２４０、２６
６、３００、４００、４５０、４７０ フォトレジス
ト、 ３０、１３０、４１０ ダメージ層、 ４０、１
５０、２１０、２７０、３０２、３２２、３５４ フォ
トレジスト枠付け部、 ５０、１４０ 厚膜ポリシリコ
ン膜、 ８０、３５２ 薄膜粗面化処理膜（ポリシリコ
ン膜）、 １００ ＳＮ、 １１０ＴＥＯＳ膜、 １６
０、４２０、４４０ ポリシリコン膜、 １７０、２３
０厚膜粗面化処理膜（ポリシリコン膜）、 １８５、２
４５ ＲＥＬＡＣＳ処理部、 ２００、３２０ エッチ
ングストッパー膜、 ２６２ ＳＮコンタクトの底、
２６４ ノンドープポリシリコン膜、 ２９０ 粗面化
デボ膜、 ２９２、３５０ 薄いポリシリコン膜、 ３
８２ ＴＧ枠付け、 ３９５、３９７ ＰＢ、 ４１２
ホール径、 ４１４ ホールの深さ、 ４３０ ポリ
プラグ、 ４７２ ＳＮ円筒の内面用枠付部。10, 12, 383, 384 TG, 14, 260,
380, 390 oxide film, 16 Si substrate, 20,
60, 90, 150, 180, 215, 240, 26
6, 300, 400, 450, 470 photoresist, 30, 130, 410 damage layer, 40, 1
50, 210, 270, 302, 322, 354 Photoresist framing part, 50, 140 Thick polysilicon film, 80, 352 Thin film roughening film (polysilicon film), 100 SN, 110 TEOS film, 16
0, 420, 440 polysilicon film, 170, 23
0 thick film roughening film (polysilicon film), 185, 2
45 RELACS processing section, 200, 320 Etching stopper film, 262 SN contact bottom,
264 non-doped polysilicon film, 290 roughened devoted film, 292, 350 thin polysilicon film, 3
82 TG framed, 395, 397 PB, 412
Hole diameter, 414 Hole depth, 430 Poly plug, 472 SN Framed portion for inner surface of cylinder.
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|---|---|---|---|
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| Application Number | Priority Date | Filing Date | Title |
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| JP34010898 | 1998-11-30 | ||
| JP10-340108 | 1998-11-30 | ||
| JP11292523AJP2000228503A (en) | 1998-11-30 | 1999-10-14 | Method for manufacturing semiconductor device |
| Publication Number | Publication Date |
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| Publication number | Priority date | Publication date | Assignee | Title |
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