JP2000132984A - Nonvolatile semiconductor memory cell and method for controlling data write/read at nonvolatile semiconductor memory cell - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a nonvolatile semiconductor memory cell which can surely avoid problems such as deterioration of a disturb characteristic at the time of writing data or the like even when a memory element is increasingly micro miniaturized. SOLUTION: In a NAND type nonvolatile semiconductor memory cell of a form boosting a potential of a channel formation area of a write inhibit memory element according to a self boost system, a booster electrode system or a CBC system, a bias-impressing means is further provided for impressing a bias to a base or source line when data stored in the memory element is read out. A density of impurities in the channel formation area is set to be 1×1017 cm-3 or smaller in the case of the self boost system, 2×1017 cm-3 or smaller in the case of the booster electrode system, and 1×1018 cm-3 or smaller in the case of the CBC system.

Description

Translated fromJapanese

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、不揮発性半導体メ
モリセル、並びに、不揮発性半導体メモリセルにおける
データ書き込み・読み出し制御方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a nonvolatile semiconductor memory cell and a method for controlling data writing / reading in the nonvolatile semiconductor memory cell.

【０００２】[0002]

【従来の技術】ＥＥＰＲＯＭとして知られている不揮発
性半導体メモリセルの一種に、高集積化が可能なＮＡＮ
Ｄストリング型不揮発性半導体メモリセル（以下、ＮＡ
ＮＤストリング型メモリセルと呼ぶ）がある。浮遊電極
を有する従来のＮＡＮＤストリング型メモリセルの模式
的な一部断面図を図２に示し、等価回路を図３に示す。
ＮＡＮＤストリング型メモリセルを構成する各メモリ素
子Ｍ₀〜Ｍ₇のそれぞれは、基体（より具体的には、例え
ばｐ型ウエル１１Ｂ内）に形成されたソース／ドレイン
領域１３及びチャネル形成領域１２、チャネル形成領域
１２の上方にトンネル絶縁膜１４を介して形成された浮
遊電極１５（フローティングゲートあるいは電荷蓄積電
極とも呼ばれる）、並びに、浮遊電極１５の上方に絶縁
層１６を介して形成された制御電極１７（コントロール
ゲートあるいは制御ゲートとも呼ばれる）から構成され
ている。そして、ＮＡＮＤストリング型メモリセルにお
いては、メモリ素子の一方のソース／ドレイン領域１３
を、隣接するメモリ素子の他方のソース／ドレイン領域
１３と共有化させることによって、複数のメモリ素子が
直列接続されている。尚、複数のメモリ素子がこのよう
に直列接続されている形態をメモリ・ストリングと呼
ぶ。また、メモリ・ストリングの一端のメモリ素子Ｍ₀
は、第１の選択トランジスタＤＳＧを介してビット線Ｂ
Ｌに接続されており、メモリ・ストリングの他端のメモ
リ素子Ｍ₇は、第２の選択トランジスタＳＳＧを介して
共通ソース線に接続されている。尚、図３に示すよう
に、複数のＮＡＮＤストリング型メモリセルが列方向に
配設され、制御電極１７は、行方向に配設されたワード
線に接続されている。ここで、参照番号１０はｎ型シリ
コン半導体基板を示し、参照番号１１Ａはｎ型ウエルを
示し、参照番号２０は層間絶縁層を示す。2. Description of the Related Art One type of nonvolatile semiconductor memory cell known as an EEPROM is a highly integrated NAN.
D string type nonvolatile semiconductor memory cells (hereinafter, NA
ND string memory cells). FIG. 2 is a schematic partial cross-sectional view of a conventional NAND string type memory cell having a floating electrode, and FIG. 3 shows an equivalent circuit.
NAND is string type each of the memory elements M₀ ~M₇ constituting the memory cell, the substrate (more specifically, for example, p-type well 11B) source / drain regions 13 formed in and the channel forming region 12, A floating electrode 15 (also called a floating gate or a charge storage electrode) formed above the channel formation region 12 via a tunnel insulating film 14 and a control electrode formed above the floating electrode 15 via an insulating layer 16. 17 (also called control gate or control gate). In the NAND string type memory cell, one of the source / drain regions 13 of the memory element is provided.
Is shared with the other source / drain region 13 of the adjacent memory element, whereby a plurality of memory elements are connected in series. Note that a form in which a plurality of memory elements are connected in series in this way is called a memory string. Also, the memory element M_{0 at} one end of the memory string
Is connected to the bit line B via the first selection transistor DSG.
It is connected L, and the memory element M₇ at the other end of the memory string is connected to a common source line via a second select transistor SSG. As shown in FIG. 3, a plurality of NAND string type memory cells are arranged in the column direction, and the control electrode 17 is connected to a word line arranged in the row direction. Here, reference numeral 10 indicates an n-type silicon semiconductor substrate, reference numeral 11A indicates an n-type well, and reference numeral 20 indicates an interlayer insulating layer.

【０００３】従来のＮＡＮＤストリング型メモリセルに
おけるメモリ素子へのデータ書き込み動作の概要を、以
下、説明する。An outline of a data write operation to a memory element in a conventional NAND string type memory cell will be described below.

【０００４】ＮＡＮＤストリング型メモリセルにおい
て、データは、ビット線ＢＬから最も離れた位置に位置
するメモリ素子Ｍ₇から順に書き込まれる。データ書き
込み動作においては、データを書き込むべきメモリ素子
（以下、便宜上、選択メモリ素子と呼ぶ）の制御電極１
７にプログラム電位Ｖ_program（例えば約２０ボルト）
を印加する。かかるメモリ素子以外のメモリ素子（以
下、便宜上、非選択メモリ素子と呼ぶ）の制御電極１７
にはプログラム禁止電位Ｖ_pass（パス電圧とも呼ばれ、
例えば約１０ボルト）を印加する。一方、ビット線ＢＬ
に、例えば０ボルトを印加する。そして、第１の選択ト
ランジスタＤＳＧを導通させ、第２の選択トランジスタ
ＳＳＧを非導通状態にすると、ビット線ＢＬの電位はメ
モリ素子のソース／ドレイン領域１３へと転送される。
そして、選択メモリ素子においては、制御電極１７の電
位とチャネル形成領域１２の電位との間の電位差に基づ
き、ファウラー・ノルドハイム（Fowler-Nordheim）・
トンネル現象によって、チャネル形成領域１２から浮遊
電極１５への電子の注入が生じる。その結果、選択メモ
リ素子の閾値電圧Ｖ_thが当初の負から正方向にシフト
し、データが選択メモリ素子に書き込まれる。一方、非
選択メモリ素子においては、制御電極１７とチャネル形
成領域１２との間には大きな電位差が生ぜず、チャネル
形成領域１２から浮遊電極１５への電子の注入は生じな
い。その結果、非選択メモリ素子の閾値電圧Ｖ_thは当初
の値から変化せず、当初のデータが非選択メモリ素子に
保持される。各メモリ素子の閾値電圧Ｖ_thの分布を図２
１に模式的に示す。[0004] In the NAND string type memory cell, data is written from the memory device M₇ located farthest from the bit line BL in this order. In a data write operation, a control electrode 1 of a memory element to which data is to be written (hereinafter, for convenience, referred to as a selected memory element)
7. Program potential V_program (for example, about 20 volts)
Is applied. The control electrode 17 of a memory element other than such a memory element (hereinafter, for convenience, referred to as an unselected memory element)
_{Has a} program inhibit potential V_pass (also called a pass voltage,
For example, about 10 volts) is applied. On the other hand, the bit line BL
For example, 0 volt is applied. Then, when the first selection transistor DSG is turned on and the second selection transistor SSG is turned off, the potential of the bit line BL is transferred to the source / drain region 13 of the memory element.
Then, in the selected memory element, the potential difference between the potential of the control electrode 17 and the potential of the channel formation region 12 is determined based on the potential difference between Fowler-Nordheim.
Due to the tunnel phenomenon, injection of electrons from the channel formation region 12 to the floating electrode 15 occurs. As a result, the threshold voltage_Vth of the selected memory element shifts from the initial negative to the positive direction, and data is written to the selected memory element. On the other hand, in a non-selected memory element, a large potential difference does not occur between the control electrode 17 and the channel formation region 12, and no injection of electrons from the channel formation region 12 to the floating electrode 15 occurs. As a result, the threshold voltage_Vth of the unselected memory element does not change from its initial value, and the original data is held in the unselected memory element. FIG. 2 shows the distribution of the threshold voltage V_th of each memory element.
1 schematically.

【０００５】ワード線は他のＮＡＮＤストリング型メモ
リセルと共通化されている。従って、選択メモリ素子の
制御電極１７に接続されたワード線に接続された他のＮ
ＡＮＤストリング型メモリセルを構成するメモリ・スト
リング（以下、このようなメモリ・ストリングを他のメ
モリ・ストリングと呼ぶ）におけるメモリ素子（以下、
このようなメモリ素子を、他の選択メモリ素子と呼ぶ）
の制御電極１７にも、プログラム電位Ｖ_programが印加
される。かかる他の選択メモリ素子にデータを書き込ん
ではならない場合には、即ち、かかる他の選択メモリ素
子へのデータの書き込みが禁止されている場合には、他
のメモリ・ストリングに接続されているビット線ＢＬに
中間電位Ｖ_m（例えば約１０ボルト）を印加する。これ
によって、他の選択メモリ素子においては、制御電極１
７とチャネル形成領域１２との間には大きな電位差が生
ぜず、チャネル形成領域１２から浮遊電極１５への電子
の注入が生じない。従って、他の選択メモリ素子にデー
タが書き込まれず、当初のデータが保持される。The word line is shared with other NAND string type memory cells. Therefore, the other N connected to the word line connected to the control electrode 17 of the selected memory element
A memory element (hereinafter, referred to as such a memory string) that constitutes an AND string type memory cell (hereinafter, such a memory string is referred to as another memory string).
Such a memory element is called another selected memory element)
The program potential V_program is also applied to the control electrode 17. If data should not be written to such another selected memory element, that is, if data writing to such another selected memory element is prohibited, the bit line connected to another memory string An intermediate potential V_m (for example, about 10 volts) is applied to BL. Thereby, in other selected memory elements, the control electrode 1
No large potential difference occurs between the channel formation region 7 and the channel formation region 12, and injection of electrons from the channel formation region 12 to the floating electrode 15 does not occur. Therefore, no data is written to the other selected memory elements, and the original data is retained.

【０００６】ビット線ＢＬに中間電位Ｖ_mを印加する従
来の方法においては、各ビット線ＢＬ毎に設けられ、セ
ンスアンプ等から構成されたコラム回路とも呼ばれるビ
ット線制御回路（図示せず）によってビット線ＢＬに印
加すべき中間電位Ｖ_mを供給する必要があり、そのため
に、ビット線制御回路には高耐圧のトランジスタを用い
なければならない。然るに、このような高耐圧のトラン
ジスタを設けるためには広い面積が必要とされ、不揮発
性半導体メモリセルの面積縮小化を図ることが困難であ
る。[0006] In the conventional method of applying an intermediate potential V_m to the bit line BL, and provided for each bit line BL, and the bit line control circuit, also referred to as a column circuit consisting of a sense amplifier or the like (not shown) it is necessary to supply an intermediate voltage V_m to be applied to the bit line BL, and Therefore, the bit line control circuit must be used high withstand voltage transistors. However, providing such a high breakdown voltage transistor requires a large area, and it is difficult to reduce the area of the nonvolatile semiconductor memory cell.

【０００７】このような問題を解決するための手段とし
て、ＮＡＮＤストリング型メモリセルにおいて、制御電
極１７と浮遊電極１５との容量結合、及び、浮遊電極１
５とチャネル形成領域１２との容量結合に基づき、ワー
ド線に印加された電位によって他のメモリ・ストリング
における他の選択メモリ素子のチャネル形成領域１２を
昇圧させる方法が知られている。尚、このような方法を
セルフ・ブースト方式と呼ぶ。セルフ・ブースト方式を
採用することによって、他の選択メモリ素子において、
制御電極１７とチャネル形成領域１２との間には大きな
電位差が生ぜず、他の選択メモリ素子にはデータが書き
込まれない。As means for solving such a problem, in a NAND string type memory cell, capacitive coupling between the control electrode 17 and the floating electrode 15 and the floating electrode 1
A method is known in which the channel formation region 12 of another selected memory element in another memory string is boosted by a potential applied to a word line based on capacitive coupling between the channel formation region 5 and the channel formation region 12. Such a method is called a self-boost method. By adopting the self-boost method, in other selected memory elements,
No large potential difference occurs between the control electrode 17 and the channel forming region 12, and no data is written to the other selected memory elements.

【０００８】具体的には、選択メモリ素子へのデータ書
き込みに際しては、ワード線にプログラム電位Ｖ
_program（例えば約２０ボルト）を印加することによっ
て制御電極の電位を約２０ボルトとする。一方、非選択
メモリ素子の制御電極にはプログラム禁止電位Ｖ
_pass（約１０ボルト）を印加する。また、予め、このメ
モリ・ストリングに接続されたビット線ＢＬには例えば
０ボルトを印加し、第１の選択トランジスタＤＳＧのゲ
ート電極に電源電圧Ｖ_ccを印加し、第２の選択トランジ
スタＳＳＧのゲート電極には０ボルトを印加する。これ
によって、選択メモリ素子においては、プログラム電位
Ｖ_programにある制御電極の電位とチャネル形成領域の
電位との間の電位差（約２０ボルト）に基づき、チャネ
ル形成領域から浮遊電極への電子の注入が生じる結果、
データが選択メモリ素子に書き込まれる。一方、非選択
メモリ素子においては、プログラム禁止電位Ｖ_passにあ
る制御電極の電位とチャネル形成領域の電位との間には
大きな電位差が生ぜず（具体的には、約１０ボルトの電
位差しか生ぜず）、チャネル形成領域から浮遊電極への
電子の注入は生じない。その結果、非選択メモリ素子の
閾値電圧は当初の値から変化せず、当初のデータが非選
択メモリ素子に保持される。Specifically, when writing data to the selected memory element, the program potential V is applied to the word line.
By applying a_program (for example, about 20 volts), the potential of the control electrode is set to about 20 volts. On the other hand, the program inhibition potential V is applied to the control electrode of the non-selected memory element.
_pass (approximately 10 volts). Further, for example, 0 V is applied to the bit line BL connected to the memory string in advance, the power supply voltage_Vcc is applied to the gate electrode of the first selection transistor DSG, and the gate of the second selection transistor SSG is applied. 0 volts is applied to the electrodes. Thereby, in the selected memory element, electrons are injected from the channel formation region to the floating electrode based on the potential difference (about 20 volts) between the potential of the control electrode at the program potential V_program and the potential of the channel formation region. As a result,
Data is written to the selected memory element. On the other hand, in the non-selected memory element, a large potential difference does not occur between the potential of the control electrode at the program inhibition potential V_pass and the potential of the channel formation region (specifically, a potential difference of about 10 volts does not occur). ), Injection of electrons from the channel formation region to the floating electrode does not occur. As a result, the threshold voltage of the unselected memory element does not change from the initial value, and the original data is held in the unselected memory element.

【０００９】一方、他のメモリ・ストリングにおける他
の選択メモリ素子の制御電極にはプログラム電位Ｖ
_program（約２０ボルト）が印加される。また、他のメ
モリ・ストリングにおける他の選択メモリ素子以外のメ
モリ素子（他のメモリ・ストリングにおける他の非選択
メモリ素子と呼ぶ）の制御電極にはプログラム禁止電位
Ｖ_pass（約１０ボルト）が印加される。そして、この他
のメモリ・ストリングに接続されたビット線ＢＬにＶ_cc
を印加し、第１の選択トランジスタＤＳＧのゲート電極
にＶ_ccを印加し、第２の選択トランジスタＳＳＧのゲー
ト電極には０ボルトを印加する。これによって、他のメ
モリ・ストリングの各メモリ素子のチャネル形成領域が
８ボルト前後に昇圧される。そして、その結果、ほぼ同
時に、第１の選択トランジスタＤＳＧは非導通状態とな
り、チャネル形成領域の電位が保持される。これによっ
て、チャネル形成領域から浮遊電極への電子の注入が生
ぜず、他の選択メモリ素子にデータが書き込まれず、当
初のデータが保持される。On the other hand, other memory strings
The program potential V is applied to the control electrode of the selected memory element.
_program(About 20 volts) is applied. In addition, other
Memory strings other than the other selected memory elements in the memory string.
Memory element (other unselected in other memory strings
Program inhibit potential on the control electrode of the
V_pass(About 10 volts) is applied. And this other
V is applied to the bit line BL connected to the memory string of_cc
Is applied to the gate electrode of the first selection transistor DSG.
To V_ccIs applied to the gate of the second selection transistor SSG.
0 volts is applied to the gate electrode. This allows other
The channel forming area of each memory element of the memory string
The voltage is increased to around 8 volts. And as a result, almost the same
Sometimes, the first selection transistor DSG is turned off.
Thus, the potential of the channel formation region is held. By this
As a result, electrons are injected from the channel formation region to the floating electrode.
No data is written to the other selected memory elements,
The first data is kept.

【００１０】他のメモリ・ストリングにおける各メモリ
素子のチャネル形成領域の電位Ｖ_chは、以下の式（１）
で表すことができる。尚、式（１）の右辺第３項は、他
のメモリ・ストリングにおける他の選択メモリ素子に基
づくチャネル形成領域の昇圧を示す。具体的には、他の
選択メモリ素子における、制御電極と電荷蓄積部との容
量結合、及び、電荷蓄積部とチャネル形成領域との容量
結合に基づくチャネル形成領域の昇圧を示す。また、式
（１）の右辺第２項は、他のメモリ・ストリングにおけ
る他の非選択メモリ素子に基づくチャネル形成領域の昇
圧を示す。具体的には、非選択メモリ素子における、制
御電極と電荷蓄積部との容量結合、及び、電荷蓄積部と
チャネル形成領域との容量結合に基づくチャネル形成領
域の昇圧を示す。尚、セルフ・ブースト方式の等価回路
を図２２に示す。更には、式（１）及び後述する各式中
の記号の定義を、以下の表１に示す。The potential V_ch of the channel forming region of each memory element in another memory string is expressed by the following equation (1).
Can be represented by Note that the third term on the right side of the equation (1) indicates a boost in the channel formation region based on another selected memory element in another memory string. Specifically, it shows the capacitive coupling between the control electrode and the charge storage portion and the boosting of the channel formation region based on the capacitance coupling between the charge storage portion and the channel formation region in another selected memory element. Further, the second term on the right side of the equation (1) indicates the boosting of the channel formation region based on another unselected memory element in another memory string. Specifically, it shows the capacitive coupling between the control electrode and the charge storage portion and the boosting of the channel formation region based on the capacitive coupling between the charge storage portion and the channel formation region in the non-selected memory element. FIG. 22 shows an equivalent circuit of the self-boost method. Further, Table 1 below shows the definitions of the symbols in the formula (1) and each formula described below.

【００１１】[0011]

【数１】(Equation 1)

【００１２】[0012]

【表１】Ｖ_chini：ビット線を介してメモリ素子のチャ
ネル形成領域に印加される電位 Ｖ_th ：メモリ素子の閾値電圧 Ｃｒ₁ ：（Ｎ−１）×（Ｃ_ins／Ｃ_total） Ｃｒ₂ ：Ｃ_ins／Ｃ_total Ｃｒ₃ ：（Ｎ−１）×（Ｃ_boost／Ｃ_total） Ｃｒ₄ ：（Ｎ−１）×（Ｃ_cond／Ｃ_total） Ｎ ：１つのメモリ・ストリングを構成するメモリ
素子の個数 Ｃ_ins ：１つのメモリ素子の容量であり、［Ｃ_insul・
Ｃ_tun／（Ｃ_insul＋Ｃ_tun）］。ここで、Ｃ_insulは制御
電極と浮遊電極との間の結合容量であり、Ｃ_tunは浮遊
電極とチャネル形成領域との間の結合容量 Ｃ_boost：後述するブースター電極方式におけるブース
ター電極とソース／ドレイン領域との間の結合容量 Ｃ_cond ：後述するＣＢＣ方式における導電層と浮遊電
極との間の結合容量 Ｃ_total：セルフ・ブースト方式においては、Ｎ×Ｃ_ins
＋Ｃ_ch；ブースター電極方式においては、Ｎ×Ｃ_ins＋
Ｃ_ch＋Ｎ×Ｃ_boost；ＣＢＣ方式においては、Ｎ×Ｃ_ins
＋Ｃ_ch＋Ｎ×Ｃ_cond Ｃ_ch ：１つのメモリ・ストリングを構成するＮ個の
メモリ素子のソース／ドレイン領域と基体（例えばウエ
ル）間のチャネル寄生容量V_chini : potential applied to the channel formation region of the memory element via the bit line V_th : threshold voltage of the memory element Cr₁ : (N−1) × (C_ins / C_total ) Cr₂ : C_ins / C_total Cr₃ : (N−1) × (C_boost / C_total ) Cr₄ : (N−1) × (C_cond / C_total ) N: The number of memory elements constituting one memory string Number C_ins : Capacity of one memory element, [C_insul ·
C_tun / (C_insul + C_tun )]. Here, C_insul is a coupling capacitance between the control electrode and the floating electrode, and C_tun is a coupling capacitance between the floating electrode and the channel forming region. C_boost : a booster electrode and a source / drain in a booster electrode system described later. Coupling capacitance between regions C_cond : coupling capacitance between a conductive layer and a floating electrode in a CBC method described later C_total : N × C_ins in a self-boost method
+ C_ch ; In the booster electrode system, N × C_ins +
C_ch + N × C_boost ; In the CBC method, N × C_ins
+ C_ch + N × C_cond C_ch : channel parasitic capacitance between the source / drain regions of N memory elements constituting one memory string and a base (for example, a well)

【００１３】更に、セルフ・ブースト方式の一種であ
る、ブースター電極と制御電極との容量結合に基づき制
御電極を昇圧させる方法（ブースター電極方式）の一具
体例を、文献 "A Novel Booster Plate Technology in
High Density NAND Flash Memories for Voltage Scali
ng-Down and Zero Program Disturbance", J.D. Choi.e
t al., 1996 Symposium on VLSI Technology Digest of
Technical Papers, pp238-239 を参照して、以下、説
明する。[0013] Further, a specific example of a method of boosting a control electrode based on capacitive coupling between a booster electrode and a control electrode (a booster electrode system), which is a kind of a self-boost system, is described in the document "A Novel Booster Plate Technology in".
High Density NAND Flash Memories for Voltage Scali
ng-Down and Zero Program Disturbance ", JD Choi.e
t al., 1996 Symposium on VLSI Technology Digest of
This is explained below with reference to Technical Papers, pp238-239.

【００１４】この文献に開示されたメモリ・ストリング
におけるメモリ素子は、半導体基板に形成されたソース
／ドレイン領域及びチャネル形成領域、チャネル形成領
域上に、トンネル絶縁膜、浮遊電極、絶縁層、制御電
極、層間絶縁膜、ブースター電極が順次、形成された構
造を有する。The memory element in the memory string disclosed in this document includes a source / drain region and a channel forming region formed on a semiconductor substrate, and a tunnel insulating film, a floating electrode, an insulating layer, and a control electrode formed on the channel forming region. , An interlayer insulating film, and a booster electrode are sequentially formed.

【００１５】そして、選択メモリ素子へのデータ書き込
みに際しては、選択メモリ素子に接続されたワード線に
プログラム電位Ｖ_program（１２ボルト）を印加するこ
とによって制御電極の電位をプログラム電位Ｖ_program
（１２ボルト）とする。一方、非選択メモリ素子の制御
電極には、ワード線からプログラム禁止電位Ｖ_pass（例
えばＶ_ccボルト）を印加する。併せて、ブースター電極
にブースト電位Ｖ_boost（１２ボルト）を印加する。ま
た、予め、このメモリ・ストリングに接続されたビット
線ＢＬには例えば０ボルトを印加し、第１の選択トラン
ジスタＤＳＧのゲート電極に電源電圧Ｖ_ccを印加し、第
２の選択トランジスタＳＳＧのゲート電極には０ボルト
を印加する。これによって、選択メモリ素子において
は、プログラム電位Ｖ_programにある制御電極の電位と
チャネル形成領域の電位との間の電位差（約１２ボル
ト）に基づき、チャネル形成領域から浮遊電極への電子
の注入が生じる結果、データが選択メモリ素子に書き込
まれる。一方、非選択メモリ素子においては、プログラ
ム禁止電位Ｖ_pass（例えばＶ_ccボルト）にある制御電極
の電位とチャネル形成領域の電位との間には大きな電位
差が生ぜず、チャネル形成領域から浮遊電極への電子の
注入は生じない。その結果、非選択メモリ素子の閾値電
圧は当初の値から変化せず、当初のデータが非選択メモ
リ素子に保持される。When writing data to the selected memory element, a program potential V_program (12 volts) is applied to a word line connected to the selected memory element, thereby changing the potential of the control electrode to the program potential V_program
(12 volts). On the other hand, a program inhibit potential V_pass (for example, V_cc volts) is applied to the control electrode of the non-selected memory element from a word line. In addition, applying a boost booster electrode potential V_boost (12 volts). Further, for example, 0 V is applied to the bit line BL connected to the memory string in advance, the power supply voltage_Vcc is applied to the gate electrode of the first selection transistor DSG, and the gate of the second selection transistor SSG is applied. 0 volts is applied to the electrodes. Thereby, in the selected memory element, injection of electrons from the channel formation region to the floating electrode is performed based on the potential difference (about 12 volts) between the potential of the control electrode at the program potential V_program and the potential of the channel formation region. As a result, data is written to the selected memory element. On the other hand, in a non-selected memory element, a large potential difference does not occur between the potential of the control electrode at the program inhibition potential V_pass (for example,_Vcc volts) and the potential of the channel formation region, and the potential is not changed from the channel formation region to the floating electrode. Does not occur. As a result, the threshold voltage of the unselected memory element does not change from the initial value, and the original data is held in the unselected memory element.

【００１６】一方、他のメモリ・ストリングにおける他
の選択メモリ素子の制御電極にもプログラム電位Ｖ
_program（１２ボルト）が印加され、他のメモリ・スト
リングにおける他の非選択メモリ素子の制御電極にはプ
ログラム禁止電位Ｖ_pass（例えばＶ_ccボルト）が印加さ
れ、併せて、ブースター電極にブースト電位Ｖ
_boost（１２ボルト）が印加される。この他のメモリ・
ストリングに接続されたビット線ＢＬにＶ_ccを印加し、
第１の選択トランジスタＤＳＧのゲート電極にＶ_ccを印
加し、第２の選択トランジスタＳＳＧのゲート電極には
０ボルトを印加する。これによって、プログラム電位Ｖ
_programにある制御電極の電位とチャネル形成領域の電
位（Ｖ_cc−Ｖ’_thであり、Ｖ’_thは第１の選択トランジ
スタＤＳＧの閾値電圧である）との間の電位差等に基づ
き、他のメモリ・ストリングの各メモリ素子のチャネル
形成領域が約８ボルトに昇圧される。そして、その結
果、ほぼ同時に、第１の選択トランジスタＤＳＧは非導
通状態となり、チャネル形成領域の電位（約８ボルト）
が保持される。これによって、チャネル形成領域から浮
遊電極への電子の注入が生ぜず、他の選択メモリ素子に
データが書き込まれず、当初のデータが保持される。On the other hand, the program potential V is also applied to control electrodes of other selected memory elements in other memory strings.
_program (12 volts), a program inhibit potential_Vpass (eg,_Vcc volts) is applied to the control electrodes of other unselected memory elements in the other memory strings, and a boost potential V is applied to the booster electrodes.
_boost (12 volts) is applied. Other memory
_Vcc is applied to the bit line BL connected to the string,
_Vcc is applied to the gate electrode of the first selection transistor DSG, and 0 volt is applied to the gate electrode of the second selection transistor SSG. As a result, the program potential V
Based on the potential difference between the potential of the control electrode in the_program and the potential of the channel formation region (_Vcc -_V'th , where_V'th is the threshold voltage of the first selection transistor DSG), the other The channel forming region of each memory element of the memory string is boosted to about 8 volts. As a result, almost simultaneously, the first selection transistor DSG is turned off, and the potential of the channel formation region (about 8 volts)
Is held. Thus, injection of electrons from the channel formation region to the floating electrode does not occur, and data is not written to another selected memory element, and original data is retained.

【００１７】上述の文献に開示されたメモリ・ストリン
グにおいては、制御電極と電荷蓄積部との容量結合だけ
でなく、ブースター電極と電荷蓄積部との容量結合によ
って電荷蓄積部の昇圧を行うことができるので、従来よ
りも低いプログラム電位Ｖ_program（１２ボルト）を用
いても、メモリ素子にデータを書き込むことが可能とな
る。In the memory string disclosed in the above-mentioned document, not only the capacitive coupling between the control electrode and the charge storage unit but also the boosting of the charge storage unit is performed by the capacitive coupling between the booster electrode and the charge storage unit. it is possible, be used conventionally lower program voltage_Vpr ogram (12 volts), it is possible to write data to the memory device.

【００１８】他のメモリ・ストリングにおける各メモリ
素子のチャネル形成領域の電位Ｖ_chは、以下の式（２）
で表すことができる。尚、式（２）の右辺第３項は、他
のメモリ・ストリングにおける他の選択メモリ素子に基
づくチャネル形成領域の昇圧を示す。具体的には、他の
選択メモリ素子における、制御電極と電荷蓄積部との容
量結合、及び、電荷蓄積部とチャネル形成領域との容量
結合に基づくチャネル形成領域の昇圧を示す。また、式
（２）の右辺第４項は、他のメモリ・ストリングの他の
非選択メモリ素子におけるブースター電極に基づくチャ
ネル形成領域の昇圧を示す。具体的には、他の非選択メ
モリ素子におけるブースター電極とソース／ドレイン領
域領域との容量結合に基づくチャネル形成領域の昇圧を
示す。更には、式（２）の右辺第２項は、他のメモリ・
ストリングにおける他の非選択メモリ素子に基づくチャ
ネル形成領域の昇圧を示す。具体的には、他の非選択メ
モリ素子における、制御電極と電荷蓄積部との容量結
合、及び、電荷蓄積部とチャネル形成領域との容量結合
に基づくチャネル形成領域の昇圧を示す。尚、従来のブ
ースター電極方式の等価回路を図２３に示す。The potential V_ch of the channel forming region of each memory element in another memory string is expressed by the following equation (2).
Can be represented by Note that the third term on the right side of the equation (2) indicates the boosting of the channel formation region based on another selected memory element in another memory string. Specifically, it shows the capacitive coupling between the control electrode and the charge storage portion and the boosting of the channel formation region based on the capacitance coupling between the charge storage portion and the channel formation region in another selected memory element. The fourth term on the right side of the equation (2) indicates the boosting of the channel formation region based on the booster electrode in another unselected memory element of another memory string. Specifically, a voltage increase in a channel formation region based on capacitive coupling between a booster electrode and a source / drain region region in another unselected memory element is shown. Further, the second term on the right side of the equation (2) is the other memory
9 shows boosting of a channel formation region based on another unselected memory element in a string. Specifically, it illustrates the capacitive coupling between the control electrode and the charge storage portion and the boosting of the channel formation region based on the capacitive coupling between the charge storage portion and the channel formation region in another unselected memory element. FIG. 23 shows an equivalent circuit of a conventional booster electrode system.

【００１９】[0019]

【数２】(Equation 2)

【００２０】更に、上述の問題を解決するための手段と
して、他のＮＡＮＤストリング型メモリセルにおいて、
メモリ・ストリングを構成する各メモリ素子の制御電極
の少なくとも頂面の上方に層間絶縁膜を介して形成さ
れ、且つ、メモリ・ストリングを構成する１つのメモリ
素子の一方のソース／ドレイン領域に接続された導電層
を備えた構造を有するメモリ・ストリングが、例えば、
文献 "A novel ChannelBoost Capacitance (CBC) Cell
TEchnology with Low Program Disturbance Suitable f
or FAst Programming 4Gbit NAND Flash Memories", S.
SAto, et al.,1998 Symposium pn VLSI TEchnology Di
gest of Technical Papers, pp. 108-109 から公知であ
る。このメモリ・ストリングにおいては、メモリ素子へ
のデータ書き込みに際し、ワード線制御回路によってワ
ード線にプログラム電位Ｖ_programを印加する。そし
て、データを書き込むべきメモリ素子とワード線を介し
て接続された他のメモリ・ストリングにおける他の選択
メモリ素子へのデータの書き込みを禁止する場合、デー
タの書き込みが禁止された他の選択メモリ素子におい
て、少なくとも、プログラム電位Ｖ_programにある制御
電極と電荷蓄積部との容量結合、電荷蓄積部とチャネル
形成領域との容量結合、及び、制御電極と導電層との容
量結合に基づきチャネル形成領域を昇圧する。尚、この
ような方法をＣＢＣ方式と呼ぶ。ＣＢＣ方式を採用する
ことによって、他の選択メモリ素子において、制御電極
とチャネル形成領域との間には大きな電位差が生ぜず、
他の選択メモリ素子にはデータが書き込まれない。Further, as means for solving the above-mentioned problem, in another NAND string type memory cell,
It is formed above the control electrode of each memory element constituting the memory string at least above the top surface via an interlayer insulating film, and is connected to one source / drain region of one memory element constituting the memory string. Memory string having a structure with a conductive layer
Literature "A novel ChannelBoost Capacitance (CBC) Cell
TEchnology with Low Program Disturbance Suitable f
or FAst Programming 4Gbit NAND Flash Memories ", S.
SAto, et al., 1998 Symposium pn VLSI TEchnology Di
gest. of Technical Papers, pp. 108-109. In this memory string, when data writing into the memory element, applying a program potential V_program word lines by a word line control circuit. When prohibiting data writing to another selected memory element in another memory string connected via a word line to a memory element to which data is to be written, the other selected memory element for which data writing is prohibited In at least, the channel formation region is formed based on at least the capacitive coupling between the control electrode and the charge accumulation portion at the program potential V_program , the capacitance coupling between the charge accumulation portion and the channel formation region, and the capacitance coupling between the control electrode and the conductive layer. Increase the pressure. Note that such a method is called a CBC method. By employing the CBC method, a large potential difference does not occur between the control electrode and the channel formation region in other selected memory elements,
No data is written to the other selected memory elements.

【００２１】他のメモリ・ストリングにおける各メモリ
素子のチャネル形成領域の電位Ｖ_chは、以下の式（３）
で表すことができる。尚、式（３）の右辺第３項は、他
のメモリ・ストリングにおける他の選択メモリ素子に基
づくチャネル形成領域の昇圧を示す。具体的には、他の
選択メモリ素子における、制御電極と電荷蓄積部との容
量結合、及び、電荷蓄積部とチャネル形成領域との容量
結合に基づくチャネル形成領域の昇圧を示す。また、式
（３）の右辺第２項は、他のメモリ・ストリングにおけ
る他の非選択メモリ素子に基づくチャネル形成領域の昇
圧を示す。具体的には、他の非選択メモリ素子におけ
る、制御電極と電荷蓄積部との容量結合、及び、電荷蓄
積部とチャネル形成領域との容量結合に基づくチャネル
形成領域の昇圧を示す。更に、式（３）の右辺第４項
は、制御電極と導電層との間の結合容量に基づくチャネ
ル形成領域の昇圧を示す。尚、図２４に、ＣＢＣ方式の
等価回路を示す。The potential V_ch of the channel forming region of each memory element in another memory string is expressed by the following equation (3).
Can be represented by Note that the third term on the right side of the equation (3) indicates a boost in the channel formation region based on another selected memory element in another memory string. Specifically, it shows the capacitive coupling between the control electrode and the charge storage portion and the boosting of the channel formation region based on the capacitance coupling between the charge storage portion and the channel formation region in another selected memory element. Further, the second term on the right side of the equation (3) indicates the boosting of the channel formation region based on another unselected memory element in another memory string. Specifically, it illustrates the capacitive coupling between the control electrode and the charge storage portion and the boosting of the channel formation region based on the capacitive coupling between the charge storage portion and the channel formation region in another unselected memory element. Further, the fourth term on the right side of the equation (3) indicates a boost in the channel formation region based on the coupling capacitance between the control electrode and the conductive layer. FIG. 24 shows an equivalent circuit of the CBC method.

【００２２】[0022]

【数３】(Equation 3)

【００２３】[0023]

【発明が解決しようとする課題】メモリ素子の微細化を
進める場合には、ゲート長を短くする必要があり、その
ために、通常、チャネル形成領域の不純物濃度を高める
必要がある。ところで、チャネル形成領域の不純物濃度
を高めると、１つのメモリ・ストリングを構成するＮ個
のメモリ素子のソース／ドレイン領域と基体（例えばウ
エル）間のチャネル寄生容量Ｃ_chの値が大きくなる。従
って、式（１）、式（２）、式（３）における係数Ｃｒ
₁，Ｃｒ₂，Ｃｒ₃，Ｃｒ₄の値が小さくなる結果、他のメ
モリ・ストリングにおける各メモリ素子のチャネル形成
領域の電位Ｖ_chが低下する。それ故、セルフ・ブースト
方式、ブースター電極方式あるいはＣＢＣ方式によって
他の選択メモリ素子のチャネル形成領域の電位Ｖ_chを昇
圧したとき、他の選択メモリ素子のチャネル形成領域の
電位Ｖ_chが十分には上昇せず（例えば、７ボルトに達せ
ず）、他の選択メモリ素子において、制御電極の電位と
チャネル形成領域の電位Ｖ_chの差が大きくなり、データ
書き込み時のディスターブ特性が劣化するといった問題
が生じる。即ち、他の選択メモリ素子に対するディスタ
ーブ特性のマージンが無くなる可能性がある。When miniaturization of a memory element is advanced, it is necessary to shorten a gate length, and therefore, it is usually necessary to increase an impurity concentration of a channel formation region. By the way, when the impurity concentration of the channel formation region is increased, the value of the channel parasitic capacitance_Cch between the source / drain regions of N memory elements constituting one memory string and the base (for example, well) increases. Therefore, the coefficient Cr in the equations (1), (2) and (3)
As a result of decreasing the values of₁ , Cr₂ , Cr₃ , and Cr₄ , the potential V_ch of the channel forming region of each memory element in another memory string decreases. Therefore, the self-boosting scheme, when the boosted potential V_ch of the channel formation region of the other of the selected memory element by booster electrode method or CBC mode, the sufficient potential V_ch of the channel formation region of the other of the selected memory element not elevated (e.g., not reach 7 volts), the other selected memory element, the difference in the potential V_ch and the potential of the channel formation region of the control electrode is increased, a problem disturb characteristic at the time of data writing is degraded Occurs. That is, there is a possibility that the margin of the disturb characteristic with respect to another selected memory element is lost.

【００２４】従って、本発明の目的は、メモリ素子の微
細化を進める場合にあっても、データ書き込み時のディ
スターブ特性が劣化するといった問題を確実に回避する
ことができる不揮発性半導体メモリセル、並びに、かか
る不揮発性半導体メモリセルにおけるデータ書き込み・
読み出し制御方法を提供することにある。Accordingly, an object of the present invention is to provide a nonvolatile semiconductor memory cell which can reliably avoid the problem that the disturb characteristic at the time of data writing is degraded even when the memory element is miniaturized, and Data writing / writing in such a nonvolatile semiconductor memory cell.
An object of the present invention is to provide a read control method.

【００２５】[0025]

【課題を解決するための手段】上記の目的を達成するた
めの本発明の第１の態様に係る不揮発性半導体メモリセ
ルは、セルフ・ブースト方式の不揮発性半導体メモリセ
ルであり、（イ）基体に形成されたソース／ドレイン領
域及びチャネル形成領域、チャネル形成領域上に形成さ
れた電荷蓄積部、並びに、電荷蓄積部上に形成された制
御電極を有する、電気的書き換えが可能なメモリ素子
が、複数、直列接続されたメモリ・ストリング、（ロ）
各制御電極に接続された複数のワード線、（ハ）メモリ
・ストリングの一端のメモリ素子の一方のソース／ドレ
イン領域に、第１の選択トランジスタを介して接続され
たビット線、（ニ）メモリ・ストリングの他端のメモリ
素子の一方のソース／ドレイン領域に、第２の選択トラ
ンジスタを介して接続されたソース線、並びに、（ホ）
ワード線にプログラム電位を印加するためのワード線制
御回路、を具備し、メモリ素子へのデータ書き込みに際
し、ワード線制御回路の作動によりワード線にプログラ
ム電位を印加し、データを書き込むべきメモリ素子とワ
ード線を介して接続された他のメモリ・ストリングにお
けるメモリ素子へのデータの書き込みを禁止する場合、
データの書き込みが禁止された該メモリ素子において、
少なくとも、制御電極と電荷蓄積部との容量結合、及
び、電荷蓄積部とチャネル形成領域との容量結合に基づ
きチャネル形成領域を昇圧する不揮発性半導体メモリセ
ルであって、チャネル形成領域の不純物濃度は、１×１
０¹⁷ｃｍ^-3以下であり、メモリ素子に記憶されたデータ
を読み出す際に基体又はソース線にバイアスを印加する
ためのバイアス印加手段を更に備えていることを特徴と
する。A non-volatile semiconductor memory cell according to a first aspect of the present invention for achieving the above object is a self-boost type non-volatile semiconductor memory cell. An electrically rewritable memory element having a source / drain region and a channel formation region formed in the semiconductor device, a charge storage portion formed on the channel formation region, and a control electrode formed on the charge storage portion. Multiple, serially connected memory strings, (b)
A plurality of word lines connected to each control electrode; (c) a bit line connected to one source / drain region of a memory element at one end of the memory string via a first selection transistor; A source line connected to one source / drain region of the memory element at the other end of the string via a second selection transistor; and (e)
A word line control circuit for applying a program potential to the word line, and when writing data to the memory element, applying a program potential to the word line by operation of the word line control circuit to write data to the memory element; When prohibiting data writing to a memory element in another memory string connected via a word line,
In the memory device in which data writing is prohibited,
At least a nonvolatile semiconductor memory cell in which a channel formation region is boosted based on a capacitive coupling between a control electrode and a charge accumulation portion and a capacitance coupling between a charge accumulation portion and a channel formation region. , 1 × 1
0¹⁷ cm⁻³ or less, and further comprising a bias applying unit for applying a bias to the base or the source line when reading data stored in the memory element.

【００２６】上記の目的を達成するための本発明の第２
の態様に係る不揮発性半導体メモリセルは、ブースター
電極方式の不揮発性半導体メモリセルであり、（イ）基
体に形成されたソース／ドレイン領域及びチャネル形成
領域、チャネル形成領域上に形成された電荷蓄積部、並
びに、電荷蓄積部上に形成された制御電極を有する、電
気的書き換えが可能なメモリ素子が、複数、直列接続さ
れたメモリ・ストリング、（ロ）各制御電極に接続され
た複数のワード線、（ハ）メモリ・ストリングの一端の
メモリ素子の一方のソース／ドレイン領域に、第１の選
択トランジスタを介して接続されたビット線、（ニ）メ
モリ・ストリングの他端のメモリ素子の一方のソース／
ドレイン領域に、第２の選択トランジスタを介して接続
されたソース線、（ホ）ワード線に所定の電位を印加す
るためのワード線制御回路、（ヘ）メモリ・ストリング
を構成する各メモリ素子の制御電極、電荷蓄積部及びソ
ース／ドレイン領域上を被覆する層間絶縁膜上に形成さ
れたブースター電極、並びに、（ト）ブースター電極に
ブースト電位を印加するためのブースト電位印加手段、
を具備し、メモリ素子へのデータ書き込みに際し、ワー
ド線制御回路の作動によりワード線に所定の電位を印加
し、且つ、ブースト電位印加手段の動作によりブースタ
ー電極にブースト電位を印加し、データを書き込むべき
メモリ素子とワード線を介して接続された他のメモリ・
ストリングにおけるメモリ素子へのデータの書き込みを
禁止する場合、データの書き込みが禁止された該メモリ
素子において、少なくとも、制御電極と電荷蓄積部との
容量結合、電荷蓄積部とチャネル形成領域との容量結
合、及び、ブースター電極とソース／ドレイン領域領域
との容量結合に基づきチャネル形成領域を昇圧する不揮
発性半導体メモリセルであって、チャネル形成領域の不
純物濃度は２×１０¹⁷ｃｍ^-3以下であり、メモリ素子に
記憶されたデータを読み出す際に基体又はソース線にバ
イアスを印加するためのバイアス印加手段を更に備えて
いることを特徴とする。The second object of the present invention for achieving the above object is as follows.
The non-volatile semiconductor memory cell according to the aspect is a non-volatile semiconductor memory cell of a booster electrode type. (A) A source / drain region and a channel formation region formed on a base, and a charge storage formed on the channel formation region A plurality of electrically rewritable memory elements having a control electrode formed on the charge storage section, a memory string connected in series, and (b) a plurality of words connected to each control electrode. A bit line connected to one source / drain region of the memory element at one end of the memory string via the first selection transistor; and (d) one of the memory elements at the other end of the memory string. Source /
A drain line, a source line connected via a second selection transistor, (e) a word line control circuit for applying a predetermined potential to a word line, and (f) a memory line of each memory element constituting a memory string. A booster electrode formed on an interlayer insulating film covering the control electrode, the charge storage portion and the source / drain regions, and (g) boost potential applying means for applying a boost potential to the booster electrode;
When writing data to the memory element, a predetermined potential is applied to the word line by the operation of the word line control circuit, and a boost potential is applied to the booster electrode by the operation of the boost potential applying means to write data. Other memory connected to the memory element to be
In the case where writing of data to the memory element in the string is prohibited, in the memory element in which the writing of data is prohibited, at least the capacitive coupling between the control electrode and the charge storage portion and the capacitive coupling between the charge storage portion and the channel forming region. And a non-volatile semiconductor memory cell for boosting a channel formation region based on capacitive coupling between a booster electrode and a source / drain region region, wherein an impurity concentration of the channel formation region is 2 × 10¹⁷ cm⁻³ or less; It is characterized by further comprising a bias applying means for applying a bias to the base or the source line when reading data stored in the memory element.

【００２７】上記の目的を達成するための本発明の第３
の態様に係る不揮発性半導体メモリセルは、ＣＢＣ方式
の不揮発性半導体メモリセルであり、（イ）基体に形成
されたソース／ドレイン領域及びチャネル形成領域、チ
ャネル形成領域上に形成された電荷蓄積部、並びに、電
荷蓄積部上に形成された制御電極を有する、電気的書き
換えが可能なメモリ素子が、複数、直列接続されたメモ
リ・ストリング、（ロ）各制御電極に接続された複数の
ワード線、（ハ）メモリ・ストリングの一端のメモリ素
子の一方のソース／ドレイン領域に、第１の選択トラン
ジスタを介して接続されたビット線、（ニ）メモリ・ス
トリングの他端のメモリ素子の一方のソース／ドレイン
領域に、第２の選択トランジスタを介して接続されたソ
ース線、（ホ）ワード線にプログラム電位を印加するた
めのワード線制御回路、並びに、（ヘ）メモリ・ストリ
ングを構成する各メモリ素子の制御電極の少なくとも頂
面の上方に層間絶縁膜を介して形成され、且つ、メモリ
・ストリングを構成する１つのメモリ素子の一方のソー
ス／ドレイン領域に接続された導電層、を具備し、メモ
リ素子へのデータ書き込みに際し、ワード線制御回路の
作動によりワード線にプログラム電位を印加し、データ
を書き込むべきメモリ素子とワード線を介して接続され
た他のメモリ・ストリングにおけるメモリ素子へのデー
タの書き込みを禁止する場合、データの書き込みが禁止
された該メモリ素子において、少なくとも、制御電極と
電荷蓄積部との容量結合、電荷蓄積部とチャネル形成領
域との容量結合、及び、制御電極と導電層との容量結合
に基づきチャネル形成領域を昇圧する不揮発性半導体メ
モリセルであって、チャネル形成領域の不純物濃度は、
１×１０¹⁸ｃｍ^-3以下であり、メモリ素子に記憶された
データを読み出す際に基体又はソース線にバイアスを印
加するためのバイアス印加手段を更に備えていることを
特徴とする。The third object of the present invention for achieving the above object.
The non-volatile semiconductor memory cell according to the aspect is a CBC type non-volatile semiconductor memory cell, and (a) a source / drain region and a channel formation region formed on a base, and a charge storage unit formed on the channel formation region. A plurality of electrically rewritable memory elements having a control electrode formed on the charge storage portion, a memory string connected in series, and (b) a plurality of word lines connected to each control electrode. (C) a bit line connected to one of the source / drain regions of the memory element at one end of the memory string via the first selection transistor, and (d) one of the memory elements at the other end of the memory string. A source line connected to the source / drain region via a second selection transistor, and a word line control for applying a program potential to a (e) word line. And (f) one of one of the memory elements forming the memory string, formed via an interlayer insulating film above at least the top surface of the control electrode of each memory element forming the memory string. A conductive layer connected to the source / drain regions, and when writing data to the memory element, applying a program potential to the word line by operating a word line control circuit, and via the memory element to which data is to be written and the word line When writing data to the memory element in another memory string connected by the connection is prohibited, at least the capacitive coupling between the control electrode and the charge storage section and the charge storage section The voltage of the channel formation region is increased based on the capacitive coupling between the control electrode and the conductive layer, and the capacitive coupling between the control electrode and the conductive layer. A non-volatile semiconductor memory cell, the impurity concentration of the channel formation region,
It is 1 × 10¹⁸ cm⁻³ or less, and is characterized by further comprising a bias applying means for applying a bias to the base or source line when reading data stored in the memory element.

【００２８】上記の目的を達成するための本発明の第１
の態様に係る不揮発性半導体メモリセルにおけるデータ
書き込み・読み出し制御方法は、（イ）基体に形成され
たソース／ドレイン領域及びチャネル形成領域、チャネ
ル形成領域上に形成された電荷蓄積部、並びに、電荷蓄
積部上に形成された制御電極を有する、電気的書き換え
が可能なメモリ素子が、複数、直列接続されたメモリ・
ストリング、（ロ）各制御電極に接続された複数のワー
ド線、（ハ）メモリ・ストリングの一端のメモリ素子の
一方のソース／ドレイン領域に、第１の選択トランジス
タを介して接続されたビット線、（ニ）メモリ・ストリ
ングの他端のメモリ素子の一方のソース／ドレイン領域
に、第２の選択トランジスタを介して接続されたソース
線、並びに、（ホ）ワード線にプログラム電位を印加す
るためのワード線制御回路、を具備し、チャネル形成領
域の不純物濃度は、１×１０¹⁷ｃｍ^-3以下ｃｍ^-3以下で
あり、メモリ素子に記憶されたデータを読み出す際に基
体又はソース線にバイアスを印加するためのバイアス印
加手段を更に備えている、セルフ・ブースト方式の不揮
発性半導体メモリセルにおけるデータ書き込み・読み出
し制御方法であって、メモリ素子へのデータ書き込みに
際し、ワード線制御回路の作動によりワード線にプログ
ラム電位を印加し、データを書き込むべきメモリ素子と
ワード線を介して接続された他のメモリ・ストリングに
おけるメモリ素子へのデータの書き込みを禁止する場
合、データの書き込みが禁止された該メモリ素子におい
て、少なくとも、制御電極と電荷蓄積部との容量結合、
及び、電荷蓄積部とチャネル形成領域との容量結合に基
づきチャネル形成領域を昇圧し、メモリ素子からのデー
タ読み出しに際して、バイアス印加手段によって基体又
はソース線にバイアスを印加することを特徴とする。The first object of the present invention for achieving the above object is as follows.
The method of controlling data writing / reading in the nonvolatile semiconductor memory cell according to the aspect (a) includes: (a) a source / drain region and a channel formation region formed on the base, a charge storage portion formed on the channel formation region, and a charge A plurality of electrically rewritable memory elements having a control electrode formed on a storage unit,
A string, (b) a plurality of word lines connected to each control electrode, and (c) a bit line connected to one source / drain region of a memory element at one end of the memory string via a first selection transistor. (D) for applying a program potential to a source line connected via a second select transistor to one source / drain region of the memory element at the other end of the memory string, and (e) a word line. The channel formation region has an impurity concentration of 1 × 10¹⁷ cm⁻³ or less and cm⁻³ or less, and biases the base or source line when reading data stored in the memory element. Data write / read control method in a self-boost type nonvolatile semiconductor memory cell, further comprising a bias applying means for applying a bias voltage. At the time of writing data to the memory element, a program potential is applied to the word line by the operation of the word line control circuit, and the memory element to which data is to be written is connected to the memory element in another memory string connected via the word line. When data writing is prohibited, at least in the memory element in which data writing is prohibited, at least capacitive coupling between the control electrode and the charge storage unit;
In addition, the channel formation region is boosted based on the capacitive coupling between the charge accumulation portion and the channel formation region, and a bias is applied to the base or the source line by the bias applying unit when reading data from the memory element.

【００２９】上記の目的を達成するための本発明の第２
の態様に係る不揮発性半導体メモリセルにおけるデータ
書き込み・読み出し制御方法は、（イ）基体に形成され
たソース／ドレイン領域及びチャネル形成領域、チャネ
ル形成領域上に形成された電荷蓄積部、並びに、電荷蓄
積部上に形成された制御電極を有する、電気的書き換え
が可能なメモリ素子が、複数、直列接続されたメモリ・
ストリング、（ロ）各制御電極に接続された複数のワー
ド線、（ハ）メモリ・ストリングの一端のメモリ素子の
一方のソース／ドレイン領域に、第１の選択トランジス
タを介して接続されたビット線、（ニ）メモリ・ストリ
ングの他端のメモリ素子の一方のソース／ドレイン領域
に、第２の選択トランジスタを介して接続されたソース
線、（ホ）ワード線に所定の電位を印加するためのワー
ド線制御回路、（ヘ）メモリ・ストリングを構成する各
メモリ素子の制御電極、電荷蓄積部及びソース／ドレイ
ン領域上を被覆する層間絶縁膜上に形成されたブースタ
ー電極、並びに、（ト）ブースター電極にブースト電位
を印加するためのブースト電位印加手段、を具備し、チ
ャネル形成領域の不純物濃度は２×１０¹⁷ｃｍ^-3以下で
あり、メモリ素子に記憶されたデータを読み出す際に基
体又はソース線にバイアスを印加するためのバイアス印
加手段を更に備えている不揮発性半導体メモリセルにお
けるデータ書き込み・読み出し制御方法であって、メモ
リ素子へのデータ書き込みに際し、ワード線制御回路の
作動によりワード線に所定の電位を印加し、且つ、ブー
スト電位印加手段の動作によりブーター電極にブースト
電位を印加し、データを書き込むべきメモリ素子とワー
ド線を介して接続された他のメモリ・ストリングにおけ
るメモリ素子へのデータの書き込みを禁止する場合、デ
ータの書き込みが禁止された該メモリ素子において、少
なくとも、制御電極と電荷蓄積部との容量結合、電荷蓄
積部とチャネル形成領域との容量結合、及び、ブースタ
ー電極とソース／ドレイン領域領域との容量結合に基づ
きチャネル形成領域を昇圧し、メモリ素子からのデータ
読み出しに際して、バイアス印加手段によって基体又は
ソース線にバイアスを印加することを特徴とする。The second object of the present invention for achieving the above object is as follows.
The method of controlling data writing / reading in the nonvolatile semiconductor memory cell according to the aspect (a) includes: (a) a source / drain region and a channel formation region formed on the base, a charge storage portion formed on the channel formation region, and a charge A plurality of electrically rewritable memory elements having a control electrode formed on a storage unit,
A string, (b) a plurality of word lines connected to each control electrode, and (c) a bit line connected to one source / drain region of a memory element at one end of the memory string via a first selection transistor. (D) a source line connected to the other source / drain region of the memory element at the other end of the memory string via the second selection transistor, and (e) a predetermined potential for applying a predetermined potential to the word line. A word line control circuit, (f) a control electrode of each memory element constituting a memory string, a booster electrode formed on an interlayer insulating film covering a charge storage portion and source / drain regions, and (g) a booster boosting potential applying means for applying a boost voltage to the electrode, comprising the impurity concentration of the channel formation region is a 2 × 10¹⁷ cm^-3 or less, the memory device A data writing / reading control method in a nonvolatile semiconductor memory cell further comprising a bias applying means for applying a bias to a base or a source line when reading stored data. A predetermined potential is applied to the word line by the operation of the word line control circuit, and a boost potential is applied to the booter electrode by the operation of the boost potential applying means. When data writing to a memory element in another memory string is prohibited, at least in the memory element in which data writing is prohibited, at least capacitive coupling between the control electrode and the charge storage section, and formation of the charge storage section and the channel. Capacitive coupling with the region, and booster electrode and source / drain region Boosting the channel formation region on the basis of the capacitive coupling, when the data read out from the memory element, and applying a bias to the substrate or the source line by a bias applying means.

【００３０】上記の目的を達成するための本発明の第３
の態様に係る不揮発性半導体メモリセルにおけるデータ
書き込み・読み出し制御方法は、（イ）基体に形成され
たソース／ドレイン領域及びチャネル形成領域、チャネ
ル形成領域上に形成された電荷蓄積部、並びに、電荷蓄
積部上に形成された制御電極を有する、電気的書き換え
が可能なメモリ素子が、複数、直列接続されたメモリ・
ストリング、（ロ）各制御電極に接続された複数のワー
ド線、（ハ）メモリ・ストリングの一端のメモリ素子の
一方のソース／ドレイン領域に、第１の選択トランジス
タを介して接続されたビット線、（ニ）メモリ・ストリ
ングの他端のメモリ素子の一方のソース／ドレイン領域
に、第２の選択トランジスタを介して接続されたソース
線、（ホ）ワード線にプログラム電位を印加するための
ワード線制御回路、並びに、（ヘ）メモリ・ストリング
を構成する各メモリ素子の制御電極の少なくとも頂面の
上方に層間絶縁膜を介して形成され、且つ、メモリ・ス
トリングを構成する１つのメモリ素子の一方のソース／
ドレイン領域に接続された導電層、を具備し、チャネル
形成領域の不純物濃度は、１×１０¹⁸ｃｍ^-3以下以下で
あり、メモリ素子に記憶されたデータを読み出す際に基
体又はソース線にバイアスを印加するためのバイアス印
加手段を更に備えている、ＣＢＣ方式の不揮発性半導体
メモリセルにおけるデータ書き込み・読み出し制御方法
であって、メモリ素子へのデータ書き込みに際し、ワー
ド線制御回路によってワード線にプログラム電位を印加
し、データを書き込むべきメモリ素子とワード線を介し
て接続された他のメモリ・ストリングにおけるメモリ素
子へのデータの書き込みを禁止する場合、データの書き
込みが禁止された該メモリ素子において、少なくとも、
制御電極と電荷蓄積部との容量結合、電荷蓄積部とチャ
ネル形成領域との容量結合、及び、制御電極と導電層と
の容量結合に基づきチャネル形成領域を昇圧し、メモリ
素子からのデータ読み出しに際して、バイアス印加手段
によって基体又はソース線にバイアスを印加することを
特徴とする。The third object of the present invention for achieving the above object.
The method of controlling data writing / reading in the nonvolatile semiconductor memory cell according to the aspect (a) includes: (a) a source / drain region and a channel formation region formed on the base, a charge storage portion formed on the channel formation region, and a charge A plurality of electrically rewritable memory elements having a control electrode formed on a storage unit,
A string, (b) a plurality of word lines connected to each control electrode, and (c) a bit line connected to one source / drain region of a memory element at one end of the memory string via a first selection transistor. (D) a source line connected to the other source / drain region of the memory element at the other end of the memory string via the second selection transistor, and (e) a word for applying a program potential to the word line. A line control circuit, and (f) a memory control element of one memory element which is formed via an interlayer insulating film at least above a top surface of a control electrode of each memory element which forms a memory string, and which forms a memory string. One source /
A conductive layer connected to the drain region, the impurity concentration of the channel formation region is 1 × 10¹⁸ cm⁻³ or less, and a bias is applied to the base or source line when reading data stored in the memory element. A data write / read control method in a CBC nonvolatile semiconductor memory cell, further comprising a bias applying means for applying a voltage to a memory element, wherein a program is applied to a word line by a word line control circuit when writing data to a memory element. When a potential is applied and writing of data to a memory element in another memory string connected via a word line to a memory element to which data is to be written is prohibited, in the memory element where writing of data is prohibited, at least,
At the time of reading data from the memory element, the voltage of the channel formation region is raised based on the capacitance coupling between the control electrode and the charge storage portion, the capacitance coupling between the charge storage portion and the channel formation region, and the capacitance coupling between the control electrode and the conductive layer. A bias is applied to the base or the source line by the bias applying means.

【００３１】本発明の第２の態様に係る不揮発性半導体
メモリセル、あるいは、本発明の第２の態様に係る不揮
発性半導体メモリセルにおけるデータ書き込み・読み出
し制御方法においては、メモリ・ストリング全体を層間
絶縁膜を介してブースター電極で被覆し、隣接するメモ
リ・ストリング全体をも連続して層間絶縁膜を介してブ
ースター電極で被覆してもよく、例えば多数のメモリ・
ストリングで構成されたブロックを単位として、かかる
１ブロック分の多数のメモリ・ストリングを層間絶縁膜
を介してブースター電極で被覆する構成としてもよい。
ブースター電極は、ブロック毎に独立させることが好ま
しい。ブースター電極にブースト電位を印加するための
ブースト電位印加手段は、ワード線制御回路内に設けて
もよく、あるいは又、ビット線制御回路内に設けてもよ
く、更には、ワード線制御回路で代用してもよい。ワー
ド線に印加する所定の電位とブースター電極に印加する
ブースト電位とは、同一であっても異なっていてもよ
い。In the nonvolatile semiconductor memory cell according to the second aspect of the present invention or the data write / read control method in the nonvolatile semiconductor memory cell according to the second aspect of the present invention, the entire memory string is formed between layers. It may be covered with a booster electrode via an insulating film, and the entire adjacent memory string may be continuously covered with a booster electrode via an interlayer insulating film.
A configuration in which a large number of memory strings of one block are covered with a booster electrode via an interlayer insulating film in units of a block composed of strings may be used.
Preferably, the booster electrode is independent for each block. The boost potential applying means for applying the boost potential to the booster electrode may be provided in the word line control circuit, or may be provided in the bit line control circuit. May be. The predetermined potential applied to the word line and the boost potential applied to the booster electrode may be the same or different.

【００３２】本発明の第３の態様に係る不揮発性半導体
メモリセル、あるいは、本発明の第３の態様に係る不揮
発性半導体メモリセルにおけるデータ書き込み・読み出
し制御方法においては、導電層は、メモリ・ストリング
を構成する各メモリ素子の制御電極の側壁の上方まで延
在するように層間絶縁膜を介して形成されていることが
好ましい。尚、導電層は、メモリ・ストリング毎に設け
ることが好ましい。[0032] In the nonvolatile semiconductor memory cell according to the third aspect of the present invention or the data write / read control method in the nonvolatile semiconductor memory cell according to the third aspect of the present invention, the conductive layer includes a memory cell. It is preferable that the memory cell is formed via an interlayer insulating film so as to extend above the side wall of the control electrode of each memory element constituting the string. Note that the conductive layer is preferably provided for each memory string.

【００３３】本発明の不揮発性半導体メモリセル、並び
に、不揮発性半導体メモリセルにおけるデータ書き込み
・読み出し制御方法においては、電荷蓄積部を、チャネ
ル形成領域上に形成されたトンネル絶縁膜、トンネル絶
縁膜上に形成された浮遊電極、及び、浮遊電極と制御電
極との間に形成された絶縁層から成る構成とすることが
できる。即ち、各メモリ素子を、所謂、浮遊電極型メモ
リ素子とすることができる。この場合、電荷蓄積部を構
成するトンネル絶縁膜は、半導体基板の表面を例えば熱
酸化処理、あるいは熱酸化処理及び窒化処理することに
よって形成することができ、ＳｉＯ₂、ＳｉＯ₂／Ｓｉ
Ｎ、ＳｉＯＮ、ＳｉＯ₂／ＳｉＯＮ等から構成すること
ができる。浮遊電極は、例えば、不純物を含有するポリ
シリコンから構成することができる。浮遊電極と制御電
極との間に形成された絶縁層は、ＯＮＯ膜、ＯＮ膜、Ｓ
ｉＯ₂膜、ＳｉＮ膜、ＳｉＯＮ膜等から構成することが
できる。In the nonvolatile semiconductor memory cell and the data write / read control method in the nonvolatile semiconductor memory cell according to the present invention, the charge storage portion is formed by forming a tunnel insulating film formed on a channel formation region, And an insulating layer formed between the floating electrode and the control electrode. That is, each memory element can be a so-called floating electrode type memory element. In this case, the tunnel insulating film constituting the charge storage portion can be formed by subjecting the surface of the semiconductor substrate to, for example, a thermal oxidation treatment, or a thermal oxidation treatment and a nitridation treatment, so that SiO₂ , SiO₂ / Si
It can be composed of N, SiON, SiO₂ / SiON or the like. The floating electrode can be made of, for example, polysilicon containing impurities. The insulating layer formed between the floating electrode and the control electrode includes an ONO film, an ON film,
It can be composed of an iO₂ film, a SiN film, a SiON film or the like.

【００３４】あるいは又、本発明の不揮発性半導体メモ
リセル、並びに、不揮発性半導体メモリセルにおけるデ
ータ書き込み・読み出し制御方法においては、電荷蓄積
部を、チャネル形成領域上に形成された第１の酸化膜、
第１の酸化膜上に形成された窒化膜、及び、窒化膜と制
御電極との間に形成された第２の酸化膜から成る構成と
することができる。即ち、各メモリ素子を、所謂、ＭＯ
ＮＯＳ型メモリ素子とすることができる。この場合、電
荷蓄積部を構成する第１及び第２の酸化膜をＳｉＯ₂膜
とし、窒化膜をＳｉＮ膜とすることができる。即ち、電
荷蓄積部をＯＮＯ膜から構成することができる。Alternatively, in the nonvolatile semiconductor memory cell and the method of controlling data writing / reading in the nonvolatile semiconductor memory cell according to the present invention, the charge storage portion may be formed by a first oxide film formed on a channel formation region. ,
It is possible to adopt a configuration including a nitride film formed on the first oxide film and a second oxide film formed between the nitride film and the control electrode. That is, each memory element is referred to as a so-called MO
It can be a NOS type memory element. In this case, the first and second oxide films that constitute the charge storage unit can be SiO₂ films, and the nitride film can be a SiN film. That is, the charge storage section can be formed of an ONO film.

【００３５】更には、本発明の不揮発性半導体メモリセ
ル、並びに、不揮発性半導体メモリセルにおけるデータ
書き込み・読み出し制御方法においては、電荷蓄積部
を、チャネル形成領域上に形成された酸化膜、及び、酸
化膜と制御電極との間に形成された窒化膜から成る構成
とすることができる。即ち、各メモリ素子を、所謂、Ｍ
ＮＯＳ型メモリ素子とすることができる。この場合、電
荷蓄積部を構成する酸化膜をＳｉＯ₂膜とし、窒化膜を
ＳｉＮ膜とすることができる。即ち、電荷蓄積部をＯＮ
膜から構成することができる。Further, in the nonvolatile semiconductor memory cell and the method of controlling data writing / reading in the nonvolatile semiconductor memory cell according to the present invention, the charge storage portion may include an oxide film formed on a channel formation region; The structure may be made of a nitride film formed between the oxide film and the control electrode. That is, each memory element is referred to as a so-called M
It can be a NOS type memory element. In this case, the oxide film constituting the charge storage portion can be a SiO₂ film, and the nitride film can be a SiN film. That is, the charge storage unit is turned on.
It can be composed of a membrane.

【００３６】あるいは又、本発明の不揮発性半導体メモ
リセル、並びに、不揮発性半導体メモリセルにおけるデ
ータ書き込み・読み出し制御方法においては、電荷蓄積
部を、チャネル形成領域上に形成されたトンネル絶縁
膜、トンネル絶縁膜と制御電極との間に形成された絶縁
層、及び、該絶縁層中に設けられた導電性微小結晶粒子
から成る構成とすることができる。即ち、各メモリ素子
を、所謂、ナノクリスタル型メモリ素子とすることがで
きる。尚、トンネル絶縁膜上に導電性微小結晶粒子を形
成し、導電性微小結晶粒子と制御電極との間に絶縁層を
形成する形態もナノクリスタル型メモリ素子に包含され
る。これらの場合、トンネル絶縁膜は、半導体基板の表
面を例えば熱酸化処理、あるいは熱酸化処理及び窒化処
理することによって形成することができ、ＳｉＯ₂、Ｓ
ｉＯ₂／ＳｉＮ、ＳｉＯＮ、ＳｉＯ₂／ＳｉＯＮ等から構
成することができる。また、導電性微小結晶粒子は、シ
リコンやゲルマニウムから構成することができる。更に
は、導電性微小結晶粒子と制御電極との間に形成された
絶縁層は、ＯＮＯ膜、ＯＮ膜、ＳｉＯ₂膜、ＳｉＮ膜、
ＳｉＯＮ膜等から構成することができる。Alternatively, in the nonvolatile semiconductor memory cell and the data write / read control method in the nonvolatile semiconductor memory cell according to the present invention, the charge storage portion may be formed by a tunnel insulating film formed on a channel formation region, A structure including an insulating layer formed between the insulating film and the control electrode, and conductive fine crystal particles provided in the insulating layer can be employed. That is, each memory element can be a so-called nanocrystal type memory element. Note that a mode in which conductive microcrystalline particles are formed on a tunnel insulating film and an insulating layer is formed between the conductive microcrystalline particles and the control electrode is also included in the nanocrystal memory element. In these cases, the tunnel insulating film can be formed by a surface, for example, thermal oxidation process or a thermal oxidation treatment and nitridation of the semiconductor substrate, SiO_2, S
iO₂ / SiN, SiON, can be composed of SiO₂ / SiON or the like. In addition, the conductive fine crystal particles can be made of silicon or germanium. Further, the insulating layer formed between the conductive microcrystalline particles and the control electrode includes an ONO film, an ON film, a SiO₂ film, a SiN film,
It can be composed of a SiON film or the like.

【００３７】本発明における基体としては、ｐ型半導体
基板、若しくは、ｐ型ウエルを挙げることができる。
尚、ｐ型ウエルは、ｎ型半導体基板内に形成されていて
もよいし、ｐ型半導体基板内に形成されたｎ型ウエル内
に形成されていてもよい。また、不揮発性半導体メモリ
セルの全てが１つのｐ型ウエル内に形成されていてもよ
いし、複数のｐ型ウエル内に複数の不揮発性半導体メモ
リセルを形成してもよい。制御電極は、例えば、不純物
を含有するポリシリコン層、不純物を含有するポリシリ
コン層とタングステンシリサイド等のシリサイド層の積
層構造（ポリサイド構造）、タングステン等の高融点金
属材料層や、シリサイド層から構成することができる。
ワード線は、制御電極と一体に、ワード線から延在する
ように形成することができる。ブースター電極や導電層
も、例えば、不純物を含有するポリシリコン層、不純物
を含有するポリシリコン層とタングステンシリサイド等
のシリサイド層の積層構造（ポリサイド構造）、タング
ステン等の高融点金属材料層や、シリサイド層から構成
することができる。層間絶縁膜を構成する材料として、
ＢＰＳＧ、ＰＳＧ、ＢＳＧ、ＡｓＳＧ、ＰｂＳＧ、Ｓｂ
ＳＧ、ＮＳＧ、ＳＯＧ、ＬＴＯ（Low Temperature Oxid
e、低温ＣＶＤ−ＳｉＯ₂）、ＨＴＯ（High Temperature
Oxide、高温ＣＶＤ−ＳｉＯ₂）、ＳｉＮ、ＳｉＯＮ、
あるいは、これらの材料の積層構造［例えばＯＮＯ膜
（ＳｉＯ₂膜／ＳｉＮ膜／ＳｉＯ₂膜）、ＯＮ膜（ＳｉＯ
₂膜／ＳｉＮ膜）］を挙げることができる。The substrate in the present invention may be a p-type semiconductor substrate or a p-type well.
The p-type well may be formed in an n-type semiconductor substrate, or may be formed in an n-type well formed in a p-type semiconductor substrate. Further, all of the nonvolatile semiconductor memory cells may be formed in one p-type well, or a plurality of nonvolatile semiconductor memory cells may be formed in a plurality of p-type wells. The control electrode is composed of, for example, a polysilicon layer containing impurities, a laminated structure (polycide structure) of a polysilicon layer containing impurities and a silicide layer such as tungsten silicide, a refractory metal material layer such as tungsten, or a silicide layer. can do.
The word line can be formed integrally with the control electrode so as to extend from the word line. The booster electrode and the conductive layer also include, for example, a polysilicon layer containing impurities, a laminated structure of a polysilicon layer containing impurities and a silicide layer such as tungsten silicide (polycide structure), a high melting point metal material layer such as tungsten, or a silicide. It can be composed of layers. As a material constituting the interlayer insulating film,
BPSG, PSG, BSG, AsSG, PbSG, Sb
SG, NSG, SOG, LTO (Low Temperature Oxid
e, low temperature CVD-SiO₂ ), HTO (High Temperature
Oxide, high temperature CVD-SiO₂ ), SiN, SiON,
Alternatively, a laminated structure of these materials [eg, ONO film (SiO₂ film / SiN film / SiO₂ film), ON film (SiO₂ film)
₂ film / SiN film)].

【００３８】第１の選択トランジスタ及び第２の選択ト
ランジスタは、例えば、通常のｎチャネル型ＭＯＳ Ｆ
ＥＴから構成することができる。また、ワード線制御回
路、ブースト電位印加手段、バイアス印加手段は、周知
の回路構成とすればよい。The first selection transistor and the second selection transistor are, for example, normal n-channel type MOS transistors.
It can be composed of ET. The word line control circuit, boost potential applying means, and bias applying means may have a well-known circuit configuration.

【００３９】尚、本発明の不揮発性半導体メモリセル、
並びに、不揮発性半導体メモリセルにおけるデータ書き
込み・読み出し制御方法においては、浮遊電極への電子
の注入、浮遊電極からの電子の引き抜きにより、データ
の書き込み、消去が行われ、データ書き込み動作及び消
去動作はファウラー・ノルドハイム（Fowler-Nordhei
m）・トンネル現象に基づき行われる。ここで、データ
消去動作とは、複数のメモリ素子の閾値電圧をブロック
毎に一括して所定の状態に変えることを意味し、データ
書き込み動作とは、ページ単位で選択メモリ素子の閾値
電圧をもう１つの所定の状態に変えることを意味する。The nonvolatile semiconductor memory cell of the present invention,
In the data write / read control method in the nonvolatile semiconductor memory cell, data writing and erasing are performed by injecting electrons into the floating electrode and extracting electrons from the floating electrode. Fowler-Nordhei
m) ・ It is performed based on the tunnel phenomenon. Here, the data erasing operation means changing the threshold voltages of a plurality of memory elements to a predetermined state collectively for each block, and the data writing operation means changing the threshold voltages of the selected memory elements in page units. It means changing to one predetermined state.

【００４０】本発明においては、セルフ・ブースト方
式、ブースター電極方式及びＣＢＣ方式に依存して、チ
ャネル形成領域の不純物濃度の上限が規定されている。
その結果、選択メモリ素子へのデータ書き込みに際し
て、データ書き込みが禁止された他のメモリ・ストリン
グにおける他の選択メモリ素子においては、基体又はソ
ース線にバイアスを印加せず、ソース／ドレイン領域又
はチャネル形成領域から空乏層を延ばし、チャネル寄生
容量Ｃ_chやソース／ドレイン寄生容量を低減させること
ができる。その結果、式（１）、式（２）、式（３）に
おける係数Ｃｒ₁，Ｃｒ₂，Ｃｒ₃，Ｃｒ₄の値が小さくな
ることを抑制でき、他のメモリ・ストリングにおける各
メモリ素子のチャネル形成領域の電位Ｖ_chを、例えば７
ボルト以上に上昇させることができる。それ故、他の選
択メモリ素子において、制御電極の電位とチャネル形成
領域の電位Ｖ_chの差が大きくなり、データ書き込み時の
ディスターブ特性が劣化するといった問題を確実に回避
することができる。尚、チャネル形成領域の不純物濃度
に依っては、データの書き込み時、メモリ素子にパンチ
スルー現象が発生する場合もあるが、問題は生じない。
本発明においては、メモリ素子からのデータ読み出しに
際して、バイアス印加手段によって基体又はソース線に
バイアスを印加する。これによって、パンチスルー現象
が発生しているメモリ素子においても、パンチスルー電
流の発生を防止することができ、メモリ素子は正常にオ
ン・オフ動作する。In the present invention, the upper limit of the impurity concentration in the channel formation region is defined depending on the self-boost method, the booster electrode method, and the CBC method.
As a result, when writing data to the selected memory element, in other selected memory elements in other memory strings where data writing is prohibited, no bias is applied to the base or source line, and the source / drain region or channel formation is not performed. By extending the depletion layer from the region, the channel parasitic capacitance C_ch and the source / drain parasitic capacitance can be reduced. As a result, the values of the coefficients Cr₁ , Cr₂ , Cr₃ , and Cr₄ in Equations (1), (2), and (3) can be suppressed from decreasing, and the values of the memory elements in other memory strings can be suppressed. The potential V_ch of the channel formation region is set to, for example, 7
Can be raised above bolts. Therefore, in another selected memory element, the difference in the potential V_ch and the potential of the channel formation region of the control electrode is increased, the problem of disturb characteristic at the time of data writing is deteriorated can be reliably avoided. Note that, depending on the impurity concentration of the channel formation region, a punch-through phenomenon may occur in the memory element during data writing, but this does not cause a problem.
In the present invention, when reading data from the memory element, a bias is applied to the base or the source line by the bias applying means. As a result, even in a memory element in which a punch-through phenomenon has occurred, generation of a punch-through current can be prevented, and the memory element normally operates on / off.

【００４１】[0041]

【発明の実施の形態】以下、図面を参照して、発明の実
施の形態（以下、実施の形態と略称する）に基づき本発
明を説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to the drawings based on embodiments of the present invention (hereinafter, abbreviated as embodiments).

【００４２】（実施の形態１）実施の形態１は、本発明
の第１の態様に係る不揮発性半導体メモリセル、並び
に、本発明の第１の態様に係る不揮発性半導体メモリセ
ルにおけるデータ書き込み・読み出し制御方法に関す
る。実施の形態１における不揮発性半導体メモリセル
は、セルフ・ブースト方式の不揮発性半導体メモリセル
であり、各メモリ素子は、浮遊電極型メモリ素子であ
る。実施の形態１のメモリ・ストリング等の模式的な一
部断面図を図２に示し、等価回路を図３に示す。また、
制御電極と電荷蓄積部との容量結合や、電荷蓄積部とチ
ャネル形成領域との容量結合等の等価回路を、図２２に
示す。(Embodiment 1) In Embodiment 1, the nonvolatile semiconductor memory cell according to the first aspect of the present invention and the data writing / writing in the nonvolatile semiconductor memory cell according to the first aspect of the present invention will be described. The present invention relates to a read control method. The nonvolatile semiconductor memory cell in the first embodiment is a self-boost nonvolatile semiconductor memory cell, and each memory element is a floating electrode type memory element. FIG. 2 shows a schematic partial cross-sectional view of the memory string and the like according to the first embodiment, and FIG. 3 shows an equivalent circuit. Also,
FIG. 22 shows an equivalent circuit such as capacitive coupling between the control electrode and the charge storage portion and capacitive coupling between the charge storage portion and the channel formation region.

【００４３】実施の形態１のメモリ・ストリングは、電
気的書き換えが可能なメモリ素子（浮遊電極型メモリ素
子）が、複数、直列接続されている。図に示したメモリ
・ストリングにおいては、８つのメモリ素子Ｍ₀〜Ｍ₇が
直列接続されているが、メモリ・ストリングを構成する
メモリ素子の数は８に限定されない。各メモリ素子は、
基体に相当するｐ型ウエル１１Ｂに形成されたソース／
ドレイン領域１３及びチャネル形成領域１２、チャネル
形成領域１２上に形成された電荷蓄積部１４，１５，１
６、並びに、電荷蓄積部上に形成された制御電極１７か
ら構成されている。ｐ型ウエル１１Ｂはｎ型ウエル１１
Ａ内に形成され、ｎ型ウエル１１Ａはｐ型シリコン半導
体基板１０内に形成されている。制御電極１７は、例え
ば、不純物を含有するポリシリコン層から構成されてい
る。また、制御電極１７のそれぞれには、ワード線が接
続されている。具体的には、制御電極１７とワード線と
は一体に形成されている。実施の形態１のＮＡＮＤスト
リング型メモリセルは、また、メモリ・ストリングの一
端のメモリ素子Ｍ₀に接続された第１の選択トランジス
タＤＳＧ、及びメモリ・ストリングの他端のメモリ素子
Ｍ₇に接続された第２の選択トランジスタＳＳＧから構
成されている。そして、メモリ・ストリングの一端のメ
モリ素子Ｍ₀の一方のソース／ドレイン領域１３は、第
１の選択トランジスタＤＳＧ、コンタクトプラグ２１を
介してビット線ＢＬに接続されている。一方、メモリ・
ストリングの他端のメモリ素子Ｍ₇の一方のソース／ド
レイン領域１３は、第２の選択トランジスタＳＳＧを介
して共通ソース線に接続されている。層間絶縁層２０上
に形成されたビット線ＢＬは、図示しないビット線制御
回路に接続されている。実施の形態１におけるビット線
制御回路は、ビット線毎に設けられたＣＭＯＳフリップ
フロップとアドレスレコーダを主体に構成された周知の
回路とすればよい。ワード線制御回路は、図４に示すよ
うに、ブロックアドレスレコーダと電圧変換回路とＣＭ
ＯＳトランジスタによる電圧転送回路とドライバー（駆
動回路）から構成された周知の回路とすればよい。ま
た、メモリ素子に記憶されたデータを読み出す際に基体
であるｐ型ウエル１１Ｂにバイアスを印加するためのバ
イアス印加手段（図示せず）が備えられている。In the memory string of the first embodiment, a plurality of electrically rewritable memory elements (floating electrode type memory elements) are connected in series. In the memory string shown in the figure, eight memory elements M₀ ~M₇ is are connected in series, the number of memory elements constituting the memory string is not limited to eight. Each memory element is
Source formed in p-type well 11B corresponding to the base /
The drain region 13, the channel formation region 12, and the charge accumulation portions 14, 15, 1 formed on the channel formation region 12.
6 and a control electrode 17 formed on the charge storage section. The p-type well 11B is the n-type well 11
A, and the n-type well 11A is formed in the p-type silicon semiconductor substrate 10. The control electrode 17 is composed of, for example, a polysilicon layer containing impurities. A word line is connected to each of the control electrodes 17. Specifically, the control electrode 17 and the word line are formed integrally. NAND string type memory cell of the first embodiment is also connected a first selection transistor DSG connected to a memory element M₀ of one end of the memory string, and the memory element M₇ at the other end of the memory string And a second selection transistor SSG. Then, one of the source / drain regions 13 of the memory element M₀ of one end of the memory strings, the first selection transistor DSG, is connected to the bit line BL via a contact plug 21. On the other hand, memory
One of the source / drain regions 13 of the memory element M₇ at the other end of the string is connected to a common source line via a second select transistor SSG. The bit line BL formed on the interlayer insulating layer 20 is connected to a bit line control circuit (not shown). The bit line control circuit according to the first embodiment may be a known circuit mainly including a CMOS flip-flop and an address recorder provided for each bit line. As shown in FIG. 4, the word line control circuit includes a block address recorder, a voltage conversion circuit, and a CM.
It may be a known circuit including a voltage transfer circuit using an OS transistor and a driver (drive circuit). Further, a bias applying means (not shown) for applying a bias to the p-type well 11B as a base when reading data stored in the memory element is provided.

【００４４】実施の形態１においては、電荷蓄積部は、
チャネル形成領域１２上に形成されたトンネル絶縁膜１
４、トンネル絶縁膜１４上に形成された浮遊電極１５、
及び、浮遊電極１５と制御電極１７との間に形成された
絶縁層１６から成る。尚、トンネル絶縁膜１４はＳｉＯ
₂から成り、浮遊電極１５は不純物を含有するポリシリ
コン層から構成されており、絶縁層１６はＯＮＯ膜から
構成されている。In the first embodiment, the charge storage section
Tunnel insulating film 1 formed on channel formation region 12
4, a floating electrode 15 formed on the tunnel insulating film 14,
Further, the insulating layer 16 is formed between the floating electrode 15 and the control electrode 17. The tunnel insulating film 14 is made of SiO
₂ , the floating electrode 15 is made of a polysilicon layer containing impurities, and the insulating layer 16 is made of an ONO film.

【００４５】ワード線制御回路を示す図４、各メモリ素
子に印加される電位（電圧）の値を例示した図表である
図５、データ書き込み動作及びデータ読み出し動作にお
ける信号波形を示す図６を参照して、以下、実施の形態
１のＮＡＮＤストリング型メモリセルのデータ書き込み
動作、データ読み出し動作及びデータ消去動作を説明す
る。尚、図５、図６、図１１、図１２、図１５及び図１
６においては、プログラム電位をＶ_pgmと表記する。Referring to FIG. 4 showing the word line control circuit, FIG. 5 showing a table exemplifying the value of the potential (voltage) applied to each memory element, and FIG. 6 showing the signal waveforms in the data write operation and the data read operation. Hereinafter, a data write operation, a data read operation, and a data erase operation of the NAND string type memory cell according to the first embodiment will be described. 5, FIG. 6, FIG. 11, FIG. 12, FIG. 15, and FIG.
In 6, the program potential is expressed as V_pgm .

【００４６】尚、メモリ・ストリングを構成するメモリ
素子Ｍ₀〜Ｍ₇の内のメモリ素子Ｍ₁にデータを書き込む
場合を想定する。即ち、メモリ素子Ｍ₁を選択メモリ素
子とし、メモリ素子Ｍ₀，Ｍ₂〜Ｍ₇を非選択メモリ素子
とする。この選択メモリ素子Ｍ₁を含むメモリ・ストリ
ングを、便宜上、選択メモリ・ストリングと呼ぶ。ま
た、選択メモリ素子Ｍ₁に接続されたワード線を選択ワ
ード線と呼び、非選択メモリ素子Ｍ₀，Ｍ₂〜Ｍ₇に接続
されたワード線を非選択ワード線と呼ぶ。更には、選択
ワード線に接続された他のＮＡＮＤストリング型メモリ
セルにおける他の選択メモリ素子をＭ’₁で表す。この
他の選択メモリ素子Ｍ’₁においては、データの書き込
みが禁止される。即ち、この他の選択メモリ素子Ｍ’₁
にデータが書き込まれず、当初のデータが保持される。
他の選択メモリ素子Ｍ’₁を含むメモリ・ストリング
を、便宜上、非選択メモリ・ストリングと呼ぶ。また、
第１の選択トランジスタＤＳＧのゲート電極はメモリ・
ストリング選択線１に接続されており、第２の選択トラ
ンジスタＳＳＧのゲート電極はメモリ・ストリング選択
線２に接続されている。以上の構成は、以下の実施の形
態２、実施の形態３及び実施の形態４においても同様と
する。[0046] Incidentally, a case of writing data to the memory device M₁ of the memory device M₀ ~M₇ constituting the memory string. That is, the memory device M₁ and the selected memory element, the memory element M_0, M₂ ~M₇ and the non-selected memory elements. Memory string including the selected memory device M_1, for convenience, referred to as the selected memory string. Also, select the word line connected to the memory device M₁ is referred to as a selected word line is referred to a word line connected to the unselected memory elements M_0, M₂ ~M₇ and the non-selected word line. Furthermore, it represents other selected memory device in another NAND string type memory cells connected to the selected word line in M_'1. In this alternative of the selected memory device M_'1, writing of data is inhibited. That is, the other selected memory element M ′₁
No data is written to the data, and the original data is retained.
A memory string including another selected memory element M ′₁ is referred to as an unselected memory string for convenience. Also,
The gate electrode of the first selection transistor DSG is connected to a memory
The second selection transistor SSG is connected to the string selection line 1 and the gate electrode of the second selection transistor SSG is connected to the memory string selection line 2. The above configuration is the same in the following Embodiments 2, 3, and 4.

【００４７】書き込み動作の開始前の書き込みセットア
ップにおいては、先ず、ビット線制御回路のビット線毎
に設けられたＣＭＯＳフリップフロップに書き込みデー
タをラッチする。そして、選択メモリ・ストリングに接
続されたビット線の電位Ｖ_BL「０」を０ボルトとし、非
選択メモリ・ストリングに接続されたビット線の電位Ｖ
_BL「１」をＶ_ccとする。また、共通ソース線の電位（＝
φ_s）及びシリコン半導体基板１０の電位を０ボルトと
する。即ち、バイアス印加手段は動作させない。In the write setup before the start of the write operation, first, the write data is latched in a CMOS flip-flop provided for each bit line of the bit line control circuit. Then, the potential V_BL "0" of the bit line connected to the selected memory string is set to 0 volt, and the potential V_{BL of the} bit line connected to the unselected memory string is set to 0 volt.
_BL “1” is_Vcc . Also, the potential of the common source line (=
φ_s ) and the potential of the silicon semiconductor substrate 10 are 0 volt. That is, the bias applying means is not operated.

【００４８】書き込み動作の開始において、ブロックア
ドレスレコーダの出力信号は選択ブロックにおいては
「Ｈ」となり、電圧変換回路のＶ_ppＲＷがＶ_ccからプロ
グラム電位Ｖ_programに昇圧される。また、ＤＳＧドラ
イバーはＶ_cc（＝φＳＧ₁）を、ＳＳＧドライバーは０
ボルト（＝φＳＧ₂）を、ＣＧ０ドライバー、ＣＧ２ド
ライバー〜ＣＧ７ドライバーはプログラム禁止電位Ｖ
_pass（図６において、「φＷＬ₁以外」で表す）を、そ
れぞれ、出力する。また、ＣＧ１ドライバーはプログラ
ム電位Ｖ_program（φＷＬ₁）を出力する。At the start of the write operation, the output signal of the block address recorder becomes "H" in the selected block, and V_pp RW of the voltage conversion circuit is boosted from V_cc to the program potential V_program . Also, the DSG driver sets V_cc (= φSG₁ ), and the SSG driver sets 0_Vcc (= φSG₁ ).
The volts (= φSG₂ ) are supplied to the CG0 driver, the CG2 driver to the CG7 driver by the program inhibit potential V.
_pass (in FIG. 6, represented by “other than φWL₁ ”). The CG1 driver outputs a program potential V_program (φWL₁ ).

【００４９】選択メモリ・ストリングにおいては、ビッ
ト線ＢＬの電位が０ボルトであり、メモリ・ストリング
選択線１の電位がＶ_ccであるが故に、第１の選択トラン
ジスタＤＳＧが導通し、メモリ・ストリング選択線２の
電位が０ボルトであるが故に、第２の選択トランジスタ
ＳＳＧは非導通状態となる。そして、ビット線ＢＬの電
位がメモリ素子のソース／ドレイン領域１３へと転送さ
れる。選択メモリ素子Ｍ₁においては、選択ワード線の
電位（φＷＬ₁）がプログラム電位Ｖ_programであるた
め、制御電極１７の電位もプログラム電位Ｖ_programと
なる。以上の結果、制御電極１７とチャネル形成領域１
２との間の電位差に基づき、チャネル形成領域１２から
浮遊電極１５への電子の注入が生じ、選択メモリ素子Ｍ
₁の閾値電圧Ｖ_thが当初の負から正方向にシフトし、デ
ータが選択メモリ素子Ｍ₁に書き込まれる。一方、非選
択メモリ素子Ｍ₀，Ｍ₂〜Ｍ₇においては、非選択ワード
線の電位（φＷＬ₁以外）がプログラム禁止電位Ｖ_pass
であるため、制御電極１７とチャネル形成領域１２との
間には大きな電位差が生ぜず、チャネル形成領域１２か
ら浮遊電極１５への電子の注入は生じない。その結果、
非選択メモリ素子の閾値電圧は当初の値から変化せず、
当初のデータが非選択メモリ素子Ｍ₀，Ｍ₂〜Ｍ₇に保持
される。In the selected memory string, the bit
The potential of the scanning line BL is 0 volt and the memory string
The potential of the selection line 1 is V_ccTherefore, the first selection transaction
The transistor DSG conducts, and the memory string select line 2
Since the potential is 0 volt, the second selection transistor
SSG is turned off. Then, the power of the bit line BL is
Is transferred to the source / drain region 13 of the memory element.
It is. Selected memory element M₁In the case of the selected word line
Potential (φWL₁) Is the program potential V_programIs
Therefore, the potential of the control electrode 17 is also the program potential V_programWhen
Become. As a result, the control electrode 17 and the channel forming region 1
From the channel forming region 12 based on the potential difference between
Electrons are injected into the floating electrode 15 and the selected memory element M
₁Threshold voltage V_thShifts from the initial negative to positive,
Data is selected memory element M₁Is written to. On the other hand, unselected
Selective memory element M₀, M_Two~ M₇In, the unselected word
Line potential (φWL₁) Is the program inhibit potential V_pass
Therefore, the control electrode 17 and the channel formation region 12
There is no large potential difference between the channel forming region 12 and
No electron injection into the floating electrode 15 occurs. as a result,
The threshold voltage of the unselected memory element does not change from the initial value,
Initial data is unselected memory element M₀, M_Two~ M₇Hold on
Is done.

【００５０】一方、非選択メモリ・ストリングにおいて
は、ビット線ＢＬの電位がＶ_ccであり、第１の選択トラ
ンジスタＤＳＧは導通状態にある。そして、他の選択メ
モリ素子Ｍ’₁においても、選択ワード線の電位（φＷ
Ｌ₁）がプログラム電位Ｖ_programであるため、他の選択
メモリ素子Ｍ’₁の制御電極１７の電位もプログラム電
位Ｖ_programとなる。以上の結果、他の選択メモリ素子
の制御電極１７の電位の昇圧による制御電極１７と浮遊
電極１５との容量結合、及び、浮遊電極１５とチャネル
形成領域１２との容量結合に基づき、他の選択メモリ素
子Ｍ’₁のチャネル形成領域１２が例えば７ボルト程度
に昇圧され、ほぼ同時に、第１の選択トランジスタＤＳ
Ｇのソース領域側の電位が上昇する結果、第１の選択ト
ランジスタＤＳＧは非導通状態となり、チャネル形成領
域１２の電位が保持される。その結果、チャネル形成領
域１２から浮遊電極１５への電子の注入が生ぜず、他の
選択メモリ素子にデータが書き込まれず、当初のデータ
が保持される。On the other hand, in the unselected memory string, the potential of the bit line BL is_Vcc , and the first selection transistor DSG is in a conductive state. Then, also in the other selected memory element M ′₁ , the potential of the selected word line (φW
Since L₁₎ is a program potential V_program, also a program potential V_program potential of other selected memory device M_'1 of the control electrode 17. As a result of the above, based on the capacitive coupling between the control electrode 17 and the floating electrode 15 and the capacitive coupling between the floating electrode 15 and the channel forming region 12 due to the increase in the potential of the control electrode 17 of another selected memory element, another selection is performed. The channel formation region 12 of the memory element M ′₁ is boosted to, for example, about 7 volts, and almost simultaneously, the first selection transistor DS
As a result of the increase in the potential of G on the source region side, the first selection transistor DSG is turned off, and the potential of the channel formation region 12 is maintained. As a result, injection of electrons from the channel formation region 12 to the floating electrode 15 does not occur, and data is not written to another selected memory element, and the original data is retained.

【００５１】データ読み出し動作においては、バイアス
印加手段（図示せず）によって基体であるｐ型ウエル１
１ＢにバイアスＶ_biasを印加する。バイアスＶ_biasの電
位は、パンチスルー現象が発生しているメモリ素子にお
いて、パンチスルー電流の発生を防止することができ、
メモリ素子が正常にオン・オフ動作するような電位とす
ればよい。そして、ビット線ＢＬに例えば１．５ボルト
を印加し、メモリ・ストリング選択線１の電位（φＳＧ
₁）及びメモリ・ストリング選択線２の電位（φＳＧ₂）
をＶ_ccとし、第１の選択トランジスタＤＳＧ及び第２の
選択トランジスタＳＳＧを導通状態とする。また、選択
ワード線に０ボルトを印加し、非選択ワード線にはＶ_cc
を印加する。これによって、非選択メモリ素子Ｍ₀，Ｍ₂
〜Ｍ₇は導通状態となる。一方、選択メモリ素子Ｍ₁の閾
値電圧Ｖ_thに依存して、選択メモリ素子Ｍ₁は導通状態
あるいは非導通状態となる。即ち、選択メモリ素子にデ
ータ「０」が保持されている場合には、選択メモリ素子
Ｍ₁は非導通状態となり、ビット線ＢＬの電位は１．５
ボルトを保持する。また、選択メモリ素子にデータ
「１」が保持されている場合には、選択メモリ素子Ｍ₁
は導通状態となり、ビット線ＢＬの電位は１．５ボルト
よりも低下する。このビット線の電位をビット線制御回
路によって検出することにより、選択メモリ素子Ｍ₀に
データ「０」あるいは「１」が保持されていることを読
み出すことができる。In the data read operation, a p-type well 1 serving as a base is applied by a bias applying means (not shown).
A bias V_bias is applied to 1B. The potential of the bias V_bias can prevent a punch-through current from occurring in a memory element in which a punch-through phenomenon has occurred.
The potential may be set so that the memory element normally operates on and off. Then, for example, 1.5 volts is applied to the bit line BL, and the potential of the memory string selection line 1 (φSG
₁ ) and the potential of the memory string selection line 2 (φSG₂ )
_{Is set} to V_cc, and the first selection transistor DSG and the second selection transistor SSG are turned on. Also, 0 volt is applied to the selected word line, and V_cc is applied to the unselected word line.
Is applied. Thereby, the non-selected memory elements M₀ , M₂
~M₇ is turned on. On the other hand, depending on the threshold voltage V_th of the selected memory device M_1, selected memory device M₁ is rendered conductive or non-conductive state. That is, when data “0” is held in the selected memory element, the selected memory element M₁ is turned off, and the potential of the bit line BL becomes 1.5.
Hold the bolt. When data “1” is held in the selected memory element, the selected memory element M₁
Becomes conductive, and the potential of the bit line BL drops below 1.5 volts. By detecting the potential of the bit line by the bit line control circuit, it can be read that held the data "0" or "1" to the selected memory device M_0.

【００５２】データ消去動作においては、ビット線Ｂ
Ｌ、メモリ・ストリング選択線１、メモリ・ストリング
選択線２、共通ソース線の全てをフローティング状態と
し、シリコン半導体基板１０にＶ_erase（例えば２０ボ
ルト）を印加し、選択ブロックのワード線電位を０ボル
トとする。また、非選択ブロックのワード線をフローテ
ィング状態とする。これによって、選択ブロックにおい
ては、浮遊電極からの電子の引き抜きによりデータが消
去される。In the data erasing operation, the bit line B
L, the memory string selection line 1, the memory string selection line 2, and the common source line are all in a floating state, V_erase (for example, 20 volts) is applied to the silicon semiconductor substrate 10, and the word line potential of the selected block is set to 0. Bolts. Further, the word lines of the non-selected blocks are set to the floating state. As a result, in the selected block, data is erased by extracting electrons from the floating electrode.

【００５３】ＯＮＯ膜から構成された絶縁層１６の厚さ
を１５ｎｍ、トンネル絶縁膜１４の厚さを８ｎｍ、浮遊
電極１５の面積をチャネル形成領域１２の面積の３倍と
し、１つのメモリ・ストリングを構成するメモリ素子の
個数Ｎを１６とした。尚、以下に説明する実施の形態２
及び実施の形態４においても、同様の値を用いた。ま
た、ビット線ＢＬを介してメモリ素子のチャネル形成領
域１２に印加される電位Ｖ_chiniを１．５ボルト、プロ
グラム電位Ｖ_programを１８ボルト、プログラム禁止電
位Ｖ_passを１０ボルト、メモリ素子の閾値電圧Ｖ_thを１
ボルトとした。そして、チャネル形成領域１２の不純物
濃度を変化させたときの、チャネル形成領域の電位Ｖ_ch
を式（１）に基づき計算にて求めた結果を図１に黒四角
にて示す。一般に、他の選択メモリ素子Ｍ’₁のチャネ
ル形成領域１２の電位Ｖ_chが７ボルト以上であれば、チ
ャネル形成領域１２から浮遊電極１５への電子の注入が
生ぜず、他の選択メモリ素子にデータが書き込まれず、
当初のデータが保持される。図１から明らかなように、
チャネル形成領域１２の不純物濃度が１×１０¹⁷ｃｍ^-3
以下であれば、チャネル形成領域１２の電位Ｖ_chが７ボ
ルト以上となる。尚、因みに、チャネル形成領域１２の
不純物濃度が３×１０¹⁷ｃｍ^-3の場合、チャネル形成領
域１２の電位Ｖ_chは６．２ボルトとなる。The thickness of the insulating layer 16 made of the ONO film is 15 nm, the thickness of the tunnel insulating film 14 is 8 nm, the area of the floating electrode 15 is three times the area of the channel forming region 12, and one memory string. The number N of the memory elements constituting is set to 16. The second embodiment described below
Also, in Embodiment 4, the same value is used. The potential V_chini applied to the channel formation region 12 of the memory element via the bit line BL is 1.5 volts, the program potential V_program is 18 volts, the program inhibit potential V_pass is 10 volts, and the threshold voltage of the memory element is V_th to 1
Bolts. Then, the potential V_ch of the channel formation region when the impurity concentration of the channel formation region 12 is changed
Is shown by a black square in FIG. 1. In general, if the potential V_ch other selected memory device M_'1 of the channel forming region 12 is 7 volts or more without developing electron injection from the channel formation region 12 to the floating electrode 15, the other selected memory element No data is written,
The original data is kept. As is clear from FIG.
The impurity concentration of the channel forming region 12 is 1 × 10¹⁷ cm⁻³
If it is less than or equal to, the potential V_ch of the channel formation region 12 becomes 7 volts or more. Incidentally, when the impurity concentration of the channel forming region 12 is 3 × 10¹⁷ cm⁻³ , the potential V_ch of the channel forming region 12 becomes 6.2 volts.

【００５４】尚、デザイン・ルールが０．３５μｍのメ
モリ素子において、通常の動作（即ち、パンチスルー現
象が発生しないこと）を保証するために要求されるチャ
ネル形成領域１２の不純物濃度の下限値は、１×１０¹⁷
ｃｍ^-3である。従って、デザイン・ルールが０．３５μ
ｍを下回るスケーリングを進める場合、チャネル形成領
域１２の不純物濃度を１×１０¹⁷ｃｍ^-3を越える値にす
る必要がある。例えば、デザイン・ルールが０．１８μ
ｍのメモリ素子において、通常の動作を保証するために
要求されるチャネル形成領域１２の不純物濃度の下限値
は、２×１０¹⁷ｃｍ^-3である。従って、デザイン・ルー
ルが０．１８μｍあるいはそれ以下のメモリ素子におい
て、チャネル形成領域１２の不純物濃度の上限値を１×
１０¹⁷ｃｍ^-3とすると、メモリ素子にはパンチスルー現
象が発生する。しかしながら、メモリ素子へのデータの
書き込みに、問題は生じない。メモリ素子からのデータ
読み出しに際しては、バイアス印加手段によって基体に
バイアスを印加するので、パンチスルー現象が発生して
いるメモリ素子においても、パンチスルー電流の発生を
防止することができ、メモリ素子は正常にオン・オフ動
作する。In a memory element having a design rule of 0.35 μm, the lower limit value of the impurity concentration of the channel forming region 12 required for guaranteeing normal operation (that is, no occurrence of a punch-through phenomenon) is as follows. , 1 × 10¹⁷
cm^-3 . Therefore, the design rule is 0.35μ
When scaling below m is performed, the impurity concentration of the channel forming region 12 needs to be set to a value exceeding 1 × 10¹⁷ cm⁻³ . For example, if the design rule is 0.18μ
In the memory element of m, the lower limit value of the impurity concentration of the channel forming region 12 required for guaranteeing normal operation is 2 × 10¹⁷ cm⁻³ . Therefore, in a memory element having a design rule of 0.18 μm or less, the upper limit of the impurity concentration of the channel formation region 12 is set to 1 ×
At 10¹⁷ cm^-3 , a punch-through phenomenon occurs in the memory element. However, there is no problem in writing data to the memory element. When data is read from the memory element, a bias is applied to the base by the bias applying means. Therefore, even in a memory element in which a punch-through phenomenon has occurred, generation of a punch-through current can be prevented, and the memory element can be normally operated. On / off operation.

【００５５】（実施の形態２）実施の形態２は、本発明
の第２の態様に係る不揮発性半導体メモリセル、並び
に、本発明の第２の態様に係る不揮発性半導体メモリセ
ルにおけるデータ書き込み・読み出し制御方法に関す
る。実施の形態２における不揮発性半導体メモリセル
は、ブースター電極方式の不揮発性半導体メモリセルで
あり、各メモリ素子は、浮遊電極型メモリ素子である。
実施の形態２のメモリ・ストリング等の模式的な一部断
面図を図７に示し、等価回路を図９に示す。また、制御
電極と電荷蓄積部との容量結合や電荷蓄積部とチャネル
形成領域との容量結合等の等価回路を、図２３に示す。
図７の矢印Ａ−Ａに沿った隣接する複数のメモリ・スト
リング等の模式的な一部断面図を図８の（Ａ）に示す。
即ち、図７は、ビット線と平行な垂直面でメモリ素子の
チャネル形成領域やソース／ドレイン領域を切断したと
きの図であり、図８の（Ａ）は、ワード線と平行な垂直
面でメモリ素子のチャネル形成領域を切断したときの図
である。更に、１つのメモリ素子の模式的な断面図を図
８の（Ｂ）に示す。(Embodiment 2) Embodiment 2 is directed to a nonvolatile semiconductor memory cell according to the second aspect of the present invention, and data writing / writing in the nonvolatile semiconductor memory cell according to the second aspect of the present invention. The present invention relates to a read control method. The nonvolatile semiconductor memory cell according to the second embodiment is a booster electrode type nonvolatile semiconductor memory cell, and each memory element is a floating electrode type memory element.
FIG. 7 shows a schematic partial cross-sectional view of the memory string and the like according to the second embodiment, and FIG. 9 shows an equivalent circuit. FIG. 23 shows an equivalent circuit such as capacitive coupling between the control electrode and the charge storage portion and capacitive coupling between the charge storage portion and the channel formation region.
FIG. 8A is a schematic partial cross-sectional view of a plurality of adjacent memory strings and the like along the arrow AA in FIG.
That is, FIG. 7 is a diagram when the channel formation region and the source / drain region of the memory element are cut along a vertical plane parallel to the bit line, and FIG. 8A is a vertical plane parallel to the word line. FIG. 4 is a diagram when a channel formation region of a memory element is cut. Further, a schematic cross-sectional view of one memory element is shown in FIG.

【００５６】実施の形態２のメモリ・ストリングは、電
気的書き換えが可能なメモリ素子（浮遊電極型メモリ素
子）が、複数、直列接続されている。図に示したメモリ
・ストリングにおいては、８つのメモリ素子Ｍ₀〜Ｍ₇が
直列接続されているが、メモリ・ストリングを構成する
メモリ素子の数は８に限定されない。メモリ・ストリン
グ及び各メモリ素子の基本的な構造は、実施の形態１に
て説明したメモリ・ストリング及びメモリ素子と同様で
あるので、詳細な説明は省略し、実施の形態１と相違す
る点を、以下に説明する。In the memory string of the second embodiment, a plurality of electrically rewritable memory elements (floating electrode type memory elements) are connected in series. In the memory string shown in the figure, eight memory elements M₀ ~M₇ is are connected in series, the number of memory elements constituting the memory string is not limited to eight. The basic structure of the memory string and each memory element is the same as that of the memory string and the memory element described in the first embodiment. Therefore, detailed description will be omitted, and points different from the first embodiment will be described. This will be described below.

【００５７】実施の形態２においては、メモリ・ストリ
ングを構成する各メモリ素子Ｍ₀〜Ｍ₇の制御電極１７の
頂面及び側面、電荷蓄積部１４，１５，１６の側面、並
びに、ソース／ドレイン領域１３は、層間絶縁膜１８に
よって被覆されている。更には、ブースター電極１９
が、層間絶縁膜１８上に形成され、且つ、メモリ・スト
リングを構成する各メモリ素子Ｍ₀〜Ｍ₇の制御電極１７
の頂面の上方から制御電極１７の側面の上方及び電荷蓄
積部１４，１５，１６の側面の上方を経由してソース／
ドレイン領域１６の上方へと延在している。即ち、ブー
スター電極１９は、層間絶縁膜１８を介してメモリ・ス
トリング全体を被覆している。更には、例えば５１２個
のメモリ・ストリングで構成されたブロックを単位とし
て、かかる１ブロック分の５１２×８個のメモリ素子が
層間絶縁膜１８を介してブースター電極１９で被覆され
ている。尚、１ブロック内のメモリ素子の個数はかかる
個数に限定されない。層間絶縁膜１８はＳｉＯ₂から構
成されており、ブースター電極１９は、不純物を含有す
るポリシリコン層とタングステンシリサイド層の２層構
成（ポリサイド構造）である。In the second embodiment, the top and side surfaces of the control electrode 17 of each of the memory elements M_{0 to} M₇ constituting the memory string, the side surfaces of the charge storage units 14, 15 and 16, and the source / drain Region 13 is covered with interlayer insulating film 18. Further, the booster electrode 19
But it is formed on the interlayer insulating film 18, and the control electrode 17 of each memory element M₀ ~M₇ constituting the memory string
From above the top surface of the source electrode, and above the side surfaces of the control electrode 17 and the side surfaces of the charge storage portions 14, 15, and 16,
It extends above the drain region 16. That is, the booster electrode 19 covers the entire memory string via the interlayer insulating film 18. Further, for example, in units of blocks composed of 512 memory strings, 512 × 8 memory elements for one block are covered with a booster electrode 19 via an interlayer insulating film 18. The number of memory elements in one block is not limited to this number. The interlayer insulating film 18 is made of SiO_2, and the booster electrode 19 has a two-layer structure (polycide structure) of a polysilicon layer containing impurities and a tungsten silicide layer.

【００５８】実施の形態２においては、このように、ブ
ースター電極１９は、層間絶縁膜１８上に形成され、且
つ、メモリ・ストリングを構成する各メモリ素子の制御
電極１７の頂面の上方から制御電極１７の側面の上方及
び電荷蓄積部１４，１５，１６の側面の上方を経由して
ソース／ドレイン領域１３の上方へと延在する。これに
よって、ブースター電極１９と制御電極１７との容量結
合が、制御電極１７の頂面だけでなく側面とにも基づき
形成される。しかも、ブースター電極１９と電荷蓄積部
１４，１５，１６との容量結合、並びにブースター電極
１９とソース／ドレイン領域１３との容量結合を得るこ
とができるので、他のメモリ・ストリングにおけるデー
タ書き込みが禁止された他の選択メモリ素子のチャネル
形成領域の昇圧を確実に行うことができ、ディスターブ
特性が劣化するといった問題の発生を確実に回避するこ
とができる。In the second embodiment, the booster electrode 19 is formed on the interlayer insulating film 18 and is controlled from above the top surface of the control electrode 17 of each memory element constituting the memory string. It extends above the side surface of the electrode 17 and above the side surfaces of the charge storage portions 14, 15, 16 and above the source / drain region 13. Thereby, the capacitive coupling between the booster electrode 19 and the control electrode 17 is formed based not only on the top surface but also on the side surface of the control electrode 17. In addition, since capacitive coupling between the booster electrode 19 and the charge storage sections 14, 15, and 16 and capacitive coupling between the booster electrode 19 and the source / drain region 13 can be obtained, data writing in other memory strings is prohibited. Thus, it is possible to surely increase the voltage of the channel formation region of another selected memory element, and it is possible to reliably avoid the occurrence of the problem that the disturb characteristic is deteriorated.

【００５９】尚、ブースター電極１９の構造はこれに限
定するものではなく、メモリ・ストリングを構成する各
メモリ素子の制御電極１７の頂面の上方にのみ形成して
もよいし、制御電極１７の頂面及び側面の上方にのみ形
成してもよいし、制御電極１７の頂面から側面の上方を
経由して電荷蓄積部１４，１５，１６の側面の上方まで
延在するように形成してもよい。The structure of the booster electrode 19 is not limited to this, and may be formed only above the top surface of the control electrode 17 of each memory element constituting the memory string. It may be formed only above the top surface and the side surface, or may be formed so as to extend from the top surface of the control electrode 17 to above the side surface of the charge storage units 14, 15, 16 via the upper side surface. Is also good.

【００６０】ワード線制御回路は、図１０に示すよう
に、実施の形態１にて説明したと同様、ブロックアドレ
スレコーダと電圧変換回路とＣＭＯＳトランジスタによ
る電圧転送回路とドライバー（駆動回路）から構成され
た周知の回路とすればよいが、このワード線制御回路に
は、ブースター電極１９にブースト電位Ｖ_boostを印加
するためのブースト電位印加手段が組み込まれている。
このブースト電位印加手段は、ブースト電位Ｖ_boostを
出力するＰＬドライバーとＭＯＳトランジスタから構成
されている。As shown in FIG. 10, the word line control circuit comprises a block address recorder, a voltage conversion circuit, a voltage transfer circuit using CMOS transistors, and a driver (drive circuit), as described in the first embodiment. In this word line control circuit, boost potential applying means for applying a boost potential V_boost to the booster electrode 19 is incorporated in the word line control circuit.
The boost potential applying means includes a PL driver that outputs a boost potential V_boost and a MOS transistor.

【００６１】実施の形態２においては、ｎチャネル型Ｍ
ＯＳ ＦＥＴから構成されたスイッチ用トランジスタＷ
Ｃ₀〜ＷＣ₇（図９及び図１０参照）が、ワード線制御回
路と各ワード線との間に設けられている。そして、メモ
リ素子Ｍ₀〜Ｍ₇へのデータ書き込みに際して、スイッチ
用トランジスタＷＣ₀〜ＷＣ₇を非導通状態とすることに
よって、各ワード線をワード線制御回路から電気的に切
り離すことができる。In the second embodiment, the n-channel type M
Switching transistor W composed of OS FET
C_{0 to} WC₇ (see FIGS. 9 and 10) are provided between the word line control circuit and each word line. When writing data to the memory elements M_{0 to} M₇ , each word line can be electrically disconnected from the word line control circuit by turning off the switching transistors WC_{0 to} WC₇ .

【００６２】ワード線制御回路及びブースト電位印加手
段を示す図１０、各メモリ素子に印加される電位（電
圧）の値を例示した図表である図１１、データ書き込み
動作及びデータ読み出し動作における信号波形を示す図
１２を参照して、以下、実施の形態２のＮＡＮＤストリ
ング型メモリセルのデータ書き込み動作、データ読み出
し動作及びデータ消去動作を説明する。FIG. 10 shows the word line control circuit and the boost potential applying means, FIG. 11 is a table illustrating potential (voltage) values applied to the respective memory elements, and FIG. The data write operation, data read operation, and data erase operation of the NAND string type memory cell of the second embodiment will be described below with reference to FIG.

【００６３】書き込み動作の開始前の書き込みセットア
ップにおいては、先ず、ビット線制御回路のビット線毎
に設けられたＣＭＯＳフリップフロップに書き込みデー
タをラッチする。そして、選択メモリ・ストリングに接
続されたビット線の電位Ｖ_BL「０」を０ボルトとし、非
選択メモリ・ストリングに接続されたビット線の電位Ｖ
_BL「１」をＶ_ccとする。また、共通ソース線の電位（＝
φ_s）及びシリコン半導体基板１０の電位を０ボルトと
する。即ち、バイアス印加手段は動作させない。In the write setup before the start of the write operation, first, the write data is latched in a CMOS flip-flop provided for each bit line of the bit line control circuit. Then, the potential V_BL "0" of the bit line connected to the selected memory string is set to 0 volt, and the potential V_{BL of the} bit line connected to the unselected memory string is set to 0 volt.
_BL “1” is_Vcc . Also, the potential of the common source line (=
φ_s ) and the potential of the silicon semiconductor substrate 10 are 0 volt. That is, the bias applying means is not operated.

【００６４】書き込み動作の開始において、ブロックア
ドレスレコーダの出力信号は選択ブロックにおいては
「Ｈ」となり、電圧変換回路のＶ_ppＲＷがＶ_ccから所定
の電位であるプログラム電位Ｖ_programに昇圧される。
また、ＤＳＧドライバーはＶ_cc（＝φＳＧ₁）を、ＳＳ
Ｇドライバーは０ボルト（＝φＳＧ₂）を、ＣＧ０ドラ
イバー、ＣＧ２ドライバー〜ＣＧ７ドライバーは例えば
Ｖ_ccボルトのプログラム禁止電位Ｖ_pass（図１１におい
て、「φＷＬ₁以外」で表す）を、それぞれ、出力す
る。また、ＣＧ１ドライバーはプログラム電位Ｖ
_program（φＷＬ₁）（例えば、１２ボルト）を出力す
る。更には、ＰＬドライバーはブースト電位
（φ_boost）を出力する。At the start of the write operation, the output signal of the block address recorder becomes "H" in the selected block, and V_pp RW of the voltage conversion circuit is boosted from V_cc to a program potential V_program which is a predetermined potential.
The DSG driver sets V_cc (= φSG₁ ) to SS
The G driver 0 volts (= φSG_2), CG0 driver (11, represented by "non .phi.WL_1") program inhibit potential V_pass for CG2 driver ~CG7 driver eg V_cc volts, respectively, and outputs . In addition, the CG1 driver uses the program potential V
_{The program} (φWL₁ ) (for example, 12 volts) is output. Further, the PL driver outputs a boost potential (φ_boost ).

【００６５】選択メモリ・ストリングにおいては、ビッ
ト線ＢＬの電位が０ボルトであり、メモリ・ストリング
選択線１の電位がＶ_ccであるが故に、第１の選択トラン
ジスタＤＳＧが導通し、メモリ・ストリング選択線２の
電位が０ボルトであるが故に、第２の選択トランジスタ
ＳＳＧは非導通状態となる。そして、ビット線ＢＬの電
位がメモリ素子のソース／ドレイン領域１３へと転送さ
れる。選択メモリ素子Ｍ₁においては、選択ワード線の
電位（φＷＬ₁）がプログラム電位Ｖ_programであるた
め、制御電極１７の電位もプログラム電位Ｖ_programと
なる。In the selected memory string, since the potential of the bit line BL is 0 volt and the potential of the memory string select line 1 is_Vcc , the first select transistor DSG conducts and the memory string Since the potential of the selection line 2 is 0 volt, the second selection transistor SSG is turned off. Then, the potential of the bit line BL is transferred to the source / drain region 13 of the memory element. In the selected memory device M_1, the potential of the selected word line (.phi.WL₁₎ is a program potential V_program, the potential of the control electrode 17 is also a program potential V_program.

【００６６】同時に、ブースター電極１９にブースト電
位印加手段からブースト電位Ｖ_boost（例えば、１２ボ
ルト）を印加する。以上の結果、制御電極１７とチャネ
ル形成領域１２との間の電位差に基づき、チャネル形成
領域１２から浮遊電極１５への電子の注入が生じ、選択
メモリ素子Ｍ₁の閾値電圧Ｖ_thが当初の負から正方向に
シフトし、データが選択メモリ素子Ｍ₁に書き込まれ
る。一方、非選択メモリ素子Ｍ₀，Ｍ₂〜Ｍ₇において
は、非選択ワード線の電位（φＷＬ₁以外）が例えばＶ
_ccボルトのプログラム禁止電位Ｖ_passであるため、制御
電極１７とチャネル形成領域１２との間には大きな電位
差が生ぜず、チャネル形成領域１２から浮遊電極１５へ
の電子の注入は生じない。その結果、非選択メモリ素子
の閾値電圧は当初の値から変化せず、当初のデータが非
選択メモリ素子Ｍ₀，Ｍ₂〜Ｍ₇に保持される。[0066] At the same time, it applies the boosted potential V_boost (e.g., 12 volts) from the boost potential applying means booster electrode 19. As a result, the control electrode on the basis of the potential difference between the 17 and the channel formation region 12, resulting injection of electrons into the floating electrode 15 from the channel forming region 12, the negative threshold voltage V_th of the selected memory device M₁ is initially It shifted in the positive direction from, data is written to the selected memory device M_1. On the other hand, in the unselected memory elements M₀ , M_{2 to} M₇ , the potential of the unselected word line (other than φWL₁ ) is, for example, V
_Since the program inhibit potential V_pass is_cc volts, a large potential difference does not occur between the control electrode 17 and the channel forming region 12, and no injection of electrons from the channel forming region 12 to the floating electrode 15 occurs. As a result, the threshold voltage of the non-selected memory element does not change from the initial value, and the initial data is held in the non-selected memory elements M₀ , M_{2 to} M₇ .

【００６７】一方、非選択メモリ・ストリングにおいて
は、ビット線ＢＬの電位がＶ_ccであり、第１の選択トラ
ンジスタＤＳＧは導通状態にある。そして、他の選択メ
モリ素子Ｍ’₁においても、選択ワード線の電位（φＷ
Ｌ₁）がＶ_programであるため、他の選択メモリ素子Ｍ’
₁の制御電極１７の電位もＶ_programとなる。そして、ブ
ースター電極１９にブースト電位印加手段からブースト
電位Ｖ_boostが印加される。以上の結果、他の選択メモ
リ素子の制御電極１７の電位の昇圧による制御電極１７
と浮遊電極１５との容量結合、及び、浮遊電極１５とチ
ャネル形成領域１２との容量結合に基づき、更には、ブ
ースター電極１９と浮遊電極１５との容量結合、及び、
ブースター電極１９とソース／ドレイン領域１３との容
量結合に基づき、他の選択メモリ素子Ｍ’₁のチャネル
形成領域１２が例えば７ボルト程度に昇圧され、ほぼ同
時に、第１の選択トランジスタＤＳＧのソース領域側の
電位が上昇する結果、第１の選択トランジスタＤＳＧは
非導通状態となり、チャネル形成領域１２の電位が保持
される。その結果、チャネル形成領域１２から浮遊電極
１５への電子の注入が生ぜず、他の選択メモリ素子にデ
ータが書き込まれず、当初のデータが保持される。On the other hand, in the unselected memory string, the potential of the bit line BL is_Vcc , and the first selection transistor DSG is in a conductive state. Then, also in the other selected memory element M ′₁ , the potential of the selected word line (φW
L₁ ) is the V_program , so that the other selected memory element M ′
The potential of_one control electrode 17 also becomes V_program . Then, a boost potential V_boost is applied to the booster electrode 19 from the boost potential applying means. As a result, the control electrode 17 by increasing the potential of the control electrode 17 of another selected memory element
Based on the capacitive coupling between the floating electrode 15 and the floating electrode 15 and the capacitive coupling between the floating electrode 15 and the channel forming region 12.
Based on the capacitive coupling between the booster electrode 19 and the source / drain regions 13, is boosted channel forming region 12 of the other selected memory device M_'1 is 7 volts for example, at approximately the same time, the source region of the first selection transistor DSG As a result, the first selection transistor DSG is turned off, and the potential of the channel formation region 12 is maintained. As a result, injection of electrons from the channel formation region 12 to the floating electrode 15 does not occur, and data is not written to another selected memory element, and the original data is retained.

【００６８】データ読み出し動作においては、バイアス
印加手段（図示せず）によって基体であるｐ型ウエル１
１ＢにバイアスＶ_biasを印加する。バイアスＶ_biasの電
位は、パンチスルー現象が発生しているメモリ素子にお
いて、パンチスルー電流の発生を防止することができ、
メモリ素子が正常にオン・オフ動作するような電位とす
ればよい。そして、ビット線ＢＬに例えば１．５ボルト
を印加し、メモリ・ストリング選択線１の電位（φＳＧ
₁）及びメモリ・ストリング選択線２の電位（φＳＧ₂）
をＶ_ccとし、第１の選択トランジスタＤＳＧ及び第２の
選択トランジスタＳＳＧを導通状態とする。ブースター
電極１９には０ボルト又はＶ_ccを印加する。また、選択
ワード線に０ボルトを印加し、非選択ワード線には例え
ばＶ_ccボルトを印加する。これによって、非選択メモリ
素子Ｍ₀，Ｍ₂〜Ｍ₇は導通状態となる。一方、選択メモ
リ素子Ｍ₁の閾値電圧Ｖ_thに依存して、選択メモリ素子
Ｍ₁は導通状態あるいは非導通状態となる。即ち、選択
メモリ素子にデータ「０」が保持されている場合には、
選択メモリ素子Ｍ₁は非導通状態となり、ビット線ＢＬ
の電位は１．５ボルトを保持する。また、選択メモリ素
子にデータ「１」が保持されている場合には、選択メモ
リ素子Ｍ₁は導通状態となり、ビット線ＢＬの電位は
１．５ボルトよりも低下する。このビット線の電位をビ
ット線制御回路によって検出することにより、選択メモ
リ素子Ｍ₀にデータ「０」あるいは「１」が保持されて
いることを読み出すことができる。In a data read operation, a p-type well 1 serving as a base is applied by bias applying means (not shown).
A bias V_bias is applied to 1B. The potential of the bias V_bias can prevent a punch-through current from occurring in a memory element in which a punch-through phenomenon has occurred.
The potential may be set so that the memory element normally operates on and off. Then, for example, 1.5 volts is applied to the bit line BL, and the potential of the memory string selection line 1 (φSG
₁ ) and the potential of the memory string selection line 2 (φSG₂ )
_{Is set} to V_cc, and the first selection transistor DSG and the second selection transistor SSG are turned on. 0 volt or_Vcc is applied to the booster electrode 19. In addition, 0 volt is applied to the selected word line, and, for example,_Vcc volt is applied to the unselected word line. As a result, the unselected memory elements M₀ , M_{2 to} M₇ are turned on. On the other hand, depending on the threshold voltage V_th of the selected memory device M_1, selected memory device M₁ is rendered conductive or non-conductive state. That is, when data “0” is held in the selected memory element,
The selected memory device M₁ is turned off, and bit lines BL
Hold 1.5 volts. Further, when the held data "1" in the selected memory device, the selected memory device M₁ becomes conductive, the potential of the bit line BL is lower than 1.5 volts. By detecting the potential of the bit line by the bit line control circuit, it can be read that held the data "0" or "1" to the selected memory device M_0.

【００６９】データ消去動作においては、ビット線Ｂ
Ｌ、メモリ・ストリング選択線１、メモリ・ストリング
選択線２、ブースター電極１９、共通ソース線の全てを
フローティング状態とし、シリコン半導体基板１０にＶ
_erase（例えば２０ボルト）を印加し、選択ブロックの
ワード線電位を０ボルトとする。また、非選択ブロック
のワード線をフローティング状態とする。これによっ
て、選択ブロックにおいては、浮遊電極からの電子の引
き抜きによりデータが消去される。In the data erase operation, bit line B
L, the memory string selection line 1, the memory string selection line 2, the booster electrode 19, and the common source line are all set in a floating state, and V is applied to the silicon semiconductor substrate 10.
_{An erase} (for example, 20 volts) is applied to set the word line potential of the selected block to 0 volt. Further, the word lines of the non-selected blocks are set to the floating state. As a result, in the selected block, data is erased by extracting electrons from the floating electrode.

【００７０】他のメモリ・ストリングにおける各メモリ
素子のチャネル形成領域の電位Ｖ_chは、前述の式（２）
で表すことができる。The potential V_ch of the channel forming region of each memory element in another memory string is calculated by the above equation (2).
Can be represented by

【００７１】ビット線ＢＬを介してメモリ素子のチャネ
ル形成領域１２に印加される電位Ｖ_chiniを１．５ボル
ト、所定の電位であるプログラム電位Ｖ_programを１２
ボルト、ブースト電位Ｖ_boostを１２ボルト、プログラ
ム禁止電位Ｖ_passをＶ_ccボルト、メモリ素子の閾値電圧
Ｖ_thを１ボルトとした。そして、チャネル形成領域１２
の不純物濃度を変化させたときの、チャネル形成領域の
電位Ｖ_chを式（２）に基づき計算にて求めた結果を図１
に黒菱形にて示す。一般に、他の選択メモリ素子Ｍ’₁
のチャネル形成領域１２の電位Ｖ_chが７ボルト以上であ
れば、チャネル形成領域１２から浮遊電極１５への電子
の注入が生ぜず、他の選択メモリ素子にデータが書き込
まれず、当初のデータが保持される。図１から明らかな
ように、チャネル形成領域１２の不純物濃度が２×１０
¹⁷ｃｍ^-3以下であれば、チャネル形成領域１２の電位Ｖ
_chが７ボルト以上となる。尚、因みに、チャネル形成領
域１２の不純物濃度が３×１０¹⁷ｃｍ^-3の場合、チャネ
ル形成領域１２の電位Ｖ_chは７ボルト未満となる。The channel of the memory element is connected via the bit line BL.
Potential V applied to the cell formation region 12_chini1.5 volts
A program potential V which is a predetermined potential_programTo 12
Volt, boost potential V_boost12 volts, program
Potential V_passTo V_ccVolt, threshold voltage of memory element
V_thWas 1 volt. Then, the channel forming region 12
Of the channel formation region when the impurity concentration of
Potential V_chFIG. 1 shows the result obtained by calculation based on equation (2).
Is shown in black diamonds. Generally, other selected memory elements M '₁
Potential V of channel formation region 12_chIs 7 volts or more
Then, electrons from the channel forming region 12 to the floating electrode 15
Data is written to other selected memory elements
Often, the original data is retained. It is clear from FIG.
As described above, the impurity concentration of the channel formation region 12 is 2 × 10
¹⁷cm^-3If less than or equal to, the potential V of the channel formation region 12
_chBecomes 7 volts or more. Incidentally, the channel formation area
The impurity concentration in region 12 is 3 × 10¹⁷cm^-3If, channel
Potential V of the cell formation region 12_chIs less than 7 volts.

【００７２】尚、デザイン・ルールが０．１３μｍのメ
モリ素子において、通常の動作（即ち、パンチスルー現
象が発生しないこと）を保証するために要求されるチャ
ネル形成領域１２の不純物濃度の下限値は、３×１０¹⁷
ｃｍ^-3である。従って、デザイン・ルールが０．１３μ
ｍあるいはそれを下回るスケーリングを進める場合、チ
ャネル形成領域１２の不純物濃度を３×１０¹⁷ｃｍ^-3を
越える値とする必要がある。従って、デザイン・ルール
が０．１３μｍあるいはそれ以下のメモリ素子におい
て、チャネル形成領域１２の不純物濃度の上限値を２×
１０¹⁷ｃｍ^-3とすると、メモリ素子にはパンチスルー現
象が発生する。しかしながら、メモリ素子へのデータの
書き込みに、問題は生じない。メモリ素子からのデータ
読み出しに際して、バイアス印加手段によって基体にバ
イアスを印加するので、パンチスルー現象が発生してい
るメモリ素子においても、パンチスルー電流の発生を防
止することができ、メモリ素子は正常にオン・オフ動作
する。In a memory element having a design rule of 0.13 μm, the lower limit of the impurity concentration of the channel forming region 12 required for guaranteeing normal operation (that is, no occurrence of a punch-through phenomenon) is as follows. , 3 × 10¹⁷
cm^-3 . Therefore, the design rule is 0.13μ.
When scaling to m or less is required, the impurity concentration of the channel formation region 12 needs to be set to a value exceeding 3 × 10¹⁷ cm⁻³ . Therefore, in a memory element having a design rule of 0.13 μm or less, the upper limit of the impurity concentration of the channel formation region 12 is set to 2 ×
At 10¹⁷ cm^-3 , a punch-through phenomenon occurs in the memory element. However, there is no problem in writing data to the memory element. When data is read from the memory element, a bias is applied to the base by the bias applying means. Therefore, even in a memory element in which a punch-through phenomenon has occurred, generation of a punch-through current can be prevented, and the memory element can be normally operated. On / off operation.

【００７３】（実施の形態３）実施の形態３は、実施の
形態２の変形である。実施の形態３における不揮発性半
導体メモリセルも、ブースター電極方式の不揮発性半導
体メモリセルであり、各メモリ素子は、浮遊電極型メモ
リ素子である。実施の形態３のメモリ・ストリング等の
模式的な一部断面図は図７及び図８と同様であり、制御
電極と電荷蓄積部との容量結合や電荷蓄積部とチャネル
形成領域との容量結合等の等価回路も、図２３と同様で
ある。尚、等価回路を図１３に示す。(Embodiment 3) Embodiment 3 is a modification of Embodiment 2. The nonvolatile semiconductor memory cell according to the third embodiment is also a booster electrode type nonvolatile semiconductor memory cell, and each memory element is a floating electrode type memory element. The schematic partial cross-sectional views of the memory strings and the like according to the third embodiment are the same as those shown in FIGS. Are the same as those in FIG. FIG. 13 shows an equivalent circuit.

【００７４】実施の形態３においては、実施の形態２と
異なり、ｎチャネル型ＭＯＳ ＦＥＴから構成されたス
イッチ用トランジスタＷＣ₀〜ＷＣ₇（図１３及び図１４
参照）が、ワード線制御回路と各ワード線との間に設け
られている。そして、メモリ素子Ｍ₀〜Ｍ₇へのデータ書
き込みに際して、スイッチ用トランジスタＷＣ₀〜ＷＣ₇
を非導通状態とすることによって、各ワード線をワード
線制御回路から電気的に切り離すことができる。In the third embodiment, unlike the second embodiment, the switching transistors WC_{0 to} WC₇ composed of n-channel type MOS FETs (FIGS. 13 and 14)
Is provided between the word line control circuit and each word line. When writing data to the memory elements M_{0 to} M₇ , the switching transistors WC_{0 to} WC₇
Is turned off, each word line can be electrically disconnected from the word line control circuit.

【００７５】実施の形態３においては、メモリ素子への
データ書き込みに際し、スイッチ用トランジスタＷＣ₀
〜ＷＣ₇を導通状態として、ワード線制御回路の作動に
よりワード線に所定の電位Ｖ_prchを印加することによっ
て制御電極１７を所定の電位とした後、ブースト電位印
加手段によってブースター電極１９にブースト電位を印
加することで層間絶縁膜１８を介したブースター電極１
９と制御電極１７との容量結合に基づき制御電極１７の
電位をプログラム電位Ｖ_programまで昇圧させ、且つ、
スイッチ用トランジスタＷＣ₀〜ＷＣ₇を非導通状態とす
ることによりワード線をワード線制御回路から電気的に
切り離し、データを書き込むべきメモリ素子とワード線
を介して接続された他のメモリ・ストリングにおけるメ
モリ素子へのデータの書き込みを禁止する場合、データ
の書き込みが禁止された該メモリ素子において、ブース
ター電極１９と制御電極１７との容量結合、制御電極１
７と電荷蓄積部１４，１５，１６との容量結合、電荷蓄
積部１４，１５，１６とチャネル形成領域１２との容量
結合、ブースター電極１９とソース／ドレイン領域１３
との容量結合に基づきチャネル形成領域１２を昇圧す
る。In the third embodiment, when writing data to the memory element, the switching transistor WC₀
To WC₇ in a conductive state, and a predetermined potential_Vprch is applied to the word line by the operation of the word line control circuit to set the control electrode 17 to a predetermined potential. Then, the boost potential applying means applies a boost potential to the booster electrode 19. Is applied to booster electrode 1 via interlayer insulating film 18.
The potential of the control electrode 17 is raised to the program potential V_program based on the capacitive coupling between the control electrode 9 and the control electrode 17, and
In electrically disconnected, other memory strings connected via a memory device and a word line to write the data word lines from the word line control circuit by a switching transistor WC₀ ~WC₇ nonconductive When writing data to the memory element is prohibited, the capacitive coupling between the booster electrode 19 and the control electrode 17 and the control electrode 1
7, the capacitive coupling between the charge storage units 14, 15, 16; the capacitive coupling between the charge storage units 14, 15, 16 and the channel forming region 12; the booster electrode 19 and the source / drain region 13
The channel formation region 12 is boosted based on the capacitive coupling with the above.

【００７６】実施の形態３においても、ブースター電極
１９は、層間絶縁膜１８上に形成され、且つ、メモリ・
ストリングを構成する各メモリ素子の制御電極１７の頂
面の上方から制御電極１７の側面の上方及び電荷蓄積部
１４，１５，１６の側面の上方を経由してソース／ドレ
イン領域１３の上方へと延在する。これによって、ブー
スター電極１９と制御電極１７との容量結合が、制御電
極１７の頂面だけでなく側面とにも基づき形成される。
従って、ブースター電極１９と制御電極１７との容量結
合を増加させることができる。それ故、ブースター電極
１９にブースト電位Ｖ_boostを印加することによって層
間絶縁膜１８を介したブースター電極１９と制御電極１
７との容量結合に基づき制御電極１７の電位を昇圧する
とき、所定の電位であるプリチャージ電圧Ｖ_prchやブー
スト電位Ｖ_boostの低電圧化を図ることができる。しか
も、ブースター電極１９と電荷蓄積部１４，１５，１６
との容量結合、並びにブースター電極１９とソース／ド
レイン領域１３との容量結合を得ることができるので、
他のメモリ・ストリングにおけるデータ書き込みが禁止
された他の選択メモリ素子のチャネル形成領域の昇圧を
確実に行うことができ、ディスターブ特性が劣化すると
いった問題の発生を確実に回避することができる。Also in the third embodiment, the booster electrode 19 is formed on the interlayer insulating film 18,
From above the top surface of the control electrode 17 of each memory element constituting the string, to above the side surface of the control electrode 17 and above the side surfaces of the charge storage portions 14, 15, 16 to above the source / drain region 13. Extend. Thereby, the capacitive coupling between the booster electrode 19 and the control electrode 17 is formed based not only on the top surface but also on the side surface of the control electrode 17.
Therefore, the capacitive coupling between the booster electrode 19 and the control electrode 17 can be increased. Therefore, by applying the boost potential V_boost to the booster electrode 19, the booster electrode 19 and the control electrode 1 via the interlayer insulating film 18 are interposed.
When boosting the potential of the control electrode 17 based on the capacitive coupling with 7, it is possible to reduce the voltage of the precharge voltage V_PRCH and boosted potential V_boost is a predetermined potential. In addition, the booster electrode 19 and the charge storage units 14, 15, 16
And the capacitive coupling between the booster electrode 19 and the source / drain region 13 can be obtained.
It is possible to surely boost the channel formation region of another selected memory element in which data writing in another memory string is prohibited, and it is possible to surely avoid the problem that the disturb characteristic is deteriorated.

【００７７】また、ワード線制御回路は、図１４に示す
ように、ブロックアドレスレコーダと電圧変換回路とｎ
チャネル型ＭＯＳトランジスタによる電圧転送回路とド
ライバー（駆動回路）から構成された周知の回路とすれ
ばよいが、このワード線制御回路には、ブースター電極
１９にブースト電位Ｖ_boostを印加するためのブースト
電位印加手段が組み込まれている。このブースト電位印
加手段は、ブースト電位Ｖ_boostを出力するＰＬドライ
バーとＭＯＳトランジスタから構成されている。As shown in FIG. 14, the word line control circuit includes a block address recorder, a voltage conversion circuit,
May be the well-known circuit consisting of a voltage transfer circuit and the driver according to channel type MOS transistor (a driving circuit), but in the word line control circuit, a boost potential for applying a boost voltage V_boost booster electrode 19 Application means is incorporated. The boost potential applying means includes a PL driver that outputs a boost potential V_boost and a MOS transistor.

【００７８】ワード線制御回路及びブースト電位印加手
段を示す図１４、各メモリ素子に印加される電位（電
圧）の値を例示した図表である図１５、データ書き込み
動作及びデータ読み出し動作における信号波形を示す図
１６、並びに、選択メモリ素子等の制御電極の電位を模
式的に示す図１７を参照して、以下、実施の形態３のＮ
ＡＮＤストリング型メモリセルのデータ書き込み動作、
データ読み出し動作及びデータ消去動作を説明する。FIG. 14 shows the word line control circuit and the boost potential applying means. FIG. 15 is a table exemplifying the value of the potential (voltage) applied to each memory element. 16 and FIG. 17 schematically showing the potentials of the control electrodes of the selected memory element and the like, the N
Data write operation of an AND string type memory cell,
The data read operation and the data erase operation will be described.

【００７９】書き込み動作の開始前の書き込みセットア
ップにおいては、先ず、ビット線制御回路のビット線毎
に設けられたＣＭＯＳフリップフロップに書き込みデー
タをラッチする。そして、選択メモリ・ストリングに接
続されたビット線の電位Ｖ_BL「０」を０ボルトとし、非
選択メモリ・ストリングに接続されたビット線の電位Ｖ
_BL「１」をＶ_ccとする。また、共通ソース線の電位（＝
φ_s）及びシリコン半導体基板１０の電位を０ボルトと
する。即ち、バイアス印加手段は動作させない。また、
スイッチ用トランジスタＷＣ₀〜ＷＣ₇のゲート電極には
電位φ_W0〜φ_W7（＝Ｖ_prch）を印加し、導通状態とす
る。In the write setup before the start of the write operation, first, write data is latched in a CMOS flip-flop provided for each bit line of the bit line control circuit. Then, the potential V_BL "0" of the bit line connected to the selected memory string is set to 0 volt, and the potential V_{BL of the} bit line connected to the unselected memory string is set to 0 volt.
_BL “1” is_Vcc . Also, the potential of the common source line (=
φ_s ) and the potential of the silicon semiconductor substrate 10 are 0 volt. That is, the bias applying means is not operated. Also,
Potentials φ_{W0 to} φ_W7 (= V_prch ) are applied to the gate electrodes of the switching transistors WC_{0 to} WC₇ to make them conductive.

【００８０】書き込み動作の開始において、ブロックア
ドレスレコーダの出力信号は選択ブロックにおいては
「Ｈ」となり、電圧変換回路のＶ_ppＲＷがＶ_ccから所定
の電位であるプリチャージ電圧Ｖ_prchに昇圧される。ま
た、ＤＳＧドライバーはＶ_cc（＝φＳＧ₁）を、ＳＳＧ
ドライバーは０ボルト（＝φＳＧ₂）を、ＣＧ０ドライ
バー、ＣＧ２ドライバー〜ＣＧ７ドライバーはＶ_cc〜
（Ｖ_prch−２）ボルト程度のプログラム禁止電位Ｖ_pass
（図１６において、「φＷＬ₁以外」で表す）を、それ
ぞれ、出力する。また、ＣＧ１ドライバーはプリチャー
ジ電圧Ｖ_prch（φＷＬ₁）（例えば、９〜１１ボルト）
を出力する。更には、ＰＬドライバーは、後に、ブース
ト電位（φ_boost）を出力する。At the start of the write operation,
The output signal of the dress recorder is
Becomes "H", and V_ppRW is V_ccPredetermined
Precharge voltage V which is the potential of_prchIs boosted. Ma
The DSG driver is V_cc(= ΦSG₁), SSG
The driver is 0 volt (= φSG_Two), CG0 dry
Bar, CG2 driver ~ CG7 driver V_cc~
(V_prch-2) Program inhibit potential V of about volt_pass
(In FIG. 16, “φWL₁Other than ")
Output each. In addition, CG1 driver
Di voltage V_prch(ΦWL₁) (Eg, 9-11 volts)
Is output. Furthermore, the PL driver later
Potential (φ_boost) Is output.

【００８１】選択メモリ・ストリングにおいては、ビッ
ト線ＢＬの電位が０ボルトであり、メモリ・ストリング
選択線１の電位がＶ_ccであるが故に、第１の選択トラン
ジスタＤＳＧが導通し、メモリ・ストリング選択線２の
電位が０ボルトであるが故に、第２の選択トランジスタ
ＳＳＧは非導通状態となる。そして、ビット線ＢＬの電
位がメモリ素子のソース／ドレイン領域１３へと転送さ
れる。選択メモリ素子Ｍ₁においては、選択ワード線の
電位（φＷＬ₁）がプリチャージ電圧Ｖ_prchであるた
め、制御電極１７の電位もプリチャージ電圧Ｖ_prchとな
る。In the selected memory string, since the potential of the bit line BL is 0 volt and the potential of the memory string select line 1 is_Vcc , the first select transistor DSG conducts and the memory string Since the potential of the selection line 2 is 0 volt, the second selection transistor SSG is turned off. Then, the potential of the bit line BL is transferred to the source / drain region 13 of the memory element. In the selected memory device M_1, the potential of the selected word line (.phi.WL₁₎ is pre-charge voltage V_PRCH, the potential of the control electrode 17 is also a precharge voltage V_PRCH.

【００８２】次に、ブースター電極１９にブースト電位
印加手段からブースト電位Ｖ_boost（例えば、９〜１１
ボルト）を印加する。これによって、層間絶縁膜１８を
介したブースター電極１９と制御電極１７との容量結合
に基づき制御電極１７の電位が昇圧され、制御電極１７
の電位はプログラム電位Ｖ_program（例えば１８ボル
ト）となる。しかも、スイッチ用トランジスタＷＣ₁の
ソース領域側の電位が上昇する結果、スイッチ用トラン
ジスタＷＣ₁は非導通状態となり、ワード線がワード線
制御回路から電気的に切り離される。以上の結果、制御
電極１７とチャネル形成領域１２との間の電位差に基づ
き、チャネル形成領域１２から浮遊電極１５への電子の
注入が生じ、選択メモリ素子Ｍ₁の閾値電圧Ｖ_thが当初
の負から正方向にシフトし、データが選択メモリ素子Ｍ
₁に書き込まれる。一方、非選択メモリ素子Ｍ₀，Ｍ₂〜
Ｍ₇においては、スイッチ用トランジスタＷＣ₀，ＷＣ₂
〜ＷＣ₇は導通状態であり、非選択ワード線の電位（φ
ＷＬ₁以外）がＶ_cc〜（Ｖ_prch−２）ボルト程度のプロ
グラム禁止電位Ｖ_passであるため、制御電極１７とチャ
ネル形成領域１２との間には大きな電位差が生ぜず、チ
ャネル形成領域１２から浮遊電極１５への電子の注入は
生じない。その結果、非選択メモリ素子の閾値電圧は当
初の値から変化せず、当初のデータが非選択メモリ素子
Ｍ₀，Ｍ₂〜Ｍ₇に保持される。Next, a boost potential V_boost (for example, 9 to 11) is applied to the booster electrode 19 from a boost potential applying means.
Volts). As a result, the potential of the control electrode 17 is boosted based on the capacitive coupling between the booster electrode 19 and the control electrode 17 via the interlayer insulating film 18, and the potential of the control electrode 17 is increased.
Becomes the program potential V_program (for example, 18 volts). Moreover, as a result of the potential of the source region side of the switching transistor WC₁ rises, the switching transistor WC₁ is turned off, and the word lines are electrically disconnected from the word line control circuit. As a result, the control electrode on the basis of the potential difference between the 17 and the channel formation region 12, resulting injection of electrons into the floating electrode 15 from the channel forming region 12, the negative threshold voltage V_th of the selected memory device M₁ is initially From the selected memory element M
Written to₁ . On the other hand, unselected memory elements M₀ , M₂ to
In M_7, the switch transistor WC_0, WC₂
～WC₇ is conductive, the potential of the unselected word lines (phi
For non WL₁₎ is_Vcc ~ (V prch -2) volts program inhibit potential V_pass, not generated a large potential difference between the control electrode 17 and the channel forming region 12, from the channel forming region 12 No injection of electrons into the floating electrode 15 occurs. As a result, the threshold voltage of the non-selected memory element does not change from the initial value, and the initial data is held in the non-selected memory elements M₀ , M_{2 to} M₇ .

【００８３】一方、非選択メモリ・ストリングにおいて
は、ビット線ＢＬの電位がＶ_ccであり、第１の選択トラ
ンジスタＤＳＧは導通状態にある。そして、他の選択メ
モリ素子Ｍ’₁においても、選択ワード線の電位（φＷ
Ｌ₁）がＶ_prchであるため、他の選択メモリ素子Ｍ’₁の
制御電極１７の電位もＶ_prchとなる。次に、ブースター
電極１９にブースト電位印加手段からブースト電位Ｖ
_boostが印加される。その結果、層間絶縁膜１８を介し
たブースター電極１９と制御電極１７との容量結合に基
づき、制御電極１７の電位が昇圧され、制御電極１７の
電位はプログラム電位Ｖ_program（例えば１８ボルト）
となる。しかも、スイッチ用トランジスタＷＣ₁のソー
ス領域側の電位が上昇する結果、スイッチ用トランジス
タＷＣ₁は非導通状態となり、ワード線がワード線制御
回路から電気的に切り離される。以上の結果、他の選択
メモリ素子の制御電極１７の電位の昇圧による制御電極
１７と浮遊電極１５との容量結合、及び、浮遊電極１５
とチャネル形成領域１２との容量結合に基づき、更に
は、ブースター電極１９と浮遊電極１５との容量結合、
及び、ブースター電極１９とソース／ドレイン領域１３
との容量結合に基づき、他の選択メモリ素子Ｍ’₁のチ
ャネル形成領域１２が例えば７ボルト程度に昇圧され、
ほぼ同時に、第１の選択トランジスタＤＳＧのソース領
域側の電位が上昇する結果、第１の選択トランジスタＤ
ＳＧは非導通状態となり、チャネル形成領域１２の電位
が保持される。その結果、チャネル形成領域１２から浮
遊電極１５への電子の注入が生ぜず、他の選択メモリ素
子にデータが書き込まれず、当初のデータが保持され
る。On the other hand, in the unselected memory string, the potential of the bit line BL is_Vcc , and the first selection transistor DSG is conductive. Then, also in the other selected memory element M ′₁ , the potential of the selected word line (φW
Since L₁ ) is V_prch , the potential of the control electrode 17 of the other selected memory element M ′₁ also becomes V_prch . Next, the boost potential V is applied to the booster electrode 19 from the boost potential applying means.
_boost is applied. As a result, the potential of the control electrode 17 is boosted based on the capacitive coupling between the booster electrode 19 and the control electrode 17 via the interlayer insulating film 18, and the potential of the control electrode 17 becomes the program potential V_program (for example, 18 volts).
Becomes Moreover, as a result of the potential of the source region side of the switching transistor WC₁ rises, the switching transistor WC₁ is turned off, and the word lines are electrically disconnected from the word line control circuit. As a result, the capacitive coupling between the control electrode 17 and the floating electrode 15 due to the boosting of the potential of the control electrode 17 of another selected memory element, and the floating electrode 15
Based on the capacitive coupling between the booster electrode 19 and the floating electrode 15,
And the booster electrode 19 and the source / drain region 13
The channel formation region 12 of the other selected memory element M ′₁ is boosted to, for example, about 7 volts based on capacitive coupling with
Almost at the same time, the potential of the source region side of the first selection transistor DSG rises, so that the first selection transistor DSG
SG is turned off, and the potential of the channel formation region 12 is held. As a result, injection of electrons from the channel formation region 12 to the floating electrode 15 does not occur, and data is not written to another selected memory element, and the original data is retained.

【００８４】データ読み出し動作においては、バイアス
印加手段（図示せず）によって基体であるｐ型ウエル１
１ＢにバイアスＶ_biasを印加する。バイアスＶ_biasの電
位は、パンチスルー現象が発生しているメモリ素子にお
いて、パンチスルー電流の発生を防止することができ、
メモリ素子が正常にオン・オフ動作するような電位とす
ればよい。そして、ビット線ＢＬに例えば１．５ボルト
を印加し、メモリ・ストリング選択線１の電位（φＳＧ
₁）及びメモリ・ストリング選択線２の電位（φＳＧ₂）
をＶ_ccとし、第１の選択トランジスタＤＳＧ及び第２の
選択トランジスタＳＳＧを導通状態とする。ブースター
電極１９には０ボルト又はＶ_ccを印加する。また、選択
ワード線に０ボルトを印加し、非選択ワード線にはＶ_cc
〜（Ｖ_prch−２）ボルト程度を印加する。これによっ
て、非選択メモリ素子Ｍ₀，Ｍ₂〜Ｍ₇は導通状態とな
る。一方、選択メモリ素子Ｍ₁の閾値電圧Ｖ_thに依存し
て、選択メモリ素子Ｍ₁は導通状態あるいは非導通状態
となる。即ち、選択メモリ素子にデータ「０」が保持さ
れている場合には、選択メモリ素子Ｍ₁は非導通状態と
なり、ビット線ＢＬの電位は１．５ボルトを保持する。
また、選択メモリ素子にデータ「１」が保持されている
場合には、選択メモリ素子Ｍ₁は導通状態となり、ビッ
ト線ＢＬの電位は１．５ボルトよりも低下する。このビ
ット線の電位をビット線制御回路によって検出すること
により、選択メモリ素子Ｍ₀にデータ「０」あるいは
「１」が保持されていることを読み出すことができる。In the data read operation, the bias
P-type well 1 serving as a substrate by applying means (not shown)
Bias V at 1B_biasIs applied. Bias V_biasNo electricity
This is especially true for memory devices that have a punch-through phenomenon.
And the occurrence of punch-through current can be prevented,
Set the potential so that the memory element operates normally on and off.
Just do it. Then, for example, 1.5 volts is applied to the bit line BL.
And the potential of the memory string selection line 1 (φSG
₁) And the potential of the memory string selection line 2 (φSG_Two)
To V_ccAnd the first selection transistor DSG and the second selection transistor DSG
The selection transistor SSG is turned on. booster
0 volt or V_ccIs applied. Also select
Apply 0 volts to word lines, and apply V to unselected word lines._cc
~ (V_prch-2) Apply about volts. By this
And the unselected memory element M₀, M_Two~ M₇Becomes conductive
You. On the other hand, the selected memory element M₁Threshold voltage V_thDepends on
And the selected memory element M₁Is conductive or non-conductive
Becomes That is, data “0” is held in the selected memory element.
If the selected memory element M₁Is non-conductive
Therefore, the potential of the bit line BL holds 1.5 volts.
Further, data “1” is held in the selected memory element.
In the case, the selected memory element M₁Becomes conductive and the bit
The potential of line G drops below 1.5 volts. This
Detecting the potential of the bit line by the bit line control circuit
As a result, the selected memory element M₀Data "0" or
It can be read that "1" is held.

【００８５】データ消去動作においては、ビット線Ｂ
Ｌ、メモリ・ストリング選択線１、メモリ・ストリング
選択線２、ブースター電極１９、共通ソース線の全てを
フローティング状態とし、シリコン半導体基板１０にＶ
_erase（例えば２０ボルト）を印加し、選択ブロックの
ワード線電位を０ボルトとする。また、非選択ブロック
のワード線をフローティング状態とする。これによっ
て、選択ブロックにおいては、浮遊電極からの電子の引
き抜きによりデータが消去される。In the data erase operation, bit line B
L, the memory string selection line 1, the memory string selection line 2, the booster electrode 19, and the common source line are all set in a floating state, and V is applied to the silicon semiconductor substrate 10.
_{An erase} (for example, 20 volts) is applied to set the word line potential of the selected block to 0 volt. Further, the word lines of the non-selected blocks are set to the floating state. As a result, in the selected block, data is erased by extracting electrons from the floating electrode.

【００８６】（実施の形態４）実施の形態４は、本発明
の第３の態様に係る不揮発性半導体メモリセル、並び
に、本発明の第３の態様に係る不揮発性半導体メモリセ
ルにおけるデータ書き込み・読み出し制御方法に関す
る。実施の形態４における不揮発性半導体メモリセル
は、ＣＢＣ方式の不揮発性半導体メモリセルであり、各
メモリ素子は、浮遊電極型メモリ素子である。実施の形
態４のメモリ・ストリング等の模式的な一部断面図を図
１８に示し、等価回路を図１９に示す。また、制御電極
と電荷蓄積部との容量結合や電荷蓄積部とチャネル形成
領域との容量結合等の等価回路を、図２４に示す。(Embodiment 4) Embodiment 4 is directed to a nonvolatile semiconductor memory cell according to the third aspect of the present invention, and data writing / writing in the nonvolatile semiconductor memory cell according to the third aspect of the present invention. The present invention relates to a read control method. The nonvolatile semiconductor memory cell according to the fourth embodiment is a CBC type nonvolatile semiconductor memory cell, and each memory element is a floating electrode type memory element. FIG. 18 is a schematic partial cross-sectional view of a memory string and the like according to the fourth embodiment, and FIG. 19 shows an equivalent circuit. FIG. 24 shows an equivalent circuit such as capacitive coupling between the control electrode and the charge storage portion and capacitive coupling between the charge storage portion and the channel formation region.

【００８７】実施の形態４のメモリ・ストリングは、電
気的書き換えが可能なメモリ素子（浮遊電極型メモリ素
子）が、複数、直列接続されている。図に示したメモリ
・ストリングにおいては、８つのメモリ素子Ｍ₀〜Ｍ₇が
直列接続されているが、メモリ・ストリングを構成する
メモリ素子の数は８に限定されない。メモリ・ストリン
グ及び各メモリ素子の基本的な構造は、実施の形態１に
て説明したメモリ・ストリング及びメモリ素子と同様で
あるので、詳細な説明は省略し、実施の形態１と相違す
る点を、以下に説明する。In the memory string of the fourth embodiment, a plurality of electrically rewritable memory elements (floating electrode type memory elements) are connected in series. In the memory string shown in the figure, eight memory elements M₀ ~M₇ is are connected in series, the number of memory elements constituting the memory string is not limited to eight. The basic structure of the memory string and each memory element is the same as that of the memory string and the memory element described in the first embodiment. Therefore, detailed description will be omitted, and points different from the first embodiment will be described. This will be described below.

【００８８】実施の形態４においては、メモリ・ストリ
ングを構成する各メモリ素子Ｍ₀〜Ｍ₇の制御電極１７の
頂面上方に、導電層２２が層間絶縁膜１８を介して設け
られている。この導電層２２は、メモリ・ストリングを
構成する１つのメモリ素子（例えば、Ｍ₇）の一方のソ
ース／ドレイン領域に接続されている。層間絶縁膜１８
はＳｉＯ₂から構成されており、導電層２２は、不純物
を含有するポリシリコン層とタングステンシリサイド層
の２層構成（ポリサイド構造）である。尚、導電層２２
を、メモリ・ストリングを構成する各メモリ素子Ｍ₀〜
Ｍ₇の制御電極１７の頂面上方及び側面上方に、層間絶
縁膜１８を介して設けてもよい。In the fourth embodiment, a conductive layer 22 is provided above a control electrode 17 of each of the memory elements M_{0 to} M₇ constituting a memory string with an interlayer insulating film 18 interposed therebetween. This conductive layer 22 is connected to one source / drain region of one memory element (for example, M₇ ) constituting the memory string. Interlayer insulating film 18
Is made of SiO_2, and the conductive layer 22 has a two-layer structure (polycide structure) of a polysilicon layer containing impurities and a tungsten silicide layer. The conductive layer 22
With each of the memory elements M₀ to M₀ forming a memory string.
The top surface upper and side surfaces above the control electrode 17 of the M_7, may be provided through the interlayer insulating film 18.

【００８９】ワード線制御回路は、図４に示した実施の
形態１におけるワード線制御回路と同様とすればよい。The word line control circuit may be the same as the word line control circuit in the first embodiment shown in FIG.

【００９０】実施の形態４のＮＡＮＤストリング型メモ
リセルのデータ書き込み動作、データ読み出し動作及び
データ消去動作は、ワード線制御回路を示す図４、各メ
モリ素子に印加される電位（電圧）の値を例示した図表
である図５、データ書き込み動作及びデータ読み出し動
作における信号波形を示す図６を参照して説明した、実
施の形態１のＮＡＮＤストリング型メモリセルのデータ
書き込み動作、データ読み出し動作及びデータ消去動作
と、基本的には同様である。以下、実施の形態１との相
違点を説明する。The data write operation, the data read operation and the data erase operation of the NAND string type memory cell according to the fourth embodiment are performed according to the word line control circuit shown in FIG. 4 and the potential (voltage) applied to each memory element. The data write operation, the data read operation, and the data erase operation of the NAND string memory cell according to the first embodiment described with reference to FIG. 5, which is an exemplified table, and FIG. 6, which shows signal waveforms in a data write operation and a data read operation. The operation is basically the same. Hereinafter, differences from the first embodiment will be described.

【００９１】書き込み動作において、非選択メモリ・ス
トリングにあっては、ビット線ＢＬの電位がＶ_ccであ
り、第１の選択トランジスタＤＳＧは導通状態にある。
そして、他の選択メモリ素子Ｍ’₁においても、選択ワ
ード線の電位（φＷＬ₁）がプログラム電位Ｖ_programで
あるため、他の選択メモリ素子Ｍ’₁の制御電極１７の
電位もプログラム電位Ｖ_programとなる。以上の結果、
他の選択メモリ素子の制御電極１７の電位の昇圧による
制御電極１７と浮遊電極１５との容量結合、浮遊電極１
５とチャネル形成領域１２との容量結合、及び、制御電
極１７と導電層２２との容量結合に基づき、他の選択メ
モリ素子Ｍ’₁のチャネル形成領域１２が例えば７ボル
ト程度に昇圧され、ほぼ同時に、第１の選択トランジス
タＤＳＧのソース領域側の電位が上昇する結果、第１の
選択トランジスタＤＳＧは非導通状態となり、チャネル
形成領域１２の電位が保持される。その結果、チャネル
形成領域１２から浮遊電極１５への電子の注入が生ぜ
ず、他の選択メモリ素子にデータが書き込まれず、当初
のデータが保持される。In a write operation, in a non-selected memory string, the potential of the bit line BL is_Vcc , and the first selection transistor DSG is conductive.
In the other selected memory element M ′₁ , the potential of the selected word line (φWL₁ ) is the program potential V_program , so that the potential of the control electrode 17 of the other selected memory element M ′₁ is also the program potential V_program. Becomes As a result,
Capacitance coupling between the control electrode 17 and the floating electrode 15 by boosting the potential of the control electrode 17 of another selected memory element, the floating electrode 1
The channel formation region 12 of the other selected memory element M ′₁ is boosted to, for example, about 7 volts based on the capacitive coupling between the channel 5 and the channel forming region 12 and the capacitive coupling between the control electrode 17 and the conductive layer 22. At the same time, the potential of the first select transistor DSG on the source region side increases, so that the first select transistor DSG is turned off, and the potential of the channel formation region 12 is maintained. As a result, injection of electrons from the channel formation region 12 to the floating electrode 15 does not occur, and data is not written to another selected memory element, and the original data is retained.

【００９２】ビット線ＢＬを介してメモリ素子のチャネ
ル形成領域１２に印加される電位Ｖ_chiniを１．５ボル
ト、プログラム電位Ｖ_programを１８ボルト、プログラ
ム禁止電位Ｖ_passを１０ボルト、メモリ素子の閾値電圧
Ｖ_thを１ボルトとした。そして、チャネル形成領域１２
の不純物濃度を変化させたときの、チャネル形成領域の
電位Ｖ_chを式（３）に基づき計算にて求めた結果を図１
に黒丸にて示す。一般に、他の選択メモリ素子Ｍ’₁の
チャネル形成領域１２の電位Ｖ_chが７ボルト以上であれ
ば、チャネル形成領域１２から浮遊電極１５への電子の
注入が生ぜず、他の選択メモリ素子にデータが書き込ま
れず、当初のデータが保持される。図１から明らかなよ
うに、チャネル形成領域１２の不純物濃度が１×１０¹⁸
ｃｍ^-3以下であれば、チャネル形成領域１２の電位Ｖ_ch
が７ボルト以上となる。The memory device channel is connected via the bit line BL.
Potential V applied to the cell formation region 12_chini1.5 volts
G, program potential V_program18 volts, program
Potential V_passIs 10 volts, the threshold voltage of the memory element
V_thWas 1 volt. Then, the channel forming region 12
Of the channel formation region when the impurity concentration of
Potential V_chFIG. 1 shows the result obtained by calculation based on Equation (3).
Are indicated by black circles. Generally, other selected memory elements M '₁of
Potential V of channel formation region 12_chIs more than 7 volts
For example, electrons from the channel formation region 12 to the floating electrode 15
No injection occurs, data is written to other selected memory elements
The original data is retained. It's clear from Figure 1
Thus, the impurity concentration of the channel formation region 12 is 1 × 10¹⁸
cm^-3If less than or equal to, the potential V of the channel formation region 12_ch
Becomes 7 volts or more.

【００９３】尚、デザイン・ルールが０．０３μｍのメ
モリ素子において、通常の動作（即ち、パンチスルー現
象が発生しないこと）を保証するために要求されるチャ
ネル形成領域１２の不純物濃度の下限値は、１×１０¹⁸
ｃｍ^-3である。従って、デザイン・ルールが０．０３μ
ｍ未満へとスケーリングを進める場合、チャネル形成領
域１２の不純物濃度を１×１０¹⁸ｃｍ^-3を越える値とす
る必要がある。従って、デザイン・ルールが０．０３μ
ｍ未満のメモリ素子において、チャネル形成領域１２の
不純物濃度の上限値を１×１０¹⁸ｃｍ^-3とすると、メモ
リ素子にはパンチスルー現象が発生する。しかしなが
ら、メモリ素子へのデータの書き込みに、問題は生じな
い。メモリ素子からのデータ読み出しに際して、バイア
ス印加手段によって基体にバイアスを印加するので、パ
ンチスルー現象が発生しているメモリ素子においても、
パンチスルー電流の発生を防止することができ、メモリ
素子は正常にオン・オフ動作する。In a memory element having a design rule of 0.03 μm, the lower limit of the impurity concentration of the channel forming region 12 required for guaranteeing normal operation (that is, no occurrence of a punch-through phenomenon) is as follows. , 1 × 10¹⁸
cm^-3 . Therefore, the design rule is 0.03μ
When scaling is performed to less than m, the impurity concentration of the channel formation region 12 needs to be set to a value exceeding 1 × 10¹⁸ cm⁻³ . Therefore, the design rule is 0.03μ
If the upper limit of the impurity concentration of the channel forming region 12 is set to 1 × 10¹⁸ cm⁻³ in a memory element having a size of less than m, a punch-through phenomenon occurs in the memory element. However, there is no problem in writing data to the memory element. When reading data from the memory element, a bias is applied to the base by the bias applying means, so even in a memory element in which a punch-through phenomenon occurs,
The occurrence of punch-through current can be prevented, and the memory element normally operates on and off.

【００９４】（実施の形態５）実施の形態５は、実施の
形態１〜実施の形態４の変形であり、メモリ素子がＭＯ
ＮＯＳ型メモリ素子である点がこれらの実施の形態と相
違している。ＮＡＮＤストリング型メモリセルのその他
の構造は、実施の形態１と同様とすることができる。図
２０の（Ａ）に、ＭＯＮＯＳ型メモリ素子の模式的な断
面図を示す。実施の形態５においては、電荷蓄積部は、
チャネル形成領域１２上に形成された第１の酸化膜（Ｓ
ｉＯ₂膜）３１、第１の酸化膜３１上に形成された窒化
膜（ＳｉＮ膜）３２、及び、窒化膜３２と制御電極１７
との間に形成された第２の酸化膜（ＳｉＯ₂膜）から成
る。即ち、電荷蓄積部はＯＮＯ膜構造を有する。これら
の膜は、周知のＣＶＤ法にて成膜すればよい。(Fifth Embodiment) A fifth embodiment is a modification of the first to fourth embodiments.
This embodiment differs from these embodiments in that it is a NOS type memory element. Other structures of the NAND string type memory cell can be similar to those of the first embodiment. FIG. 20A is a schematic sectional view of a MONOS memory element. In the fifth embodiment, the charge storage unit
The first oxide film (S) formed on the channel formation region 12
iO₂ film) 31, nitride film (SiN film) 32 formed on first oxide film 31, and nitride film 32 and control electrode 17
And a second oxide film (SiO₂ film) formed between them. That is, the charge storage section has an ONO film structure. These films may be formed by a known CVD method.

【００９５】（実施の形態６）実施の形態６も、実施の
形態１〜実施の形態４の変形であり、メモリ素子がＭＮ
ＯＳ型メモリ素子である点がこれらの実施の形態と相違
している。ＮＡＮＤストリング型メモリセルのその他の
構造は、実施の形態１と同様とすることができる。図２
０の（Ｂ）に、ＭＮＯＳ型メモリ素子の模式的な断面図
を示す。実施の形態６においては、電荷蓄積部は、チャ
ネル形成領域１２上に形成された酸化膜（ＳｉＯ₂膜）
４１、及び、酸化膜４１と制御電極１７との間に形成さ
れた窒化膜（ＳｉＮ膜）４２から成る。即ち、電荷蓄積
部はＯＮ膜構造を有する。これらの膜は、周知のＣＶＤ
法にて成膜すればよい。(Embodiment 6) Embodiment 6 is also a modification of Embodiments 1 to 4, wherein the memory element is MN
These embodiments differ from these embodiments in that they are OS-type memory elements. Other structures of the NAND string type memory cell can be similar to those of the first embodiment. FIG.
0B shows a schematic cross-sectional view of the MNOS memory element. In the sixth embodiment, the charge storage portion is formed of an oxide film (SiO₂ film) formed on channel formation region 12.
41, and a nitride film (SiN film) 42 formed between the oxide film 41 and the control electrode 17. That is, the charge storage unit has an ON film structure. These films are made of the well-known CVD
The film may be formed by a method.

【００９６】（実施の形態７）実施の形態７も、実施の
形態１〜実施の形態４の変形であり、メモリ素子がナノ
クリスタル型メモリ素子である点がこれらの実施の形態
と相違している。ＮＡＮＤストリング型メモリセルのそ
の他の構造は、実施の形態１と同様とすることができ
る。図２０の（Ｃ）にナノクリスタル型メモリ素子の模
式的な断面図を示す。実施の形態７においては、電荷蓄
積部は、チャネル形成領域１２上に形成されたトンネル
絶縁膜５１、トンネル絶縁膜５１上に形成された導電性
微小結晶粒子５２、及び、導電性微小結晶粒子５２と制
御電極１７との間に形成された絶縁層５３から成る。導
電性微小結晶粒子５２はＳｉから構成されており、半球
状である。ナノクリスタル型メモリ素子の詳細に関して
は、例えば、文献 "Volatileand Non-Volatile Memorie
s in Silicon with Nano-Crystal Storage", SandipTiw
ari, et al., IEDM 95, pp521-524 (20.4.1-20.4.4)、
あるいは、文献 ""Fast and Long Retention-Time Nano
-Crystal Memory", H.I. Hanafi, et al., IEEE TRANSA
CTIONS ON ELECTRON DEVICES, Vol. 43, No. 9, Septem
ber 1996, pp1554-1558 を参照されたい。(Embodiment 7) Embodiment 7 is also a modification of Embodiments 1 to 4, and differs from these embodiments in that the memory element is a nanocrystal type memory element. I have. Other structures of the NAND string type memory cell can be similar to those of the first embodiment. FIG. 20C shows a schematic cross-sectional view of the nanocrystal memory device. In the seventh embodiment, the charge accumulating portion includes the tunnel insulating film 51 formed on the channel forming region 12, the conductive microcrystalline particles 52 formed on the tunnel insulating film 51, and the conductive microcrystalline particles 52. And an insulating layer 53 formed between the first electrode and the control electrode 17. The conductive microcrystalline particles 52 are made of Si and are hemispherical. For details of the nanocrystal type memory device, see, for example, the reference “Volatile
s in Silicon with Nano-Crystal Storage ", SandipTiw
ari, et al., IEDM 95, pp521-524 (20.4.1-20.4.4),
Alternatively, the literature "" Fast and Long Retention-Time Nano
-Crystal Memory ", HI Hanafi, et al., IEEE TRANSA
CTIONS ON ELECTRON DEVICES, Vol. 43, No. 9, Septem
ber 1996, pp1554-1558.

【００９７】以上、本発明を、発明の実施の形態に基づ
き説明したが、本発明はこれらに限定されるものではな
い。発明の実施の形態にて説明した不揮発性半導体メモ
リセルにおける使用材料は例示であり、また、不揮発性
半導体メモリセルの構造も例示であり、適宜、変更する
ことができる。また、発明の実施の形態においては、
「０」及び「１」の２値を記憶する不揮発性半導体メモ
リセルを例にとり説明を行ったが、１つのメモリ素子に
２ビットあるいはそれ以上の、即ち、３値以上の多値デ
ータを記憶する不揮発性半導体メモリセルに本発明を適
用することもできる。発明の実施の形態においては、メ
モリ素子に記憶されたデータを読み出す際に基体にバイ
アスを印加するためのバイアス印加手段を設けたが、そ
の代わりに、ソース線にバイアスを印加するためのバイ
アス印加手段を設けてもよく、このような構造によって
も、パンチスルー現象が発生しているメモリ素子におけ
るパンチスルー電流の発生を防止することができ、メモ
リ素子に記憶されたデータを読み出す際のメモリ素子の
正常なオン・オフ動作を保証することができる。Although the present invention has been described based on the embodiments of the present invention, the present invention is not limited to these embodiments. The materials used in the nonvolatile semiconductor memory cells described in the embodiments of the invention are examples, and the structures of the nonvolatile semiconductor memory cells are also examples, and can be changed as appropriate. In the embodiments of the invention,
The description has been made by taking the example of the nonvolatile semiconductor memory cell that stores binary values of “0” and “1”. However, one memory element stores multi-bit data of two bits or more, that is, three or more values. The present invention can also be applied to such a nonvolatile semiconductor memory cell. In the embodiment of the present invention, the bias applying means for applying a bias to the base when reading data stored in the memory element is provided. Instead, a bias applying means for applying a bias to the source line is provided. Means may be provided, and even with such a structure, it is possible to prevent the occurrence of a punch-through current in the memory element in which the punch-through phenomenon has occurred, and to read the data stored in the memory element. Normal on / off operation can be guaranteed.

【００９８】[0098]

【発明の効果】本発明においては、セルフ・ブースト方
式、ブースター電極方式及びＣＢＣ方式に依存して、チ
ャネル形成領域の不純物濃度の上限を規定する。これに
よって、他の選択メモリ素子のチャネル形成領域の電位
Ｖ_chを、例えば７ボルト以上に確実に上昇させることが
でき、不揮発性半導体メモリセルの微細化が進んでも、
データ書き込み時のディスターブ特性が劣化するといっ
た問題を、確実に回避することができる。また、メモリ
素子からのデータ読み出しに際して、バイアス印加手段
によって基体又はソース線にバイアスを印加するので、
メモリ素子を正常にオン・オフ動作させることができ
る。In the present invention, the upper limit of the impurity concentration in the channel formation region is defined depending on the self-boost method, the booster electrode method and the CBC method. Thus, the potential V_ch of the channel formation region of another selected memory element can be reliably increased to, for example, 7 volts or more, and even if the nonvolatile semiconductor memory cell is miniaturized,
The problem that the disturb characteristic at the time of data writing is degraded can be reliably avoided. Also, when reading data from the memory element, a bias is applied to the base or the source line by the bias applying means.
The memory element can be normally turned on / off.

【図面の簡単な説明】[Brief description of the drawings]

【図１】チャネル形成領域の不純物濃度を変化させたと
きの、チャネル形成領域の電位Ｖ_chを式（１）、式
（２）及び式（３）に基づき計算にて求めた結果を示す
図である。FIG. 1 is a diagram showing a result obtained by calculating a potential V_ch of a channel formation region based on Expressions (1), (2), and (3) when the impurity concentration of the channel formation region is changed It is.

【図２】発明の実施の形態１あるいは従来の不揮発性半
導体メモリセルの模式的な一部断面図である。FIG. 2 is a schematic partial cross-sectional view of Embodiment 1 of the present invention or a conventional nonvolatile semiconductor memory cell.

【図３】発明の実施の形態１あるいは従来の不揮発性半
導体メモリセルの等価回路図である。FIG. 3 is an equivalent circuit diagram of the first embodiment of the present invention or a conventional nonvolatile semiconductor memory cell.

【図４】ワード線制御回路の回路図である。FIG. 4 is a circuit diagram of a word line control circuit.

【図５】発明の実施の形態１の不揮発性半導体メモリセ
ルの各メモリ素子に印加される電位（電圧）の値を例示
した図表である。FIG. 5 is a table exemplifying a value of a potential (voltage) applied to each memory element of the nonvolatile semiconductor memory cell according to the first embodiment of the present invention;

【図６】発明の実施の形態１の不揮発性半導体メモリセ
ルにおいて、データ書き込み動作及びデータ読み出し動
作における信号波形を示す図である。FIG. 6 is a diagram showing signal waveforms in a data write operation and a data read operation in the nonvolatile semiconductor memory cell according to the first embodiment of the present invention;

【図７】発明の実施の形態２の不揮発性半導体メモリセ
ルの模式的な一部断面図である。FIG. 7 is a schematic partial cross-sectional view of a nonvolatile semiconductor memory cell according to Embodiment 2 of the present invention;

【図８】図７とは別の角度から眺めた発明の実施の形態
２の不揮発性半導体メモリセルの模式的な一部断面図、
及び１つのメモリ素子を拡大した模式的な断面図であ
る。FIG. 8 is a schematic partial cross-sectional view of the nonvolatile semiconductor memory cell according to the second embodiment of the invention, as viewed from a different angle from FIG. 7;
FIG. 2 is an enlarged schematic cross-sectional view of one memory element.

【図９】発明の実施の形態２の不揮発性半導体メモリセ
ルの等価回路図である。FIG. 9 is an equivalent circuit diagram of a nonvolatile semiconductor memory cell according to Embodiment 2 of the present invention;

【図１０】発明の実施の形態２の不揮発性半導体メモリ
セルにおけるブースト電位印加手段及びワード線制御回
路の回路図である。FIG. 10 is a circuit diagram of a boost potential applying unit and a word line control circuit in the nonvolatile semiconductor memory cell according to the second embodiment of the present invention;

【図１１】発明の実施の形態２の不揮発性半導体メモリ
セルの各メモリ素子に印加される電位（電圧）の値を例
示した図表である。FIG. 11 is a table exemplifying a value of a potential (voltage) applied to each memory element of the nonvolatile semiconductor memory cell according to the second embodiment of the invention;

【図１２】発明の実施の形態２の不揮発性半導体メモリ
セルにおいて、データ書き込み動作及びデータ読み出し
動作における信号波形を示す図である。FIG. 12 is a diagram showing signal waveforms in a data write operation and a data read operation in the nonvolatile semiconductor memory cell according to the second embodiment of the present invention;

【図１３】発明の実施の形態３の不揮発性半導体メモリ
セルの等価回路図である。FIG. 13 is an equivalent circuit diagram of a nonvolatile semiconductor memory cell according to Embodiment 3 of the present invention.

【図１４】発明の実施の形態３の不揮発性半導体メモリ
セルにおけるブースト電位印加手段及びワード線制御回
路の回路図である。FIG. 14 is a circuit diagram of boost potential applying means and a word line control circuit in the nonvolatile semiconductor memory cell according to the third embodiment of the present invention;

【図１５】発明の実施の形態３の不揮発性半導体メモリ
セルの各メモリ素子に印加される電位（電圧）の値を例
示した図表である。FIG. 15 is a table illustrating potential (voltage) values applied to respective memory elements of the nonvolatile semiconductor memory cell according to the third embodiment of the present invention;

【図１６】発明の実施の形態３の不揮発性半導体メモリ
セルにおいて、データ書き込み動作及びデータ読み出し
動作における信号波形を示す図である。FIG. 16 is a diagram showing signal waveforms in a data write operation and a data read operation in the nonvolatile semiconductor memory cell according to the third embodiment of the present invention.

【図１７】発明の実施の形態３の不揮発性半導体メモリ
セルにおいて、選択メモリ素子等の制御電極等の電位を
模式的に示す図である。FIG. 17 is a diagram schematically showing potentials of control electrodes and the like of a selected memory element in the nonvolatile semiconductor memory cell according to the third embodiment of the present invention;

【図１８】発明の実施の形態４の不揮発性半導体メモリ
セルの模式的な一部断面図である。FIG. 18 is a schematic partial cross-sectional view of a nonvolatile semiconductor memory cell according to Embodiment 4 of the present invention.

【図１９】発明の実施の形態４の不揮発性半導体メモリ
セルの等価回路図である。FIG. 19 is an equivalent circuit diagram of a nonvolatile semiconductor memory cell according to Embodiment 4 of the present invention.

【図２０】発明の実施の形態５、発明の実施の形態６、
及び、発明の実施の形態７におけるメモリ素子の模式的
な断面図である。FIG. 20 shows a fifth embodiment of the invention, a sixth embodiment of the invention,
And a schematic sectional view of a memory element according to Embodiment 7 of the present invention.

【図２１】ＮＡＮＤストリング型不揮発性半導体メモリ
セルの各メモリ素子の閾値電圧Ｖ_thの分布を模式的に示
す図である。FIG. 21 is a NAND string type nonvolatile semiconductor memory.
The threshold voltage V of each memory element of the cell_thSchematically shows the distribution of
FIG.

【図２２】セルフ・ブースト方式の等価回路を示す図で
ある。FIG. 22 is a diagram showing an equivalent circuit of a self-boost method.

【図２３】ブースター電極方式の等価回路を示す図であ
る。FIG. 23 is a diagram showing an equivalent circuit of a booster electrode system.

【図２４】ＣＢＣ方式の等価回路を示す図である。FIG. 24 is a diagram showing an equivalent circuit of the CBC method.

【符号の説明】[Explanation of symbols]

１０・・・ｐ型シリコン半導体基板、１１Ａ・・・ｎ型
ウエル、１１Ｂ・・・ｐ型ウエル、１２・・・チャネル
形成領域、１３・・・ソース／ドレイン領域、１４・・
・トンネル絶縁膜、１５・・・浮遊電極、１６・・・絶
縁層、１７・・・制御電極、１８・・・層間絶縁膜、１
９・・・ブースター電極、２０・・・層間絶縁層、２１
・・・コンタクトプラグ、２２・・・導電層、３１・・
・第１の酸化膜、３２・・・窒化膜、３３・・・第２の
酸化膜、４１・・・酸化膜、４２・・・窒化膜、５１・
・・トンネル絶縁膜、５２・・・導電性微小結晶粒子、
５３・・・絶縁層、Ｍ₀〜Ｍ₇・・・メモリ素子、ＤＳＧ
・・・第１の選択トランジスタ、ＳＳＧ・・・第２の選
択トランジスタ、ＢＬ・・・ビット線10 ... p-type silicon semiconductor substrate, 11A ... n-type well, 11B ... p-type well, 12 ... channel formation region, 13 ... source / drain region, 14 ...
Tunnel insulating film, 15 floating electrode, 16 insulating layer, 17 control electrode, 18 interlayer insulating film, 1
9 ... Booster electrode, 20 ... Interlayer insulating layer, 21
... contact plug, 22 ... conductive layer, 31 ...
1st oxide film, 32 ... nitride film, 33 ... second oxide film, 41 ... oxide film, 42 ... nitride film, 51
..Tunnel insulating film, 52... Conductive fine crystal particles,
53 ... insulating layer, M₀ ~M₇ ... memory device, DSG
... first selection transistor, SSG ... second selection transistor, BL ... bit line

Claims (14)

Translated fromJapanese

【特許請求の範囲】[Claims]【請求項１】（イ）基体に形成されたソース／ドレイン
領域及びチャネル形成領域、チャネル形成領域上に形成
された電荷蓄積部、並びに、電荷蓄積部上に形成された
制御電極を有する、電気的書き換えが可能なメモリ素子
が、複数、直列接続されたメモリ・ストリング、 （ロ）各制御電極に接続された複数のワード線、 （ハ）メモリ・ストリングの一端のメモリ素子の一方の
ソース／ドレイン領域に、第１の選択トランジスタを介
して接続されたビット線、 （ニ）メモリ・ストリングの他端のメモリ素子の一方の
ソース／ドレイン領域に、第２の選択トランジスタを介
して接続されたソース線、並びに、 （ホ）ワード線にプログラム電位を印加するためのワー
ド線制御回路、を具備し、 メモリ素子へのデータ書き込みに際し、ワード線制御回
路の作動によりワード線にプログラム電位を印加し、デ
ータを書き込むべきメモリ素子とワード線を介して接続
された他のメモリ・ストリングにおけるメモリ素子への
データの書き込みを禁止する場合、データの書き込みが
禁止された該メモリ素子において、少なくとも、制御電
極と電荷蓄積部との容量結合、及び、電荷蓄積部とチャ
ネル形成領域との容量結合に基づきチャネル形成領域を
昇圧する不揮発性半導体メモリセルであって、 チャネル形成領域の不純物濃度は１×１０¹⁷ｃｍ^-3以下
であり、 メモリ素子に記憶されたデータを読み出す際に基体又は
ソース線にバイアスを印加するためのバイアス印加手段
を更に備えていることを特徴とする不揮発性半導体メモ
リセル。1. An electrical system comprising: a source / drain region and a channel formation region formed on a base; a charge storage portion formed on the channel formation region; and a control electrode formed on the charge storage portion. (B) a plurality of word lines connected to each control electrode; (c) one of the memory elements at one end of the memory string; A bit line connected to the drain region via a first selection transistor; and (d) a source / drain region connected to one of the memory elements at the other end of the memory string via a second selection transistor. A source line, and (e) a word line control circuit for applying a program potential to the word line. When a program potential is applied to the word line by the operation of the control circuit and data writing to the memory element to which data is to be written and another memory string connected via the word line is prohibited, data writing is performed. Is a non-volatile semiconductor memory cell that boosts the voltage of the channel formation region based on at least the capacitive coupling between the control electrode and the charge storage portion and the capacitance coupling between the charge storage portion and the channel formation region. The impurity concentration of the channel forming region is 1 × 10¹⁷ cm⁻³ or less, and the semiconductor device further includes bias applying means for applying a bias to the base or the source line when reading data stored in the memory element. A nonvolatile semiconductor memory cell characterized by the above-mentioned.【請求項２】（イ）基体に形成されたソース／ドレイン
領域及びチャネル形成領域、チャネル形成領域上に形成
された電荷蓄積部、並びに、電荷蓄積部上に形成された
制御電極を有する、電気的書き換えが可能なメモリ素子
が、複数、直列接続されたメモリ・ストリング、 （ロ）各制御電極に接続された複数のワード線、 （ハ）メモリ・ストリングの一端のメモリ素子の一方の
ソース／ドレイン領域に、第１の選択トランジスタを介
して接続されたビット線、 （ニ）メモリ・ストリングの他端のメモリ素子の一方の
ソース／ドレイン領域に、第２の選択トランジスタを介
して接続されたソース線、 （ホ）ワード線に所定の電位を印加するためのワード線
制御回路、 （ヘ）メモリ・ストリングを構成する各メモリ素子の制
御電極、電荷蓄積部及びソース／ドレイン領域上を被覆
する層間絶縁膜上に形成されたブースター電極、並び
に、 （ト）ブースター電極にブースト電位を印加するための
ブースト電位印加手段、を具備し、 メモリ素子へのデータ書き込みに際し、ワード線制御回
路の作動によりワード線に所定の電位を印加し、且つ、
ブースト電位印加手段の動作によりブースター電極にブ
ースト電位を印加し、データを書き込むべきメモリ素子
とワード線を介して接続された他のメモリ・ストリング
におけるメモリ素子へのデータの書き込みを禁止する場
合、データの書き込みが禁止された該メモリ素子におい
て、少なくとも、制御電極と電荷蓄積部との容量結合、
電荷蓄積部とチャネル形成領域との容量結合、及び、ブ
ースター電極とソース／ドレイン領域領域との容量結合
に基づきチャネル形成領域を昇圧する不揮発性半導体メ
モリセルであって、 チャネル形成領域の不純物濃度は２×１０¹⁷ｃｍ^-3以下
であり、 メモリ素子に記憶されたデータを読み出す際に基体又は
ソース線にバイアスを印加するためのバイアス印加手段
を更に備えていることを特徴とする不揮発性半導体メモ
リセル。2. An electrical system comprising: a source / drain region and a channel formation region formed on a base; a charge storage portion formed on the channel formation region; and a control electrode formed on the charge storage portion. (B) a plurality of word lines connected to each control electrode; and (c) one source / source of a memory element at one end of the memory string. A bit line connected to the drain region via a first selection transistor; and (d) a bit line connected to one source / drain region of a memory element at the other end of the memory string via a second selection transistor. (E) a word line control circuit for applying a predetermined potential to a word line; (f) a control electrode of each memory element constituting a memory string; A booster electrode formed on the interlayer insulating film covering the source / drain regions, and (g) boost potential applying means for applying a boost potential to the booster electrode, and writing data to the memory element. At this time, a predetermined potential is applied to the word line by the operation of the word line control circuit, and
When a boost potential is applied to the booster electrode by the operation of the boost potential applying means, and writing of data to a memory element in another memory string connected via a word line to a memory element to which data is to be written is prohibited, In the memory element in which the writing of data is prohibited, at least capacitive coupling between the control electrode and the charge storage portion,
A non-volatile semiconductor memory cell in which a channel formation region is boosted based on capacitive coupling between a charge accumulation portion and a channel formation region and capacitance coupling between a booster electrode and a source / drain region region, wherein an impurity concentration of the channel formation region is A non-volatile semiconductor memory which is not more than 2 × 10¹⁷ cm^-3 , and further comprising a bias applying means for applying a bias to a base or a source line when reading data stored in the memory element; cell.【請求項３】（イ）基体に形成されたソース／ドレイン
領域及びチャネル形成領域、チャネル形成領域上に形成
された電荷蓄積部、並びに、電荷蓄積部上に形成された
制御電極を有する、電気的書き換えが可能なメモリ素子
が、複数、直列接続されたメモリ・ストリング、 （ロ）各制御電極に接続された複数のワード線、 （ハ）メモリ・ストリングの一端のメモリ素子の一方の
ソース／ドレイン領域に、第１の選択トランジスタを介
して接続されたビット線、 （ニ）メモリ・ストリングの他端のメモリ素子の一方の
ソース／ドレイン領域に、第２の選択トランジスタを介
して接続されたソース線、 （ホ）ワード線にプログラム電位を印加するためのワー
ド線制御回路、並びに、 （ヘ）メモリ・ストリングを構成する各メモリ素子の制
御電極の少なくとも頂面の上方に層間絶縁膜を介して形
成され、且つ、メモリ・ストリングを構成する１つのメ
モリ素子の一方のソース／ドレイン領域に接続された導
電層、を具備し、 メモリ素子へのデータ書き込みに際し、ワード線制御回
路の作動によりワード線にプログラム電位を印加し、デ
ータを書き込むべきメモリ素子とワード線を介して接続
された他のメモリ・ストリングにおけるメモリ素子への
データの書き込みを禁止する場合、データの書き込みが
禁止された該メモリ素子において、少なくとも、制御電
極と電荷蓄積部との容量結合、電荷蓄積部とチャネル形
成領域との容量結合、及び、制御電極と導電層との容量
結合に基づきチャネル形成領域を昇圧する不揮発性半導
体メモリセルであって、 チャネル形成領域の不純物濃度は１×１０¹⁸ｃｍ^-3以下
であり、 メモリ素子に記憶されたデータを読み出す際に基体又は
ソース線にバイアスを印加するためのバイアス印加手段
を更に備えていることを特徴とする不揮発性半導体メモ
リセル。3. An electric device comprising: a source / drain region and a channel forming region formed on a base; a charge accumulating portion formed on the channel forming region; and a control electrode formed on the charge accumulating portion. (B) a plurality of word lines connected to each control electrode; (c) one source / memory element at one end of the memory string A bit line connected to the drain region via a first selection transistor; and (d) a source / drain region connected to one of the memory elements at the other end of the memory string via a second selection transistor. A source line, (e) a word line control circuit for applying a program potential to a word line, and (f) a control voltage for each memory element constituting a memory string. A conductive layer formed at least above the top surface via an interlayer insulating film and connected to one of the source / drain regions of one of the memory elements forming the memory string. At the time of data writing, a program potential is applied to the word line by the operation of the word line control circuit, and writing of data to the memory element to which data is to be written and other memory strings connected via the word line is prohibited. In this case, at least in the memory element in which data writing is prohibited, at least the capacitive coupling between the control electrode and the charge storage portion, the capacitive coupling between the charge storage portion and the channel formation region, and the capacitance between the control electrode and the conductive layer. A nonvolatile semiconductor memory cell in which a channel formation region is boosted based on coupling, wherein an impurity concentration of the channel formation region is 1 10¹⁸ cm^-3 or less, the non-volatile semiconductor memory cells, characterized by further comprising a bias application means for applying a bias to the substrate or the source lines when reading the data stored in the memory device.【請求項４】電荷蓄積部は、チャネル形成領域上に形成
されたトンネル絶縁膜、トンネル絶縁膜上に形成された
浮遊電極、及び、浮遊電極と制御電極との間に形成され
た絶縁層から成ることを特徴とする請求項１乃至請求項
３のいずれか１項に記載の不揮発性半導体メモリセル。4. The charge storage section includes a tunnel insulating film formed on a channel forming region, a floating electrode formed on the tunnel insulating film, and an insulating layer formed between the floating electrode and a control electrode. The nonvolatile semiconductor memory cell according to any one of claims 1 to 3, wherein the nonvolatile semiconductor memory cell is formed.【請求項５】電荷蓄積部は、チャネル形成領域上に形成
された第１の酸化膜、第１の酸化膜上に形成された窒化
膜、及び、窒化膜と制御電極との間に形成された第２の
酸化膜から成ることを特徴とする請求項１乃至請求項３
のいずれか１項に記載の不揮発性半導体メモリセル。5. The charge storage section is formed with a first oxide film formed on a channel formation region, a nitride film formed on the first oxide film, and between a nitride film and a control electrode. 4. The semiconductor device according to claim 1, wherein said second oxide film is formed.
The nonvolatile semiconductor memory cell according to any one of the above items.【請求項６】電荷蓄積部は、チャネル形成領域上に形成
された酸化膜、及び、酸化膜と制御電極との間に形成さ
れた窒化膜から成ることを特徴とする請求項１乃至請求
項３のいずれか１項に記載の不揮発性半導体メモリセ
ル。6. The charge accumulating section comprises an oxide film formed on a channel formation region, and a nitride film formed between the oxide film and a control electrode. 4. The nonvolatile semiconductor memory cell according to any one of 3.【請求項７】電荷蓄積部は、チャネル形成領域上に形成
されたトンネル絶縁膜、トンネル絶縁膜と制御電極との
間に形成された絶縁層、及び、該絶縁層中に設けられた
導電性微小結晶粒子から成ることを特徴とする請求項１
乃至請求項３のいずれか１項に記載の不揮発性半導体メ
モリセル。7. The charge storage section includes a tunnel insulating film formed on a channel forming region, an insulating layer formed between the tunnel insulating film and a control electrode, and a conductive layer provided in the insulating layer. 2. The method according to claim 1, wherein the crystal is made of fine crystal particles.
The nonvolatile semiconductor memory cell according to claim 3.【請求項８】（イ）基体に形成されたソース／ドレイン
領域及びチャネル形成領域、チャネル形成領域上に形成
された電荷蓄積部、並びに、電荷蓄積部上に形成された
制御電極を有する、電気的書き換えが可能なメモリ素子
が、複数、直列接続されたメモリ・ストリング、 （ロ）各制御電極に接続された複数のワード線、 （ハ）メモリ・ストリングの一端のメモリ素子の一方の
ソース／ドレイン領域に、第１の選択トランジスタを介
して接続されたビット線、 （ニ）メモリ・ストリングの他端のメモリ素子の一方の
ソース／ドレイン領域に、第２の選択トランジスタを介
して接続されたソース線、並びに、 （ホ）ワード線にプログラム電位を印加するためのワー
ド線制御回路、を具備し、 チャネル形成領域の不純物濃度は１×１０¹⁷ｃｍ^-3以下
であり、 メモリ素子に記憶されたデータを読み出す際に基体又は
ソース線にバイアスを印加するためのバイアス印加手段
を更に備えている不揮発性半導体メモリセルにおけるデ
ータ書き込み・読み出し制御方法であって、 メモリ素子へのデータ書き込みに際し、ワード線制御回
路の作動によりワード線にプログラム電位を印加し、デ
ータを書き込むべきメモリ素子とワード線を介して接続
された他のメモリ・ストリングにおけるメモリ素子への
データの書き込みを禁止する場合、データの書き込みが
禁止された該メモリ素子において、少なくとも、制御電
極と電荷蓄積部との容量結合、及び、電荷蓄積部とチャ
ネル形成領域との容量結合に基づきチャネル形成領域を
昇圧し、 メモリ素子からのデータ読み出しに際して、バイアス印
加手段によって基体又はソース線にバイアスを印加する
ことを特徴とする不揮発性半導体メモリセルにおけるデ
ータ書き込み制御方法。8. An electrical system comprising: a source / drain region and a channel forming region formed on a base; a charge storage portion formed on the channel formation region; and a control electrode formed on the charge storage portion. (B) a plurality of word lines connected to each control electrode; and (c) one source / source of a memory element at one end of the memory string. A bit line connected to the drain region via a first selection transistor; and (d) a bit line connected to one source / drain region of a memory element at the other end of the memory string via a second selection transistor. A source line, and (e) a word line control circuit for applying a program potential to the word line. The impurity concentration of the channel formation region is 1 × 10¹⁷ cm^{− 3} or less, and the A data writing and reading control method in further comprising in that the non-volatile semiconductor memory cell bias application means for applying a bias to the substrate or the source lines when reading the data stored in the memory element When writing data to the memory element, a program potential is applied to the word line by the operation of the word line control circuit, and the memory element to which data is to be written is connected to the memory element in another memory string connected through the word line. When data writing is prohibited, channel formation is performed based on at least the capacitive coupling between the control electrode and the charge accumulation portion and the capacitance coupling between the charge accumulation portion and the channel formation region in the memory element from which data writing is inhibited. The area is boosted, and when reading data from the memory element, A method for controlling data writing in a nonvolatile semiconductor memory cell, wherein a bias is applied to a base or a source line by a step.【請求項９】（イ）基体に形成されたソース／ドレイン
領域及びチャネル形成領域、チャネル形成領域上に形成
された電荷蓄積部、並びに、電荷蓄積部上に形成された
制御電極を有する、電気的書き換えが可能なメモリ素子
が、複数、直列接続されたメモリ・ストリング、 （ロ）各制御電極に接続された複数のワード線、 （ハ）メモリ・ストリングの一端のメモリ素子の一方の
ソース／ドレイン領域に、第１の選択トランジスタを介
して接続されたビット線、 （ニ）メモリ・ストリングの他端のメモリ素子の一方の
ソース／ドレイン領域に、第２の選択トランジスタを介
して接続されたソース線、 （ホ）ワード線に所定の電位を印加するためのワード線
制御回路、 （ヘ）メモリ・ストリングを構成する各メモリ素子の制
御電極、電荷蓄積部及びソース／ドレイン領域上を被覆
する層間絶縁膜上に形成されたブースター電極、並び
に、 （ト）ブースター電極にブースト電位を印加するための
ブースト電位印加手段、を具備し、 チャネル形成領域の不純物濃度は２×１０¹⁷ｃｍ^-3以下
であり、 メモリ素子に記憶されたデータを読み出す際に基体又は
ソース線にバイアスを印加するためのバイアス印加手段
を更に備えている不揮発性半導体メモリセルにおけるデ
ータ書き込み・読み出し制御方法であって、 メモリ素子へのデータ書き込みに際し、ワード線制御回
路の作動によりワード線に所定の電位を印加し、且つ、
ブースト電位印加手段の動作によりブースター電極にブ
ースト電位を印加し、データを書き込むべきメモリ素子
とワード線を介して接続された他のメモリ・ストリング
におけるメモリ素子へのデータの書き込みを禁止する場
合、データの書き込みが禁止された該メモリ素子におい
て、少なくとも、制御電極と電荷蓄積部との容量結合、
電荷蓄積部とチャネル形成領域との容量結合、及び、ブ
ースター電極とソース／ドレイン領域領域との容量結合
に基づきチャネル形成領域を昇圧し、 メモリ素子からのデータ読み出しに際して、バイアス印
加手段によって基体又はソース線にバイアスを印加する
ことを特徴とする不揮発性半導体メモリセルにおけるデ
ータ書き込み制御方法。9. An electrical system comprising: a source / drain region and a channel forming region formed on a base; a charge storage portion formed on the channel formation region; and a control electrode formed on the charge storage portion. (B) a plurality of word lines connected to each control electrode; and (c) one source / source of a memory element at one end of the memory string. A bit line connected to the drain region via a first selection transistor; and (d) a bit line connected to one source / drain region of a memory element at the other end of the memory string via a second selection transistor. (E) a word line control circuit for applying a predetermined potential to a word line; (f) a control electrode of each memory element constituting a memory string; And a booster electrode formed on an interlayer insulating film covering the source / drain regions, and (g) boost potential applying means for applying a boost potential to the booster electrode; Is less than or equal to 2 × 10¹⁷ cm⁻³ , and further includes a bias applying means for applying a bias to the base or source line when reading data stored in the memory element. A read control method for applying a predetermined potential to a word line by operating a word line control circuit when writing data to a memory element; and
When a boost potential is applied to the booster electrode by the operation of the boost potential applying means, and writing of data to a memory element in another memory string connected via a word line to a memory element to which data is to be written is prohibited, In the memory element in which the writing of data is prohibited, at least capacitive coupling between the control electrode and the charge storage portion,
The channel forming region is boosted based on the capacitive coupling between the charge storage portion and the channel forming region and the capacitive coupling between the booster electrode and the source / drain region region. A method for controlling data writing in a nonvolatile semiconductor memory cell, wherein a bias is applied to a line.【請求項１０】（イ）基体に形成されたソース／ドレイ
ン領域及びチャネル形成領域、チャネル形成領域上に形
成された電荷蓄積部、並びに、電荷蓄積部上に形成され
た制御電極を有する、電気的書き換えが可能なメモリ素
子が、複数、直列接続されたメモリ・ストリング、 （ロ）各制御電極に接続された複数のワード線、 （ハ）メモリ・ストリングの一端のメモリ素子の一方の
ソース／ドレイン領域に、第１の選択トランジスタを介
して接続されたビット線、 （ニ）メモリ・ストリングの他端のメモリ素子の一方の
ソース／ドレイン領域に、第２の選択トランジスタを介
して接続されたソース線、 （ホ）ワード線にプログラム電位を印加するためのワー
ド線制御回路、並びに、 （ヘ）メモリ・ストリングを構成する各メモリ素子の制
御電極の少なくとも頂面の上方に層間絶縁膜を介して形
成され、且つ、メモリ・ストリングを構成する１つのメ
モリ素子の一方のソース／ドレイン領域に接続された導
電層、を具備し、 チャネル形成領域の不純物濃度は１×１０¹⁸ｃｍ^-3以下
であり、 メモリ素子に記憶されたデータを読み出す際に基体又は
ソース線にバイアスを印加するためのバイアス印加手段
を更に備えている不揮発性半導体メモリセルにおけるデ
ータ書き込み・読み出し制御方法であって、 メモリ素子へのデータ書き込みに際し、ワード線制御回
路によってワード線にプログラム電位を印加し、データ
を書き込むべきメモリ素子とワード線を介して接続され
た他のメモリ・ストリングにおけるメモリ素子へのデー
タの書き込みを禁止する場合、データの書き込みが禁止
された該メモリ素子において、少なくとも、制御電極と
電荷蓄積部との容量結合、電荷蓄積部とチャネル形成領
域との容量結合、及び、制御電極と導電層との容量結合
に基づきチャネル形成領域を昇圧し、 メモリ素子からのデータ読み出しに際して、バイアス印
加手段によって基体又はソース線にバイアスを印加する
ことを特徴とする不揮発性半導体メモリセルにおけるデ
ータ書き込み制御方法。10. An electrical system comprising: a source / drain region and a channel formation region formed on a base; a charge storage portion formed on the channel formation region; and a control electrode formed on the charge storage portion. (B) a plurality of word lines connected to each control electrode; and (c) one source / source of a memory element at one end of the memory string. A bit line connected to the drain region via a first selection transistor; and (d) a bit line connected to one source / drain region of a memory element at the other end of the memory string via a second selection transistor. A source line, (e) a word line control circuit for applying a program potential to a word line, and (f) control of each memory element constituting a memory string. A conductive layer formed at least above the top surface of the pole via an interlayer insulating film and connected to one of the source / drain regions of one of the memory elements forming the memory string; Has a impurity concentration of 1 × 10¹⁸ cm⁻³ or less, and further includes a bias applying means for applying a bias to the base or the source line when reading data stored in the memory element. A data writing / reading control method in which a word line control circuit applies a program potential to a word line at the time of writing data to a memory element, and the other memory connected to the memory element to which data is to be written via the word line. When writing data to memory elements in a memory string is prohibited, writing data is prohibited. In the memory device, the voltage of the channel formation region is increased based on at least the capacitance coupling between the control electrode and the charge accumulation portion, the capacitance coupling between the charge accumulation portion and the channel formation region, and the capacitance coupling between the control electrode and the conductive layer. A data writing control method for a nonvolatile semiconductor memory cell, wherein a bias is applied to a base or a source line by a bias applying unit when reading data from a memory element.【請求項１１】電荷蓄積部は、チャネル形成領域上に形
成されたトンネル絶縁膜、トンネル絶縁膜上に形成され
た浮遊電極、及び、浮遊電極と制御電極との間に形成さ
れた絶縁層から成ることを特徴とする請求項８乃至請求
項１０のいずれか１項に記載の不揮発性半導体メモリセ
ルにおけるデータ書き込み制御方法。11. A charge storage unit comprising: a tunnel insulating film formed on a channel formation region; a floating electrode formed on the tunnel insulating film; and an insulating layer formed between the floating electrode and a control electrode. The method of controlling data writing in a nonvolatile semiconductor memory cell according to any one of claims 8 to 10, wherein:【請求項１２】電荷蓄積部は、チャネル形成領域上に形
成された第１の酸化膜、第１の酸化膜上に形成された窒
化膜、及び、窒化膜と制御電極との間に形成された第２
の酸化膜から成ることを特徴とする請求項８乃至請求項
１０のいずれか１項に記載の不揮発性半導体メモリセル
におけるデータ書き込み制御方法。12. A charge storage section comprising: a first oxide film formed on a channel formation region; a nitride film formed on the first oxide film; and a charge storage portion formed between the nitride film and a control electrode. The second
The method of controlling data writing in a nonvolatile semiconductor memory cell according to any one of claims 8 to 10, wherein the method comprises the following oxide film.【請求項１３】電荷蓄積部は、チャネル形成領域上に形
成された酸化膜、及び、酸化膜と制御電極との間に形成
された窒化膜から成ることを特徴とする請求項８乃至請
求項１０のいずれか１項に記載の不揮発性半導体メモリ
セルにおけるデータ書き込み制御方法。13. The charge accumulating section comprises an oxide film formed on a channel forming region, and a nitride film formed between the oxide film and a control electrode. 11. The data write control method for a nonvolatile semiconductor memory cell according to any one of items 10 to 10.【請求項１４】電荷蓄積部は、チャネル形成領域上に形
成されたトンネル絶縁膜、トンネル絶縁膜と制御電極と
の間に形成された絶縁層、及び、該絶縁層中に設けられ
た導電性微小結晶粒子から成ることを特徴とする請求項
８乃至請求項１０のいずれか１項に記載の不揮発性半導
体メモリセルにおけるデータ書き込み制御方法。14. A charge storage unit comprising: a tunnel insulating film formed on a channel formation region; an insulating layer formed between the tunnel insulating film and a control electrode; and a conductive layer provided in the insulating layer. The method of controlling data writing in a nonvolatile semiconductor memory cell according to any one of claims 8 to 10, comprising fine crystal grains.