【０００１】[0001]
【発明の属する技術分野】本発明は、半導体チップ（Ｉ
Ｃ，ＬＳＩチップ）に直流電源を供給する対をなすライ
ンに付加されたデカップリング回路を備える半導体デバ
イスに係り、特に半導体チップ側から見込んで逆Ｌ型回
路構成のフィルタを有するもので、複合磁性材料を用い
た直列インピーダンス素子をインナーリードに形成する
ことにより、好適な電磁妨害雑音の抑圧効果を実現した
デカップリング回路内蔵半導体デバイスに関する。The present invention relates to a semiconductor chip (I)
The present invention relates to a semiconductor device having a decoupling circuit added to a pair of lines for supplying DC power to a C, LSI chip, and more particularly to a device having a filter of an inverted L-type circuit configuration when viewed from the semiconductor chip side, The present invention relates to a semiconductor device with a built-in decoupling circuit that realizes a suitable electromagnetic interference noise suppression effect by forming a series impedance element using a material on an inner lead.
【０００２】[0002]
【従来の技術】従来のデカップリング回路の構成法は大
別して次の３通りがある。2. Description of the Related Art Conventional decoupling circuits can be roughly classified into the following three methods.
【０００３】(1) 半導体プロセスによりＩＣ，ＬＳＩ
チップ内にデカップリング・コンデンサを形成（特開平
６−１２００７２号）。具体的には、図８の如く、Ｉ
Ｃ，ＬＳＩチップ１上に第１電極２、容量絶縁膜３、第
２電極４からなるコンデンサを形成し、これをデカップ
リング回路に利用するものである。(1) IC, LSI by semiconductor process
A decoupling capacitor is formed in a chip (Japanese Patent Laid-Open No. 6-12072). Specifically, as shown in FIG.
C, a capacitor comprising a first electrode 2, a capacitor insulating film 3, and a second electrode 4 is formed on an LSI chip 1 and is used for a decoupling circuit.
【０００４】(2) ＩＣ，ＬＳＩチップを搭載する基板
上にデカップリング・コンデンサとしての積層セラミッ
クチップコンデンサを搭載、接続（特開昭５５−１０８
７８５号、特開昭５９−１４３３５５号）。具体的に
は、図９の如く、ＩＣ，ＬＳＩチップ５を搭載する基板
６上の直流電源ライン間にディスクリートの積層セラミ
ックチップコンデンサ７を搭載、接続するものである。(2) A multilayer ceramic chip capacitor as a decoupling capacitor is mounted and connected on a substrate on which IC and LSI chips are mounted (Japanese Patent Laid-Open No. 55-108)
785, JP-A-59-143355). Specifically, as shown in FIG. 9, a discrete multilayer ceramic chip capacitor 7 is mounted and connected between DC power supply lines on a substrate 6 on which an IC and an LSI chip 5 are mounted.
【０００５】(3) ＩＣ，ＬＳＩ等の半導体デバイスを
搭載するプリント基板にデカップリング・コンデンサを
搭載し、接続すると共に、該プリント基板にインダクタ
を形成、接続｛電子通信学会技報ＥＭＣＪ９７−８２
（１９９７−１２）｝。具体的には、図１０の回路に示
すように、ＩＣ，ＬＳＩ等の半導体デバイス１０を搭載
するプリント基板にコンデンサ１１を搭載し、接続する
と共に、図１１（Ａ）の平面図、同図（Ｂ）の断面図の
構造に示すように、前記プリント基板１２にインダクタ
１３を構成している。インダクタ１３は上下の複数の導
体パターン１４をビア・ホール１５でフェライト層１６
を周回する如く直列に接続したものである。(3) A decoupling capacitor is mounted on a printed circuit board on which semiconductor devices such as ICs and LSIs are mounted and connected, and an inductor is formed and connected to the printed circuit board.
(1997-12). Specifically, as shown in the circuit of FIG. 10, a capacitor 11 is mounted on a printed circuit board on which a semiconductor device 10 such as an IC or an LSI is mounted and connected, and a plan view of FIG. As shown in the structure of the sectional view of B), an inductor 13 is formed on the printed circuit board 12. The inductor 13 is formed by connecting a plurality of upper and lower conductor patterns 14 to the ferrite layer 16 with via holes 15.
Are connected in series so as to go around.
【０００６】[0006]
【発明が解決しようとする課題】ところで、上記(1)の
方法の不具合な点としては、ＩＣ，ＬＳＩのチップ面積
の増大による製造原価の高騰、設計の自由度（コンデン
サ容量の変更等）の阻害が挙げられる。The disadvantages of the above method (1) are that the manufacturing cost is increased due to the increase in the chip area of the IC and LSI, and the degree of freedom in design (change of the capacitor capacity, etc.) is reduced. Inhibition.
【０００７】また、上記(2)の方法の不具合な点として
は、デカップリング・コンデンサからＩＣ側を見込んだ
インピーダンスＺICと当該コンデンサから電源を見込ん
だインピーダンスＺPSの間にＺIC<<ＺPSの関係が必要に
なるが、必ずしも満足されていないことが挙げられる。
このＺIC<<ＺPSの関係が満足されなければならない理由
を図１２で説明する。The disadvantage of the above method (2) is that the relationship of ZIC << ZPS between the impedance ZIC from the decoupling capacitor to the IC side and the impedance from the capacitor to the power supply ZPS is ZIC << ZPS. It is necessary, but not always satisfied.
The reason why the relationship of ZIC << ZPS must be satisfied will be described with reference to FIG.
【０００８】図１２はデカップリング・コンデンサＣ1
に着目した電流経路モデルであり、図中Ｃ1はＩＣ1に対
応したデカップリング・コンデンサ、Ｃ2はＩＣ2に対応
したデカップリング・コンデンサである。ループＡはＣ
1とＩＣ1で作る最小ループ（又はＣ2とＩＣ2で作る最小
ループ）で、ＩＣ1（又はＩＣ2）のスイッチング動作で
生じる高周波電流を環流するものである。ループＢはＣ
1と前段回路（この場合、直流電圧供給ライン）で作る
ループで、本来不要なループである。ループＣはＣ1と
後段回路（この場合、Ｃ2、ＩＣ2以後も電気回路的には
含まれる）で作るループで、本来不要なループである。
ＩＣ1（又はＩＣ2）のスイッチング動作で生じる高周波
電流が最小ループＡのみを環流している状態が理想的で
あるが、ＺIC<<ＺPSが満たされない場合には、スイッチ
ング動作に伴い生じる高周波電流は直流電源ラインを広
範に流れる（ループＢ，Ｃにも流れる）ようになり、そ
の電流経路は個々のＩＣ1，ＩＣ2の電流ループに較べて
大きくなる。このループが大きくなるに従い、ループか
ら放射される電磁妨害雑音のレベルは高くなる問題が生
じる。FIG. 12 shows a decoupling capacitor C1.
Is a current path model that focuses on (1), wherein C1 is a decoupling capacitor corresponding to IC1, and C2 is a decoupling capacitor corresponding to IC2. Loop A is C
The minimum loop formed by 1 and IC1 (or the minimum loop formed by C2 and IC2) circulates a high-frequency current generated by the switching operation of IC1 (or IC2). Loop B is C
This is a loop made up of 1 and the preceding circuit (in this case, a DC voltage supply line), and is essentially unnecessary. The loop C is a loop formed by C1 and a subsequent circuit (in this case, C2 and IC2 are also included in the electric circuit), and is an originally unnecessary loop.
Ideally, the high-frequency current generated by the switching operation of IC1 (or IC2) circulates only through the minimum loop A, but if ZIC << ZPS is not satisfied, the high-frequency current generated by the switching operation is DC The current flows through the power supply line widely (also flows through the loops B and C), and its current path is larger than the current loops of the individual IC1 and IC2. As the size of the loop increases, the level of electromagnetic interference noise radiated from the loop increases.
【０００９】さらに、(3)の方法の不具合な点として
は、プリント基板内にＺPSを大きくするためインダクタ
（チョークコイル）を形成させるために、プリント基板
の面積が増加するし、プリント基板の製造原価も高騰す
ることが挙げられる。[0009] Further, the method (3) has disadvantages in that an inductor (choke coil) is formed to increase the ZPS in the printed circuit board, so that the area of the printed circuit board is increased, and manufacturing of the printed circuit board is difficult. Costs will also rise.
【００１０】本発明は、上記の点に鑑み、ＺIC<<ＺPSの
関係を満足させて、ＩＣ，ＬＳＩ等の半導体デバイスが
発生源となる電磁妨害雑音の抑制効果を高めることが可
能で、コストパーフォーマンスの高いデカップリング回
路内蔵半導体デバイスを提供することを目的とする。In view of the above, the present invention satisfies the relationship of ZIC << ZPS, and can enhance the effect of suppressing electromagnetic interference noise which is a source of semiconductor devices such as ICs and LSIs. An object of the present invention is to provide a semiconductor device having a high performance and a built-in decoupling circuit.
【００１１】本発明のその他の目的や新規な特徴は後述
の実施の形態において明らかにする。Other objects and novel features of the present invention will be clarified in embodiments described later.
【００１２】[0012]
【課題を解決するための手段】上記目的を達成するため
に、本発明のデカップリング回路内蔵半導体デバイス
は、直流電源供給用のインナーリード対の間に接続され
る静電容量素子と、前記インナーリード対のうち少なく
とも一方のものの周囲に複合磁性材料を設けて構成され
る直列インピーダンス素子とを外装パッケージ内部に備
え、前記複合磁性材料は前記インナーリードの前記静電
容量素子の接続点よりも外側寄り位置に配置されている
ことを特徴としている。In order to achieve the above object, a semiconductor device with a built-in decoupling circuit according to the present invention comprises: a capacitive element connected between a pair of inner leads for supplying DC power; A series impedance element formed by providing a composite magnetic material around at least one of the lead pairs, provided inside the outer package, wherein the composite magnetic material is located outside a connection point of the inner lead of the capacitance element. It is characterized in that it is arranged at a close position.
【００１３】前記デカップリング回路内蔵半導体デバイ
スにおいて、前記外装パッケージ内側に収納される半導
体チップに前記静電容量素子が設けられていてもよい。In the semiconductor device with a built-in decoupling circuit, the capacitance element may be provided on a semiconductor chip housed inside the outer package.
【００１４】前記複合磁性材料は、フェライト粉末を樹
脂で成型したものであってもよいし、金属磁性粉末を樹
脂で成型したものであってもよい。The composite magnetic material may be a ferrite powder molded from a resin, or a metal magnetic powder molded from a resin.
【００１５】[0015]
【発明の実施の形態】以下、本発明に係るデカップリン
グ回路内蔵半導体デバイスの実施の形態を図面に従って
説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of a semiconductor device with a built-in decoupling circuit according to the present invention will be described with reference to the drawings.
【００１６】図１及び図２で本発明に係るデカップリン
グ回路内蔵半導体デバイスの第１の実施の形態を説明す
る。図１は第１の実施の形態の構成図であり、図２は半
導体デバイスの直流電源供給部分に着目したモデルをそ
れぞれ示している。A first embodiment of a semiconductor device with a built-in decoupling circuit according to the present invention will be described with reference to FIGS. FIG. 1 is a configuration diagram of the first embodiment, and FIG. 2 shows models focusing on a DC power supply portion of a semiconductor device.
【００１７】図１及び図２に示すデカップリング回路内
蔵半導体デバイスは、半導体チップとしてのＩＣ，ＬＳ
Ｉチップ２０の各ボンディングパッド２１に導体リード
（導体ピン）２５をそれぞれボンディングワイヤ等で接
続し外装パッケージ３０内側に収納した構成に対して、
静電容量素子と直列インピーダンス素子からなるデカッ
プリング回路を当該外装パッケージ３０内側において付
加したものである。デカップリング回路は、直流電源を
供給するための導体リード２５ａ，２５ｂの外装パッケ
ージ３０内側に位置するインナーリード（インナーピ
ン）２６ａ，２６ｂの対の間に静電容量素子としての積
層チップコンデンサ４０を搭載、接続するとともに、イ
ンナーリード対のうち少なくとも一方のもの（本例では
インナーリード２６ａ）の周囲に複合磁性材料５１を成
型、固着して直列インピーダンス素子５０を構成したも
のである。複合磁性材料５１はインナーリード２６ａの
積層チップコンデンサ４０の接続点よりも外側寄り位置
に配置され、つまり２本のインナーリード２６ａ，２６
ｂがワイヤーボンディングされるチップのパッド２１か
らみて、逆Ｌ型接続となるよう積層チップコンデンサ４
０及び直列インピーダンス素子５０を設けている（図２
の半導体デバイスに直流電源を供給するラインＶcc及び
ＧＮＤ（グランド）から見た場合Ｌ型接続となる。）。
なお、２５ａ，２６ａはＶDD用、２５ｂ，２６ｂはＶSS
用の導体リード、インナーリードを夫々示すものとす
る。The semiconductor device with a built-in decoupling circuit shown in FIGS. 1 and 2 is an IC, LS as a semiconductor chip.
For a configuration in which conductor leads (conductor pins) 25 are connected to the respective bonding pads 21 of the I chip 20 by bonding wires or the like and housed inside the exterior package 30,
A decoupling circuit including a capacitance element and a series impedance element is added inside the package 30. The decoupling circuit includes a multilayer chip capacitor 40 as a capacitive element between a pair of inner leads (inner pins) 26a and 26b located inside the outer package 30 of the conductor leads 25a and 25b for supplying DC power. The series impedance element 50 is formed by mounting and connecting, and molding and fixing a composite magnetic material 51 around at least one of the inner lead pairs (in the present example, the inner lead 26a). The composite magnetic material 51 is arranged at a position closer to the outer side than the connection point of the inner lead 26a with the multilayer chip capacitor 40, that is, the two inner leads 26a, 26
b when viewed from the pad 21 of the chip to be wire-bonded, the multilayer chip capacitor 4
0 and a series impedance element 50 (FIG. 2).
When viewed from the line Vcc for supplying DC power to the semiconductor device and GND (ground), an L-shaped connection is obtained. ).
It should be noted, 25a, 26a is for VDD, 25b, 26b is VSS
Conductor lead and inner lead.
【００１８】前記複合磁性材料５１は、フェライト粉末
又は金属磁性粉末をインナーリード２６ａの周囲に樹脂
で成型したものであり詳細は後述する。The composite magnetic material 51 is formed by molding ferrite powder or metal magnetic powder around the inner lead 26a with resin, and will be described later in detail.
【００１９】前記外装パッケージ３０は、ＩＣ，ＬＳＩ
チップ２０と各導体リード２５との接続及び複合磁性材
料５１の成型後に樹脂モールド等による樹脂成型で構成
する。The package 30 is made up of an IC, an LSI,
After the connection between the chip 20 and each conductor lead 25 and the molding of the composite magnetic material 51, the composite magnetic material 51 is formed by resin molding using a resin mold or the like.
【００２０】この第１の実施の形態において、コンデン
サ４０からチップ２０側を見込んだインピーダンスＺIC
とコンデンサ４０から電源を見込んだインピーダンスＺ
PS（ラインＶcc及びＧＮＤ間）とを比べたとき、コンデ
ンサ４０とラインＶcc間に直列インピーダンス素子５０
が形成されることになるため、ＺIC<<ＺPSの関係が満足
される。In the first embodiment, the impedance ZIC is determined from the capacitor 40 to the chip 20 side.
And the impedance Z that allows power from the capacitor 40
When comparing PS (between line Vcc and GND), a series impedance element 50 is connected between the capacitor 40 and the line Vcc.
Is formed, so that the relationship of ZIC << ZPS is satisfied.
【００２１】上記のようなデカップリング回路を構成す
ることにより、以下の効果を奏することができる。By configuring the decoupling circuit as described above, the following effects can be obtained.
【００２２】(1) デカップリング・コンデンサとして
の積層チップコンデンサ４０と半導体チップとしてのＩ
Ｃ，ＬＳＩチップ２０で形成される電流ループを最小化
できる。これにより半導体デバイスのスイッチング動作
に伴い流れる高周波電流のループを小さくでき、ループ
から放射する電磁妨害雑音を低く抑えることができる。(1) Multilayer chip capacitor 40 as a decoupling capacitor and I as a semiconductor chip
C, a current loop formed by the LSI chip 20 can be minimized. As a result, the loop of the high-frequency current flowing with the switching operation of the semiconductor device can be reduced, and the electromagnetic interference noise radiated from the loop can be suppressed.
【００２３】(2) デカップリング・コンデンサとして
の積層チップコンデンサ４０からみたＩＣ，ＬＳＩチッ
プ２０内のインピーダンスを、当該コンデンサ４０から
みた直流電源供給ラインのインピーダンスに較べて低く
でき、デカップリング・コンデンサとＩＣ，ＬＳＩチッ
プ２０で形成される最小の電流ループから他のループへ
の高周波電流の漏出を小さくでき、他のより大きなルー
プから放射する電磁妨害雑音を低く抑えることができ
る。(2) The impedance in the IC and the LSI chip 20 as viewed from the multilayer chip capacitor 40 as a decoupling capacitor can be made lower than the impedance of the DC power supply line as viewed from the capacitor 40. Leakage of high-frequency current from the smallest current loop formed by the IC and LSI chips 20 to other loops can be reduced, and electromagnetic interference noise radiated from other larger loops can be suppressed.
【００２４】(3) 上記(1)，(2)より、ＩＣ，ＬＳＩチ
ップ２０に供給する直流電流の安定化やバッファー用Ｉ
Ｃ，ＬＳＩチップの多出力の同時スイッチングノイズ
（ΔＩノイズとも言われることがある）の低減に有効で
あり、同時スイッチングノイズを低減させることによ
り、ＩＣ，ＬＳＩが発生源となる電磁妨害雑音の抑制効
果を高めることができる。(3) From the above (1) and (2), stabilization of DC current supplied to the IC and LSI chip 20 and buffer I
It is effective in reducing simultaneous switching noise (sometimes referred to as ΔI noise) of multiple outputs of C and LSI chips. By reducing simultaneous switching noise, it is possible to suppress electromagnetic interference noise generated by ICs and LSIs. The effect can be enhanced.
【００２５】(4) ＩＣ，ＬＳＩのチップ面積の増大、
製造原価の高騰、設計の自由度の低下を招くことがな
く、また装置側のプリント基板にインダクタを形成する
必要もなく、プリント基板の面積が増加したり、プリン
ト基板の製造原価が高くなることもない。従って、コス
トパーフォーマンスの良好な高性能のデカップリング回
路を構成できる。(4) Increase in chip area of IC and LSI,
No increase in manufacturing cost, no reduction in design flexibility, and no need to form inductors on the printed circuit board on the device side, increasing the area of the printed circuit board or increasing the manufacturing cost of the printed circuit board Nor. Therefore, a high-performance decoupling circuit with good cost performance can be configured.
【００２６】図３及び図４で本発明に係るデカップリン
グ回路内蔵半導体デバイスの第２の実施の形態を説明す
る。図３は第２の実施の形態の構成図であり、図４は半
導体デバイスの直流電源供給部分に着目したモデルをそ
れぞれ示している。この場合、ＩＣ，ＬＳＩチップ２０
に直流電源を供給するためのＶDD用導体リード２５ａ、
Ｖcc用導体リード２５ｂ間に接続されるようにＩＣ，Ｌ
ＳＩチップ２０内にデカップリング・コンデンサ４１を
設けている。つまり、ＶDD用導体リード２５ａ、Ｖcc用
導体リード２５ｂがそれぞれ接続されたチップ２０上の
ボンディングパッド２１間に、半導体プロセスでデカッ
プリング・コンデンサ４１を当該チップ内に形成してい
る。そして、インナーリード２６ａ，２６ｂの対のうち
少なくとも一方のもの（本例ではインナーリード２６
ａ）の周囲に複合磁性材料５１を成型、固着して直列イ
ンピーダンス素子５０を構成している。この場合も、ワ
イヤーボンディングされるチップのパッド２１からみ
て、逆Ｌ型接続となるようデカップリング・コンデンサ
４１及び直列インピーダンス素子５０を設けている（図
４の半導体デバイスに直流電源を供給するラインＶcc及
びＧＮＤ（グランド）から見た場合Ｌ型接続とな
る。）。A second embodiment of the semiconductor device having a built-in decoupling circuit according to the present invention will be described with reference to FIGS. FIG. 3 is a configuration diagram of the second embodiment, and FIG. 4 shows models focusing on a DC power supply portion of a semiconductor device. In this case, the IC or LSI chip 20
Conductor lead 25a for supplying DC power to the
IC and L are connected between the Vcc conductor leads 25b.
A decoupling capacitor 41 is provided in the SI chip 20. That is, a decoupling capacitor 41 is formed in the chip between the bonding pads 21 on the chip 20 to which the VDD conductor lead 25a and the Vcc conductor lead 25b are connected by a semiconductor process. Then, at least one of the pair of the inner leads 26a and 26b (in this example, the inner leads 26a and 26b).
A series impedance element 50 is formed by molding and fixing a composite magnetic material 51 around (a). Also in this case, the decoupling capacitor 41 and the series impedance element 50 are provided so as to form an inverted-L connection when viewed from the pad 21 of the chip to be wire-bonded (the line Vcc for supplying DC power to the semiconductor device of FIG. 4). And L-connection when viewed from GND (ground).)
【００２７】なお、その他の構成は前述の第１の実施の
形態と同様であり、同一又は相当部分に同一符号を付し
た。The other structure is the same as that of the first embodiment, and the same or corresponding portions are denoted by the same reference characters.
【００２８】この第２の実施の形態によれば、前述の第
１の実施の形態の効果に加えて、デカップリング・コン
デンサ４１を半導体プロセスでＩＣ，ＬＳＩチップ２０
内に予め形成しておくことで、個別部品のコンデンサを
インナーリード対に接続する工程を省略して、製造工数
を低減でき、量産性の点で優れている。According to the second embodiment, in addition to the effects of the above-described first embodiment, the decoupling capacitor 41 is connected to the IC or LSI chip 20 by a semiconductor process.
By forming them in advance in advance, the step of connecting the capacitor of the individual component to the inner lead pair can be omitted, the number of manufacturing steps can be reduced, and mass production is excellent.
【００２９】上述のように、半導体デバイスに直流電流
を供給するためのＶDDラインに接続されるインナーリー
ド２６ａに、直列インピーダンス素子５０を形成するた
めの複合磁性材料としては、図５に示したような複素比
透磁率を示すフェライト粉末と樹脂粉末とを配合、混
練、成型したもの、図６に示したような複素比透磁率を
示す金属磁性粉末と樹脂粉末とを配合、混練、成型した
ものが挙げられ、該複合磁性材料はインナーリード２６
ａの周囲に樹脂成型技術で成型、固着される。As described above, the composite magnetic material for forming the series impedance element 50 on the inner lead 26a connected to the VDD line for supplying a DC current to the semiconductor device is as shown in FIG. A compound obtained by mixing, kneading, and molding a ferrite powder and a resin powder exhibiting a complex relative magnetic permeability, and a compound obtained by mixing, kneading, and molding a metal magnetic powder and a resin powder exhibiting a complex relative magnetic permeability as shown in FIG. The composite magnetic material includes an inner lead 26
It is molded and fixed around resin a by a resin molding technique.
【００３０】フェライト粉末を結合材としての樹脂で成
型した複合磁性材料の場合、フェライト粉末の母材には
高周波において複素比透磁率が大きいＮｉ−Ｚｎ系が適
する。このＮｉ−Ｚｎ系の母材を粉砕し、粒子の直径を
およそ３０μｍに整粒する。フェライト粉末をインナー
リード部分に成型固着するための結合材には、例えば、
ポリエステル系、ポリフェニレンサルファイド（略称Ｐ
ＰＳ）のような熱可塑性樹脂、エポキシ系、フェノール
系等の熱硬化性樹脂等が適する。フェライト粉末の重量
配合比率は５０％から８５％が磁気特性と成型性の面か
ら適正範囲である。In the case of a composite magnetic material formed by molding a ferrite powder with a resin as a binder, a Ni—Zn base material having a large complex relative magnetic permeability at a high frequency is suitable for a base material of the ferrite powder. The Ni-Zn base material is pulverized, and the diameter of the particles is adjusted to about 30 µm. For the binder for molding and fixing the ferrite powder to the inner lead part, for example,
Polyester, polyphenylene sulfide (P
Thermoplastic resins such as PS) and thermosetting resins such as epoxy-based and phenol-based resins are suitable. The proportion by weight of the ferrite powder is in the range of 50% to 85% in terms of magnetic properties and moldability.
【００３１】また金属磁性粉末の場合、高周波において
複素比透磁率が大きいＳｉ−Ｆｅ系が適する。この場
合、Ｓｉ−Ｆｅ系粉末には球状あるいは扁平状の粉末が
用いられる。球状粉末の直径はおよそ５０μｍに整粒
し、扁平状粉末はおよそ巾１０μｍ，長さ５０μｍ，厚
さ５μｍ位に整粒する。この粉末をインナーリード部分
に成型固着するために用いる結合材には、上記したフェ
ライト粉末の結合材の場合と同様な熱可塑性あるいは熱
硬化性の樹脂が用いられる。この場合、金属磁性粉末の
重量配合比率は磁気特性と成型性の面から４０％から８
０％位が適正範囲である。In the case of metal magnetic powder, a Si—Fe system having a large complex relative magnetic permeability at a high frequency is suitable. In this case, spherical or flat powder is used as the Si—Fe-based powder. The spherical powder has a diameter of about 50 μm, and the flat powder has a width of about 10 μm, a length of about 50 μm, and a thickness of about 5 μm. The same thermoplastic or thermosetting resin as the binder of ferrite powder described above is used as the binder used for molding and fixing this powder to the inner lead portion. In this case, the weight ratio of the metal magnetic powder is from 40% to 8 in view of magnetic properties and moldability.
0% is an appropriate range.
【００３２】なお、上述のフェライト粉末の母材におい
て、Ｍｎ−Ｍｇ系、Ｍｎ−Ｚｎ系等を用い得ることは当
然である。In the base material of the ferrite powder, Mn-Mg type, Mn-Zn type and the like can be used.
【００３３】同様に金属磁性材料の場合、Ｆｅ−Ｎｉ
系、Ｆｅ−Ａｌ−Ｓｉ系等を用い得ることも当然であ
る。Similarly, in the case of a metal magnetic material, Fe--Ni
Of course, it is also possible to use a Fe-Al-Si system or the like.
【００３４】図７は、厚さ０.１５mm，巾０.４mmの４２
アロイ合金を用いた導体リードのインナーリードに厚さ
１.８mm、巾１.５mm、長さ２.０mmの断面矩形筒状とな
るよう前記Ｓｉ−Ｆｅ系の扁平状粉末を８０％、ポリエ
ステル系樹脂の結合材を２０％の重量配合比率で配合、
混練した複合磁性材料を用いて直列インピーダンス素子
を形成した時に得られるインピーダンスの周波数特性で
ある。図中、Ｒは等価直列抵抗成分、Ｘはリアクタンス
成分、Ｚはインピーダンスを表す。図から判るように、
半導体デバイスの高速スイッチング動作時に生ずるＧＨ
ｚ帯での高周波電流を阻止する機能を備え、電磁妨害雑
音を抑圧させるためのデカップリング回路を、デカップ
リング・コンデンサとの組み合わせのもとに実現させる
ことができる。FIG. 7 shows a 42 mm thick 0.15 mm wide 0.4 mm.
80% of the above-mentioned Si-Fe-based flat powder is made into an inner lead of a conductor lead using an alloy alloy so as to have a rectangular cylindrical shape having a thickness of 1.8 mm, a width of 1.5 mm and a length of 2.0 mm, and a polyester-based material. The resin binder is blended at a weight blending ratio of 20%,
It is a frequency characteristic of impedance obtained when a series impedance element is formed using a kneaded composite magnetic material. In the figure, R represents an equivalent series resistance component, X represents a reactance component, and Z represents impedance. As you can see from the figure,
GH generated during high-speed switching operation of semiconductor device
A decoupling circuit having a function of blocking a high-frequency current in the z band and suppressing electromagnetic interference noise can be realized in combination with a decoupling capacitor.
【００３５】また、特に周波数１ＧＨｚ以上においては
直列インピーダンス素子が抵抗として振る舞うため、電
磁妨害雑音のもととなる不要な高周波エネルギーを消散
させる働きもあり、インナーリードに形成させ、高周波
電流を低減させるために、極めて有効である。In addition, especially at a frequency of 1 GHz or more, since the series impedance element acts as a resistor, there is also a function of dissipating unnecessary high-frequency energy which is a source of electromagnetic interference noise, and is formed on the inner lead to reduce high-frequency current. Therefore, it is extremely effective.
【００３６】以上本発明の実施の形態について説明して
きたが、本発明はこれに限定されることなく請求項の記
載の範囲内において各種の変形、変更が可能なことは当
業者には自明であろう。Although the embodiments of the present invention have been described above, it is obvious to those skilled in the art that the present invention is not limited to the embodiments and various modifications and changes can be made within the scope of the claims. There will be.
【００３７】[0037]
【発明の効果】半導体デバイス（特に、ＣＭＯＳディジ
タルＩＣ等）をプリント基板に搭載した回路において
は、高速でスイッチング動作する半導体デバイスが高周
波電流を生じ、この電流が半導体デバイスに直流電源を
給電するラインのループを流れ、電磁妨害雑音を放射さ
せることが知られている。こうした半導体デバイスを用
いた回路においては直流電源を安定に給電し、前記の高
周波電流をバイパスさせるため、ＶCC及びＧＮＤ間（半
導体デバイスのＶDD及びＶSS端子ピン間）にデカップリ
ング・コンデンサを設けている。デカップリング・コン
デンサの容量値はバイパスさせる高周波電流によって決
まるが、１,０００ＰＦから１０,０００ＰＦ程度であ
る。In a circuit in which a semiconductor device (especially a CMOS digital IC or the like) is mounted on a printed circuit board, a semiconductor device that performs high-speed switching operation generates a high-frequency current, and this current supplies a DC power to the semiconductor device. And emits electromagnetic interference noise. In a circuit using such a semiconductor device, a decoupling capacitor is provided between VCC and GND (between VDD and VSS terminal pins of the semiconductor device) in order to stably supply a DC power supply and bypass the high-frequency current. . Although the capacitance value of the decoupling capacitor is determined by the high frequency current to be bypassed, it is about 1,000 PF to 10,000 PF.
【００３８】こうしたデカップリング・コンデンサが接
続された半導体デバイスが多数接続される実用回路にお
いては、各半導体デバイスの動作速度の違いにより、デ
カップリング・コンデンサの容量値が異なってくること
がもとで、図１２に示したように半導体デバイスのスイ
ッチング動作に伴い生じる高周波電流は直流電源ライン
を広範に流れるようになり、その電流経路は個々の半導
体デバイスの電流ループ（ループＡ）に較べて大きくな
る。このループが大きくなるに従い、ループから放射さ
れる電磁妨害雑音のレベルは高くなる。In a practical circuit in which a large number of semiconductor devices to which such decoupling capacitors are connected are connected, the capacitance values of the decoupling capacitors differ due to the difference in the operation speed of each semiconductor device. As shown in FIG. 12, the high-frequency current generated by the switching operation of the semiconductor device flows over a wide range of the DC power supply line, and its current path is larger than the current loop (loop A) of each semiconductor device. . As this loop becomes larger, the level of electromagnetic interference noise radiated from the loop becomes higher.
【００３９】本発明の実施の形態で詳述したとおり、複
合磁性材料を用いて直列インピーダンス素子をインナー
リードに形成したデカップリング回路を備えてなる本発
明に係るデカップリング回路内蔵半導体デバイスによ
り、次のような効果を奏することができる。As described in detail in the embodiment of the present invention, the semiconductor device with a built-in decoupling circuit according to the present invention, which includes a decoupling circuit in which a series impedance element is formed on an inner lead using a composite magnetic material. The following effects can be obtained.
【００４０】(1) 半導体デバイスのスイッチング動作
により生ずる高周波電流が流れるループを小さくできる
ため、このループから放射する電磁妨害波を低く抑える
ことができる。(1) Since a loop through which a high-frequency current generated by a switching operation of a semiconductor device flows can be reduced, an electromagnetic interference wave radiated from this loop can be reduced.
【００４１】(2) インナーリード部分で電磁妨害雑音
を抑圧できるため、半導体デバイスを実装するプリント
配線基板上に電磁妨害雑音抑圧部品を不要とする、ある
いは員数を削減できる等の効果があり、基板サイズの縮
小、配線パターンの簡素化もでき、経済的効果が大き
い。(2) Since the electromagnetic interference noise can be suppressed at the inner lead portion, there is an effect that an electromagnetic interference noise suppression component is not required on the printed wiring board on which the semiconductor device is mounted, or the number of members can be reduced. The size can be reduced and the wiring pattern can be simplified, resulting in a large economic effect.
【００４２】(3) Ｓｉ−Ｆｅ系等の金属磁性粉末と樹
脂の複合磁性材料においてはＶＨＦ帯からＳＨＦ帯で、
また、フェライト粉末と樹脂との複合磁性材料において
はＵＨＦ帯からＳＨＦ帯で複素比透磁率が大きく半導体
デバイスが発生する電磁妨害雑音の周波数スペクトラム
をカバーする。(3) In the case of a composite magnetic material of a metal magnetic powder such as a Si—Fe system and a resin, a VHF band to an SHF band are used.
The composite magnetic material of ferrite powder and resin has a large complex relative permeability in the UHF band to the SHF band and covers the frequency spectrum of electromagnetic interference noise generated by a semiconductor device.
【００４３】ちなみに、ＣＰＵ（マイクロプロセッサ）
のクロック周波数は４００ＭＨｚにまであがり、電磁妨
害雑音となるクロック周波数の高調波成分はＵＨＦ帯か
らＳＨＦ帯に及ぶ。また、パーソナルコンピュータのメ
インクロック周波数は１００ＭＨｚにまであがり、電磁
妨害雑音となるクロック周波数の高調波成分はＶＨＦ帯
からＳＨＦ帯に及ぶ。By the way, CPU (microprocessor)
The clock frequency of the clock frequency increases to 400 MHz, and the harmonic component of the clock frequency that becomes the electromagnetic interference noise ranges from the UHF band to the SHF band. Further, the main clock frequency of the personal computer is up to 100 MHz, and the harmonic component of the clock frequency, which becomes electromagnetic interference noise, ranges from the VHF band to the SHF band.
【００４４】(4) インナーリードへ形成するデカップ
リング用直列インピーダンス素子は金型を用いた樹脂成
型工法を適用できるため、形状、寸法設定の自由度が大
きい。(4) The series impedance element for decoupling formed on the inner lead can be applied to a resin molding method using a mold, so that the degree of freedom in setting the shape and dimensions is large.
【図１】本発明に係るデカップリング回路内蔵半導体デ
バイスの第１の実施の形態を示す平断面図である。FIG. 1 is a plan sectional view showing a first embodiment of a semiconductor device with a built-in decoupling circuit according to the present invention.
【図２】第１の実施の形態において、半導体デバイスの
直流電源供給部分に着目したモデルの等価回路図であ
る。FIG. 2 is an equivalent circuit diagram of a model focusing on a DC power supply portion of the semiconductor device in the first embodiment.
【図３】本発明の第２の実施の形態を示す平断面図であ
る。FIG. 3 is a plan sectional view showing a second embodiment of the present invention.
【図４】第２の実施の形態において、半導体デバイスの
直流電源供給部分に着目したモデルを示す等価回路図で
ある。FIG. 4 is an equivalent circuit diagram showing a model focusing on a DC power supply portion of a semiconductor device in the second embodiment.
【図５】デカップリング回路の直列インピーダンス素子
を構成するための複合磁性材料の１例であって、フェラ
イト粉末と樹脂の複合磁性材料の複素比透磁率を示すグ
ラフである。FIG. 5 is a graph showing an example of a composite magnetic material for forming a series impedance element of a decoupling circuit, showing a complex relative magnetic permeability of a composite magnetic material of ferrite powder and resin.
【図６】デカップリング回路の直列インピーダンス素子
を構成するための複合磁性材料の他の例であって、金属
磁性粉末と樹脂の複合磁性材料の複素比透磁率を示すグ
ラフである。FIG. 6 is a graph showing another example of a composite magnetic material for forming a series impedance element of a decoupling circuit, showing a complex relative magnetic permeability of a composite magnetic material of a metal magnetic powder and a resin.
【図７】金属磁性粉末と樹脂の複合磁性材料を用いた直
列インピーダンス素子のインピーダンスの周波数特性を
示すグラフである。FIG. 7 is a graph showing frequency characteristics of impedance of a series impedance element using a composite magnetic material of a metal magnetic powder and a resin.
【図８】第１従来例の断面図である。FIG. 8 is a sectional view of a first conventional example.
【図９】第２従来例の斜視図である。FIG. 9 is a perspective view of a second conventional example.
【図１０】第３従来例の回路図である。FIG. 10 is a circuit diagram of a third conventional example.
【図１１】第３従来例の構造図である。FIG. 11 is a structural diagram of a third conventional example.
【図１２】デカップリング・コンデンサに着目した電流
経路モデルの回路図である。FIG. 12 is a circuit diagram of a current path model focusing on a decoupling capacitor.
１，５，２０ ＩＣ，ＬＳＩチップ １０ 半導体デバイス ２１ ボンディングパッド ２５，２５ａ，２５ｂ 導体リード ２６ａ，２６ｂ インナーリード ３０ 外装パッケージ ４０，４１ コンデンサ ５０ 直列インピーダンス素子 ５１ 複合磁性材料 1, 5, 20 IC, LSI chip 10 Semiconductor device 21 Bonding pad 25, 25a, 25b Conductor lead 26a, 26b Inner lead 30 Outer package 40, 41 Capacitor 50 Series impedance element 51 Composite magnetic material
───────────────────────────────────────────────────── フロントページの続き (72)発明者 赤地 義昭 東京都中央区日本橋一丁目13番１号ティー ディーケイ株式会社内 (72)発明者 小野 恭裕 宮城県仙台市泉区泉が丘３丁目20番24号ヒ ルコート泉203 Ｆターム(参考） 5F067 CD10 ────────────────────────────────────────────────── ─── Continuation of the front page (72) Yoshiaki Akachi, 1-13-1 Nihonbashi, Chuo-ku, Tokyo Inside TDC Corporation (72) Inventor Yasuhiro Ono 3--20-24 Izumigaoka, Izumi-ku, Sendai, Miyagi Prefecture Hill Court Izumi 203 F Term (Reference) 5F067 CD10
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| A02 | Decision of refusal | Free format text:JAPANESE INTERMEDIATE CODE: A02 Effective date:20020226 |