INTERFACE DE PASSAGE D1UNE LIAISON EN MODE
PAQUETS A UNE LiAISON EN MODE MIC
La présente invention concerne une interface de passage d'une
liaison en mode paquets, obtenue en sortie d'un réseau de commutation par paquets, à une liaison en mode MIC.INTERFACE FOR PASSING A LINK IN MODE
MIC LINK PACKAGES
The present invention relates to an interface for passing a
link in packet mode, obtained at the output of a packet switching network, to a link in MIC mode.
On appelle mode paquets un mode de transmission de données numériques dans lequel les données numériques à transmettre sont groupées en blocs, ou paquets, et associées à l'intérieur de chaque paquet à des informations de routage, I'ensemble étant organisé selon un format déterminé. Called packet mode is a digital data transmission mode in which the digital data to be transmitted are grouped in blocks, or packets, and associated within each packet with routing information, the whole being organized according to a determined format. .
On appelle réseau de commutation par paquets un ensemble d'opérateurs, ou noeuds de commutation, reliés entre eux par des liaisons internes au réseau selon une loi appelée loi de maillage du réseau, et commun quant également avec l'extérieur du réseau au moyen de liaisons externes au réseau. Un tel réseau a pour but d'assurer l'aiguillage de données numériques transmises sur l'une de ces liaisons externes vers l'une ou l'autre de ces mêmes liaisons externes, le trajet suivi par ces données à l'intérieur du réseau étant fixe pendant une mêrne communication. A set of packet switching networks is a set of operators, or switching nodes, linked together by internal links to the network according to a law called the network mesh law, and common also with the outside of the network by means of external links to the network. The purpose of such a network is to ensure the routing of digital data transmitted on one of these external links to one or the other of these same external links, the path followed by these data inside the network. being fixed during the same communication.
Lorsque les paquets sont autodirigés, c'est-à-dire lorsque les informations de routage contenues dans chaque paquet correspondent aux adresses des différents opérateurs devant être traversés par ce paquet, l'acheminement des paquets à travers le réseau est déterminé par les paquets eux-mêmes.When the packets are self-directed, that is to say when the routing information contained in each packet corresponds to the addresses of the different operators to be crossed by this packet, the routing of the packets across the network is determined by the packets themselves. - same.
Le réseau de commutation par paquets communique notamment avec l'extérieur au moyen de liaisons en mode MIC. The packet switching network communicates in particular with the outside by means of links in MIC mode.
On appelle mode MIC ou modulation par impulsion et codage un mode de transmission dans lequel un signal analogique, notamment un signal de parole, est échantillonné, et la grandeur de chaque échantillon par rapport à une référence fixe est quantifiée et convertie par codage en un signal numérique. Sur une liaison de transmission en mode MIC, les échantillons relatifs à plusieurs conversations sont multiplexés par répartition dans le temps à raison de trente-deux échantillons de huit éléments
binaires chacun occupant trente-deux intervalles de temps, ou voies, par
trame. Les caractéristiques de transmission du mode MIC sont définies par les avis C.732 et G.733 des normes internationales données par le
CCITT.A mode of transmission in which an analog signal, in particular a speech signal, is sampled, and the magnitude of each sample relative to a fixed reference is quantified and converted by coding into a signal, is called MIC mode or pulse modulation and coding. digital. On a transmission link in MIC mode, the samples relating to several conversations are time division multiplexed at the rate of thirty-two samples of eight elements
binaries each occupying thirty-two time slots, or channels, by
frame. The transmission characteristics of the MIC mode are defined by notices C.732 and G.733 of the international standards given by the
CCITT.
Il est alors nécessaire de prévoir à l'entrée du réseau des interfaces d'adaptation des deux modes de transmission distincts que constituent le mode MIC et le mode paquets. It is then necessary to provide, at the input of the network, interfaces for adapting the two distinct transmission modes that constitute the MIC mode and the packet mode.
Une interface de passage d'une liaison en mode MIC à une liaison en mode paquets a ainsi fait l'objet d'une demande de brevet déposée le 17 juin 1980 au nom de la demanderesse, sous le numéro 80 13 413. An interface for passing from a link in MIC mode to a link in packet mode was thus the subject of a patent application filed on June 17, 1980 in the name of the applicant, under the number 80 13 413.
La présente invention a pour objet une interface de passage d'une liaison en mode paquets à une liaison en mode MIC. The present invention relates to an interface for passing from a link in packet mode to a link in MIC mode.
Pour la conversion du mode paquets au mode MIC, un problème nouveau se pose qui est dû au fait que si plusieurs paquets se présentent simultanément pour emprunter une même liaison interne au réseau, il se forme une file d'attente des paquets à transmettre sur cette liaison. Il en résulte des fluctuations de débit imprévisibles sur la liaison en mode paquets, qui viennent s'ajouter au problème plus classique de passage du débit binaire associé à l'un des modes de transmission au débit binaire associé à l'autre mode de transmission. L'interface conforme à l'invention permet de résoudre ce problème. For the conversion from packet mode to MIC mode, a new problem arises which is due to the fact that if several packets appear simultaneously to use the same internal link in the network, a queue of packets to be transmitted on this line is formed liaison. This results in unpredictable rate fluctuations on the packet mode link, which add to the more classic problem of switching from the bit rate associated with one of the transmission modes to the bit rate associated with the other transmission mode. The interface according to the invention solves this problem.
Par ailleurs l'interface conforme à l'invention permet de convertir en mode MIC à la fois des paquets transmis selon le mode bande de base et selon le mode large bande. Furthermore, the interface according to the invention makes it possible to convert into MIC mode both packets transmitted according to the baseband mode and according to the broadband mode.
Un paquet destiné à une liaison MIC, obtenu en sortie d'un réseau de commutation par paquets, est constitué de manière conventionnelle par une succession d'octets, le premier octet contenant le numéro de voie de destination sur la liaison MIC, du premier octet utile du paquet, les octets suivants, ou octets utiles, contenant les informations utiles à la communication. Un paquet contient au maximum quatre octets utiles. A packet intended for a MIC link, obtained at the output of a packet switching network, is conventionally constituted by a succession of bytes, the first byte containing the destination channel number on the MIC link, from the first byte useful of the packet, the following bytes, or useful bytes, containing the information useful for communication. A packet contains a maximum of four useful bytes.
On entend par bande de base un mode de transmission de paquets selon lequel les quatre octets utiles d'un paquet sont affectés à une voie de rang r donné (égal au numéro de voie de destination fourni par le premier octet du paquet) de quatre trames successives de la liaison en mode "MIC',, les octets utiles des paquets suivants se rapportant à la même communication étant affectés à la voie de même rang r des trames suivantes. Baseband is understood to mean a packet transmission mode according to which the four useful bytes of a packet are assigned to a given channel of rank r (equal to the destination channel number supplied by the first byte of the packet) of four frames successive of the link in "MIC" mode, the useful bytes of the following packets relating to the same communication being assigned to the channel of the same rank r of the following frames.
On entend par large bande un mode de transmission de paquets selon lequel les octets utiles de P paquets successifs formant un groupement de paquets large bande sont affectés à des voies successives d'une même trame de la liaison en mode MIC, comptées à partir du numéro de voie de destination fourni par le premier octet du premier paquet, les octets utiles de P paquets suivants se rapportant à la même communication étant affectés à des voies successives de la trame suivante, et ainsi de suite. Si le nombre d'octets utiles des P paquets formant un me nnCrw@ groupement large bande n'est pas multiple de quatre, le dernier paquet de ce groupement contient un nombre d'octets inférieur à quatre. Broadband means a packet transmission mode according to which the useful bytes of P successive packets forming a grouping of broadband packets are assigned to successive channels of the same frame of the link in MIC mode, counted from the number of the destination channel supplied by the first byte of the first packet, the useful bytes of P subsequent packets relating to the same communication being assigned to successive channels of the following frame, and so on. If the number of useful bytes of the P packets forming a me nnCrw @ broadband pooling is not a multiple of four, the last packet in this pooling contains fewer than four bytes.
Le mode large bande convient plus particulièrement pour la transmission de données ayant une bande passante relativement large, et notamment plus large que celle de signaux de parole pour la transmission desquels le mode "bande de base" suffit. The broadband mode is more particularly suitable for the transmission of data having a relatively wide bandwidth, and in particular wider than that of speech signals for the transmission of which the "baseband" mode is sufficient.
Selon l'invention, l'interface de passage d'une liaison en mode paquets à une liaison en mode MIC comporte une mémoire tampon du type "premier entre premier sorti", apte à stocker les paquets reçus sur la liaison en mode paquets, un circuit de commande de décalage en écriture de cette mémoire tampon, apte à assurer un stockage, dans la mémoire tampon, des octets constituant les paquets reçus sur la liaison en mode paquets, à leur rythme d'arrivée sur la liaison en mode paquets, un circuit de commande de décalage en lecture de la mémoire tampon, apte à assurer une synchronisation, par rapport au temps généré localement, des octets stockés dans la mémoire tampon, et une reconstitution des paquets stockés dans la mémoire tampon, suivant le nombre d'octets de ces paquets, une mémoire vive, dite mémoire d'échantillons, organisée en voies et en trames, à l'image des données transmises sur une liaison MIC2 et apte à stocker les octets lus dans la mémoire tampon, un circuit d'adressage en lecture de la mémoire d'échantillons, apte à assurer une lecture séquentielle de la mémoire d'échantillons, au rythme d'émission des échantillons constituant les données transmises sur la liaison en mode
MIC, et un circuit d'adressage en écriture de la mémoire d'échantillons
apte à déterminer, à partir d'informations de connexion fournies par une
interface assurant le passage inverse d'une liaison en mode MIC à une
liaison en mode paquets, et dtinformations de destination fournies par les paquets reçus sur liaison en mode paquets, L'adresse d'écriture dans la
mémoire d'échantillons des octets lus dans la mémoire tampon, de
manière que cette adresse d'écriture corresponde aux numéros de voie et
de trame devant être occupés par ces octets sur la liaison en mode MIC.According to the invention, the interface for passing from a link in packet mode to a link in MIC mode comprises a buffer memory of the "first in first out" type, capable of storing the packets received on the link in packet mode, a circuit for controlling the write offset of this buffer memory, capable of storing, in the buffer memory, the bytes constituting the packets received on the link in packet mode, at their rate of arrival on the link in packet mode, a buffer read shift control circuit, capable of ensuring synchronization, with respect to the time generated locally, of the bytes stored in the buffer memory, and a reconstruction of the packets stored in the buffer memory, according to the number of bytes of these packets, a random access memory, called sample memory, organized into channels and frames, like the data transmitted on a MIC2 link and capable of storing the bytes read in the buffer memory, an addressing circuit in lect ure of the sample memory, capable of ensuring a sequential reading of the sample memory, at the rate of transmission of the samples constituting the data transmitted on the link in mode
MIC, and a write address circuit for the sample memory
able to determine, from connection information provided by a
interface ensuring the reverse transition from a link in MIC mode to a
link in packet mode, and destination information provided by packets received on link in packet mode, The write address in the
sample memory of the bytes read in the buffer memory,
so that this write address matches the channel numbers and
of frame to be occupied by these bytes on the link in MIC mode.
Les objets et caractéristiques de l'invention apparattront plus clairement à la lecture de la description suivante d'un exemple de réalisation, ladite description étant faite en relation avec les dessins ci-annexés dans lesquels:
- la figure 1 est un schéma synoptique de l'interface conforme à l'invention et de son environnement;
- les figures 2 et 3 représentent un schéma détaillé de l'interface conforme à invention, la figure 2 représentant plus particulièrement un schéma de la mémoire tampon et de ses circuits de commande de décalage en lecture et en écriture et la figure 3 un schéma de la mémoire d'échantillons et de ses circuits d'adressage en lecture et en écriture;
- la figure 4 est un diagramme des temps montrant le déroulement du traitement d'un paquet par l'interface représentée sur les figures 2 et 3; ;
- la figure 5 est un organigramme destiné à illustrer le fonctionnement de l'interface représentée sur les figures 2 et 3.The objects and characteristics of the invention will appear more clearly on reading the following description of an exemplary embodiment, said description being made in relation to the attached drawings in which:
- Figure 1 is a block diagram of the interface according to the invention and its environment;
- Figures 2 and 3 show a detailed diagram of the interface according to the invention, Figure 2 showing more particularly a diagram of the buffer memory and its read and write shift control circuits and Figure 3 a diagram of the sample memory and its read and write addressing circuits;
- Figure 4 is a timing diagram showing the processing of a packet by the interface shown in Figures 2 and 3; ;
FIG. 5 is a flow chart intended to illustrate the operation of the interface shown in FIGS. 2 and 3.
Des éléments identiques représentés sur des figures différentes portent des références identiques. Identical elements shown in different figures bear identical references.
Sur la figure 1, on a représenté un réseau 1 de commutation par paquets qui communique avec l'extérieur de ce réseau au moyen de liaisons externes au réseau telles que des liaisons en mode MIC, dont une liaison aller 2 en mode MIC et une liaison retour 3 en mode MIC. In FIG. 1, a packet switching network 1 is shown which communicates with the outside of this network by means of links external to the network such as links in MIC mode, including a forward link 2 in MIC mode and a link return 3 in MIC mode.
Une interface 4 de passage d'une liaison en mode MIC à une liaison en mode paquets est interposée entre la liaison aller 2 en mode MIC et la liaison S d'entrée du réseau de commutation par paquets. L'interface 4 communique avec un microprocesseur 6 qui a pour but d'assurer une
répartition correcte des échantillons reçus sur la liaison 2 dans les
différents paquets, et une inscription du contenu du premier octet de ces
paquets, en fonction notamment de la signalisation associée à ces
échantillons reçue par exemple sur la liaison 2. L'interface 4 ne constitue pas l'objet de la présente invention. La présente invention a pour objet une
interface 7 de passage de la liaison en mode paquets 8 obtenue en sortie du réseau 1 à la liaison retour 3 en mode MIC.An interface 4 for passing from a link in MIC mode to a link in packet mode is interposed between the outgoing link 2 in MIC mode and the input link S of the packet switching network. The interface 4 communicates with a microprocessor 6 which aims to ensure a
correct distribution of the samples received on link 2 in the
different packets, and an inscription of the contents of the first byte of these
packets, depending in particular on the signaling associated with these
samples received for example on link 2. Interface 4 does not constitute the subject of the present invention. The subject of the present invention is a
interface 7 for switching from the packet mode link 8 obtained at the output of the network 1 to the return link 3 in MIC mode.
Conformément à l'invention, l'interface 7 comporte essentiellement une mémoire tampon 9, du type "premier entré-premier sorti", apte à stocker les données reçues sur la liaison 8 en mode paquets, un circuit 10 de commande de décalage en écriture de cette mémoire tampon 9, apte å assurer un stockage, dans ia mémoire tampon 9, des octets reçus sur la liaison 8 en mode paquets, à leur rythme d'arrivée sur la liaison 8 en mode paquets, un circuit 11 de commande de décalage en lecture de la mémoire tampon 9, apte à assurer une synchronisation, par rapport au temps généré localement, des octets stockés dans la mémoire tampon 9, et une reconstitution des paquets stockés dans la mémoire tampon 9, suivant le nombre d'octets de ces paquets, une mémoire vive 12, dite mémoire d'échantillons, apte à stocker les octets lus dans la mémoire tampon 9, un circuit 13 d'adressage en lecture de la mémoire 12, apte a' assurer une lecture séquentielle de la mémoire l2, au rythme d'émission des echantillons sur la liaison 3 en mode MICJ et un circuit 14 d'adressage en écriture de la memo re IZ apte à assurer une écriture de chaque octet utile d'un paquet reçu sur la liaison 8 de la façon su'Jante. According to the invention, the interface 7 essentially comprises a buffer memory 9, of the "first in-first out" type, capable of storing the data received on the link 8 in packet mode, a circuit 10 for writing shift control. of this buffer memory 9, capable of ensuring storage, in the buffer memory 9, of the bytes received on the link 8 in packet mode, at their rate of arrival on the link 8 in packet mode, a shift control circuit 11 reading the buffer memory 9, capable of ensuring synchronization, with respect to the time generated locally, of the bytes stored in the buffer memory 9, and a reconstruction of the packets stored in the buffer memory 9, according to the number of bytes of these packets, a random access memory 12, called the sample memory, capable of storing the bytes read in the buffer memory 9, a circuit 13 for addressing the read in memory 12, capable of ensuring a sequential reading of the memory 12, at the rate of emission of the samples s ur link 3 in MICJ mode and a write addressing circuit 14 of the IZ memo re capable of writing each useful byte of a packet received on link 8 in the su'Jante manner.
La mémoire 12 comporte 32 n mots de huit élément- binaires (avec n supérieur ou égal à deux fois le nombre d'octets utiles maximurn d'un paquet), chacun des n ensembles de trente-deux mots de huit éléments binaires étant stocke à des emplacements consécutifs de la mémoire 12 et étant identifié à une trame de trente-deux échantillons de la liaison MIC, la mémoire 12 contenant alors n trames.Le premier octet utile du premier paquet valide a'une communication transmis selon le mode bande de base ou selon le mode large bande est écrit à une adresse telle que l'écart entre le numéro de la trame qu'il occupe dans la mémoire 12 et le numéro de la trame utilisé au n.eme moment en lecture de la mémoire 12 soit égal à deux. Les octets utiles suivants d'un paquet transmis suivant le mode bande de base sont écrits à une adresse telle que le numéro de la trame qu'ils occupent soit égal au numéro de la trame occupée par l'octet utile précédent du même paquet, augmenté de 1. Les octets utiles suivants d'un paquet transmis selon le mode large bande sont écrits à une adresse telle que le numéro de trame qu'ils occupent soit égal au numéro de la trame occupée par le premier. The memory 12 comprises 32 n words of eight binary elements (with n greater than or equal to twice the maximum number of useful bytes of a packet), each of the n sets of thirty-two words of eight binary elements being stored at consecutive locations of memory 12 and being identified with a frame of thirty-two samples of the MIC link, memory 12 then containing n frames. The first useful byte of the first valid packet has a communication transmitted in baseband mode or according to the broadband mode is written to an address such that the difference between the number of the frame which it occupies in the memory 12 and the number of the frame used at the nth time in reading from the memory 12 is equal together. The following useful bytes of a packet transmitted in baseband mode are written to an address such that the number of the frame they occupy is equal to the number of the frame occupied by the previous useful byte of the same packet, increased of 1. The following useful bytes of a packet transmitted in broadband mode are written to an address such that the frame number they occupy is equal to the frame number occupied by the first.
Le numéro de trame en écriture étant ainsi déterminé, le numéro de voie en écriture des octets utiles constituant un paquet est simplement déterminé à partir du numéro de voie de destination du paquet contenu dans le premier octet d'un paquet. Les octets utiles d'un paquet transmis suivant le mode bande de base ont tous comme numéro de voie en écriture le numéro de voie de destination du paquet. Le numéro de voie en écriture du premier octet utile d'un paquet transmis suivant le mode large bande est égal au numéro de voie de destination du paquet, le numéro de voie en écriture des octets utiles suivants étant obtenu en ajoutant au numéro de voie de destination du paquet une valeur égale au rang occupé par ce octet utile à l'intérieur du paquet. The write frame number being thus determined, the write channel number of the useful bytes constituting a packet is simply determined from the destination channel number of the packet contained in the first byte of a packet. The useful bytes of a packet transmitted in baseband mode all have the destination channel number of the packet as the write channel number. The write channel number of the first useful byte of a packet transmitted in broadband mode is equal to the destination channel number of the packet, the write channel number of the following useful bytes being obtained by adding to the channel number of packet destination a value equal to the rank occupied by this useful byte inside the packet.
Le circuit 10 de commande de décalage en écriture de la mémoire tampon 9 est commandé par un signal d'horloge distante récupéré notamment sur la liaison 8 en mode paquets. The circuit 10 for controlling the write offset of the buffer memory 9 is controlled by a remote clock signal recovered in particular on the link 8 in packet mode.
Le circuit 11 de commande de décalage en lecture de la mémoire tampon 9, et les circuits 13 et 14 d'adressage en lecture et en écriture de la mémoire 12 sont commandés par un séquenceur 15 fournissant divers signaux d'horloge générés localement et destinés à assurer le bon déroulement des opérations de traitement des paquets par l'interface 7. The circuit 11 for controlling the read shift of the buffer memory 9, and the circuits 13 and 14 for addressing the read and write of the memory 12 are controlled by a sequencer 15 supplying various locally generated clock signals intended for ensure the smooth running of packet processing operations via interface 7.
Les informations utiles à l'élaboration de l'adresse d'écriture de la mémoire 12, notamment le mode de transmission (bande de base ou large bande), sont fournies par un microprocesseur 16. Ce microprocesseur 16 communique, par l'intermédiaire du réseau 1 avec le microprocesseur 6 assurant le passage inverse du mode MIC au mode paquets, en raison de la nécessaire coordination qui doit s'établir entre ces deux opérations inverses. The information useful for developing the write address of the memory 12, in particular the transmission mode (baseband or broadband), is provided by a microprocessor 16. This microprocessor 16 communicates, via the network 1 with the microprocessor 6 ensuring the reverse transition from the MIC mode to the packet mode, due to the necessary coordination which must be established between these two reverse operations.
Sur la figure 2, on a représenté la mémoire tampon 9 et ses circuits
de commande de décalage en lecture et en écriture. Dans le cas où la
transmission des paquets sur la liaison 8 se fait suivant le mode série un
registre série-parallèle 20 est prévu en amont de la mémoire tampon 9.In FIG. 2, the buffer memory 9 and its circuits are shown.
of read and write shift commands. In case the
transmission of packets on link 8 is done in serial mode one
serial-parallel register 20 is provided upstream of the buffer memory 9.
Ce registre 20 est muni d'une entrée de données série reliée à la
liaison 8, et d'une entrée d'horloge qui reçoit un signal d'horloge H de fréquence égale à la fréquence de transmission des éléments binaires sur la liaison 3, récupéré sur une liaison annexe à la liaison 8 pour le cas où la transmission sur la liaison 8 se fait suivant le mode horloge séparée, ou reconstitué à partir des données reçues sur la liaison 3, gracie à un circuit 21 de reconstitution d'horloge, pour le cas contraire. Les sorties du registre 20 sont reliées aux entrées de données de la mémoire tampon 9.This register 20 is provided with a serial data input connected to the
link 8, and a clock input which receives a clock signal H of frequency equal to the transmission frequency of the binary elements on the link 3, recovered on a link annex to the link 8 for the case where the transmission on the link 8 is done according to the separate clock mode, or reconstructed from the data received on the link 3, thanks to a clock reconstruction circuit 21, for the opposite case. The outputs of register 20 are connected to the data inputs of buffer memory 9.
L'entrée SI de commande de décalage en écriture de la mémoire tampon 9 est reliée à la sortie d'un circuit 10 de commande de décalage en écriture, dans la mémoire tampon 9, des octets obtenus en sortie du registre série-parallèle 20. Ce circuit 10 est constitué par un compteur modulo 8, dont l'entrée d'horloge est reliée à la sortie du circuit 21 de reconstitution d'horloge, et dont la sortie de retenue R (fournissant un signal CBF) est reliée à l'entrée SI de commande de décalage en écriture de la mémoire tampon 9. The input SI for writing offset control of the buffer memory 9 is connected to the output of a circuit 10 for writing offset control, in the buffer memory 9, of the bytes obtained at the output of the serial-parallel register 20. This circuit 10 is constituted by a modulo counter 8, the clock input of which is connected to the output of the clock reconstruction circuit 21, and the hold output of which R (providing a CBF signal) is connected to the input SI of write offset command of the buffer memory 9.
L'entrée SO de commande de décalage en lecture de la mémoire tampon 9 est reliée à la sortie d'un circuit 11 de commande de décalage en lecture de la mémoire tampon 9. The input SO for read shift control of the buffer memory 9 is connected to the output of a circuit 11 for read shift control of the buffer memory 9.
Ce circuit 11 comporte une mémoire tampon 25 munie d'entrées de données reliées aux sorties d'un compteur 26 muni lui-même d'une entrée d'horloge reliée à la sortie de retenue Et du compteur 10 et d'une entrée
EN d'autorisation de comptage reliée à la sortie d'un détecteur d'enveloppe 27. Le détecteur d'enveloppe 27 a son entrée reliée à la liaison 8 et a pour but de faire une distinction entre la présence et l'absence de modulation sur la liaison 8, c'est-à-dire entre la présence et l'absence d'un paquet sur cette liaison 8.This circuit 11 includes a buffer memory 25 provided with data inputs connected to the outputs of a counter 26 itself provided with a clock input connected to the holding output And of the counter 10 and of an input
EN for counting authorization linked to the output of an envelope detector 27. The envelope detector 27 has its input connected to link 8 and is intended to make a distinction between the presence and absence of modulation on link 8, that is to say between the presence and absence of a packet on this link 8.
La mémoire tampon 25 a son entrée SI de commande de décalage en écriture reliée à la sortie du détecteur d'enveloppe 27. The buffer memory 25 has its write offset command input SI connected to the output of the envelope detector 27.
L'entrée SO de commande de décalage en lecture de la mémoire tampon 25 est reliée à la sortie d'une bascule 28 du type D. Cette bascule 28 a son entrée D reliée à la sortie d'une porte "Er' 29 munie de deux entrées reliées respectivement aux sorties OR d'indication de données prêtes des mémoires tampons 9 et 25, ces deux sorties fournissant respectivement des signaux ORO et ORP. L'entrée d'horloge de la bascule 28 reçoit un signal d'horloge t0 fourni par le séquenceur 15. Une des entrées de forçage P de la bascule 28 reçoit un signal d'horloge tl fourni également par le séquenceur 15. L'allure de ces signaux d'horloge sera décrite en même temps que le fonctionnement du circuit représenté à la figure 2. The input SO for read shift control of the buffer memory 25 is connected to the output of a flip-flop 28 of type D. This flip-flop 28 has its input D connected to the output of a gate "Er '29 provided with two inputs connected respectively to the outputs OR for indicating ready data of the buffers 9 and 25, these two outputs respectively supplying ORO and ORP signals The clock input of flip-flop 28 receives a clock signal t0 supplied by the sequencer 15. One of the forcing inputs P of the flip-flop 28 receives a clock signal tl also supplied by the sequencer 15. The appearance of these clock signals will be described at the same time as the operation of the circuit shown in the figure 2.
Le circuit 11 de commande de décalage en lecture des octets dans la mémoire tampon 9 comporte également une porte "ET" 31 munie d'une première entrée qui reçoit un signal d'horloge H2 fourni par le séquenceur 15, de fréquence égale à la fréquence de transmission des éléments binaires sur une liaison MIC (soit 2,048 MHz). The circuit 11 for shifting control in reading bytes in the buffer memory 9 also includes an "AND" gate 31 provided with a first input which receives a clock signal H2 supplied by the sequencer 15, of frequency equal to the frequency transmission of binary elements on a MIC link (i.e. 2.048 MHz).
La porte "ET" 31 est munie d'une deuxième entrée reliée à la sortie d'une bascule 32 du type D munie elle-même d'une entrée D reliée à la sortie de la porte "ET" 29 et d'une entrée d'horloge qui reçoit le signal d'horloge t0. The "AND" gate 31 is provided with a second input connected to the output of a flip-flop 32 of the D type itself provided with an D input connected to the output of the "AND" gate 29 and an input clock which receives the clock signal t0.
La porte "ET" 31 est munie d'une troisième entre reliée à la sortie (fournissant un signal DOC) d'une mémoire morte 33 munie elle-même de premières entrées d'adresse reliées aux sorties de la mémoire tampon 25, d'une seconde entrée d'adresse qui reçoit le signal d'horloge H2, et d'une troisième et d'une quatrième entrées d'adresse qui reçoivent respectivement des signaux d'horloge Bg et B1 également fournis par le séquenceur 15. The "AND" gate 31 is provided with a third input connected to the output (supplying a DOC signal) of a read-only memory 33 itself provided with first address inputs connected to the outputs of the buffer memory 25, a second address input which receives the clock signal H2, and a third and a fourth address inputs which respectively receive clock signals Bg and B1 also supplied by the sequencer 15.
Un registre 34, muni d'entrées de données reliées aux sorties de la mémoire tampon 9, et d'une entrée d'horloge qui reçoit le signal d'horloge tos est enfin prévu en sortie de la mémoire tampon 9. A register 34, provided with data inputs connected to the outputs of the buffer memory 9, and a clock input which receives the clock signal tos is finally provided at the output of the buffer memory 9.
On décrit maintenant le fonctionnement du circuit représenté à la figure 2 en relation avec le diagramme des temps représenté à la figure 4. We will now describe the operation of the circuit shown in Figure 2 in relation to the time diagram shown in Figure 4.
L'interface conforme à l'invention est conSue pour traiter chaque paquet reçu pendant une durée maximum égale au temps d'émission d'un octet sur la liaison MIC (soit 3,9pus), c'est-à-dire pendant huit périodes consécutives de 488 ns, Sg à S71 du signal d'horloge H2 représenté sur la figure 4. The interface according to the invention is designed to process each packet received for a maximum duration equal to the time to send a byte on the MIC link (i.e. 3.9pus), that is to say for eight periods of 488 ns, Sg to S71 of the clock signal H2 represented in FIG. 4.
Lorsqu'un paquet arrive sur la liaison 8 à l'entrée de l'interface, ce paquet est découpé en octets grâce au registre série-parallèle 20. Ces octets sont ensuite stockés dans la mémoire tampon 9, à un rythme égal au rythme de réception des octets sur la liaison 8, grâce au signal CBF de commande de décalage en écriture de la mémoire tampon 9. When a packet arrives on link 8 at the input of the interface, this packet is divided into bytes thanks to the serial-parallel register 20. These bytes are then stored in the buffer memory 9, at a rate equal to the rate of reception of the bytes on the link 8, thanks to the signal CBF for the write offset command from the buffer memory 9.
Pendant que les octets d'un même paquet sont ainsi stockés à des emplacements successifs de la mémoire tampon 9, le compteur 26 compte le nombre d'octets contenus dans ce paquet et lorsque le dernier octet a été reçu, c'est-à-dire lorsque le détecteur d'enveloppe ne détecte plus aucune modulation, le nombre ainsi obtenu est stocké dans la mémoire tampon 25. While the bytes of the same packet are thus stored in successive locations of the buffer memory 9, the counter 26 counts the number of bytes contained in this packet and when the last byte has been received, that is to say say when the envelope detector no longer detects any modulation, the number thus obtained is stored in the buffer memory 25.
Les nombres d'octets contenus dans les paquets reçus successivement sur la liaison 8 sont stockés à des emplacements successifs de la mémoire tampon 25, grSce à la commande de décalage en écriture de la mémoire tampon 25 au moyen du signal de sortie du détecteur d'enve= loppe 27. The numbers of bytes contained in the packets received successively on the link 8 are stored in successive locations of the buffer memory 25, by virtue of the command for write offset of the buffer memory 25 by means of the output signal of the enve = loppe 27.
Le rythme de transmission des éléments binaires sur une liaison paquets (32 MHz) étant très supérieur au rythme de transmission des éléments binaires sur une liaison MIC (2 MHz) un paquet au moins peut ainsi être inscrit dans la mémoire tampon 9 pendant Jne période de 3,9 s fixée pour le traitement d'un paquet. Pendant une période de 3,9 de suivante, ce paquet est iu le la maniere suivante. The rate of transmission of the binary elements on a packet link (32 MHz) being much higher than the rate of transmission of the binary elements on a MIC link (2 MHz) at least one packet can thus be written in the buffer memory 9 during a period of 3.9 s set for processing a package. For a period of 3.9 following, this pack is played the following way.
Chacune des périodes SO à S7 de 488 ns (avec i variable de O à -/3 représentées sur la figure 3, est divisée en deux sous-périodes référencées
Tj (avec i variable de 0 à 53 et on appelle ti (avec i égal 0 ou 1) un signal
ième logique présentant une impulsion seulement lors de la i de ces sous périodes.Each of the periods SO to S7 of 488 ns (with i variable from O to - / 3 represented in FIG. 3, is divided into two sub-periods referenced
Tj (with i variable from 0 to 53 and we call ti (with i equal 0 or 1) a signal
i th logic presenting an impulse only during the i of these sub-periods.
Au début de chaque période de 3,9 us, si les sorties d'indication de données prêtés des mémoires tampon 9 et 25 indiquent que des données sont à lire dans ces mémoires, une commande de décalage en lecture est transmise aux mémoires tampons 9 et 25 lors de la période T0 Un nombre d'octets est alors lu dans la mémoire tampon 25 et ce nombre sert à adresser la mémoire morte 33. At the start of each 3.9 us period, if the loaned data indication outputs of the buffers 9 and 25 indicate that data is to be read from these memories, a read shift command is transmitted to the buffers 9 and 25 during the period T0 A number of bytes is then read in the buffer memory 25 and this number is used to address the read only memory 33.
Des données sont également lues dans la mémoire tampon 9, mais, en raison de la présence de la porte logique 31, ces données ne sont lues que lorsque le signal DOC de sortie de la mémoire morte 33 le permet. Data is also read in the buffer memory 9, but, due to the presence of the logic gate 31, this data is only read when the output signal DOC from the read-only memory 33 allows it.
Les octets contenus dans la mémoire tampon 9 sont lus au rythme du signal d'horloge H2, c'est-à-dire lors de chaque période S, c'est-à-dire encore toutes les 488 ns.The bytes contained in the buffer memory 9 are read at the rate of the clock signal H2, that is to say during each period S, that is to say again every 488 ns.
Le nombre d'octets du paquet, lu dans la mémoire tampon 25, sert à adresser la mémoire morte 33, en combinaison avec les signaux H2, Bo et
B1. Cette mémoire morte contient une loi de correspondance entre le nombre d'octets contenus dans un paquet, et la période de l'horloge H2 où se produit la lecture âu dernier octet de ce paquet dans la mémoire tampon 9. Les signaux B0 et B1 fournissent les références de temps supplémentaires permettant d'établir cette correspondance. Le signal Bo a une période double de celle du signal H et le signal B1 une période double de celle du signal Bg.The number of bytes in the packet, read in the buffer memory 25, is used to address the read-only memory 33, in combination with the signals H2, Bo and
B1. This read-only memory contains a law of correspondence between the number of bytes contained in a packet, and the period of the clock H2 when the last byte of this packet is read in the buffer memory 9. The signals B0 and B1 provide overtime references to establish this correspondence. The signal Bo has a period double that of the signal H and the signal B1 a period double that of the signal Bg.
Ainsi un octet est obtenu en sortie de la mémoire tampon 9 lors de chaque période S, et ceci jusqu'au dernier octet du paquet. Par exemple, si un paquet contient cinq octets, le premier octet est obtenu en sortie de la mémoire tampon 9 au cours de la période S0, comme cela est représenté er sur la figure 4 au moyen de l'inscription L 1 OC dans la colonne So, le deuxième au cours de la période S1 (inscription L 2e OC dans la colonne e le le troisième au cours de la période S2 (inscription L 3e OC dans la colonne S2), le quatrième au cours de la période S3 (inscription L 4e OC dans la colonne 53) et le cinquième au cours de la période Sl; (inscription L 5e OC dans la colonne S4). Thus a byte is obtained at the output of the buffer memory 9 during each period S, and this until the last byte of the packet. For example, if a packet contains five bytes, the first byte is obtained at the output of the buffer memory 9 during the period S0, as shown in FIG. 4 by means of the entry L 1 OC in the column So, the second during period S1 (entry L 2e OC in column e the third during period S2 (entry L 3rd OC in column S2), the fourth during period S3 (entry L 4th OC in column 53) and the fifth in period S1; (entry L 5th OC in column S4).
On remarquera également que le premier octet du paquet indiquant le numéro VL de voie de destination du paquet se trouve mémorisé dans le registre 34 pendant toute la durée de traitement du paquet. It will also be noted that the first byte of the packet indicating the destination channel number VL of the packet is stored in the register 34 during the entire processing time of the packet.
La mémoire tampon 9 et ses circuits de commande de décalage en écriture et en lecture permettent d'absorber les variations de débit sur la liaison en mode paquets. The buffer memory 9 and its write and read shift control circuits make it possible to absorb the rate variations on the link in packet mode.
Sur la figure 3, on a représenté la mémoire d'échantillons 12 apte à stocker les octets OCT obtenus en sortie de la mémoire tampon 9,
et ses circuits d'adressage en lecture 13 et en écriture 14.FIG. 3 shows the sample memory 12 capable of storing the OCT bytes obtained at the output of the buffer memory 9,
and its read 13 and write 14 addressing circuits.
Le circuit d'adressage en lecture 13 est constitué par un compteur
modulo 256 (ou plus généralement modulo 32 n) incrémenté par un signal d'horloge h de fréquence égale à la fréquence d'émission des échantillons sur la liaison MIC (soit 256 kHz) fourni par le séquenceur 15.The read addressing circuit 13 consists of a counter
modulo 256 (or more generally modulo 32 n) incremented by a clock signal h of frequency equal to the frequency of transmission of the samples on the MIC link (i.e. 256 kHz) supplied by the sequencer 15.
Le circuit d'adressage en écriture 14 comporte une mémoire vive 36, dite mémoire de connexion, munie d'entrées de données reliées aux sorties du microprocesseur 16, d'entrées d'adresse reliées aux sorties du registre 34, et d'une entrée de commande de lecture-écriture qui reçoit un signal de commande C1 fourni par le séquenceur 15 (visible sur la figure 2) et que l'on décrira ultérieurement Les sorties de la mémoire 36, fournissant des informations dites de connexion, sont reliées aux entrées d'un registre 37 dont les sorties fournissent elles-mêmes un premier signal CBB indiquant le mode de transmission (bande de base cu large bande) du paquet ayant un numéro de voie de destination égal au numéro de voie appliqué sur les entrées d'adresse de cette mémoire, et un deuxième et un troisième signal, respectivement intitulés VP et VD. Ces deux derniers signaux servent à identifier respectivement le premier, et le dernier paquet d'un groupement large bande. L'entrée d'horloge du registre 37 reçoit un signal de commande C2 fourni par le séquenceur 15. The write addressing circuit 14 comprises a random access memory 36, called connection memory, provided with data inputs connected to the outputs of the microprocessor 16, address inputs connected to the outputs of the register 34, and an input of read-write command which receives a command signal C1 supplied by the sequencer 15 (visible in FIG. 2) and which will be described later The outputs of memory 36, providing so-called connection information, are connected to the inputs a register 37 whose outputs themselves supply a first CBB signal indicating the transmission mode (baseband or broadband) of the packet having a destination channel number equal to the channel number applied to the address inputs of this memory, and a second and a third signal, respectively entitled VP and VD. These last two signals are used to identify the first and the last packet of a broadband grouping, respectively. The clock input of register 37 receives a control signal C2 supplied by the sequencer 15.
Le circuit d'adressage en écriture 14 comporte également une mémoire vive 38, dite mémoire de numéro de voie principale associé, munie d'entrées de données reliées aux sorties, fournissant un signal
NVPA, d'un multiplexeur 39 muni lui-même de premieres entrées de données qui reçoivent en permanence la valeur 0, de secondes entrées de données reliées aux sorties, fournissant un signal NVPA, d'un multiplexeur 40, et d'une entrée de commande qui reçoit un signal de commande C:3 fourni par le séquenceur 15.Le multiplexeur 39 est muni lui-même de premières entrées de données reliées aux sorties du registre 34 (visible sur la figure 2), de secondes entrées de données reliées aux sorties d'un registre 41, et d'une entrée de commande qui reçoit le signal VP de sortie de la mémoire vive 36. L'entrée de sélection de lecture écriture de la mémoire vive 38 reçoit un signal de commande C4 fourni par le séquenceur 15. Les entrées d'adresse de la mémoire vive 38 sont reliées aux sorties d'un multiplexeur 42 muni de premières entrées de données.The write addressing circuit 14 also includes a random access memory 38, called the associated main channel number memory, provided with data inputs connected to the outputs, providing a signal
NVPA, a multiplexer 39 itself provided with first data inputs which permanently receive the value 0, second data inputs connected to the outputs, supplying an NVPA signal, a multiplexer 40, and an input of control which receives a control signal C: 3 supplied by the sequencer 15. The multiplexer 39 is itself provided with first data inputs connected to the outputs of the register 34 (visible in FIG. 2), second data inputs connected to the outputs of a register 41, and of a control input which receives the output signal VP from the RAM 36. The read write write selection input from the RAM 38 receives a control signal C4 supplied by the sequencer 15. The address inputs of the random access memory 38 are connected to the outputs of a multiplexer 42 provided with first data inputs.
reliées aux sorties du registre 34 (visible sur la figure 1) de secondes entrées de données, et d'une entrée de commande qui reçoit un signal de commande C5 fourni par le séquenceur 15.connected to the outputs of register 34 (visible in FIG. 1) of second data inputs, and of a control input which receives a control signal C5 supplied by the sequencer 15.
Les entrées de données du registre 41 sont reliées aux sorties de la mémoire vive 38 et son entrée d'horloge reçoit un signal de commande C6 fourni par le séquenceur 15. Un comparateur 41' est connecté en sortie du registre 41. Ce comparateur est destiné à comparer la valeur présente sur les sorties du registre 41 avec la valeur zéro, et il fournit un signal d'alarme AL au microprocesseur 16. The data inputs of register 41 are connected to the outputs of RAM 38 and its clock input receives a control signal C6 supplied by the sequencer 15. A comparator 41 'is connected at the output of register 41. This comparator is intended to compare the value present on the outputs of register 41 with the value zero, and it supplies an alarm signal AL to the microprocessor 16.
Le circuit d'adressage en écriture 14 comporte également une mémoire morte 43, dite mémoire de calcul de numéro de trame en écriture, munie de premières entrées d'adresse reliées aux sorties de poids fort du compteur d'adressage-lecture 13 correspondant au numéro de trame en lecture NTRL de la mémoire d'échantillons, de secondes entrées d'adresse qui reçoivent les signaux CBB, VP et VD, de troisièmes entrées d'adresse qui reçoivent les signaux d'horloge H2, Bo et B1, et de quatrièmes entrées d'adresse. Les sorties de la mémoire morte 43 sont connectées aux entrées d'un registre 43' muni d'une entrée d'horloge qui reçoit un signal de commande Cg fourni par le séquenceur 15 et de sorties qui fournissent un signal CATS. The write addressing circuit 14 also includes a read only memory 43, called write frame number calculation memory, provided with first address inputs connected to the most significant outputs of the address-read counter 13 corresponding to the number NTRL read frame from sample memory, second address inputs that receive signals CBB, VP, and VD, third address inputs that receive clock signals H2, Bo, and B1, and fourth address entries. The outputs of the read only memory 43 are connected to the inputs of a register 43 ′ provided with a clock input which receives a control signal Cg supplied by the sequencer 15 and outputs which supply a CATS signal.
Le circuit d'adressage en écriture 14 comporte également une mémoire morte 44, dite mémoire de calcul de numéro de voie en écriture, munie de premières entrées d'adresse reliées aux sorties du registre 34, (visible sur la figure 2) de secondes entrées d'adresse reliées aux sorties du registre 41, de troisièmes entrées d'adresse qui reçoivent les signaux CBB,
VP et VD et de quatrièmes entrées d'adresse qui reçoivent les signaux d'horloge H2, Bo et 81. Les sorties de la mémoire morte 44 sont reliées aux entrées d'un registre 44' muni d'une entrée d'horloge qui reçoit un signal de commande C10 fourni par le séquenceur 15 et de sorties qui fournissent un signal AEC.Les sorties du registre 44' sont reliées aux secondes entrées de données du multiplexeur 42 d'adressage de la mémoire 38 de numéro de voie principale associée.The write addressing circuit 14 also includes a read-only memory 44, called write channel number calculation memory, provided with first address inputs connected to the outputs of the register 34, (visible in FIG. 2) of second inputs address linked to the outputs of register 41, third address inputs which receive the CBB signals,
VP and VD and fourth address inputs which receive the clock signals H2, Bo and 81. The outputs of the read-only memory 44 are connected to the inputs of a register 44 'provided with a clock input which receives a control signal C10 supplied by the sequencer 15 and outputs which supply an AEC signal. The outputs of the register 44 ′ are connected to the second data inputs of the addressing multiplexer 42 of the memory 38 of associated main channel number.
Le circuit d'adressage en écriture 14 comporte également une mémoire vive 45, dite mémoire de numéro de trame d'écriture du prochain paquet, munie d'entrées de données reliées aux sorties du registre 43' et d'entrées d'adresse reliées aux sorties d'un multiplexeur 4Ó muni lui-même de premières entrées de données reliées aux sorties du registre 34 (visible sur la figure 1) et de secondes entrées de données reliées aux sorties du registre 44'. L'entrée de commande du multiplexeur 46 et rentrée de commande de lec.ture-écriture de la mémoire 45 reçoivent un signal de commande C7 fourni par le séquenceur 15.Les sorties de la mémoire 45 sont reliées aux entrées d'un registre 45' muni d'une entrée d'horloge qui reçoit un signal de commande C3 fourni par le séquenceur et de sorties qui fournissent un signal CAT. Les serties du registre 45' sont reliées aux quatrièmes entrées d'adresse de la mémoire morte 43s
Un multiplexeur 47 est prévu pour l'adressage de la mémoire d'échantillons 12.Ce multiplexeur 47 est muni de premières entrées de données reliées aux sorties du compteur 13, de secondes entrées de données reliées aux sorties juxtaposées des registres 43' et 44' (le registre 43' fournissant les données de poids fort), et d'une entrée de commande qui reçoit comme l'entrée de commande de lecture écriture de la mémoire d'échantillons 10, un signal de commande C 1 fourni par le séquenceur 13.The write addressing circuit 14 also includes a random access memory 45, called the next packet write frame number memory, provided with data inputs connected to the outputs of the register 43 ′ and address inputs connected to the outputs of a multiplexer 4Ó itself provided with first data inputs connected to the outputs of the register 34 (visible in FIG. 1) and second data inputs connected to the outputs of the register 44 '. The control input of the multiplexer 46 and the read-write control input of the memory 45 receive a control signal C7 supplied by the sequencer 15. The outputs of the memory 45 are connected to the inputs of a register 45 ' provided with a clock input which receives a C3 control signal supplied by the sequencer and outputs which supply a CAT signal. The settings of register 45 'are connected to the fourth address entries of the read only memory 43s
A multiplexer 47 is provided for addressing the sample memory 12. This multiplexer 47 is provided with first data inputs connected to the outputs of the counter 13, second data inputs connected to the juxtaposed outputs of the registers 43 'and 44' (the register 43 ′ providing the most significant data), and a control input which receives, like the read write control input from the sample memory 10, a control signal C 1 supplied by the sequencer 13 .
Un registre parallele-sérle 48 est également prévu en sortie de la mémoire d'échantillons 12. L'entrée d'horloge de ce registre reçoit le signal d'horloge h et sa sortie série est reliée a' la liaison 3 en mode MIC. A parallel-serial register 48 is also provided at the output of the sample memory 12. The clock input of this register receives the clock signal h and its serial output is connected to the link 3 in MIC mode.
On décrit maintenant le fonctionnement du circuit représenté å la figure 3, en relation avec le diagramme des temps représente à la figure 4 et avec l'organigramme représenté à la figure 5. On fixe toujours la durée maximum de traitement dite paquet à 3,9 ps et on s'intéresse au déroule ment des opérations entre 7es périodes SQ et S7 ou encore T0 a TjL5
Le signal C11 de selecaiion de lecture écriture de la mémoire d'échantillons est tel que cette mémoire est lue cycliquement lors de chaque période Tg. Ceci est représenté sur le diagramme des temps par le symbole L placé en regard de la période Tg sur la ligne intitulée C11. Un échantillon est ainsi disponible sur la liaison 3 en mode MlC toutes les 3,9 us, ce qui correspond bien au débit d'une liaison MIC.We now describe the operation of the circuit shown in Figure 3, in relation to the time diagram shown in Figure 4 and with the flowchart shown in Figure 5. We always set the maximum processing time said packet to 3.9 ps and we are interested in the sequence of operations between 7th periods SQ and S7 or T0 to TjL5
The signal C11 for selecaiion of reading and writing of the sample memory is such that this memory is read cyclically during each period Tg. This is represented on the time diagram by the symbol L placed opposite the period Tg on the line titled C11. A sample is thus available on link 3 in MlC mode every 3.9 us, which corresponds to the bit rate of a MIC link.
Il suffit par ailleurs de lire ces échantillons de manière cyclique, au moyen du compteur 13, car le circuit d'adressage en écriture 14 permet d'écrire préalablement ces échantillons à une adresse correspondant aux numéros de voie et de trame qu'ils occuperont réellement sur la liaison en mode MIC. It is also sufficient to read these samples cyclically, by means of the counter 13, because the write addressing circuit 14 makes it possible to write these samples beforehand to an address corresponding to the channel and frame numbers that they will actually occupy. on the link in MIC mode.
L'écriture de la mémoire d'échantillons 12 se produit, comme cela a été représenté sur le diagramme des temps au moyen d'un symbole L sur la ligne C11, lors des périodes T2, T4, T6 et T3, les adresses d'écriture (numéro de voie d'écriture AEC et numéro de trame d'écriture CATS) étant préalablement calculées pour le premier, le deuxième, le troisième et le quatrième octets utiles respectivement lors des périodes T1, T3, T5 et T7 (comme représenté également sur le diagramme des temps). Ce calcul des adresses d'écriture se fait de la façon suivante. The writing of the sample memory 12 occurs, as has been represented on the time diagram by means of a symbol L on the line C11, during the periods T2, T4, T6 and T3, the addresses of write (AEC write channel number and CATS write frame number) being previously calculated for the first, second, third and fourth useful bytes respectively during periods T1, T3, T5 and T7 (as also shown on the time diagram). This calculation of write addresses is done as follows.
La mémoire de connexion 36 est adressée en lecture au temps T0 (comme représenté sur la ligne C1 du diagramme des temps), avec le contenu du registre 34, c'est-à dire avec le premier octet du paquet, correspondant à son numéro de voie de destination sur la liaison MIC. Les données lues dans la mémoire de connexion 36 sont stockées dans le registre 37 au cours de la période ToX comme cela est représenté sur le diagramme des temps à la ligne C2. Elles restent disponibles dans ce registre pendant toute la durée de traitement du paquet. L'information
CBB fournie par le registre 37 indique le mode de transmission du paquet traité (bande de base ou large bande).The connection memory 36 is read in at time T0 (as shown in line C1 of the time diagram), with the content of register 34, that is to say with the first byte of the packet, corresponding to its number destination channel on the MIC link. The data read in the connection memory 36 are stored in the register 37 during the period ToX as shown in the time diagram on line C2. They remain available in this register for the entire processing time of the package. Information
CBB provided by register 37 indicates the mode of transmission of the packet processed (baseband or broadband).
On considère tout d'abord le cas où le paquet traité est transmis suivant le mode large bande (LB), et on considère plus particulièrement le cas où le paquet traité est le premier paquet d'un groupement large bande, (ceci étant indiqué par le signal VP). We first consider the case where the packet processed is transmitted in broadband mode (LB), and we more particularly consider the case where the packet processed is the first packet in a broadband grouping, (this being indicated by signal VP).
Pour ce premier paquet, on fixe le numéro de trame en écriture égal au numéro de trame en lecture utilisé au temps Tg de la période de 3,9 us considérée, augmenté de deux trames. Cet écart ménagé entre les trames traitées respectivement en lecture et en écriture permet d'éviter de compenser les variations de durée de traversée des paquets dans le réseau. For this first packet, the frame number in writing is fixed equal to the frame number in reading used at time Tg of the period of 3.9 us considered, increased by two frames. This difference made between the frames processed respectively in read and write makes it possible to avoid compensating for the variations in duration of packet crossing in the network.
Ce numéro de trame est tourni par la mémoire morte 43, qui repète ce calcul identiquement aux temps T1, T3, T5 et T7, puisque les octets d'un paquet transmis suivant le mode large bande doivent être émis sur
une même trame.This frame number is rotated by the read-only memory 43, which repeats this calculation identically at times T1, T3, T5 and T7, since the bytes of a packet transmitted in broadband mode must be transmitted on
the same frame.
Quant aux numéros de voie d'écriture des différents octets de ce
paquet, ils sont calculés aux temps T1, Tg T5 et T7 par la mémoire morte
44 de la façon suivante.As for the write channel numbers of the different bytes of this
packet, they are calculated at times T1, Tg T5 and T7 by the read-only memory
44 as follows.
Le numéro de voie d'écriture du premier octet utile du paquet est égal au numéro de voie de destination VL contenu dans le premier octet. The write channel number of the first useful byte of the packet is equal to the destination channel number VL contained in the first byte.
Les numéros de voie d'écriture des deuxième, troisième et quatrième
octets utiles sont égaux au numéro de voie de destination VL augmenté respectivement des valeurs un, deux et trois.The second, third and fourth write channel numbers
useful bytes are equal to the destination VL channel number increased by the values one, two and three respectively.
Après avoir procédé au calcul de l'adresse d'écriture, dans la
mémoire d'échantillons, des octets constituant le paquet traité, à savoir ici le premier paquet d'un groupement large bande, les mémoires mortes 43 et 44 procèdent au calcul du numéro de trame d'écriture, dans la mémoire d'échantillons, du deuxième paquet attendu, et du numéro de voie d'écriture, dans cette même mémoire, du premier octet utile constituant ce deuxième paquet, c'est-a-dire du numéro de voie de destination de ce deuxième paquet.After calculating the write address, in the
sample memory, bytes constituting the packet processed, namely here the first packet of a broadband grouping, the read only memories 43 and 44 calculate the write frame number, in the sample memory, of the second packet expected, and the write channel number, in this same memory, of the first useful byte constituting this second packet, that is to say of the destination channel number of this second packet.
Le calcul de numéro de trame d'écriture du prochain paquet à la fin du traitement du paquet actuel, qui se limite dans notre hypothèse à une mémorisation du numéro de trame d'écriture du premier paquet, mais qui dans tous les cas nécessite au moins une telle mémorisation, est neceb saire si I'on veut effectuer une inscription du prochain paquet à une adresse de trame correcte. Eta effet, si un paquet contient des infor mations concernant l'adresse de voie d'écriture de ses différents octets9 il ne contient par contre aucune information concernant leur adresse de trame d'écriture. La mémorisation du numéro de trame d'écriture du paquet actuel se fait dans la mémoire vive 45. The calculation of the write frame number of the next packet at the end of the processing of the current packet, which is limited in our hypothesis to memorizing the write frame number of the first packet, but which in all cases requires at least such storage is necessary if one wishes to register the next packet at a correct frame address. Indeed, if a packet contains information concerning the write channel address of its different bytes9 it does not, however, contain any information concerning their write frame address. The writing frame number of the current packet is memorized in the random access memory 45.
Cette mémoire 45 est donc écrite en fin de traitement d'un paquet par exemple au temps T12 comme cela a été représenté sur la ligne C7 de la figure 4, à une adresse correspondant au numéro de voie de destination du prochain paquet, avec les données fournies par la mémoire morte Q3 à cet instant, et lue, au début du traitement d'un paquet, par exemple au temps Tg, à l'adresse correspondant au numéro de voie de destination du paquet traité. This memory 45 is therefore written at the end of processing a packet for example at time T12 as shown on line C7 in FIG. 4, at an address corresponding to the destination channel number of the next packet, with the data supplied by the read-only memory Q3 at this instant, and read, at the start of the processing of a packet, for example at time Tg, at the address corresponding to the destination channel number of the packet processed.
Le calcul du numéro de voie de destination- du prochain paquet, c'est-à-dire du numéro de voie d'écriture du premier octet utile du prochain paquet est donc nécessaire pour le stockage dans la mémoire 45 du numéro de trame d'écriture du prochain paquet. Mais ce calcul est également utile pour d'autres raisons. Il est nécessaire, pour les paquets transmis suivant le mode large bande, de vérifier la bonne succession des paquets des différents groupements large bande se rapportant à une même communication. I1 se pourrait en effet qu'un paquet se perde, auquel cas tous les calculs de numéros de voie et de trame d'écriture se trouveraient faussés. C'est pourquoi on décide d'émettre un signal d'alarme à destination du microprocesseur 16, dans le cas où des paquets transmis suivant le mode large bande ne se succèdent pas dans le bon ordre. The calculation of the destination channel number of the next packet, that is to say of the write channel number of the first useful byte of the next packet is therefore necessary for the storage in memory 45 of the frame number of writing the next package. But this calculation is also useful for other reasons. It is necessary, for packets transmitted in broadband mode, to check the correct succession of packets from different broadband groupings relating to the same communication. It could indeed be that a packet is lost, in which case all the calculations of channel numbers and write frame would be distorted. This is why it is decided to send an alarm signal to the microprocessor 16, in the case where packets transmitted in broadband mode do not follow one another in the correct order.
Une première étape dans la vérification de la bonne succession des paquets consiste, à la fin du traitement du paquet actuel, à faire un calcul préalable du numéro de voie de destination du premier octet utile du prochain paquet, et à affecter à ce numéro de voie une valeur prédéterminée, différente des valeurs affectées à tous les autres numéros de voies possibles. A first step in verifying the correct succession of packets consists, at the end of the processing of the current packet, in making a preliminary calculation of the destination channel number of the first useful byte of the next packet, and of assigning to this channel number a predetermined value, different from the values assigned to all other possible channel numbers.
Cette première étape peut par exemple consister à écrire dans une mémoire vive, en l'occurrence la mémoire 38, à une adresse égale au numéro de voie d'écriture du premier octet utile du prochain paquet (adresse calculée par la mémoire morte 44,) une valeur prédéterminée différente des valeurs inscrites à toutes les autres adresses, ces autres adresses correspondant à tous les autres numéros de voies possibles. This first step may for example consist in writing into a random access memory, in this case memory 38, at an address equal to the write channel number of the first useful byte of the next packet (address calculated by the read-only memory 44,) a predetermined value different from the values entered at all the other addresses, these other addresses corresponding to all the other possible channel numbers.
Une deuxième étape dans la vérification de la bonne succession des paquets consiste, à l'arrivée du prochain paquet, à adresser la mémoire vive 38 avec le numéro de voie de destination VL contenu dans le premier octet de ce paquet, et à vérifier que la valeur inscrite à cette adresse est bien la valeur prédéterminée en question. Le choix de cette valeur prédéterminée a ici été fait en fonction des considérations suivantes. A second step in verifying the correct succession of packets consists, on arrival of the next packet, in addressing the RAM 38 with the destination channel number VL contained in the first byte of this packet, and in verifying that the value entered at this address is the predetermined value in question. The choice of this predetermined value has here been made according to the following considerations.
Si le paquet actuellement traité est le dernier paquet d'un groupement large bande, le calcul du numéro de voie d'écriture du premier octet utile du premier paquet du prochain groupement appartenant à la même communication ne peut plus être effectué dans la mémoire morte 44 par
simple addition d'une valeur constante au numéro de voie de destination
VL du paquet traité actuellement car un changement de groupement large
bande correspond à un changement de trame.Le numéro de voie d'écriture
du premier octet utile du premier paquet du prochain groupement etant
égal au numéro de voie de destination VL du premier paquet du groupe
ment actuel, il est intéressant de mémoriser pendant toute la durée de
traitement d'un groupement large bande, le numéro de voie de destination
VL du premier paquet de ce groupement, appelé numéro de voie principale
associée (NVPA).If the packet currently processed is the last packet of a broadband grouping, the calculation of the write channel number of the first useful byte of the first packet of the next grouping belonging to the same communication can no longer be carried out in the read-only memory 44 by
simple addition of a constant value to the destination channel number
NAV of the packet currently being processed because of a large group change
strip corresponds to a change of frame. The write channel number
of the first useful byte of the first packet of the next group being
equal to the VL destination channel number of the first packet in the group
current, it is interesting to memorize for the duration of
processing of a broadband grouping, the destination channel number
VL of the first packet in this group, called the main channel number
partner (NVPA).
Ce numéro de voie principale associée NVPA peut donc avantageu
sement constituer la valeur prédéterminée nécessaire à la vérification de
la bonne succession des paquets d'un groupement large bande. On décide
alors de transférer le numéro VL de voie de destination du premier paquet
du groupement actuel d'un paquet à l'autre de ce groupement, et ceci
jusqu'à l'arrivée du dernier paquet de ce groupement, auquel cas ce
numéro de voie de destination est transféré au premier paquet du
groupement suivant. Ceci est obtenu en memorisant le numéro de voie de destination du premier paquet du groupement actuel, å chaque transfert, à P adresse de la mémoire vive 38 correspondant au numéro de voie d'écriture du premier octet utile du prochain paquet attendu.This NVPA associated main channel number can therefore be advantageous
constitute the predetermined value necessary for the verification of
the correct succession of packets in a broadband grouping. We decide
then transfer the destination channel VL number of the first packet
of the current grouping from one packet to another of this grouping, and this
until the last packet of this group arrives, in which case
destination channel number is transferred to the first packet of the
next grouping. This is obtained by memorizing the destination channel number of the first packet of the current group, at each transfer, at the address of the random access memory 38 corresponding to the write channel number of the first useful byte of the next expected packet.
Aux autres adresscs de la mémoire 38, n peut notamment mémoriser la valeur zéro. Il est alors nécessaire de remettre à zéro lors de chaque début de traitement d'un paquet, les données stockées à l'adresse de la mémoire 38 carres;pondant as numéro de voie de destination VL du paquet traité actuellement, par exemple au temps T2 comme cela a été représenté sur la figure 4. At the other addresses of memory 38, n can in particular store the value zero. It is then necessary to reset to zero at the start of each processing of a packet, the data stored at the address of the 38-square memory; corresponding to the destination channel number VL of the packet currently being processed, for example at time T2 as shown in Figure 4.
Ceci explique irallure des signaux Cy Ce , C4, et et telle que
C6 C7 représentée sur le diagramme des temps
On remarque également que lors du traitement de chaque paquet, et dans notre hypothèse lors du traitement du premier paquet d'un groupement large bande, après que la mémoire de connexion 36 ait été lue au temps T0, cette mémoire est écrite par le microprocesseur 16, par exemple au temps T5 avec les données correspondant aux informations de connexion du prochain paquet.
This explains the appearance of signals Cy Ce, C4, and and such that
C6 C7 represented on the time diagram
We also note that during the processing of each packet, and in our hypothesis during the processing of the first packet of a broadband grouping, after the connection memory 36 has been read at time T0, this memory is written by the microprocessor 16 , for example at time T5 with the data corresponding to the connection information of the next packet.
Le traitement des paquets qui suivent le premier paquet d'un groupement large bande s'effectue de manière identique à ce qui a été décrit ci-dessus. The processing of the packets which follow the first packet of a broadband grouping is carried out in an identical manner to what has been described above.
Seule change, suivant le rang occupé par le paquet traité à l'intérieur du groupement large bande, la méthode de calcul des numéros de voie et de trame d'écriture du prochain paquet, et la nature des données stockées dans la mémoire de numéro de voie principale associée. Ces différentes méthodes sont indiquées sur l'organigramme représenté à la figure 5. The only change, depending on the rank occupied by the packet processed within the broadband grouping, is the method of calculating the channel and write frame numbers of the next packet, and the nature of the data stored in the number memory. associated main track. These different methods are indicated on the flowchart shown in Figure 5.
Si le paquet traité actuellement est le premier paquet d'un groupement large bande, le - numéro de voie d'écriture AECP du premier octet utile du prochain paquet est égal au numéro de voie de destination VL du paquet actuel, c'est-à-dire au numéro de voie contenu dans le premier octet de ce paquet, augmenté de quatre, pour tenir compte des voies occupées par les quatre octets utiles de ce paquet. Dans cette même hypothèse le numéro de trame d'écriture CATSP du prochain paquet est égal au numéro de trame d'écriture du paquet actuel, d'après la définition même du mode large bande. Le numéro de voie principale associée NVPAP du prochain paquet est, lui, constitué par le numéro de voie de destination
VL de ce premier paquet, c'est-à-dire par le contenu du premier octet- de ce paquet.If the packet currently being processed is the first packet in a broadband grouping, the - AECP write channel number of the first useful byte of the next packet is equal to the destination channel number VL of the current packet, i.e. - tell the channel number contained in the first byte of this packet, increased by four, to take into account the channels occupied by the four useful bytes of this packet. On this same assumption, the CATSP write frame number of the next packet is equal to the write frame number of the current packet, according to the very definition of broadband mode. The NVPAP associated main channel number of the next packet is itself the destination channel number
VL of this first packet, that is to say by the content of the first byte of this packet.
Si le paquet traité actuellement est un paquet intermédiaire d'un groupement large bande, c'est-à-dire si ce paquet n'est ni le premier, ni ie dernier du groupement, le numéro de voie d'écriture AECP du premier octet utile du prochain paquet est aussi égal au numero de voie de destination VL du paquet actuel, augmenté de quatre. De même le numéro de trame d'écriture CATSP du prochain paquet est égal au numéro de trame d'écriture du paquet actuel. Le numéro de voie principale associée
NVPAP du prochain paquet est, lui, constitué par les données stockées dans la mémoire 38 de numéro de voie principale associée, à l'adresse correspondant au numéro de voie de destination VL de ce paquet inter médiaire.If the packet currently being processed is an intermediate packet of a broadband grouping, i.e. if this packet is neither the first nor the last of the grouping, the AECP write channel number of the first byte next packet is also equal to the VL destination channel number of the current packet, increased by four. Likewise, the CATSP write frame number of the next packet is equal to the write frame number of the current packet. The associated main channel number
NVPAP of the next packet is itself constituted by the data stored in the memory 38 of the associated main channel number, at the address corresponding to the destination channel number VL of this intermediate packet.
Si rnaintenant le paquet traité actuellement est le dernier paquet d'un groupement large bande, le numéro de voie d'écriture AECP du premier octet utile du prochain paquet est égal au numéro de voie principale associée lu dans la mémoire 38, à l'adresse correspondant au numéro de voie de destination VL de ce paquet. Le numéro de trame d'écriture CATSP du prochain paquet est égal au numéro de trame d'écriture du paquet traité actuellement, augmenté de la valeur un. Le numéro de voie principale associée NVPAP du prochain paquet est également constitué par les données lues dans la mémoire 38, à l'adresse correspondant au numéro de voie de destination VL de ce paquet. If the packet currently being processed is the last packet in a broadband grouping, the AECP write channel number of the first useful byte of the next packet is equal to the associated main channel number read from memory 38, at the address corresponding to the VL destination channel number of this packet. The CATSP write frame number of the next packet is equal to the write frame number of the packet currently being processed, increased by the value one. The associated main channel number NVPAP of the next packet is also constituted by the data read from memory 38, at the address corresponding to the destination channel number VL of this packet.
On considère maintenant le cas où le paquet traité est transmis suivant le mode bande de base (bd). We now consider the case where the processed packet is transmitted in baseband (bd) mode.
Pour des raisons de simplification du matériel, on a calqué le fonctionnement du dispositif représenté à la figure 2 sur son fonctionnement pour le mode large bande. For reasons of simplification of the hardware, the operation of the device shown in FIG. 2 has been modeled on its operation for broadband mode.
Au temps To} le numéro de voie de destination VL de ce paquet adresse la mémoire de connexion 36. L'information CBB indiquant quil s'agit d'un paquet en bande de base, les nuriaéros de voie et de trame d'écriture des quatre octets utiles de ce paquet sont calculés par les mémoires mortes 43 et 44 aux temps T1, T, T5 et T7 de la façon suivante. At time To}, the destination channel number VL of this packet addresses the connection memory 36. The CBB information indicating that it is a baseband packet, the channel nuriaeros and the write frame of the four useful bytes of this packet are calculated by the read-only memories 43 and 44 at times T1, T, T5 and T7 in the following manner.
Les numéros de voie en écriture AEC1, AEC2, AEC3 ET tEC de ces quatre octets sont tous égaux au numéro de voie de destination du paquet. Les numéros de trame en écriture CATS1, CATS2, CATS3 et
CATS4 de ces quatre octets sont respectivement égaux au numéro de trame en lecture NTRL, et au numéro de trame en lecture NTRL augmenté respectivement de une, deux et trois trames.The write channel numbers AEC1, AEC2, AEC3 AND tEC of these four bytes are all equal to the destination channel number of the packet. Frame numbers in write CATS1, CATS2, CATS3 and
CATS4 of these four bytes are respectively equal to the frame number in read NTRL, and in the frame number in read NTRL increased respectively by one, two and three frames.
Au temps Tg, les mémoires mortes 43 et 44 procèdent au calcul du numéro de voie et de trame d'écriture du premier octet utile du prochain paquet. On remarquera que le calcul du numéro de voie en écriture du prochain paquet est ici inutile. I1 est cependant effectué comme cela a été expliqué précédemment pour des raisons de simplification du matériel. At time Tg, the read only memories 43 and 44 calculate the channel number and the write frame number of the first useful byte of the next packet. It will be noted that the computation of the channel number in writing of the next packet is useless here. It is however carried out as has been explained previously for reasons of simplification of the material.
Le numéro de trame en écriture CATSP du prochain paquet en bande de base se rapportant à la meme communication est égal au numéro de trame en écriture du paquet actuel augmenté d'une trame. Le numéro de voie en écriture AECP de ce prochain paquet est égal au numéro de voie de destination du paquet actuel. Le numéro de voie principale associée
NVPAP du paquet suivant est égal au numéro de voie de destination VL du paquet traité actuellement.The CATSP write frame number of the next baseband packet relating to the same communication is equal to the write frame number of the current packet increased by one frame. The AECP write channel number of this next packet is equal to the destination channel number of the current packet. The associated main channel number
NVPAP of the next packet is equal to the VL destination channel number of the packet currently being processed.
Au terme de cette description on remarquera que Pallure des signaux de commande représentée sur le diagramme des temps n'a été donnée qu'à titre d'exemple, et que peu importe leur allocation temporelle exacte pourvu que leurs allocations temporelles relatives soient telles que les différentes étapes du traitement des paquets se déroulent dans l'ordre indiqué. At the end of this description, it will be noted that the width of the control signals represented on the time diagram has been given only by way of example, and that it does not matter their exact time allocation provided that their relative time allocations are such that the different stages of packet processing take place in the order shown.
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8121324AFR2516730A1 (en) | 1981-11-13 | 1981-11-13 | INTERFACE FOR SWITCHING FROM A LINK IN PACKET MODE TO A LINK IN MIC MODE |
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| FR8121324AFR2516730A1 (en) | 1981-11-13 | 1981-11-13 | INTERFACE FOR SWITCHING FROM A LINK IN PACKET MODE TO A LINK IN MIC MODE |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR8121324AGrantedFR2516730A1 (en) | 1981-11-13 | 1981-11-13 | INTERFACE FOR SWITCHING FROM A LINK IN PACKET MODE TO A LINK IN MIC MODE |
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