Beschreibung
Vertikaler MOS-Transistor und Verfahren zur dessen Herstellung.
Im Hinblick auf immer schnellere Bauelemente bei höherer Integrationsdichte nehmen die Strukturgrößen integrierter Schaltungen von Generation zu Generation ab. Dieses gilt auch für die CMOS-Technologie. Es wird allgemein erwartet (siehe zum Beispiel Roadmap of Semiconductor Technology, Solid State Technology 3, (1995)), daß um das Jahr 2010 MOS-Transistoren mit einer Gatelänge von weniger als 100 n eingesetzt werden.
Einerseits wird versucht, durch Skalierung der heute üblichen CMOS-Technologie planare MOS-Transistoren mit derartigen Gatelängen zu entwickeln (siehe zum Beispiel A. Hori, H. Nakao- ka, H. Umimoto, K. Yamashita, M. Takase, N. Shimizu, B. Mizu- no, S. Odanaka, A 0,05 μm-CMOS with Ultra Shallow Sour- ce/Drain Junctions Fabricated by 5 keV Ion Implantation and Rapid Thermal Annealing, IEDM 1994, 485 und H. Hu, L. T. Su, Y. Yang, D. A. Antoniadis, H. I. Smith, Channel and Sour- ce/Drain Engineering in High-Performance sub-0,1 um NMOSFETs using X-Ray lithography, Sympl. VLSI Technology, 17, (1994)).
Parallel dazu werden vertikale Transistoren untersucht. Da die Kanallänge bezüglich einer Oberfläche eines Substrats vertikal verläuft, kann die Fläche eines vertikalen Transistors kleiner sein als die herkömmlicher planarer Transistoren. Eine weitere Verkleinerung der Fläche erzielt man durch Verkleinerung der für eine bestimmte Stromstärke nötigen Kanalweite, indem die Kanallänge verkürzt wird. In L. Risch, W. H. Krautschneider, F. Hofmann, H. Schäfer, Vertical MOS Transistor with 70 nm Channel length, ESSDERC 1995, Seite 101 bis 104 werden vertikale MOS-Transistoren mit kurzen Kanallängen beschrieben. Zu ihrer Herstellung werden Schichtenfolgen entsprechend Source, Kanal und Drain gebildet, die ringförmig von Gatedielektrikum und Gateelektrode umgeben sind. Die Ka- nallänge der vertikalen MOS-Transistoren sind im Vergleich zu der herkömmlicher planarer Transistoren klein. Die vertikalen MOS-Transistoren sind im Vergleich zu planaren MOS- Transistoren bezüglich ihrer Hochfrequenz- und Logikeigen- schaften bisher unbefriedigend. Dieses wird einerseits auf parasitäre Kapazitäten der überlappenden Gateelektrode und andererseits auf die Ausbildung eines parasitären Bipolartransistors in der vertikalen Schichtenfolge zurückgeführt.
In H. Takato et al IEDM 88 Seiten 222 bis 225 wird ein vertikaler MOS-Transistor beschrieben, dessen Gateelektrode eine quaderförmige Schichtstruktur, in der ein erstes Sour- ce/Drain-Gebiet und eine Kanalschicht angeordnet sind, ringförmig umgibt. Durch die ringförmige Anordnung der Gateelek- trode wird die Raumladungszone vergrößert, was eine Verringerung der parasitären Kapazität zur Folge hat. Die Kanallänge des MOS-Transistors ist groß und entspricht der herkömmlicher planarer Transistoren. Die Schichtstruktur wird durch ein lithographisches Verfahren erzeugt und weist vorzugsweise eine laterale Breite von ca lμm auf, damit die Raumladungszone die ganze Kanalschicht ausfüllt. Die Hochfrequenz- und Logikeigenschaften des vertikalen MOS-Transistors sind damit mit denen planarer MOS-Transistoren vergleichbar.
In der älteren, nicht veröffentlichten deutschen Patentanmeldung 19730971.2 ist ein Verfahren zur Herstellung eines vertikalen MOS-Transistors beschrieben, bei dem durch einen Ätzschritt, bei dem ein Spacer als Maske dient, eine Schichtstruktur erzeugt wird, an der an mindestens zwei ge- genüberliegenden Flanken der MOS-Transistor erzeugt wird. In der Schichtstruktur bildet ein erstes Source/Drain-Gebiet eine Schicht. Aufgrund der spacerförmigen Maske ist eine Abmessung des ersten Source/Drain-Gebiets senkrecht zu den Flanken kleiner als die minimale in der jeweiligen Technologie her- stellbare Strukturgröße F. Wie beim MOS-Transistor aus Takato bildet sich im ganzen Kanalbereich ein Kanal aus, weswegen gute Hochfrequenz- und Logikeigenschaften vorliegen. In J. Schmitz, Y. Ponomarev, A. Montree und P.Woerlee, ESS- DERC 97 S. 224-227, wird ein planarer MOS-Transistor mit von einem ersten Leitfähigkeitstyp dotierten Source/Drain- Gebieten beschrieben, in dem in einem Kanalbereich ein von einem zweiten, zum ersten Leitfähigkeitstyp entgegengesetzten Leitfähigkeitstyp dotiertes Gebiet erzeugt wurde. Das dotierte Gebiet bewirkt eine Verringerung der Kurzkanaleffekte, wie Punch-Through.
Der Erfindung liegt das Problem zugrunde, einen vertikalen MOS-Transistor anzugeben, bei dem die Hochfrequenz- und Logikeigenschaften mit denen planarer MOS-Transistoren vergleichbar und eine Kanallänge des vertikalen MOS-Transistors beson- ders klein sein können. Ferner soll ein Verfahren zur Herstellung eines solchen vertikalen MOS-Transistors angegeben werden.
Dieses Problem wird gelöst durch einen vertikalen MOS- Transistor gemäß Anspruch 1 sowie ein Verfahren zu dessen
Herstellung gemäß Anspruch 5. Weitere Ausgestaltungen der Erfindung gehen aus den übrigen Ansprüchen hervor.
Der erfindungsgemäße vertikale MOS-Transistor ist an inde- stens einer ersten Flanke einer Halbleiterstruktur angeordnet. In der Halbleiterstruktur ist angrenzend an einen Teil der ersten Flanke ein von einem ersten Leitfähigkeitstyp dotiertes erstes Source/Drain-Gebiet angeordnet. Ein zweites Source/Drain-Gebiet ist bezüglich einer y-Achse, die senk- recht zur Oberfläche der Halbleiterstruktur verläuft, tiefer als das erste Source/Drain-Gebiet angeordnet. Das erste Source/Drain-Gebiet grenzt im wesentlichen an mindestens einen Randbereich der Oberfläche der Halbleiterstruktur an. Eine erste Abmessung eines ersten Teils eines ersten Source/Drain- Gebiets senkrecht zur ersten Flanke, ist kleiner als die minimale in der verwendeten Technologie herstellbare Strukturgröße F, weswegen durch einen parasitären Bipolartransistor erzeugte Leckströme verringert und die Hochfrequenz- und Logikeigenschaften verbessert werden. Die erste Abmessung des ersten Source/Drain-Gebiets ist vergleichbar mit der des ersten Source/Drain-Gebiets aus der älteren Patentanmeldung 19730971.2, doch ist die Halbleiterstruktur größer und damit stabiler als die Schichtstruktur der älteren Patentanmeldung 19730971.2. An der ersten Flanke sind ein Gatedielektrikum und eine Gateelektrode angeordnet.
Es ist vorteilhaft, wenn der MOS-Transistor an mehreren ersten Flanken der Halbleiterstruktur angeordnet ist. Zum einen wird dadurch die Kanalweite des MOS-Transistors und damit die Stromstärke vergrößert. Zum anderen nimmt ein Kanal innerhalb des Kanalgebiets mehr Raum ein, was den parasitären Bipolar- transistor unterdrückt.
Der erste Teil des ersten Source/Drain-Gebiets läßt sich beispielsweise durch Implantation mit Hilfe einer Maske, die den Randbereich der Oberfläche der Halbleiterstruktur nicht be- deckt, erzeugen. Dazu wird zum Beispiel auf einer Oberfläche eines Substrats, das Halbleitermaterial, wie z.B Silizium und/oder Germanium, enthält, eine erste Maske aufgebracht. Durch Ätzen vom Halbleitermaterial wird mit Hilfe der ersten Maske die Halbleiterstruktur erzeugt. Die erste Maske wird verkleinert, indem isotrop geätzt wird, wodurch der Randbereich freigelegt wird. Durch Implantation mit Hilfe der verkleinerten ersten Maske entsteht der erste Teil des ersten Source/Drain-Gebiets. Alternativ wird die erste Maske auf die Oberfläche des Substrats aufgebracht und durch einen Hilfs- spacer vergrößert, indem Material abgeschieden und rückgeätzt wird. Durch Ätzen von Halbleitermaterial selektiv zur ersten Maske und zum Hilfsspacer wird die Halbleiterstruktur erzeugt. Der Randbereich der Oberfläche der Halbleiterstruktur wird freigelegt, indem der Hilfsspacer selektiv zur ersten Maske entfernt wird. Durch Implantation mit Hilfe der ersten Maske entsteht der erste Teil des ersten Source/Drain- Gebiets. Statt zu implantieren kann der erste Teil des ersten Source/Drain-Gebiets erzeugt werden, indem z.B. ein dotiertes Material abgeschieden wird, aus dem anschließend Dotierstoff ausdiffundiert wird.
Es liegt im Rahmen der Erfindung, daß der erste Teil des ersten Source/Drain-Gebiets das erste Source/Drain-Gebiet bildet.
Es ist vorteilhaft, angrenzend an den ersten Teil des ersten Source/Drain-Gebiets in einem im wesentlichen inneren Bereich der Oberfläche der Halbleiterstruktur einen zweiten Teil des ersten Source/Drain-Gebiets anzuordnen, dessen zweite Abmessung bezüglich der y-Achse kleiner als eine zweite Abmessung des ersten Teil des ersten Source/Drain-Gebiets bezüglich der y-Achse ist. Die größere Fläche des um den zweiten Teil des ersten Source/Drain-Gebiets erweiterten ersten Source/Drain- Gebiets erlaubt eine leichtere Kontaktierung des ersten Source/Drain-Gebiets. Dabei werden die durch einen parasitären Bipolartransistor erzeugte Leckströme durch die kleine zweite Abmessung des zweiten Teils des ersten Source/Drain-Gebiets bezüglich der y-Achse klein gehalten. Zur Erzeugung des zweiten Teils des ersten Source/Drain-Gebiets kann beispielsweise ein erstes Kontaktloch erzeugt werden, indem mindestens ein Teil der ersten Maske entfernt wird, und anschließend eine Implantation durchgeführt werden. Alternativ wird z.B. die Oberfläche des Substrats vor Erzeugung der Halbleiterstruktur implantiert. Ein Kontakt des ersten Source/Drain-Gebiets wird vorzugsweise im ersten Kontaktloch angeordnet.
Zur Verringerung der Kurzkanaleffekte, wie Punch-Through, ist es vorteilhaft, unterhalb des inneren Bereichs der Oberfläche der Halbleiterstruktur im Bereich des Kanalgebiets ein von einem zweiten zum ersten Leitfähigkeitstyp entgegengesetzten Leitfähigkeitstyp dotiertes Gebiet anzuordnen. Es liegt im Rahmen der Erfindung, das Gatedielektrikum durch thermische Oxidation zu erzeugen. Die Gateelektrode kann durch Abscheiden und Ätzen von Material erzeugt werden. Das Material kann ein leitendes Material, wie Metall, dotiertes amorphes Silizium oder dotiertes Polysilizium, sein oder auch zum Beispiel Polysilizium, das in einem späteren Prozeß- schritt dotiert wird. Die Gateelektrode wird z.B. in Form eines Spacers erzeugt. Alternativ kann die Gateelektrode z.B. einen Teil einer Vertiefung, die an die erste Flanke an- grenzt, zumindest teilweise ausfüllen. Um die Herstellung eines Kontakts der Gateelektrode zu vereinfachen, kann ein Bereich, der eine zweite Flanke der Halbleiterstruktur umfaßt, beim Ätzen des Materials mit einer dritten Maske bedeckt werden. Dadurch entsteht an der zweiten Flanke der Halbleiter- Struktur ein Anschluß für die Gateelektrode, dessen Fläche senkrecht zur y-Achse so groß gewählt werden kann, daß der Kontakt der Gateelektrode ohne Probleme mit der Justiertoleranz auf den Anschluß aufgebracht werden kann.
Es liegt im Rahmen der Erfindung, das zweite Source/Drain- Gebiet unterhalb des ersten Source/Drain-Gebiets anzuordnen. In diesem Fall wird die Halbleiterstruktur durch Epitaxie gebildet.
Es ist vorteilhaft, wenn das zweite Source/Drain-Gebiet lateral zu der Halbleiterstruktur angeordnet ist. Zum einen werden dadurch die durch einen parasitären Bipolartransistor erzeugten Leckströme verkleinert. Zum anderen kann dadurch auf kostspielige Epitaxie verzichtet werden. Des weiteren bewirkt die laterale Anordnung, daß das Kanalgebiet über das Substrat an ein Potential angeschlossen werden kann und nicht durch das zweite Source/Drain-Gebiet abgetrennt ist. Dazu kann das zweite Source/Drain-Gebiet nach Erzeugung der Halbleiterstruktur durch Implantation erzeugt werden. Das zweite Sour- ce/Drain-Gebiet entsteht dadurch selbstjustiert, d.h. ohne Verwendung von zu justierenden Masken, zum ersten Source/Drain-Gebiet und zur Gateelektrode. Die Implantation des zweiten Source/Drain-Gebiets kann gleichzeitig mit der Implantation des ersten Teils des ersten Source/Drain-Gebiets erfolgen.
Dieser Schritt kann auch nach der Erzeugung der Gateelektrode erfolgen. Dabei wirkt die Gateelektrode als Maske. Um sicherzustellen, daß sich bei Ansteuerung der Gateelektrode ein vertikaler Kanal des MOS-Transistors ausbilden kann, ist es vorteilhaft, das zweite Source/Drain-Gebiet durch Diffusion unterhalb der Gateelektrode bis an die erste Flanke zu ver- längern. Reicht die Diffusion zur Verlängerung nicht aus, so kann zusätzlich vor Erzeugung der Gateelektrode implantiert werden.
Eine besonders günstige Dotierstoffverteilung wird erreicht, wenn das erste Source/Drain-Gebiet durch schräge Implantation nach Erzeugung der Gateelektrode erzeugt wird.
Es ist vorteilhaft, das zweite Source/Drain-Gebiet jenseits der Halbleiterstruktur zu verlängern. Dies erlaubt die Erzeu- gung eines Kontakts des zweiten Source/Drain-Gebiets außerhalb der Halbleiterstruktur und oberhalb des zweiten Source/Drain-Gebiets, was leicht realisierbar ist.
Um Gitterfehler bei der Erzeugung der Halbleiterstruktur zu vermeiden, ist es möglich eine anisotrope Ätzung zu verwenden, die keine Gitterfehler erzeugt. Wird eine gewöhnliche anisotrope Ätzung durchgeführt, ist es vorteilhaft, eine Opferschicht durch thermische Oxidation zu erzeugen und anschließend durch isotropes Ätzen zu entfernen. Dadurch werden Oberflächen von Gitterfehlern gereinigt, die bei der Erzeugung der Halbleiterstruktur entstehen. Die Opferschicht kann auch als Streuoxid bei der Implantation des zweiten Source/Drain-Gebiets wirken.
Es ist vorteilhaft, nach Erzeugung der Gateelektrode eine dünne Schicht aus Siliziumnitrid abzuscheiden. Wird der erste Teil des ersten Source/Drain-Gebiets nach Erzeugung der Ga- teelektrode erzeugt, dient die dünne Schicht aus Siliziumnitrid als Streuschicht. Wird ein Kontakt des ersten Source/Drain-Gebiets oberhalb des zweiten Teils des ersten Source/Drain-Gebiets angebracht, kann die dünne Schicht aus Sili- ziumnitrid als lateraler Ätzstop bei der Erzeugung des ersten Kontaktlochs dienen.
Es liegt .im Rahmen der Erfindung eine zweite Schicht abzuscheiden in der das erste Kontaktloch, ein zweites Kontakt- loch für den Kontakt des zweiten Source/Drain-Gebiets und ein drittes Kontaktloch für den Kontakt der Gateelektrode erzeugt werden. Die zweite Schicht kann z.B. mit einer Dicke abgeschieden werden, die größer als die Halbleiterstruktur ist, und anschließend planarisiert werden. Insbesondere wenn kein dotiertes Gebiet erzeugt wird, können das erste Kontaktloch, das zweite Kontaktloch und das dritte Kontaktloch gleichzeitig erzeugt werden.
Im folgenden werden Ausführungsbeispiele der Erfindung, die in den Figuren dargestellt sind, näher erläutert.
Figur 1 zeigt einen Querschnitt durch ein erstes Substrat, nach Erzeugung einer ersten Maske, eines zweiten Teils eines ersten Source/Drain-Gebiets, einer Halb- leiterstruktur und eines zweiten Source/Drain-
Gebiets.
Figur 2 zeigt den Querschnitt aus Figur 1, nach Erzeugung eines Gatedielektrikums, einer Gateelektrode, einer dünnen Schicht aus Siliziumnitrid und eines ersten
Teils des ersten Source/Drain-Gebiets.
Figur 3 zeigt den Querschnitt aus Figur 2, nachdem eine zweite Schicht, ein erstes Kontaktloch, ein dotiertes Ge- biet, ein zweites Kontaktloch, ein Kontakt für das erste Source/Drain-Gebiet und ein Kontakt für das zweite Source/Drain-Gebiet erzeugt wurden. Figur 4 zeigt einen Querschnitt durch ein zweites Substrat, nachdem eine erste Maske, ein Hilfsspacer und eine Halbleiterstruktur wurden.
Figur 5 zeigt den Querschnitt aus Figur 4, nachdem ein Gatedielektrikum, eine Gateelektrode und, nach der Entfernung des Hilfsspacers, ein erster Teil eines ersten Source/Drain-Gebiets und eine dünne Schicht er- zeugt wurden.
Figur 6 zeigt den Querschnitt aus Figur 5, nachdem eine zweite Schicht, ein erstes Kontaktloch, ein zweiter Teil des ersten Source/Drain-Gebiets, ein dotiertes Ge- biet, ein zweites Kontaktloch, ein Kontakt des ersten
Source/Drain-Gebiets und ein Kontakt des zweiten Source/Drain-Gebiets erzeugt wurden.
Die Figuren sind nicht maßstäblich.
In einem ersten Ausführungsbeispiel ist ein Substrat 1 aus Silizium in einer an eine Oberfläche 0 des Substrats 1 angrenzenden Schicht S p-dotiert. Die Dotierstoffkonzentration der Schicht S beträgt ca. 1015 cm-3. Durch Implantation wird an der Oberfläche 0 des Substrats 1 eine von einem ersten
Leitfähigkeitstyp dotierte dünne Schicht SF erzeugt. Da die Implantation mit einer Energie von ca. 20keV erfolgt, ist die dotierte dünne Schicht SF ca. 50nm tief. Die Dotierstoffkonzentration der dotierten dünnen Schicht SF beträgt ca. 1021cm-3.
Anschließend wird in einem TEOS-Verfahren eine ca. 150 nm dicke erste Schicht aus Siθ2 erzeugt. Durch ein photolithographisches Verfahren wird aus der ersten Schicht eine erste Maske Ml erzeugt, die entlang einer x-Achse x, die parallel zur Oberfläche 0 des Substrats 1 verläuft, ca. 600nm lang und bezüglich einer z-Achse, die parallel zur Oberfläche 0 des Substrats 1 und senkrecht zur x-Achse x verläuft, ca. 2000nm groß ist (siehe Figur 1) .
Zur Erzeugung einer Halbleiterstruktur St wird mit Hilfe der ersten Maske Ml Silizium bis zu einer Tiefe von ca. 200 nm geätzt. Als Ätzmittel ist zum Beispiel HBr/NFß/He, O2 geeignet (siehe Figur 1) .
Anschließend wird durch thermische Oxidation eine ca. 5 nm dicke Opferschicht (nicht dargestellt) erzeugt. Durch Implantation mit Hilfe einer zweiten Maske (nicht dargestellt) , die einen Bereich um erste Flanken der Halbleiterstruktur St nicht bedeckt, wird ein vom ersten Leitfähigkeitstyp dotiertes zweites Source/Drain-Gebiet S/D2 erzeugt. Dabei wirkt die Opferschicht als Streuoxid. Die Dotierstoffkonzentration des zweiten Source/Drain-Gebiets S/D2 beträgt ca. lθ2-*-cm-3. Anschließend wird die Opferschicht durch nasses Ätzen mit zum Beispiel HF entfernt, wobei die erste Maske Ml in allen Dimensionen ca. 40 nm kleiner wird. Durch diesen Schritt werden Flächen, die bei der Erzeugung der Halbleiterstruktur St entstehen, von Gitterfehler gereinigt.
Anschließend wird durch thermische Oxidation ein ca. 4 nm dickes Gatedielektrikum Gd erzeugt.
Zur Erzeugung einer Gateelektrode Ga, wird in situ dotiertes Polysilizium in einer Dicke von ca. 150 nm abgeschieden. Mit Hilfe einer dritten Maske (nicht dargestellt) , die eine zweite Flanke der Halbleiterstruktur St bedeckt und jenseits der Halbleiterstruktur St ausgedehnt ist, wird Polysilizium geätzt. Als Ätzmittel ist zum Beispiel HBr/NF3/He, O2 geeignet. Dabei entsteht an den ersten Flanken der Halbleiterstruktur St eine Gateelektrode Ga in Form eines Spacers und an der zweiten Flanke ein Anschluß der Gateelektrode Ga. Anschließend wird eine dünne Schicht Sd aus Siliziumnitrid durch Abscheiden von Siliziumnitrid in einer Dicke von ca. 25 nm erzeugt.
Durch Implantation unter einem Winkel von 45° zur Oberfläche 0 mit Hilfe einer zur dritten Maske analogen vierten Maske (nicht dargestellt) und der verkleinerten ersten Maske Ml, wird an Randgebieten der Halbleiterstruktur St ein erster Teil S/Dla eines ersten Source/Drain-Gebiets S/Dl erzeugt (s. Figur 2) . Übrigbleibende Teile der dotierten dünnen Schicht SF bilden einen zweiten Teil S/Dlb des ersten Source/Drain- Gebiets S/Dl. Die Implantation erfolgt mit ca. 25 keV, wodurch eine zweite Abmessung bezüglich einer y-Achse y, die senkrecht zur x-Achse x und zur z-Achse verläuft, des ersten Teils S/Dla des ersten Source/Drain-Gebiets S/Dl größer ist als eine zweite Abmessung bezüglich der y-Achse y des zweiten Teils S/Dlb des ersten Source/Drain-Gebiets S/Dl ist. Die Dotierstoffkonzentration des ersten Teils S/Dla des ersten Source/Drain-Gebiets S/Dl beträgt ca. 1021 cm-3. Die dünne Schicht Sd aus Siliziumnitrid dient bei der Erzeugung des ersten Teils S/Dla des ersten Source/Drain-Gebiets S/Dl als Streuschicht.
Durch Abscheiden von Siθ2 in einer Dicke von 150 nm in einem TEOS-Verfahren wird eine zweite Schicht S2 erzeugt.
Durch maskiertes Ätzen wird oberhalb eines inneren Bereichs einer Oberfläche OH der Halbleiterstruktur St, die senkrecht zur y-Achse y verläuft, ein erstes Kontaktloch VI erzeugt. Dabei wird die zweite Schicht S2, die dünne Schicht Sd aus Siliziumnitrid und die erste Schicht Sl durchtrennt, und das erste Source/Drain-Gebiet S/Dl teilweise freigelegt. Als Ätzmittel ist zum Beispiel CHF3/θ2/Ar geeignet. Anschließend wird ein ca. 20 nm dickes Streuoxid abgeschieden (nicht dar- gestellt) . Durch Implantation bei ca. 35 keV wird unterhalb des zweiten Teils S/Dlb des ersten Source/Drain-Gebiets S/Dl ein von einem zweiten, zum ersten Leitfähigkeitstyp entgegengesetzten Leitfähigkeitstyp dotiertes Gebiet G erzeugt. Das dotierte Gebiet G verringert Kurzkanaleffekte, wie Punch-Through. und Leckströme aufgrund eines parasitären Bipolartransistors.
Anschließend wird durch maskiertes Ätzen oberhalb eines Teils des zweiten Source/Drain-Gebiets S/D2 ein zweites Kontaktloch V2 erzeugt, bis das zweite Source/Drain-Gebiet S/D2 teilweise freigelegt wird.
Zur Erzeugung eines Kontakts Kl für das erste Source/Drain- Gebiet S/Dl und eines Kontakts K2 für das zweite Sour- ce/Drain-Gebiet S/D2 wird zunächst selektiv siliziert und anschließend Aluminium abgeschieden und strukturiert (siehe Figur 3) .
In einem zweiten Ausführungsbeispiel ist ein zweites Substrat 1' aus Silizium in einer an einer Oberfläche 0' des zweiten Substrats 1' angrenzenden Schicht S' p-dotiert. Die Dotierstoffkonzentration der Schicht S' beträgt ca. 1 x 10*^^ cm-3. Durch Abscheiden von Siθ2 in einem TEOS-Verfahren wird auf der Oberfläche 0' eine ca. 150 nm dicke erste Schicht er- zeugt. Zur Erzeugung einer ersten Maske Ml' wird analog wie im ersten Ausführungsbeispiel in einem photolithographischen Verfahren die erste Schicht strukturiert. Die erste Maske Ml' ist bezüglich einer x-Achse x' , die parallel zur Oberfläche 0' verläuft, ca. 600nm lang. Die erste Schicht Sl' ist bezüg- lieh einer z-Achse, die parallel zur Oberfläche 0' und senkrecht zur x-Achse x' verläuft, ca. 2000 nm lang (siehe Figur 4) .
Zur Erzeugung eines Hilfsspacers Sp' an Flanken der ersten Maske Ml' wird Siliziumnitrid in einer Dicke von ca. 50 nm abgeschieden und rückgeätzt. Als Ätzmittel ist zum Beispiel CHF3/θ2/Ar geeignet. Anschließend wird Silizium selektiv zu Siliziumnitrid und Siθ2 ca. 200 nm tief geätzt, wodurch unterhalb der ersten Maske Ml' und dem Hilfsspacer Sp' eine Halbleiterstruktur St' entsteht. Als Ätzmittel ist zum Beispiel HBr/NF3/He, O2 geeignet (siehe Figur 4) .
Zur Reinigung von Ätzrückständen, die durch das Ätzen von Silizium erzeugt werden, wird durch thermische Oxidation eine ca. 5 nm dicke Opferschicht (nicht dargestellt) aus Siθ2 aufgewachsen. Anschließend wird die Opferschicht durch nasses Ätzen mit z.B. 1-prozentiger HF-Ätze entfernt.
Zur Erzeugung eines Gatedielektrikums Gd' wird durch ther i- sehe Oxidation ca. 4 nm Siθ2 aufgewachsen (siehe Figur 5) .
Anschließend wird in situ dotiertes Polysilizium in einer Dicke von ca. 80 nm abgeschieden. Analog zum ersten Ausführungsbeispiel wird mit Hilfe einer dritten Maske (nicht dar- gestellt) , die eine zweite Flanke und ein Gebiet jenseits der Halbleiterstruktur St bedeckt, Polysilizium geätzt. Dadurch entstehen an Flanken der Halbleiterstruktur St' eine Gateelektrode Ga' in Form eines Spacers und an der zweiten Flanke der Halbleiterstruktur St' ein Anschluß für die Ga- teelektrode Ga' (siehe Figur 5) . Als Ätzmittel ist zum Beispiel HBr/NF3/He,θ2 geeignet. Mit Hilfe von zum Beispiel H3PO4 wird der Hilfsspacer Sp' entfernt. Anschließend wird eine dünne Schicht Sd' erzeugt, indem Siliziumnitrid in einer Dicke von ca. 30 nm abgeschieden wird (siehe Figur 5) .
Durch Implantation unter einem Winkel von ca.45° zur Oberfläche 0' mit Hilfe einer zweiten Maske (nicht dargestellt) , die einen Bereich um erste Flanken der Halbleiterstruktur St' nicht bedeckt, werden an Randgebieten der Oberfläche OH' der Halbleiterstruktur St' ein erster Teil S/Dla' eines ersten
Source/Drain-Gebiets S/Dl' und außerhalb der Halbleiterstruktur St' ein zweites Source/Drain-Gebiet S/D2' erzeugt. Die Implantation wird mit einer Energie von ca. 25 keV durchgeführt, sodaß eine zweite Abmessung des ersten Teils des ersten Source/Drain-Gebiets S/Dl' bezüglich einer y-Achse y', die senkrecht zur Oberfläche 0' verläuft, ca. lOOnm beträgt.
Zur Erzeugung einer zweiten Schicht S2', wird Siθ2 in einem TEOS-Verfahren in einer Dicke von ca. 150 nm abgeschieden. Durch maskiertes Ätzen wird oberhalb eines inneren Bereichs einer Oberfläche OH' der Halbleiterstruktur St' , die senk- recht zur y-Achse y' verläuft, ein erstes Kontaktloch VI' erzeugt. Dabei wird die zweite Schicht S2', die dünne Schicht Sd' aus Siliziumnitrid und die erste Maske Ml' durchtrennt, und das erste Source/Drain-Gebiet S/Dl' teilweise freigelegt.
Anschließend wird ein von einem zweiten, zum ersten Leitfähigkeitstyp entgegengesetzten Leitfähigkeitstyp dotiertes Gebiet G' unterhalb des inneren Bereichs der Oberfläche OH' der Halbleiterstruktur St' erzeugt, indem mit einer Energie von ca. 35 keV implantiert wird. Die Dotierstoffkonzentration des dotierten Gebiets G' beträgt ca. lol^c-3 .
Zur Erzeugung eines vom ersten Leitfähigkeitstyp dotierten zweiten Teils S/Dlb' des ersten Source/Drain-Gebiets S/Dl' wird anschließend mit einer Energie von ca. 20 keV implan- tiert (siehe Figur 6) . Eine zweite Abmessung des zweiten
Teils S/Dlb' des ersten Source/Drain-Gebiets S/Dl' bezüglich der y-Achse y' beträgt ca. 50nm und ist damit kleiner als die zweite Abmessung des ersten Teils S/Dla' des ersten Source/Drain-Gebiets S/Dl' bezüglich der y-Achse y' .
Anschließend wird außerhalb der Halbleiterstruktur St' ein zweites Kontaktloch V2' geätzt, bis das zweite Source/Drain- Gebiet S/D2' teilweise freigelegt wird. Durch selektive Sili- zierung werden der zweite Teil S/Dlb' des ersten Sour- ce/Drain-Gebiets S/Dl' in dem ersten Kontaktloch VI' und ein Teil des zweiten Source/Drain-Gebiets S/D2' in dem zweiten Kontaktloch V2' siliziert. Zur Erzeugung eines Kontakts Kl' des ersten Source/Drain-Gebiets S/Dl' und eines Kontakts K2' des zweiten Source/Drain-Gebiets S/D2' wird anschließend Aluminium abgeschieden und strukturiert (siehe Figur 6) .
Es sind viele Variationen der Ausführungsbeispiele denkbar, die ebenfalls im Rahmen der Erfindung liegen. Insbesondere können die Abmessungen der beschriebenen Schichten, Gebiete, Masken und Strukturen an die jeweiligen Erfordernisse angepaßt werden. Dasselbe gilt auch für die vorgeschlagenen Do- tierstoff onzentrationen. Die Form der Oberfläche der Halbleiterstruktur muß nicht quadratisch sein, sondern kann an die jeweiligen Erfordernisse angepaßt werden. Die Flanken der Halbleiterstruktur müssen nicht senkrecht zur Oberfläche der Halbleiterstruktur verlaufen, sondern können mit der Oberflä- ehe der Halbleiterstruktur einen beliebigen Winkel einschließen. Masken und Schichten aus Siθ2 können durch thermische Oxidation oder durch ein Abscheidungsverfahren erzeugt werden. Die erste Schicht kann auch andere Materialien, die, wie z.B. Siliziumnitrid, selektiv zum Material des Substrats ätz- bar sind, enthalten. Die zweite Schicht kann auch andere isolierende Materialien, wie z.B. Siliziumnitrid, enthalten. Polysilizium kann sowohl während als auch nach der Abscheidung dotiert werden. Statt dotiertem Polysilizium lassen sich auch z.B. Metallsilizide und/oder Metalle verwenden.
Auf die Opferschicht kann verzichtet werden, wenn z.B. bei der Erzeugung der Halbleiterstruktur wenige Ätzrückstände entstehen.